KR20220129141A - 표시 장치 및 이를 포함하는 타일형 표시 장치 - Google Patents

표시 장치 및 이를 포함하는 타일형 표시 장치 Download PDF

Info

Publication number
KR20220129141A
KR20220129141A KR1020210033508A KR20210033508A KR20220129141A KR 20220129141 A KR20220129141 A KR 20220129141A KR 1020210033508 A KR1020210033508 A KR 1020210033508A KR 20210033508 A KR20210033508 A KR 20210033508A KR 20220129141 A KR20220129141 A KR 20220129141A
Authority
KR
South Korea
Prior art keywords
voltage line
disposed
display area
substrate
voltage
Prior art date
Application number
KR1020210033508A
Other languages
English (en)
Inventor
이두현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210033508A priority Critical patent/KR20220129141A/ko
Priority to US17/544,159 priority patent/US20220293636A1/en
Priority to CN202210244564.4A priority patent/CN115084201A/zh
Priority to EP22162318.4A priority patent/EP4060737A1/en
Publication of KR20220129141A publication Critical patent/KR20220129141A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H01L27/3272—
    • H01L27/3276—
    • H01L27/3293—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/18—Tiled displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32137—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Display Devices Of Pinball Game Machines (AREA)
  • Train Traffic Observation, Control, And Security (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치되어 제1 전압을 공급하는 제1 전압 라인, 상기 전압 라인 상에 배치된 제2 기판, 및 상기 제2 기판 상에 배치되고 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터층을 포함하고, 상기 박막 트랜지스터층은 상기 비표시 영역에 배치되고 상기 제2 기판을 관통하는 제1 컨택홀을 경유하여 상기 제1 전압 라인에 접속되는 제2 전압 라인을 더 포함한다.

Description

표시 장치 및 이를 포함하는 타일형 표시 장치{DISPLAY DEVICE AND TILED DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치 및 이를 포함하는 타일형 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 복수의 표시 장치 각각의 비표시 영역 또는 베젤 영역으로 인하여, 복수의 표시 장치 사이의 심(Seam)이라는 경계 부분을 포함할 수 있다. 복수의 표시 장치 사이의 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 발명이 해결하고자 하는 과제는 복수의 표시 장치 사이의 경계 부분 또는 비표시 영역이 인지되는 것을 방지함으로써, 복수의 표시 장치 사이의 단절감을 제거하고 영상의 몰입도를 향상시킬 수 있는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제는 박막 트랜지스터층의 비표시 영역에 배치되는 전압 라인의 폭을 감소시켜 비표시 영역을 최소화할 수 있는 표시 장치 및 이를 포함하는 타일형 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예의 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치되어 제1 전압을 공급하는 제1 전압 라인, 상기 전압 라인 상에 배치된 제2 기판, 및 상기 제2 기판 상에 배치되고 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터층을 포함하고, 상기 박막 트랜지스터층은 상기 비표시 영역에 배치되고 상기 제2 기판을 관통하는 제1 컨택홀을 경유하여 상기 제1 전압 라인에 접속되는 제2 전압 라인을 더 포함한다.
상기 제1 전압 라인은 상기 제1 기판 상의 복수의 가장자리에 배치되고, 상기 제2 전압 라인은 상기 박막 트랜지스터층의 복수의 가장자리에 배치될 수 있다.
상기 제1 및 제2 전압 라인은 평면 상에서 동일한 폭을 가질 수 있다.
상기 제1 전압 라인의 평면 상 폭은 상기 제2 전압 라인의 평면 상 폭보다 클 수 있다.
상기 제1 전압 라인은 상기 표시 영역의 가장자리 및 상기 비표시 영역에 배치될 수 있다.
상기 제1 전압 라인은 상기 비표시 영역에 배치되는 제1 부분, 상기 제1 부분으로부터 연장되어 상기 표시 영역을 가로지르는 제2 부분, 및 상기 표시 영역에서 상기 제2 부분으로부터 돌출되는 제3 부분을 포함할 수 있다.
상기 제1 전압 라인은 상기 비표시 영역에 배치되는 제1 부분, 및 상기 표시 영역에서 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 격자 형태를 갖는 제2 부분을 포함할 수 있다.
상기 표시 영역은 광을 방출하는 복수의 발광 영역 및 상기 복수의 발광 영역 각각을 둘러싸는 차광 영역을 포함하고, 상기 제1 전압 라인의 제2 부분은 상기 차광 영역과 두께 방향으로 중첩될 수 있다.
상기 표시 장치는 상기 제1 전압 라인과 동일 층에서 상기 표시 영역에 배치되는 제1 접속 배선, 및 상기 제2 전압 라인과 동일 층에서 상기 표시 영역에 배치되고, 상기 박막 트랜지스터층 및 상기 제2 기판을 관통하는 제2 컨택홀을 경유하여 상기 제1 접속 배선에 접속되는 제2 접속 배선을 더 포함할 수 있다.
상기 제1 접속 배선은 상기 표시 영역의 일측 가장자리에 배치되고, 상기 제1 전압 라인은 상기 표시 영역의 일측 가장자리를 제외한 복수의 가장자리에 인접한 비표시 영역에 배치될 수 있다.
상기 제2 접속 배선은 상기 복수의 박막 트랜지스터에 접속되어 상기 복수의 박막 트랜지스터에 데이터 전압을 공급할 수 있다.
상기 표시 장치는 상기 제1 기판의 하부에 배치되고, 상기 제1 기판을 관통하는 제3 컨택홀을 통해 상기 제1 접속 배선에 접속되는 패드부, 상기 제1 기판의 하부에 배치되어 상기 패드부에 접속되는 연성 필름, 및 상기 연성 필름 상에 배치되어 상기 제1 접속 배선에 데이터 전압을 공급하는 데이터 구동부를 더 포함할 수 있다.
상기 표시 장치는 상기 박막 트랜지스터층 상에 배치되고, 상기 복수의 박막 트랜지스터 및 상기 제2 전압 라인 사이에 접속된 복수의 발광 소자를 갖는 발광 소자층을 더 포함할 수 있다.
상기 박막 트랜지스터층은 상기 제2 기판 상에 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 층간 절연막, 및 상기 층간 절연막 상에 배치되어 상기 복수의 발광 소자와 상기 복수의 박막 트랜지스터를 접속시키는 연결 전극을 더 포함하고, 상기 제2 접속 배선은 상기 층간 절연막 상에서 상기 연결 전극과 동일 물질로 형성될 수 있다.
상기 과제를 해결하기 위한 일 실시예의 타일형 표시 장치는 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 복수의 표시 장치, 및 상기 복수의 표시 장치를 결합시키는 결합 부재를 포함하고, 상기 복수의 표시 장치 각각은 제1 기판, 상기 제1 기판 상에 배치되어 제1 전압을 공급하는 제1 전압 라인, 상기 전압 라인 상에 배치된 제2 기판, 상기 제2 기판 상에 배치되고 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터층을 포함하며, 상기 박막 트랜지스터층은 상기 비표시 영역에 배치되고 상기 제2 기판을 관통하는 제1 컨택홀을 경유하여 상기 제1 전압 라인에 접속되는 제2 전압 라인을 더 포함한다.
상기 제1 및 제2 전압 라인은 평면 상에서 동일한 폭을 가질 수 있다.
상기 제1 전압 라인의 평면 상 폭은 상기 제2 전압 라인의 평면 상 폭보다 클 수 있다.
상기 제1 전압 라인은 상기 비표시 영역에 배치되는 제1 부분, 상기 제1 부분으로부터 연장되어 상기 표시 영역을 가로지르는 제2 부분, 및 상기 표시 영역에서 상기 제2 부분으로부터 돌출되는 제3 부분을 포함할 수 있다.
상기 제1 전압 라인은 상기 비표시 영역에 배치되는 제1 부분, 및 상기 표시 영역에서 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 격자 형태를 갖는 제2 부분을 포함할 수 있다.
상기 표시 영역은 광을 방출하는 복수의 발광 영역 및 상기 복수의 발광 영역 각각을 둘러싸는 차광 영역을 포함하고, 상기 제1 전압 라인의 제2 부분은 상기 차광 영역과 두께 방향으로 중첩될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치에 의하면, 기판 상에 배치된 제1 전압 라인 및 박막 트랜지스터 층에 배치된 제2 전압 라인을 포함함으로써, 제2 전압 라인의 평면 상 폭을 상대적으로 감소시키고 제1 및 제2 전압 라인의 저항을 감소시킬 수 있다. 따라서, 표시 장치 및 이를 포함하는 타일형 표시 장치는 제2 전압 라인이 배치되는 비표시 영역의 면적을 최소화할 수 있고, 복수의 발광 소자의 제2 전극에 안정적인 제1 전압을 공급할 수 있다.
실시예들에 따른 표시 장치 및 이를 포함하는 타일형 표시 장치에 의하면, 기판을 관통하는 컨택홀을 통해 접속 배선과 패드부를 기판의 하면에서 접속시킴으로써, 표시 장치의 비표시 영역의 면적을 최소화할 수 있다. 따라서, 타일형 표시 장치는 복수의 표시 장치 사이의 간격을 최소화함으로써, 사용자가 복수의 표시 장치 사이의 비표시 영역 또는 경계 부분을 인지하는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 도 2의 선 I-I'을 따라 자른 일 예의 단면도이다.
도 4는 도 2의 선 II-II'을 따라 자른 단면도이다.
도 5는 일 실시예에 따른 표시 장치를 나타내는 저면도이다.
도 6은 일 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 7은 일 실시예에 따른 표시 장치에서, 제2 전압 라인 및 제2 접속 배선을 나타내는 평면도이다.
도 8은 도 2의 선 I-I'을 따라 자른 다른 예의 단면도이다.
도 9는 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 10은 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 12는 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 13은 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 14는 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 15는 일 실시예에 따른 타일형 표시 장치의 결합 구조를 나타내는 평면도이다.
도 16은 도 15의 선 III-III'을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(10)를 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(10) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다. 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 모서리에 배치될 수 있고, 타일형 표시 장치(TD)의 인접한 두 개의 변을 형성할 수 있다. 또 다른 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 내부에 배치될 수 있고, 다른 표시 장치들(10)에 의해 둘러싸일 수 있다.
복수의 표시 장치(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 화소를 포함하여 영상을 표시할 수 있다. 복수의 화소 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 초소형 발광 다이오드(Micro LED), 양자점 발광층을 포함하는 양자점 발광 소자(Quantum Dot Light Emitting Diode), 또는 무기 반도체를 포함하는 무기 발광 소자를 포함할 수 있다. 이하에서는, 복수의 화소 각각이 무기 발광 소자를 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 영역(DA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 및 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 따라서, 복수의 표시 장치(10) 각각의 표시 영역들(DA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 또한, 복수의 표시 장치(10) 각각의 표시 영역(DA)의 외광 반사율과 복수의 표시 장치(10) 사이의 결합 영역(SM)의 외광 반사율은 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 화소를 포함할 수 있다. 복수의 화소 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역(LA)을 포함할 수 있고, 발광 영역(LA)을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 예를 들어, 표시 장치(10)의 표시 영역(DA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
제1 내지 제3 발광 영역(LA1, LA2, LA3)은 소정의 피크 파장을 갖는 광을 표시 장치(10)의 외부로 방출할 수 있다. 제1 발광 영역(LA1)은 제1 색의 광을 방출할 수 있고, 제2 발광 영역(LA2)은 제2 색의 광을 방출할 수 있으며, 제3 발광 영역(LA3)은 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 발광 영역(LA1, LA2, LA3)은 표시 영역(DA)의 제1 방향(X축 방향)을 따라 순차적으로 반복 배치될 수 있다. 예를 들어, 제1 발광 영역(LA1)의 면적은 제2 발광 영역(LA2)의 면적보다 넓을 수 있고, 제2 발광 영역(LA2)의 면적은 제3 발광 영역(LA3)의 면적보다 넓을 수 있다. 다른 예를 들어, 제1 발광 영역(LA1)의 면적, 제2 발광 영역(LA2)의 면적, 및 제3 발광 영역(LA3)의 면적은 실질적으로 동일할 수 있다.
표시 장치(10)의 표시 영역(DA)은 복수의 발광 영역(LA)을 둘러싸는 차광 영역(BA)을 포함할 수 있다. 차광 영역(BA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)에서 방출되는 광들의 혼색을 방지할 수 있다.
도 3은 도 2의 선 I-I'을 따라 자른 일 예의 단면도이다.
도 3을 참조하면, 표시 장치(10)의 표시 영역(DA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각은 표시 장치(10)의 발광 다이오드(ED)에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
표시 장치(10)는 제1 기판(SUB1), 제1 전압 라인(VSS1), 배리어층(BR), 제2 기판(SUB2), 표시층(DPL), 및 봉지층(TFE)을 포함할 수 있다.
제1 기판(SUB1)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 제1 기판(SUB1)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 제1 기판(SUB1)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 기판(SUB1)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
제1 전압 라인(VSS1)은 제1 기판(SUB1) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)은 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 라인(VSS1)의 평면 상 폭은 제2 전압 라인(VSS2)의 평면 상 폭과 실질적으로 동일할 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 평면 상 폭은 100㎛ 이상 및 200㎛ 이하일 수 있다. 제1 전압 라인(VSS1)은 제2 전압 라인(VSS2)에 제1 전압을 공급할 수 있다. 여기에서, 제1 전압 라인(VSS1)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
배리어층(BR)은 제1 전압 라인(VSS1) 및 제1 기판(SUB1)을 덮을 수 있다. 배리어층(BR)은 비표시 영역(NDA)에 마련된 제1 컨택홀(CNT1)을 포함할 수 있다. 배리어층(BR)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 예를 들어, 배리어층(BR)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제2 기판(SUB2)은 배리어층(BR) 상에 배치될 수 있다. 제2 기판(SUB2)은 비표시 영역(NDA)에 마련된 제1 컨택홀(CNT1)을 포함할 수 있다. 제2 기판(SUB2)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 제2 기판(SUB2)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 제2 기판(SUB2)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.
표시층(DPL)은 제2 기판(SUB2) 상에 배치될 수 있다. 표시층(DPL)은 박막 트랜지스터층(TFTL), 발광 소자층(EML), 파장 변환층(WLCL), 및 컬러 필터층(CFL)을 포함할 수 있다. 박막 트랜지스터층(TFTL)은 버퍼층(BF), 박막 트랜지스터(TFT), 게이트 절연막(GI), 층간 절연막(ILD), 제2 전압 라인(VSS2), 제1 및 제2 연결 전극(CNE1, CNE2), 제1 보호층(PAS1), 및 제1 평탄화층(OC1)을 포함할 수 있다.
버퍼층(BF)은 제2 기판(SUB2) 상에 배치될 수 있다. 버퍼층(BF)은 비표시 영역(NDA)에 마련된 제1 컨택홀(CNT1)을 포함할 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
박막 트랜지스터(TFT)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 박막 트랜지스터(TFT)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 박막 트랜지스터(TFT)는 반도체 영역(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다.
반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 버퍼층(BF) 상에 배치될 수 있다. 반도체 영역(ACT)은 게이트 전극(GE)과 두께 방향으로 중첩될 수 있고, 게이트 절연막(GI)에 의해 게이트 전극(GE)과 절연될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체 영역(ACT)의 물질을 도체화하여 마련될 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체 영역(ACT)과 중첩될 수 있다.
게이트 절연막(GI)은 반도체 영역(ACT), 소스 전극(SE), 및 드레인 전극(DE)의 상부에 마련될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체 영역(ACT), 소스 전극(SE), 드레인 전극(DE), 및 버퍼층(BF)을 덮을 수 있고, 반도체 영역(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 비표시 영역(NDA)에 마련된 제1 컨택홀(CNT1)을 포함할 수 있다. 게이트 절연막(GI)은 제1 및 제2 연결 전극(CNE1, CNE2) 각각이 관통하는 컨택홀을 포함할 수 있다.
층간 절연막(ILD)은 게이트 전극(GE) 상에 배치될 수 있다. 층간 절연막(ILD)은 비표시 영역(NDA)에 마련된 제1 컨택홀(CNT1)을 포함할 수 있다. 따라서, 제1 컨택홀(CNT1)은 비표시 영역(NDA)에서 층간 절연막(ILD), 게이트 절연막(GI), 버퍼층(BF), 제2 기판(SUB2), 및 배리어층(BR)을 관통할 수 있다. 층간 절연막(ILD)은 제1 및 제2 연결 전극(CNE1, CNE2) 각각이 관통하는 컨택홀을 포함할 수 있다.
제2 전압 라인(VSS2)은 층간 절연막(ILD) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제2 전압 라인(VSS2)은 비표시 영역(NDA)에 배치될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 제2 전압 라인(VSS2)의 평면 상 폭은 제1 전압 라인(VSS1)의 평면 상 폭과 실질적으로 동일할 수 있다. 예를 들어, 제2 전압 라인(VSS2)의 평면 상 폭은 100㎛ 이상 및 200㎛ 이하일 수 있다.
제2 전압 라인(VSS2)은 제1 컨택홀(CNT1)에 삽입되어 제1 전압 라인(VSS1)에 접속될 수 있다. 제2 전압 라인(VSS2)은 발광 소자(EL)의 제2 전극(CE)에 전기적으로 연결될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)으로부터 공급된 제1 전압을 발광 소자(EL)의 제2 전극(CE)에 공급할 수 있다. 여기에서, 제2 전압 라인(VSS2)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
표시 장치(10)는 제1 기판(SUB1) 상에 배치된 제1 전압 라인(VSS1) 및 박막 트랜지스터층(TFTL)에 배치된 제2 전압 라인(VSS2)을 포함함으로써, 제2 전압 라인(VSS2)의 평면 상 폭을 상대적으로 감소시킬 수 있다. 따라서, 표시 장치(10)는 제2 전압 라인(VSS2)이 배치되는 비표시 영역(NDA)의 면적을 최소화할 수 있다.
표시 장치(10)는 복수의 제1 컨택홀(CNT1)을 통해 제1 및 제2 전압 라인(VSS1, VSS2)을 접속시킴으로써, 제1 및 제2 전압 라인(VSS1, VSS2)의 저항을 감소시킬 수 있다. 따라서, 표시 장치(10)는 복수의 발광 소자(EL) 각각의 제2 전극(CE)에 안정적인 저전위 전압을 공급할 수 있다.
제1 및 제2 연결 전극(CNE1, CNE2)은 층간 절연막(ILD) 상에서 서로 이격되게 배치될 수 있다. 제1 연결 전극(CNE1)은 데이터 라인 또는 전원 라인과 박막 트랜지스터(TFT)의 소스 전극(SE)을 접속시킬 수 있다. 제1 연결 전극(CNE1)은 층간 절연막(ILD) 및 게이트 절연막(GI)에 마련된 컨택홀을 통해 소스 전극(SE)에 컨택될 수 있다.
제2 연결 전극(CNE2)은 박막 트랜지스터(TFT)의 드레인 전극(DE)과 발광 소자(EL)의 제1 전극(AE)을 접속시킬 수 있다. 제2 연결 전극(CNE2)은 층간 절연막(ILD) 및 게이트 절연막(GI)에 마련된 컨택홀을 통해 드레인 전극(DE)에 컨택될 수 있다.
제1 보호층(PAS1)은 제2 전압 라인(VSS2), 제1 및 제2 연결 전극(CNE1, CNE2), 및 층간 절연막(ILD)을 덮을 수 있다. 제1 보호층(PAS1)은 박막 트랜지스터(TFT)를 보호할 수 있다. 제1 보호층(PAS1)은 발광 소자(EL)의 제1 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
제1 평탄화층(OC1)은 제1 보호층(PAS1) 상에 마련되어, 박막 트랜지스터층(TFTL)의 상단을 평탄화시킬 수 있다. 예를 들어, 제1 평탄화층(OC1)은 발광 소자(EL)의 제1 전극(AE)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 제1 평탄화층(OC1)의 컨택홀은 제1 보호층(PAS1)의 컨택홀과 연결될 수 있다. 제1 평탄화층(OC1)은 유기 물질을 포함할 수 있다.
발광 소자층(EML)은 발광 소자(EL), 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제2 보호층(PAS2), 및 제2 평탄화층(OC2)을 포함할 수 있다.
발광 소자(EL)는 박막 트랜지스터층(TFTL) 상에 배치될 수 있다. 발광 소자(EL)는 제1 전극(AE), 제2 전극(CE), 및 발광 다이오드(ED)를 포함할 수 있다.
제1 전극(AE)은 제1 평탄화층(OC1) 상에 배치될 수 있다. 예를 들어, 제1 전극(AE)은 제1 평탄화층(OC1) 상에 마련된 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)를 덮을 수 있다. 제1 전극(AE)은 제2 뱅크(BNK2)에 의해 정의되는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 제1 전극(AE)은 제2 연결 전극(CNE2)을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)에 접속될 수 있다. 제1 전극(AE)은 발광 소자(EL)의 애노드 전극일 수 있으나, 이에 한정되지 않는다.
제2 전극(CE)은 제1 평탄화층(OC1) 상에서 제1 전극(AE)과 이격되게 배치될 수 있다. 예를 들어, 제2 전극(CE)은 제1 평탄화층(OC1) 상에 배치된 제1 뱅크(BNK1) 상에 배치되어 제1 뱅크(BNK1)를 덮을 수 있다. 제2 전극(CE)은 제2 뱅크(BNK2)에 의해 정의되는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 예를 들어, 제2 전극(CE)은 제2 전압 라인(VSS2)으로부터 전체 화소에 공급되는 저전위 전압을 수신할 수 있다. 제2 전극(CE)은 발광 소자(EL)의 캐소드 전극일 수 있으나, 이에 한정되지 않는다.
발광 다이오드(ED)는 제1 평탄화층(OC1) 상에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 다이오드(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 다이오드(ED)의 타단은 제2 전극(CE)에 접속될 수 있다. 예를 들어, 복수의 발광 다이오드(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에서 방출되는 광은 동일 색을 가질 수 있다. 예를 들어, 복수의 발광 다이오드(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 제3 색의 광 또는 청색 광을 방출할 수 있다. 따라서, 발광 소자층(EML)은 제3 색의 광 또는 청색 광을 방출할 수 있다.
제2 뱅크(BNK2)는 제1 평탄화층(OC1) 상에서 차광 영역(BA)에 배치될 수 있다. 제2 뱅크(BNK2)는 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 정의할 수 있다. 예를 들어, 제2 뱅크(BNK2)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각을 둘러쌀 수 있으나, 이에 한정되지 않는다. 제2 뱅크(BNK2)는 복수의 발광 소자(EL) 각각의 제1 전극(AE) 또는 제2 전극(CE)을 이격 및 절연시킬 수 있다.
제2 보호층(PAS2)은 복수의 발광 소자(EL) 및 제2 뱅크(BNK2) 상에 배치될 수 있다. 제2 보호층(PAS2)은 복수의 발광 소자(EL)를 덮을 수 있고, 복수의 발광 소자(EL)를 보호할 수 있다. 제2 보호층(PAS2)은 외부로부터 수분 또는 공기 등 불순물의 침투를 방지하여 복수의 발광 소자(EL)의 손상을 방지할 수 있다.
제2 평탄화층(OC2)은 제2 보호층(PAS2) 상에 마련되어, 발광 소자층(EML)의 상단을 평탄화시킬 수 있다. 예를 들어, 제2 평탄화층(OC2)은 유기 물질을 포함할 수 있다.
파장 변환층(WLCL)은 제1 캡핑층(CAP1), 제1 차광 부재(BK1), 제1 파장 변환부(WLC1), 제2 파장 변환부(WLC2), 광 투과부(LTU), 제2 캡핑층(CAP2), 및 제3 평탄화층(OC3)을 포함할 수 있다.
제1 캡핑층(CAP1)은 발광 소자층(EML)의 제2 평탄화층(OC2) 상에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 하면을 밀봉할 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다.
제1 차광 부재(BK1)는 제1 캡핑층(CAP1) 상에서 차광 영역(BA)에 배치될 수 있다. 제1 차광 부재(BK1)는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제1 차광 부재(BK1)는 광의 투과를 차단할 수 있다. 제1 차광 부재(BK1)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 간에 광이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다. 제1 차광 부재(BK1)는 평면 상에서 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 둘러싸는 격자 형태로 배치될 수 있다.
제1 파장 변환부(WLC1)는 제1 캡핑층(CAP1) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 파장 변환부(WLC1)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제1 파장 변환부(WLC1)는 제1 베이스 수지(BS1), 제1 산란체(SCT1) 및 제1 파장 시프터(WLS1)를 포함할 수 있다.
제1 베이스 수지(BS1)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제1 베이스 수지(BS1)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제1 베이스 수지(BS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
제1 산란체(SCT1)는 제1 베이스 수지(BS1)와 상이한 굴절률을 가질 수 있고, 제1 베이스 수지(BS1)와 광학 계면을 형성할 수 있다. 예를 들어, 제1 산란체(SCT1)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제1 산란체(SCT1)는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물을 포함하거나, 아크릴계 수지 또는 우레탄계 수지 등의 유기 입자를 포함할 수 있다. 제1 산란체(SCT1)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
제1 파장 시프터(WLS1)는 입사광의 피크 파장을 제1 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 시프터(WLS1)는 표시 장치(10)에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광으로 변환하여 방출할 수 있다. 제1 파장 시프터(WLS1)는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
발광 소자층(EML)에서 제공된 청색 광의 일부는 제1 파장 시프터(WLS1)에 의해 적색 광으로 변환되지 않고 제1 파장 변환부(WLC1)를 투과할 수 있다. 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환되지 않고 제1 컬러 필터(CF1)에 입사한 광은 제1 컬러 필터(CF1)에 의해 차단될 수 있다. 그리고, 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환된 적색 광은 제1 컬러 필터(CF1)를 투과하여 외부로 출사될 수 있다. 따라서, 제1 발광 영역(LA1)은 적색 광을 방출할 수 있다.
제2 파장 변환부(WLC2)는 제1 캡핑층(CAP1) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 파장 변환부(WLC2)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제2 파장 변환부(WLC2)는 제2 베이스 수지(BS2), 제2 산란체(SCT2) 및 제2 파장 시프터(WLS2)를 포함할 수 있다.
제2 베이스 수지(BS2)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제2 베이스 수지(BS2)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제2 베이스 수지(BS2)는 제1 베이스 수지(BS1)와 동일 물질로 이루어지거나, 제1 베이스 수지(BS1)에서 예시된 물질로 이루어질 수 있다.
제2 산란체(SCT2)는 제2 베이스 수지(BS2)와 상이한 굴절률을 가질 수 있고, 제2 베이스 수지(BS2)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(SCT2)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제2 산란체(SCT2)는 제1 산란체(SCT1)와 동일 물질로 이루어지거나, 제1 산란체(SCT1)에서 예시된 물질로 이루어질 수 있다.
제2 파장 시프터(WLS2)는 입사광의 피크 파장을 제1 파장 시프터(WLS1)의 제1 피크 파장과 다른 제2 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제2 파장 시프터(WLS2)는 표시 장치(10)에서 제공된 청색 광을 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 제2 파장 시프터(WLS2)는 양자점, 양자 막대 또는 형광체일 수 있다. 제2 파장 시프터(WLS2)는 제1 파장 시프터(WLS1)에서 예시된 물질과 동일 취지의 물질을 포함할 수 있다. 제2 파장 시프터(WLS2)의 파장 변환 범위는 제1 파장 시프터(WLS1)의 파장 변환 범위와 다르도록 양자점, 양자 막대 또는 형광체로 이루어질 수 있다.
광 투과부(LTU)는 제1 캡핑층(CAP1) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 광 투과부(LTU)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 광 투과부(LTU)는 입사광의 피크 파장을 유지하여 투과시킬 수 있다. 광 투과부(LTU)는 제3 베이스 수지(BS3) 및 제3 산란체(SCT3)를 포함할 수 있다.
제3 베이스 수지(BS3)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제3 베이스 수지(BS3)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제3 베이스 수지(BS3)는 제1 또는 제2 베이스 수지(BS1, BS2)와 동일 물질로 이루어지거나, 제1 또는 제2 베이스 수지(BS1, BS2)에서 예시된 물질로 이루어질 수 있다.
제3 산란체(SCT3)는 제3 베이스 수지(BS3)와 상이한 굴절률을 가질 수 있고, 제3 베이스 수지(BS3)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(SCT3)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제3 산란체(SCT3)는 제1 또는 제2 산란체(SCT1, SCT2)와 동일 물질로 이루어지거나, 제1 또는 제2 산란체(SCT1, SCT2)에서 예시된 물질로 이루어질 수 있다.
파장 변환층(WLCL)은 발광 소자층(EML)의 제2 평탄화층(OC2) 상에 직접 배치됨으로써, 표시 장치(10)는 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에 용이하게 얼라인될 수 있고, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2), 광 투과부(LTU), 및 제1 차광 부재(BK1)를 덮을 수 있다. 예를 들어, 제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 밀봉하여 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 손상 또는 오염을 방지할 수 있다. 예를 들어, 제2 캡핑층(CAP2)은 무기 물질을 포함할 수 있다.
제3 평탄화층(OC3)은 제2 캡핑층(CAP2) 상에 배치되어, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 상단을 평탄화시킬 수 있다. 예를 들어, 제3 평탄화층(OC3)은 유기 물질을 포함할 수 있다.
컬러 필터층(CFL)은 제2 차광 부재(BK2), 제1 내지 제3 컬러 필터(CF1, CF2, CF3), 및 제3 보호층(PAS3)을 포함할 수 있다.
제2 차광 부재(BK2)는 파장 변환층(WLCL)의 제3 평탄화층(OC3) 상에서 차광 영역(BA)에 배치될 수 있다. 제2 차광 부재(BK2)는 제1 차광 부재(BK1) 또는 제2 뱅크(BNK2)와 두께 방향으로 중첩될 수 있다. 제2 차광 부재(BK2)는 광의 투과를 차단할 수 있다. 제2 차광 부재(BK2)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 간에 광이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다. 제2 차광 부재(BK2)는 평면 상에서 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 둘러싸는 격자 형태로 배치될 수 있다.
제1 컬러 필터(CF1)는 제3 평탄화층(OC3) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)는 제1 파장 변환부(WLC1)와 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있으며, 적색의 색재(Red Colorant)를 포함할 수 있다.
제2 컬러 필터(CF2)는 제3 평탄화층(OC3) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)는 제2 파장 변환부(WLC2)와 두께 방향으로 중첩될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 녹색의 색재(Green Colorant)를 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 평탄화층(OC3) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)는 광 투과부(LTU)와 두께 방향으로 중첩될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으며, 청색의 색재(Blue Colorant)를 포함할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 파장 변환층(WLCL)의 제3 평탄화층(OC3) 상에 직접 배치됨으로써, 표시 장치(10)는 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
제3 보호층(PAS3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 덮을 수 있다. 제3 보호층(PAS3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 보호할 수 있다.
봉지층(TFE)은 컬러 필터층(CFL)의 제3 보호층(PAS3) 상에 배치될 수 있다. 봉지층(TFE)은 표시층의 상면 및 측면을 덮을 수 있다. 예를 들어, 봉지층(TFE)은 적어도 하나의 무기막을 포함하여, 산소 또는 수분이 침투되는 것을 방지할 수 있다. 또한, 봉지층(TFE)은 적어도 하나의 유기막을 포함하여, 표시 장치(10)를 먼지와 같은 이물질로부터 보호할 수 있다.
도 4는 도 2의 선 II-II'을 따라 자른 단면도이다. 이하에서는, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 4를 참조하면, 표시 장치(10)는 제1 기판(SUB1), 제1 접속 배선(CWL1), 배리어층(BR), 제2 기판(SUB2), 표시층(DPL), 및 봉지층(TFE)을 포함할 수 있다.
제1 기판(SUB1)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 기판(SUB1)은 글라스 재질 또는 금속 재질을 포함할 수 있다.
제1 기판(SUB1)은 하면으로부터 관통되는 제3 컨택홀(CNT3)을 포함할 수 있다. 예를 들어, 제3 컨택홀(CNT3)은 제1 기판(SUB1)의 하면으로부터 제1 기판(SUB1)의 상면까지 관통할 수 있다. 제3 컨택홀(CNT3)은 표시 영역(DA)과 중첩되게 배치될 수 있다. 제3 컨택홀(CNT3)에 삽입되는 제1 패드부(PD1)는 표시 영역(DA) 내에 배치될 수 있다. 따라서, 표시 장치(10)는 최외곽에 배치된 별도의 패드부를 포함하지 않을 수 있고, 표시 장치(10)의 베젤 영역 또는 데드 스페이스를 최소화할 수 있다. 제1 패드부(PD1)는 표시 장치(10)의 하면에 배치됨으로써, 기판의 최외곽에 패드부가 배치되는 경우 또는 기판의 측면에 연성 필름이 배치되는 경우보다 복수의 표시 장치(10) 간의 간격이 더욱 감소될 수 있다.
제1 접속 배선(CWL1)은 제1 기판(SUB1) 상의 표시 영역(DA) 또는 비표시 영역(NDA)에 배치될 수 있다. 제1 접속 배선(CWL1)은 제1 전압 라인(VSS1)과 동일 층에서 동일 물질로 이루어질 수 있다. 예를 들어, 제1 접속 배선(CWL1)은 스파이더 형태를 가질 수 있으나, 이에 한정되지 않는다. 제1 접속 배선(CWL1)은 제3 컨택홀(CNT3)에 삽입된 제1 패드부(PD1)에 접속될 수 있다. 제1 접속 배선(CWL1)은 제1 패드부(PD1)로부터 수신된 전기적 신호를 제2 접속 배선(CWL2)을 통해 박막 트랜지스터층(TFTL)에 공급할 수 있다.
배리어층(BR)은 제1 접속 배선(CWL1) 및 제1 기판(SUB1)을 덮을 수 있다. 배리어층(BR)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다.
제2 기판(SUB2)은 배리어층(BR) 상에 배치될 수 있다. 제2 기판(SUB2)은 표시 영역(DA)에 마련된 제2 컨택홀(CNT2)을 포함할 수 있다. 제2 기판(SUB2)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제2 기판(SUB2)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.
표시층(DPL)은 제2 기판(SUB2) 상에 배치될 수 있다. 표시층(DPL)은 도 3에 도시된 박막 트랜지스터층(TFTL), 발광 소자층(EML), 파장 변환층(WLCL), 및 컬러 필터층(CFL)을 포함할 수 있다.
박막 트랜지스터층(TFTL)은 층간 절연막(ILD) 상에 배치된 제2 접속 배선(CWL2)을 더 포함할 수 있다. 제2 접속 배선(CWL2)은 제2 전압 라인(VSS2)과 동일 층에서 동일 물질로 이루어질 수 있다. 제2 접속 배선(CWL2)은 제1 및 제2 연결 전극(CNE1, CNE2)과 동일 층에서 동일 물질로 이루어질 수 있다. 제2 접속 배선(CWL2)은 제2 컨택홀(CNT2)에 삽입되어 제1 기판(SUB1) 상에 배치된 제1 접속 배선(CWL1)에 접속될 수 있다. 여기에서, 제2 컨택홀(CNT2)은 표시 영역(DA)에서 층간 절연막(ILD), 게이트 절연막(GI), 버퍼층(BF), 제2 기판(SUB2), 및 배리어층(BR)을 관통할 수 있다.
예를 들어, 제2 접속 배선(CWL2)은 데이터 라인에 접속되어 박막 트랜지스터(TFT)에 데이터 전압을 공급할 수 있다. 다른 예를 들어, 제2 접속 배선(CLW2)은 전원 공급 라인에 접속되어 박막 트랜지스터(TFT)에 전원 전압을 공급할 수 있다.
표시 장치(10)는 제1 기판(SUB1)에 마련된 제3 컨택홀(CNT3)과, 배리어층(BR), 제2 기판(SUB2), 버퍼층(BF), 게이트 절연막(GI), 및 층간 절연막(ILD)에 마련된 제2 컨택홀(CNT2)을 포함함으로써, 제1 접속 배선(CWL1)과 제2 접속 배선(CWL2)을 이용하여 제1 패드부(PD1)의 신호를 박막 트랜지스터층(TFTL)에 공급할 수 있다. 제3 컨택홀(CNT3)은 평면 상에서 제2 컨택홀(CNT2)과 이격될 수 있다. 표시 장치(10)는 컨택홀을 다중으로 형성함으로써, 층간 절연막(ILD)에서부터 제1 기판(SUB1)을 관통하는 컨택홀이 하나만 형성되는 경우보다 제2 및 제3 컨택홀(CNT2, CNT3) 각각의 깊이를 감소시킬 수 있다. 따라서, 표시 장치(10)는 제2 및 제3 컨택홀(CNT2, CNT3) 각각에 삽입되는 제2 접속 배선(CWL2)과 제1 패드부(PD1)의 두께를 감소시킬 수 있다.
제1 패드부(PD1)는 제1 기판(SUB1)의 하면에 배치되고, 제3 컨택홀(CNT3)에 삽입되어 제1 접속 배선(CWL1)에 접속될 수 있다. 제1 패드부(PD1)는 제2 패드부(PD2)와 제1 접속 배선(CWL1) 사이에 접속될 수 있다.
제2 패드부(PD2)는 제1 기판(SUB1)의 하면에 배치될 수 있고, 제1 패드부(PD1)와 이격될 수 있다. 제2 패드부(PD2)는 리드 라인(LDL)을 통해 제1 패드부(PD1)에 접속될 수 있다. 제2 패드부(PD2)는 연성 필름(FPCB)으로부터 각종 전압 또는 신호를 수신할 수 있고, 해당 전압 또는 신호를 제1 패드부(PD1), 제1 접속 배선(CWL1), 및 제2 접속 배선(CWL2)에 공급할 수 있다.
접속 필름(ACF)은 연성 필름(FPCB)을 제2 패드부(PD2)에 부착시킬 수 있다. 접속 필름(ACF)의 일면은 제2 패드부(PD2)에 부착되고, 접속 필름(ACF)의 타면은 연성 필름(FPCB)에 부착될 수 있다. 예를 들어, 접속 필름(ACF)은 제2 패드부(PD2) 전체를 덮을 수 있으나, 이에 한정되지 않는다.
접속 필름(ACF)은 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 접속 필름(ACF)이 이방성 도전 필름을 포함하는 경우, 접속 필름(ACF)은 제2 패드부(PD2)와 연성 필름(FPCB)의 컨택 패드가 접촉되는 영역에서 도전성을 가질 수 있고, 연성 필름(FPCB)을 제2 패드부(PD2)에 전기적으로 연결시킬 수 있다.
연성 필름(FPCB)은 제1 기판(SUB1)의 하면에 배치될 수 있다. 연성 필름(FPCB)의 일측은 제2 패드부(PD2)에 접속될 수 있고, 연성 필름(FPCB)의 타측은 제1 기판(SUB1)의 하면에서 소스 회로 보드(미도시)에 접속될 수 있다. 연성 필름(FPCB)은 데이터 구동부(SIC)의 신호를 표시 장치(10)에 전송할 수 있다. 예를 들어, 데이터 구동부(SIC)는 집적 회로(Integrated Circuit, IC)일 수 있다. 데이터 구동부(SIC)는 타이밍 제어부의 데이터 제어 신호를 기초로 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환할 수 있고, 연성 필름(FPCB)을 통해 표시 영역(DA)의 데이터 라인에 공급할 수 있다.
도 5는 일 실시예에 따른 표시 장치를 나타내는 저면도이다.
도 5를 참조하면, 제1 패드부(PD1)는 제1 기판(SUB1)의 하면에 배치될 수 있다. 예를 들어, 제1 패드부(PD1)는 제3 컨택홀(CNT3)에 삽입되어 제1 접속 배선(CWL1)에 접속될 수 있다. 제1 패드부(PD1)는 연성 필름(FPCB)으로부터 수신된 데이터 전압 또는 전원 전압을 제1 접속 배선(CWL1)에 공급할 수 있다.
다른 예를 들어, 제1 패드부(PD1)는 제3 컨택홀(CNT3)에 삽입되어 제1 전압 라인(VSS1)에 접속될 수 있다. 제1 패드부(PD1)는 연성 필름(FPCB)으로부터 수신된 제1 전압을 제1 전압 라인(VSS1)에 공급할 수 있다. 여기에서, 제1 전압 라인(VSS1)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
예를 들어, 제3 컨택홀(CNT3)은 레이저 식각 공정(Laser Etching Process)을 통해 제1 기판(SUB1)의 하부를 제거함으로써 형성될 수 있으나, 이에 한정되지 않는다. 복수의 제1 패드부(PD1) 각각은 복수의 제3 컨택홀(CNT3) 각각에 대응될 수 있다. 표시 장치(10)는 레이저 식각 공정을 이용함으로써, 복수의 제1 패드부(PD1) 각각에 대응되는 복수의 제3 컨택홀(CNT3) 각각을 정밀하게 형성할 수 있다.
제2 패드부(PD2)는 제1 기판(SUB1)의 하면에 배치될 수 있고, 제1 패드부(PD1)와 이격될 수 있다. 제2 패드부(PD2)는 리드 라인(LDL)을 통해 제1 패드부(PD1)에 전기적으로 연결될 수 있다. 제2 패드부(PD2)는 연성 필름(FPCB)으로부터 각종 전압 또는 신호를 수신할 수 있고, 해당 전압 또는 신호를 제1 패드부(PD1)를 통해 제1 접속 배선(CWL1) 또는 제1 전압 라인(VSS1)에 공급할 수 있다.
연성 필름(FPCB)은 제1 기판(SUB1)의 하면에 배치될 수 있다. 연성 필름(FPCB)의 일측은 제2 패드부(PD2)에 접속될 수 있고, 연성 필름(FPCB)의 타측은 제1 기판(SUB1)의 하면에서 소스 회로 보드(미도시)에 접속될 수 있다. 연성 필름(FPCB)은 데이터 구동부(SIC)의 신호를 표시 장치(10)에 전송할 수 있다.
도 6은 일 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이고, 도 7은 일 실시예에 따른 표시 장치에서, 제2 전압 라인 및 제2 접속 배선을 나타내는 평면도이다.
도 6 및 도 7을 참조하면, 제1 전압 라인(VSS1)은 제1 기판(SUB1) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 전압 라인(VSS1)은 비표시 영역(NDA)의 좌측 가장자리, 상측 가장자리, 및 우측 가장자리에 배치되어 표시 영역(DA)의 일부를 둘러쌀 수 있다. 제1 전압 라인(VSS1)의 평면 상 폭(W1)은 제2 전압 라인(VSS2)의 평면 상 폭(W2)과 실질적으로 동일할 수 있다. 제1 전압 라인(VSS1)의 평면 상 폭(W1)은 100㎛ 이상 및 200㎛ 이하일 수 있다. 제1 전압 라인(VSS1)은 복수의 제1 컨택홀(CNT1)에 삽입된 제2 전압 라인(VSS2)에 접속될 수 있다. 제1 전압 라인(VSS1)은 제2 전압 라인(VSS2)에 제1 전압을 공급할 수 있다. 여기에서, 제1 전압 라인(VSS1)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
제1 접속 배선(CWL1)은 제1 기판(SUB1) 상의 표시 영역(DA)에 배치될 수 있으나, 이에 한정되지 않는다. 복수의 제1 접속 배선(CWL1)은 표시 영역(DA)의 일측 가장자리에 배치될 수 있다. 예를 들어, 제1 접속 배선(CWL1)은 표시 영역(DA)의 하측 가장자리에 배치될 수 있다. 따라서, 복수의 제1 접속 배선(CWL1)은 제1 전압 라인(VSS1)에 의해 둘러싸이지 않은 표시 영역(DA)의 일측 가장자리에 배치될 수 있다. 다른 예를 들어, 제1 접속 배선(CWL1)은 제1 기판(SUB1) 상의 비표시 영역(NDA)에 배치될 수 있다.
제1 접속 배선(CWL1)은 제1 전압 라인(VSS1)과 동일 층에서 동일 물질로 이루어질 수 있다. 예를 들어, 제1 접속 배선(CWL1)은 스파이더 형태를 가질 수 있으나, 이에 한정되지 않는다. 제1 접속 배선(CWL1)의 일단은 제2 컨택홀(CNT2)에 삽입된 제2 접속 배선(CWL2)에 접속될 수 있고, 제1 접속 배선(CWL1)의 타단은 제3 컨택홀(CNT3)에 삽입된 제1 패드부(PD1)에 접속될 수 있다. 제1 접속 배선(CWL1)은 제1 패드부(PD1)로부터 수신된 전기적 신호를 제2 접속 배선(CWL2)을 통해 박막 트랜지스터층(TFTL)에 공급할 수 있다.
제2 전압 라인(VSS2)은 층간 절연막(ILD) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제2 전압 라인(VSS2)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제2 전압 라인(VSS2)은 비표시 영역(NDA)의 좌측 가장자리, 상측 가장자리, 및 우측 가장자리에 배치되어 표시 영역(DA)의 일부를 둘러쌀 수 있다. 제2 전압 라인(VSS2)은 복수의 제1 컨택홀(CNT1)에 삽입되어 제1 전압 라인(VSS1)에 접속될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 제2 전압 라인(VSS2)의 평면 상 폭(W2)은 제1 전압 라인(VSS1)의 평면 상 폭(W1)과 실질적으로 동일할 수 있다. 예를 들어, 제2 전압 라인(VSS2)의 평면 상 폭(W2)은 100㎛ 이상 및 200㎛ 이하일 수 있다. 제2 전압 라인(VSS2)은 발광 소자(EL)의 제2 전극(CE)에 전기적으로 연결될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)으로부터 공급된 제1 전압을 발광 소자(EL)의 제2 전극(CE)에 공급할 수 있다. 여기에서, 제2 전압 라인(VSS2)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
제2 접속 배선(CWL2)은 층간 절연막(ILD) 상의 표시 영역(DA)에 배치될 수 있다. 복수의 제2 접속 배선(CWL2)은 표시 영역(DA)의 일측 가장자리에 배치될 수 있다. 예를 들어, 제2 접속 배선(CWL2)은 표시 영역(DA)의 하측 가장자리에 배치될 수 있다. 따라서, 복수의 제2 접속 배선(CWL2)은 제2 전압 라인(VSS2)에 의해 둘러싸이지 않은 표시 영역(DA)의 일측 가장자리에 배치될 수 있다.
제2 접속 배선(CWL2)은 제2 전압 라인(VSS2)과 동일 층에서 동일 물질로 이루어질 수 있다. 제2 접속 배선(CWL2)은 제2 컨택홀(CNT2)에 삽입되어 제1 기판(SUB1) 상에 배치된 제1 접속 배선(CWL1)에 접속될 수 있다. 예를 들어, 제2 접속 배선(CWL2)은 데이터 라인에 접속되어 박막 트랜지스터(TFT)에 데이터 전압을 공급할 수 있다. 다른 예를 들어, 제2 접속 배선(CLW2)은 전원 공급 라인에 접속되어 박막 트랜지스터(TFT)에 전원 전압을 공급할 수 있다.
표시 장치(10)는 제1 기판(SUB1) 상에 배치된 제1 전압 라인(VSS1) 및 박막 트랜지스터층(TFTL)에 배치된 제2 전압 라인(VSS2)을 포함함으로써, 제2 전압 라인(VSS2)의 평면 상 폭을 상대적으로 감소시킬 수 있다. 따라서, 표시 장치(10)는 제2 전압 라인(VSS2)이 배치되는 비표시 영역(NDA)의 면적을 최소화할 수 있다.
표시 장치(10)는 복수의 제1 컨택홀(CNT1)을 통해 제1 및 제2 전압 라인(VSS1, VSS2)을 접속시킴으로써, 제1 및 제2 전압 라인(VSS1, VSS2)의 저항을 감소시킬 수 있다. 따라서, 표시 장치(10)는 복수의 발광 소자(EL) 각각의 제2 전극(CE)에 안정적인 저전위 전압을 공급할 수 있다.
도 8은 도 2의 선 I-I'을 따라 자른 다른 예의 단면도이고, 도 9는 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다. 여기에서, 도 8 및 도 9의 표시 장치는 도 7에 도시된 제2 전압 라인(VSS2) 및 제2 접속 배선(CWL2)을 포함할 수 있다.
도 8 및 도 9를 참조하면, 표시 장치(10)는 제1 기판(SUB1), 제1 전압 라인(VSS1), 제1 접속 배선(CWL1), 배리어층(BR), 제2 기판(SUB2), 표시층(DPL), 및 봉지층(TFE)을 포함할 수 있다.
제1 전압 라인(VSS1)은 제1 기판(SUB1) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)은 표시 영역(DA)의 가장자리 및 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 라인(VSS1)의 일부는 표시 영역(DA)의 외곽에 배치된 발광 영역(LA)과 중첩될 수 있다. 제1 전압 라인(VSS1)의 평면 상 폭(W1)은 제2 전압 라인(VSS2)의 평면 상 폭(W2)보다 클 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 평면 상 폭(W1)은 200㎛를 초과할 수 있다. 제1 전압 라인(VSS1)의 평면 상 폭(W1)은 제2 전압 라인(VSS2)의 평면 상 폭(W2)의 두 배 이상일 수 있으나, 이에 한정되지 않는다. 제1 전압 라인(VSS1)은 제2 전압 라인(VSS2)에 제1 전압을 공급할 수 있다. 여기에서, 제1 전압 라인(VSS1)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
표시층(DPL)은 박막 트랜지스터층(TFTL), 발광 소자층(EML), 파장 변환층(WLCL), 및 컬러 필터층(CFL)을 포함할 수 있다. 박막 트랜지스터층(TFTL)은 버퍼층(BF), 박막 트랜지스터(TFT), 게이트 절연막(GI), 층간 절연막(ILD), 제2 전압 라인(VSS2), 제2 접속 배선(CWL2), 제1 및 제2 연결 전극(CNE1, CNE2), 제1 보호층(PAS1), 및 제1 평탄화층(OC1)을 포함할 수 있다.
제2 전압 라인(VSS2)은 층간 절연막(ILD) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제2 전압 라인(VSS2)은 비표시 영역(NDA)에 배치될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 제2 전압 라인(VSS2)의 평면 상 폭(W2)은 제1 전압 라인(VSS1)의 평면 상 폭(W1)보다 작을 수 있다. 예를 들어, 제2 전압 라인(VSS2)의 평면 상 폭(W2)은 100㎛ 이상 및 200㎛ 이하일 수 있다.
제2 전압 라인(VSS2)은 제1 컨택홀(CNT1)에 삽입되어 제1 전압 라인(VSS1)에 접속될 수 있다. 제2 전압 라인(VSS2)은 발광 소자(EL)의 제2 전극(CE)에 전기적으로 연결될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)으로부터 공급된 제1 전압을 발광 소자(EL)의 제2 전극(CE)에 공급할 수 있다. 여기에서, 제2 전압 라인(VSS2)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
표시 장치(10)는 제1 기판(SUB1) 상에 배치된 제1 전압 라인(VSS1) 및 박막 트랜지스터층(TFTL)에 배치된 제2 전압 라인(VSS2)을 포함함으로써, 제2 전압 라인(VSS2)의 평면 상 폭을 상대적으로 감소시킬 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 평면 상 폭이 증가할수록 제2 전압 라인(VSS2)의 평면 상 폭이 감소할 수 있다. 따라서, 표시 장치(10)는 제2 전압 라인(VSS2)이 배치되는 비표시 영역(NDA)의 면적을 최소화할 수 있다.
표시 장치(10)는 복수의 제1 컨택홀(CNT1)을 통해 제1 및 제2 전압 라인(VSS1, VSS2)을 접속시킴으로써, 제2 전압 라인(VSS2)의 평면 상 폭을 증가시키지 않고 제1 및 제2 전압 라인(VSS1, VSS2)의 저항을 감소시킬 수 있다. 따라서, 표시 장치(10)는 복수의 발광 소자(EL) 각각의 제2 전극(CE)에 안정적인 저전위 전압을 공급할 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이고, 도 11은 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 10 및 도 11의 표시 장치는 도 7에 도시된 제2 전압 라인(VSS2) 및 제2 접속 배선(CWL2)을 포함할 수 있다.
도 10 및 도 11을 참조하면, 표시 장치(10)는 제1 기판(SUB1), 제1 전압 라인(VSS1), 제1 접속 배선(CWL1), 배리어층(BR), 제2 기판(SUB2), 표시층(DPL), 및 봉지층(TFE)을 포함할 수 있다.
제1 전압 라인(VSS1)은 제1 기판(SUB1) 상의 표시 영역(DA)의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)의 일부는 표시 영역(DA)의 외곽에 배치된 발광 영역(LA)과 중첩될 수 있다. 제1 전압 라인(VSS1)은 제2 전압 라인(VSS2)에 제1 전압을 공급할 수 있다. 여기에서, 제1 전압 라인(VSS1)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
표시층(DPL)은 박막 트랜지스터층(TFTL), 발광 소자층(EML), 파장 변환층(WLCL), 및 컬러 필터층(CFL)을 포함할 수 있다. 박막 트랜지스터층(TFTL)은 버퍼층(BF), 박막 트랜지스터(TFT), 게이트 절연막(GI), 제3 연결 전극(CNE3), 층간 절연막(ILD), 제2 전압 라인(VSS2), 제2 접속 배선(CWL2), 제1 및 제2 연결 전극(CNE1, CNE2), 제1 보호층(PAS1), 및 제1 평탄화층(OC1)을 포함할 수 있다.
제3 연결 전극(CNE3)은 게이트 절연막(GI) 상에 배치될 수 있다. 제3 연결 전극(CNE3)은 제4 컨택홀(CNT4)에 삽입되어 제1 전압 라인(VSS1)에 접속될 수 있다. 제3 연결 전극(CNE3)은 제1 컨택홀(CNT1)에 삽입된 제2 전압 라인(VSS2)에 접속될 수 있다. 따라서, 제3 연결 전극(CNE3)은 표시 영역(DA)에 배치된 제1 전압 라인(VSS1)과 비표시 영역(NDA)에 배치된 제2 전압 라인(VSS2)을 전기적으로 연결시킬 수 있다.
제2 전압 라인(VSS2)은 층간 절연막(ILD) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제2 전압 라인(VSS2)은 비표시 영역(NDA)에 배치될 수 있다. 제2 전압 라인(VSS2)은 제1 컨택홀(CNT1)에 삽입되어 제3 연결 전극(CNE3)에 접속될 수 있다. 제2 전압 라인(VSS2)은 발광 소자(EL)의 제2 전극(CE)에 전기적으로 연결될 수 있다. 제2 전압 라인(VSS2)은 제1 전압 라인(VSS1)으로부터 공급된 제1 전압을 발광 소자(EL)의 제2 전극(CE)에 공급할 수 있다. 여기에서, 제2 전압 라인(VSS2)은 저전위 라인일 수 있고, 제1 전압은 저전위 전압일 수 있다.
표시 장치(10)는 제1 기판(SUB1) 상에 배치된 제1 전압 라인(VSS1) 및 박막 트랜지스터층(TFTL)에 배치된 제2 전압 라인(VSS2)을 포함함으로써, 제2 전압 라인(VSS2)의 평면 상 폭을 상대적으로 감소시킬 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 평면 상 폭이 증가할수록 제2 전압 라인(VSS2)의 평면 상 폭이 감소할 수 있다. 따라서, 표시 장치(10)는 제2 전압 라인(VSS2)이 배치되는 비표시 영역(NDA)의 면적을 최소화할 수 있다.
표시 장치(10)는 복수의 제3 연결 전극(CNE3)을 통해 제1 및 제2 전압 라인(VSS1, VSS2)을 접속시킴으로써, 제2 전압 라인(VSS2)의 평면 상 폭을 증가시키지 않고 제1 및 제2 전압 라인(VSS1, VSS2)의 저항을 감소시킬 수 있다. 따라서, 표시 장치(10)는 복수의 발광 소자(EL) 각각의 제2 전극(CE)에 안정적인 저전위 전압을 공급할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 12를 참조하면, 제1 전압 라인(VSS1)은 제1 내지 제3 부분(VSS1a, VSS1b, VSS1c)을 포함할 수 있다.
제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 제1 기판(SUB1) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 비표시 영역(NDA)의 좌측 가장자리, 상측 가장자리, 및 우측 가장자리에 배치되어 표시 영역(DA)의 일부를 둘러쌀 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a)의 평면 상 폭은 100㎛ 이상 및 200㎛ 이하일 수 있다.
제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 제1 부분(VSS1a)으로부터 연장되어 표시 영역(DA)을 가로지를 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 제1 부분(VSS1a)의 좌측 일단으로부터 제1 부분(VSS1a)의 우측 타단까지 연장될 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a) 및 제2 부분(VSS1b)은 표시 영역(DA)의 적어도 일부를 둘러싸는 폐루프 형태를 가질 수 있다.
제1 전압 라인(VSS1)의 제3 부분(VSS1c)은 표시 영역(DA)에서 제2 부분(VSS1b)으로부터 돌출될 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 제3 부분(VSS1c)은 통 패드 형상을 가질 수 있다. 제1 전압 라인(VSS1)의 제3 부분(VSS1c)의 종횡비(Aspect Ratio)는 제1 전압 라인(VSS1)의 제2 부분(VSS1b)의 종횡비보다 작을 수 있다. 제1 전압 라인(VSS1)의 제3 부분(VSS1c)은 제3 컨택홀(CNT3)을 통해 제1 패드부(PD1)에 접속되어 연성 필름(FPCB)으로부터 저전위 전압을 수신할 수 있다. 표시 장치(10)는 제1 전압 라인(VSS1)의 제2 및 제3 부분(VSS1b, VSS1c)을 더 포함함으로써, 제1 전압 라인(VSS1)과 제1 패드부(PD1) 사이의 저항을 감소시킬 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 13을 참조하면, 제1 전압 라인(VSS1)은 제1 및 제2 부분(VSS1a, VSS1b)을 포함할 수 있다.
제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 제1 기판(SUB1) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 비표시 영역(NDA)의 좌측 가장자리, 상측 가장자리, 및 우측 가장자리에 배치되어 표시 영역(DA)의 일부를 둘러쌀 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a)의 평면 상 폭은 100㎛ 이상 및 200㎛ 이하일 수 있다.
제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 표시 영역(DA)에서 격자 형태를 가질 수 있다. 제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 발광 영역(LA) 및 차광 영역(BA)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 표시 장치(10)는 제1 전압 라인(VSS1)의 제2 부분(VSS1b)을 더 포함함으로써, 제1 전압 라인(VSS1)의 저항을 감소시킬 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치에서, 제1 전압 라인 및 제1 접속 배선을 나타내는 평면도이다.
도 14를 참조하면, 제1 전압 라인(VSS1)은 제1 및 제2 부분(VSS1a, VSS1b)을 포함할 수 있다.
제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 제1 기판(SUB1) 상의 적어도 하나의 가장자리에 배치될 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 비표시 영역(NDA)에 배치될 수 있다. 예를 들어, 제1 전압 라인(VSS1)의 제1 부분(VSS1a)은 비표시 영역(NDA)의 좌측 가장자리, 상측 가장자리, 및 우측 가장자리에 배치되어 표시 영역(DA)의 일부를 둘러쌀 수 있다. 제1 전압 라인(VSS1)의 제1 부분(VSS1a)의 평면 상 폭은 100㎛ 이상 및 200㎛ 이하일 수 있다.
제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 표시 영역(DA)에서 격자 형태를 가질 수 있다. 제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전압 라인(VSS1)의 제2 부분(VSS1b)은 차광 영역(BA)과 두께 방향(Z축 방향)으로 중첩될 수 있다. 제1 전압 라인(VSS1)의 제2 부분(VSS1b)의 평면 상 폭은 제1 부분(VSS1a)의 평면 상 폭보다 작을 수 있다. 표시 장치(10)는 발광 영역(LA)과 중첩되지 않는 제1 전압 라인(VSS1)의 제2 부분(VSS1b)을 더 포함함으로써, 표시 장치(10)의 시인성을 개선하고 제1 전압 라인(VSS1)의 저항을 감소시킬 수 있다.
도 15는 일 실시예에 따른 타일형 표시 장치의 결합 구조를 나타내는 평면도이고, 도 16은 도 15의 선 III-III'을 따라 자른 단면도이다.
도 15 및 도 16을 참조하면, 타일형 표시 장치(TD)는 복수의 표시 장치(10), 결합 부재(20), 및 커버 부재(30)를 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(X축 방향) 또는 제2 방향(Y축 방향)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
타일형 표시 장치(TD)는 제1 내지 제4 표시 장치(10-1~10-4)를 포함할 수 있다. 표시 장치(10)의 개수 및 결합 관계는 도 13의 실시예에 한정되지 않는다. 표시 장치(10)의 개수는 표시 장치(10) 및 타일형 표시 장치(TD) 각각의 크기에 따라 결정될 수 있다.
표시 장치(10)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 화소를 포함하여 영상을 표시할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다.
타일형 표시 장치(TD)는 복수의 표시 영역(DA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재(20) 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 및 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 따라서, 복수의 표시 장치(10) 각각의 표시 영역들(DA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 또한, 복수의 표시 장치(10) 각각의 표시 영역(DA)의 외광 반사율과 복수의 표시 장치(10) 사이의 결합 영역(SM)의 외광 반사율은 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
표시 장치(10)는 표시 영역(DA)에서 복수의 행과 열을 따라 배열된 복수의 화소를 포함할 수 있다. 복수의 화소 각각은 화소 정의막 또는 뱅크에 의해 정의되는 발광 영역(LA)을 포함할 수 있고, 발광 영역(LA)을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 예를 들어, 표시 장치(10)의 표시 영역(DA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각은 표시 장치(10)의 발광 소자에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
제1 내지 제3 발광 영역(LA1, LA2, LA3)은 표시 영역(DA)의 제1 방향(X축 방향)을 따라 순차적으로 반복 배치될 수 있다. 예를 들어, 제1 발광 영역(LA1)의 면적은 제2 발광 영역(LA2)의 면적보다 넓을 수 있고, 제2 발광 영역(LA2)의 면적은 제3 발광 영역(LA3)의 면적보다 넓을 수 있다. 다른 예를 들어, 제1 발광 영역(LA1)의 면적, 제2 발광 영역(LA2)의 면적, 및 제3 발광 영역(LA3)의 면적은 실질적으로 동일할 수 있다.
표시 장치(10)의 표시 영역(DA)은 복수의 발광 영역(LA)을 둘러싸는 차광 영역(BA)을 포함할 수 있다. 차광 영역(BA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)에서 방출되는 광들의 혼색을 방지할 수 있다.
타일형 표시 장치(TD)는 복수의 표시 장치(10)의 사이마다 배치된 결합 부재(20)를 이용하여 인접한 표시 장치들(10)의 측면을 서로 결합시킬 수 있다. 결합 부재(20)는 격자 형태로 배열된 제1 내지 제4 표시 장치(10-1~10-4)를 측면끼리 연결함으로써, 타일형 표시 장치(TD)를 구현할 수 있다. 결합 부재(20)는 서로 인접한 표시 장치들(10)의 제1 기판(SUB1)의 측면, 배리어층(BR)의 측면, 제2 기판(SUB2)의 측면, 및 봉지층(TFE)의 측면을 결합시킬 수 있다.
예를 들어, 결합 부재(20)는 상대적으로 얇은 두께를 갖는 접착제 또는 양면 테이프로 이루어짐으로써, 복수의 표시 장치(10) 사이의 간격을 최소화할 수 있다. 다른 예를 들어, 결합 부재(20)는 상대적으로 얇은 두께를 갖는 결합 프레임으로 이루어짐으로써, 복수의 표시 장치(10) 사이의 간격을 최소화할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지할 수 있다.
커버 부재(30)는 복수의 표시 장치(10) 및 결합 부재(20)의 상면에 배치되어, 복수의 표시 장치(10) 및 결합 부재(20)를 커버할 수 있다. 예를 들어, 커버 부재(30)는 복수의 표시 장치(10) 각각의 봉지층(TFE)의 상면에 배치될 수 있다. 커버 부재(30)는 타일형 표시 장치(TD)의 상면을 보호할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TD: 타일형 표시 장치
10: 표시 장치 20: 결합 부재
30: 커버 부재 SUB1: 제1 기판
VSS1: 제1 전압 라인 CWL1: 제1 접속 배선
BR: 배리어층 SUB2: 제2 기판
DPL: 표시층 TFTL: 박막 트랜지스터층
VSS2: 제2 전압 라인 CWL2: 제2 접속 배선
EML: 발광 소자층 WLCL: 파장 변환층
CFL: 컬러 필터층 TFE: 봉지층
PD1, PD2: 제1 및 제2 패드부
FPCB: 연성 필름 SIC: 데이터 구동부

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되어 제1 전압을 공급하는 제1 전압 라인;
    상기 제1 전압 라인 상에 배치된 제2 기판; 및
    상기 제2 기판 상에 배치되고 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터층을 포함하고,
    상기 박막 트랜지스터층은 상기 비표시 영역에 배치되고 상기 제2 기판을 관통하는 제1 컨택홀을 경유하여 상기 제1 전압 라인에 접속되는 제2 전압 라인을 더 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전압 라인은 상기 제1 기판 상의 복수의 가장자리에 배치되고, 상기 제2 전압 라인은 상기 박막 트랜지스터층의 복수의 가장자리에 배치되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 전압 라인은 평면 상에서 동일한 폭을 갖는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전압 라인의 평면 상 폭은 상기 제2 전압 라인의 평면 상 폭보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전압 라인은 상기 표시 영역의 가장자리 및 상기 비표시 영역에 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전압 라인은,
    상기 비표시 영역에 배치되는 제1 부분;
    상기 제1 부분으로부터 연장되어 상기 표시 영역을 가로지르는 제2 부분; 및
    상기 표시 영역에서 상기 제2 부분으로부터 돌출되는 제3 부분을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 전압 라인은,
    상기 비표시 영역에 배치되는 제1 부분; 및
    상기 표시 영역에서 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 격자 형태를 갖는 제2 부분을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 표시 영역은 광을 방출하는 복수의 발광 영역 및 상기 복수의 발광 영역 각각을 둘러싸는 차광 영역을 포함하고,
    상기 제1 전압 라인의 제2 부분은 상기 차광 영역과 두께 방향으로 중첩되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 전압 라인과 동일 층에서 상기 표시 영역에 배치되는 제1 접속 배선; 및
    상기 제2 전압 라인과 동일 층에서 상기 표시 영역에 배치되고, 상기 박막 트랜지스터층 및 상기 제2 기판을 관통하는 제2 컨택홀을 경유하여 상기 제1 접속 배선에 접속되는 제2 접속 배선을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 접속 배선은 상기 표시 영역의 일측 가장자리에 배치되고, 상기 제1 전압 라인은 상기 표시 영역의 일측 가장자리를 제외한 복수의 가장자리에 인접한 비표시 영역에 배치되는 표시 장치.
  11. 제9 항에 있어서,
    상기 제2 접속 배선은 상기 복수의 박막 트랜지스터에 접속되어 상기 복수의 박막 트랜지스터에 데이터 전압을 공급하는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 기판의 하부에 배치되고, 상기 제1 기판을 관통하는 제3 컨택홀을 통해 상기 제1 접속 배선에 접속되는 패드부;
    상기 제1 기판의 하부에 배치되어 상기 패드부에 접속되는 연성 필름; 및
    상기 연성 필름 상에 배치되어 상기 제1 접속 배선에 데이터 전압을 공급하는 데이터 구동부를 더 포함하는 표시 장치.
  13. 제1 항에 있어서,
    상기 박막 트랜지스터층 상에 배치되고, 상기 복수의 박막 트랜지스터 및 상기 제2 전압 라인 사이에 접속된 복수의 발광 소자를 갖는 발광 소자층을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 박막 트랜지스터층은,
    상기 제2 기판 상에 배치되는 게이트 절연막;
    상기 게이트 절연막 상에 배치되는 층간 절연막; 및
    상기 층간 절연막 상에 배치되어 상기 복수의 발광 소자와 상기 복수의 박막 트랜지스터를 접속시키는 연결 전극을 더 포함하고,
    상기 제2 접속 배선은 상기 층간 절연막 상에서 상기 연결 전극과 동일 물질로 형성되는 표시 장치.
  15. 복수의 화소를 구비한 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 복수의 표시 장치; 및
    상기 복수의 표시 장치를 결합시키는 결합 부재를 포함하고,
    상기 복수의 표시 장치 각각은,
    제1 기판;
    상기 제1 기판 상에 배치되어 제1 전압을 공급하는 제1 전압 라인;
    상기 전압 라인 상에 배치된 제2 기판;
    상기 제2 기판 상에 배치되고 복수의 박막 트랜지스터를 포함하는 박막 트랜지스터층을 포함하며,
    상기 박막 트랜지스터층은 상기 비표시 영역에 배치되고 상기 제2 기판을 관통하는 제1 컨택홀을 경유하여 상기 제1 전압 라인에 접속되는 제2 전압 라인을 더 포함하는 타일형 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제2 전압 라인은 평면 상에서 동일한 폭을 갖는 타일형 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 전압 라인의 평면 상 폭은 상기 제2 전압 라인의 평면 상 폭보다 큰 타일형 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 전압 라인은,
    상기 비표시 영역에 배치되는 제1 부분;
    상기 제1 부분으로부터 연장되어 상기 표시 영역을 가로지르는 제2 부분; 및
    상기 표시 영역에서 상기 제2 부분으로부터 돌출되는 제3 부분을 포함하는 타일형 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 전압 라인은,
    상기 비표시 영역에 배치되는 제1 부분; 및
    상기 표시 영역에서 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 연장되어 격자 형태를 갖는 제2 부분을 포함하는 타일형 표시 장치.
  20. 제19 항에 있어서,
    상기 표시 영역은 광을 방출하는 복수의 발광 영역 및 상기 복수의 발광 영역 각각을 둘러싸는 차광 영역을 포함하고,
    상기 제1 전압 라인의 제2 부분은 상기 차광 영역과 두께 방향으로 중첩되는 타일형 표시 장치.
KR1020210033508A 2021-03-15 2021-03-15 표시 장치 및 이를 포함하는 타일형 표시 장치 KR20220129141A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210033508A KR20220129141A (ko) 2021-03-15 2021-03-15 표시 장치 및 이를 포함하는 타일형 표시 장치
US17/544,159 US20220293636A1 (en) 2021-03-15 2021-12-07 Display device and tiled display device including the same
CN202210244564.4A CN115084201A (zh) 2021-03-15 2022-03-14 显示设备和包括其的拼接显示设备
EP22162318.4A EP4060737A1 (en) 2021-03-15 2022-03-15 Display device and tiled display device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210033508A KR20220129141A (ko) 2021-03-15 2021-03-15 표시 장치 및 이를 포함하는 타일형 표시 장치

Publications (1)

Publication Number Publication Date
KR20220129141A true KR20220129141A (ko) 2022-09-23

Family

ID=80780565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210033508A KR20220129141A (ko) 2021-03-15 2021-03-15 표시 장치 및 이를 포함하는 타일형 표시 장치

Country Status (4)

Country Link
US (1) US20220293636A1 (ko)
EP (1) EP4060737A1 (ko)
KR (1) KR20220129141A (ko)
CN (1) CN115084201A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987765B2 (en) * 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
CN105572988B (zh) * 2014-11-04 2019-07-16 株式会社日本显示器 显示装置
CN110034150B (zh) * 2019-03-25 2020-11-27 厦门天马微电子有限公司 显示面板及其制作方法、显示装置
US10991682B2 (en) * 2019-05-29 2021-04-27 Innolux Corporation Electronic device
CN111584562A (zh) * 2020-05-08 2020-08-25 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
CN111724742B (zh) * 2020-06-11 2022-02-22 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置

Also Published As

Publication number Publication date
CN115084201A (zh) 2022-09-20
EP4060737A1 (en) 2022-09-21
US20220293636A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
KR20220041970A (ko) 타일형 표시 장치
KR20220127410A (ko) 표시 장치, 이의 제조 방법 및 이를 포함하는 타일형 표시 장치
KR20220021062A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220004896A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
US20220285428A1 (en) Display device, method of manufacturing the same and tiled display device including the same
KR20220105193A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220018122A (ko) 타일형 표시 장치
KR20220016388A (ko) 타일형 표시 장치
KR20230016738A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20230020039A (ko) 표시 장치, 이의 제조 방법 및 이를 포함하는 타일형 표시 장치
KR20220102187A (ko) 타일형 표시 장치
KR20220141363A (ko) 표시 장치, 이의 제조 방법 및 이를 포함하는 타일형 표시 장치
KR20220014347A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220079713A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220129141A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220031803A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220030475A (ko) 타일형 표시 장치
KR20220097758A (ko) 표시 장치, 이의 제조 방법 및 이를 포함하는 타일형 표시 장치
US20230275188A1 (en) Display device, method of manufacturing the same and tiled display device including the same
KR20220095288A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220049643A (ko) 타일형 표시 장치
KR20230131316A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20220075023A (ko) 표시 장치와 그 제조 방법, 및 이를 포함하는 타일형 표시 장치
KR20220007754A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치
KR20230129095A (ko) 표시 장치 및 이를 포함하는 타일형 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination