KR20230081425A - 백라이트 유닛 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20230081425A
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disposed
pad electrode
transistor
electrode
pad
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공창경
이상민
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엘지디스플레이 주식회사
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Abstract

본 개시의 실시예들은, 백라이트 유닛 및 이를 포함하는 디스플레이 장치에 관한 것으로서, 더욱 상세하게는, 유리 기판 상에 배치되고 다수의 행과 다수의 열에 배치된 다수의 광원, 유리 기판 상에 배치되고 서로 이격된 제1 및 제2 트랜지스터를 포함하며, 하나의 제1 트랜지스터와 하나의 제2 트랜지스터 각각은 두 개의 행과 두 개의 열이 교차하는 지점에 배치된 다수의 광원들과 미 중첩하도록 배치됨으로써, 화상 품위가 우수한 백라이트 유닛 및 이를 포함하는 디스플레이 장치를 제공할 수 있다.

Description

백라이트 유닛 및 이를 포함하는 디스플레이 장치{BACK LIGHT UNIT AND DISPLAY DEVICE COMPRISING IT}
본 개시의 실시예들은 백라이트 유닛 및 이를 포함하는 디스플레이 장치에 관한 것이다.
표시장치는, 다수의 서브픽셀이 배치된 표시패널과, 서브픽셀에 배치된 소자를 구동하기 위한 각종 구동 회로를 포함할 수 있다. 그리고, 표시장치의 유형에 따라, 표시패널로 광을 공급하는 백라이트 유닛을 포함할 수 있다.
백라이트 유닛은, 다수의 광원과, 다수의 광학 부재를 포함할 수 있다. 그리고, 표시패널이 영상을 표시하는 면의 반대편에 배치되어 표시패널로 광을 공급할 수 있다.
본 개시의 실시예들은 개별 광원의 리페어가 가능하고, 광원을 리페어 하더라도 빛튐 현상이나 일부 영역이 어둡게 보이는 현상을 방지할 수 있는 백라이트 유닛 및 이를 포함하는 디스플레이 장치에 관한 것이다.
본 개시의 실시예들은 유리 기판 상에 고밀도로 배치된 광원을 포함함으로써, 화상 품위가 향상된 백라이트 유닛 및 이를 포함하는 디스플레이 장치에 관한 것이다.
본 개시의 실시예들은 다수의 트랜지스터가 다수의 광원을 구동함으로써, 제조 비용을 낮출 수 있는 구조를 갖는 백라이트 유닛 및 이를 포함하는 디스플레이 장치에 관한 것이다.
본 개시의 실시예들은 유리 기판 상에 배치된 다수의 패드 전극, 유리 기판 상에 배치되고 다수의 행과 다수의 열에 배치된 다수의 광원 및 유리 기판 상에 배치되고 서로 이격된 제1 트랜지스터 및 제2 트랜지스터를 포함하며, 제1 트랜지스터와 제2 트랜지스터 각각은 두 개의 행과 두 개의 열이 교차하는 지점에 배치된 다수의 광원들과 미 중첩하도록 배치된 백라이트 유닛 및 이를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들은 백라이트 유닛의 기판, 백라이트 유닛의 기판 상에 배치된 적어도 한 쌍의 패드 전극, 한 쌍의 패드 전극 상에 배치된 광원, 광원 상에 배치된 색 변환 시트 및 색 변환 시트 상에 배치된 디스플레이 패널을 포함하고, 한 쌍의 패드 전극과 인접하여 배치된 한 쌍의 리페어 패턴을 포함하고, 한 쌍의 패드 전극은 제1 패드 전극 및 제1 패드 전극과 이격되되 점대칭으로 위치된 제2 패드 전극을 포함하며, 한 쌍의 리페어 패턴은 제1 패드 전극과 인접한 제1 리페어 패턴 및 제2 패드 전극과 인접한 제2 리페어 패턴을 포함하고, 제1 리페어 패턴과 제2 리페어 패턴은 서로 이격되되 점대칭으로 위치하며, 제1 및 제2 패드 전극이 점대칭으로 위치되도록 하는 기준 점과, 제1 및 제2 리페어 패턴이 점대칭으로 위치되도록 하는 기준 점은 서로 대응되는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 한 쌍의 패드 전극과 인접한 한 쌍의 리페어 패턴을 포함함으로써, 개별 광원의 리페어가 가능하고, 광원을 리페어 파더라도 빛튐 현상이나 일부 영역이 어둡게 보이는 현상이 발생하는 것을 방지할 수 있는 백라이트 유닛 및 이를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 고밀도로 배치된 광원을 포함함으로써, 화상 품위가 향상된 백라이트 유닛 및 이를 포함하는 디스플레이 장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 다수의 트랜지스터가 다수의 광원을 구동함으로써, 제조 비용을 낮출 수 있는 구조를 갖는 백라이트 유닛 및 이를 포함하는 디스플레이 장치를 제공할 수 있다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 단면구조를 도시한 도면이다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치의 백라이트 유닛에 포함된 광원 및 광원을 구동하기 위한 트랜지스터가 배치된 기판의 구조를 개략적으로 도시한 도면이다.
도 4는 도 3의 A-B를 따라 절단한 단면도이다.
도 5는 도 3의 C-D를 따라 절단한 단면도이다.
도 6은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 백라이트 유닛의 회로 구조의 예시를 나타낸 것이다.
도 7은 도 3의 A-B를 따라 절단한 단면 구조의 다른 실시예를 도시한 도면이다.
도 8은 4개의 광원을 구동하는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터의 구조를 도시한 도면이다.
도 9는 도 7 및 도 8의 구조를 갖는 백라이트 유닛의 회로 구조의 예시를 나타낸 것이다.
도 10은 본 개시의 실시예들에 따른 백라이트 유닛에 배치된 제3 전극 패턴, 제4 패드 전극, 제1 리페어 패턴 및 제2 리페어 패턴의 위치를 도시한 도면이다.
도 11은 제1 및 제2 솔더 패턴 상에 배치된 광원과, 제1 및 제2 리페어 패턴 상에 배치된 광원을 도시한 도면이다.
도 12 내지 도 14는 제1 및 제2 솔더 패턴과 제1 및 제2 리페어 패턴의 다양한 배치 관계를 도시한 도면이다.
도 15는 도 10에 도시된 제3 및 제4 패드 전극과 제1 및 제2 리페어 패턴의 구조를 포함하는 백라이트 유닛의 광 특성을 도시한 도면이다.
도16은 비교예에 따른 백라이트 유닛의 광 특성을 도시한 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 액티브 영역(AA)과 논-액티브 영역(NA)을 포함하는 표시패널(110)과, 표시패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 표시패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 표시패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다.
각 게이트 드라이버 집적 회로(GDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적 회로(GDIC)는, 표시패널(110)과 연결된 필름 상에 실장되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 시프트 레지스터, 래치 회로, 디지털 아날로그 컨버터, 출력 버퍼 등을 포함할 수 있다.
각 소스 드라이버 집적 회로(SDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 표시패널(110)에 직접 배치될 수 있으며, 경우에 따라, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적 회로(SDIC)는, 표시패널(110)에 연결된 필름 상에 실장되고, 필름 상의 배선들을 통해 표시패널(110)과 전기적으로 연결될 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 인쇄 회로 기판, 가요성 인쇄 회로 등 상에 실장되고, 인쇄 회로 기판, 가요성 인쇄 회로 등을 통해 게이트 구동 회로(120) 및 데이터 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
또한, 컨트롤러(140)는 로컬 디밍 기술을 통해 디스플레이 장치(100)의 백라이트 유닛의 발광 동작을 제어함으로써, 표시패널(110)의 영역별 휘도를 개별적으로 제어할 수 있다.
이러한 디스플레이 장치(100)는, 표시패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역일 수 있으며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 표시패널(110)로 광을 조사하는 백라이트 유닛과 같은 광원 장치를 포함하고, 표시패널(110)의 서브픽셀(SP)에는 액정이 배치된다. 그리고, 각각의 서브픽셀(SP)로 데이터 전압이 인가됨에 따라 형성되는 전계에 의해 액정의 배열을 조정함으로써, 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다.
도 2는 본 개시의 실시예들에 따른 디스플레이 장치의 단면구조를 도시한 도면이다.
도 2를 참조하면, 디스플레이 장치(100)는 디스플레이 패널(110)과 디스플레이 패널(100)의 아래에 배치되고 디스플레이 패널(110)로 광을 공급하는 백라이트 유닛을 포함할 수 있다.
백라이트 유닛은 기판(200) 상에 배치된 광원(210), 제1 트랜지스터(220), 제2 트랜지스터(230)를 포함할 수 있다.
기판(200) 상에는 적어도 한 층의 반사층(201)이 배치될 수 있다.
반사층(201)은 반사성이 높은 물질(예: TiOx)을 포함하고, 흰색(white)인 잉크로 형성되거나 필름 형태일 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
반사층(201)은 광원(210)으로부터 발광된 광을 반사시켜, 디스플레이 패널(110) 방향으로 광의 경로를 전환시킴으로써, 백라이트 유닛의 발광 효율을 향상시키는 역할을 할 수 있다.
반사층(201)은 다수의 홀(202)을 구비할 수 있다.
다수의 홀(202) 내에는 광원(210)가 배치될 수 있다.
광원(210)은 광을 발산하는 광원(210)와 광원(210)를 구동하기 위한 신호가 인가되는 솔더 패턴(211)을 포함할 수 있다.
이러한 광원(210)은 일 예로, 발광다이오드(LED)일 수 있으며, 소형의 미니 발광다이오드(Mini LED)나 초소형의 마이크로 발광다이오드(μLED)일 수도 있다. 따라서, 칩 형태의 광원(240)이 인쇄 회로(230) 상에 실장되는 형태로 배치될 수 있어, 백라이트 유닛의 두께를 감소시켜줄 수 있다.
광원(210)은 청색 광을 발광할 수 있으며, 광원(210) 상에 배치된 광학 부재를 통해 청색 광이 여기되어 백색 광이 디스플레이 패널(110)로 공급될 수 있다.
다만, 본 개시의 실시예들이 이에 한정되는 것은 아니며, 경우에 따라서는 광원(210)이 백색 광을 발광하는 광원이거나, 백색 및 청색을 제외한 특정 파장 대역의 광을 발광하는 광원일 수도 있다.
도 2에서는 도시하지 않았으나, 솔더 패턴(211)은 기판(200) 상에 배치될 수 있다.
솔더 패턴(211)은 반사층(201)의 홀(202)과 대응되는 영역에 배치 될 수 있는데, 반사층(201)이 벽 역할을 함으로써, 솔더 패턴(211)이 광원(210)이 배치되는 영역을 벗어나 다른 영역까지 침투되는 현상을 방지할 수 있다.
즉, 기판(200) 상에 광원(210)이 배치되는 영역을 제외한 영역에 반사층(201)이 배치됨으로써, 백라이트 유닛의 광 효율을 향상시킬 수 있다.
각각의 광원(210)은 광원 보호부(215)로 둘러싸일 수 있다.
광원 보호부(215)는, 일 예로, 레진(Resin)으로 구성될 수 있다.
도 2에 도시된 바와 같이, 광원 보호부(215)는 반사층(201) 상에 배치될 수 있다.
다만, 본 개시의 실시예들에 따른 백라이트 유닛의 구조가 이에 한정되는 것은 아니며, 광원 보호부(215)가 반사층(201)의 홀(202) 내부에 배치될 수도 있다.
이러한 광원 보호부(215)는 광원(210)을 보호할 수 있으며, 광원(210)으로부터 출사된 광을 확산시켜주는 기능을 제공할 수 있다.
기판(200) 상에는 다수의 제1 트랜지스터(220) 및 다수의 제2 트랜지스터(230)가 배치될 수 있다.
각각의 제1 트랜지스터(220)와 각각의 제2 트랜지스터(230)는 반사층(201)의 홀(202) 내부에 배치될 수 있다.
여기서, 제1 트랜지스터(220)는 광원(210)의 구동을 제어하는 구동 트랜지스터일 수 있고, 제2 트랜지스터(230)는 제1 트랜지스터(220)의 타이밍을 제어하는 스위칭 트랜지스터(또는 스캔 트랜지스터)일 수 있다.
광원(210)이 배치된 기판(200) 상에 제1 및 제2 트랜지스터(220, 230)가 배치됨으로써, 적어도 하나의 발광소자를 구현할 수 있다.
예를 들면, 제1 및 제2 트랜지스터(220, 230)는 적어도 네 개의 광원(210)을 구동할 수 있다.
본 개시의 실시예들에 따른 디스플레이 장치는 광원(210)이 배치된 기판(200) 상에 트랜지스터를 구현하므로, 광원(210)의 전극 구조가 버티컬 타입이나 플립 타입에 제한되지 않도록 하여 광원(210)을 보다 용이하게 형성할 수 있도록 한다.
또한, 기판(200) 상에는 확산판 지지부재(260)가 배치될 수 있다.
확산판 지지부재(260)는 광원(210), 제1 트랜지스터(220) 및 제2 트랜지스터(230) 상에 배치되는 확산판(240)을 지지하는 역할을 할 수 있다.
확산판(240) 상에는 광원(210)으로부터 출사된 광의 파장 대역을 변경해주기 위한 색 변환 시트(241)가 배치될 수 있다.
색 변환 시트(241) 상에는 다수의 광학 시트가 배치될 수 있다.
광학 시트는, 색 변환 시트(241) 상에 배치된 프리즘 시트(242) 및 프리즘 시트(242) 상에 배치된 확산 시트(243)를 포함할 수 있다.
여기서, 확산판(240)과 색 변환 시트(241)가 배치되는 위치는 서로 바뀔 수도 있다.
확산판(240)은 광원(210)으부터 출사된 광을 확산시키는 역할을 할 수 있다.
색 변환 시트(241)는, 입사되는 광에 반응하여 특정 파장 대역의 광을 발산할 수 있다.
일 예로, 광원(210)이 제1 파장 대역의 광(예: 청색 광)을 발산하는 경우, 색 변환 시트(241)는 입사되는 광에 반응하여 제2 파장 대역의 광(예: 녹색 광) 및 제3 파장 대역의 광(예: 적색 광)을 발산할 수 있다. 따라서, 색 변환 시트(241)를 통해 백색 파장 대역의 광이 디스플레이 패널(110)로 공급될 수 있다.
경우에 따라서 색 변환 시트(241)는 확산판(240) 상의 일부 영역에만 배치될 수 도 있다.
기판(200)의 하부에는 기판(200)을 감싸는 커버 바텀(280)이 배치될 수 있다.
그리고, 기판(200), 확산판(240), 색 변환 시트(241) 및 광학 시트(242, 243) 측면과 대응되도록 가이드 패널(250)이 배치될 수 있다.
가이드 패널(250)의 일부는 디스플레이 패널(110) 하부에 배치되어 디스플레이 패널(110)을 지지하는 역할을 할 수 있다.
도 3은 본 개시의 실시예들에 따른 디스플레이 장치의 백라이트 유닛에 포함된 광원 및 광원을 구동하기 위한 트랜지스터가 배치된 기판의 구조를 개략적으로 도시한 도면이다.
도 3을 참조하면, 기판(200) 상에 다수의 광원(210) 및 다수의 광원(210)을 구동하는 제1 트랜지스터(220) 및 제2 트랜지스터(230)가 배치될 수 있다.
여기서, 기판(200)은 유리(glass) 기판일 수 있으나, 이에 한정되는 것은 아니다.
기판(200) 상에 배치된 다수의 광원(210)은 서로 이격하여 배치될 수 있다.
다수의 광원(210)은 다수의 행과 다수의 열에 배치될 수 있다.
예를 들면, 다수의 광원(210)은 홀수 행과 홀수 열에 배치될 수 있다.
제2 트랜지스터(230)서로 이격하여 배치된 제1 트랜지스터(220)와 제2 트랜지스터(230) 각각은 다수의 광원(210)을 구동하는데 사용될 수 있다.
예를 들면, 하나의 제1 트랜지스터(220)와 하나의 제2 트랜지스터(230)는 4개의 광원(210)을 구동하는데 사용될 수 있다.
즉, 4개의 광원(210)은 하나의 제1 트랜지스터(220) 및 하나의 제2 트랜지스터(230)와 전기적으로 연결될 수 있다.
하나의 제1 트랜지스터(220)과 하나의 제2 트랜지스터(230)는 제1 행 및 제1 열에 배치된 두 개의 광원(210) 및, 제1 행 및 제2 열에 배치된 두 개의 광원(210)과 전기적으로 연결될 수 있다.
또한, 하나의 제1 트랜지스터(220)와 하나의 제2 트랜지스터(230)는 각 행에 배치된 두 개의 광원(210) 사이에 배치될 수 있다.
구체적으로, 하나의 제1 트랜지스터(220)와 하나의 제2 트랜지스터(230) 각각은 서로 인접한 두 개의 행 각각에 배치된 두 개의 광원(210) 사이에 배치되고, 서로 인접한 두개의 열 각각에 배치된 두 개의 광원(210) 사이에 배치될 수 있다.
다시 말해, 하나의 제1 트랜지스터(220)와 하나의 제2 트랜지스터(230) 각각은 두 개의 행과 두 개의 열이 교차하는 지점에 배치된 다수의 광원(210)들과 미 중첩하도록 배치될 수 있다.
도 3에는 도시하지 않았으나, 기판(200) 상에는 제1 트랜지스터(220), 제2 트랜지스터(230) 및 다수의 광원(210)을 전기적으로 연결시키는 다수의 배선이 배치될 수 있다.
또한, 기판(200)의 적어도 일 측에는 제1 및 제2 트랜지스터(220, 220)를 구동하는데 필요한 회로 기판(350)이 배치될 수 있다.
회로 기판(350)은 다수의 회로 필름(340)을 통해 기판(200)과 연결될 수 있다.
도면에는 도시하지 않았으나, 다수의 회로 필름(340)에는 다수의 제1 트랜지스터(220) 및 다수의 제2 트랜지스터(230)와 전기적으로 연결된 다수의 배선이 배치될 수 있다.
기판(200) 상에 배치된 제1 트랜지스터(220)와 제2 트랜지스터(230)에는 회로 기판(350)과 전기적으로 연결된 다수의 배선과 전기적으로 연결된 상태일 수 있다.
본 개시의 실시예들에 따른 백라이트 유닛의 기판(200)의 구조를 구체적으로 검토하면 다음과 같다.
도 4는 도 3의 A-B를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 4를 참조하면, 본 개시의 실시예들에 따른 백라이트 유닛의 기판(200) 상에는 서로 이격된 제1 패드 전극(411) 및 제2 패드 전극(412)이 배치될 수 있다.
제1 패드 전극(411) 및 제2 패드 전극(412)은 도 3에 도시된 기판(200)의 일 측에 연결된 회로 필름(340)을 통해 회로 기판(350)과 전기적으로 연결될 수 있다.
도 4에는 도시하지 않았으나, 기판(200)과 제1 패드 전극(411) 및 제2 패드 전극(412) 사이에는 적어도 한 층의 절연층이 배치될 수도 있다.
제1 패드 전극(411) 및 제2 패드 전극(412) 상에는 적어도 한 층의 절연층(430)이 배치될 수 있다. 예를 들면, 제1 패드 전극(411) 및 제2 패드 전극(412) 상에는 제1 절연층(430)이 배치될 수 있다.
여기서, 제1 절연층(430)은 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(430)은 질화실리콘(SiNx), 산화 실리콘(SiOx) 또는 산화질화실리콘(SiON) 중 적어도 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
제1 절연층(430)은 다수의 홀(431, 432)을 포함할 수 있다,
제1 절연층(430)의 홀(431, 432)은 제1 패드 전극(411) 및 제2 패드 전극(412) 각각의 상면의 일부를 노출하도록 형성될 수 있다.
제1 절연층(430)에 의해 노출 제1 및 제2 패드 전극(411, 412) 각각의 상면의 일부에는 제1 절연층 패턴(433)이 배치될 수 있다.
제1 및 제2 패드 전극(411, 412) 각각의 상면의 일부에 다수의 제1 절연층 패턴(433)이 배치되는 경우, 각 패턴은 서로 이격될 수 있다.
또한, 제1 절연층(430) 및 제1 절연층 패턴(433)이 배치된 기판(200) 상에는 서로 이격된 제3 패드 전극(441) 및 제4 패드 전극(442)이 배치될 수 있다.
제1 절연층(430)의 제1 및 제2 홀(431, 432)과 대응되는 영역에서, 제3 패드 전극(441)과 제4 패드 전극(442)은 제1 절연층 패턴(433)에 의해 평탄하게 형성되지 않고 돌출된 부분을 포함할 수 있다.
제3 패드 전극(441) 및 제4 패드 전극(442)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 패드 전극(441) 및 제4 패드 전극(442)은 제1 절연층(430)의 홀(431, 432)을 따라 배치될 수 있다.
구체적으로, 제3 패드 전극(441)은 제1 패드 전극(411) 상에 배치되고, 제4 패드 전극(442)은 제2 패드 전극(412) 상에 배치될 수 있다.
제3 패드 전극(441)은 제1 절연층(430)의 제1 홀(421)과 대응되는 영역에서 제1 패드 전극(411)과 접촉될 수 있다.
제4 패드 전극(442)은 제1 절연층(430)의 제2 홀(422)과 대응되는 영역에서 제2 패드 전극(412)과 접촉될 수 있다.
제3 및 제4 패드(441, 442) 상면의 일부에는 하나 이상의 층을 포함하는 제2 절연층(450)이 배치될 수 있다.
제2 절연층(450)은 무기 절연물질을 포함할 수 있다. 예를 들면, 제2 절연층(450)은 질화실리콘(SiNx), 산화 실리콘(SiOx) 또는 산화질화실리콘(SiON) 중 적어도 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
제2 절연층(450)은 적어도 하나의 홀(451, 452)을 포함할 수 있다.
제2 절연층(450)의 홀(451, 452)은 제3 패드 전극(441) 및 제4 패드 전극(442) 각각의 상면의 일부를 노출하도록 형성될 수 있다.
구체적으로, 제2 절연층(450)의 제3 홀(451)은 제3 패드 전극(441)이 제1 패드 전극(411)과 접촉된 영역에서 제3 패드 전극(441)의 상면을 노출할 수 있다.
또한, 제2 절연층(450)의 제4 홀(451)은 제4 패드 전극(442)이 제2 패드 전극(412)과 접촉된 영역에서 제4 패드 전극(442)의 상면을 노출할 수 있다.
이러한 제3 절연층(450) 상면의 적어도 일부에는 반사층(201)이 배치될 수 있다.
반사층(201)은 홀(202)을 구비할 수 있으며, 반사층(201)의 홀(202)은 제1 및 제2 절연층(430, 450) 각각의 제1 내지 제4 홀(431, 432, 451, 452)과 중첩될 수 있다.
제1 및 제2 절연층(430, 450)의 제1 홀(431) 및 제3 홀(451)과, 반사층(201)의 홀(202)이 중첩된 영역에서, 제3 패드 전극(441) 상에는 제1 솔더 패턴(461)이 배치될 수 있다.
그리고, 제1 및 제2 절연층(430, 450)의 제2 홀(432) 및 제4 홀(451)과, 반사층(201)의 홀(202)이 중첩된 영역에서, 제4 패드 전극(442) 상에는 제2 솔더 패턴(462)이 배치될 수 있다.
제1 및 제2 솔더 패턴(461, 462)은 제3 및 제4 패드 전극(441, 442)과 접촉되어 전기적으로 연결될 수 있다.
제1 및 제2 솔더 패턴(461, 462) 각각은 제3 및 제4 패드 전극(441, 442)의 돌출된 부분과 접촉될 수 있으며, 이를 통해, 제1 솔더 패턴(461)과 제3 패드 전극(441)의 접착력을 향상시킬 수 있고, 제2 솔더 패턴(462)과 제4 패드 전극(442)의 접착력을 향상시킬 수 있다.
제1 솔더 패턴(461)과 제2 솔더 패턴(462) 상에는 광원의 광원(210)가 배치될 수 있다.
도 4에 도시된 바와 같이, 광원(210)는 광원 기판(271), n형 반도체층(472), 활성층(473), p형 반도체층(475), 제1 전극(475), 제2 전극(476)을 포함할 수 있다.
광원 기판(271)은 Al2O3, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 중 적어도 하나로 이루어질 수 있다.
n형 반도체층(472)은 제1 도전형 도펀트가 도핑된 반도체층일 수 있다. n형 반도체층(472)은 GaN,InN, AlN, InGaN, AlGaN, InAlGaN 중 적어도 하나로 형성될 수 있으며, n형 반도체층(472)의 제1 도전형 도펀트는 n형 도펀트인 Si, Ge, Sn, Se, Te 중 1종 이상을 포함할 수 있다.
활성층(473)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성될 수 있다. 즉, 3족-5족 화합물 반도체 재료를 이용하여 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 중 적어도 하나로 형성될 수 있다.
예를 들면, 활성층(473)은 InGaN 우물층/GaN 장벽층이 교대로 형성된 구조를 가질 수 있다. 활성층(473)은 n형 반도체층(472)에서 공급되는 캐리어와 p형 반도체층(474)에서 공급되는 캐리어가 재결합하면서 광을 발생시킬 수 있다.
n형 반도체층(472)에서 공급되는 캐리어는 전자일 수 있고, p형 반도체층(474)에서 공급되는 캐리어는 정공일 수 있다.
p형 반도체층(474)은 제2 도전형 도펀트가 도핑된 반도체층을 포함하며, 단층 또는 다층으로 형성될 수 있다.
p형 반도체층(474)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 중 적어도 하나로 형성될 수 있으며, 제2 도전형 도펀트는 p형 도펀트인 Mg, Zn, Ca, Sr, Ba 중 1종 이상을 포함할 수 있다.
광원(210)의 제1 전극(475)은 n형 반도체층(472)에 전기적으로 접속될 수 있다. 제1 전극(475)은 n형 전극일 수 있다.
그리고, 광원(210)의 제2 전극(476)은 p형 반도체층(474)에 전기적으로 접속될 수 있다. 제2 전극(476)은 p형 전극일 수 있다.
광원(210)의 제1 전극(475) 및 제2 전극(476)은 본딩 패드(212)와 연결될 수 있다.
상술한 구조를 갖는 광원(210)은 도 3에서 설명한 바와 같이, 제1 트랜지스터와 제2 트랜지스터를 통해 구동될 수 있다.
제1 및 제2 트랜지스터의 구조를 검토하면 다음과 같다.
도 5는 도 3의 C-D를 따라 절단한 단면도이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
기판(200) 상에는 적어도 하나의 제1 트랜지스터(220) 및 적어도 하나의 제2 트랜지스터(230)가 배치될 수 있다.
제1 트랜지스터(220)는 반도체 칩(590)과 대응될 수 있다.
기판(200) 상에 제1 반도체 칩 패드 전극(511)이 배치되고, 제1 반도체 칩 패드 전극(511) 상에 제1 절연층(430)이 배치될 수 있다.
제1 반도체 칩 패드 전극(511)은 도 4의 제1 및 제2 패드 전극(411, 412)과 동일 층에 배치되고, 동일한 물질을 포함할 수 있다.
그리고, 제1 절연층(430)은 제1 반도체 칩 패드 전극(511)의 상면의 일부를 노출하는 홀을 포함할 수 있다.
제1 절연층(430)의 홀과 대응되는 영역에서, 제1 반도체 칩 패드 전극(511)의 상면의 일부에는 적어도 하나의 제1 절연층 패턴(531)이 배치될 수 있다.
제1 절연층(430) 및 제1 절연층 패턴(531) 상에는 제2 반도체 칩 패드 전극(543)이 배치될 수 있다.
제1 절연층(430)의 홀과 대응되는 영역에서 제2 반도체 칩 패드 전극(543)은 제1 절연층 패턴(531)으로 인해 적어도 하나의 돌출된 부분을 포함할 수 있다.
다시 말해, 제2 반도체 칩 패드 전극(543)이 제1 절연층 패턴(531) 상에 배치되면서, 제2 반도체 칩 패드 전극(543)은 모폴로지(morphology)는 제1 절연층 패턴(531)을 따라 형성될 수 있다.
제2 반도체 칩 패드 전극(543)은 도 4의 제3 패드 전극 및 제4 패드 전극(441, 442)과 동일 층에 배치되고, 동일 물질을 포함할 수 있다.
제2 반도체 칩 패드 전극(543)은 제1 절연층(430)의 홀을 따라 배치될 수 있다. 이러한 제2 반도체 칩 패드 전극(543)은 제1 절연층(430)의 홀과 중첩된 영역에서 제1 반도체 칩 패드 전극(511)과 접촉될 수 있다.
제2 반도체 칩 패드 전극(543)의 상면의 일부에는 제2 절연층(450)이 배치될 수 있다.
제2 절연층(450)은 제1 절연층(430)의 홀과 중첩되는 홀을 포함할 수 있다.
제2 절연층(450)의 홀은 제2 반도체 칩 패드 전극(543)와 제1 반도체 칩 패드 전극(511)이 접촉된 영역에서, 제2 반도체 칩 패드 전극(543)의 상면을 노출할 수 있다.
도면에는 도시하지 않았으나, 제2 절연층(450) 상에는 반사층이 더 배치될 수 있다.
제1 및 제2 절연층(430, 450) 각각의 홀과 중첩된 영역에서, 제2 반도체 칩 패드 전극(543) 상에는 솔더 패턴(560) 및 반도체 칩(590)이 배치될 수 있다.
도 5에서는 하나의 반도체 칩(590) 하부에 하나의 솔더 패턴(560)이 배치된 구조를 도시하였으나, 하나의 반도체 칩(590) 하부에 다수의 솔더 패턴(560)이 배치될 수 있다.
반도체 칩(590)은 MOSFET일 수 있다. 예를 들면, 반도체 칩(590)은 NMOSFET 또는 PMOSFET일 수 있다.
제2 트랜지스터(230)는 게이트 전극(510), 액티브층(510), 소스 전극(541) 및 드레인 전극(542)을 포함할 수 있다.
구체적으로, 기판(200) 상에 게이트 전극(510)이 배치될 수 있다.
게이트 전극(510)은 제1 반도체 칩 패드 전극(511)과 동일 층에 배치되고, 동일 물질을 포함할 수 있다.
게이트 전극(510) 상에는 제1 절연층(430)이 배치될 수 있다.
제1 절연층(430) 상에는 액티브층(520)이 배치될 수 있다. 여기서, 액티브층(520)은 a-Si 반도체로 이루어질 수 있다.
액티브층(520) 및 제1 절연층(430) 상에는 서로 이격된 소스 전극(541) 및 드레인 전극(542)이 배치될 수 있다.
소스 전극(541) 및 드레인 전극(542) 각각은 제2 반도체 칩 패드 전극(543)과 동일층에 배치되고 동일 물질로 이루어질 수 있다.
도 5에서는 541이 소스 전극이고, 542가 드레인 전극인 구조를 중심으로 설명하였으나, 541이 드레인 전극이고, 542가 소스 전극일 수도 있다.
소스 전극(541) 또는 드레인 전극(542) 중 하나는 도 4의 제3 패드 전극(441) 또는 제4 패드 전극(442)에 전기적으로 연결될 수 있다.
소스 전극(541) 및 드레인 전극(542) 상에는 제2 절연층(450)이 배치될 수 있다.
앞서 언급한 바와 같이, 다수의 광원(예: 4개의 광원), 제1 트랜지스터(220) 및 제2 트랜지스터(230)는 전기적으로 연결될 수 있다.
예를 들면, 제1 및 제2 솔더 패턴(461, 462) 하부에 배치된 제3 및 제4 패드 전극(441, 442)은 제1 및 제2 트랜지스터(220, 230)와 전기적으로 연결될 수 있다.
이를 도 6을 참조하여 검토하면 다음과 같다.
도 6은 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 백라이트 유닛의 회로 구조의 예시를 나타낸 것이다.
도 6을 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 백라이트 유닛은, 광원과, 광원의 구동을 위한 제1 트랜지스터(220) 및 제2 트랜지스터(230)를 포함할 수 있다.
제1 트랜지스터(220)는, 광원의 구동을 제어하며, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 가질 수 있다.
제1 트랜지스터(220)의 제1 노드(N1)는, 구동 전압(Vdd)이 인가되는 구동 전압 라인(DVL)과 전기적으로 연결되며, 드레인 노드 또는 소스 노드일 수 있다.
제1 트랜지스터(220)의 제2 노드(N2)는, 제2 트랜지스터(230) 및 스토리지 캐패시터(미도시)와 전기적으로 연결되며, 게이트 노드일 수 있다.
제1 트랜지스터(220)의 제3 노드(N3)는, 광원과 전기적으로 연결되며, 소스 노드 또는 드레인 노드일 수 있다.
여기서, 제1 트랜지스터(220)는 다수의 제3 노드(N3)를 가질 수 있다. 예를 들면, 제1 트랜지스터(220)는 4개의 제3 노드(N3)를 가질 수 있다.
제2 트랜지스터(230)는, 게이트 라인(GL)을 통해 인가되는 스캔 신호에 따라 동작하며, 제1 트랜지스터(220)의 동작 타이밍을 제어한다.
스토리지 캐패시터(미도시)는, 제2 노드(N2)에 인가된 데이터 전압(Vdata)을 한 프레임 동안 유지시켜줄 수 있다.
광원은, 애노드 전극과 캐소드 전극을 가지며, 애노드 전극은 제1 트랜지스터(220)의 제3 노드(N3)와 전기적으로 연결되고, 캐소드 전극은 기저 전압(Vss)이 인가될 수 있다.
이러한 구조는 nMOS 타입을 예시로 설명되고 있으나, pMOS 타입인 경우도 포함한다.
한편, 도 4 및 도 6에서는 제1 트랜지스터(220) 및 제2 트랜지스터(230)가 4개의 광원을 구동하는 구조를 중심으로 설명하였으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
예를 들면, 3개의 트랜지스터가 다수의 광원을 구동할 수도 있다.
이를 도 7 내지 도 9를 참조하여 검토하면 다음과 같다.
도 7은 도 3의 A-B를 따라 절단한 단면 구조의 다른 실시예를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 7을 참조하면, 본 개시의 실시예들에 따른 백라이트 유닛의 기판(200) 상에는 서로 이격된 제1 패드 전극(411) 및 제2 패드 전극(412)이 배치될 수 있다.
제1 패드 전극(411) 및 제2 패드 전극(412)은 도 3에 도시된 기판(200)의 일 측에 연결된 회로 필름(340)을 통해 회로 기판(350)과 전기적으로 연결될 수 있다.
제1 패드 전극(411) 및 제2 패드 전극(412) 상에는 적어도 한 층의 절연층(720, 430)이 배치될 수 있다. 예를 들면, 제1 패드 전극(411) 및 제2 패드 전극(412) 상에는 제3 절연층(720) 및 제3 절연층(720) 상에 배치된 제1 절연층(430)이 배치될 수 있다.
여기서, 제3 절연층(720)과 제1 절연층(430)은 무기 절연물질을 포함할 수 있다. 예를 들어, 제3 절연층(720)과 제1 절연층(430)은 질화실리콘(SiNx), 산화 실리콘(SiOx) 또는 산화질화실리콘(SiON) 중 적어도 어느 하나를 포함할 수 있으나, 본 개시의 실시예들이 이에 한정되는 것은 아니다.
제1 및 제3 절연층(430, 720) 각각은 적어도 하나의 홀(431, 721)을 포함할 수 있다,
제1 및 제3 절연층(430, 720) 각각의 홀(431, 721)은 제1 패드 전극(411) 및 제2 패드 전극(412)의 상면의 일부를 노출하도록 형성될 수 있다.
제1 및 제3 절연층(430, 720)에 의해 노출 제1 및 제2 패드 전극(411, 412) 각각의 상면의 일부에는 제1 절연층 패턴(433)이 배치될 수 있다.
제1 및 제3 절연층(430, 720)이 배치된 기판(200) 상에는 적어도 한 쌍의 패드 전극(441, 442)이 배치될 수 있다.
예를 들면, 도 7에 도시된 바와 같이, 기판(200) 상에는 서로 이격된 제3 패드 전극(441)과 제4 패드 전극(442)가 배치될 수 있다.
제3 패드 전극(441)과 제4 패드 전극(442)는 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제3 패드 전극(441)과 제4 패드 전극(442)은 제3 및 제1 절연층(720, 430)의 홀(421, 431)을 따라 배치될 수 있다. 이러한 제3 패드 전극(441)과 제4 패드 전극(442) 각각은 제1 및 제3 절연층(430, 720)의 홀(431, 721)과 중첩된 영역에서 제1 및 제2 패드 전극(411, 412)과 접촉될 수 있다.
제3 및 제4 패드 전극(441, 442) 상면의 일부에는 하나 이상의 층을 포함하는 제2 절연층(450)이 배치될 수 있다.
제2 절연층(450)은 적어도 하나의 홀(451)을 포함할 수 있다.
제2 절연층(450)의 홀(451)은 제3 및 제4 패드 전극(441, 442) 각각의 상면의 일부를 노출하도록 형성될 수 있다.
구체적으로, 제2 절연층(450)의 홀(451)은 제3 및 제4 패드 전극(441, 4421) 각각과 제1 및 제2 패드 전극(411, 412)이 접촉된 영역에서, 제3 및 제4 패드 전극(441, 4421)의 상면을 노출할 수 있다.
이러한 제2 절연층(450) 상면의 적어도 일부에는 반사층(201)이 배치될 수 있다.
반사층(201)은 홀(202)을 구비할 수 있으며, 반사층(201)의 홀(201)은 제1 내지 제3 절연층(430, 450, 720) 각각의 홀(431, 451, 721)과 중첩될 수 있다.
제3 패드 전극(441) 제1 솔더 패턴(461)이 배치되고, 제4 패드 전극(442)과, 제4 패드 전극(442) 상에는 제2 솔더 패턴(462)이 배치될 수 있다.
제1 및 제2 솔더 패턴(461, 462)은 제3 및 제4 패드 전극(441, 442)과 접촉되어 전기적으로 연결될 수 있다.
제1 솔더 패턴(461)과 제2 솔더 패턴(462) 상에는 광원의 광원(210)가 배치될 수 있다.
광원(210)의 구조는 도 4에 도시된 구조와 대응될 수 있다.
한편, 도 7의 구조를 갖는 다수의 광원(210)의 구동을 위해서는 적어도 3개의 트랜지스터가 사용될 수 있다.
이를 도 8을 참조하여 검토하면 다음과 같다.
도 8은 4개의 광원을 구동하는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터의 구조를 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 8을 참조하면, 기판(200) 상에는 적어도 하나의 제1 트랜지스터(220), 적어도 하나의 제2 트랜지스터(230) 및 적어도 하나의 제3 트랜지스터(830)를 포함할 수 있다.
여기서, 제1 트랜지스터(220)는 구동 트랜지스터이고, 제2 트랜지스터(230)는 스캔 트랜지스터(또는 스위칭 트랜지스터)이며, 제3 트랜지스터(830)는 센스 트랜지스터일 수 있다.
제1 트랜지스터(220)의 구조는 제1 반도체 칩 패드 전극(511)과 제1 절연층(430) 사이에 제3 절연층(720)이 추가로 배치된다는 점을 제외하면 도 5에서 설명한 제1 트랜지스터(220)의 구조와 동일할 수 있다.
제2 트랜지스터(230)와 제3 트랜지스터(840)의 구조는 서로 대응될 수 있다.
구체적으로, 제2 트랜지스터(230)와 제3 트랜지스터(840)는 기판(200) 상에 배치된 광차단층(810, 815)을 포함할 수 있다.
광차단층(810, 815)은 도 7의 제1 및 제2 패드 전극(411, 412) 및 도 8의 제1 반도체 칩 패드 전극(511)과 동일 층에 배치되고, 동일한 물질을 포함할 수 있다.
광차단층(810, 815) 상에는 제3 절연층(720)이 배치될 수 있다.
제3 절연층(720) 상에는 액티브층(820, 825)이 배치될 수 있다. 제2 및 제3 트랜지스터(230, 240)의 액티브층(820, 825)은 산화물 반도체층으로 이루어질 수 있다.
액티브층(820, 825)이 배치된 기판(200) 상에는 제1 절연층(430)이 배치될 수 있다.
제1 절연층(430) 상에는 게이트 전극(840, 845), 소스 전극(841, 843) 및 드레인 전극(842, 844)이 배치될 수 있다.
여기서, 게이트 전극(840, 845), 소스 전극(841, 843) 및 드레인 전극(842, 844)은 도 7의 제3 및 제4 패드 전극(441, 442) 및 도 8의 제2 반도체 칩 패드 전극(543)과 동일 층에 배치되고, 동일 물질을 포함할 수 있다.
게이트 전극(840, 845), 소스 전극(841, 843) 및 드레인 전극(842, 844) 상에는 제2 절연층(450)이 배치될 수 있다.
이와 같이, 본 개시의 실시예들에 따른 백라이트 유닛은 다수의 광원을 구동하기 위해 다양한 구조를 갖는 트랜지스터를 포함할 수 있다.
다수의 광원(예: 4개의 광원), 제1 트랜지스터(220), 제2 트랜지스터(230) 및 제3 트랜지스터(840)는 전기적으로 연결될 수 있다.
이를 도 9를 참조하여 검토하면 다음과 같다.
도 9는 도 7 및 도 8의 구조를 갖는 백라이트 유닛의 회로 구조의 예시를 나타낸 것이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
도 9를 참조하면, 본 개시의 실시예들에 따른 디스플레이 장치에 포함된 백라이트 유닛은, 광원과, 광원의 구동을 위한 제1 트랜지스터(220), 제2 트랜지스터(230) 및 제3 트랜지스터(830)를 포함할 수 있다.
제1 트랜지스터(220)는 다수의 제3 노드(N3)를 가질 수 있다. 예를 들면, 제1 트랜지스터(220)는 4개의 제3 노드(N3)를 가질 수 있다.
제2 트랜지스터(230)는, 게이트 라인(GL)을 통해 인가되는 스캔 신호에 따라 동작하며, 제1 트랜지스터(220)의 동작 타이밍을 제어한다.
제3 트랜지스터(840)는 구동 트랜지스터인 제1 트랜지스터(220)이 제2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되어 게이트 노드로 신호를 인가 받아 온=오프가 제어될 수 있다.
제3 트랜지스터(840)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제3 트랜지스터(840)의 소스 노드 또는 드레인 노드는 제1 트랜지스터(220)의 제2 노드(N2)에 전기적으로 연결될 수 있다.
제3 트랜지스터(840)는, 일 예로, 디스플레이 구동 시 구간에서 턴-온 될 수 있고, 제1 트랜지스터(220)의 특성치 또는 광원의 특성치를 센싱하기 위한 센싱 구동 시 구간에서 턴-온 될 수 있다.
제3 트랜지스터(840)는 해당 구동 타이밍(예: 디스플레이 구동 타이밍 또는 센싱 구동 시 구간 내 초기화 타이밍)에 맞추어, 신호에 의해 턴-온 되어, 기준 전압 라인(RVL)에 공급된 기준 전압(Vref)을 제1 트랜지스터(220)의 제2 노드(N2)에 전달해줄 수 있다.
또한, 제3 트랜지스터(840)는 해당 구동 타이밍(예: 센싱 구동 시 구간 내 샘플링 타이밍)에 맞추어, 신호에 의해 턴-온 되어, 제1 트랜지스터(220)의 제2 노드(N2)의 전압을 기준 전압 라인(RVL)으로 전달해줄 수 있다.
한편, 화상 품위의 향상을 위해 광원(210)의 소형화에 따라 기판(200) 상에 부착되는 광원(210)의 수가 많아지고 있는데, 이에 따라 광원(210)의 수에 비례하여 광원(210)을 구동하는 구동 회로의 수 역시 증가하게 된다.
구동 회로의 수가 많아질수록 기판(200)의 구조가 매우 복잡해지므로, AM(Active Matrix) 구동 방식을 통해 광원(210)의 일부를 묶어서 구동하는 기술이 고안되었다. 이 경우, AMIC(Active Matrix Integrated Circuit)이 사용되었으나 비용이 커지는 문제가 발생하였다.
이에, 본 개시의 실시예들에 따른 백라이트 유닛은 기판(200) 상에 다수의 트랜지스터를 배치하여 다수의 광원(210)을 구동하는 구조를 이용함으로써, 비용을 줄이면서 광원(210)의 수가 늘어나도 광원(210)을 구동하는 구성들의 사이즈를 줄일 수 있는 효과를 가질 수 있다.
특히, 기판(200)이 유리 기판일 경우, 광원(210)을 구동할 수 있는 소형의 트랜지스터의 집적화가 가능하므로(증착 공정을 통해 형성), 대형 백라이트 유닛을 제공하는 데에도 유리할 수 있다.
뿐만 아니라, 광원(210) 개수가 많아질수록 광원(210)에 연결되는 배선의 수가 많아질 수 있는데, 유리 기판 사용 시, 배선 역시 증착 공정을 통해 형성하여 배선의 선폭을 줄일 수 있고, 두께 역시 줄일 수 있으므로, 배선의 면저항을 증가시키지 않는 선에서 배선 수를 늘릴 수 있는 효과가 있다.
앞서 설명한 바와 같이, 광원(210)은 기판(200) 상에 배치된 제3 패드 전극(441) 및 제2 패드 전극(442) 상에 배치될 수 있다.
그러나, 광원(210)을 제3 및 제4 패드 전극(441, 442)에 부착 시키는 공정에서 불량이 발생할 수 있으며, 이 경우, 제3 및 제4 패드 전극(441, 442) 상에 부착된 광원(210)의 일부에 형성된 솔더 패턴(211)을 떼내어 리페어 패턴 상에 다시 부착할 수 있다.
리페어 패턴은 제3 및 제4 패드 전극(441, 442)과 동일 층에 배치되고, 동일 물질로 형성될 수 있다. 그리고, 리페어 패턴은 제3 및 제4 패드 전극(441, 442)과 나란히 배치될 수 있다.
구체적으로, 리페어 패턴은 제3 및 제4 패드 전극(441, 442)과 인접한 다른 제3 및 제4 패드 전극(441, 442) 사이에 배치될 수 있다.
다시 말해, 리페어를 통해, 재 부착된 광원(210)은 제1 및 제2 패드 전극(441, 442)들이 배치된 행 또는 열이 아닌, 다른 행 또는 열에 배치될 수 있다.
이에, 리페어된 광원(210)이 동작하는 경우, 리페어 전에 부착된 제3 및 제4 패드 전극(441, 442)과 대응되는 영역에서 어두워 보이는 현상이 발생할 수 있다.
이에, 본 개시의 실시예들에 따른 백라이트 유닛은 광원(210)이 리페어 되더라도 특정 부분에서 어두워 보이는 현상을 방지할 수 있는 제3 및 제4 패드 전극을 포함할 수 있다.
이를 도 10 및 도 11을 참조하여 검토하면 다음과 같다.
도 10은 본 개시의 실시예들에 따른 백라이트 유닛에 배치된 제3 전극 패턴, 제4 패드 전극, 제1 리페어 패턴 및 제2 리페어 패턴의 위치를 도시한 도면이다.
도 11은 제1 및 제2 솔더 패턴 상에 배치된 광원과, 제1 및 제2 리페어 패턴 상에 배치된 광원을 도시한 도면이다.
후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용(구성, 효과 등)은 생략할 수 있다. 또한, 후술하는 설명에서, 앞서 설명한 실시예들과 중복되는 구성의 도면 번호는 동일한 도면 번호를 사용할 수 있다.
먼저, 도 10을 참조하면, 기판(200) 상에는 제3 패드 전극(441), 제2 패드 전극(442), 제1 리페어 패턴(1041) 및 제2 리페어 패턴(1042)이 배치될 수 있다.
다수의 제3 패드 전극(441)과 다수의 제2 패드 전극(442)은 서로 이격하여 배치되되, 다수의 열과 다수의 행에 배치될 수 있다.
구체적으로, 다수의 제3 패드 전극(441)은 서로 이격하여 N행에 배치될 수 있다.
그리고, 다수의 제4 패드 전극(442)은 서로 이격하여 배치되고 N+1행에 배치될 수 있다. 또한, 다수의 제4 패드 전극(442)은 다수의 제3 패드 전극(441)과 서로 이격하여 배치될 수 있다.
예를 들어, N이 홀수일 경우, 다수의 제3 패드 전극(441)은 홀수 행에 배치되고, 다수의 제4 패드 전극(442)은 짝수 행에 배치될 수 있다.
또한, 하나의 제3 패드 전극(441)과 하나의 제4 패드 전극(442)은 하나의 쌍을 이룰 수 있으며, 도 11에 도시된 바와 같이, 한 쌍의 패드 전극 상에는 광원(210) 하부의 솔더 패턴을 통해 부착될 수 있다.
다시 말해, N행과 M열에 배치된 하나의 제3 패드 전극(441)과 N+1행과 M열에 배치된 하나의 제4 패드 전극(442) 상에는 하나의 광원(210)이 부착될 수 있다.
기판(200) 상에는 제3 패드 전극(441)과 인접하도록 제1 리페어 패턴(1041)이 배치될 수 있다.
그리고, 기판(200) 상에는 제2 솔더 패턴(462)과 인접하도록 제2 리페어 패턴(1042)이 배치될 수 있다.
한 쌍의 리페어 패턴(1041, 1042) 상에 배치된 하나의 광원(1110)은 도 11에 도시된 바와 같이, 행 방향을 기준으로 소정의 각도로 기울어지도록 배치될 수 있다.
예를 들면, 한 쌍의 리페어 패턴(1041, 1042) 상에 배치된 하나의 광원(1110, 이하, 리페어된 광원)은 행 방향을 기준으로 0o 초과, 90o 이하의 각도로 기울어지도록 배치될 수 있다(이 때, 제3 및 제4 패드 전극이 배열된 상태를 행 방향으로 0o 의 각도를 갖도록 배치된 상태라고 가정한다).
예를 들어, 리페어 전의 광원(210)의 장축이 행 방향으로 배열되어 있다고 가정할 때, 리페어된 광원(1110)의 장축은 행 방향을 기준으로 0o 초과, 90o 이하의 각도로 기울어지도록 배치될 수 있다.
다시 말해, 한 쌍의 패드 전극(441, 442) 상에 배치된 광원(210)의 장축이 연장되는 방향과, 제1 및 제2 리페어 패턴(1041, 1042) 상에 배치된 리페어된 광원(1110)의 장축이 연장되는 방향은 서로 상이할 수 있다.
한 쌍의 패드 전극(441, 442, 제3 및 제4 패드 전극)은 각 패드 전극 사이의 영역의 중앙에 위치된 점을 기준으로 대칭일 수 있다. 다시 말해, 한 쌍의 패드 전극(441 442)은 점대칭으로 위치할 수 있다.
또한, 한 쌍의 리페어 패턴(1041, 1042)은 각 리페어 패턴 사이의 영역에 위치된 가상의 점을 기준으로 대칭일 수 있다. 다시 말해, 한 쌍의 리페어 패턴(1041, 1042)은 점대칭으로 위치할 수 있다.
그리고, 한 쌍의 패드 전극(441, 442)이 점대칭으로 위치되도록 하는 기준 점과 한 쌍의 리페어 패턴(1041, 1042)이 점대칭으로 위치되도록 하는 기준 점은 동일 할 수 있다.
본 개시의 실시예들에 따른 제3 및 제4 패드 전극(441, 442)과 제1 및 제2 리페어 패턴(1041, 1042)의 배치 관계는 도 10의 구조에 한정되지 않는다.
도 12 내지 도 14는 제1 및 제2 솔더 패턴과 제1 및 제2 리페어 패턴의 다양한 배치 관계를 도시한 도면이다.
먼저, 도 12를 참조하면, 한 쌍의 리페어 패턴(1041, 1042) 상에 배치된 하나의 리페어된 광원(1110)은 행 방향을 기준으로 90o의 각도로 기울어지도록 배치될 수 있다(이 때, 제3 및 제4 패드 전극이 배열된 상태를 행 방향으로 0o 의 각도를 갖도록 배치된 상태라고 가정한다).
한편, 도 10 및 도 12에서는 제3 및 제4 패드 전극(441, 442)과 제1 및 제2 리페어 패턴(1041, 1042)이 평면 상으로 사각형인 형상을 도시하였으나, 본 개시의 실시예들에 따른 제3 및 제4 패드 전극(441, 442)과 제1 및 제2 리페어 패턴(1041, 1042)의 형상이 이에 한정되는 것은 아니다.
도 13에 도시된 바와 같이, 제3 및 제4 패드 전극(441, 442)과 제1 및 제2 리페어 패턴(1041, 1042) 각각은 평면 상으로 곡면일 수 있다.
그리고 도 14에 도시된 바와 같이, 제3 및 제4 패드 전극(441, 442)과 제1 및 제2 리페어 패턴(1041, 1042) 각각은 평면 상으로 삼각형의 형상일 수도 있다.
다시 말해, 제3 및 제4 패드 전극(441, 442)과 제1 및 제2 리페어 패턴(1041, 1042) 각각은 평면 상으로 다각형, 곡면, 원형 또는 타원형 등 다양한 형상으로 이루어질 수 있다.
이 때, 한 쌍의 제3 및 제4 패드 전극(441, 442)이 점대칭으로 위치되도록 하는 기준 점과 한 쌍의 리페어 패턴(1041, 1042)이 점대칭으로 위치되도록 하는 기준 점은 동일 할 수 있다.
본 개시의 실시예에 따른 리페어 패턴을 갖는 백라이트 유닛과 비교예에 따른 백라이트 유닛의 광 특성을 비교하면 다음과 같다.
도 15는 도 10에 도시된 제3 및 제4 패드 전극과 제1 및 제2 리페어 패턴의 구조를 포함하는 백라이트 유닛의 광 특성을 도시한 도면이다.
도 16은 비교예에 따른 백라이트 유닛의 광 특성을 도시한 도면이다.
도 16의 백라이트 유닛의 기판(1620) 상에는 광원(1610) 및 리페어된 광원(1615)이 배치될 수 있다.
그리고, 리페어된 광원(1615)이 부착되는 리페어 패턴은 광원(1610)이 부착되는 솔더 패턴의 행 방향으로 나란하게 배치될 수 있다. 다시 말해, 리페어 패턴은 솔더 패턴을 행 방향으로만 일정 거리를 옮겨놓은 형태일 수 있다.
먼저, 도 15를 참조하면, 본 개시의 실시예에 따른 백라이트 유닛의 기판(200) 상에는 광원(210) 및 리페어된 광원(1110)이 배치될 수 있다.
광원(210) 및 리페어된 광원(1110)이 온(on) 상태인 경우, 광이 발광되어, 확산판(240)을 통과할 수 있다.
도 15에 도시된 바와 같이, 광원(210)과 리페어된 광원(1110)의 구분 없이 휘도 프로파일(profile)이 일정한 것을 알 수 있다.
도 16을 참조하면, 비교예에 따른 백라이트 유닛의 광원(1610) 및 리페어된 광원(1615)이 온(on) 상태인 경우, 광이 발광되어 확산판(1640)을 통과할 수 있다.
이 경우, 도 16에 도시된 바와 같이, 리페어된 광원(1615)의 중심축의 변경으로 인해, 일부 영역에서는 빛튐(다른 영역보다 밝은 현상)이 발생하고, 일부 영역에서는 어둡게 보이는 현상이 발생한다.
즉, 리페어된 광원(1615)이 일정 방향으로 치우치도록 배치됨으로써, 백라이트 유닛의 광 특성을 저하시킬 수 있다.
그러나, 본 개시의 실시예들에 따른 백라이트 유닛의 리페어된 광원(1110, 제1 및 제2 리페어 패턴 상에 배치된 광원)은 리페어 되기 전의 광원(210, 제3 및 제4 패드 전극 상에 배치된 광원)과 중심축이 일치되도록 배치될 수 있다.
이에, 광원(210)의 리페어를 진행하더라도, 일부 영역에 광이 치우쳐서 밝게 보이고, 다른 영역에서는 어둡게 보이는 현상을 방지할 수 있다.
또한, 한 쌍의 패드 전극(441, 442)과 인접하도록 한 쌍의 리페어 패턴(1041, 1042)이 배치됨으로써, 개별 광원의 리페어가 가능한 백라이트 유닛을 제공할 수 있다.
이상에서 설명한 본 개시의 실시예들을 간략하게 설명하면 아래와 같다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
210: 광원
220: 제1 트랜지스터
230: 제2 트랜지스터
411: 제1 패드 전극
412: 제1 패드 전극
441: 제3 패드 전극
442: 제4 패드 전극
461: 제1 솔더 패턴
462: 제2 솔더 패턴
1041: 제1 리페어 패턴
1042: 제2 리페어 패턴

Claims (20)

  1. 유리 기판;
    상기 유리 기판 상에 배치된 다수의 패드 전극;
    상기 유기 기판 상에 배치되고 다수의 행과 다수의 열에 배치된 다수의 광원; 및
    상기 유리 기판 상에 배치되고 서로 이격된 제1 트랜지스터 및 제2 트랜지스터를 포함하며,
    하나의 상기 제1 트랜지스터와 하나의 상기 제2 트랜지스터 각각은 두 개의 행과 두 개의 열이 교차하는 지점에 배치된 다수의 광원들과 미 중첩하도록 배치된 백라이트 유닛.
  2. 제1항에 있어서,
    하나의 상기 광원은 한 쌍의 패드 전극 상에 배치되고,
    상기 한 쌍의 패드 전극은 제1 패드 전극 및 상기 제1 패드 전극과 이격되되 점대칭으로 위치된 제2 패드 전극을 포함하며,
    상기 유리 기판 상에 배치되고 상기 한 쌍의 패드 전극과 인접하여 배치된 한 쌍의 리페어 패턴을 포함하고,
    상기 한 쌍의 리페어 패턴은 제1 패드 전극과 인접한 제1 리페어 패턴 및 상기 제2 패드 전극과 인접한 제2 리페어 패턴을 포함하고,
    상기 제1 리페어 패턴과 상기 제2 리페어 패턴은 서로 이격되되 점대칭으로 위치하며,
    상기 제1 및 제2 패드 전극이 점대칭으로 위치되도록 하는 기준 점과, 상기 제1 및 제2 리페어 패턴이 점대칭으로 위치되도록 하는 기준 점은 서로 대응되는 백라이트 유닛.
  3. 제2항에 있어서,
    상기 제1 패드 전극 상에 제1 솔더 패턴이 배치되고,
    상기 제2 패드 전극 상에 제2 솔더 패턴이 배치되며,
    하나의 상기 제1 솔더 패턴과 하나의 상기 제2 솔더 패턴 상에 하나의 광원이 배치된 백라이트 유닛.
  4. 제1항에 있어서,
    상기 제1 트랜지스터는 구동 트랜지스터이고,
    상기 제2 트랜지스터는 스위칭 트랜지스터인 백라이트 유닛.
  5. 제4항에 있어서,
    하나의 상기 제1 트랜지스터와 하나의 상기 제2 트랜지스터는 다수의 광원과 전기적으로 연결된 백라이트 유닛.
  6. 제4항에 있어서,
    상기 기판 상에 배치되되 서로 이격된 제3 패드 전극 및 제4 패드 전극;
    상기 제3 및 제4 패드 전극 상에 배치되되 상기 제3 및 제4 패드 전극 각각의 상면의 일부를 노출하는 제1 절연층;
    상기 제1 절연층 및 상기 제3 패드 전극 상에 배치된 상기 제1 패드 전극;
    상기 제1 절연층 및 상기 제4 패드 전극 상에 배치된 상기 제2 패드 전극; 및
    상기 제1 및 제2 패드 전극 상에 배치되되 상기 제1 및 제4 패드 전극 각각의 상면의 일부를 노출하는 제2 절연층을 더 포함하는 백라이트 유닛.
  7. 제6항에 있어서,
    상기 제1 절연층이 상기 제3 및 제4 패드 전극 각각의 상면의 일부를 노출하는 영역에서,
    상기 제1 패드 전극과 상기 제3 패드 전극 사이와, 상기 제2 패드 전극과 상기 제4 패드 전극 사이에 적어도 하나의 제1 절연층 패턴이 배치된 백라이트 유닛.
  8. 제4항에 있어서,
    상기 기판 상에 배치된 제1 반도체 칩 패드 전극;
    상기 제1 반도체 칩 패드 전극 상에 배치되되 상기 제1 반도체 칩 패드 전극의 상면의 일부를 노출하는 제1 절연층;
    상기 제1 절연층 및 상기 제1 반도체 칩 패드 전극 상에 배치된 제2 반도체 칩 패드 전극;
    상기 제2 반도체 칩 패드 전극 상에 배치되되 상기 제2 반도체 칩 패드 전극의 상면의 일부를 노출하는 제2 절연층을 더 포함하는 백라이트 유닛.
  9. 제8항에 있어서,
    상기 제1 절연층이 상기 제1 반도체 칩 패드 전극의 상면의 일부를 노출하는 영역에서,
    상기 제1 반도체 칩 패드 전극과 상기 제2 반도체 칩 패드 전극 사이에 제1 절연층 패턴이 배치된 백라이트 유닛.
  10. 제4항에 있어서,
    상기 제2 트랜지스터는 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 전극은 상기 기판 상에 배치되고,
    상기 게이트 전극 상에 배치된 제1 절연층이 배치되며,
    상기 제1 절연층 상에 상기 액티브층이 배치되고,
    상기 액티브층 상에 서로 이격된 상기 소스 전극 및 상기 드레인 전극이 배치된 백라이트 유닛.
  11. 제2항에 있어서,
    상기 기판 상에 배치되되 상기 다수의 광원 중 일부 광원들에 둘러싸인 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 구동 트랜지스터이고,
    상기 제2 트랜지스터는 스위칭 트랜지스터이며,
    상기 제3 트랜지스터는 센스 트랜지스터인 백라이트 유닛.
  12. 제11항에 있어서,
    하나의 상기 제1 트랜지스터, 하나의 상기 제2 트랜지스터 및 하나의 상기 제3 트랜지스터는 다수의 광원과 전기적으로 연결된 백라이트 유닛.
  13. 제11항에 있어서,
    상기 기판 상에 배치되되 서로 이격된 제3 패드 전극 및 제4 패드 전극;
    상기 제3 및 제4 패드 전극 상에 배치되되 상기 제3 및 제4 패드 전극 각각의 상면의 일부를 노출하는 제3 절연층;
    상기 제3 절연층 상에 배치된 제1 절연층;
    상기 제1 및 제3 절연층과, 상기 제3 패드 전극 상에 배치된 상기 제1 패드 전극;
    상기 제1 및 제3 절연층 및 상기 제4 패드 전극 상에 배치된 상기 제2 패드 전극; 및
    상기 제1 및 제2 패드 전극 상에 배치되되 상기 제1 및 제4 패드 전극 각각의 상면의 일부를 노출하는 제2 절연층을 포함하는 백라이트 유닛.
  14. 제13항에 있어서,
    상기 제1 및 제3 절연층이 상기 제3 및 제4 패드 전극 각각의 상면의 일부를 노출하는 영역에서,
    상기 제1 패드 전극의 일부와 상기 제3 패드 전극의 일부는 접촉되고,
    상기 제2 패드 전극의 일부와 상기 제4 패드 전극의 일부는 접촉된 백라이트 유닛.
  15. 제11항에 있어서,
    상기 기판 상에 배치된 제1 반도체 칩 패드 전극;
    상기 제1 반도체 칩 패드 전극 상에 배치되되 상기 제1 반도체 칩 패드 전극의 상면의 일부를 노출하는 제3 절연층;
    상기 제3 절연층 상에 배치된 제1 절연층;
    상기 제1 및 제3 절연층과, 상기 제1 반도체 칩 패드 전극 상에 배치된 제2 반도체 칩 패드 전극;
    상기 제2 반도체 칩 패드 전극 상에 배치되되 상기 제2 반도체 칩 패드 전극의 상면의 일부를 노출하는 제2 절연층을 포함하는 백라이트 유닛.
  16. 제15항에 있어서,
    상기 제2 반도체 칩 패드 전극 상에 솔더 패턴이 배치되고,
    상기 솔더 패턴 상에 상기 제1 트랜지스터가 배치된 백라이트 유닛.
  17. 제11항에 있어서,
    상기 제2 및 제3 트랜지스터 각각은 게이트 전극, 액티브층, 소스 전극 및 드레인 전극을 포함하고,
    기판 상에 배치된 액티브층;
    상기 액티브층 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치되되 서로 이격된 소스전극, 드레인 전극 및 게이트 전극을 포함하는 백라이트 유닛.
  18. 제2항에 있어서,
    상기 제1 패드 전극과 상기 제2 패드 전극 상에 배치된 광원의 장축이 연장되는 방향과,
    상기 제1 리페어 패턴 및 상기 제2 리페어 패턴 상에 배치된 광원의 장축이 연장되는 방향은 서로 상이한 백라이트 유닛.
  19. 제2항에 있어서,
    상기 제1 패드 전극과 상기 제2 패드 전극 상에 배치된 광원의 중심축은 상기 제1 리페어 패턴 및 상기 제2 리페어 패턴의 상에 배치된 광원의 중심축과 동일한 백라이트 유닛.
  20. 백라이트 유닛의 기판;
    상기 백라이트 유닛의 기판 상에 배치된 적어도 한 쌍의 패드 전극;
    상기 한 쌍의 패드 전극 상에 배치된 광원;
    상기 광원 상에 배치된 색 변환 시트; 및
    상기 색 변환 시트 상에 배치된 디스플레이 패널을 포함하고,
    상기 한 쌍의 패드 전극과 인접하여 배치된 한 쌍의 리페어 패턴을 포함하고,
    상기 한 쌍의 패드 전극은 제1 패드 전극 및 상기 제1 패드 전극과 이격되되 점대칭으로 위치된 제2 패드 전극을 포함하며,
    상기 한 쌍의 리페어 패턴은 제1 패드 전극과 인접한 제1 리페어 패턴 및 상기 제2 패드 전극과 인접한 제2 리페어 패턴을 포함하고,
    상기 제1 리페어 패턴과 상기 제2 리페어 패턴은 서로 이격되되 점대칭으로 위치하며,
    상기 제1 및 제2 패드 전극이 점대칭으로 위치되도록 하는 기준 점과, 상기 제1 및 제2 리페어 패턴이 점대칭으로 위치되도록 하는 기준 점은 서로 대응되는 디스플레이 장치.
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