KR100811583B1 - 반도체 디스플레이 장치 및 제조 방법 - Google Patents

반도체 디스플레이 장치 및 제조 방법 Download PDF

Info

Publication number
KR100811583B1
KR100811583B1 KR1020010016026A KR20010016026A KR100811583B1 KR 100811583 B1 KR100811583 B1 KR 100811583B1 KR 1020010016026 A KR1020010016026 A KR 1020010016026A KR 20010016026 A KR20010016026 A KR 20010016026A KR 100811583 B1 KR100811583 B1 KR 100811583B1
Authority
KR
South Korea
Prior art keywords
region
insulating film
gate electrode
gate
film
Prior art date
Application number
KR1020010016026A
Other languages
English (en)
Other versions
KR20010090590A (ko
Inventor
야마자키순페이
고야마준
스자와히데오미
오노코지
아레오타츄야
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20010090590A publication Critical patent/KR20010090590A/ko
Application granted granted Critical
Publication of KR100811583B1 publication Critical patent/KR100811583B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Abstract

본 발명은 고 신뢰성 반도체 디스플레이 장치에 관한 것이다. 반도체 디스플레이 장치는 반도체층에 채널 형성 영역, LDD 영역, 소스 영역 및 드레인 영역을 갖고, LDD 영역은 제 1 게이트 전극과 중첩하고, 게이트 절연막을 삽입한다.
Figure 112001006875922-pat00054
반도체 디스플레이 장치, 채널 형성 영역, LDD 영역, 게이트 절연막

Description

반도체 디스플레이 장치 및 제조 방법{Semiconductor display device and manufacturing method thereof}
도 1a 내지 1f는 본 발명의 액정 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 2a 및 도 2b는 TFT 게이트 전극의 확대도.
도 3a 내지 도 3d는 본 발명의 액정 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 4a 내지 도 4d는 본 발명의 액정 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 5a 내지 도 5d는 본 발명의 액정 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 6은 본 발명의 액정 디스플레이 장치를 제조하는 공정을 도시한 도면.
도 7a 및 도 7b는 본 발명의 액정 디스플레이 장치의 화소의 평면도 및 회로도.
도 8은 본 발명의 액정 디스플레이 장치의 횡단면도.
도 9는 본 발명의 액정 디스플레이 장치의 횡단면도.
도 10은 본 발명의 액정 디스플레이 장치의 횡단면도.
도 11은 본 발명의 액정 디스플레이 장치의 횡단면도.
도 12a 및 도 12b는 본 발명의 액정 디스플레이 장치의 화소의 평면도 및 횡단면도.
도 13a 및 도 13b는 반도체층을 결정화하는 방법을 도시한 도면.
도 14a 및 도 14b는 반도체층을 결정화하는 방법을 도시한 도면.
도 15a 및 도 15b는 반도체층을 결정화하는 방법을 도시한 도면.
도 16은 본 발명의 액정 디스플레이 장치의 블록도.
도 17a 내지 도 17f는 본 발명의 액정 디스플레이 장치를 사용하는 전자 기기를 도시한 도면.
도 18a 내지 도 18d는 본 발명의 액정 디스플레이 장치를 제조하는 공정을 도시하는 도면.
도 19a 및 도 19b는 TFT 게이트 전극의 확대도.
도 20은 TaN 막 두께 및 전자 온도의 관계를 형상 A로 도시하는 그래프.
도 21은 TaN 막 두께 및 전자 온도의 관계를 형상 B로 도시하는 그래프.
도 22는 형상 B에서의 수평 방향 전기장 강도 및 전자 온도간의 비교를 도시한 도면.
도 23은 인 농도 분포를 형상 A 및 형상 B로 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
102 및 103 : 반도체층 104 : 게이트 절연막
105 : 제 1 도전막 106 : 제 2 도전막
107 및 108 : 레지스트 마스크 109 및 110 : 도전층
120 : 소스 영역 121 : 드레인 영역
122 : Loff 영역
본 발명은 반도체 소자(반도체 박막을 사용하는 소자)를 사용하는 반도체 디스플레이 장치에 관한 것이며, 특히 액정 디스플레이 장치에 관한 것이다. 또한, 본 발명은 반도체 디스플레이 소자를 디스플레이부에 사용하는 전자 기기에 관한 것이다.
박막 트랜지스터(TFT)를 형성하도록 절연 표면을 갖는 기판 상에 형성된 (수 ㎚ 내지 수백 nm 두께 정도의) 반도체 박막을 사용하는 기술이 최근에 각광을 받아왔다. 박막 트랜지스터는 집적회로(ICs) 및 반도체 디스플레이 장치 등의 전자 장치에 광범위하게 사용되고, 특히, 액정 디스플레이 장치용 스위칭 소자로서 급속하게 개발되고 있다.
액티브 매트릭스 액정 디스플레이 장치는 복수의 화소로 구성되는 화소부를 갖고, 그 화소 각각은 TFT(화소 TFT) 및 액정 셀을 갖는다. 액정 셀은 화소 전극, 대향 전극, 및 그 화소 전극 및 그 대향 전극간에 형성된 액정을 갖는다. 이미지는 화소 TFT들에 의해 화소 전극에 인가되는 전압을 제어함에 의해 화소부에 표시된다.
특히, 결정 구조를 액티브 층(결정 TFT)으로서 갖는 반도체 막을 사용하는 TFT로부터 고 이동도가 얻어질 수 있어서, 같은 기판 상에 기능성 회로를 집적하고 고 선명도 이미지 디스플레이를 수행하는 액정 디스플레이 장치를 실현시키는 것이 가능하다.
결정 구조를 갖는 반도체 막은 본 명세서에서 단결정 반도체, 다결정 반도체, 및 미세결정 반도체를 포함하고, 또한, 일본 특허 공개 공보 제 헤이7-130652호, 일본 특허 공개 공보 제 헤이8-78329호, 일본 특허 공개 공보 제 헤이10-135468호, 및 10-135469 호에 개시된 반도체를 포함한다.
액티브 매트릭스 액정 디스플레이 장치를 구성하기 위해서는 화소 부분 만에는 백만 내지 2백만 개의 결정 TFT들이 필요로 하고, 그 주변에 형성되는 부착된 기능성 회로에는 그 수 이상의 결정 TFT들이 필요로 된다. 액정 디스플레이 장치에 필요한 사양은 엄격하고, 안정된 이미지 디스플레이를 수행하기 위해서는 각 결정 TFT들의 신뢰성을 확보하는 것이 필요하다.
TFT 특성들은 온 상태(on state)의 특성 및 오프 상태의 특성으로 나누어 고려될 수 있다. 온 전류, 이동도, S-값, 및 임계값의 특성은 온 상태 특성으로부터 알 수 있고, 오프 전류는 가장 중요한 오프 상태 특성이다.
그러나, 오프 전류가 결정 TFT들로서 쉽게 높아지는 문제점이 있다.
또한, 결정 TFT들은 신뢰성의 견지에서 LSI들에 사용된 MOS 트랜지스터(결정 반도체 기판 상에 제조된 트랜지스터)에서 여전히 사용되지 않는다. 예를 들어, 결정 TFT를 연속 구동시켰을 때, 이동도 및 온 전류(결정 TFT가 온 상태일 때 흐르는 전류)가 강하하고, 오프 전류(결정 TFT가 오프 상태일 때 흐르는 전류)가 상승하는 저하 현상이 관찰되었다. 핫 캐리어 효과가 원인이고, 저하 현상이 드레인 근처의 고 전기장으로 인해 발생하는 핫 캐리어에 의해 야기된다.
저농도 도핑된 드레인(LDD) 구조는 MOS 트랜지스터의 드레인 근처에서 오프 전류를 낮추고 고 전기장을 감소시키는 방법으로 공지된다. 저 농도 불순물 영역이 채널 영역의 외부 상에 상기 구조로 형성되고, 저 농도 불순물 영역이 LDD 영역으로 불린다.
특히, LDD 영역이 게이트 절연막(GOLD(게이트-드레인 중첩 LDD) 구조)을 통해 게이트 전극과 중첩하는 구조에서는, 드레인 근처의 고 전기장이 감소되고, 핫 캐리어 효과가 방지될 수 있고, 이동도는 증가될 수 있다. LDD 영역이 게이트 절연막을 통해 게이트 전극과 중첩하는 영역이 본 명세서에서 Lov(제 1 LDD 영역)로 불린다.
LATID(큰 경사각 주입된 드레인) 구조 및 ITLDD(역 T LDD) 구조와 같은 구조가 GOLD 구조로 공지된다. 측벽을 실리콘에 의해 형성하는 GOLD 구조가 있고, 그 구조는 예를 들어, Hatano, M.,Akimoto, H., and Sakai,T.,IEDM97 Technical Digest,positive, 523, 1997에서 보고되고, 매우 우수한 신뢰성이 나머지 TFT 구조와 비교해서 얻어질 수 있다.
본 명세서에서 LDD 영역을 게이트 절연막을 통해 게이트 전극과 중첩하지 않는 영역이 Loff 영역(제 2 LDD 영역)으로 불린다.
Loff 영역 및 Lov 영역 모두를 갖는 TFT를 제조하는 몇 가지 방법이 제안되었다. 자체 정렬 없이 마스크만을 사용하는 방법, 상호 달리하는 폭을 갖는 2개의 층을 갖는 게이트 전극을 사용하는 방법 및 자체 정렬된 게이트 절연막은 Lov 영역 및 Loff 영역을 형성하는 방법으로서 설정될 수 있다.
그러나, 마스크를 사용할 때 Lov 영역 및 Loff 영역을 사용하기 위해서는 2개의 마스크가 필요하다. 다른 한편으로, 자체 정렬로 Lov 영역 및 Loff 영역을 형성할 때, 마스크 수는 증가될 필요가 없으며, 공정 단계수를 감소시키는 것이 가능하다. 그러나, 게이트 전극 폭 및 게이트 절연막의 두께는 Lov 영역 및 Loff 영역을 형성하는 위치에 영향을 미친다. 게이트 전극 및 게이트 절연막의 에칭율은 크게 다르고, Lov 영역 및 Loff 영역의 위치 정렬을 정확히 제어하는 것이 어렵다.
상기 내용에서 볼 때, 본 발명의 목적은 Lov 영역 및 Loff 영역을 형성할 때 마스크 수를 감소시키고, 또한, Lov 영역 및 Loff 영역을 바람직한 위치에서 쉽게 형성하는 것이다. 또한, 본 발명의 목적은 상기 형태의 결정 TFT에 의해 형성된 반도체 회로를 갖는 고 신뢰성의 반도체 디스플레이 장치를 실현시키는 것이다.
불순물은 게이트 전극을 사용하는 자기-정렬 방식을 사용하고, 마스크를 사용하고, Lov 영역 및 Loff 영역을 형성함에 의해 반도체층으로 첨가된다. 게이트 전극이 2계층의 도전막으로 형성되고, 반도체층(제 1 게이트 전극)에 가까운 층이 반도체층(제 2 게이트 전극)으로부터 먼 층과 길이 방향으로 더 길게 제조된다.
본 명세서에서 채널 길이 방향은 캐리어가 이동하는 소스 영역 및 드레인 영역간의 방향으로 불린다.
채널 길이 방향(캐리어 이동 방향)에서 제 1 및 제 2 게이트 전극 길이(이하에서는 게이트 전극 폭으로 간단히 부름)가 본 발명에서는 다르다. 이온 주입을 마스크로서의 제 1 및 제 2 게이트 전극으로써 수행함에 의해 및 게이트 전극 두께 차로 인한 이온 침투 깊이 차를 사용함에 의해, 제 2 게이트 전극 하부에 위치된 반도체층내의 이온 농도가 제 1 게이트 전극 하부에 위치되고 제 2 게이트 전극 하부에 위치되지 않은 반도체층내의 이온 농도보다 낮게 하는 것이 가능하다. 또한, 제 1 게이트 전극 하부에 위치되고 제 2 게이트 전극 하부에 위치된 반도체층내의 이온 농도가 제 1 게이트 전극 하부에 위치 안된 반도체의 이온 농도보다 낮게 하는 것이 가능하다.
또한, Loff 영역이 마스크를 사용해서 형성되어, 제 1 및 제 2 게이트 전극 폭만이 에칭에 의해 제어되고, Lov 영역 및 Loff 영역의 위치 제어는 종래의 예의 그것과 쉽게 비교된다. 결과적으로, Lov 영역 및 Loff 영역의 미세한 위치 정렬이 쉽게 되고, 바람직한 특성을 갖는 TFT를 제조하는 것이 쉽다.
본 발명의 구조는 하기에서 도시된다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성되는 반도체층과, 반도체층에 접속된 게이트 절연막과, 게이트 절연막에 접속된 제 1 게이트 전극과, 제 1 게이트 전극에 접속된 제 2 게이트 전극 및 액정 셀을 구비하고,
반도체층이 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
LDD 영역은 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
액정 셀은 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성되는 반도체층과, 반도체층에 접속된 게이트 절연막과, 게이트 절연막에 접속된 제 1 게이트 전극과, 상기 제 1 게이트 전극에 접속된 제 2 게이트 전극 및 액정 셀을 구비하고,
반도체층이 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
LDD 영역은 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
채널 형성 영역은 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
액정 셀은 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층을 갖는 TFT와, 반도체층에 접속된 게이트 절연막과, 게이트 절연막에 접속된 제 1 게이트 전극과, 제 1 게이트 전극에 접속된 제 2 게이트 전극 및 액정 셀을 구비하고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
제 1 게이트 전극이 에지 부분에서 테이퍼된 형상(tapered shape)의 단면을 갖고,
반도체층이 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
LDD 영역은 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
채널 형성 영역은 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
액정 셀은 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명은 LDD 영역이 불순물 원소의 첨가에 따라 자기-정렬 방식으로 마스크로서 제 2 게이트 전극을 갖는 반도체층으로 형성되는 것을 특징으로 한다.
본 발명은 LDD 영역의 불순물 원소 농도가 적어도 1×1017 내지 1×1018 atoms/㎤ 범위의 농도 변화도를 갖는 영역을 포함하고, 채널 형성 영역으로부터 거리가 증가함에 따라 LDD 영역의 불순물 원소 농도가 증가하는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층과, 반도체층에 접속된 게이트 절연막과, 게이트 절연막에 접속된 제 1 게이트 전극과, 제 1 게이트 전극에 접속된 제 2 게이트 전극 및 액정 셀을 각각 갖는 화소 TFT 및 구동 회로 TFT를 구비하고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
화소 TFT의 반도체층이, 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하는 채널 형성 영역과, 채널 형성 영역과 접촉하고 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하는 제 1 LDD 영역과, 제 1 LDD 영역과 접촉하는 제 2 LDD 영역, 및 제 2 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
구동 회로 TFT의 반도체층이, 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하는 채널 형성 영역과, 채널 형성 영역과 접촉하고 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하는 제 3 LDD 영역과, 제 3 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
액정 셀은 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
화소 TFT의 소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층과, 반도체층에 접속된 게이트 절연막과, 게이트 절연막에 접속된 제 1 게이트 전극과, 제 1 게이트 전극에 접속된 제 2 게이트 전극 및 액정 셀을 각각 갖는 화소 TFT 및 구동 회로 TFT를 구비하고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
제 1 게이트 전극이 에지 부분에서 테이퍼된 형상의 단면을 갖고,
화소 TFT의 반도체층이, 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하는 채널 형성 영역과, 채널 형성 영역과 접촉하고 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하는 제 1 LDD 영역과, 제 1 LDD 영역과 접촉하는 제 2 LDD 영역, 및 제 2 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
구동 회로 TFT의 반도체층이, 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하는 채널 형성 영역과, 채널 형성 영역과 접촉하고 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하는 제 3 LDD 영역과, 제 3 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
액정 셀은 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
화소 TFT의 소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명은, 제 1 LDD 영역의 불순물 원소 농도가 적어도 1×1017 내지 1×1018 atoms/㎤ 범위의 농도 변화도를 갖는 영역을 포함하고, 채널 형성 영역으로부터 거리가 증가함에 따라 LDD 영역의 불순물 원소 농도가 증가하는 것을 특징으로 한다.
본 발명은, 제 3 LDD 영역의 불순물 원소 농도가 적어도 1×1017 내지 1×1018 atoms/㎤ 범위의 농도 변화도를 갖는 영역을 포함하고, 채널 형성 영역으로부터 거리가 증가함에 따라 LDD 영역의 불순물 원소 농도가 증가하는 것을 특징으로 한다.
본 발명은, 제 1 LDD 영역 또는 제 3 LDD 영역이 제 2 게이트 전극을 마스크로 하여 반도체층에 불순물 원소를 첨가하는 것에 따라 형성되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층과, 게이트 절연막과, 제 1 게이트 전극과, 제 2 게이트 전극, 제 1 배선, 제 2 배선, 제 1 층간 절연막, 제 2 층간 절연막, 중간 배선, 및 액정 셀을 구비하고,
게이트 절연막이 절연 표면 상에 형성되고, 반도체층을 덮고,
제 1 게이트 전극 및 제 1 배선이 게이트 절연막에 접촉하면서 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 1 게이트 전극 및 제 1 배선 각각에 접촉하면서 형성되고,
제 1 게이트 전극 및 제 1 배선이 제 1 도전막으로부터 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 2 도전막으로부터 형성되고,
제 1 층간 절연막이 제 1 게이트 전극 및 제 2 게이트 전극, 제 1 배선 및 제 2 배선, 및 게이트 절연막을 덮어 형성되고,
제 2 층간 절연막이 제 1 층간 절연막 상에 형성되고,
중간 배선이 제 2 층간 절연막을 덮고 제 2 층간 절연막에 형성된 접촉 홀을 통해 제 1 층간 절연막과 접촉하도록 형성되고,
중간 배선이 제 2 배선과 중첩하고, 접촉 홀에서 제 1 층간 절연막을 삽입하고,
반도체층은 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
액정 셀이 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층, 게이트 절연막, 제 1 게이트 전극과, 제 2 게이트 전극, 제 1 배선, 제 2 배선, 제 1 층간 절연막, 제 2 층간 절연막, 중간 배선, 및 액정 셀을 구비하고,
게이트 절연막이 절연 표면 상에 형성되고, 반도체층을 덮고,
제 1 게이트 전극 및 제 1 배선이 게이트 절연막에 접촉하면서 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 1 게이트 전극 및 제 1 배선 각각에 접촉하면서 형성되고,
제 1 게이트 전극 및 제 1 배선이 제 1 도전막으로부터 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 2 도전막으로부터 형성되고,
제 1 층간 절연막이 제 1 게이트 전극 및 제 2 게이트 전극, 제 1 배선 및 제 2 배선, 및 게이트 절연막을 덮어 형성되고,
제 2 층간 절연막이 제 1 층간 절연막 상에 형성되고,
중간 배선이 제 2 층간 절연막을 덮고, 제 2 층간 절명막 내에 형성된 제 1 접촉 홀을 통해 제 1 절연막으로 접속되고,
제 1 접촉 홀 내의 제 2 배선과 중첩하고, 제 1 층간 절연막과 샌드위치되는 중간 배선,
반도체층은 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
채널의 길이 방향의 제 1 게이트 전극 폭이 채널의 길이 방향의 제 2 게이트 전극 폭보다 크고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
액정 셀이 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층과, 게이트 절연막과, 제 1 게이트 전극과, 제 2 게이트 전극, 제 1 배선, 제 2 배선, 제 1 층간 절연막, 제 2 층간 절연막, 중간 배선, 및 액정 셀을 구비하고,
게이트 절연막이 절연 표면 상에 형성되고, 반도체층을 덮고,
제 1 게이트 전극 및 제 1 배선이 게이트 절연막에 접촉하면서 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 1 게이트 전극 및 제 1 배선 각각에 접촉하면서 형성되고,
제 1 게이트 전극 및 제 1 배선이 제 1 도전막으로부터 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 2 도전막으로부터 형성되고,
제 1 층간 절연막이 제 1 게이트 전극 및 제 2 게이트 전극, 제 1 배선 및 제 2 배선, 및 게이트 절연막을 덮어 형성되고,
제 2 층간 절연막이 제 1 층간 절연막 상에 형성되고,
중간 배선이 제 2 층간 절연막을 덮고 제 2 층간 절연막에 형성된 접촉 홀을 통해 제 1 층간 절연막과 접촉하도록 형성되고,
중간 배선이 제 2 배선과 중첩하고, 접촉 홀에서 제 1 층간 절연막을 삽입하고,
반도체층은 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
차폐막이 중간 배선과 같은 도전막으로부터 형성되고,
차폐막이 제 2 층간 절연막 상에 형성되어 채널 형성 영역과 중첩하고,
액정 셀이 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 절연 표면 상에 형성된 반도체층과, 게이트 절연막과, 제 1 게이트 전극과, 제 2 게이트 전극, 제 1 배선, 제 2 배선, 제 1 층간 절연막, 제 2 층간 절연막, 중간 배선, 및 차폐막, 및 액정 셀을 구비하고,
게이트 절연막이 절연 표면 상에 형성되고, 반도체층을 덮고,
제 1 게이트 전극 및 제 1 배선이 게이트 절연막에 접촉하면서 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 1 게이트 전극 및 제 1 배선 각각에 접촉하면서 형성되고,
제 1 게이트 전극 및 제 1 배선이 제 1 도전막으로부터 형성되고,
제 2 게이트 전극 및 제 2 배선이 제 2 도전막으로부터 형성되고,
제 1 층간 절연막이 제 1 게이트 전극 및 제 2 게이트 전극, 제 1 배선 및 제 2 배선, 및 게이트 절연막을 덮어 형성되고,
제 2 층간 절연막이 제 1 층간 절연막 상에 형성되고,
중간 배선이 제 2 층간 절연막을 덮고 제 2 층간 절연막에 형성된 제 1 접촉 홀을 통해 제 1 층간 절연막과 접촉하도록 형성되고,
중간 배선이 제 2 배선과 중첩하고, 제 1 접촉 홀에서 제 1 층간 절연막을 삽입하고,
반도체층은 채널 형성 영역, 채널 형성 영역과 접촉하는 LDD 영역, 및 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 갖고,
LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
중간 배선이 게이트 절연막 및 제 1 및 제 2 층간 절연막에 형성된 제 2 접촉 홀을 통해 소스 영역 또는 드레인 영역에 연결되고,
차폐막이 중간 배선과 같은 도전막에서 형성되고,
차폐막이 채널 형성 영역과 중첩하도록 제 2 층간 절연막 상에 형성되고,
액정 셀이 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 기판 상에 형성된 광 차폐막과, 기판 상에 형성되어 광 차폐막을 덮는 절연막과, 절연막 상에 형성된 반도체층과, 반도체층과 접촉하는 게이트 절연막과, 게이트 절연막과 접촉하는 제 1 게이트 전극과, 제 1 게이트 전극과 접촉하는 제 2 게이트 전극, 및 액정 셀을 구비하고,
반도체층이 채널 형성 영역, 채널 형성 영역에 접속된 LDD 영역, 및 LDD 영역에 접속된 소스 영역 및 드레인 영역을 갖고,
LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
광 차폐막이 절연막을 통해 채널 형성 영역과 중첩하고,
액정 셀이 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 구비하고, 그 반도체 디스플레이 장치는 기판 상에 형성된 광 차폐막과, 기판 상에 형성되어 광 차폐막을 덮는 절연막과, 절연막 상에 형성된 반도체층과, 반도체층과 접촉하는 게이트 절연막과, 게이트 절연막과 접촉하는 제 1 게이트 전극과, 제 1 게이트 전극과 접촉하는 제 2 게이트 전극, 및 액정 셀을 구비하고,
반도체층이 채널 형성 영역, 채널 형성 영역에 접속된 LDD 영역, 및 LDD 영역에 접속된 소스 영역 및 드레인 영역을 갖고,
LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
광 차폐막이 절연막을 통해 채널 형성 영역과 중첩하고,
액정 셀이 화소 전극, 대향 전극, 및 화소 전극 및 대향 전극간에 형성된 액정을 갖고,
소스 영역 또는 드레인 영역이 화소 전극에 전기적으로 접속되는 것을 특징으로 한다.
본 발명은, 절연막이 CMP 연마에 따라 평탄화되는 것을 특징으로 한다.
본 발명은 비디오 카메라, 이미지 재생 장치, 헤드 장착형 디스플레이 장치 또는 개인 컴퓨터이고, 반도체 디스플레이 장치를 사용하는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 제조하는 방법은,
절연 표면 상에 반도체층을 형성하는 단계와,
반도체층과 접촉하도록 게이트 절연막을 형성하는 단계와,
게이트 절연막과 접촉하도록 제 1 도전막을 형성하는 단계와,
제 1 도전막과 접촉하도록 제 2 도전막을 형성하는 단계와,
제 1 및 제 2 도전막을 패터닝하고 제 1 및 제 2 게이트 전극을 형성하는 단계와,
반도체층의 제 1 및 제 2 게이트 전극으로부터 반도체층으로 제 1 불순물을 첨가하는 단계와,
마스크를 반도체층 상에 형성하고, 제 1 및 제 2 게이트 전극을 덮고 반도체층 상에 형성된 마스크로부터 제 1 불순물과 같은 도전형을 갖는 제 2 불순물을 첨가함에 의해 채널 형성 영역, 채널 형성 영역과 접촉하는 제 1 LDD 영역, 제 1 LDD 영역과 접촉하는 제 2 LDD 영역, 제 2 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 형성하는 단계와,
단일층 또는 복수의 층으로 구성된 층간 절연막을 형성하고, 반도체층, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 단계와,
층간 절연막에 접촉 홀을 형성하는 단계와,
접촉 홀을 통해 소스 영역 또는 드레인 영역에 전기적으로 접속된 화소 전극을 형성하는 단계를 구비하고,
제 1 게이트 전극이 채널 길이 방향에서 제 2 게이트 전극보다 길고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
제 1 LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 제조하는 방법은,
절연 표면 상에 반도체층을 형성하는 단계와,
반도체층과 접촉하도록 게이트 절연막을 형성하는 단계와,
게이트 절연막과 접촉하도록 제 1 도전막을 형성하는 단계와,
제 1 도전막과 접촉하도록 제 2 도전막을 형성하는 단계와,
제 1 및 제 2 도전막을 패터닝하고, 제 1 및 제 2 게이트 전극을 형성하는 단계와,
반도체층의 제 1 및 제 2 게이트 전극으로부터 게이트 전극으로 불순물을 첨가하는 단계와,
마스크를 반도체층 상에 형성하고, 제 1 및 제 2 게이트 전극을 덮고 반도체층 상에 형성된 마스크로부터 제 1 불순물과 같은 도전형을 갖는 제 2 불순물을 첨가함으로써 채널 형성 영역, 채널 형성 영역과 접촉하는 제 1 LDD 영역, 제 1 LDD 영역과 접촉하는 제 2 LDD 영역, 제 2 LDD 영역과 접촉하는 소스 영역 및 드레인 영역을 형성하는 단계와,
단일층 또는 복수의 층으로 구성된 층간 절연막을 형성하고, 반도체층, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 단계와,
층간 절연막에 접촉 홀을 형성하는 단계와,
접촉 홀을 통해 소스 영역 또는 드레인 영역에 전기적으로 접속된 화소 전극을 형성하는 단계를 구비하고,
제 1 게이트 전극이 채널 길이 방향에서 제 2 게이트 전극보다 길고,
채널 형성 영역이 게이트 절연막을 개재시켜 제 2 게이트 전극과 중첩하고,
제 1 LDD 영역이 게이트 절연막을 개재시켜 제 1 게이트 전극과 중첩하는 것을 특징으로 한다.
본 발명에 따라, 반도체 디스플레이 장치를 제조하는 방법은,
절연 표면 상에 반도체층을 형성하는 단계와,
반도체층과 접촉하도록 게이트 절연막을 형성하는 단계와,
게이트 절연막과 접촉하도록 제 1 형태의 제 1 도전층 및 제 1 형태의 제 2 도전층을 형성하는 단계와,
제 1 형태의 제 1 및 제 2 도전층을 에칭하고, 테이퍼된 부분을 갖는 제 1 및 제 2 게이트 전극을 형성하는 단계와,
단일 도전형을 반도체층에 부여하는 불순물 원소를 첨가하고, 게이트 절연막을 관통하고, 제 2 LDD 영역을 형성하고, 동시에 단일 도전형을 반도체층에 부여하는 불순물 원소를 첨가하고, 제 1 게이트 전극의 테이퍼된 부분을 관통하고, 불순물 농도가 반도체층의 에지 부분을 향해 증가하는 제 1 LDD 영역을 형성하는 단계와,
테이퍼된 부분을 마스크들로서 갖는 제 1 및 제 2 게이트 전극에 단일 도전형을 부여하는 불순물 원소를 첨가하여, 소스 영역 또는 드레인 영역을 형성하는 단계와,
하나의 층 또는 복수의 층으로 구성된 층간 절연층을 형성하고, 반도체층, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 단계와,
접촉 홀을 층간 절연막에 형성하는 단계와,
접촉 홀을 통해 소스 영역 또는 드레인 영역에 전기적으로 접속된 화소 전극을 형성하는 단계를 구비한다.
본 발명에 따라, 반도체 디스플레이 장치를 제조하는 방법은,
절연 표면 상에 반도체층을 형성하는 단계와,
반도체층과 접촉하도록 게이트 절연막을 형성하는 단계와,
게이트 절연막과 접촉하도록 제 1 도전층을 형성하는 단계와,
제 1 도전막과 접촉하도록 제 2 도전막을 형성하는 단계와,
제 2 도전막을 에칭하고, 제 1 형태의 제 2 도전층을 형성하는 단계와,
제 1 도전막을 에칭하고, 제 1 형태의 제 1 도전층을 형성하는 단계와,
제 1 형태의 제 1 및 제 2 도전층을 에칭하고, 테이퍼된 부분을 갖는 제 1 및 제 2 게이트 전극을 형성하는 단계와,
단일 도전형을 반도체층에 부여하는 불순물 원소를 첨가하고, 게이트 절연막을 관통하고, 제 2 LDD 영역을 형성하고, 동시에 단일 도전형을 반도체층에 보여하는 불순물 원소를 첨가하고, 제 1 게이트 전극의 테이퍼된 부분을 관통하고, 불순물 농도가 반도체층의 에지 부분을 향해 증가하는 제 1 LDD 영역을 형성하는 단계와,
테이퍼된 부분을 마스크들로서 갖는 제 1 및 제 2 게이트 전극에 단일 도전형을 부여하는 불순물 원소를 첨가하여, 소스 영역 또는 드레인 영역을 형성하는 단계와,
하나의 층 또는 복수의 층으로 구성된 층간 절연층을 형성하고, 반도체층, 제 1 게이트 전극 및 제 2 게이트 전극을 덮는 단계와,
접촉 홀을 층간 절연막에 형성하는 단계와,
접촉 홀을 통해 소스 영역 또는 드레인 영역에 전기적으로 접속된 화소 전극을 형성하는 단계를 구비한다.
실시예 모드
본 발명의 박막 트랜지스터의 구조 및 그 박막 트랜지스터의 제조 방법이 도 1a 내지 도 1f에 도시된다.
기저막(101)은 기판(100)상에 형성된다. 기저막(101)을 형성할 필요는 없으나 기저막(101)의 형성은 기판(100)으로부터 반도체층으로의 불순물 확산을 방지할 때 효과적이다. 그후 반도체(102 및 103)는 공지된 방법에 의해 제조된 결정 반도체 막으로부터 기저막(101)상에 형성된다.
게이트 절연막(104)은 형성되어 반도체층(102 및 103)을 덮는다. 그후 제 1 도전막(105) 및 제 2 도전막(106)이 게이트 절연막 상에 형성되어 게이트 전극을 형성한다. 제 1 도전막(105) 및 제 2 도전막(106)이 에칭동안 선택도를 갖는 도전 재료로부터 형성될 필요가 있다(도 1a 참조).
레지스트 마스크(107 및 108)는 반도체층(102 및 103)을 통해 다음에 형성된다. 마스크(107 및 108)를 사용해서 제 1 도전막(105) 및 제 2 도전막(106)을 에칭함에 의해(제 1 에칭 공정) 제 1 형태의 도전층(109 및 110)(제 1 도전층(109a 및 110a) 및 제 2 도전층(109b 및 110b))이 형성된다.
도 1b의 제 1 형태의 도전층(109 및 110)의 확대도가 도 2a에 도시된다. 제 1 도전층(109a 및 110a) 및 제 2 도전층(109b 및 110b)의 에지 부분은 도 2a에 도시했듯이 테이퍼된다. 또한, 게이트 절연막(104)이 에칭되고, 제 1 형태의 도전층(109 및 110)에 의해 덮여지지 않는 영역에서 얇아지고, 제 1 형태의 게이트 절연막(104a)으로 된다.
제 2 에칭 과정은 도 1c에 도시했듯이 다음에 수행된다. 제 1 형태의 제 2 도전층(109b 및 110b)은 이방성 에칭되고, 제 1 도전층(109a 및 110a)은 제 2 도전층(109b 및 110b)의 그것보다 느린 에칭 속도에서 이방성 에칭되고, 제 2 형태의 도전층(113b 및 114b)(제 1 도전층(113a 및 114a) 및 제 2 도전층(113b 및 114b)을 형성한다.
도 1c의 제 2 형태의 도전층(113 및 114)의 확대도가 도 2b에 도시된다. 제 2 도전층(113b 및 114b)은 도 2b에 도시했듯이 제 2 에칭 공정에 의해 제 1 도전층(113a 및 114a)보다 더 에칭된다. 또한, 마스크(107 및 108)는 제 2 에칭 공정에 의해 에칭되어, 마스크(111 및 112)로 된다. 제 1 형태의 게이트 절연막(104a)은 더 에칭되어 제 2 형태의 도전층(113 및 114)에 의해 덮여지지 않은 영역에서 더 얇게 되어, 제 2 형태의 게이트 절연막(104b)으로 된다.
마스크(111 및 112)는 제거되고, 제 1도핑 공정이 반도체층(102 및 103)상에서 수행되고, 도 1d에 도시했듯이, n형 도전으로 되는 불순물 원소를 첨가한다. 도핑은 불순물 원소에 대해 제 2 형태의 도전층(113 및 114)을 마스크로서 사용해서 수행된다. 또한, 도핑은 수행되어 제 2 도전층(113a 및 114a)하의 영역에 불순물 원소를 첨가한다.
그러므로, 제 2 도전층(113a 및 114a)과 중첩하는 제 1 불순물 영역(115 및 116) 및 상기 제 1 불순물 영역보다 더 높은 불순물 농도를 갖는 제 2 불순물 영역(117 및 118)이 형성된다. n형 도전을 하는 불순물 원소가 본 실시예의 모드에서 마스크(111 및 112)를 제거한 후 첨가되지만, 본 발명은 그것으로 제한되지 않는 다. 마스크(111 및 112)는 도 1d의 공정에서 n형 도전을 하는 불순물 원소를 첨가한 후 또한 제거된다.
그후 마스크(119)가 반도체층(103)상의 레지스트로부터 형성되어 제 2 형태의 도전층(114)을 덮는다. 마스크(119)는 제 2 불순물 영역(118)의 일부와 중첩하고, 제 2 형태의 게이트 절연막(104b)을 삽입한다. 그후 제 2도핑 공정은 수행되어 n형 도전을 하는 불순물 원소를 첨가한다. n형 도전을 하는 불순물 원소를 도핑 하는 것은 제 1도핑 공정의 불순물 사용량 이상으로 사용하고 가속 전압을 낮게 세트하는 조건에서 수행된다. 채널 형성 영역(124) 및 Lov 영역(123)에 이어서, 소스 영역(120), 드레인 영역(121) 및 Loff 영역(122)이 제 2도핑 공정에 의해 자기-정렬 방식으로 반도체층(103)에 형성된다. 또한, 제 3불순물(125) 영역은 마스크로서 제 2 형태의 제 1 도전층(113a)을 갖는 제 2도핑 공정에 의해 반도체층(102)에 형성된다.
본 발명에서 마스크(119)의 크기를 제어함에 의해 Loff 영역(122)의 크기를 자유롭게 세트하는 것이 가능하다.
n형 채널 TFT을 형성하는 반도체층(103)의 모든 표면은 도 1f에 도시했듯이 레지스트 마스크(126)에 의해 덮여진다. p형 도전을 하는 불순물 원소는 그 불순물 원소에 대해 마스크로서 제 2 형태의 도전층(113)을 사용하는 제 3도핑 공정에 따라 소스 영역(127), 드레인 영역(128) 및 Lov 영역(129)으로 첨가되고; 채널 형성 영역(130)이 p채널 TFT로 형성한 반도체층(102)에서 자기-정렬 방식으로 형성된다.
n형 도전되는 불순물 원소는 다른 농도로 소스 영역(127), 드레인 영역(128) 및 Lov 영역(129)에 이미 첨가되나, 소스 영역(127), 드레인 영역(128) 및 Lov 영역(129)의 도전형은 n형 도전하는 불순물 원소의 농도보다 충분히 높은 농도로 p형 도전하는 불순물 원소를 첨가함에 의해 p형으로 세트된다.
그러므로 불순물 영역(소스 영역, 드레인 영역, Lov 영역, 및 Loff 영역)은 상기 공정에 의해 반도체층(102 및 103)에 형성된다. 반도체층(102 및 103)과 중첩하는 제 2 형태의 도전층(113 및 114)은 게이트 전극으로서 기능 하다. 제 2 형태의 제 1 도전층(113a 및 114a)은 제 1 게이트 전극으로 불려지고, 제 2 형태의 제 2 도전층(113b 및 114b)은 제 2 게이트 전극으로서 불린다.
각 반도체층에 첨가된 불순물 원소를 활성화하는 공정이 도전성을 제어할 목표로 다음에 수행된다. 그러나, 제 1 도전막(105) 및 제 2 도전막(106)에 사용된 도전 재료가 열에 약하다면, 배선 부분을 보호하기 위해 (그 주요 성분을 실리콘으로 하는)층간 절연막을 형성한 후 활성화하는 것이 양호하다.
또한, 열 처리는 3 및 100％ 간의 수소를 함유하는 분위기에서 수행되어, 반도체층(102 및 103)의 수소 첨가를 수행한다. 이 공정은 열적으로 여기되는 수소에 의해 반도체층에서 댕글링(dangling) 결합을 종료하는 것이다. (플라즈마에 의해 여기되는 수소를 사용하는) 플라즈마 수소 첨가는 수소 첨가의 다른 수단으로서 또한 수행된다.
p채널 TFT(141) 및 n채널 TFT(142)는 상기 공정 완료시 완료된다.
표면이 도 1a 내지 1f 및 2a의 레벨로 되도록 도시되지만, 제 2 형태의 제 1 게이트 전극(113a 및 114a)의 길이가 채널 길이 방향으로 제 2 게이트 전극(113b 및 114b)의 길이와 비교해서 긴 영역에서는, 극히 적은 사이각을 갖는 테이퍼된 면이 있다.
그러므로 제 1 및 제 2 게이트 전극(이하에서 간단히 게이트 전극 폭으로 불리는)의 채널 길이 방향(캐리어가 이동하는 방향)의 길이가 상기 언급했듯이 본 발명과 다르다. 마스크로서 제 1 및 제 2 게이트 전극에 이온 주입을 수행함에 따라 게이트 전극의 두께를 달리하는 것으로 인한 이온 침투 깊이 차가 사용된다. 그러므로, 제 1 게이트 전극 하에 배열되나 제 2 게이트 전극 하에는 위치되지 않는 반도체층의 이온 농도보다 낮은 제 2 게이트 전극 하에서 배치되는 반도체층내의 이온 농도를 만드는 것이 가능하게 한다. 또한, 제 1 게이트 전극 하에 위치되지 않게 되는 반도체층의 이온 농도보다 낮은 제 1 게이트 전극 하에서 위치되나 제 2 게이트 전극 하에는 위치되지 않는 반도체층내의 이온 농도를 만드는 것이 가능하게 한다.
또한, Loff 영역을 마스크를 사용해서 형성하도록, 제 1 및 제 2 게이트 전극 폭이 에칭에 의해 제어되므로 Loff 영역 및 Lov 영역의 위치 제어는 종래 예와 비교해서 쉽게 된다. 그러므로 Loff 영역 및 Lov 영역의 정확한 위치 정렬이 쉽고, 바람직한 특성을 갖는 TFT들을 제조하는 것이 또한 쉽다.
실시예
본 발명의 실시예는 하기에서 설명된다.
[실시예]
화소 부분, 상기 화소 부분의 주변에서 형성된 구동 회로의 TFT들(n채널 TFT들 및 p채널 TFT들)을 같은 시간 및 같은 기판에서 제조하는 방법이 실시예 1에서 상세하게 설명된다.
우선, 도 3a에 도시했듯이, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화물막 등의 절연막으로 제조된 기저막(301)이 바륨 보로실케이트 유리 또는 알루미늄 보로실케이트 유리, 통상적으로 코닝사의 #7059 유리 또는 #1737 유리, 또는 수정 등의 유리로 제조된 기판(300)상에 형성된다. 예를 들어, 플라즈마 CVD에 의해 SiH4, NH3, 및 N20로부터 제조된 실리콘 산화질화물막은 10 내지 200nm(양호하게는 50 내지 100nm) 두께로 형성되고, SiH4 및 N20로부터 제조된 50 내지 200nm(양호하게는 100 내지 150nm) 두께인 수소 첨가된 실리콘 산화질화물막이 비슷하게 형성 및 박층화된다. 2계층 구조의 기저막(301)이 도 3a의 한 층으로 도시된다. 2계층 구조의 기저막(301)이 실시예 1에 도시되나, 그것은 3개 이상의 층을 박층화하는 상기 절연막 또는 박층 구조중 하나의 단일층으로서 또한 형성될 수 있다.
삭제
반도체층(302 및 304)이 비정질 구조를 갖는 반도체 막 상에 레이저 결정화 방법을 사용하거나 공지된 열 결정화 방법을 사용함에 의해 제조된 결정 반도체막에 의해 형성된다. 반도체층(302 내지 304)의 두께는 25 내지 80㎚(양호하게는 30 및 60㎚의 사이)로 세트된다. 결정 반도체막 재료에 제약은 없으나 실리콘 또는 게르마늄(SiGe) 합금 등의 반도체 재료로부터 막을 형성하는 것이 양호하다.
공지된 결정화 방법에 관해서는, 전기 노(furnace)를 사용하는 열 결정화 방법, 레이저광을 사용하는 레이저 어닐링 결정화 방법, 적외선 광을 사용하는 램프 어닐링 결정화 방법, 촉매 금속을 사용하는 결정화 방법이 있다.
펄스 방출형 또는 연속 방출형 엑시머 레이저, YAG 레이저, 또는 YVO4 레이저 등과 같은 레이저는 결정 반도체 막을 제조하는 레이저 결정화 방법에서 사용된 레이저광원으로 사용될 수 있다. 광시스템에 의해 레이저 방출 장치로부터 선형 형태로 방출된 레이저광을 압축하고 그후 그 광을 반도체 막에 조사하는 방법이 상기 형태의 레이저를 사용할 때 사용된다. 결정화 조건이 오퍼레이터에 의해 적절히 선택되나, 펄스 방출 주파수는 30 Hz로 세트되고, 레이저 에너지 밀도는 엑시머 레이저를 사용할 때 100 내지 400mJ/㎠(통상적으로 200 및 300mJ/㎠의 사이)로 세트된다. 또한, 제 2고조파가 YAG 레이저를 사용할 때 사용되고, 펄스 방출 주파수는 1 내지 10 KHz로 세트되고, 레이저 에너지 밀도는 300 내지 600mJ/㎠(통상적으로 350 내지 500mJ/㎠)로 세트된다. 100 내지 1000㎛, 예를 들어, 400㎛의 폭을 갖는, 선형 형태로 압축되는 레이저광이 기판의 모든 표면 상에 조사된다. 그것은 선형 형태의 레이저광에 대해 중첩율 80 내지 98%로 수행된다.
게이트 절연막(305)이 반도체 막(302 내지 304)을 덮어 형성된다. 실리콘을 포함하는 절연막이 플라즈마 CVD에 의해 두께 40 내지 150㎚로 형성되거나 게이트 절연막(305)으로서 스퍼터링한다. 120nm 두께의 실리콘 산화질화물막이 실시예 1에 형성된다. 게이트 절연막이 상기 형태의 실리콘 산화질화물막으로 물론 제한되지 않고 실리콘을 함유하는 나머지 절연막이 단일층 또는 박층 구조에서 또한 사용된다. 예를 들어, 실리콘 산화막을 사용할 때, 그것은 TEOS(테트라에틸 오르도실리케이트) 및 O2의 합성물로써, 반응 압력 40Pa로, 300 내지 400℃로 설정된 기판 온도로서, 및 고주파수(13.56 MHz) 전력 밀도 0.5 내지 0.8W/㎠에서 방전으로 플라즈마 CVD에 의해 형성될 수 있다. 게이트 절연막으로 그렇게 제조된 실리콘 산화막의 양호한 특성은 400 내지 500℃에서 열 어닐링을 연속 수행함에 의해 얻어질 수 있다.
그후 제 1 및 제 2 도전막(306 및 307)은 게이트 절연막(305)상에 형성되어 게이트 전극을 형성한다. 실시예에서, 제 1 도전막(306)은 두께 50 내지 100㎚의 Ta로부터 형성되고, 제 2 도전막(307)은 두께 100 내지 300㎚의 W에 의해 형성된다.
Ta 막이 스퍼터링에 의해 형성되고 Ta 타켓의 스퍼터링은 Ar을 사용해서 수행된다. 알맞은 Xe 및 Kr량이 스퍼터링동안 Ar로 첨가되면, Ta 막의 내부 스트레스가 이완되고, 막 벗겨짐이 방지된다. α상의 Ta 막의 저항율은 20 μΩcm 정도이고, 그것은 게이트 전극에서 사용될 수 있으나, α상의 Ta 막의 저항율은 180 μΩcm 정도이고 그것은 게이트 전극에는 알맞지 않다. α상의 Ta 막 근처의 결정 구조를 갖는 탄탈륨 질화물막이 α상의 Ta 막을 형성하도록 Ta로 된 기저(base)로서 두께 10 내지 50㎚로 형성되면, α상의 Ta 막이 쉽게 얻어질 수 있다.
W 막이 타켓으로서 W에 의해 스퍼터링함으로써 형성된다. W 막이 텅스텐 헥사플로라이드(WF0)를 사용하는 열처리 CVD에 의해 또한 형성될 수 있다. 어느 것이든지 사용될 수 있고, 그것을 게이트 전극으로서 사용하도록 막을 저 저항성으로 제조하는 것이 필요하고, W 막의 저항율은 20 μΩcm이하로 제조된다. 그 저항률은 W 막의 결정을 확대함에 의해 낮춰질 수 있으나, W 막내의 산소 등과 같은 많은 불순물 원소가 있는 경우에는, 결정화되지 않고, 고 저항막으로 된다. 순도 99.9999% 또는 99.99%를 갖는 W 타켓이 스퍼터링시 사용된다. 또한, 가스 상태의 내부로부터 불순물이 막 형성 시간에 도입되지 않게 하는 충분한 주의를 기울이는 동안 W 막을 형성함에 의해, 저항율 9내지 20 μΩcm이 이루어질 수 있다.
실시예 1에서 제 1 도전막(306)이 Ta이고 제 2 도전막이 W일지라도, 도전막은 선택도를 갖는 도전 재료가 사용되는 한 그것으로 제한되지 않는다. 제 1 및 제 2 도전막(306 및 307)은 Ta, W, Ti, Mo, Al, 및 Cu로 구성되는 그룹으로부터 선택된 성분으로부터, 상기 성분들 중 하나를 갖는 합금 재료로부터 또는 상기 성분들의 화학적 혼합물로부터 또한 형성될 수 있다. 또한, 인 등의 불순물 원소를 도핑한 폴리실리콘 막인 반도체막은 또한 사용된다. 실시예 1에서 사용된 것을 제외한 화합물의 예는, 탄탈륨 질화물(TaN)에 의해 형성된 제 1 도전막 및 W로부터 형성된 제 2 도전막; 탄탈륨 질화물(TaN)에 의해 형성된 제 1 도전막 및 Al로부터 형성된 제 2 도전막; 및 탄탈륨 질화물(TaN)에 의해 형성된 제 1 도전막 및 Cu로부터 형성된 제 2 도전막을 포함한다(도 3b).
마스크(308 내지 311)는 레지스트로부터 다음에 형성되고, 제 1 에칭 공정이 전극 및 배선을 형성하도록 수행된다. ICP(유도 결합된 플라즈마) 에칭 방법은 실시예 1에서 사용된다. CF4 및 Cl2의 가스 혼합물은 에칭 가스로서 사용되고, 플라즈마는 500 W RF 전력(13.56 MHZ)을 코일형 전극으로 1 Pa로 인가함에 의해 발생된다. 100 W RF 전력(13.56 MHZ)은 기판측(시험 피스(piece) 스테이지)에 또한 인가되고, 네거티브 자체-바이어스 전압을 효과적으로 인가한다. W 막 및 Ta 막이 CF4 및 Cl2의 결합 시와 같은 정도로 에칭된다.
도 3c에 도시 인했지만, 제 1 및 제 2 도전층의 에지 부분이 적절한 레지스트 마스크 형태를 사용함으로써 상기 에칭 조건으로서 기판측에 인가된 바이어스 전압의 효과에 따라 테이퍼된 형상으로 제조된다. 테이퍼된 부분의 각은 15 내지 45도이다. 에칭 시간이 게이트 절연막 상에서 잔여물없이 에칭을 수행하도록 대략 10내지 20%에 의해 증가될 수 있다. W 막에 대한 실리콘 산화질화물막의 선택도는 2내지 4(통상적으로 3)이고, 그러므로 상기 오버(over)-에칭 공정에 의해 실리콘 산화질화물막의 노출된 표면의 대략 20 내지 50㎚로 에칭된다. 또한, 도 3c에 도시하지는 않았지만, 제 1 형태의 도전층(312 내지 315)에 의해 덮여지지 않는 게이트 절연막(305)의 영역이 에칭에 의해 대략 20 내지 50㎚로 얇게 제조되어, 제 1 형태의 절연막(305a)을 형성한다.
그러므로 제 1 형태의 도전층(312 내지 315)(제 1 도전층(312a 내지 315a) 및 제 2 도전층(312b 내지 315b))은 제 1 에칭 공정에 따라 제 1 및 제 2 도전층으로부터 형성된다.
제 2 에칭 공정이 도 3d에 도시했듯이 다음에 수행된다. ICP 에칭 방법이 비슷하게 사용되고, CF4, Cl2 및 O2의 합성물이 에칭 가스로서 사용되고, 플라즈마는 500 W RF 전력(13.56 MHZ)을 압력 1 Pa으로 코일형 전극으로 공급함에 의해 발생된다. 50 W RF 전력(13.56 MHZ)은 기판측(테스트 피스 스테이지)에 인가되고, 제 1 에칭 공정의 자체 바이어스 전압과 비교해 낮은 자체 바이어스 전압이 인가된다. W 막이 상기 에칭 조건하에서 이방성으로 되고, Ta(제 1 도전층)는 느린 에칭 속도에서 이방성으로 에칭되고, 제 2 형태의 도전층(320 내지 323)(제 1 도전층(320a 내지 323a) 및 제 2 도전층(320b 내지 323b))을 형성한다. 또한, 도 3d에 도시하지는 않았지만, 게이트 절연막(305)은 20 내지 50㎚ 정도로 추가 에칭되고, 제 2 형태의 도전층(320 내지 323)에 의해 덮여지지 않은 영역에서 얇아지고, 제 2 형태의 게이트 절연막(305b)을 형성한다. 마스크(308 내지 311)는 제 2 에칭 공정에 의해 에칭되어, 마스크(316 내지 319)로 된다.
CF4 및 Cl2의 합성된 가스에 따라 W 막 및 Ta 막의 에칭 반응이 발생된 라디컬로부터 및 반응 생성물의 이온 형태 및 증압으로부터 추정될 수 있다. W 및 Ta 플로라이드 및 클로라이드의 증기압을 비교할 때, W 플로라이드 합성물 WF6이 매우 높고, WCl5, TaF5 ,및 TaCl5의 증가압은 비슷한 정도이다. 그러므로, W 막 및 Ta 막이 CF4 및 Cl2 가스 혼합물에 의해 에칭된다. 그러나, 알맞은 O2 량이 상기 가스 혼합물 CF4 및 O2 반응에 첨가하여, CO 및 F를 형성하고, 대량의 F 라디컬 또는 F 이온이 발생된다. 결과로써, 고 플로라이드 증기압을 갖는 W막의 에칭 속도는 높게 된다. 다른 한편으로, F가 증가함에 따라, Ta의 에칭 속도는 상대적으로 증가하지 않는다. 또한, Ta는 W에 비교해 쉽게 산화되고, 그러므로 Ta의 표면이 O2의 첨가에 의해 산화된다. Ta막의 에칭 속도는 더 감소되는 데 왜냐하면 Ta 산화물이 플로라인 및 클로라인과 반응하지 않는다. 그러므로 Ta막 및 W막간의 에칭 속도의 차를 갖는 것이 가능하고, Ta막의 에칭 속도보다 큰 W막의 에칭 속도를 만드는 것이 가능하다.
마스크(316 내지 319)는 제거되고, 제 1도핑 공정은 도 4a에 도시했듯이 수행되어, n형 도전을 하는 불순물 원소를 첨가한다. 예를 들어, 도핑은 가속 전압 70 내지 120keV 및 사용량 1×1013atoms/㎠으로 사용된다. 도핑 공정은 불순물 원소에 대해 마스크로서 제 2 도전층(320b 내지 322b)을 사용해서 수행되어 제 1 도전층(320a 내지 322a) 아래의 영역에 불순물을 첨가한다. 제 1 도전층(320a 내지 322a) 및 제 2 불순물 영역(328 내지 330)과 중첩하는 제 1 불순물 영역(325 내지 327)이 형성된다. n형 도전하는 성분이 실시예 1에서 마스크(316 내지 319)를 제거한 후 첨가되나, 본 발명은 그것으로 제한되지 않는다. n 형 도전하는 불순물 원소가 도 4a의 단계에 또한 첨가되고, 그후 마스크(319 내지 319)가 제거된다.
다음에 마스크(331)는 제 2 도전층(318)을 덮도록 반도체층(304)상에 형성된다. 마스크(331)의 일부가 제 2 불순물 영역(330)과 중첩하고, 제 2 형태의 게이트 절연막(305b)을 삽입한다. 그후 제 2도핑 공정이 수행되고, n형 도전하는 불순물 원소가 첨가된다. n형 도전하는 불순물 원소의 도핑이 제 1도핑 공정의 사용량보다 많은 사용량 및 저 가속 전압인 조건에서 수행된다(도 4b 참조). 이온 도핑 또는 이온 주입은 도핑을 위해 수행된다. 이온 도핑이 사용량 1×1013 내지 5×1014 atoms/㎠ 및 가속 전압 60 내지 100 keV의 조건하에서 수행된다. 인 또는 비소인 주기적인 테이블 그룹의 15개 성분이 n형 도전하는 불순물 원소로서 사용되고, 인이 여기서 사용된다. 제 2 형태의 도전층(320 및 321)은 상기 경우에 n형 도전하는 불순물 원소에 대한 마스크로 되고, 소스 영역(332 내지 334), 드레인 영역(335 내지 337), 중간 영역(338), 및 Lov 영역(339 및 340)이 자체 정렬 방법으로 형성된다. 또한, Loff 영역(341)이 마스크(331)에 따라 형성된다. n형 도전하는 불순물 원소는 소스 영역(332 내지 334)에 첨가되고, 농도 1×1020 내지 1×1021atoms/㎤ 범위에서 드레인 영역(335 내지 337)에 첨가된다.
본 발명에서 마스크(331)의 크기를 제어함에 의해 캐리어가 이동하는 방향으로 Loff 영역(341)의 길이를 자유롭게 세트하는 것이 가능하다.
n형 도전하는 불순물 원소가 Loff 영역에서 농도 1×1017 내지 1×1018atoms/㎤ 및 Lov 영역에서 농도 1×1016 내지 3×1018atoms/㎤를 형성하도록 첨가된다.
도 4b에서 n형 도전하는 불순물 원소는 상기 언급된 조건하에서 n형 도전하는 불순물 원소를 도핑하기 전 또는 후에 반도체층(304)상에 마스크(331)를 형성하는 상태에서 가속 전압 70 내지 120 keV에서 또한 도핑된다. n형 도전하는 불순물 원소 농도는 상기 공정에 의해 화소 TFT의 Loff 영역으로 되는 부분(341)에서 억제되고, 구동 회로에서 사용된 n채널 TFT의 Lov 영역으로 되는 부분(340)에서 n형 도전하는 불순물 원소 농도는 증가된다. 부분(341)에서 n형 도전하는 불순물 원소 농도를 억제시킴에 의해 화소 TFT의 오프 전류를 감소시키는 것이 가능하다. 또한, 부분(340)에서 n형 도전하는 불순물 원소 농도를 억제시킴에 의해 화소 TFT의 오프 전류를 감소시키는 것이 가능하다. 또한, 구동 회로에서 사용된 n채널 TFT의 Lov 영역으로 되는 부분(340)에서 n형 도전하는 불순물 원소 농도를 증가시킴에 의해, 드레인 근처의 고 전기장에 따라 발생된 핫 캐리어 효과로 인한 핫 캐리어에 의해 야기된 저하 현상이 방지될 수 있다. 구동 회로에서 사용된 n채널 TFT의 Lov 영역으로 되는 부분(340)에서 n형 도전하는 불순물 원소 농도가 5×1017 내지 5×1019atoms/㎤로 된다.
상기 단일 도전형의 역인 도전형을 갖는 불순물 원소는 도 4c에 도시했듯이 반도체층(302)을 형성하는 p채널 TFT에서 소스 영역(360), 드레인 영역(361), 및 Lov 영역(342)으로 형성된다. 제 2 형태의 도전층(320)은 불순물 원소에 대한 마스크로서 사용되고, 불순물 영역이 자체 정렬 방법으로 형성된다. n채널 TFT들을 형성하는 반도체층(303 및 304)의 전체 표면이 그 포인트에서 레지스트 마스크(343)에 의해 덮여진다. 인이 소스 영역(360), 드레인 영역(361), 및 Lov 영역(342)에 이미 농도를 달리해서 첨가되고, 이온 도핑이 디보레인(B2H6)을 사용해서 수행되어, 붕소가 농도 2×1020 내지 2×1021atoms/㎤로 각 영역에 첨가된다. 실제로, 소스 영역(360), 드레인 영역(361), 및 Lov 영역(342)에 포함된 붕소가 제 2도핑 공정과 비슷한, 반도체층 위의 에지 부분에서 테이퍼된 형상의 단면을 갖는 도전층 및 절연막의 두께에 의해 영향받는다. 첨가된 불순물 원소 농도가 변한다.
불순물 영역(소스 영역, 드레인 영역, Lov 영역 및 Loff 영역)이 상기 공정에 의해 각 반도체층(302 내지 304)에서 형성된다. 반도체층(302 내지 304)과 중첩하는 제 2 형태의 도전층(320 내지 322)은 게이트 전극으로서 기능한다. 또한, 제 2 형태의 도전층(323)은 캐패시터 배선으로서 기능한다.
각 반도체층에 첨가된 불순물 원소를 활성화하는 공정은 도전형태를 제어할 목적으로 수행된다. 열처리 노를 사용하는 열처리 어닐링은 이 공정에서 수행된다. 또한, 레이저 어닐링 및 급속 열처리 어닐링(RTA)은 인가될 수 있다. 열처리 어닐링은 통상적으로 500 및 600℃사이인 400 내지 700℃의 질소 분위기에서 양호하게는 0.1 ppm이하인 1 ppm이하의 산소 농도로써 수행된다. 열처리는 실시예 1에서 500℃ 4시간동안 수행된다. 그러나, 제 1 및 제 2 도전층(306 및 307)에서 사용된 도전 재료가 열에 대해 약해지는 경우에, 게이트 전극, 배선 등을 보호하도록 층간 절연막 (그 주요 성분을 실리콘으로 하는)을 형성한 후 활성화하는 것이 양호하다.
또한, 열처리가 3 및 100% 수소를 함유하는 분위기에서 300 내지 450℃로 1내지 12시간동안 수행된다. 이 공정은 열적으로 여기되는 수소에 의해 섬 형태의 반도체층에서 댕글링 결합을 종료하는 것이다. 플라즈마 수소 참가(플라즈마에 의해 여기된 수소를 사용하는)는 수소 첨가의 다른 수단으로서 수행된다.
제 1 층간 절연막(344)은 두께 100 내지 200㎚를 갖는 실리콘 산화질화물막으로부터 형성된다. 유기 절연 재료로 제조된 제 2 층간 절연막(345)은 제 1 층간 절연막(344)상에 형성된다.
접촉 홀이 캐패시터 배선(323)상의 제 2 층간 절연막(345)에 형성되고, 제 1 층간 절연막(344)의 일부를 노출시킨다. 중간 배선(346)이 형성되어 제 1 층간 절연막(344)을 캐패시터 배선(323)위의 접촉 홀을 통해 접촉한다(도 4d 참조).
다음에, 유기 절연 재료로 제조된 제 3층간 절연막(347)이 제 2 층간 절연막(345)상에 형성된다.
접촉 홀이 제 2 형태의 게이트 절연막(305b), 제 1 층간 절연막(344) 및 제 2 층간 절연막(345)에 형성되고, 소스 배선(348 내지 350)은 형성되어 접촉 홀을 통해 소스 영역(360, 333 및 334)과 접촉한다. 또한, 드레인 배선(351)은 드레인 영역(361, 336)과 접촉하도록 동시에 형성된다(도 5a 참조). 드레인 영역(337) 및 중간 배선(336)이 드레인 배선(352)에 전기적으로 접속된다.
제 2 형태의 절연막(305b), 제 1 층간 절연막(344), 제 2 층간 절연막(345) 및 제 3층간 절연막(347)이 SiO2 막 또는 SiON 막일 때, CF4 및 O2를 사용하는 건식 에칭에 의해 접촉 홀을 형성하는 것이 양호하다. 또한, 제 2 형태의 절연막(305b), 제 1 층간 절연막(344), 제 2 층간 절연막(345) 및 제 3층간 절연막(347)을 유기 수지막인 경우에, CHF3를 사용하는 건식 에칭에 의해 또는 BHF(버퍼된 수소 플로라이드, HF+NH4F)에 의해 접촉 홀을 형성하는 것이 양호하다. 또한, 제 2 형태의 절연막(305b), 제 1 층간 절연막(344), 제 2 층간 절연막(345) 및 제 3층간 절연막(347)이 다른 재료로 형성되면, 각 막에 대한 에칭 방법 및 에칭제 또는 에칭 가스 형태를 변화시키는 것이 양호하다. 그러나, 접촉 홀이 같은 에칭 방법 및 같은 에칭제 또는 에칭 가스를 사용함에 의해 형성될 수 있다.
저장 캐패시터는 제 1 층간 절연막(344)이 캐패시터 배선(323) 및 중간 배선(346)간에 접촉해서 형성되는 부분에서 형성된다.
다음으로, 제 4 층간 절연막(353)이 유기 수지로 형성된다. 폴리이미드, 폴리아미드, 아크릴 및 BCB(benzocyclobutene)와 같은 유기 수지가 사용될 수 있다. 특히, 우수한 평탄도를 갖는 아크릴을 사용하는 것이 좋은데, 이는 제 4 층간 절연막(353)이 강한 평탄화에 의해 형성되기 때문이다. 아크릴막이 TFT들에 의해 형성된 단계가 충분히 평탄화되는 막 두께로 실시예 1에서 형성된다. 막 두께는 양호하게는 1 내지 5㎛이다(더 양호하게는 2 및 4 ㎛의 사이).
중간 배선(352)에 도달하는 접촉 홀이 제 4층간 절연막(353)에 형성되고, 화소 전극(354)이 형성된다. 인듐 주석 산화물(ITO)이 실시예 1에서 두께110nm로써 형성되고, 패터닝이 형성되고, 화소 전극(354)을 형성한다. 또한, 2 및 20%간의 아연 산화물(ZnO)이 인듐 산화물과 혼합되는 투명 도전막은 사용된다. 화소 전극(354)은 액정 셀의 화소 전극으로 된다.(도 5b 참조)
배향막(355)이 도 6에 도시했듯이 도 5b의 상태에서 액티브 매트릭스 기판 상에 형성된다. 폴리이미드 수지는 액정 디스플레이 소자의 배향막에서 일반적으로 사용된다. 배향막을 형성한 후, 러빙 공정은 형성되어, 액정 분자에 소정의 고정된 프리-틸트각을 준다. 또한, 도 6에 도시하지는 않았지만, 스페이서는 대향 기판 및 액티브 매트릭스 기판간에 설치된다.
다른 한편으로, 대향 전극(357) 및 배향막(358)은 대향측 상의 대향 기판(356)상에 형성된다. 도 6에 도시하지는 않았지만, 대향 기판(356)이 차폐막을 갖는다. 그 경우에 차폐막이 Ti, Cr 또는 Al막 등의 막으로부터 두께 150 내지 300㎚으로 형성된다. 화소부 및 구동 회로를 형성하는 액티브 매트릭스 기판 및 대향 기판이 봉입제(도면에 도시되지 않음)에 의해 결합된다. 필터(도면에 도시되지 않음)는 충전재(또는 환경에 따라 스페이서)에 따라 일정한 간격으로 유지된다. 액정 재료(359)는 기판들간에 주입된다. 공지된 액정 재료는 액정 재료로서 사용된다. 예를 들어, TN액정에 덧붙여서, 전기장에 대해 계속 도전율을 변화시키는 임계값 없는 역자성체로 혼합된 액정을 디스플레이 하는 전자광 응답 특성이 사용될 수 있다. V-형태 전자광 응답 특성을 디스플레이 하는 임계값 없는 역자성체로 혼합된 액정이 있다. 도 6에 도시된 액티브 매트릭스 액정 디스플레이 장치는 완성된다.
실시예 1에서 소스 영역(404), 드레인 영역(405), Loff 영역(406), Lov 영역(407), 채널 형성 영역(408) 및 중간 영역(409)이 화소 TFT(401)의 반도체층에 포함된다. Loff 영역(406)은 제 2 형태의 게이트 절연막(305b)을 통해 게이트 전극(318)에 중첩하지 않도록 형성된다. 또한, Lov 영역(407)은 제 2 형태의 게이트 절연막(305b)을 통해 게이트 전극(318)과 중첩하도록 형성된다. 상기 형태의 구조는 핫 캐리어 효과로 인한 오프 전류를 감소시키는 데 매우 효과적이다.
또한, 이중 게이트 구조는 실시예 1에서 화소 TFT에 대해 사용되나 본 발명에서 화소 TFT용 단일 게이트 구조 또는 다단계 구조를 사용한다. 2개의 TFT들은 이중 게이트 구조를 사용함에 의해 직렬로 효과적으로 연결되어, 오프 전류를 추가로 감소시키는 장점을 갖는다.
또한, 화소 TFT(401)이 실시예 1에서 n채널 TFT이나, n채널 TFT도 사용된다.
실시예 1의 액티브 매트릭스 기판이 화소부에서뿐만 아니라 구동 회로 부에서 최적으로 구조된 TFT의 배치에 따라 매우 높은 신뢰성 및 개선된 성능 특성을 표시한다.
우선, 그 동작 속도에서 강하 없이 핫 캐리어 주입을 감소시키는 구조를 갖는 TFT는 구동 회로부를 형성하는 CMOS 회로의 n채널 TFT(403)로서 사용된다. 본원에서 언급하는 구동 회로는 시프트 레지스터, 버퍼, 레벨 시프터 및 샘플링 회로(샘플 및 홀드 회로) 등의 회로이다. 디지털 구동을 수행할 때, D/A 변환기 회로 등의 신호 변환기 회로가 또한 포함된다.
CMOS 회로의 n채널 TFT(구동 회로 n채널 TFT)(403)의 반도체층은 실시예 1에서 소스 영역(421), 드레인 영역(422), Lov 영역(423) 및 채널 형성 영역(424)을 포함한다.
구동 회로 p채널 TFT(402)의 반도체층이 소스 영역(410), 드레인 영역(411), Lov 영역(412), 채널 형성 영역(413)을 포함한다. Lov 영역(412)은 형성되어 제 2 형태의 게이트 절연막(305b)을 통해 게이트 전극(320)과 중첩한다. 구동 회로 p채널 TFT(402)는 실시예 1에서 Loff 영역을 갖지 않으나 Loff 영역을 갖는 구조도 사용될 수 있다.
채널 길이 방향의 게이트 전극 길이(이하, 간단히 게이트 전극 폭이라 함)는 본 발명과 다르다. 그러므로, 게이트 전극을 마스크로서 사용하는 이온 주입을 수행할 때, 다른 게이트 전극 두께로 인한 이온 주입 깊이 차를 사용함에 의해 제 1 게이트 전극 하에 배치되지 않은 반도체층내의 이온 농도보다 적은 제 1 게이트 전극 하에 배치된 반도체층내의 이온 농도를 만드는 것이 가능하다.
또한, Loff영역이 마스크를 사용해서 형성되어, 제 1 및 제 2 게이트 전극 폭만이 에칭에 의해 제어되야 한다. Loff 영역 및 Lov 영역 위치의 제어는 종래의 예에 비교해 쉽게 된다. 그러므로,Loff영역 및 Lov영역의 정확한 위치 정렬을 갖는 것이 쉽고, 바람직한 특성을 갖는 TFT들을 제조하는 것이 쉽다.
또한, 화소 TFT의 드레인 영역에 접속된 드레인 배선을 종래의 예로써 형성하는 접촉 홀을 형성하도록 게이트 절연막 및 제 1 층간 절연막을 에칭하는 것이 필요하고, 그러므로, 드레인 배선, 캐패시터 배선 및 제 1 층간 절연막에 의해 저장 캐패시터를 형성하는 것이 어렵다. 그러나, 중간 배선이 본 발명의 제 2 및 3층간 절연막간에 새롭게 형성되어, 저장 캐패시터는 화소 TFT의 드레인 배선에 접속된 중간 배선(352), 제 1 층간 절연막(344) 및 게이트 신호선과 같은 시간에 형성된 캐패시터 배선(323)에 의해 형성될 수 있다.
도전형 액정 디스플레이 장치가 실시예 1에서 설명되지만, 본 발명은 그것으로 제한되지 않으며, 반사형 액정 디스플레이 장치도 형성된다. 또한, 화소 TFT에서 n채널 TFT를 사용하는 경우가 실시예 1에서 설명되나 본 발명은 그것으로 제한되지 않으며, p채널 TFT는 화소 TFT에서도 사용될 수 있다.
또한, 화소 TFT에서 Loff영역 및 Lov영역을 형성하는 경우가 실시예 1에서 설명되나 화소 TFT가 Lov영역만을 갖는 구조는 실시예 1에서 설명되나 Loff영역 및 Lov영역을 구동 회로 TFT에서 형성하는 구조가 사용된다.
[실시예 2]
본 발명의 액정 디스플레이 장치의 화소부의 상부 표면 다이어그램은 실시예 2에서 설명된다.
실시예 2의 액정 디스플레이 장치의 상부 표면 다이어그램은 도 7a에 도시된다. 또한, 실시예 2의 액정 디스플레이 장치의 화소부의 회로 다이어그램은 7b에 도시된다. 도면번호(501)는 소스 신호선, 도면번호(502)는 게이트 신호선을 나타낸다. 소스 신호선(501)상에 형성된 배선(503)이 캐패시터 배선이고, 소스 신호선(501)과 중첩한다.
도면번호 504는 화소 TFT이고, 화소 TFT는 반도체층(505)을 갖는다. 게이트 신호선(502)의 일부가 게이트 전극으로서 반도체층(505)상에 형성된다. 반도체층(505)의 소스 및 드레인 영역 중 하나가 소스 신호선(501)에 연결되고, 나머지는 드레인 배선(510)에 의해 중간 배선(511)에 연결된다. 캐패시터 배선(503)은 도면 번호(512)로 표시된 부분에 의해 제 1 층간 절연막(도면에 도시안된)에 연결되고, 저장 캐패시터는 부분(512)에서 캐패시터 배선(503), 제 1 층간 절연막 및 중간 배선(511)에 의해 형성된다.
드레인 배선(510)은 화소 전극(509)에 연결된다
실시예 2를 실시예 1과 자유롭게 결합하는 것이 가능하다.
[실시예 3]
저장 캐패시터를 캐패시터 배선, 제 1 층간 절연막, 및 중간 배선에 형성시킨 구조에 덧붙여서, 저장 캐패시터를 캐패시터 배선, 게이트 절연막 및 반도체층에 의해 형성하는 예가 실시예 3에서 도시된다. 같은 도면 심벌은 도 3a 내지 6에 도시된 부분에 대해 사용된다.
도 8은 실시예 3의 액정 디스플레이 장치의 횡단면 다이어그램을 도시한다. 실시예 3의 액정 디스플레이 장치는 반도체층(600)을 갖고 있다는 점에서 도 5b에 도시된 액정 디스플레이 장치와는 다르다. 나머지 구조는 실시예 1에서 이미 설명되었다. 그러므로, 실시예 1은 실시예 3의 액정 디스플레이 장치의 상세한 구조에 관해 참고로 되고, 그 설명은 생략된다.
반도체층(600)은 제 1 캐패시터 배선(323a) 및 제 2 캐패시터 배선(323b)과 중첩하고, 제 2 형태의 게이트 절연막(305b)을 삽입한다. 반도체층(600)은 채널 형성 영역(603), 상기 채널 형성 영역(603)의 에지 부분과 접촉하도록 형성된 제 1 불순물 영역(602) 및 상기 제 1 불순물 영역(602)과 접촉하도록 형성된 제 2 불순물 영역(601)을 갖는다. 제 1 불순물 영역(602)의 불순물 농도는 제 2 불순물 영역(601)의 불순물 농도보다 낮다. 또한, 제 1 불순물 영역(602)은 제 1 캐패시터 배선(323a)과 중첩하고, 제 2 형태의 게이트 절연막(305b)을 삽입한다.
반도체층(600)의 채널 형성 영역(603)에 채널이 형성되는 전압은 캐패시터 배선(323)에 항시 인가된다.
중간 배선(346)은 드레인 배선(352)에 의해 화소 TFT(201)의 드레인 영역(405)에 전기적으로 접속된다. 또한, 중간 배선(346)은 제 2 층간 절연막(345)에서 형성된 접촉 홀을 통해 제 2 캐패시터 배선(323b)상에서 제 1 층간 절연막(344)과 접촉한다.
저장 캐패시터의 용량 값은 실시예 3의 구조에 따라 증가될 수 있다. 저장 캐패시터의 표면 영역 크기가 증가되면, 액정 디스플레이 장치의 밝음이 개구율의 강하로 인해 감소된다. 그러나, 실시예 3의 구조에서 캐패시터 배선(323), 제 2 형태의 게이트 절연막(305b) 및 반도체층(600)에 의해 형성된 저장 캐패시터는 중간 배선(346), 제 1 층간 절연막(344) 및 캐패시터 배선(323)에 의해 형성된 저장 캐패시터와 중첩하여, 저장 캐패시터의 용량값은 개구율을 낮추지 않고 상승될 수 있다.
화소 TFT가 n채널 TFT인 예가 실시예 3에서 설명되지만, 본 발명은 이것으로 제한되지 않으며, p채널 TFT는 화소 TFT에 대해서도 사용될 수 있다.
실시예 3을 실시예 1 또는 2와 결합해서 실시하는 것이 가능하다.
[실시예 4]
전원 공급선 및 차폐막(블랙 매트릭스)을 동시에 형성하는 예는 실시예 4에서 설명된다. 같은 도면 심벌은 도 3a 내지 6에 도시된 부분에 사용된다.
도 9는 실시예 4의 액정 디스플레이 장치의 횡단면을 도시한다. 실시예 4의 액정 디스플레이 장치는 차폐막(701)을 갖는 다는 점에서 도 5b의 액정 디스플레이 장치와 다르다. 나머지 구조는 실시예 1에서 이미 설명되었다. 그러므로 실시예 1은 실시예 4의 액정 디스플레이 장치의 상세한 구조에 관해 참고로 되며, 그 설명은 생략된다.
중간 배선(345)은 제 2 층간 절연막(345)에 형성된 접촉 홀을 통해 제 2 캐 패시터 배선(323b)상에서 제 1 층간 절연막(344)과 접촉한다.
차폐막(701)은 중간 배선(346)과 같은 시간에 제 2 층간 절연막(345)상에서 형성된다.
화소 TFT의 채널 형성 영역에 주입되는 액정 디스플레이 장치의 외측으로부터의 광으로 인한 오프 전류의 증가는 차폐막(701)을 형성함에 의해 방지될 수 있다.
또한, 중간 배선(346)과 같은 시간에 실시예 4의 차폐막(701)을 형성하는 것이 가능하여, 공정 단계수를 증가시키지 않는다.
광을 통과시키기 어려운 재료에 의해 차폐막(701) 및 중간 배선(346)을 형성한다는 것이 실시예 4에서 매우 중요하다.
화소 TFT가 n채널 TFT인 예가 실시예 4에서 설명되지만, 본 발명은 이것으로 제한되지 않으며, p채널 TFT는 화소 TFT에 대해서도 사용될 수 있다.
또한, 차폐막이 화소 TFT의 채널 형성 영역(408)상에서만 형성되나, 본 발명은 그것으로 제한되지 않는다. 차폐막은 구동 회로 TFT의 채널 형성 영역 상에도 형성된다.
실시예 4를 실시예 1 내지 3과 결합해서 실시하는 것이 가능하다.
[실시예 5]
소스 배선 및 드레인 배선을 형성하기 위해 제 1 형태의 게이트 절연막(305b), 제 1 층간 절연막(344), 제 2 층간 절연막(345), 제 3층간 절연막(347)에서 접촉 홀을 형성하는, 실시예 1의 예와 다른 예가 실시예 5에서 설명된다. 사용된 도면 심벌은 도 3a 내지 6에 도시된 것과 같다.
실시예 5의 액정 디스플레이 장치의 횡단면 다이어그램이 도 10에 도시된다. 실시예 5의 액정 디스플레이 장치는 도 5b에 의해 도시된 액정 디스플레이 장치와 그 접촉 홀 구조에서 다르다. 접촉 홀의 그것을 제외한 구조는 실시예 1과 같고, 실시예 1은 실시예 5의 액정 디스플레이 장치의 상세된 구조에 관해 참조된다. 그 설명은 생략된다.
제 2 층간 절연막(345)의 중간 배선(346)을 형성하도록 접촉 홀을 형성하는 동시에 및 중간 배선(346)을 형성하기 전에, 소스 배선(348 내지 350) 및 드레인 배선(351 및 352)을 형성하는 접촉 홀이 실시예 5에서 제 2 층간 절연막(345)에서 형성된다. 접촉 홀이 그 포인트에서 제 1 층간 절연막(344) 및 제 2 형태의 게이트 절연막(305b)에서 형성되지 않는다.
중간 배선(346)을 형성한 후, 제 3층간 절연막(347)이 형성된다. 접촉 홀이 제 3층간 절연막(347), 제 1 층간 절연막(344) 및 제 2 형태의 게이트 절연막(305b)에서 형성되고, 소스 배선(348 내지 350) 및 드레인 배선(351 및 352)은 형성되어 소스 영역(410,422 및 404), 드레인 영역(411,421 및 405) 및 드레인 배선(346)에 연결된다.
소스 영역(410,422 및 404) 및 드레인 영역(411,421 및 405)에 연결하는 접촉 홀이 실시예 5의 상기 구조로써 제 2 층간 절연막(345)을 에칭하지 않고 형성되고, 에칭이 단순화된다.
n채널 TFT를 화소 TFT로 하는 경우가 실시예 5에서 설명되나, 본 발명은 그것으로 제한되지 않으며, p채널 TFT는 화소 TFT에 대해서도 사용된다.
실시예 5를 실시예 1내지4와 결합하는 것이 가능하다.
[실시예 6]
TFT의 기판 및 반도체층간의 광 차폐막을 형성하는 예가 실시예 6에서 설명된다. 같은 도면 심벌이 도 3a 내지 6에 도시된 부분에 대해 사용된다.
도 11은 실시예 6의 액정 디스플레이 장치의 횡단면 다이어그램이다. 실시예 6의 액정 디스플레이 장치는 차폐막(801)을 갖는 다는 점에서 도 5b의 액정 디스플레이 장치와 다르다. 나머지 구조는 실시예 1에서 이미 설명되었다. 그러므로 실시예 1은 실시예 6의 액정 디스플레이 장치의 상세한 구조에 관해 참고로 되며, 그 설명은 생략된다.
차폐막(801)은 실시예 6의 액정 디스플레이 장치에서 화소 TFT의 반도체층(304)아래에 형성된다. 차폐막(801)은 화소 TFT 반도체층(304)의 채널 형성 영역(408)과 중첩하고, 절연막(실시예 6의 산화막)(803)을 삽입한다.
차폐막(801)은 광을 차폐할 수 있고, 차폐막의 형성 후 재료가 단계의 열처리 공정을 지지할 수 있으면, 차폐막(801)을 어떤 재료를 사용해도 좋다. 광을 통과시키지 않은 금속 및 실리콘 등의 재료를 사용하는 것이 가능하고, W가 실시예 6에서 사용된다. 차폐막(801)의 두께가 0.1 내지 0.5 ㎛ 정도이면 좋다. 또한, 산화막(803)의 두께가 0.5 내지 1.5 ㎛ 정도이면 좋다. 또한, 차폐막(801) 및 반도체층(304)간의 거리가 0.1 내지 0.5 ㎛ 정도이면 좋다.
차폐막이 실시예 6의 화소부에서 형성된 화소 TFT의 반도체층(304)하에서만 형성된다. 차폐막이 구동 회로의 TFT의 반도체층(302 및 303)하에서 비슷하게 형성된다.
기판의 하부 측으로부터 채널 형성 영역으로 주입된 광으로 인한 TFT 오프 전류의 증가는 실시예 6의 상기 구조에 따라 방지된다.
산화막(803)이 평탄화된 표면을 갖지 않는다면, 산화막(803) 상부 상에 형성된 반도체층은 결정화동안 일정하게 결정화되지 않는 것이 문제로 된다. 반도체층이 산화막(803)상에 직접적으로 형성되고, 그러므로 반도체층을 형성하기 전에 산화막(803)의 표면을 평탄화하는 것이 좋다.
예를 들어, 산화막(803)이 CMP(화학 기계적 연마)에 의해 평탄화될 수 있다. CMP 연마는 공지된 방법으로 수행될 수 있다.
실리카겔 및 촉매 용액의 합성물을 사용하는 연마는 실시예 6에서 수행된다. 연마는 압력 100kg/㎠을 연마 패드에 인가함에 의해 촉매 용액에서 수행된다. 연마동안 압력이 범위 50 내지 150 kg/㎠내에서 선택될 수 있다. 또한, 연마되는 표면 및 연마 패드간에 간격 0.1㎛으로 연마가 수행된다.
TFT 오프 전류는 억제될 수 있고 반도체층의 결정성의 불균일성은 상기 구조에 따라 방지될 수 있다.
화소 TFT가 n채널 TFT인 예가 실시예 6에서 설명되지만, 본 발명은 이것으로 제한되지 않으며, p채널 TFT는 화소 TFT에 대해서도 사용될 수 있다.
실시예 6을 실시예 1 내지 5중 어느 것과도 결합해서 실시하는 것이 가능하다.
[실시예 7]
소스 신호선을 형성한 후 게이트 신호선을 형성하는 예는 실시예 7에서 설명된다.
도 12a는 실시예 7의 액정 디스플레이 장치의 상부 표면 다이어그램을 도시한다. 도 12b는 라인 A-A'을 따라 절단된 도 12a의 횡단면도이다.
도면번호(901)는 소스 신호선, 도면번호(902)는 게이트 신호선을 나타낸다. 게이트 신호선(501)하에서 형성된 배선(903)이 중간 배선이고, 배선(903)이 게이트 신호선(902)과 중첩한다.
도면번호 904는 화소 TFT이고, 화소 TFT는 반도체층(905)을 갖는다. 게이트 신호선(902)에 접속된 게이트 전극(920)이 반도체층(905)상에 형성된다. 반도체층(905)의 소스 및 드레인 영역 중 하나가 소스 배선(921)에 의해 소스 신호선(901)에 연결되고, 나머지는 드레인 배선(910)에 의해 캐패시터 배선(911)에 연결된다. 중간 배선(903)은 도면 번호(912)로 표시된 부분에 의해 제 1 층간 절연막(923)에 연결되고, 저장 캐패시터(912)는 중간 배선(903), 제 1 층간 절연막(923) 및 캐패시터 배선(911)에 의해 형성된다.
드레인 배선(910)은 화소 전극(909)에 연결된다
중간 배선(903)은 본 발명에서 제 2 층간 절연막(924) 및 제 3층간 절연막(925)간에 형성된다. 전원 공급선이 게이트 신호선(902)과 중첩하여 형성되고, 개구율이 증가될 수 있다.
[실시예 8]
촉매 성분을 사용하는 열처리 결정화 방법에 의해 본 발명에서 반도체층으로서 사용되는 결정화 반도체막을 형성하는 예가 실시예 8에서 설명된다. 촉매 성분 사용할 때 일본 특허 공개 공보 제 헤이 7-130652 및 8-78329호에서 개시된 기술을 사용하는 것이 좋다.
일본 특허 공개 공보 제 헤이 7-130652 호에서 개시된 기술을 본 발명에 적용하는 예는 도 13a 및 13b에 도시된다. 실리콘 산화막(1202)이 우선 기판(1201)상에 형성되고, 비정질 실리콘막(1203)이 실리콘 산화막(1202)상에 형성된다. 또한, 웨이트로 니켈 10ppm을 함유하는 니켈 아세테이트 용액이 인가되어, 층(1204)을 포함하는 니켈을 형성한다(도 13a 참조).
다음에, 수소 분리 과정을 1시간동안 수행한 후, 온도 500내지 650℃로의 열처리는 550℃에서 4내지 12시간동안 예를 들어, 8시간동안 수행되어, 결정 실리콘 막(1205)을 형성한다. 그렇게 얻어진 결정 실리콘막(1205)은 우수한 결정성을 갖는다(도 13b 참조).
또한, 일본 특허 공개 공보 제 헤이 8-78329 호에서 개시된 기술은 촉매 성분의 선택적 첨가에 따라 비정질 반도체막을 선택적으로 결정화하는 것이 가능한 것이다. 상기 기술을 본 발명에 적용하는 경우는 도 14a 및 14b에 의해 설명된다.
실리콘 산화막(1302)은 유리 기판(1301)상에 우선 형성되고, 비정질 실리콘막(1303) 및 실리콘 산화막(1304)은 연속해서 실리콘 산화물막(1302)상에 형성된다.
실리콘 산화물막(1304)은 다음에 패터닝되고, 개방부(1305)는 선택적으로 형성된다. 웨이트로 니켈 10ppm을 함유하는 니켈 아세테이트 용액이 인가된다.
니켈 함유층(1306)이 형성되어, 니켈 함유층(1306)은 개방부(1305)의 하부 상에만 비정질 실리콘막(1302)과 접촉한다(도 14a 참조).
열처리는 4 및 24시간 사이동안 500 내지 650℃, 예를 들어 14시간동안 570℃로 수행되어 결정화 실리콘막(1307)이 형성된다. 니켈을 함유하는 비정질 실리콘막의 부분이 우선 상기 결정화 공정으로써 결정화되고, 결정화가 수평 방향으로 진행한다. 그렇게 형성된 실리콘막(1307)은 로드(rod) 형태 또는 바늘 형태의 결정의 수집이고, 그 결정 각각이 미세구조로 볼 때 지정된 방향성을 가지면서 성장된다. 그러므로 이 결정화는 정렬된 결정성의 장점을 갖는다(도 14b 참조).
니켈에 덧붙여서, 게르마늄(Ge), 철(Fe), 팔라디움(Pd), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au)이 상기 2개의 결정화 기술에서 사용되는 촉매 성분으로서 사용된다.
상기 기술을 사용해서 형성된 결정 반도체막(결정 실리콘막 및 결정 실리콘 게르마늄막 등의 막을 포함하는)이 수행된다. 우수한 특성이 실시예 8의 기술을 사용해서 형성된 결정 반도체막으로부터 제조된 TFT로써 얻어지고, 그러므로 고 신뢰도가 요구된다. 그러나, 본 발명의 TFT 구조를 사용함에 의해, 실시예 8의 기술을 사용해서 최대로 TFT를 제조하는 것이 가능하다.
다음에, 실시예 1에서 사용된 반도체층을 형성하는 방법으로서 촉매 성분을 사용해서 초기막으로서 비정질 반도체막으로부터 결정 반도체막을 형성한 후 결정 반도체막으로부터 촉매 성분을 제거하는 공정을 수행하는 예가 도 15a 및 15b를 참고로 설명된다. 일본 특허 공개 공보 제 헤이 10-135468 호에 기록된 기술 또는 일본 특허 공개 공보 제 헤이 10-135469 호에서 기록된 기술이 실시예 8의 방법으로서 사용된다.
상기 일본 특허 출원에서 기록된 기술은 결정화후 인의 게터링 작용을 사용함에 의해 비정질 반도체막을 결정화할 때 사용된 촉매 성분을 제거하는 것이다. 결정 반도체막 내의 촉매 성분 농도는 상기 기술을 사용함에 의해 1×1017atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤로 감소된다.
통상적으로 코닝사의 #1737 기판인 비-알칼리 유리 기판이 본원에서 사용된다. 실시예 4에 도시된 결정 기술을 사용해서 기저막(1402) 및 결정 실리콘막(1403)을 형성하는 상태는 도 15a에 도시된다. 마스크로서 사용되는 실리콘 산화막(1404)은 결정 실리콘막(1403)의 표면 상에서 두께 150㎚으로 형성되고, 개방부는 패터닝에 따라 형성되어, 결정 실리콘막을 노출시키는 영역을 형성한다. 인을 첨가하는 공정이 수행되어, 결정 실리콘막에서 인 첨가된 영역(1405)을 형성한다.
열처리가 5 및 24시간 사이의 질소 분위기에서 550 내지 800℃로, 예를 들어 12시간동안 600℃에서 상기 상태로 수행되고, 결정 실리콘막의 인 첨가된 영역(1405)은 게터링 사이트로서 작용하고 결정 실리콘막(1403)에 남아있는 촉매 성분이 인 첨가된 영역(1405)으로 분리된다. 결정 공정에서 사용된 촉매 성분 농도를 1×1017atoms/㎤ 이하로 감소시키는 결정 실리콘막이 에칭에 의해 마스킹 실리콘 산화막(1404) 및 인 첨가된 영역(1405)을 제거함에 의해 얻어질 수 있다. 결정 실리콘막이 본 발명의 TFT의 반도체층과 같이 사용될 수 있다.
[실시예 9]
본 발명의 액정 디스플레이 장치를 구동하는 방법이 설명된다. 본 발명의 액정 디스플레이 장치의 예의 블록 다이어그램은 도 16에 도시된다.
도면 번호(1601)는 소스 신호선 구동 회로, 도면 번호(1602)는 게이트 신호선 구동 회로, 도면 번호(1603)는 화소부를 나타낸다. 소스 신호선 구동 회로 및 게이트 신호선 구동 회로 각각이 실시예 9에 형성되나, 본 발명은 이 구조로 제한되지 않는다. 2개의 소스 신호선 구동 회로는 형성되고, 2개의 게이트 신호선 구동 회로는 또한 형성된다.
소스 신호선 구동 회로(1601)는 시프트 레지스터 회로(1601_1), 레벨 시프트 회로(1601_2), 샘플링 회로(1601_3)를 갖는다. 레벨 시프트 회로(1601_2)가 필요시 사용되고, 사용될 필요가 없다. 또한, 레벨 시프트 회로(1601_2)가 실시예 9에서 시프트 레지스터 회로(1601_1) 및 샘플링 회로(1601_3)간에 형성되나, 본 발명은 이 구조로 제한되지 않는다. 레벨 시프트 회로(1601_2)가 시프트 레지스터 회로(1601_1)내에 포함하는 구조도 사용된다.
클록 신호(CL) 및 개시 펄스 신호(SP)는 시프트 레지스터 회로(1601_1)로 입력된다. 비디오 신호를 샘플링하도록 샘플링 신호는 시프트 레지스터 회로(1601_1)로부터 출력된다. 출력 샘플링 신호는 레벨 시프트 회로(1601_2)로 입력되고, 그 전위 진폭이 증가되고, 그것이 출력이다.
레벨 시프트 회로(1601_2)로부터 출력된 샘플링 신호는 샘플링 회로(1601_3)에 입력된다. 비디오 신호는 비디오 신호선(도시되지 않음)을 통해 같은 시간에 샘플링 회로(1601_3)에 입력된다.
입력 비디오 신호는 샘플링 신호에 따라 샘플링 회로(1601_3)에서 샘플링되고, 그 결과는 소스 신호선(1604)을 통해 기설정된 화소에 입력된다.
소스 신호선 구동 회로(1601)에 접속된 소스 신호선(1604) 및 게이트 신호선 구동 회로(1602)에 접속된 게이트 신호선(1605)은 화소부(1603)에서 교차한다. 화소(1606)의 박막 트랜지스터(화소 TFT), 액정을 대향 전극 및 화소 전극간에 삽입하는 액정 셀(1608) 및 저장 캐패시터(1609)는 소스 신호선(1604) 및 게이트 신호선(1605)에 의해 포위된 영역에서 형성된다.
화소 TFT(1607)는 게이트 신호선(1605)을 통해 게이트 신호선 구동 회로(1602)로부터 입력된 선택 신호에 따라 동작한다. 소스 신호선(1604)에 입력되는 샘플링되었던 비디오 신호가 화소 TFT(1607)에 의해 및 기설정된 화소 전극으로 기록된 같은 시간에 선택된다.
소스 신호선 구동 회로(1601) 및 게이트 신호선 구동 회로(1602)는 실시예 9에서 화소부를 형성한 기판 상에 형성되고, 본 발명은 이것에 의해 제한되지 않는다. 소스 신호선 구동 회로(1601) 및 게이트 신호선 구동 회로(1602)는 IC칩 상에도 형성될 수 있고 FPC 또는 TAB를 통해 화소부(1603)에 연결된다.
또한, 본 발명의 액정 디스플레이 장치를 구동하는 방법은 실시예 9에 도시된 구동 방법에 의해 제한되지 않는다.
실시예 9를 실시예 1내지 9와 결합하는 것이 자유롭게 가능하다.
[실시예 10]
제 1 형태의 도전층을 형성하는 제 1 에칭 공정이 실시예 1의 에칭 조건중 한 세로 수행되나, 막 감소 및 게이트 절연막의 형태에서 균일성을 증가시키도록 복수의 에칭 조건 세트 하에서도 수행된다. 2개의 에칭 조건 세트 하에서 제 1 에칭 공정을 수행함에 의해 제 1 형태의 도전층을 형성하는 예는 실시예 10에 도시된다.
또한, 도전층의 양측이 테이퍼된 형상을 갖도록 형성되고, LDD 영역이 본 발명에서 채널 형성 영역의 양측에서 형성된다. 그러나, 실시예 10은 도 18a 내지 18d의 구동 회로의 n채널 TFT에서 도전층 근처의 한 측의 확대도 사용해서 제조하는 공정에 따라 설명된다. 간단히 하기 위해, 기저막 및 기판은 도면에 도시하지 않았다.
우선, 도 3b의 상태와 같은 상태가 실시예 1에 따라 얻어진다. 그러나, Ta가 실시예 1에서 제 1 도전막으로서 사용되지만, 매우 높은 열 저항을 갖는 TaN은 제 1 도전막으로서 실시예 10에서 사용된다. 제 1 도전막이 막 두께 20 내지 100㎚로 형성되고, 제 2 도전막이 막 두께 100 내지 400㎚로 형성된다. TaN으로부터 막 두께 30㎚로 제조된 제 1 도전막 및 막 두께 370㎚를 갖는 W로부터 제조된 제 2 도전막이 실시예 10에서 박층화된다.
제 1 형태의 마스크(1505a)는 레지스트로부터 형성되고, 에칭이 ICP에 의해 수행되고, 제 1 형태의 제 2 도전층(1504a)이 형성된다. CF4, Cl2 및 O2의 합성 가스가 TaN에 대한 고 선택도를 갖는 에칭 가스로서 사용되고, 도 18a에 도시된 상태는 얻어질 수 있다. 몇 개의 에칭 조건, 및 제 2 도전층(W)의 에칭율, 제 1 도전층(TaN)의 에칭율 및 제 2 도전층(W)의 사이각에 대한 그 관계가 표 1에 도시된다.
Figure 112001006875922-pat00003
＊)셀의 ""는 W표면이 에칭시 감소되기 때문에 그 측정이 불가능하다는 것을 표시함
사이각은 도 18a의 상부 우측 다이어그램에 도시했듯이 본 명세서에서 재료층의 수평면 및 측면간에 형성된 각을 표시한다. 또한, 편리성을 위해, 사이각을 갖는 측면은 테이퍼된 부분이라 하고, 테이프를 갖는 부분이 본 명세서를 통해 테이퍼된 부분으로서 불린다.
또한, 제 2 도전층(W)의 수평면 및 측면간에 형성된 각(사이각 α1)은 예를 들어 제 1 에칭 조건과 같이 표 1 내에서 조건 4 내지 15 중 하나를 사용함에 의해 범위 19 내지 70도로 자유롭게 세팅된다.
또한, 도 18a에서, 도면 번호(1501)는 반도체층을, 도면 번호(1502)는 게이트 절연막을, 및 도면 번호(1503)는 제 1 도전막을 나타낸다.
에칭이 제자리에 남겨진 마스크(1505a)로써 제 2 에칭 조건으로 수행되고, 제 1 형태의 도전층(1503a)을 형성한다. 게이트 절연 영역(1502)이 제 2 에칭 조건하에서 에칭 수행시 어느 정도 에칭되어, CF4 및 Cl2로부터 제조된 합성 가스는 제 2 에칭 조건하에서 에칭 가스로서 사용된다. 예를 들어, 표 1의 조건 1 내지 3은 제 2 에칭 조건으로서 사용된다. 게이트 절연막(1502)의 막 감소는 제 1 에칭 공정을 2개의 에칭 조건 세트로써 수행함에 의해 억제될 수 있다.(도 18b 참조).
도 18b의 제 1 형태의 제 2 도전층(1504a)이 제 2 에칭 조건하에서 에칭을 수행할 때 어느 정도 에칭된다. 그러나, 그 양은 미세하여(대략 0.15㎛, 즉 전체 라인폭의 0.3㎛), 도 18a와 같은 형태를 갖는 도면에서 도시된다.
제 2 에칭 공정이 제자리에 남겨진 마스크(1505a)로써 제 2 에칭 조건으로 수행되어, 도 18c에 도시된 제 2 형태의 도전층이 얻어진다. 에칭이 실시예 10에서 제 2 에칭 공정으로서 CF4,Cl2 및 O2로부터 제조된 합성 가스를 사용해서 에칭 조건하에서 수행된다. 표 1의 조건 4 내지 15는 에칭 조건으로서 사용되고, 에칭 시간은 알맞게 결정된다. 또한, 채널 길이 방향의 각 도전층 폭이 에칭 조건에 따라 자유롭게 세트된다. 제 2 형태의 마스크(1505b), 제 2 형태의 제 1 도전층(1503b), 제 2 형태의 제 2 도전층(1504b) 및 제 2 형태의 게이트 절연막(1502b)은 제 2 에칭 공정에 의해 형성된다.
제 2 형태의 제 1 도전층(1503b)이 제 1 게이트 전극에 대응하고, 제 2 형태의 제 2 도전층(1504b)이 실시예 10에서 제 2 게이트 전극에 대응한다.
사이각(α1)보다 큰 사이각(α2)은 제 2 형태의 제 2 도전층(1504b)에 형성되고, 극히 적은 사이각(β)은 제 2 형태의 제 1 도전층(1503b)에 형성된다.
제 1도핑 공정이 제자리에 남겨진 마스크(1505b)로써 수행된다(도 18c 참조). N형 도전하는 인이 마스크로서 제 2 형태의 제 2 도전층(1504b)으로서 인 도핑을 사용해서 반도체층(1501)에 첨가된다. 또한, 제 1도핑 공정이 마스크(1505b)를 남겨두는 상태에서 수행되나, 제 1도핑 공정이 마스크(1505b)를 제거한 후 수행된다.
불순물 영역(1501a 및 1501b)이 제 1도핑 공정에 따라 형성된다. 또한, 반도체층이 제 2 도전층과 중첩하고, 게이트 절연막 및 제 1 도전막을 삽입하고, 채널 형성 영역으로 된다. 도면에 도시되지는 않았지만, 불순물 영역(1501a 및 1501b)이 채널 형성 영역의 양측 상에 형성되고 선형 대칭을 갖는다.
또한, 도핑시 이온 침투 깊이는 반도체 상에 배치된 재료층의 막 두께가 두꺼울수록 얇아진다. 그러므로, 제 1 도전층과 중첩하고, 게이트 절연막, 즉 제 1 LDD 영역(Lov 영역)이 삽입되는 불순물 영역(1501a)이 테이퍼된 측면에 의해 사이각(β)의 영향을 받고, 반도체층 내에 첨가된 불순물 원소 농도는 변화한다. 불순물 원소 농도는 막 두께가 증가할 수록 감소하고, 불순물 원소 농도는 막 두께가 얇을수록 증가한다.
또한, 제 2 에칭 공정을 수행시 에칭 조건에 따라 게이트 절연막에 테이퍼된 부분을 형성하는 경우가 있다. 반도체층이 이 경우에 테이퍼된 부분에 의해 영향을 받고, 반도체층 내에서 첨가된 불순물 원소 농도는 변화한다.
다른 한편으로, 게이트 절연막의 막 두께는 제 1 도전층, 즉 제 2 LDD 영역(Loff 영역)과 중첩하지 않는 불순물 영역(1501b)에서 거의 일정하여, 불순물 농도는 거의 일정하다.
도면에 도시하지는 않았지만, 레지스트 마스크는 형성되어 화소 TFT의 부분을 덮는다. 화소 TFT에서 Loff 영역 길이는 레지스트 마스크의 크기를 제어함에 의해 결정된다.
제 2도핑 공정이 수행된다. 반도체에 대해 단일 도전형인 n형 도전하는 인을 부여하는 불순물 원소가 마스크로서 제 2 형태의 제 1 도전층(1503b) 및 제 2 형태의 제 2 도전층(1504b)으로써 인 도핑을 사용해서 반도체층(1501)에 첨가된다. 제 2도핑 공정은 제 1도핑 공정에서 보다 높은 농도의 도핑을 수행하고, 불순물 영역(1501c 및 1501d)이 형성된다.
제 1도핑 공정에 의해 첨가된 불순물 농도에 덧붙여서, 불순물 영역(1501d), 즉 소스 영역 또는 드레인 영역이 제 2도핑 공정에 따라 더 높은 농도로 된다.
또한, 불순물 영역(1501c)이 도핑되지 않는 데 왜냐하면 그것이 제 1 도전층과 중첩하기 때문이고, 그것은 불순물 영역(1501a)과 동일한 농도 분포를 갖는다. 불순물 영역(1501c)이 제 1 LDD이다. 그러나, 불순물 영역(1501c)이 도핑 조건에 따라 더 높은 농도를 갖게된다. 그 경우에, 그것은 제 1도핑 공정과 비슷한 제 2도핑 공정에서 사이각(β)으로 측면을 갖는 테이퍼된 부분에 의해 영향을 받는다.
다른 한편으로, 레지스트 마스크에 의해 덮여지지 않는 화소 TFT의 일부만이 도핑되어, 소스 영역 또는 드레인 영역을 형성한다. 또한, 레지스트 마스크에 의해 덮여지고 도전층과 중첩하지 않는 제 2 LDD 영역(1501b)이 남게 된다.
화소 TFT의 레지스트 마스크는 다음에 제거된다.
도 6b의 액티브 매트릭스 기판은 도 4c로부터 실시예 1의 공정에 따라 연속 공정을 수행함에 의해 제조된다.
구동 회로 n채널 TFT 및 화소 TFT는 상기 방법에 따라 분리해서 제조된다.
구동 회로 n채널 TFT는 제 2 도전층과 중첩하고 게이트 절연막이 삽입되는 채널 형성 영역과; 상기 채널 형성 영역의 양측상의 제 1 LDD 영역; 및 상기 제 1 LDD 영역과 접촉하는 소스 영역 또는 드레인 영역으로 구성된다. 화소 TFT는 제 2 도전층과 중첩하고 게이트 절연막이 삽입되는 채널 형성 영역과; 상기 채널 형성 영역의 양측상의 제 1 LDD 영역; 및 상기 제 1 LDD 영역과 접촉하는 제 2 LDD 영역; 및 상기 제 2 LDD 영역과 접촉하는 소스 영역 또는 드레인 영역으로 구성된다.
또한, 제 1 도전층과 중첩하고 게이트 절연막이 삽입되는 제 1 LDD 영역은 채널 형성 영역으로부터의 거리가 증가함에 따라 농도가 증가하는 불순물 원소 농도 분포를 갖는다. 상기 제 1 LDD의 불순물 농도가 적어도 1×1017 내지 1×1018 atoms/㎤의 범위에 있는 농도 변화도를 갖는 영역을 포함한다. LDD 영역이 상기 형태의 연속 농도 분포를 가지면, 오프 전류를 낮추는 데 효과적이다. 또한, 제 1 LDD 영역의 길이 방향의 길이가 증가할수록 신뢰도는 증가한다.
실제로, 구동 회로 p채널 TFT로의 붕소 도핑 공정(도 4c 참조)에서 영역(149 내지 152)에 포함된 붕소는 제 1 도핑 공정과 비슷한, 테이퍼된 형상을 반도체층 상에 위치시키는 제 1 도전층의 두께에 의해 영향을 받고, 불순물 영역 내에 첨가된 불순물 원소 농도는 변화한다. 불순물 농도는 막 두께가 두꺼울수록 감소되고, 불순물 농도는 막 두께가 얇아질수록 증가한다.
실시예 10을 실시예 1 내지9와 자유롭게 결합하는 것이 가능하다.
또한, 실시예 10의 에칭 가스(CF4 및 Cl2의 가스 혼합물)를 SF6 및 Cl2의 가스 혼합물로 대체하거나 CF4, Cl2 및 O2의 가스 혼합물을 SF6, Cl2 및 O2의 가스 혼합물로 대체할 때, 게이트 절연막(1502)의 선택도는 매우 높아서, 막 감소는 더 억제된다.
[실시예 11]
제 2 형태의 제 1 게이트(TaN)는 실시예 10에 기록된 조건과 같은 에칭 조건에 따라 각종 형태로 된다. 시뮬레이션 및 비교는 도 19a의 형상 A 및 도 19b의 형상 B의 실시예 11에서 수행된다.
실시예 10에서 도시된 형상 A가 도 19a에 도시된다. 도 19a는 도 18d와 동일하고, 같은 도면 부호가 사용된다. 도 20은 Lov(채널 길이 방향의 Lov 영역의 길이) 길이를 0.4㎛, 0.8㎛ 및 1.5㎛으로 세팅하는 경우의 전자 온도 및 도 19a에서 15 내지 40㎚으로 세트된 제 1 게이트 전극(TaN)의 막 두께와의 관계를 도시하는 그래프이다. 그러나, 시뮬레이션은 제 1 게이트 전극측 표면의 일부에서 변화된 사이각으로서 수행되고, 그 변화의 위치는 횡단면에서 보이듯이 및 상부 표면으로부터 보일 때 제 1 게이트 전극 에지 부분으로부터 0.13㎛만큼 분리된 위치에서 게이트 절연막으로부터 막 두께 10㎚에 있다.
또한, 도 19b는 실시예 11의 형상 B를 도시한다. 도 19b는 도 19a와 다르고, 사이각이 측면의 일부에서 변하는 위치가 없다. 사이각 γ이 형성된다.
시뮬레이션은 도 19b에 도시된 제 1 게이트 전극(1700)에서 비슷하게 수행되고, Lov 길이를 0.4㎛, 0.8㎛ 및 1.5㎛으로 하는 경우의 전자 온도 및 15 내지 40㎚으로 세트된 제 1 게이트 전극(TaN)의 막 두께와의 관계가 도 21에 도시된다.
시뮬레이션이 도 23에 도시된 채널 길이 방향의 불순물 원소의 농도 분포를 사용해서 수행된다.
또한, TaN 막 두께를 30㎚로 하는 도 19b에 도시된 제 1 게이트 전극(1700), 채널 길이 방향의 전기장 강도 및 Lov 영역 길이간의 관계, 및 전자 온도 및 Lov 길이간의 관계가 도 22에 도시된다. 전기장 강도 및 전자 온도의 도 22에 도시된 경향은 대략 같다. 그러므로 그것은 온도가 낮을수록 TFT가 저하하는 경향이 적다는 것을 보여준다.
도 21 및 도 22와 비교할 때, 도 21에 도시된 19b의 형상은 낮은 전자 온도를 도시한다. 환언해서, TFT 저하의 견지에서 알 수 있듯이, 도 19b의 형상을 사용하는 것은 양호하며, 이는 전자 온도가 낮아지기 때문이다.
또한, Lov 길이가 1.5㎛일 때, 전자 온도는 낮아서 긴 Lov 길이가 좋다라고 추론할 수 있다.
실시예 11을 실시예 1내지 10과 자유롭게 결합하는 것이 가능하다.
[실시예 12]
본 발명의 액정 디스플레이 장치는 다양한 전자 기기에서 디스플레이 매체로서 사용될 수 있다.
전자 기기로는 비디오 카메라; 디지털 카메라; 프로젝터(후면형 또는 전면형); 헤드 장착형 디스플레이 장치(고글형 디스플레이 장치); 게임 장치; 자동차 네비게이션 시스템; 개인 컴퓨터; 휴대용 정보 단말기(이동 컴퓨터, 휴대용 전자 또는 전자 북 등) 등이다. 전자 기기의 예가 도 17a 내지 도 17f에 도시된다.
도 17a는 케이싱(2001), 지지 스탠드(2002), 디스플레이부(2003) 등을 포함하는 이미지 디스플레이 장치를 도시한다.
도 17b는 본체(2101), 디스플레이부(2102), 사운드 입력부(2103), 조작 스위치(2104), 배터리(2105) 및 이미지 수신부(2106)를 포함하는 비디오 카메라를 도시한다. 본 발명은 디스플레이부(2102)에 적용될 수 있다.
도 17c는 본체(2201), 신호 케이블(2202), 헤드 고정 밴드(2203), 스크린부(2204), 광시스템(2205), 디스플레이부(2206) 등을 포함하는 헤드 장착형 표시기의 일부(우측면)를 도시한다. 본 발명은 디스플레이부(2206)에 적용된다.
도 17d는 본체(2301), 기록 매체(DVD 등)(2302), 조작 스위치(2303), 디스플레이부((a)2304 및 (b)2305) 등을 포함하는 기록 매체(특히, DVD 재생 장치)로 설치된 이미지 재생 장치를 도시한다. 디스플레이부((a)2304)는 주로 이미지 정보를 표시하는 데 사용한다. 디스플레이부((b)2305)는 문자 정보를 표시하는 데 주로 사용된다. 본 발명은 디스플레이부((a)2304 및 (b)2305)에 적용될 수 있다. 기록 매체로 설치된 이미지 재생 장치는 가족 게임 기기와 같은 장치를 포함한다.
도 17e는 본체(2401), 이미지 입력부(2402), 디스플레이부(2403) 및 키보드(2404)를 포함하는 개인 컴퓨터를 도시한다.
도 17f는 본체(2501), 디스플레이부(2502) 및 암부(2503)로 구성되는 고글형 표시기를 도시한다. 본 발명은 디스플레이부(2502)에 적용될 수 있다.
본 발명의 응용 가능한 범위는 상기 도시했듯이 매우 넓고, 본 발명을 모든 분야의 전자 기기에 적용할 수 있다. 또한, 실시예 12의 전자 기기는 실시예 1 내지 실시예 11을 자유롭게 결합하는 구성을 사용해서 실현될 수 있다.
길이 방향(캐리어가 이동하는 방향)의 제 1 및 제 2 게이트 전극의 길이(이하에서는 게이트 전극 폭으로 간단히 말함)는 상기 언급했듯이 본 발명과 다르다. 제 2 게이트 전극 하에 배치된 반도체층내의 이온 농도가 마스크로서 제 1 및 제 2 게이트 전극을 사용해서 이온 주입을 수행할 때 게이트 전극 두께의 차로 인한 이온 침투 깊이 차를 이용함에 의해 제 1 게이트 전극 하에 위치되고 제 2 게이트 전극 하에 위치되지 않는 반도체층내의 이온 농도보다 낮게 하는 것이 가능하다. 또한, 제 1 게이트 전극 하에 위치되나 제 2 게이트 전극 하에 위치되지 않은 반도체층내의 이온 농도가 제 1 게이트 전극 하에 위치되지 않은 반도체층내의 이온 농도보다 낮게 하는 것이 가능하다.
또한, 마스크를 사용해서 Loff 영역을 형성하기 위해서는 제 1 및 제 2 게이트 전극만이 에칭에 의해 제어되야 한다. Loff 영역 및 Lov 영역의 위치 제어는 종래의 예와 쉽게 비교된다. 그러므로 Loff 영역 및 Lov 영역의 정확한 위치 정렬이 쉽고, 또한 바람직한 특성을 TFT를 제조하는 것이 쉽다
또한, 중간 배선이 제 2 층간 절연막 및 제 3층간 절연막간에 형성된다. 그러므로 중간 배선이 게이트 신호선 또는 소스 신호선과 중첩하여 형성될 수 있고, 결과적으로 개구율이 증가될 수 있다.

Claims (35)

  1. 전자 기기에 있어서:
    절연 표면을 갖는 기판;
    상기 절연 표면 상에 형성되고, 채널 형성 영역, LDD 영역, 및 소스 및 드레인 영역들을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역의 길이 방향의 상기 제 1 도전막의 폭이 상기 제 2 도전막의 폭보다 더 크고;
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 완전히 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하고,
    상기 게이트 절연막은 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮이는 영역에서의 제 1 두께 및 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮이지 않는 영역에서의 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께보다 작은, 전자 기기.
  2. 전자 기기에 있어서:
    절연 표면을 갖는 기판;
    상기 절연 표면 상에 형성되고, 채널 형성 영역, LDD 영역, 및 소스 및 드레인 영역들을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역의 길이 방향의 상기 제 1 도전막의 폭이 상기 제 2 도전막의 폭보다 크고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 완전히 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 게이트 절연막은 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮이는 영역에서의 제 1 두께 및 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮이지 않는 영역에서의 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께보다 작은, 전자 기기.
  3. 전자 기기에 있어서:
    절연 표면 상에 형성되고, 채널 형성 영역, LDD 영역, 및 소스 및 드레인 영역들을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극으로서, 상기 제 1 도전막은 에지 부분의 단면에서 테이퍼된 형상(tapered shape)을 갖는, 상기 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역의 길이 방향의 상기 제 1 도전막의 폭이 상기 제 2 도전막의 폭보다 크고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 게이트 전극과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 게이트 전극과 중첩하고,
    상기 게이트 절연막은 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮이는 영역에서의 제 1 두께 및 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮이지 않는 영역에서의 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께보다 작은, 전자 기기.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 LDD 영역은, 상기 제 2 게이트 전극을 마스크로 하여 상기 반도체층에 불순물 원소를 첨가하는 것에 따라 자기-정렬 방식으로 형성되는, 전자 기기.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 LDD 영역은, 적어도 1×1017 내지 1×1018 atoms/㎤의 범위에서 상기 채널 형성 영역으로부터 거리가 증가함에 따라 증가하는 상기 불순물 원소 농도의 변화도를 갖는 영역을 포함하는, 전자 기기.
  8. 삭제
  9. 삭제
  10. 전자 기기로서:
    절연 표면 상에 형성된 반도체층, 상기 반도체층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극, 및 상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 각각 갖는 화소 TFT 및 구동 회로 TFT를 포함하는, 상기 전자 기기에 있어서,
    상기 화소 TFT의 상기 반도체층은,
    상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하는 채널 형성 영역;
    상기 채널 형성 영역과 접촉하고, 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하는 제 1 LDD 영역;
    상기 제 1 LDD 영역과 접촉하는 제 2 LDD 영역; 및
    상기 제 2 LDD 영역과 접촉하는 소스 영역 또는 드레인 영역을 포함하고,
    상기 구동 회로 TFT의 상기 반도체층은,
    상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하는 채널 형성 영역;
    상기 채널 형성 영역과 접촉하고, 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하는 제 3 LDD 영역; 및
    상기 제 3 LDD 영역과 접촉하는 소스 영역 또는 드레인 영역을 포함하고,
    상기 채널 형성 영역의 길이 방향의 상기 제 1 도전막의 폭이 상기 제 2 도전막의 폭보다 큰, 전자 기기.
  11. 전자 기기에 있어서:
    절연 표면 상에 형성된 반도체층, 상기 반도체층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극, 및 상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 각각 갖는 화소 TFT 및 구동 회로 TFT를 포함하고,
    상기 화소 TFT의 상기 반도체층은,
    상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하는 채널 형성 영역;
    상기 채널 형성 영역과 접촉하고, 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하는 제 1 LDD 영역;
    상기 제 1 LDD 영역과 접촉하는 제 2 LDD 영역; 및
    상기 제 2 LDD 영역과 접촉하는 소스 영역 또는 드레인 영역을 포함하고,
    상기 구동 회로 TFT의 상기 반도체층은,
    상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하는 채널 형성 영역;
    상기 채널 형성 영역과 접촉하고, 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 완전히 중첩하는 제 3 LDD 영역; 및
    상기 제 3 LDD 영역과 접촉하는 소스 영역 또는 드레인 영역을 포함하고,
    상기 제 1 도전막은 에지 부분에서 테이퍼된 형상의 단면을 갖고,
    상기 채널 형성 영역의 길이 방향의 상기 제 1 도전막의 폭이 상기 제 2 도전막의 폭보다 큰, 전자 기기.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 제 1 또는 제 3 LDD 영역은, 적어도 1×1017 내지 1×1018atoms/㎤의 범위에서 상기 채널 형성 영역으로부터 거리가 증가함에 따라 증가하는 상기 불순물 원소 농도의 변화도를 갖는 영역을 포함하는, 전자 기기.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 전자 기기에 있어서:
    절연 표면 상에 형성되고, 채널 형성 영역, 상기 채널 형성 영역과 접촉하는 LDD 영역, 및 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극;
    상기 게이트 절연막 상에 형성된 제 1 배선;
    상기 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극;
    상기 제 1 배선 상에 형성된 제 2 배선;
    상기 제 1 게이트 전극, 상기 제 1 배선, 상기 제 2 게이트 전극 및 상기 제 2 배선 상에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상에 형성되고, 상기 제 2 층간 절연막에 형성된 접촉 홀을 통해 상기 제 1 층간 절연막과 접촉하는 중간 배선을 포함하고,
    상기 채널 형성 영역의 길이 방향에서의 상기 제 1 도전막의 폭은 제 2 도전막의 폭 보다 크고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하며,
    상기 중간 배선은 상기 제 1 층간 절연막을 개재시켜 상기 접촉 홀에서 상기 제 2 배선과 중첩하는, 전자 기기.
  17. 전자 기기에 있어서:
    절연 표면 상에 형성되고, 채널 형성 영역, 상기 채널 형성 영역과 접촉하는 LDD 영역, 및 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극;
    상기 게이트 절연막 상에 형성된 제 1 배선;
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극;
    상기 제 1 배선 상에 형성된 제 2 배선;
    상기 제 1 게이트 전극, 상기 제 1 배선, 상기 제 2 게이트 전극 및 상기 제 2 배선 상에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막; 및
    상기 제 2 층간 절연막 상에 형성되고, 상기 제 2 층간 절연막에 형성된 제 1 접촉 홀을 통해 상기 제 1 층간 절연막과 접촉하는 중간 배선을 포함하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하며,
    상기 중간 배선은 상기 제 1 층간 절연막을 개재시켜 상기 제 1 접촉 홀에서 상기 제 2 배선과 중첩하고,
    상기 중간 배선은 상기 게이트 절연막, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막에 형성된 제 2 접촉 홀을 통해 상기 소스 영역 또는 상기 드레인 영역에 접속되는, 전자 기기.
  18. 전자 기기에 있어서:
    절연 표면 상에 형성되고, 채널 형성 영역, 상기 채널 형성 영역과 접촉하는 LDD 영역, 및 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극;
    상기 게이트 절연막 상에 형성된 제 1 배선;
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극;
    상기 제 1 배선 상에 형성된 제 2 배선;
    상기 제 1 게이트 전극, 상기 제 1 배선, 상기 제 2 게이트 전극 및 상기 제 2 배선 상에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막;
    상기 제 2 층간 절연막 상에 형성되고, 상기 제 2 층간 절연막에 형성된 접촉 홀을 통해 상기 제 1 층간 절연막과 접촉하는 중간 배선; 및
    상기 제 2 층간 절연막 상에 형성되고, 상기 중간 배선과 동일한 재료로 제조된 차폐막을 포함하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하며,
    상기 중간 배선은 상기 제 1 층간 절연막을 개재시켜 상기 접촉 홀에서 상기 제 2 배선과 중첩하고,
    상기 차폐막은 상기 채널 형성 영역과 중첩하는, 전자 기기.
  19. 전자 기기에 있어서:
    절연 표면 상에 형성되고, 채널 형성 영역, 상기 채널 형성 영역과 접촉하는 LDD 영역, 및 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극;
    상기 게이트 절연막 상에 형성된 제 1 배선;
    상기 게이트 절연막 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극;
    상기 제 1 배선 상에 형성된 제 2 배선;
    상기 제 1 게이트 전극, 상기 제 1 배선, 상기 제 2 게이트 전극 및 상기 제 2 배선 상에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막;
    상기 제 2 층간 절연막 상에 형성되고, 상기 제 2 층간 절연막에 형성된 제 1 접촉 홀을 통해 상기 제 1 층간 절연막과 접촉하는 중간 배선; 및
    상기 제 2 층간 절연막 상에 형성되고, 상기 중간 배선과 동일한 재료로 제조된 차폐막을 포함하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하며,
    상기 중간 배선은 상기 제 1 층간 절연막을 개재시켜 상기 제 1 접촉 홀에서 상기 제 2 배선과 중첩하고,
    상기 차폐막은 상기 채널 형성 영역과 중첩하고,
    상기 중간 배선은 상기 게이트 절연막, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막에 형성된 제 2 접촉 홀을 통해 상기 소스 영역 또는 상기 드레인 영역에 접속되는, 전자 기기.
  20. 전자 기기에 있어서:
    기판 상에 형성된 차폐막;
    상기 차폐막 상에 형성된 절연막;
    상기 절연막 상에 형성되고, 채널 형성 영역, 상기 채널 형성 영역과 접촉하는 LDD 영역, 및 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하며,
    상기 차폐막은 상기 절연막을 개재시켜 상기 채널 형성 영역과 중첩하는, 전자 기기.
  21. 제 20 항에 있어서,
    상기 절연막은 CMP 연마에 따라 평탄화되는, 전자 기기.
  22. 삭제
  23. 액정 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계;
    상기 제 1 도전막 및 상기 제 2 도전막을 제 1 게이트 전극 및 제 2 게이트 전극으로 패터닝하는 단계;
    제 1 불순물 원소를 상기 반도체층에 도입하는 단계;
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 덮도록 상기 반도체층 상에 마스크를 형성하는 단계;
    채널 형성 영역, 상기 채널 형성 영역과 접촉하는 제 1 LDD 영역, 상기 제 1 LDD 영역과 접촉하는 제 2 LDD 영역, 및 소스 영역 및 드레인 영역을 형성하기 위해, 상기 제 1 불순물 원소와 동일한 도전형을 갖는 제 2 불순물 원소를 상기 반도체층에 도입하는 단계;
    상기 반도체층, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 접촉 홀을 형성하는 단계; 및
    상기 접촉 홀을 통해 상기 소스 영역 또는 상기 드레인 영역에 전기적으로 접속된 화소 전극을 형성하는 단계를 포함하고;
    상기 제 1 게이트 전극의 폭은 상기 채널 형성 영역의 길이 방향에서 상기 제 2 게이트 전극의 폭보다 크고;
    상기 채널 형성 영역은 게이트 절연막을 개재시켜 상기 제 2 게이트 전극과 중첩하고;
    상기 제 1 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 게이트 전극과 중첩하고;
    상기 제 2 LDD 영역은 상기 소스 영역 또는 상기 드레인 영역과 접촉하는, 액정 디스플레이 장치 제조 방법.
  24. 반도체 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제 1 도전층을 형성하고, 상기 제 1 도전층 상에 제 2 도전층을 형성하는 단계;
    테이퍼된 부분을 갖는 제 1 게이트 전극 및 테이퍼된 부분을 갖는 제 2 게이트 전극을 형성하기 위해 상기 제 1 도전층 및 상기 제 2 도전층을 에칭하는 단계;
    제 1 LDD 영역 및 제 2 LDD 영역을 형성하기 위해 하나의 도전형을 부여하는 불순물 원소를 상기 반도체층에 도입하는 단계;
    소스 영역 및 드레인 영역을 형성하기 위해 하나의 도전형을 부여하는 불순물 원소를 상기 반도체막에 도입하는 단계;
    상기 반도체층, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 접촉 홀을 형성하는 단계; 및
    상기 접촉 홀을 통해 상기 소스 영역 또는 상기 드레인 영역에 전기적으로 접속된 화소 전극을 형성하는 단계를 포함하는, 반도체 디스플레이 장치 제조 방법.
  25. 반도체 디스플레이 장치 제조 방법에 있어서:
    절연 표면 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계;
    제 1 형태의 제 2 도전층을 형성하기 위해 상기 제 2 도전막을 에칭하는 단계;
    제 1 형태의 제 1 도전층을 형성하기 위해 상기 제 1 도전막을 에칭하는 단계;
    테이퍼된 부분 부분을 갖는 제 1 게이트 전극 및 테이퍼된 부분을 갖는 제 2 게이트 전극을 형성하기 위해 상기 제 1 형태의 제 1 도전층 및 상기 제 1 형태의 제 2 도전층을 각각 에칭하는 단계;
    제 1 LDD 영역 및 제 2 LDD 영역을 형성하기 위해 하나의 도전형을 부여하는 불순물 원소를 상기 반도체층에 도입하는 단계;
    소스 영역 및 드레인 영역을 형성하기 위해 하나의 도전형을 부여하는 불순물 원소를 상기 반도체층에 도입하는 단계;
    상기 반도체층, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 접촉 홀을 형성하는 단계; 및
    상기 접촉 홀을 통해 상기 소스 영역 또는 상기 드레인 영역에 전기적으로 접속되는 화소 전극을 형성하는 단계를 포함하는, 반도체 디스플레이 장치 제조 방법.
  26. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전자 기기는 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 디스플레이, 게임 장치, 자동차 네비게이션 시스템, 개인용 컴퓨터 및 휴대용 정보 단말기로 이루어지는 그룹으로부터 선택되는, 전자 기기.
  27. 제 10 항 또는 제 11 항에 있어서,
    상기 전자 기기는 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 디스플레이, 게임 장치, 자동차 네비게이션 시스템, 개인용 컴퓨터 및 휴대용 정보 단말기로 이루어지는 그룹으로부터 선택되는, 전자 기기.
  28. 제 16 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 전자 기기는 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 디스플레이, 게임 장치, 자동차 네비게이션 시스템, 개인용 컴퓨터 및 휴대용 정보 단말기로 이루어지는 그룹으로부터 선택되는, 전자 기기.
  29. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상의 층간 절연막을 더 포함하고,
    상기 층간 절연막은 유기 절연 재료를 포함하는, 전자 기기.
  30. 전자 기기에 있어서:
    절연 표면을 갖는 기판;
    상기 표면 상에 형성되고, 채널 형성 영역, LDD 영역, 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역의 길이 방향에서의 상기 제 1 도전막의 폭은 상기 제 2 도전막의 폭보다 크고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하고,
    상기 게이트 절연막은 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮여지는 영역에서의 제 1 두께 및 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮여지지 않는 영역에서의 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께 보다 얇은, 전자 기기.
  31. 전자 기기에 있어서:
    절연 표면을 갖는 기판;
    상기 표면 상에 형성되고, 채널 형성 영역, LDD 영역, 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역의 길이 방향에서의 상기 제 1 도전막의 폭은 상기 제 2 도전막의 폭 보다 크고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 게이트 절연막은 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮여지는 영역에서의 제 1 두께 및 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮여지지 않는 영역에서의 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께 보다 얇은, 전자 기기.
  32. 전자 기기에 있어서:
    절연 표면 상에 형성되고, 채널 형성 영역, LDD 영역, 소스 영역 및 드레인 영역을 갖는 반도체층;
    상기 반도체층 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제 1 도전막을 포함하는 제 1 게이트 전극으로서, 상기 제 1 도전막은 에지 부분에서 테이퍼된 형상의 단면을 갖는, 상기 제 1 게이트 전극; 및
    상기 제 1 게이트 전극 상에 형성된 제 2 도전막을 포함하는 제 2 게이트 전극을 포함하고,
    상기 채널 형성 영역의 길이 방향에서의 상기 제 1 도전막의 폭은 상기 제 2 도전막의 폭 보다 크고,
    상기 LDD 영역은 상기 게이트 절연막을 개재시켜 상기 제 1 도전막과 중첩하고, 상기 소스 영역 또는 상기 드레인 영역과 접촉하고,
    상기 채널 형성 영역은 상기 게이트 절연막을 개재시켜 상기 제 2 도전막과 중첩하고,
    상기 게이트 절연막은 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮여지는 영역에서의 제 1 두께 및 상기 게이트 절연막이 상기 제 1 게이트 전극에 의해 덮여지지 않는 영역에서의 제 2 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께 보다 얇은, 전자 기기.
  33. 제 30 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 LDD 영역은, 적어도 1×1017 내지 1×1018atoms/㎤의 범위에서 상기 채널 형성 영역으로부터 거리가 증가함에 따라 증가하는 상기 불순물 원소 농도의 변화도를 갖는 영역을 포함하는, 전자 기기.
  34. 제 30 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극 상의 층간 절연막을 더 포함하고,
    상기 층간 절연막은 유기 절연 재료를 포함하는, 전자 기기.
  35. 제 30 항 내지 제 32 항 중 어느 한 항에 있어서,
    상기 전자 기기는 비디오 카메라, 디지털 카메라, 프로젝터, 헤드 장착형 디스플레이, 게임 장치, 자동차 네비게이션 시스템, 개인용 컴퓨터 및 휴대용 정보 단말기로 이루어지는 그룹으로부터 선택되는, 전자 기기.
KR1020010016026A 2000-03-27 2001-03-27 반도체 디스플레이 장치 및 제조 방법 KR100811583B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-086720 2000-03-27
JP2000086720 2000-03-27

Publications (2)

Publication Number Publication Date
KR20010090590A KR20010090590A (ko) 2001-10-18
KR100811583B1 true KR100811583B1 (ko) 2008-03-10

Family

ID=18602844

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010016026A KR100811583B1 (ko) 2000-03-27 2001-03-27 반도체 디스플레이 장치 및 제조 방법

Country Status (7)

Country Link
US (2) US7218361B2 (ko)
JP (1) JP4712208B2 (ko)
KR (1) KR100811583B1 (ko)
CN (2) CN1197141C (ko)
MY (1) MY135655A (ko)
SG (1) SG94792A1 (ko)
TW (1) TW513753B (ko)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035808A (ja) 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW495854B (en) 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) * 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2002151698A (ja) 2000-11-14 2002-05-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
SG160191A1 (en) 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4926329B2 (ja) 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
JP4256087B2 (ja) * 2001-09-27 2009-04-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7344825B2 (en) * 2002-04-04 2008-03-18 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device, and developing apparatus using the method
JP4515043B2 (ja) * 2002-05-17 2010-07-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4271413B2 (ja) * 2002-06-28 2009-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4408012B2 (ja) * 2002-07-01 2010-02-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4638115B2 (ja) * 2002-07-05 2011-02-23 シャープ株式会社 薄膜トランジスタ装置の製造方法
JP4434563B2 (ja) * 2002-09-12 2010-03-17 パイオニア株式会社 有機ｅｌ表示装置の製造方法
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7332431B2 (en) 2002-10-17 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7875419B2 (en) * 2002-10-29 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Method for removing resist pattern and method for manufacturing semiconductor device
US7485579B2 (en) 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7256079B2 (en) * 2002-12-16 2007-08-14 Semiconductor Energy Laboratory Co., Ltd. Evaluation method using a TEG, a method of manufacturing a semiconductor device having a TEG, an element substrate and a panel having the TEG, a program for controlling dosage and a computer-readable recording medium recoding the program
JP2004200378A (ja) * 2002-12-18 2004-07-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4663963B2 (ja) * 2003-02-17 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4170120B2 (ja) 2003-03-19 2008-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4373115B2 (ja) * 2003-04-04 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4342826B2 (ja) 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
JP4447305B2 (ja) * 2003-12-22 2010-04-07 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4055764B2 (ja) * 2004-01-26 2008-03-05 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4444035B2 (ja) * 2004-04-21 2010-03-31 シャープ株式会社 表示装置用アクティブマトリクス基板およびその製造方法
KR101026808B1 (ko) 2004-04-30 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
CN100385684C (zh) * 2004-10-08 2008-04-30 中华映管股份有限公司 薄膜晶体管及其轻掺杂漏极区的制造方法
TWI382455B (zh) * 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP3948472B2 (ja) 2004-11-09 2007-07-25 セイコーエプソン株式会社 半導体装置の製造方法
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
JP4947910B2 (ja) * 2005-02-28 2012-06-06 三菱電機株式会社 半導体装置およびその製造方法
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5121145B2 (ja) * 2005-03-07 2013-01-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006269808A (ja) * 2005-03-24 2006-10-05 Mitsubishi Electric Corp 半導体装置および画像表示装置
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7579220B2 (en) 2005-05-20 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method
US7638372B2 (en) 2005-06-22 2009-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8115206B2 (en) 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2007032395A1 (ja) * 2005-09-15 2007-03-22 Sharp Kabushiki Kaisha 表示パネル
EP1770788A3 (en) * 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US7601566B2 (en) * 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
DE102006060734B4 (de) * 2006-06-30 2014-03-06 Lg Display Co., Ltd. Flüssigkristalldisplay und Verfahren zu dessen Herstellung
KR101304902B1 (ko) * 2006-11-24 2013-09-05 삼성디스플레이 주식회사 액정 표시 장치
TWI329909B (en) * 2007-03-16 2010-09-01 Au Optronics Corp Pixel structure of lcd and fabrication method thereof
TWI333694B (en) * 2007-06-29 2010-11-21 Au Optronics Corp Pixel structure and fabrication method thereof
US8446551B2 (en) * 2007-12-10 2013-05-21 Teledyne Scientific & Imaging, Llc Method and apparatus to reduce dielectric discharge in liquid crystal devices driven with high voltages
US8570455B2 (en) * 2008-04-02 2013-10-29 Nlt Technologies, Ltd. Semiconductor device, semiconductor device manufacturing method, liquid crystal display device and electronic apparatus
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101789309B1 (ko) 2009-10-21 2017-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 아날로그 회로 및 반도체 장치
US8592879B2 (en) * 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20120211862A1 (en) * 2011-02-18 2012-08-23 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
KR20120140474A (ko) 2011-06-21 2012-12-31 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
US8981368B2 (en) * 2012-01-11 2015-03-17 Sony Corporation Thin film transistor, method of manufacturing thin film transistor, display, and electronic apparatus
US9841833B2 (en) * 2015-06-30 2017-12-12 Lg Display Co., Ltd. Touch sensor integrated display device
CN107393934B (zh) 2017-08-14 2020-02-21 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
CN109920856B (zh) 2019-02-27 2021-03-19 合肥鑫晟光电科技有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
JP7409115B2 (ja) * 2020-01-30 2024-01-09 セイコーエプソン株式会社 電気光学装置、および電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0193103A (ja) * 1987-10-03 1989-04-12 Inoue Mtp Co Ltd 磁性ポリマー複合体およびその製造方法
JPH1093103A (ja) * 1996-08-24 1998-04-10 Lg Electron Inc 薄膜トランジスタ液晶表示装置及びその製造方法

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394182A (en) 1981-10-14 1983-07-19 Rockwell International Corporation Microelectronic shadow masking process for reducing punchthrough
JPS59121876A (ja) 1982-12-28 1984-07-14 Toshiba Corp 薄膜デバイス用ガラス基板
US5272100A (en) 1988-09-08 1993-12-21 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with T-shaped gate electrode and manufacturing method therefor
JP2513023B2 (ja) 1988-10-24 1996-07-03 三菱電機株式会社 電界効果型半導体装置およびその製造方法
US5079606A (en) 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
JP2622183B2 (ja) 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
JP2845303B2 (ja) * 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
JPH05243262A (ja) * 1992-02-28 1993-09-21 Citizen Watch Co Ltd 半導体装置の製造方法
JP3254007B2 (ja) 1992-06-09 2002-02-04 株式会社半導体エネルギー研究所 薄膜状半導体装置およびその作製方法
US5643801A (en) 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
JPH06148685A (ja) 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
DE69332142T2 (de) 1992-12-25 2003-03-06 Sony Corp Substrat mit aktiver Matrix
KR100294026B1 (ko) 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3398453B2 (ja) 1994-02-24 2003-04-21 株式会社東芝 薄膜トランジスタの製造方法
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
US5491099A (en) 1994-08-29 1996-02-13 United Microelectronics Corporation Method of making silicided LDD with recess in semiconductor substrate
JP3548237B2 (ja) * 1994-08-29 2004-07-28 シャープ株式会社 薄膜トランジスタ
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH08125166A (ja) 1994-10-19 1996-05-17 Toshiba Corp 固体撮像装置およびその製造方法
JPH08274336A (ja) 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
JP3307181B2 (ja) 1995-07-31 2002-07-24 ソニー株式会社 透過型表示装置
US5612234A (en) * 1995-10-04 1997-03-18 Lg Electronics Inc. Method for manufacturing a thin film transistor
KR100206876B1 (ko) 1995-12-28 1999-07-01 구본준 모스전계효과트랜지스터 제조방법
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
DE19712233C2 (de) 1996-03-26 2003-12-11 Lg Philips Lcd Co Flüssigkristallanzeige und Herstellungsverfahren dafür
US5731216A (en) 1996-03-27 1998-03-24 Image Quest Technologies, Inc. Method of making an active matrix display incorporating an improved TFT
JPH1023351A (ja) 1996-07-03 1998-01-23 Toshiba Corp 移動体用ワイドｔｖの自動振幅制御装置
JP3708637B2 (ja) 1996-07-15 2005-10-19 株式会社半導体エネルギー研究所 液晶表示装置
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10172762A (ja) 1996-12-11 1998-06-26 Sanyo Electric Co Ltd エレクトロルミネッセンス素子を用いた表示装置の製造方法及び表示装置
JP3468003B2 (ja) 1996-12-20 2003-11-17 ソニー株式会社 表示用薄膜半導体装置
US6088070A (en) 1997-01-17 2000-07-11 Semiconductor Energy Laboratory Co., Ltd. Active matrix liquid crystal with capacitor between light blocking film and pixel connecting electrode
JPH10233511A (ja) 1997-02-21 1998-09-02 Toshiba Corp 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法並びに液晶表示装置
JPH10240162A (ja) 1997-02-28 1998-09-11 Sony Corp アクティブマトリクス表示装置
JP3883641B2 (ja) * 1997-03-27 2007-02-21 株式会社半導体エネルギー研究所 コンタクト構造およびアクティブマトリクス型表示装置
US5889302A (en) 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices
JP2000031488A (ja) 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4044187B2 (ja) 1997-10-20 2008-02-06 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその作製方法
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
TWI226470B (en) * 1998-01-19 2005-01-11 Hitachi Ltd LCD device
US5853960A (en) 1998-03-18 1998-12-29 Trw Inc. Method for producing a micro optical semiconductor lens
JPH11274502A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
US5986305A (en) 1998-03-30 1999-11-16 Texas Instruments - Acer Incorporated Semiconductor device with an inverse-T gate lightly-doped drain structure
JP4312851B2 (ja) 1998-04-27 2009-08-12 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW418539B (en) 1998-05-29 2001-01-11 Samsung Electronics Co Ltd A method for forming TFT in liquid crystal display
JP3702096B2 (ja) 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP2000058847A (ja) * 1998-07-31 2000-02-25 Semiconductor Energy Lab Co Ltd 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法
JP3883706B2 (ja) 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
US6555420B1 (en) 1998-08-31 2003-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for producing semiconductor device
JP3141860B2 (ja) 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3107075B2 (ja) 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
US6259138B1 (en) 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
US6331473B1 (en) 1998-12-29 2001-12-18 Seiko Epson Corporation SOI substrate, method for making the same, semiconductive device and liquid crystal panel using the same
US6576926B1 (en) 1999-02-23 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
EP1041641B1 (en) 1999-03-26 2015-11-04 Semiconductor Energy Laboratory Co., Ltd. A method for manufacturing an electrooptical device
CA2367482A1 (en) * 1999-04-12 2000-10-19 Kazuya Katagai Iontophoresis device and energization method
JP3711211B2 (ja) 1999-05-26 2005-11-02 シャープ株式会社 固体撮像装置
TW478014B (en) 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4700156B2 (ja) 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP3386017B2 (ja) * 1999-10-15 2003-03-10 日本電気株式会社 液晶表示装置用の薄膜トランジスタの製造方法
TW495854B (en) 2000-03-06 2002-07-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW504846B (en) 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7038294B2 (en) 2001-03-29 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Planar spiral inductor structure with patterned microelectronic structure integral thereto
US6740938B2 (en) 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0193103A (ja) * 1987-10-03 1989-04-12 Inoue Mtp Co Ltd 磁性ポリマー複合体およびその製造方法
JPH1093103A (ja) * 1996-08-24 1998-04-10 Lg Electron Inc 薄膜トランジスタ液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
US7486344B2 (en) 2009-02-03
US20070138480A1 (en) 2007-06-21
CN1319781A (zh) 2001-10-31
JP4712208B2 (ja) 2011-06-29
JP2001345453A (ja) 2001-12-14
CN1598677A (zh) 2005-03-23
TW513753B (en) 2002-12-11
US20010052950A1 (en) 2001-12-20
CN1197141C (zh) 2005-04-13
CN100397218C (zh) 2008-06-25
KR20010090590A (ko) 2001-10-18
US7218361B2 (en) 2007-05-15
MY135655A (en) 2008-06-30
SG94792A1 (en) 2003-03-18

Similar Documents

Publication Publication Date Title
KR100811583B1 (ko) 반도체 디스플레이 장치 및 제조 방법
JP5600762B2 (ja) 半導体装置
US7638846B2 (en) Semiconductor device and manufacturing method thereof
US7800115B2 (en) Semiconductor device and method of manufacturing same
JP4741613B2 (ja) 表示装置
JP4485078B2 (ja) 半導体装置の作製方法
US7567328B2 (en) Liquid-crystal display device and method of fabricating the same
US7939827B2 (en) Semiconductor device
US8357611B2 (en) Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
US6337235B1 (en) Semiconductor device and manufacturing method thereof
JP2008083731A (ja) 半導体装置
JP4485481B2 (ja) 半導体装置の作製方法
JP4704363B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee