KR100760498B1 - 반도체 장치, 표시 장치 및 전자 기기 - Google Patents

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Abstract

(과제) 구동 회로 내장 표시 장치에 있어서의 정전 파괴를 방지한다.
(해결수단) 보호 회로를 입력 단자부 뿐만 아니라, 회로 내 또는 배선 말단에도 배치한다. 또는 입력 단자 직후와 배선 말단에 각각 보호 회로를 설치하고, 그 사이에 회로를 끼운다. 또한 소비 전류가 큰 회로의 주위에 보호 회로를 설치한다.
보호 회로, 배선, 정전기, 반도체 장치

Description

반도체 장치, 표시 장치 및 전자 기기{SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND ELECTRONIC APPARATUS}
도 1 은 본 발명의 제 1 실시예를 설명하기 위한 액티브 매트릭스 기판 구성도.
도 2 는 본 발명의 제 2 실시예를 설명하기 위한 주사선 구동 회로도.
도 3 은 본 발명의 제 3 실시예를 설명하기 위한 액티브 매트릭스 기판 구성도.
도 4 는 본 발명의 실시예를 설명하기 위한 보호 회로도.
도 5 는 본 발명의 실시예를 설명하기 위한 주사선 구동 유닛 회로도.
도 6 은 본 발명의 제 1 실시예를 설명하기 위한 액정 표시 장치의 사시도 (일부 단면도) .
도 7 은 본 발명의 제 3 실시예를 설명하기 위한 버퍼 회로도.
도 8 은 본 발명의 제 3 실시예의 별도의 실시형태를 설명하기 위한 버퍼 회로도.
도 9 는 본 발명의 제 3 실시예를 설명하기 위한 보호 회로도.
도 10 은 본 발명의 제 3 실시예를 설명하기 위한 기준 전위 변동을 시뮬레이션한 결과의 그래프.
도 11 은 종래예를 설명하기 위한 액티브 매트릭스 기판 구성도.
* 도면의 주요부분에 대한 부호의 설명 *
101: 액티브 매트릭스 기판
201-1∼480: 주사선 1∼480
202-1∼1920: 데이터선 1∼1920
ESD1∼4: 제 1∼제4 보호 회로
ESD11∼13: 제 5∼제 7 보호 회로
ESD21∼23: 제 8∼제 10 보호 회로
800: 주사선 구동 회로
801-1∼480: 주사선 구동 유닛 회로
본 발명은 반도체 장치, 표시 장치 및 전자 기기에 관한 것으로, 특히 구동 회로를 액티브 매트릭스 기판 상에 내장한 표시 장치에 관한 것이다.
반도체 장치에 있어서, 정전기 또는 각종 노이즈 현상으로 인한 뜻하지 않은 고전압이 장치 내에 인가되어, 절연막을 파괴함으로써 복귀 불능한 데미지를 받는 정전 파괴 (ESD;electro-static damage) 대책은 중요한 과제이고, 이것을 방지하기 위한 여러가지 보호 회로가 고안되어 있다. 예를 들어 일본 특허 제2884946호 및 일본 특허 제3141511호 등에서는 다이오드를 적절히 조합함으로써 배선에 인가 된 이상 전압을 GND 등에 방전하는 회로가 제안되어 있다. 그러나, 통상의 반도체 장치는 도전체인 실리콘웨이퍼 상에 형성되기 때문에, 반도체 장치 내에서 대전하는 경우는 적고, 입력 단자를 통하여 정전기가 침입하였을 때의 대책이 주된 것이고, 입력 단자와 회로를 구성하는 반도체 소자의 사이, 즉 입력 단자 직후에 보호 회로를 형성함으로써, 입력 단자로부터 침입한 고전압이 소자로 전파되는 것을 방지하는 구성을 취하는 것이 일반적이다.
한편, 최근 급속하게 보급되고 있는 박막 트랜지스터 (TFT) 등의 액티브 소자를 사용한 표시 장치 등에서는 절연 기판 상에 장치가 형성되어 있기 때문에, 정전기에 의해 자신이 대전하기 쉽고, 제조 공정 중에서 정전 파괴가 일어나기 쉽다는 과제를 갖고 있다. 이 때문에, 예를 들어 액티브 매트릭스 회로의 외주에 가드 링 또는 쇼트 링이라 불리는 대전 방지용 배선을 형성하거나 하여 정전기 대책을 세우고 있다.
최근에 와서, 폴리규소를 능동층으로 한 폴리규소 TFT 를 사용하여, 표시 장치의 구동 회로를 내장함으로써 정세도 향상ㆍ비용 저감ㆍ신뢰성 확보를 실현한 구동 회로 내장형의 표시 장치가 실용화되어 보급되고 있다. 이러한 장치에 있어서는 구동 회로의 정전기 대책은 실리콘웨이퍼 상의 반도체에서 종래 이용되고 있는 수법을 그대로 적용하고 있기 때문에, 입력 단자로부터의 정전기를 보호하기 위한 보호 회로만을 내장하고, 액티브 매트릭스 회로의 정전 보호에는 종래의 구동 회로 비내장형 표시 장치의 수법을 사용하고 있다. 이하, 구동 회로의 보호에 관한 종래 기술의 상세에 관해서 도 11 을 사용하여 설명한다.
도 11 은 종래의 기술에 의한 폴리규소 TFT 를 사용한 VGA-LCD용 액티브 매트릭스 기판의 블록도이다. 201-1∼480 이 액티브 매트릭스 회로의 주사선이고, 800 으로 나타낸 주사선 구동 회로에 의해 구동된다. 202-1∼1920 이 데이터선이고, 각 주사선과 데이터선의 교차부에는 n형 TFT 로 이루어지는 화소 트랜지스터 (401), 화소 전극 (402) 이 형성되어 액정 소자를 구동하게 되어 있다.
801-1∼480 은 주사선 구동 회로 (800) 를 구성하는 480단의 주사선 구동 유닛 회로이고, CMOS 회로에 의해 구성되어 있다. 구체적인 주사선 구동 유닛 회로 (801-1∼n) 의 회로 구성예로서는 예를 들어 도 5 를 참조바란다.
각 주사선 구동 유닛 회로 (801-1∼480) 는 저전위 전원 배선 (750) 및 고전위 전원 배선 (751) 에 접속되어 있고, 이들을 통하여 전력을 공급받는다. 저전위 전원 배선 (750) 은 저전위 전원 단자 (650) 에, 고전위 전원 배선 (751) 은 고전위 전원 단자 (651) 에 각각 접속되어 있고, 저전위 전원 단자 (650) 및 고전위 전원 단자 (651) 에는 FPC 등을 개재하여 전원 IC 가 접속되어, 각각 전위 VS 및 전위 VD 의 기준 전위가 공급된다. 여기서 VS<VD 이다.
또한 각 주사선 구동 유닛 회로 (801-1∼480) 의 동작에 필요한 신호 (예를 들어 클록 신호) 가 신호 배선 (701, 702) 및 신호 단자 (601, 602) 를 통하여 외부 IC 로부터 공급된다.
여기서 저전위 전원 단자 (650), 고전위 전원 단자 (651) 및 신호 단자 (601, 602) 를 통하여 정전기나 노이즈 전류가 침입하여 각 주사선 구동 유닛 회로 (801-1∼480) 를 구성하는 TFT 가 파괴되는 것을 방지하기 위해서, 정전기 보호 회 로 (ESD1∼4) 를 각 입력 단자 (601, 650, 651) 로부터 각 주사선 구동 유닛 회로 (801-1∼480) 까지의 사이에 형성한다. 정전기 보호 회로 (ESD1∼4) 의 구체적 구성으로서는 예를 들어 일본 특허 제2884946호 및 일본 특허 제3141511호 등을 들 수 있다.
그러나, 절연 기판 상의 구동 회로는 실리콘웨이퍼 상의 회로에 비하여 전하가 빠져나가기 어려워 대전하기 쉽다. 또한, 표시 장치의 구동 회로를 유리 기판 상에 내장하는 경우에는 일반적인 실리콘웨이퍼 상에 제조하는 IC 에 비하여 회로 면적이 크기 때문에 이러한 구성에서는 입력 단자에서 멀리 떨어진 배선 상에서의 정전기에 대한 보호가 특히 제조 중의 공정에서 충분하지 않다는 과제를 갖고 있다. 요컨대 제조 공정 내에서는 정전기가 기판 상의 임의의 위치에 대전할 가능성이 있는데, 대전한 위치로부터 정전기 보호 회로까지의 거리가 길어, 배선 저항이 높은 경우에는 정전기 보호 회로가 동작하기 전에 보다 가까이에 있는 회로 내의 트랜지스터를 정전 파괴하여 버리는 경우가 있기 때문이다. 이러한 문제는 SOI 기판을 사용한 반도체 장치의 경우에도 공통의 과제가 된다.
또한, 절연 기판의 경우, 제조 공정 완료 후의 완성품 상태에서도 기판 외부에서 강한 정전기 방전이 일어났을 때에 정전 유도에 의해 배선 상에 큰 전류가 흐르는 경우가 있고, 이러한 경우에도 단자에서 멀리 떨어진 장소의 회로를 파괴할 가능성이 있다.
또한, 본 발명에서는 회로를 통하여 많은 양의 전류가 배선 상을 흘렀을 때 에, 배선 상의 전위가 순간적으로 변동되어 버린다는 과제에 관해서도 대책을 세운 것이다.
본 발명은 상기 문제점을 해결하기 위해서, 반도체 회로를 보호 회로와 입력 단자의 사이에 배치하는 것을 제안한다. 보다 구체적 또한 정량적으로 표현하면, 반도체 회로와 배선의 접속부로부터 입력 단자까지의 배선을 따른 전기 저항이, 보호 회로와 배선의 접속부로부터 입력 단자까지의 배선을 따른 전기 저항보다 작아지도록 설치하는 것을 제안한다.
종래 기술과 같이 입력 단자 부근에 설치한 보호 회로 뿐만 아니라, 배선의 입력 단자에 접속되어 있지 않은 부위에 내부 보호 회로를 설치함으로써, 정전기에 대한 보호가 단자에서 멀리 떨어진 장소에서도 충분히 얻어진다는 효과를 갖는다.
또한, 보호 회로를 배선 상에 복수 설치하여, 반도체 회로를 보호 회로 사이에 끼워넣도록 하여 설치하는 것을 제안한다. 그럼으로써, 입력 단자로부터의 정전기나 노이즈를 방지함과 함께, 입력 단자에서 멀리 떨어진 반도체 회로도 보호할 수 있다. 또한, 복수의 보호 회로를 소정의 일정 간격으로 배치함으로써, 배선 상에 접속된 반도체 회로를 골고루 보호할 수 있어 보다 바람직하다.
또한 본 발명에서는 배선에 저전위의 전원 배선과 고전위의 전원 배선이 포함되고, 그 양방에 접속된 전원간 보호 회로를 갖는 것을 제안한다. 이와 같이 구성하면, 다이오드 소자 등에 의해 용이하게 보호 회로를 형성할 수 있으며, 서로가 전원 배선이기 때문에 노이즈의 영향을 받기 어렵다. 또한, 전원 배선은 일 반적으로 회로 내에서 대단히 길어지기 때문에, 다른 배선에 비하여 정전 보호가 특히 필요하고, 효과는 더욱 현저하다. 이것에 추가하여 신호 배선에 관해서는 전원 배선과의 사이에 신호 전원간 보호 회로를 형성하는 것을 제안한다. 신호선끼리는 노이즈의 영향을 받기 쉽기 때문에, 전원과의 사이에 보호 회로를 설치하면 악영향을 저감할 수 있다. 또한, 신호 전원간 보호 회로의 용량은 전원간 보호 회로의 용량에 비하여 작게 하는 것을 제안한다. 이와 같이 함으로써 신호가 전원선에 부여하는 영향을 최소한으로 할 수 있다.
또한, 본 발명에서는 저전위 전원 배선 또는 고전위 전원 배선에 흐르는 최대 전류를 I (A), 전원 배선의 전압 강하가 발생되는 허용 시간의 상한을 t (초) 로 하였을 때, 보호 회로에서의 배선끼리의 용량 성분이, I×t×0.1 (F) 이상인 것을 특징으로 한다. t 는 폴리규소 TFT 에 있어서의 일반적인 동작 시간을 고려하여 10-8 (초) 이하인 것이 바람직하다. 이와 같이 함으로써, 회로에 큰 전류가 흘러 외부로부터의 공급이 따라붙지 못하여, 배선 상에서 순간적인 전압 변동이 발생하였을 때에, 보호 회로 내의 용량 성분에 의해서 이것을 저감하는 효과를 갖는 것이다.
또한 본 발명에서는 전원간 보호 회로 또는 신호 전원간 보호 회로는 다이오드 소자를 포함하여, 그 일단이 전원 배선에 접속되어 있는 것을 제안한다. 이러한 구성에 의해, 정전기나 노이즈 전류의 방전이 용이하게 가능하게 되어, 보호성능이 현저히 향상된다.
또한 본 발명에서는 위에서 언급한 발명 내용을 n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터로 구성되는 이른바 CM0S형 반도체 장치에 적용하는 것을 제안한다. CMOS형 반도체 장치에서는 적어도 2종류의 기준 전원을 필요로 하여 전원 배선이 많아지기 때문에 본 발명의 효과는 현저하다. 특히 폴리규소 박막 트랜지스터에 의한 CM0S형 반도체 장치에서는 기판이 절연 기판이기 때문에 보호 회로가 없는 상태에서는 대전이 일어나기 쉬워, 본 발명의 효과는 더욱더 현저하다. 또한 특히 TFT-LCD 나 TFT-OLED 등에 사용되는 액티브 매트릭스와 그 구동 회로를 절연 기판 상에 구성한 경우, 구동 회로가 액티브 매트릭스를 둘러싸도록 구성되기 때문에 커지고, 그에 따라 배선도 길어지기 때문에 본 발명의 효과는 더욱더 현저하다.
또한 본 발명에서는 액티브 매트릭스에 본 발명을 응용하는 경우, 액티브 매트릭스의 4코너 중, 입력 단자에서 멀리 떨어진 코너에 내부 보호 회로를 배치하는 것을 제안한다. 이러한 위치에 배치함으로써, 액티브 매트릭스의 주변부 사이즈 (프레임) 를 크게 하지 않고 큰 보호 회로를 배치할 수 있으므로 바람직하다.
또한, 본 발명의 반도체 장치를 사용한 표시 장치 및 그 표시 장치를 탑재한 전자 기기는 공정 중의 정전 파괴가 일어나기 어렵기 때문에 비용적으로 유리하고, 전원의 전압 강하가 일어나기 어렵기 때문에 표시 품위도 높다는 효과를 갖는다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.
[실시예 1]
도 1 은 본 발명의 주사선 구동 회로를 사용한 액정 표시 장치를 실현하는 제 1 실시예에서의 주사선 구동 회로 내장형 액티브 매트릭스 기판의 구성도이다. 액티브 매트릭스 기판 (101) 상에는 480개의 주사선 (201-1∼480) 과 1920개의 데이터선 (202-1∼1920) 이 직교하여 형성되어 있고, 480개의 용량선 (203-1∼480) 은 주사선 (201-1∼480) 과 나란히 또한 교대로 배치되어 있다. 데이터선 (202-1∼1920) 은 데이터선 입력 단자 (302-1∼1920) 에 접속되어 있다. 용량선 (203-1∼480) 은 서로 단락되어 공통 전위 입력 단자 (303) 에 접속된다. 대향 도통부 (304) 도 역시, 공통 전위 입력 단자 (303) 에 접속된다.
주사선 (201-n) 과 데이터선 (202-m) 의 각 교점에는 N채널형 전계 효과 박막 트랜지스터로 이루어지는 화소 스위칭 소자 (401-n-m) 가 형성되어 있고, 그 게이트 전극은 주사선 (201-n) 에, 소스ㆍ드레인 전극은 각각 데이터선 (202-m) 과 화소 전극 (402-n-m) 에 접속되어 있다. 화소 전극 (402-n-m) 은 용량선 (203-n) 과 보조 용량 컨덴서를 형성하고, 또한 액정 표시 장치로서 조립될 때에는 액정 소자를 사이에 두고 대향 기판 전극 (C0M) 과 역시 콘덴서를 형성한다.
주사선 (201-1∼480) 은 액티브 매트릭스 기판 상에 폴리규소 박막 트랜지스터를 집적함으로써 형성된 주사선 구동 회로 (800) 에 접속되어 구동 신호를 부여받는다. 여기서 주사선 구동 회로는 주사선마다 접속된 480개의 주사선 구동 유닛 회로 (801-1∼480) 에 의해서 구성되어 있다. 본 발명에 있어서, 특허청구범위에 있어서의 반도체 회로는 주사선 구동 회로 (800) 이다. 또한, 특허청구범위에 있어서의 배선은 CLK 신호 배선 (701), SP 신호 배선 (702), 고전위 전원 배선 (751), 저전위 전원 배선 (750) 등을 나타내고 있다.
주사선 구동 회로 (800) 에는 CLK 신호 배선 (701), SP 신호 배선 (702), 고전위 전원 배선 (751), 저전위 전원 배선 (750) 이 접속되어, 클록ㆍ스타트 펄스 신호 및 각 전원 전위가 공급된다. 여기서 CLK 신호 배선 (701), SP 신호 배선 (702), 고전위 전원 배선 (751), 저전위 전원 배선 (750) 은 CLK 신호 단자 (601), 고전위 전원 단자 (651), 저전위 전원 단자 (650) 에 접속되고, 이들 단자는 외부 IC 에 FPC 등을 통하여 접속됨으로써 원하는 신호ㆍ전원 전위를 공급받는다.
CLK 신호 단자 (601), SP 신호 단자 (602), 고전위 전원 단자 (651), 저전위 전원 신호 단자 (650) 와 CLK 신호 배선 (701), SP 신호 배선 (702), 고전위 전원 배선 (751), 저전위 전원 배선 (750) 의 사이의 접속 배선에는 제 1∼제 4 보호 회로 (ESD1∼4) 가 접속되어, 각 단자 (601, 602, 651, 650) 로부터 정전기나 노이즈 전류가 흘렀을 때에 주사선 구동 회로 (800) 내의 TFT 가 파괴되는 것을 방지한다.
또한 CLK 신호 배선 (701), 고전위 전원 배선 (751), 저전위 전원 배선 (750) 상의 CLK 신호 단자 (601), 고전위 전원 단자 (651), 저전위 전원 신호 단자 (650) 에서 보아 주사선 구동 회로 (800) 를 사이에 둔 반대측의 말단에도 제 5∼제 7 보호 회로 (ESD11∼13) 가 배치된다. 그럼으로써, 주사선 구동 유닛 회로 (801-n) 중, 단자에서 멀리 떨어진 위치에 있는 유닛 (예를 들어 n=1 등) 이 액티브 매트릭스 기판 제조 중에 정전기에 의해 파괴되는 사태를 방지할 수 있다. 또한, 제 5∼제 7 보호 회로 (ESD11∼13) 는 액티브 매트릭스 기판의 코너부, 특히 입력 단자와는 반대 코너에 배치하면 기판 면적을 크게 하지 않고 배치할 수 있다.
도 4 는 보호 회로 (ESD1∼13) 의 구체적인 회로 구성예이다. p형 트랜지스터 (504) 의 소스 전극 및 게이트 전극이 고전위 전원 VH 에, 드레인 전극이 보호되는 배선에 접속되고, n형 트랜지스터 (502) 의 소스 전극 및 게이트 전극이 저전위 전원 VL 에, 드레인 전극이 보호되는 배선에 접속되어 있다. 여기서 보호되는 배선에 부여되는 신호 레벨은 VH 이하 VL 이상이어야 한다. 정전기 등에 의해, 보호되는 전원의 전위가 VH∼VL 의 범위 밖이 되면 n형 트랜지스터 (502) 또는 p형 트랜지스터 (504) 가 ON 되고, 이상 전류를 기준 전위 VH 배선 또는 기준 전위 VL 배선으로 빠져나가게 한다. 또한, 보호 저항 (503) 에 의해, 배선의 전위가 급속히 상승하여 n형 트랜지스터 (502) 또는 p형 트랜지스터 (504) 가 파괴되는 것을 방지할 수 있다. 여기서 VH 및 VL 은 회로 내에서 가장 높은 전원과 낮은 전원을 사용하는 것이 일반적이지만, VH=VD, VL=VS 이어도 된다.
또, 여기서는 보호 회로 (ESD1∼13) 는 동일한 구성으로 하였지만, 물론 각각의 보호 회로는 그 필요성에 따라 별도의 회로 구성이어도 무방하다. 특히 내부의 보호 회로 (ESD11∼13) 에 대하여, 입력부의 보호 회로 (ESD1∼4) 는 비교적 높은 보호 성능이 요구된다. 그래서, 예를 들어 제 1 보호 회로 (ESD1) 는 제 5 보호 회로 (ESD11) 보다 높은 보호 성능을 갖는 회로 구성으로 하면 좋고, 구체적으로는 n형 트랜지스터 (502) 및 p형 트랜지스터 (504) 의 채널폭을 제 1 보호 회로 (ESD1) 쪽이 크도록 하면 좋다.
도 5 는 주사선 구동 유닛 회로 (801-1∼480) 의 구성예이고, 클록 인버터 2개를 사용한 스태틱형 시프트 레지스터와 NAND 회로, NOT 회로를 조합한 구성으로 되어 있다. 또, n단째 (n<480) 의 주사선 구동 유닛 회로 (801-n) 의 OUT 단자는 n-1단째의 주사선 구동 유닛 회로 (801-n-1) 의 IN 단자에 접속되고, 480단째의 주사선 구동 유닛 회로 (801-480) 의 IN 단자는 SP 신호 배선 (702) 에 접속된다.
도 6 은 제 1 실시예를 나타낸 투과형 액정 표시 장치의 사시 구성도 (일부 단면도) 이다. 도 1 에 나타낸 액티브 매트릭스 기판 (101) 과, 컬러 필터 상에 ITO 를 막형성함으로써 공통 전극을 형성한 대향 기판 (901) 을 시일재 (920) 에 의해 접합하고, 그 속에 네마틱 액정 재료 (910) 를 봉입하고 있다. 또한, 액티브 매트릭스 기판 (101) 상의 대향 도통부 (304) 에는 도통재가 배치되고, 대향 기판 (901) 의 공통 전극과 단락되어 있다.
데이터선 입력 단자 (302-1∼1920), 공통 전위 입력 단자 (303), CLK 신호 단자 (601), SP 신호 단자 (602), 고전위 전원 단자 (651), 저전위 전원 단자 (650) 는 단자에 실장된 FPC (930) 를 통하여 1 내지 복수의 외부 IC (940) 에 접속되어, 필요한 전기 신호ㆍ전위를 공급받는다.
또한 액티브 매트릭스 기판의 외측에는 상측 편향판 (951) 을, 대향 기판의 외측에는 하측 편향판 (952) 을 배치하고, 서로의 편광 방향이 직교하도록 (크로스니콜) 배치한다. 또한 하측 편향판 (952) 에 백라이트 (960) 를 설치하여 완성한다. 백라이트 (960) 는 냉음극관에 도광판이나 산란판을 설치한 것이어도 되고, EL 소자에 의해서 전체면 발광하는 유닛이어도 된다. 도시하지 않지만, 추가로 필요하다면, 주위를 외각으로 덮거나 또는 상측 편향판의 위에 보호용 유리나 아크릴판을 더 설치해도 된다.
이 액정 표시 장치는 종래의 것에 비하여, 제조 공정 중 또는 완성 후의 정전기 등에 의한 정전 파괴가 발생하기 어렵기 때문에, 수율이 좋고 또한 신뢰성이 높다.
[실시예 2]
도 2 는 본 발명의 주사선 구동 회로를 사용한 액정 표시 장치를 실현하는 제 2 실시예에서의 구동 회로를 나타내는 구성도이다. 본 도면은 도 1 의 쇄선 A 테두리 내에 상당하는 도면이다.
본 실시예에서는 단자 (601, 650, 651) 로부터 주사선 구동 회로 (800) 까지의 사이의 입력부 보호 회로 (ESD1∼3) 나 입력 단자 (601, 650, 651) 에서 보아 구동 회로 (800) 를 사이를 둔 말단의 내부 보호 회로 (ESD11∼13) 뿐만 아니라, 구동 회로 (800) 의 중간단인 240단째의 유닛 구동 회로 (801-240) 와 241단째의 유닛 구동 회로 (801-241) 사이에도 제 8∼제 10 보호 회로 (ESD21∼23) 를 형성하고 있다. 그럼으로써, 단자 부근 및 말단에서 모두 멀리 떨어진 중간단 (n=240) 부근에서의 정전기 파괴를 방지할 수 있다. 본 실시예에서는 중간단에만 보호 회로를 추가하고 있지만, 회로의 규모ㆍ크기 등에 따라, 도중에 넣는 보호 회로의 수를 늘려가도 된다. 예를 들어 본 실시예의 장소에 추가하여, 120단째 (801-120) 와 121단째 (801-121) 사이 및 360단째 (801-360) 와 361단째 (801-361) 사이에도 보호 회로를 넣으면 더욱 바람직하고, 회로 면적에 문제만 없다면, 모든 단 사이에 모두 보호 회로를 넣으면 가장 바람직하다. 단, 어느 경우라도 보호 회로를 넣는 간격은 거의 일정해야 하고, 그렇지 않으면 간격이 넓게 되어 있는 장 소에서만 정전 파괴가 일어나기 쉬워진다.
상기에 기재된 장소 이외에서의 액티브 매트릭스 기판의 구성, 보호 회로나 구동 회로의 상세 등은 제 2 실시예는 제 1 실시예와 완전 동일하고, 도 2 와 같은 회로를 포함하는 액티브 매트릭스 기판을 사용한 액정 표시 장치도 제 1 실시예와 동일한 구성으로 해도 되므로 설명을 생략한다.
[실시예 3]
도 3 은 본 발명의 주사선 구동 회로를 사용한 액정 표시 장치를 실현하는 제 1 실시예에서의 주사선 구동 회로 내장형 액티브 매트릭스 기판의 구성도이다.
본 실시예에서는 제 1 및 제 2 실시예와 달리, 주사선 구동 회로 (800) 에 부여되는 CLK 신호, SP 신호가 CLK 신호 단자 (601), SP 신호 단자 (602) 로부터 직접 입력되는 것은 아니고, 버퍼 회로 (810-1, 810-2) 에서 일단, 구동 능력이 증폭된 다음 주사선 구동 회로 (800) 에 입력되는 구성으로 되어 있다. 이러한 구성에 의해, 외부 IC 의 신호 구동 능력이 그다지 높지 않더라도 대면적의 패널에서도 신호를 큰 지연없게 구동할 수 있다.
도 7 은 제 3 실시예에 있어서의 버퍼 회로 (810-1, 810-2) 의 구체적인 회로 구성이다. 제 1 NOT 회로 (821) 및 제 2 NOT 회로 (822) 를 2단 직렬로 접속한 구성으로 되어 있고, 제 1 NOT 회로 (821) 를 구성하는 트랜지스터보다 제 2 NOT 회로 (822) 를 구성하는 트랜지스터가 채널폭 (W) 이 크고, 예를 들어 제 1 NOT 회로 (821) 의 W=250㎛, 제 2 NOT 회로 (822) 의 W=1000㎛ 과 같이 설정한다. 전원 배선 (850) 은 도 3 의 저전위 전원 배선 (750) 으로부터 분기되어 있는 가지 배선이고, 전원 배선 (851) 은 도 3 의 고전위 전원 배선 (751) 으로부터 분기되어 있는 가지 배선으로서, 백색 동그라미가 분기점 방향을 나타내고 있지만, 버퍼 회로 (810-1, 810-2) 를 사이에 두고 반대측 (즉 가지 배선 (850, 851) 의 말단) 에는 제 11 및 제 12 보호 회로 (ESD41, ESD42) 가 배치되어 있다.
이러한 구성에 의해, 저전위 전원 배선 (750) 상의 제 1 보호 회로 (ESD11) 와 제 11 보호 회로 (ESD41) 사이에 끼어있는 부분 및 고전위 전원 배선 (751) 상의 제 2 보호 회로 (ESD12) 와 제 12 보호 회로 (ESD42) 사이에 끼어있는 부분과 버퍼 회로 (810-1, 810-2) 가 접속되어 있게 되어, 제 1 보호 회로 (ESD11) 밖에 없는 경우에 비하여, 버퍼 회로 (810-1, 810-2) 내에 정전기가 대전한 경우의 보호 성능이 현저히 향상된다.
도 8 은 제 3 실시예에 있어서의 버퍼 회로 (810-1, 810-2) 의 구체적인 회로 구성의 별도의 예이다. 도 7 의 구성과 비교하면, 저전위 전원 배선 (750) 및 고전위 전원 배선 (751) 상의 제 1 NOT 회로 (821) 의 접속점과 제 2 NOT 회로 (822) 의 접속점을 잇는 선 상에 제 13 보호 회로 (ESD51) 및 제 14 보호 회로 (ESD51) 가 추가되어 있다. 그밖의 구성에 관해서는 도 7 과 동일하다. 이와 같이 회로와 회로의 중간점에도 내부 보호 회로가 있음으로써, 더욱 보호 성능이 향상된다.
또한, 본 실시예에서는 전원의 전압 변동을 방지한다는 별도의 효과도 갖는다. 전원 배선의 저항은 유한하고, 따라서 순간적으로 큰 전류를 상보형 회로에서 소비하는 경우에 전원 배선은 부분적이고 또한 순간적이기는 하지만 전압이 변동된다. 본 실시예의 경우를 말하면, 제 2 NOT 회로 (822) 의 채널폭은 W=1000㎛ 로 매우 커, 입력 신호가 반전하였을 때에 매우 큰 전류가 순간적으로 흘러 전원의 전위가 변동된다 (그 시간은 제 2 NOT 회로 (822) 의 출력 단자가 접속되어 있는 배선의 용량치에 따라 달라진다).
도 10 은 도 7, 도 8 의 구성의 버퍼 회로에서의 전위의 시간 변동을 시뮬레이션한 결과이고, 이것을 사용하여 구체적으로 설명한다. 그래프 (880) 는 제 1 NOT 회로 (821) 로부터 출력되어, 제 2 NOT 회로 (822) 에 입력되는 신호 파형으로, 전위가 VS 에서 VD 로 변화되고 있다. 이 때, 제 2 NOT 회로 (822) 를 구성하는 n형 트랜지스터가 ON 되어, 출력 단자의 전위를 VS 에 기록한다. 이 때, 저전위 전원 배선 (850) 상에 큰 전류가 흘러, 전압 구배가 생겨 순간적으로 전위가 약간 올라간다. 이를 방지하기 위해서는 저전위 전원 배선 (850) 의 배선폭을 굵게 하면 되지만, 회로 면적의 관계로 제한되는 경우가 있다. 저전위 전원 배선 (850) 이 있는 배선폭에 고정되고, 특히 대책을 강구하지 않은 경우의 저전위 전원 배선 (850) 의 제 2 NOT 회로 (822) 근방에서의 전위를 나타낸 그래프가 881 이고, 순간적으로 전압이 상승하고 있음을 알 수 있다.
이러한 현상이 생기면, 버퍼 회로의 구동 능력이 저하될 뿐만 아니라, 저전위 전원 배선 (850) 에 연결된 별도의 회로에 악영향을 미치는 경우가 있다. 즉, 저전위 전원 배선 (850) 을 통하여 그래프 881 과 같은 전압 강하가 다른 회로에도 전달되어, 최악의 경우 오동작을 야기하여, 아날로그 회로의 경우에는 출력 정밀도에 영향을 미친다. 이러한 문제는 실리콘웨이퍼 상의 회로에 비하여 회 로 면적이 커지는 절연 기판 상의 TFT 회로, 특히 표시 장치의 구동 회로에서는 보다 현저해진다.
다음에 그래프 882 는 저전위 전원 배선에 적당한 용량 소자를 추가한 경우의 결과이다. 이 경우, 순간적으로 흐르는 전류는 어느 정도까지 용량 소자로부터 공급되기 때문에, 전압 강하는 보다 작아도 된다. 즉, 전압 강하를 저감하기 위해서는 용량 소자를 전원 배선에 부가하면 된다. 용량 소자의 용량이 클수록 전압 강하를 저감하는 효과가 높지만, 필자가 검토한 결과에서는 전원 배선에 흐르는 최대 전류를 I (A), 전압 강하가 발생되는 허용 시간을 t (초) 로 하였을 때, I×t×0.1 (F) 이상의 용량 소자를 두면 전압 강하에 효과가 있고, 그 이하에서는 큰 효과를 볼 수 없었다. 여기서 전압 강하가 발생되는 허용 시간 t 는 논리 회로의 동작 최대 속도나, 아날로그 회로의 샘플링 시간에 따라 결정된다. 일반적으로 폴리규소를 사용한 TFT 에서는 동작 속도는 그다지 높지 않고, 기껏해야 수10MHz 정도에서의 동작이 상한이다. 즉, 10n초 이하의 전원 전압 변동은 거의 문제가 없다. 또한, 전원을 흐르는 최대 전류란, 회로의 최대 순간 소비 전류와 같다.
따라서, 회로가 소비하는 최대 전류를 I(A), 전압 강하가 발생되는 허용 시간을 t (초) 로 하였을 때, I×t×0.1 (F) 이상의 용량을 전원에 부가하면 전압 강하 저감에 효과가 있고, 이 때, t≤10-8 (초) 로 하면 된다. 또한, 용량을 접속하는 상대로서는 전위가 변동되지 않는, 별도의 전원 배선인 것이 바람직하다. 그러나, 이러한 용량을 배치하면 회로 면적이 증대된다. 그래서, 본 실시예와 같이 보호 회로를 전원 배선 상에 복수개 배치하면, 보호 회로 상의 용량 성분에 의해, 보호되는 전원 배선과 보호 회로 내의 기준 전위 전원 배선 (VH, VL) 사이에 용량이 생성된다. 이 경우, 회로는 보호 회로로서도 전원 전위 변동 대책으로서도 기능하므로, 회로 면적의 관점에서 현저히 유리하다.
이러한 전원 전위 변동 저감 강하를 기대하는 경우, 소비 전류가 큰 회로의 근방에 보호 회로를 형성할 필요가 있고, 그렇게 하지 않으면 소비 전류가 큰 회로로부터 보호 회로까지의 전원 배선 저항에 의해서 역시 전압 변동이 발생되어 버린다. 구체적으로는 소비 전류가 큰 회로로부터 보호 회로까지의 전원 배선을 따른 거리 (X) 가 소비 전류가 큰 회로로부터 입력 단자까지의 전원 배선을 따른 거리 (Y) 보다 작게 되도록 해야 한다.
제 1∼2, 제 11∼14 의 보호 회로 (ESD1∼2, 11∼14) 의 구체적 구성은 도 4 또는 도 9 와 같이 하면 된다. 도 4 의 회로 구성의 설명에 관해서는 제 1 실시예와 동일하므로 생략하겠지만, 이 구성에서도 트랜지스터의 게이트-드레인 용량 성분에 의해 보호되는 배선과 고전위 전원 VH 및 저전위 전원 VL 의 사이에서 용량이 부가된다. 도 9 의 구성에서는 도 4 의 구성에 비하여 제 1 용량 (505) 및 제 2 용량 (506) 을 추가함으로써, 강한 전압이 순간적으로 인가되었을 때에 보호 저항 (503) 과 조합하여 CR 회로로서 동작하여 n형 트랜지스터 (502) 및 p형 트랜지스터 (504) 가 파괴되는 것을 방지하는 기능이 향상되어 있고, 또한 보호되는 배선과 고전위 전원 VH 및 저전위 전원 VL 의 용량을 제 1 용량 (505) 및 제 2 용량 (506) 에 의해서 조정가능하기 때문에, 전원 전압 강하 대책으로서 보다 효과가 있는 구성으로 되어 있다.
또한 이러한 구성으로 할 때에는 저전위 전원 배선 (750) 및 고전위 전원 배선 (751) 에 접속되는 보호 회로 (ESD1, 2, 11, 12) 의 용량은 신호 배선 (701, 702) 에 접속되는 보호 회로 (ESD3, 4, 13) 의 용량보다 작게 해야 한다. 그 이유는, 신호 배선은 전위가 변동되므로 신호 배선과의 용량이 너무 크면 보호 회로에서 신호선과 접속되는 기준 전원 배선과의 사이에 크로스토크가 발생되기 때문이다. 구체적으로는 보호 회로의 구성이 도 9 와 같다면, 저전위 전원 배선 (750) 및 고전위 전원 배선 (751) 에 접속되는 보호 회로 (ESD1, 2, 11, 12) 의 제 1 용량 (505)ㆍ제 2 용량 (506) 을 신호 배선 (701, 702) 에 접속되는 보호 회로 (ESD3, 4, 13) 의 제 1 용량 (505)ㆍ제 2 용량 (506) 보다 크게 되도록 설정하면 된다.
본 실시예에서 언급한 버퍼 회로 이외의 상보형 회로, 예를 들어 데이터선 구동 회로ㆍDAC 회로ㆍ전원 회로ㆍ레벨 시프트 회로ㆍ메모리 회로 등을 액티브 매트릭스 기판 상에 내장하는 경우에도 동일하게 가지 전원 배선의 말단 및 도중에 보호 회로를 형성하는 것이 바람직하고, 모든 회로가 보호 회로와 보호 회로 사이의 전원 배선 상에 놓여 있으면 더욱 바람직하다. 또한, 소비 전류가 큰 회로 전후단에 일정 이상의 용량을 갖는 보호 회로를 설치하면 전원 노이즈 저감의 관점에서도 바람직하고, 구체적으로는 회로의 소비 전류를 I, 전압 강하가 발생되는 허 용 시간을 t (전형적으로는 t≤10-8 (초)) 로 하면, I×t×0.1 (F) 이상의 용량을 목표로 하면 된다.
상기 기재된 장소 이외의 액티브 매트릭스 기판의 구성, 보호 회로나 구동 회로의 상세 등은 제 3 실시예는 제 1 실시예와 완전히 동일하고, 도 3 과 같은 액티브 매트릭스 기판을 사용한 액정 표시 장치도 제 1 실시예와 동일한 구성으로 해도 되므로 설명을 생략한다.
또한, 실시예 1 에서는 도 4 의 보호 회로만 이용하여 설명하였지만, 도 9 의 보호 회로를 형성함으로써 실시예 3 과 동일한 효과를 얻을 수 있다.
본 발명은 전술한 실시형태에 한정되는 것은 아니고, 데이터선 구동 회로나 DAC, 전원 회로 등을 내장한 액티브 매트릭스 기판을 사용한 액정 표시 장치이어도 무방하다. 이 경우, 본 발명의 내용을 각 회로에 각각 적용하여도 무방하고, 레이아웃 등의 문제가 있으면 일부의 회로에만 적용해도 된다. 주사선 구동 회로에 적용하는 경우라도, 실시예와 같은 시프트 레지스터형 뿐만 아니라, 각종 순차 선택 회로이어도 된다.
또한, 보호 회로로서 실시예 및 선행예와 같은 구성 뿐만 아니라, 지금까지 제안된 각종 보호 회로 중, 어떠한 구성을 사용하더라도 문제없다.
또한, 트랜지스터로서 폴리규소가 아니라 비정질 규소 박막 트랜지스터를 사용해도 된다. 또, 절연 기판 상에 박막 트랜지스터를 형성하는 것이 아니라, 결정 실리콘웨이퍼 상에 화소 스위칭 소자나 구동 회로를 형성한 액티브 매트릭스 기판이어도 된다.
또한, 액정 표시 장치로서 실시예와 같은 투과형이 아니라 반사형이나 반투과형으로 해도 되고, 직시형이 아니라 투영용 라이트밸브로 해도 된다. 또한 실시예와 같이 노멀리 화이트 모드 뿐만 아니라, 노멀리 블랙 모드를 사용해도 된다. 특히 이 경우에는 액정의 배향 모드로서 수직 배향 모드 또는 횡전계 스위칭 모드로 해도 된다.
본 발명에 의하면, 구동 회로 내장 표시 장치에 있어서의 정전기 등에 의한 정전 파괴가 발생하기 어렵다.

Claims (17)

  1. 기판 상에 복수의 반도체 회로;
    상기 복수의 반도체 회로에 전기적으로 접속된 배선;
    전기 신호를 공급하기 위해서 상기 배선에 전기적으로 접속된 입력 단자; 및
    정전기나 노이즈로부터 상기 배선이나 상기 반도체 회로를 보호하도록 상기 배선에 접속된 보호 회로를 구비하고,
    상기 복수의 반도체 회로 중 적어도 하나의 상기 반도체 회로가 상기 입력 단자와 상기 보호 회로 사이에 배치되어 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 회로 중 적어도 하나의 상기 반도체 회로의 상기 배선과의 접속부로부터 상기 배선과 상기 입력 단자와의 접속부까지의 사이의 전기 저항치가, 상기 보호 회로의 상기 배선과의 접속부로부터 상기 배선과 상기 입력 단자와의 접속부까지의 사이의 전기 저항치보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보호 회로는 복수 배치되어 이루어지고, 상기 복수의 반도체 회로 중 적어도 하나의 상기 반도체 회로가 상기 보호 회로의 사이에 배치되어 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 복수의 보호 회로는 소정의 일정 간격으로 배치되어 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 배선은 적어도 상대적으로 낮은 기준 전위를 공급하는 저전위 전원 배선과, 상대적으로 높은 기준 전위를 공급하는 고전위 전원 배선을 포함하고, 상기 보호 회로의 적어도 하나는 상기 저전위 전원 배선과 상기 고전위 전원 배선의 양방에 각각 접속되어 이루어지는 전원간 보호 회로인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 배선은 적어도 고정된 기준 전위가 아닌 신호를 전달하는 신호 입력 배선을 포함하고, 상기 보호 회로의 적어도 하나는, 상기 저전위 전원 배선과 상기 고전위 전원 배선의 적어도 어느 일방이, 상기 신호 입력 배선에 접속되어 이루어지는 신호 전원간 보호 회로인 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 저전위 전원 배선과 상기 고전위 전원 배선 사이, 또는 상기 신호 입력 배선과 상기 저전위 전원 배선 사이, 또는 상기 신호 입력 배선과 상기 고전위 전원 배선의 사이의 적어도 어느 하나에는 용량 소자가 형성되고 있고, 용량 소자의 용량치는 상기 저전위 전원 배선 또는 상기 고전위 전원 배선에 흐르는 최대 전류를 I (A), 상기 저전위 전원 배선 또는 상기 고전위 전원 배선의 전압 강하가 발생되는 허용 시간이 작은 쪽을 t (초) 로 하였을 때, I×t×0.1 (F) 이상인 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    t 는 10-8 (초) 이하인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 신호 입력 배선과, 상기 저전위 전원 배선 또는 상기 고전위 전원 배선과의 용량은 상기 저전위 전원 배선과 상기 고전위 전원 배선 사이의 용량보다 작은 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 전원간 보호 회로 또는 신호 전원간 보호 회로 중 적어도 하나는 다이오드 소자를 포함하고, 상기 다이오드 소자는 그 일단이 저전위 전원 배선과 고전위 전원 배선 중 어느 하나에 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제 5 항에 있어서,
    상기 복수의 반도체 회로는 N채널형 전계 효과 트랜지스터인 제 1 트랜지스터와 p 채널형 전계 효과 트랜지스터인 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터의 적어도 일부는 상기 저전위 전원 배선에 접속되어 이루어지고, 상기 제 2 트랜지스터의 적어도 일부는 상기 고전위 전원 배선에 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 폴리규소 박막을 능동층으로 한 트랜지스터이고, 상기 기판은 절연 기판인 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 기판 상에는 매트릭스 형상으로 배열된 복수의 액티브 소자가 형성되어 이루어지고, 상기 복수의 반도체 회로의 적어도 일부는 상기 복수의 액티브 소자에 구동 신호를 입력하기 위한 구동 회로를 구성하여 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 보호 회로의 적어도 하나는, 상기 매트릭스 형상으로 배치된 복수의 액티브 소자의 4 개의 코너 중, 상기 입력 단자에서 멀리 떨어진 측의 코너에 배치되는 내부 보호 회로인 것을 특징으로 하는 반도체 장치.
  15. 제 1 항에 기재된 반도체 장치가 형성된 제 1 기판과, 상기 제 1 기판에 대향하는 제 2 기판과, 상기 제 1 기판과 상기 제 2 기판 사이에 액정층을 봉입함으로써 구성된 표시 장치.
  16. 제 1 항에 기재된 반도체 장치 상에 유기 EL 소자를 형성함으로써 구성된 표시 장치.
  17. 제 15 항 또는 제 16 항에 기재된 표시 장치를 사용한 전자 기기.
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