JP2003121875A

JP2003121875A - 素子基板装置の製造方法及び電気光学装置の製造方法並びにレチクル

Info

Publication number: JP2003121875A
Application number: JP2001311846A
Authority: JP
Inventors: Kenichi Takahara; 研一高原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-10-09
Filing date: 2001-10-09
Publication date: 2003-04-23

Abstract

(57)【要約】【課題】素子基板装置の製造において、短絡用配線を
形成することによる静電気対策を効果的に実施すること
が可能であるとともに、その切断を確実に実施し得るよ
うにする。【解決手段】本発明に係る短絡用配線の切断において
は、短絡用配線（３ｂ）上の層間絶縁膜（４１乃至４
３）に対して形成された切断用孔（８８０）に対向する
位置において一の光透過率を有し、該切断用孔に対向し
ない位置において前記一の光透過率よりも低い他の光透
過率を有するレチクル（９５０）を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、その上に複数の回
路素子及び配線等が形成されるアクティブマトリクス基
板装置等の素子基板装置の製造方法、及び該素子基板装
置を用いた電気光学装置の製造方法の技術分野、並びに
半導体プロセス一般に用いられるレチクルの技術分野に
属する。

【０００２】

【背景技術】マトリクス状に配列された画素電極及び該
電極の各々に接続された薄膜トランジスタ（Thin Film
Transistor；以下適宜、「ＴＦＴ」という。）、該ＴＦ
Ｔの各々に接続され、行（又は列）方向に平行に設けら
れた走査線及び列（又は行）方向に平行に設けられたデ
ータ線等を備えるとともに、前記走査線に対しては走査
線駆動回路による駆動が、前記データ線に対してはデー
タ線駆動回路による駆動が、それぞれ行われることによ
って、いわゆるアクティブマトリクス駆動が可能な電気
光学装置が知られている。このような電気光学装置にお
ける上述のＴＦＴ等その他の回路素子、あるいは該回路
素子間を接続する上述の走査線又はデータ線等の配線
は、半導体プロセスを応用して形成されている。

【０００３】ところで、このような電気光学装置、とり
わけ例えば液晶装置等においては、上述のＴＦＴ等その
他の回路素子等を搭載する基板に、ガラス等の絶縁性の
材料が用いられることがある。一方、上記半導体プロセ
スとしては、例えば、スパッタリング工程やドライエッ
チング工程等を考えることができる。これらのことか
ら、例えば、スパッタリング工程においては、「絶縁
性」の基板上に「帯電」粒子が衝突・堆積されることに
なるから、該基板において静電気が蓄積することがあ
る。このように静電気が蓄積されると、これを起因とし
た不具合、例えば、上述のＴＦＴ等その他の回路素子を
静電破壊する可能性が高くなる。

【０００４】そこで、従来では、前記走査線、あるいは
前記データ線を形成する工程を兼用して各々の走査線、
あるいはデータ線に電気的に接続する短絡用配線を形成
することが行われている。この短絡用配線を形成する
と、絶縁性基板の表面に蓄積された電荷や静電気は該短
絡用配線を介して基板外周側に拡散されることになるか
ら、突発的に過剰な電流が、走査線、あるいはデータ線
を介してＴＦＴ等その他の回路素子等に流れることがな
くなり、該回路素子等の静電破壊を未然に防止すること
ができる。

【０００５】ただし、上述した短絡用配線は、電気光学
装置の製造工程の完了前には、当該電気光学装置を正常
動作させるために切断する必要があるので、本願出願人
は、その途中の工程を兼用して短絡用配線の上に切断用
孔を形成しておき、これらの切断用孔を介して短絡用配
線の所定位置を切断し、短絡用配線と走査線、あるいは
データ線との分離を行う方法を提案している（特公平８
−１４６６７号公報参照）。

【０００６】また、本願出願人は、短絡用配線を形成・
切断することによって静電気に対処する手法を、上述し
たデータ線駆動回路や走査線駆動回路等に対しても、略
同様に適用することを提案している（特公平１１−９５
２５７号公報参照）。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
短絡用配線の形成・切断においては、次のような問題が
あった。すなわち、近年、電気光学装置の高精細化・微
細化や高開口率の達成という一般的要請に沿うべく、該
電気光学装置を構成する各種回路素子及び配線等は、各
種層間絶縁膜等を介して、基板に対して鉛直方向に積層
化された構造をとる傾向にあり、その結果、これら各種
回路素子及び配線等は、いわば「高層化」されるように
なっている。つまり、従前に比べて、電気光学装置の
「高さ」が大きくなっているのである。そして、このよ
うな高層化が進むと、上述した短絡用配線の形成・切断
における、切断工程が首尾よく行えないという問題点が
生ずるのである。

【０００８】例えば、走査線形成工程との兼用による短
絡用配線の形成は、電気光学装置の製造工程の比較的初
段に行われ、短絡用配線の切断は、当該工程の比較的後
段に行われることが想定されるから、この切断は、「高
層化」された各種層間絶縁膜等を前提として行わなけれ
ばならないことになる。ここで更に、該切断を、フォト
リソグラフィ法を利用して実施することを考えると、ま
ず高層化された各種層間絶縁膜等に対して上記切断用孔
を形成するとともに、該孔の底部及び最上層の層間絶縁
膜等にレジストを塗布して露光・現像を実施した後エッ
チングを行うことになるが、上述のように、高層化され
た層間絶縁膜等に前記切断用孔を形成すると、その深さ
は大きくなってしまうことから、該孔の底部に存在する
レジストに対する露光を効果的に実施することができな
くなる。したがって、該孔の底部におけるレジストは残
存することになり、その結果、短絡用配線の切断が十分
に行えないといった不具合が生じる。

【０００９】これに対処するため、例えば、レジストに
対する露光量を大きくすることも考えられる。つまり、
露光量を大きくすることによって、切断用孔の底部にま
で十分に光が達するように、ないし該底部におけるレジ
ストを十分に露光することができるようにするのであ
る。しかしながら、このような手法では、層間絶縁膜等
の上に存在するレジストにとっては、過ぎた露光量とな
ってしまい、ハレーション等の問題が生じかねない。こ
こに、「ハレーション」とは、露光された光が例えばメ
タル層等の表面で想定外の方向に反射等することをい
う。このようなハレーションが生じると、本来は、露光
されるべきでない部分までが露光されることにより、例
えば、溝の開口寸法等の制御等が正確に行えなくなると
いった問題が新たに生ずる結果となる。

【００１０】本発明は、上記問題点に鑑みてなされたも
のであり、短絡用配線を形成することによる静電気対策
を効果的に実施することが可能であるとともに、その切
断を確実に実施し得る素子基板装置の製造方法、電気光
学装置の製造方法、並びにレチクルを提供することを課
題とする。

【００１１】

【課題を解決するための手段】本発明の素子基板装置の
製造方法は、上記課題を解決するために、複数の画素電
極と、該複数の画素電極の各々に接続された複数の薄膜
トランジスタと、該複数の画素電極を駆動するため前記
複数の薄膜トランジスタに接続された配線とを備える素
子基板装置を製造する素子基板装置の製造方法であっ
て、前記配線間を接続する短絡用配線を形成する工程
と、前記短絡用配線上に層間絶縁膜を形成する工程と、
前記短絡用配線上の前記層間絶縁膜に対して切断用孔を
形成する工程と、前記切断用孔を形成後に前記層間絶縁
膜上及び前記短絡用配線上にレジストを塗布する工程
と、前記切断用孔に対向する位置において一の光透過率
を有し且つ該切断用孔に対向しない位置において前記一
の光透過率よりも低い他の光透過率を有するとともに、
前記切断用孔に対向する位置を除く領域内に所定パター
ンの薄膜が形成されてなるレチクルを用いて、前記レジ
ストを露光する工程と、前記レジストの除去後に前記切
断用孔を利用して前記短絡用配線を切断する工程とを含
む。

【００１２】本発明の素子基板装置の製造方法によれ
ば、まず、画素電極を駆動するため、これに接続された
薄膜トランジスタに接続された配線間を接続する短絡用
配線が形成される。ここに配線とは、具体的には例え
ば、走査線、あるいはデータ線等が該当する。この短絡
用配線の存在により、以降の製造プロセスにおいて、た
とえ静電気が発生するようなことがあっても、該静電気
は、配線及び該短絡用配線を通じてこれを拡散させるこ
とが可能となり、あるいはまた、静電気の発生により仮
に短絡用配線に電位変動しても薄膜トランジスタにおけ
る相互に短絡されたゲート、ソース及びドレイン間には
電位差を殆ど生じないため、例えば上述の薄膜トランジ
スタをはじめ、その他必要に応じて設けられる基板上の
回路素子が静電破壊することを未然に防止することが可
能となる。

【００１３】次に、この短絡用配線上に層間絶縁膜が形
成される。この層間絶縁膜により、例えば、薄膜トラン
ジスタを構成する半導体層、同じく薄膜トランジスタを
構成するゲート電極を含む走査線、該薄膜トランジスタ
に接続されるデータ線、あるいは該薄膜トランジスタに
接続される蓄積容量を構成する電極等、いずれも基板上
で積層されて形成される各種構成要素間で短絡を生じさ
せないことが可能となるとともに、上述した各種構成要
素を基板面に対して鉛直方向に、いわば「高層化」する
ことが可能となる。すなわち、本発明によれば、電気光
学装置の微細化・高精細化に対応することが可能となる
のである。

【００１４】そして次に、前記短絡用配線上、かつ、い
ま述べた層間絶縁膜に対して、切断用孔を形成した後
に、前記層間絶縁膜上及び前記短絡用配線上にレジスト
を塗布する。ここで、短絡用配線上に対するレジストの
塗布は、前記切断用孔を利用して行われることは言うま
でもない。したがって、本発明に係るレジストの塗布
は、切断用孔の底部、すなわち短絡用配線上と、層間絶
縁膜上というように、高さ方向に相違がある各面に対し
て行われることになる。とりわけ、本発明においては、
上述したように、高層化することが可能であるから、一
般に切断用孔の深さは大きく、したがって、上記「高さ
方向に相違がある各面」は、相当程度距離をおいた各面
となることが想定される。

【００１５】ここで特に、本発明においては、切断用孔
に対向する位置において一の光透過率を有し、該切断用
孔に対向しない位置において前記一の光透過率よりも低
い他の光透過率を有するレチクルを用いて、前記レジス
トを露光する。つまり、このようなレチクルを用いれ
ば、同一強度となる一つの露光光源を用いたとしても切
断用孔が存在する位置における露光量は大きく（なぜな
ら、露光光は一の光透過率を有する部位を透過するか
ら）、該孔が存在しない位置における露光量は小さくな
る（なぜなら、露光光は一の光透過率よりも低い他の光
透過率を有する部位を透過するから）。したがって、本
発明によれば、切断用孔の底部、すなわち短絡用配線上
のレジストに対しては、十分な露光が行われる可能性を
高めるとともに、層間絶縁膜上に存在するレジストに対
しては、過分な露光が行われず、ハレーション等の発生
する可能性を低減することが可能となるのである。した
がって、本発明によれば、切断用孔の底部におけるレジ
ストの除去を確実に実施し得、その結果、短絡用配線の
切断も確実に実施し得ることになる。

【００１６】そしてまた、本発明に係るレチクルでは、
前記切断用孔に対向する位置を除く領域内に所定パター
ンの遮光膜が形成されてなる。このことは、露光光の進
行が該遮光膜の存在によってほぼ完全に遮られることを
意味し、別の観点、すなわちこの遮光膜が存在する部位
と存在しない部位という観点から言えば、本発明に係る
レチクルにより、通常のパターニングが実施され得るこ
とを意味するに他ならない。言い換えれば、所定パター
ンの遮光膜が存在する部位では、前記他の光透過率より
も更に低い光透過率を有する形態が一般的に想定される
ことになる。

【００１７】要するに、本発明によれば、短絡用配線に
対しては、強力な露光を行って、切断用孔の底部におけ
るレジストの残留を低減できると同時に、通常のパター
ニングにおける露光、すなわち遮光膜により遮られる露
光光と、遮光膜が存在せず且つ他の光透過率を有する部
位を透過する露光光とにおいて、後者の露光量が適度に
抑えられることにより、ハレーション防止等を実現し
得、その結果、高精度のパターニングを行えるのであ
る。

【００１８】なお、上述した一の光透過率及び他の光透
過率の具体的な値は、上記層間絶縁膜の厚さがどの程度
であるか、あるいは切断用孔の底部と当該層間絶縁膜上
との高さの差がどの程度であるか、また、塗布するレジ
ストの性質や、露光光源の性質等その他当該レチクルを
利用して露光を行うステッパの性能等の具体的事情によ
って、適宜変わり得る。

【００１９】ただし、これらの光透過率間に多少なりと
も差が有れば、切断用孔の底部のレジストに対して露光
量を相対的に増加させつつ層間絶縁膜上に存在するレジ
ストに対して露光量を相対的に減少させることは可能と
なる。

【００２０】本発明の素子基板装置の一態様では、前記
配線は、走査線を含む。

【００２１】この態様によれば、配線が走査線を含むこ
とから、短絡用配線によって電気的に接続されるのは、
少なくとも該走査線を含むことになる。したがって、本
態様によれば、走査線を通じた静電気によって、薄膜ト
ランジスタが静電破壊することを未然に防止することが
可能となる。

【００２２】本発明の素子基板装置の他の態様では、前
記配線は、データ線を含む。

【００２３】この態様によれば、配線がデータ線を含む
ことから、短絡用配線によって電気的に接続されるの
は、少なくとも該データ線を含むことになる。したがっ
て、本態様によれば、データ線を通じた静電気によっ
て、薄膜トランジスタが静電破壊することを未然に防止
することが可能となる。

【００２４】このような、前記配線が走査線、あるいは
データ線を含む態様にあっては特に、前記配線は、前記
走査線に接続された走査線駆動回路又は前記データ線に
接続されたデータ線駆動回路の少なくとも一方を駆動す
るための信号を供給する信号配線を含むようにするとな
およい。

【００２５】このような構成によれば、例えば、一般に
ＣＭＯＳ型等の薄膜トランジスタその他の回路素子を含
む走査線駆動回路又はデータ線駆動回路を駆動するため
の信号を供給する信号配線が、短絡用配線によって電気
的に接続されることになる。したがって、本態様によれ
ば、該走査線駆動回路及び該データ線駆動回路等におい
ても、静電破壊等の不具合を発生させる可能性を低減す
ることができ、より信頼性の高い素子基板装置を製造す
ることができる。

【００２６】本発明の素子基板装置の製造方法の他の態
様では、当該素子基板装置は、マザー基板上に複数形成
されるとともに該マザー基板を切断線に沿って分断する
ことにより形成されるものであり、前記短絡用配線と電
気的に接続された基板装置間短絡用配線を前記マザー基
板上の前記切断線に沿って形成する工程と、前記切断線
に沿った分断を実施することにより前記基板装置間短絡
用配線を当該素子基板装置間で分断する工程とを更に含
む。

【００２７】この態様によれば、マザー基板上に当該素
子基板装置が複数形成された状態で、前記短絡用配線と
電気的に接続された基板装置間短絡用配線が形成され
る。このため、各素子基板装置は、マザー基板上でそれ
ぞれ短絡されることになるとともに、基板上に発生した
静電気は、走査線、データ線及び信号配線等の配線又は
短絡用配線を通じて、基板装置間短絡用配線へと至り、
該静電気は、基板の外周へと拡散させられることにな
る。したがって、本態様によれば、上述にも増して、該
装置を構成する各種回路素子において、静電破壊を生じ
させる恐れが低減されることになる。

【００２８】そして、本態様では、切断線に沿った分断
の実施をもって前記基板装置間短絡用配線の当該素子基
板装置間における分断が実現することにより、個々の素
子基板装置が形成される。したがって、その後製造され
る各電気光学装置における動作が、基板装置間短絡用配
線によって妨害されることがない。

【００２９】本発明の素子基板装置の製造方法の他の態
様では、前記層間絶縁膜を形成する工程の後、前記切断
用孔を形成する工程の前に、前記層間絶縁膜上に蓄積容
量を形成する工程と、該蓄積容量上に他の層間絶縁膜を
形成する工程とを更に含む。

【００３０】この態様によれば、短絡用配線上に、前記
層間絶縁膜のほか、蓄積容量及び他の層間絶縁膜が別途
形成されることから、切断用孔の深さは、より大きくな
ることになる。したがって、本態様によれば、短絡用配
線上のレジストに対しては十分な露光を行うことが可能
であるとともに、他の層間絶縁膜上に存在するレジスト
に対しては、過分な露光を行うことがないという本発明
に係る効果を、より顕著に享受することが可能となる。

【００３１】本発明の素子基板装置の製造方法の他の態
様では、前記レチクルにおいて前記他の光透過率を有す
る部位には、薄膜が形成されている。

【００３２】この態様によれば、例えば、光吸収性をも
つ、あるいは光反射性をもつ薄膜が、レチクルにおける
前記他の光透過率を有する部位（すなわち、切断用孔に
対向しない位置）において形成されていることから、前
記一の光透過率よりも低い他の光透過率を有する部位
を、比較的容易に製造すること、ないし現出させること
が可能となる。

【００３３】なお、薄膜の材質としては、例えば、ＩＴ
Ｏ（Indium Tin Oxide）やＳｉＮｘ（窒化シリコン）等
をあてることが可能である。

【００３４】この他の透過率を有する部位に薄膜を形成
する態様では特に、前記薄膜は、前記レチクル上におけ
る前記遮光膜上に形成されるようにするとよい。

【００３５】この構成によれば、薄膜の形成について特
段の配慮（すなわち、例えば遮光膜形成位置を避けて薄
膜を形成する等）を行う必要がなく、本発明に係るレチ
クルを容易に製造することが可能となる。

【００３６】なお、レチクル上に薄膜を形成し、その上
に遮光膜を形成する構成を採用することも可能である。

【００３７】上述のレチクルに薄膜を形成する態様、あ
るいは遮光膜上に薄膜を形成する構成では特に、前記薄
膜の少なくとも一部は、前記レチクルと同一の屈折率を
有するようにするとよい。

【００３８】このような構成によれば、薄膜がレチクル
と同一の屈折率を有することにより、一の光透過率を有
する部位と他の光透過率を有する部位とのそれぞれを透
過する光は、例えば異なる光路をとるようなことがなく
なる。つまり、当該薄膜及びレチクル本体とでは同一の
光路をとって光が進行することになる。したがって、所
望外の箇所に露光が行われるようなことがなく、精度高
く素子基板装置を製造することが可能となる。

【００３９】なお、本構成の要件を満たすような材料と
しては、例えばＳｉＯ_２等を挙げることができる。

【００４０】また、本構成において、「薄膜の少なくと
も一部」とは、前記他の光透過率を有する部位に形成さ
れる薄膜の全面において、その少なくとも一部というこ
とを意味する。すなわち、より具体的には、例えば、他
の光透過率を有する部位における一の領域においては、
屈折率が同一の薄膜が形成され、他の領域においては、
そうでない薄膜が形成される、等といった形態を想定す
ることが可能である。いずれにせよ、そのような形態等
であっても、本発明の範囲内にあることに変わりはな
い。

【００４１】さらに、本発明にいう「同一の屈折率」と
は、レチクルと薄膜との両屈折率が完全に同一である
他、両屈折率の差に起因する光反射が当該製造方法にお
けるレジストを露光する工程の実用上の妨げとならない
程度に、両屈折率が同一であることをいい、その程度
は、製造装置の仕様や製造条件に依存して決定されるも
のである。そして、この同一の程度は、実験的、経験
的、理論的或いはシミュレーションによって実際に使用
される製造装置や製造条件に応じて個別具体的に定めれ
ばよい。

【００４２】また、上述のレチクルに薄膜を形成する態
様、遮光膜上に薄膜を形成する構成、あるいは該薄膜の
少なくとも一部がレチクルと同一の屈折率を有するよう
な構成では特に、前記薄膜の少なくとも一部は、相異な
る複数の材料により構成された積層構造を有するように
するとよい。

【００４３】このような構成によれば、薄膜が相異なる
複数の材料により構成された積層構造を有することによ
り、レチクル上の光透過率をよりきめ細かに設定するこ
とが可能となり、正確な露光工程の実施に資する。例え
ば、該薄膜の一の部位においては上述の積層構造、他の
部位においては積層構造でない単層構造をとる場合を仮
定すると、本構成によれば、当該一の部位で最も弱い露
光が行われ、当該他の部位で中間の露光が行われ、前記
一の光透過率を有する部位、すなわち薄膜が形成されて
いない部位で最も強い露光が行われる、等とすることが
可能となる。むろん、薄膜を三層以上の積層構造とする
場合も、当然に本発明の範囲内に含まれる。

【００４４】なお、本構成に係る「少なくとも一部」の
意義は、上述と同様である。

【００４５】また、他の光透過率を有する部位は、一の
光透過率を有する部位と同一又は異なる膜からなり且つ
厚く形成されていてもよい。

【００４６】本発明の基板装置の製造方法の他の態様で
は、前記画素電極に代えてストライプ状電極を備え、前
記配線は前記ストライプ状電極に直接接続されてなり、
前記配線に接続され、前記ストライプ状電極を駆動する
ための、他の薄膜トランジスタを含む駆動回路部が更に
備えられてなる。

【００４７】この態様によれば、例えば、いわゆるパッ
シブマトリクス駆動が可能な素子基板装置において、ス
トライプ状電極を駆動するための駆動回路部に含まれ
る、他の薄膜トランジスタにつき、その静電破壊を防止
することが可能となる。

【００４８】本発明の電気光学物質の製造方法は、上記
課題を解決するため、上述した素子基板装置の製造方法
（ただし、各種態様を含む。）により当該素子基板装置
を製造する工程と、該素子基板装置に対向するように対
向基板を相接着する工程と、前記素子基板装置及び前記
対向基板間に電気光学物質を封入する工程とを含む。

【００４９】本発明の電気光学物質の製造方法によれ
ば、静電破壊した薄膜トランジスタ等を含むことのな
い、適正な電気光学装置を製造することができる。

【００５０】本発明のレチクルは、上記課題を解決する
ため、半導体プロセスにおいて使用されるレチクルであ
って、その少なくとも一の部位において一の光透過率を
有するとともに、他の部位において前記一の光透過率よ
りも大きい他の光透過率を有し、前記他の部位の少なく
とも一部には、所定パターンの遮光膜が形成されてお
り、前記一の部位の少なくとも一部には、前記遮光膜が
形成されていない。

【００５１】本発明のレチクルによれば、上述したこと
からも明らかな通り、本発明の素子基板装置の製造方
法、又は本発明の電気光学装置の製造方法において、好
適に利用することが可能となる。

【００５２】なお、本発明にいう「半導体プロセス」と
は、例えばフォトリソグラフィ技術を念頭において考え
ることができる。

【００５３】本発明のレチクルの一態様では、前記他の
透過率を有する部位には、薄膜が形成されている。

【００５４】本態様によれば、例えば、光吸収性をも
つ、あるいは光反射性をもつ薄膜が、レチクルにおける
前記他の光透過率を有する部位において形成されている
ことから、前記一の光透過率よりも低い他の光透過率を
有する部位を、比較的容易に製造すること、ないし現出
させることが可能となる。

【００５５】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされる。

【００５６】

【発明の実施の形態】以下では、本発明の実施の形態に
ついて図を参照しつつ説明する。

【００５７】（アクティブマトリクス基板の全体構成）
まず、本発明の素子基板装置の実施の形態として、液晶
装置用のアクティブマトリクス基板を例にあげ、図１か
ら図４を参照しながら説明する。ここに図１は、液晶表
示パネルに用いられる駆動回路内蔵型のアクティブマト
リクス基板の構成を模式的に示すブロック図である。ま
た、図２は、図１に示す端子８００、８０１、８０２…
に対応するように層間絶縁膜に対して形成される開口部
分及び該端子８００、８０１、８０２…と図１に示す短
絡用配線との電気的な接続を図るため層間絶縁膜に対し
て形成されるコンタクトホールとを示す平面図であり、
図３は、図１に示す静電保護回路１５０及び１５１の詳
細な構成を示すブロック図であり、図４は、図１に示す
信号配線７２及び７３と、後に詳述する第１短絡用配線
９１との配置態様の詳細を示す平面図である。

【００５８】図１に示すように、本実施形態の液晶表示
パネルに用いられる駆動回路内蔵型のアクティブマトリ
クス基板ＡＭでは、例えば石英といったガラス等の絶縁
性の材料により構成されたＴＦＴアレイ基板１０上に、
互いに交差する複数の走査線３ａと複数のデータ線６ａ
とによって画素電極９ａがマトリクス状に構成されてい
る。ここに、走査線３ａ及びデータ線６ａは、本発明に
いう「配線」の一例に該当する。走査線３ａはドープト
シリコン膜で構成され、データ線６ａはアルミニウム膜
等の金属膜あるいは合金膜で構成されている。また、画
素電極９ａがマトリクス状に形成されている領域全体で
もって、画像表示領域１０ａが規定される。

【００５９】ＴＦＴアレイ基板１０上における画像表示
領域１０ａの外側領域（周辺部分）には、複数のデータ
線６ａのそれぞれに、画像信号を供給するデータ線駆動
回路１０１が構成されている。また、走査線３ａの両端
部のそれぞれには、各々の走査線３ａに画素選択用の走
査信号を供給する走査線駆動回路１０４が構成されてい
る。

【００６０】データ線駆動回路１０１には、Ｘ側シフト
レジスタ回路、Ｘ側シフトレジスタ回路から出力された
信号に基づいて動作するアナログスイッチとしてのＴＦ
Ｔを備えるサンプルホールド回路Ｓ／Ｈ、例えば６相に
展開された各画像信号ＶＩＤ１〜ＶＩＤ６に対応する６
本の画像信号線ｖｉｄｅｏ等が構成されている。本実施
形態において、データ線駆動回路１０１は、前記のＸ側
シフトレジスタ回路が４相で構成されており、端子を介
して外部から、スタート信号ＤＸ、クロック信号ＣＬＸ
１〜ＣＬＸ４、及びその反転クロック信号ＣＬＸ１バー
〜ＣＬＸ４バーがＸ側シフトレジスタ回路に供給され、
これらの信号によってデータ線駆動回路１０１が駆動さ
れる。従って、サンプルホールド回路Ｓ／Ｈは、前記の
Ｘ側シフトレジスタ回路から出力された信号に基づいて
各ＴＦＴが動作し、画像信号線ｖｉｄｅｏを介して供給
される画像信号ＶＩＤ１〜ＶＩＤ６を所定のタイミング
でデータ線６ａに取り込み、各画素電極９ａに供給する
ことが可能である。

【００６１】一方、走査線駆動回路１０４には、端子を
介して外部からスタート信号ＤＹ、クロック信号ＣＬ
Ｙ、及びその反転クロック信号ＣＬＹバーが供給され、
これらの信号によって走査線駆動回路１０４が駆動され
る。

【００６２】なお、図１においては、走査線駆動回路１
０４が図中左方及び右方に二つ、データ線駆動回路１０
１が図中下方に一つ設けられるような形態が示されてい
るが、走査線３ａに供給される走査信号遅延が問題とな
らないならば、走査線駆動回路１０４は図中左方又は右
方の一方のみに設ける形態としてよいし、また、データ
線駆動回路１０１を画像表示領域１０ａの辺に沿って両
側に配列するような形態としてもよいことは言うまでも
ない。

【００６３】本実施形態のアクティブマトリクス基板Ａ
Ｍにおいて、ＴＦＴアレイ基板１０の辺部分のうち、デ
ータ線駆動回路１０１が構成されている側の辺部分には
定電源ＶＤＤＸ、ＶＳＳＸ、ＶＤＤＹ、ＶＳＳＹ、変調
画像信号（画像信号ＶＩＤ１〜ＶＩＤ６）、各種駆動信
号等が入力されるアルミニウム膜等の金属膜、金属シリ
サイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の
端子８００、８０１、８０２・・・が構成されている。

【００６４】これらの端子８００、８０１、８０２・・
・は、ＴＦＴアレイ基板１０上に形成された後述の第２
層間絶縁膜４２の上に形成されているとともに、やはり
後述の第３層間絶縁膜４３に設けられた開口部分４３ａ
で外部に露出された形で形成されている。このような端
子８００、８０１、８０２・・・、すなわちパッドを利
用することにより、本実施形態に係るアクティブマトリ
クス基板ＡＭと外部端子との接続が可能になっている。
そして、後述する第１〜第３短絡用配線９１〜９３は、
第１層間絶縁膜４１の下層として走査線３ａと同時に形
成されるため、第１〜第３短絡用配線９１〜９３の一部
である端子下シート膜９４と端子８００、８０１、８０
２・・・との電気的な接続は、図２に示すように、後述
する第１及び第２層間絶縁膜４１及び４２に形成された
コンタクトホール８９によって行われている。

【００６５】また、図１に戻り、これらの端子８００、
８０１、８０２・・・からは、走査線駆動回路１０４及
びデータ線駆動回路１０１を駆動するためのアルミニウ
ム膜等の低抵抗な金属膜や金属シリサイド膜からなる複
数の信号配線７２及び７３がそれぞれ引き回されてい
る。ここに、信号配線７２及び７３は、上述の走査線３
ａ及びデータ線６ａに加えて、本発明にいう「配線」の
一例に該当する。

【００６６】この信号配線７２、７３の途中位置には、
静電保護回路１５０及び１５１が形成されている。ここ
に静電保護回路１５０及び１５１としては、各種回路を
利用できるが、例えば図３に示すものでは、保護抵抗６
６と、プッシュプル配列されたＰチャネル型ＴＦＴ６７
及びＮチャネル型ＴＦＴ６８とを利用しており、それぞ
れの正電源ＶＤＤ及び負電源ＶＳＳとの間にダイオード
を構成する。ここで特に本実施形態では、第１短絡用配
線９１を信号配線７２（又は７３）に接続するのは、端
子８００（又は８０１、８０２）と保護抵抗６６との間
であり、これにより、端子８００（又は８０１、８０
２）、あるいは第１の短絡用配線９１から入った静電気
は、保護抵抗６６及び静電気保護回路１５０（又は１５
１）を通過しないとデータ線駆動回路１０１及び走査線
駆動回路１０４に達しない。このような構成とすること
で、静電気は静電気保護回路１５０（又は１５１）に確
実に吸収され、データ線駆動回路１０１及び走査線駆動
回路１０４を確実に保護することができる。

【００６７】なお、図１に戻り、アクティブマトリクス
基板ＡＭと、図１においては示されてない対向基板と
は、外部から入力される対向電極電位ＬＣＣＯＭが上下
導通材により対向基板に供給されている（対向基板及び
導通材については、図１２及び図１３参照）。

【００６８】ここで特に、本実施形態においては、図１
に示すように、第１〜第３短絡用配線９１〜９３がそれ
ぞれ所定の位置に形成されている。ここで、第１短絡用
配線９１は、すべての信号配線７２及び７３に電気的に
接続され、第２短絡用配線９２はすべての走査線３ａに
電気的に接続され、第３短絡用配線９３はすべてのデー
タ線６ａに電気的に接続されている。本実施形態におい
ては、これら第１〜第３短絡用配線９１〜９３は、いず
れについても、走査線３ａ及びＴＦＴ３０のゲート電極
を形成する工程と同時に、すなわち該工程を兼用して形
成されている（後の製造方法で詳述する。）。また、そ
の材料は例えばポリシリコン膜を含むもの等として構成
されている。

【００６９】ただし、上記のうち第１及び第３短絡用配
線９１及び９３については、本実施形態において次に記
すような構成となっている。すなわち、これら第１及び
第３短絡用配線９１及び９３は、今しがた述べたよう
に、走査線３ａ等と同時に形成されることにより、第１
短絡用配線９１が、ＴＦＴアレイ基板１０上において信
号配線７２及び７３と同一層に存在することにはなら
ず、第３短絡用配線９３は、同じくデータ線６ａと同一
層に存在することにならない（後に参照する図６、ある
いは後述する製造方法に関する説明を参照）。したがっ
て、本実施形態では、図４に示すように、第１短絡用配
線９１と信号配線７２及び７３との間には、当該層間に
介在する後述の第１及び第２層間絶縁膜４１及び４２を
貫通するコンタクトホール４０３が設けられている。ま
た、図示はしないが、第３短絡用配線９３とデータ線６
ａとの間についても、同様にしてコンタクトホールが設
けられる。このようにすることで、それぞれの組み合わ
せにおいて、各両者の電気的接続が図られるようになっ
ている。

【００７０】また、これら第１〜第３短絡用配線９１〜
９３は、アクティブマトリクス基板ＡＭの製造工程が終
了した後（すなわち、どんなに遅くとも出荷時）には、
その存在がかえって装置の通常動作にとって有害なもの
となるので、該製造工程中における適当な段階におい
て、図１に「×」印を付した位置で切断される。この切
断は、後の製造方法でも述べるように、例えば上記第１
〜第３短絡用配線９１〜９３上の第１、第２及び第３層
間絶縁膜４１、４２及び４３に対して切断用孔８８０を
形成し、この切断用孔８８０を利用して第１〜第３の短
絡用配線９１〜９３に対するエッチングを行う、等の手
法によって実現することができる。そして、本実施形態
では特に、この切断用孔８８０を利用したエッチングに
よる短絡用配線の切断時において、一の光透過率を有す
る部位及びこれよりも低い他の光透過率を有する部位を
それぞれ備えたレチクルを利用することに特色がある
が、その詳細な説明は後述の製造方法に譲ることとす
る。

【００７１】次に、図５及び図６を参照して、上記した
画素電極９ａ周囲のより詳しい構成、並びに該画素電極
９ａ、ＴＦＴ等を含む、ＴＦＴアレイ基板１０上に形成
される積層構造について詳しく説明する。ここに、図５
は、データ線、走査線、画素電極等が形成されたＴＦＴ
アレイ基板の相隣接する複数の画素群の平面図であり、
図６は、図５のＡ−Ａ´断面図である。なお、図６にお
いては、各層・各部材を図面上で認識可能な程度の大き
さとするため、該各層・各部材ごとに縮尺を異ならしめ
てある。

【００７２】図５において、電気光学装置のＴＦＴアレ
イ基板上には、既に述べたように、マトリクス状に複数
の透明な画素電極９ａ（点線部９ａ´により輪郭が示さ
れている）が設けられており、画素電極９ａの縦横の境
界に各々沿ってデータ線６ａ及び走査線３ａが設けられ
ている。

【００７３】このうちデータ線６ａは、既に述べたよう
に、例えばなアルミニウム膜等の金属膜あるいは合金膜
で構成されるが、本実施形態においては、該データ線６
ａの形成工程において、該データ線６ａと同時に上述し
た信号配線７２及び７３が形成されることになる。

【００７４】また、走査線３ａは、半導体層１ａのうち
図５中右上がりの斜線領域で示したチャネル領域１ａ´
に対向するように配置されており、走査線３ａはゲート
電極として機能する。すなわち、走査線３ａとデータ線
６ａとの交差する箇所にはそれぞれ、チャネル領域１ａ
´に走査線３ａの本線部がゲート電極として対向配置さ
れた画素スイッチング用のＴＦＴ３０が設けられてい
る。

【００７５】ＴＦＴ３０は、図６に示すように、ＬＤＤ
（Lightly Doped Drain）構造を有しており、その構成
要素としては、上述したようにゲート電極として機能す
る走査線３ａ、例えばポリシリコン膜からなり走査線３
ａからの電界によりチャネルが形成される半導体層１ａ
のチャネル領域１ａ´、走査線３ａと半導体層１ａとを
絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａに
おける低濃度ソース領域１ｂ及び低濃度ドレイン領域１
ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域
１ｅを備えている。

【００７６】ちなみに、上記したゲート電極を含む走査
線３ａの形成工程では、後の製造方法で詳しく説明する
ように、該走査線３ａと同時に、上述した第１〜第３短
絡用配線９１〜９３が形成されることになる。

【００７７】なお、ＴＦＴ３０は、好ましくは図６に示
したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ
及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わ
ないオフセット構造をもってよいし、走査線３ａの一部
からなるゲート電極をマスクとして高濃度で不純物を打
ち込み、自己整合的に高濃度ソース領域及び高濃度ドレ
イン領域を形成するセルフアライン型のＴＦＴであって
もよい。また、本実施形態では、画素スイッチング用Ｔ
ＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高
濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲ
ート構造としたが、これらの間に２個以上のゲート電極
を配置してもよい。このようにデュアルゲート、あるい
はトリプルゲート以上でＴＦＴを構成すれば、チャネル
とソース及びドレイン領域との接合部のリーク電流を防
止でき、オフ時の電流を低減することができる。

【００７８】一方、図５及び図６に示すように、ＴＦＴ
３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続
された画素電位側容量電極としての中継層７１と、固定
電位側容量電極としての容量線３００の一部とが、誘電
体膜７５を介して対向配置されることにより、蓄積容量
７０が形成されている。この蓄積容量７０によれば、画
素電極９ａにおける電位保持特性を顕著に高めることが
可能となる。

【００７９】中継層７１は、例えば導電性のポリシリコ
ン膜からなり画素電位側容量電極として機能する。ただ
し、中継層７１は、後に詳述する容量線３００と同様
に、金属又は合金を含む単一層膜又は多層膜から構成し
てもよい。中継層７１は、画素電位側容量電極としての
機能のほか、コンタクトホール８３及び８５を介して、
画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅと
を中継接続する機能をもつ。

【００８０】この中継層７１は、画素電位側容量電極と
しての機能のほか、コンタクトホール８３及び８５を介
して、ＴＦＴ３０における半導体層１ａのうち高濃度ド
レイン領域１ｅと画素電極９ａとの接続を中継する機能
を果たす。

【００８１】このように中継層７１を利用すれば、層間
距離が例えば２０００ｎｍ程度と長くても、両者間を一
つのコンタクトホールで接続する技術的困難性を回避し
つつ、比較的小径の二つ以上の直列なコンタクトホール
で両者間を良好に接続することができ、画素開口率を高
めることが可能となる。また、コンタクトホール開孔時
におけるエッチングの突き抜け防止にも役立つ。

【００８２】容量線３００は、例えば金属又は合金を含
む導電膜からなり固定電位側容量電極として機能する。
この容量線３００は、平面的に見ると、図５に示すよう
に、走査線３ａの形成領域に重ねて形成されている。よ
り具体的には容量線３００は、走査線３ａに沿って延び
る本線部と、図中、データ線６ａと交差する各個所から
データ線６ａに沿って上方に夫々突出した突出部と、コ
ンタクトホール８５に対応する個所が僅かに括れた括れ
部とを備えている。このうち突出部は、走査線３ａ上の
領域及びデータ線６ａ下の領域を利用して、蓄積容量７
０の形成領域の増大に貢献する。

【００８３】このような容量線３００は、好ましくは高
融点金属を含む導電性遮光膜からなり、蓄積容量７０の
固定電位側容量電極としての機能のほか、ＴＦＴ３０の
上側において入射光からＴＦＴ３０を遮光する遮光層と
しての機能をもつ。

【００８４】また、容量線３００は、好ましくは、画素
電極９ａが配置された画像表示領域１０ａからその周囲
に延設され、定電位源と電気的に接続されて、固定電位
とされる。このような定電位源としては、データ線駆動
回路１０１に供給される正電源や負電源の定電位源でも
よいし、対向基板の対向電極に供給される定電位でも構
わない。

【００８５】誘電体膜７５は、図６に示すように、例え
ば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High T
emperature Oxide）膜、ＬＴＯ（Low Temperature Oxid
e）膜等の酸化シリコン膜、あるいは窒化シリコン膜等
から構成される。蓄積容量７０を増大させる観点から
は、膜の信頼性が十分に得られる限りにおいて、誘電体
膜７５は薄いほどよい。

【００８６】図５及び図６においては、上記のほか、Ｔ
ＦＴ３０の下側に、下側遮光膜１１ａが設けられてい
る。下側遮光膜１１ａは、格子状にパターニングされて
おり、これにより各画素の開口領域を規定している。ま
た、開口領域の規定は、図５中縦方向に延びるデータ線
６ａと図５中横方向に延びる容量線３００とが相交差し
て形成されることによっても、なされている。

【００８７】なお、下側遮光膜１１ａについても、前述
の容量線３００の場合と同様に、その電位変動がＴＦＴ
３０に対して悪影響を及ぼすことを避けるために、画像
表示領域からその周囲に延設して定電位源に接続すると
よい。

【００８８】また、ＴＦＴ３０下には、下地絶縁膜１２
が設けられている。下地絶縁膜１２は、下側遮光膜１１
ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴア
レイ基板１０の全面に形成されることにより、ＴＦＴア
レイ基板１０の表面研磨時における荒れや、洗浄後に残
る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化
を防止する機能を有する。

【００８９】走査線３ａ上には、高濃度ソース領域１ｄ
へ通じるコンタクトホール８１及び高濃度ドレイン領域
１ｅへ通じるコンタクトホール８３がそれぞれ開孔され
た第１層間絶縁膜４１が形成されている。

【００９０】第１層間絶縁膜４１上には、中継層７１、
及び容量線３００が形成されており、これらの上には高
濃度ソース領域１ｄへ通じるコンタクトホール８１及び
中継層７１へ通じるコンタクトホール８５がそれぞれ開
孔された第２層間絶縁膜４２が形成されている。

【００９１】ちなみに、本実施形態においては、上記第
１及び第２層間絶縁膜４１及び４２に対し、いま述べた
コンタクトホール８１、８３及び８５に加えて、上述し
た第１短絡用配線９１と信号配線７２及び７３との電気
的接続を図るためのコンタクトホール４０３、あるいは
第３短絡用配線９３とデータ線６ａとの電気的接続を図
るためのコンタクトホールが形成されることになる（図
６において不図示）。

【００９２】なお、本実施形態では、第１層間絶縁膜４
１に対しては、約１０００℃の焼成を行うことにより、
半導体層１ａや走査線３ａを構成するポリシリコン膜に
注入したイオンの活性化を図ってもよい。他方、第２層
間絶縁膜４２に対しては、このような焼成を行わないこ
とにより、容量線３００の界面付近に生じるストレスの
緩和を図るようにしてもよい。

【００９３】第２層間絶縁膜４２上には、データ線６ａ
が形成されており、これらの上には中継層７１へ通じる
コンタクトホール８５が形成された第３層間絶縁膜４３
が形成されている。

【００９４】第３層間絶縁膜４３の表面は、ＣＭＰ（Ch
emical Mechanical Polishing）処理等により平坦化さ
れており、その下方に存在する各種配線や素子等による
段差に起因する液晶層５０の配向不良を低減する。ただ
し、このように第３層間絶縁膜４３に平坦化処理を施す
のに代えて、又は加えて、ＴＦＴアレイ基板１０、下地
絶縁膜１２、第１層間絶縁膜４１及び第２層間絶縁膜４
２のうち少なくとも一つに溝を掘って、データ線６ａ等
の配線やＴＦＴ３０等を埋め込むことにより、平坦化処
理を行ってもよい。

【００９５】ちなみに、本実施形態においては、上記第
１、第２及び第３層間絶縁膜４１、４２及び４３に対
し、上述したコンタクトホール８１、８３及び８５、並
びに４０３に加えて、上述した第１〜第３短絡用配線９
１〜９３を切断するための切断用孔８８０が形成される
ことになるが、この点については、後の製造方法におい
て詳述することとする。

【００９６】更に上記の他、図６に示すように、ＴＦＴ
アレイ基板１０には、画素電極９ａが設けられており、
その上側には、ラビング処理等の所定の配向処理が施さ
れた配向膜１６が設けられている。画素電極９ａは、例
えばＩＴＯ膜等の透明導電性膜からなる。また、配向膜
１６は、例えばポリイミド膜等の有機膜からなる。

【００９７】本実施形態においては、以上述べたよう
に、ＴＦＴ３０を構成する半導体層１ａ、絶縁膜２、該
ＴＦＴ３０を構成するゲート電極を含む走査線３ａ、ま
た、蓄積容量７０を構成する中継層７１、容量線３００
及び誘電体膜７５、更には、各種層間絶縁膜４１、４２
及び４３等が、ＴＦＴアレイ基板１０上に積層化され
て、言い換えれば、いわば「高層化」されて形成されて
いる。このことから、本実施形態に係る電気光学装置に
よれば、その微細化・高精細化に対応することが可能と
なる。しかしながら、この一方で、画素電極９ａが設け
られる第３層間絶縁膜４３の図中上面と、走査線３ａが
位置する層までの図中上下方向の距離は、比較的大きく
なることになる。

【００９８】次に、図７及び図８を参照して、上述した
ようなアクティブマトリクス装置ＡＭを複数備えるマザ
ー基板の構成について説明する。ここに、図７は、図１
に示すアクティブマトリクス基板をマザー基板上に配列
形成した様子を示す平面図であり、図８は、図７に示す
マザー基板における領域Ａを拡大して示す平面図であ
る。

【００９９】図７及び図８において、マザー基板ＭＭ上
には、各アクティブマトリクス基板ＡＭの外周側に設け
られた上記第１〜第３の短絡用配線９１〜９３との間
で、電気的な接続がなされる基板装置間短絡用配線９９
が、該マザー基板ＭＭ上の切断線に沿って設けられてい
る（図中点線で示されている。）。この基板装置間短絡
用配線９９の存在により、信号配線７２及び７３、走査
線３ａ、あるいはデータ線６ａ等を通じた後、更に第１
〜第３短絡用配線９１〜９３を通じて流れた静電気の電
荷を、基板外周に拡散させることが可能となる。また、
本実施形態では特に、第１〜第３短絡用配線９１〜９３
と電気的に接続された基板装置間短絡用配線９９は、隣
接するアクティブマトリクス基板ＡＭの間で最終工程ま
で互いに接続され、マザー基板ＭＭの切断時にアクティ
ブマトリクス基板ＡＭ間で切り離されるようになってい
る。このように構成しておくと、基板装置間短絡用配線
９９を広範囲に分散した状態に配置した状態にしておけ
るので、電荷の集中を防ぎ、基板上に形成されたＴＦＴ
３０等その他の回路素子を静電破壊の危険から遠ざける
ことができるという本発明に係る効果を、さらに確実に
享受することが可能となる。

【０１００】（アクティブマトリクス基板の製造方法）
以下では、上述したようなアクティブマトリクス基板Ａ
Ｍの製造方法について、図９乃至図１１を参照して説明
する。ここに、図９乃至図１１は、アクティブマトリク
ス基板の製造方法を示す工程断面図であり、いずれの図
ついても、その左方には図５のＡ−Ａ´線における断面
（ＴＦＴ３０を含む断面）、その中央部分には図４のＢ
−Ｂ´線における断面（図１に「×」印で示した、短絡
用配線の切断が行われる箇所を含む断面）、その右方に
は図２のＣ−Ｃ´線における断面（端子８００、８０
１、８０２、…が形成されている端子部の断面）を示す
ものである。なお、以下では、図９乃至図１１におけ
る、これら左方、中央部分及び右方に係る部分を、それ
ぞれ、画素ＴＦＴ部、静電気対策配線部及び端子部と呼
ぶことがある。

【０１０１】まず、図９（Ａ）に示すように、ガラス基
板、たとえば無アリカリガラスや石英等からなる透明な
ＴＦＴアレイ基板１０の表面に直接、あるいはＴＦＴア
レイ基板１０の表面に形成した下地絶縁膜の表面全体
に、減圧ＣＶＤ法等により厚さが約２０ｎｍ〜約２００
ｎｍ、好ましくは約１００ｎｍのポリシリコン膜からな
る半導体膜１を形成した後、図９（Ｂ）に示すように、
それをフォトリソグラフィ技術を用いて、パターニング
し、画素ＴＦＴ部の側に島状の半導体層１ａ（能動層）
を形成する。このとき、静電気対策配線部及び端子部の
側では半導体膜１を完全に除去する。前記の半導体膜の
形成は、アモルファスシリコン膜を堆積した後、５００
℃〜７００℃の温度で１時間〜７２時間、好ましくは４
時間〜６時間の熱処理を施してポリシリコン膜を形成し
たり、ポリシリコン膜を堆積した後、シリコンを打ち込
み、非晶質化した後、熱処理により再結晶化してポリシ
リコン膜を形成する方法を用いてもよい。なお、図９乃
至図１１においては、図６で示した断面図とは異なり、
説明を簡略化するため、下側遮光膜１１及び下地絶縁膜
１２については、図示していない。

【０１０２】次に、図９（Ｃ）に示すように、熱酸化法
等により半導体層１ａの表面に厚さが約５０ｎｍ〜約１
５０ｎｍのシリコン酸化膜からなるゲート酸化膜２を形
成する。あるいは、熱酸化膜を約５ｎｍ〜約１００ｎ
ｍ、好ましくは３０ｎｍ形成した後、全面にＣＶＤ法等
によりシリコン酸化膜を約１０ｎｍ〜約１００ｎｍ、好
ましくは５０ｎｍ堆積し、それらによりゲート絶縁膜２
を形成してもよい。また、ゲート絶縁膜２をさらに高耐
圧化するためにシリコン窒化膜を用いてもよい。

【０１０３】次に、図９（Ｄ）に示すように、ゲート電
極等を形成するためのポリシリコン膜３をＴＦＴアレイ
基板１０全面に形成した後、リンを熱拡散し、ポリシリ
コン膜３を導電化する。または、リンをポリシリコン膜
３の成膜と同時に導入したドープトシリコン膜を用いて
もよい。次に、ポリシリコン膜３をフォトリソグラフィ
技術を用いて、図９（Ｅ）に示すように、パターニング
し、画素ＴＦＴ部の側にゲート電極を含む走査線３ａを
形成する。このパターニングに際し、静電気対策配線部
及び端子部の側では、ポリシリコン膜を、短絡用配線３
ｂ（上述した第１〜第３短絡用配線９１〜９３に相当す
る。）及び端子下シート膜３ｃ（上述した端子下シート
膜９４に相当する。）として残す。すなわち、本実施形
態では、第１〜第３短絡用配線９１〜９３は、ＴＦＴ３
０のゲート電極を含む走査線３ａを形成する工程と同時
に、すなわち該工程を兼用して形成されることになる。

【０１０４】次に、図９（Ｆ）に示すように、画素ＴＦ
Ｔ部及び駆動回路のＮチャネルＴＦＴ部の側には、ゲー
ト電極３ａをマスクとして、約０．１×１０¹³／ｃｍ²
〜約１０×１０¹³／ｃｍ² のドーズ量で低濃度の不純物
イオン９７９（リンイオン）の打ち込みを行い、画素Ｔ
ＦＴ部の側には、ゲート電極３ａに対して自己整合的に
低濃度のソース領域１ｂ、及び低濃度のドレイン領域１
ｃを形成する。ここで、ゲート電極３ａの真下に位置し
ているため、不純物イオン９７９が導入されなかった部
分は半導体層１ａのままのチャネル領域となる。このよ
うにしてイオン打ち込みを行った際には、ゲート電極３
ａ、短絡用配線３ｂ及び端子下シート膜３ｃとして形成
されていたポリシリコン膜にも不純物が導入されるの
で、それらはさらに導電化することになる。

【０１０５】次に、図１０（Ｇ）に示すように、画素Ｔ
ＦＴ部では、ゲート電極３ａよりの幅の広いレジストマ
スク９５９を形成して高濃度の不純物イオン９８０（リ
ンイオン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０
¹⁵／ｃｍ² のドーズ量で打ち込み、高濃度のソース領域
１ｄ及びドレイン領域１ｅを形成する。

【０１０６】これらの不純物導入工程に代えて、低濃度
の不純物の打ち込みを行わずにゲート電極３ａより幅の
広いレジストマスク９５９を形成した状態で高濃度の不
純物（リンイオン）を打ち込み、オフセット構造のソー
ス領域及びドレイン領域を形成してもよい。また、ゲー
ト電極３ａの上に高濃度の不純物（リンイオン）を打ち
込んで、セルフアライン構造のソース領域及びドレイン
領域を形成してもとよいことは勿論である。

【０１０７】また、図示を省略するが、周辺駆動回路の
ＰチャネルＴＦＴ部を形成するために、前記画素部及び
ＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート
電極をマスクとして、約０．１×１０¹⁵／ｃｍ² 〜約１
０×１０¹⁵／ｃｍ² のドーズ量でボロンイオンを打ち込
むことにより、自己整合的にＰチャネルのソース・ドレ
イン領域を形成する。なお、ＮチャネルＴＦＴ部の形成
時と同様に、ゲート電極をマスクとして、約０．１×１
０¹³／ｃｍ² 〜約１０×１０¹³／ｃｍ² のドーズ量で低
濃度の不純物（ボロンイオン）を導入して、ポリシリコ
ン膜に低濃度領域を形成した後、ゲート電極よりの幅の
広いマスクを形成して高濃度の不純物（ボロンイオン）
を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／ｃｍ²
のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドー
プト・ドレイン構造）のソース領域及びドレイン領域を
形成してもよい。また、低濃度の不純物の打ち込みを行
わずに、ゲート電極より幅の広いマスクを形成した状態
で高濃度の不純物（リンイオン）を打ち込み、オフセッ
ト構造のソース領域及びドレイン領域を形成してもよ
い。これらのイオン打ち込み工程によって、ＣＭＯＳ化
が可能になり、周辺駆動回路の同一基板内への内蔵化が
可能となる。

【０１０８】次に、図１０（Ｈ）に示すように、ゲート
電極３ａ、短絡用配線３ｂ及び端子下シート膜３ｃの表
面側に、例えば、ＴＥＯＳ（テトラ・エチル・オルソ・
シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレ
ート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォ
スレート）ガス等を用いた常圧又は減圧ＣＶＤ法等によ
り、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシ
リケートガラス）、ＢＳＧ（ボロンシリケートガラ
ス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシ
リケートガラス膜、窒化シリコン膜や酸化シリコン膜か
らなる第１層間絶縁膜４１を形成する。その厚さは、例
えば約５００ｎｍ〜約１５００ｎｍ程度とする。

【０１０９】次に、図１０（Ｉ）に示すように、第１層
間絶縁膜４１に対する反応性イオンエッチング、反応性
イオンビームエッチング等のドライエッチングにより、
ＴＦＴ３０の高濃度ドレイン領域１ｅに達するようなコ
ンタクトホール８３を開孔した後、該第１層間絶縁膜４
１上に、Ｐｔ等の金属膜を、スパッタリングにより、１
００〜５００ｎｍ程度の膜厚に形成する。そして、フォ
トリソグラフィ及びエッチングにより、所定パターンを
もつ中継層７１を形成する。続いて、プラズマＣＶＤ法
等により、ＴａＯｘ膜等からなる誘電体膜７５を、中継
層７１上に形成する。この誘電体膜７５は、絶縁膜２の
場合と同様に、単層膜又は多層膜のいずれから構成して
もよく、一般にＴＦＴゲート絶縁膜を形成するのに用い
られる各種の公知技術により形成可能である。そして、
誘電体膜７５を薄くする程、蓄積容量７０は大きくなる
ので、結局、膜破れなどの欠陥が生じないことを条件
に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形
成すると有利である。続いて、誘電体膜７５上に、Ａｌ
等の金属膜を、スパッタリングにより、約１００〜５０
０ｎｍ程度の膜厚に形成する。そして、フォトリソグラ
フィ及びエッチングにより、所定パターンをもつ容量線
３００を形成する。これにより、この容量線３００と前
述の中継層７１及び誘電体膜７５とによって、蓄積容量
７０が完成する。なお、このとき、静電気対策配線部及
び端子部においては、上述の中継層７１及び容量線３０
０が、フォトリソグラフィ及びエッチングによって、所
定のパターンを有するようにパターニングされる際に、
第１層間絶縁膜４１上から取り除かれる。

【０１１０】次に、図１０（Ｊ）に示すように、第１層
間絶縁膜４１上及び上述の容量線３００上に、例えば、
ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、
ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラ
ス膜、窒化シリコン膜や酸化シリコン膜等からなる第２
層間絶縁膜４２を形成する。その膜厚は、例えば約５０
０〜１５００ｎｍ程度とする。続いて、フォトリソグラ
フィ技術を用いて、画素ＴＦＴ部の側では第１層間絶縁
膜４１のうち、ソース領域１ｄに対応する部分、端子部
の側では第１及び第２層間絶縁膜４１及び４２のうち、
端子下シート膜３ｃに対応する部分にコンタクトホール
８１及び８９をそれぞれ形成する。続いて、第２層間絶
縁膜４２の表面側に、ソース電極を構成するため、例え
ばアルミニウム膜をスパッタ法等で形成する。アルミニ
ウム等の金属膜の他に、金属シリサイド膜や金属合金膜
を用いてもよい。その後、フォトリソグラフィ技術を用
いて、アルミニウム膜をパターニングし、画素ＴＦＴ部
では、データ線６ａの一部としてソース電極を形成す
る。併せて、静電気対策配線部には信号配線６ｂ（上述
した信号配線７２及び７３に相当する。）を形成し、端
子部の側では端子６ｃ（上述した端子８００、８０１、
８０２・・・に相当する。）を形成する。

【０１１１】これら図１０（Ｊ）の工程を利用して、図
４を参照して説明した第１及び第３の短絡用配線９１、
９３と、信号配線７２、７３及びデータ線６ａとの配線
接続が行われる。

【０１１２】次に、図１０（Ｋ）に示すように、ソース
電極６ａ、信号配線６ｂ及び端子６ｃの表面側に、例え
ば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法によ
り、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケート
ガラス膜、窒化シリコン膜や酸化シリコン膜等からなる
第３層間絶縁膜４３を形成する。その膜厚は、例えば約
５００〜１５００ｎｍ程度とする。続いて、画素ＴＦＴ
部の側では、フォトリソグラフィ技術及びドライエッチ
ング法等を用いて、第３層間絶縁膜４３及び第２層間絶
縁膜４２のうち、前記中継層７１に達するようなコンタ
クトホール８５を形成する。併せて、静電気対策配線部
の側では、短絡用配線３ｂ（上述した第１〜第３の短絡
用配線９１〜９３に相当する。）の上に切断用孔８８０
を形成する。そして、本実施形態では特に、この切断用
孔８８０は、図１０（Ｋ）を見るとわかるように、中継
層７１、誘電体膜７５及び容量線３００の少なくとも３
層からなる蓄積容量７０や第３層間絶縁膜４３等が形成
された後に形成されていることからして、その開口部分
から短絡用配線３ｂに至るまでの距離（すなわち、該切
断用孔８８０の深さ）が大きくなることがわかる。

【０１１３】次に、図１１（Ｌ）に示すように、第３層
間絶縁膜４３の表面側に、厚さが約４０ｎｍ〜約２００
ｎｍのＩＴＯ膜をスパッタ法等で形成した後、フォトリ
ソグラフィ技術を用いてＩＴＯ膜をパターニングし、画
素ＴＦＴ部では画素電極９ａを形成する。この画素電極
９ａは、図に示す通り、コンタクトホール８５、中継層
７１及びコンタクトホール８３を介して、ＴＦＴ３０の
高濃度ドレイン領域１ｅに接続されることになる。ま
た、この画素電極９ａの形成の際、静電気対策配線部及
び端子部では、ＩＴＯ膜は完全に除去される。ここで、
画素電極９ａとしては、ＩＴＯ膜に限らず、ＳｎＯｘ
膜やＺｎＯｘ膜等の高融点の金属酸化物等からなる透
明電極材料を使用することも可能であり、これらの材料
であれば、コンタクトホール内でのステップカバレージ
も実用に耐えるものである。

【０１１４】次に、図１１（Ｍ）に示すように、第３層
間絶縁膜４３の表面側にレジスト９０１を塗布する。こ
のレジスト９０１は、例えば図１１（Ｍ）の静電気対策
配線部を示す図にあらわれているように、一般に、第３
層間絶縁膜４３上と、短絡用配線３ｂ上すなわち切断用
孔８８０の底部とにおいて厚く形成され、該切断用孔８
８０の側壁において薄く形成される。

【０１１５】そして本実施形態では特に、図１１（Ｍ）
に併せて示すように、切断用孔８８０に対向する位置に
おいて一の光透過率を有し、該切断用孔８８０に対向し
ない位置において前記一の光透過率よりも低い他の光透
過率を有するレチクル９５０を用いて、前記レジスト９
０１を露光する。すなわち、本実施形態において、この
露光は、例えば同一強度となる一つの露光光源を用いつ
つ、切断用孔８８０が存在する位置における露光量は大
きく、それが存在しない露光量は小さくなるようにして
行われることになる。

【０１１６】本実施形態においては、上記したような異
なる光透過率を有するレチクル９５０を実現するため、
より具体的には例えば、図１１（Ｍ）に示すように、該
レチクル９５０の一部において薄膜９５０ａを形成して
いる。この薄膜９５０ａは、例えば上記画素電極９ａの
材料として用いられていたＩＴＯや、またＳｉＮｘ（窒
化シリコン）等、あるいはレチクル９５０と屈折率が略
同一となる、例えばＳｉＯ_２等からなるものとする。ま
た、その厚さは、例えば１００ｎｍ程度とするとよい。
このような薄膜９５０ａの存在により、該薄膜９５０ａ
が形成された部位については、該薄膜９５０ａが形成さ
れていない部位に比べて光透過率が小さくなり、したが
って露光量を小さくすることができる。特に、レチクル
９５０の本体と屈折率が同一となる薄膜９５０ａを利用
することによれば、一の光透過率を有する部位と他の光
透過率を有する部位とのそれぞれを透過する光は、例え
ば異なる光路をとるようなことがなくなる。つまり、該
薄膜９５０ａ及びレチクル９５０の本体とでは同一の光
路をとって光が進行することになる。したがって、所望
外の箇所に露光が行われるようなことがなく、精度高
く、素子基板装置の製造を行うことが可能となる。

【０１１７】一方、本実施形態におけるレチクル９５０
は、図１１（Ｍ）に示すように、レチクル９５０におい
て一般に見られる遮光部を構成すべく、例えばＣｒ等に
より構成された遮光膜９５０ｂが形成されている。すな
わち、本実施形態においては、レチクル９５０上の所定
の部位において、薄膜９５０ａと遮光膜９５０ｂとが積
層された構造をとっている。

【０１１８】このようなことから、例えば、レジスト９
０１において窓開けが必要でない部位においては、上記
の薄膜９５０ａ及び遮光膜９５０ｂの積層構造をとると
とともに、図１１（Ｍ）の右方に示すように、端子６ｃ
として露出させるべき開口部分４３ａ（図２参照）を形
成するため、レジスト９０１に対する窓開けが必要とな
る部位においては、薄膜９５０ａのみが形成され、遮光
膜９５０ｂが形成されないような形態とする、等によっ
て、好適な露光工程を実施することができる。要する
に、このようにすれば、光透過率をよりきめ細かに設定
することが可能となり、正確な露光工程の実施に資する
ことになる。

【０１１９】また、このような構成に加えて、薄膜９５
０ａ自体を相異なる複数の材料から構成された積層構造
を有するようなものとしてもよい。この場合において
は、よりきめ細かに光透過率の制御が行えることとなる
のは言うまでもない。

【０１２０】なお、より具体的な露光条件としては、例
えば、露光光源を発する光について、光波長３６５ｎｍ
のｉ線等とし、本実施形態に係るレチクル９５０におけ
る、薄膜９５０ａが形成されていない部分では光透過率
を約１００％、薄膜９５０ａのみが形成されている部分
では光透過率を概ね５０％〜８５％程度とするとよい。
この場合、更に具体的に、露光光源を発する光のエネル
ギを約２２００Ｊ／ｍ ^２とすれば、薄膜９５０ａが形成
されていない部位直下ではエネルギが約２２００Ｊ／ｍ
^２による露光が、薄膜９５０ａのみが形成されている部
位直下では約１６００Ｊ／ｍ^２による露光が、それぞれ
実施される等とするとよい。

【０１２１】このように、本実施形態では、上述した構
成となるレチクル９５０を利用して、レジスト９０１の
露光工程を実施することから、切断用孔８８０の底部、
すなわち短絡用配線３ｂ上のレジスト９０１に対しても
十分な露光を行うことが可能となるとともに、第３層間
絶縁膜４３上に存在するレジスト９０１に対しては、過
分な露光が行われず、ハレーション等の発生する可能性
を低減することが可能となる。その結果、図１１（Ｎ）
に示すように、切断用孔８８０の底部におけるレジスト
９０１は、その現像及び除去がほぼ完全に行われるとと
もに、第３層間絶縁膜４３上においてはレジスト９０１
が残存する形態が好適に現出される。加えて、レチクル
９５０において薄膜９５０ａのみが存在する領域を作り
出すことにより、端子６ｃを露出させるための開口部分
４３ａ形成に係るレチクル９０１の窓開け等も、これを
確実に実施することができる。

【０１２２】なお、上記において、静電気対策配線部に
おけるレジスト９０１に対する露光、すなわち切断用孔
８８０が存在する位置における窓開けを実施する場合に
おいては、最終的には、当該窓開け部分が、切断用孔８
８０の開口部よりも大きくなるようにすることが好まし
い。また、これに関連して、切断用孔８８０において
は、その上端開口の寸法が下端寸法よりも広くなるよう
に、予め形成しておくことが望ましい（いずれについて
も、図１１（Ｎ）参照）。後者の要求を満たすために
は、ウェットエッチングによるのが最適な方法の一つで
ある。

【０１２３】以上のような工程を経たら、レジスト９０
１を介してエッチングを行い、図１１（Ｏ）に示すよう
に、端子部において端子６ｃを開口部分４３ａから露出
させる。併せて、静電気対策配線部の側では短絡用配線
３ｂを切断し、この切断部１９によって各配線が分離さ
れる。

【０１２４】このように製造工程の最終工程で短絡用配
線３ｂを切断するので、それ以前の多くの工程で発生す
る静電気が、基板上に形成された各種回路素子に悪影響
を与えることを未然に防止することが可能となる。

【０１２５】このようにしてアクティブマトリクス基板
ＡＭの製造は概ね完了するが、該基板ＡＭは、図７及び
図８に示したように、マザー基板ＭＭ上に一斉に、ない
し複数同時に形成することが可能である。このような場
合においては、上述の第１〜第３短絡用配線９１〜９３
と、基板装置間短絡用配線９９とが電気的に接続される
ような状態を作り出す。具体的には、当該各短絡用配線
９１〜９３の形成の際（すなわち、走査線３ａの形成の
際）、これと同時に基板装置間短絡用配線９９を形成す
ることにより、あるいは場合によっては、両者間を繋ぐ
コンタクトホールを別途形成すること等により、電気的
接続を図るようにするとよい。

【０１２６】この基板装置間短絡用配線９９の存在によ
れば、基板上に発生した電荷等は、該基板の外周へと導
かれることになるから、基板上のＴＦＴその他の回路素
子が静電破壊するおそれは、より一層低減されることに
なる。

【０１２７】以上説明したように、本実施形態によれ
ば、まず、走査線３ａ、データ線６ａ並びにデータ線駆
動回路１０１及び走査線駆動回路１０４に接続される信
号配線７２及び７３の各々に関して、第１〜第３短絡用
配線９１〜９３が存在した状態で、アクティブマトリク
ス基板製造に係る殆どの工程が行われることになるか
ら、静電気が発生したり、基板表面に電荷が蓄積されて
も、かかる電荷を該第１〜第３短絡用配線９１〜９３を
介して拡散させることが可能となる。したがって、過剰
な電流が走査線３ａ、データ線６ａ並びにデータ線駆動
回路１０１及びデータ線駆動回路１０４に突発的に流れ
るようなことがなく、それ故、本実施形態に係るアクテ
ィブマトリクス基板ＡＭ上に形成されるＴＦＴ３０等そ
の他の各種回路素子が、静電破壊することなどを有効に
防止することができる。

【０１２８】とりわけ本実施形態においては、上記第１
〜第３短絡用配線９１〜９３を切断するため形成された
切断用孔８８０に対向する位置において一の光透過率を
有し、該切断用孔８８０に対向しない位置において前記
一の光透過率よりも低い他の光透過率を有するレチクル
９５０を用いてレジスト９０１の露光を実施すること
で、比較的深さの大きい切断用孔８８０の底部に塗布さ
れたレジスト９０１を効果的に現像・除去することが可
能となるとともに、第３層間絶縁膜４３上のレジストに
対しては過分な露光が実施されない点が特筆できる。す
なわち、このようなレチクル９５０の使用、ないし該レ
チクル９５０を用いた露光を実施することにより、第１
〜第３短絡用配線９１〜９３の切断は、これを確実に実
施することができ、後に無用な短絡事故を招くようなこ
とが殆どなくなるのである。

【０１２９】また、本実施形態においては、ＴＦＴ３０
の形成工程、各種配線の形成工程、あるいは各端子８０
０、８０１、８０２…の形成工程等において、第１〜第
３短絡用配線９１〜９３の形成、及び切断用孔８８０の
形成、並びに該孔８８０を利用した各短絡用配線９１〜
９３の切断に係る工程を、同時に実施することから、そ
の相応分、製造コストを削減することが可能である。

【０１３０】（電気光学装置及び電気光学装置の製造方
法）以下では、上述のように製造されるアクティブマト
リクス基板ＡＭを、電気光学装置を構成する一対の基板
の一方として用いる場合における、当該電気光学装置及
びその製造方法について説明する。

【０１３１】まず、電気光学装置の構造について、図１
２及び図１３を参照して説明する。なお、図１２は、Ｔ
ＦＴアレイ基板をその上に形成された各構成要素ととも
に対向基板２０の側からみた平面図であり、図１３は図
１２のＨ−Ｈ´断面図である。

【０１３２】図１２及び図１３において、本実施形態に
係る電気光学装置では、ＴＦＴアレイ基板１０と対向基
板２０とが対向配置されているとともに、これらの基板
１０及び２０間には液晶層５０が封入され、かつ、両基
板１０及び２０は画像表示領域１０ａの周囲に位置する
シール領域に設けられたシール材５２により相互に接着
されている。なお、シール材５２は、両基板を貼り合わ
せるため、例えば紫外線硬化樹脂、熱硬化樹脂等からな
り、紫外線、加熱等により硬化させられたものである。

【０１３３】また、このシール材５２中には、本実施形
態における液晶装置がプロジェクタ用途のように小型で
拡大表示を行う液晶装置であれば、両基板間の距離（基
板間ギャップ）を所定値とするためのグラスファイバ、
あるいはガラスビーズ等のギャップ材（スペーサ）が散
布されている。あるいは、当該液晶装置が液晶ディスプ
レイや液晶テレビのように大型で等倍表示を行う液晶装
置であれば、このようなギャップ材は、液晶層５０中に
含まれてよい。

【０１３４】さらに、ＴＦＴアレイ基板１０の上には、
前記シール材５２の内側に並行して、画像表示領域１０
ａの周辺を規定する額縁としての遮光膜５３が、対向基
板２０側に設けられている。ただし、このような額縁遮
光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に
内臓遮光膜として設けられていてもよい。

【０１３５】シール材５２の外側の領域には、図１を参
照した説明において既に言及した、データ線６ａに画像
信号を所定のタイミングで供給することにより該データ
線６ａを駆動するデータ線駆動回路１０１及び外部回路
接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って
設けられており、走査線３ａに走査信号を所定のタイミ
ングで供給することにより、走査線３ａを駆動する走査
線駆動回路１０４が、この一辺に隣接する二辺に沿って
設けられている。さらに、ＴＦＴアレイ基板１０の残る
一辺には、画像表示領域１０ａの両側に設けられた走査
線駆動回路１０４間をつなぐための複数の配線１０５が
設けられている。また、対向基板２０のコーナ部の少な
くとも一箇所においては、ＴＦＴアレイ基板１０と対向
基板２０との間で電気的に導通をとるための導通材１０
６が設けられている。

【０１３６】一方、図１３において、ＴＦＴアレイ基板
１０上には、画素スイッチング用のＴＦＴや走査線、デ
ータ線等の配線が形成された後の画素電極９ａ上に、配
向膜が形成されている。他方、対向基板２０上には、対
向電極２１のほか、最上層部分に配向膜が形成されてい
る。また、液晶層５０は、例えば一種又は数種類のネマ
テッィク液晶を混合した液晶からなり、これら一対の配
向膜間で、所定の配向状態をとる。

【０１３７】なお、ＴＦＴアレイ基板１０上には、これ
らのデータ線駆動回路１０１、走査線駆動回路１０４等
に加えて、複数のデータ線６ａに所定電圧レベルのプリ
チャージ信号を画像信号に先行して各々供給するプリチ
ャージ回路、製造途中や出荷時の当該電気光学装置の品
質、欠陥等を検査するための検査回路等を形成してもよ
い。

【０１３８】このような電気光学装置は、例えば図１４
のフローチャートに示すような工程を経て製造すること
ができる。なお、ここでは、上記アクティブマトリクス
基板ＡＭが、上述したように、マザー基板ＭＭ上に複数
形成される形態を基本として説明することとする。

【０１３９】まず、図９乃至図１１を参照して説明した
各工程を経て、マザー基板ＭＭ上における個々のアクテ
ィブマトリクス基板ＡＭの製造を完了させる（ステップ
Ｓ１１）。なお、上述の製造方法においては触れなかっ
たが、画素電極９ａ上には、ポリイミド系の配向膜の塗
布液を塗布した後、所定のプレティルト角をもつよう
に、かつ所定方向でラビング処理を施すこと等により、
配向膜１６を形成しておく（図６等参照）。

【０１４０】他方、上記のアクティブマトリクス基板Ａ
Ｍの製造と並行して、別のマザー基板上に、対向基板を
複数形成する。具体的には、まず、マザー基板としてガ
ラス基板等が用意され（ステップＳ５１）、額縁として
の遮光膜が、例えば金属クロムをスパッタした後、フォ
トリソグラフィ及びエッチングを経て形成される（ステ
ップＳ５２）。なお、これらの遮光膜は、導電性である
必要はなく、Ｃｒ、Ｎｉ、Ａｌ等の金属材料のほか、カ
ーボンやＴｉをフォトレジストに分散した樹脂ブラック
等の材料から形成してもよい。その後、対向基板の全面
にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約
５０〜２００ｎｍの厚さに堆積することにより、対向電
極を形成する（ステップＳ５３）。さらに、対向電極の
全面にポリイミド系の配向膜の塗布液を塗布した後、所
定のプレティルト角をもつように、かつ所定方向でラビ
ング処理を施すこと等により、配向膜２２が形成される
（ステップＳ５４）。

【０１４１】このように、マザー基板ＭＭ上に複数のア
クティブマトリクス基板ＡＭが、別のマザー基板上に複
数の対向基板が、それぞれ形成されたら、次に、これら
をシール材を介して貼り合わせる（ステップＳ８１）。
続いて、これらアクティブマトリクス基板ＡＭ及び対向
基板に挟まれた空間に、真空吸引等によって、例えば複
数種のネマテッィク液晶を混合してなる液晶等の電気光
学物質を封入する（ステップＳ８２）。最後に、両マザ
ー基板が張り合わされた状態で、これらを切断線に沿っ
て分離し（ステップＳ８３）、電気光学装置の完成をみ
る。

【０１４２】なお、この分離工程によって、上記基板装
置間短絡用配線９９も同時に分断されることになるか
ら、上述のように製造される電気光学装置における動作
が、該基板装置間短絡用配線９９によって妨害されるお
それがない。

【０１４３】本発明は、上述した実施形態に限られるも
のではなく、請求の範囲及び明細書全体から読み取れる
発明の要旨、あるいは思想に反しない範囲で適宜変更可
能であり、そのような変更を伴う素子基板装置の製造方
法及び電気光学装置の製造方法、並びにレチクルもま
た、本発明の技術的範囲に含まれるものである。

【図面の簡単な説明】

【図１】本発明の実施形態に係るアクティブマトリク
ス基板の全体構成を模式的に示すブロック図である。

【図２】図１に示す端子、該端子に対応するように層
間絶縁膜に対して形成される開口部分及び該端子と図１
に示す短絡用配線との電気的な接続を図るため層間絶縁
膜に対して形成されるコンタクトホールとを示す平面図
である。

【図３】図１に示す静電保護回路の詳細な構成を示す
ブロック図である。

【図４】図１に示す信号配線と第１短絡用配線との配
置態様の詳細を示す平面図である。

【図５】データ線、走査線、画素電極等が形成された
ＴＦＴアレイ基板の相隣接する複数の画素群の平面図で
ある。

【図６】図５のＡ−Ａ´断面図である。

【図７】図１に示すアクティブマトリクス基板をマザ
ー基板に配列形成した様子を示す平面図である。

【図８】図１に示すマザー基板における領域Ａを拡大
して示す平面図である。

【図９】図１に示すアクティブマトリクス基板の製造
方法を示す工程断面図（その１）である。

【図１０】図１に示すアクティブマトリクス基板の製
造方法を示す工程断面図（その２）である。

【図１１】図１に示すアクティブマトリクス基板の製
造方法を示す工程断面図（その３）である。

【図１２】ＴＦＴアレイ基板をその上に形成された各
構成要素とともに対向基板の側からみた平面図である。

【図１３】図１２のＨ−Ｈ´断面図である。

【図１４】電気光学装置の製造方法を、その工程順に
沿って示すフローチャートである。

【符号の説明】

３ａ…走査線６ａ…データ線１０…ＴＦＴアレイ基板２０…対向基板３０…ＴＦＴ４１、４２、４３…層間絶縁膜５０…液晶層７０…蓄積容量７２、７３…信号配線８１、８２、８３、８５、８９、４０３…コンタクトホ
ール９１、９２、９３、３ｂ…第１〜第３短絡用配線９９…基板装置間短絡用配線１０１…データ線駆動回路１０２…外部回路接続端子１０４…走査線駆動回路８００、８０１、８０２…端子８８０…切断用孔９０１…レジスト９５０…レチクル９５０ａ…薄膜９５０ｂ…遮光膜ＡＭ…アクティブマトリクス基板ＭＭ…マザー基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｆ 9/00 ３３８Ｇ０９Ｆ 9/00 ３３８５Ｆ１１０ 9/30 ３３８ 9/30 ３３８５Ｇ４３５Ｈ０１Ｌ 21/027 Ｈ０１Ｌ 29/78 ６１２Ｃ 29/786 ６２３Ａ 21/30 ５０２ＲＦターム(参考） 2H088 FA00 FA24 FA28 HA01 HA02 HA05 HA06 HA08 MA03 MA20 2H092 GA14 GA64 HA11 JA24 JB22 JB31 JB79 MA13 MA17 NA14 PA01 PA06 2H095 BA12 BB02 BC04 BC24 2H097 GB00 LA10 5C094 AA42 AA43 AA46 AA48 BA03 BA43 CA19 DA09 DA13 DA15 DB01 DB04 DB10 EA04 EA05 EB02 FA01 FA02 FB01 FB12 FB15 GB10 5F110 AA22 BB02 BB04 CC02 DD02 DD03 EE09 EE28 EE37 FF02 FF03 FF09 FF23 FF29 GG02 GG13 GG25 GG47 HJ01 HJ04 HJ13 HJ23 HL02 HL03 HL05 HL06 HL23 HM14 HM15 NN03 NN04 NN22 NN23 NN24 NN35 NN72 NN73 PP01 PP10 PP33 QQ11 5G435 AA17 BB12 CC09 EE37 HH12 HH14 KK05 KK10

Claims

【特許請求の範囲】

【請求項１】複数の画素電極と、該複数の画素電極に
接続された複数の薄膜トランジスタと、該複数の画素電
極を駆動するため前記複数の薄膜トランジスタに接続さ
れた配線とを備える素子基板装置を製造する素子基板装
置の製造方法であって、前記配線間を接続する短絡用配線を形成する工程と、前記短絡用配線上に層間絶縁膜を形成する工程と、前記短絡用配線上の前記層間絶縁膜に対して切断用孔を
形成する工程と、前記切断用孔を形成後に前記層間絶縁膜上及び前記短絡
用配線上にレジストを塗布する工程と、前記切断用孔に対向する位置において一の光透過率を有
し、かつ、該切断用孔に対向しない位置において前記一
の光透過率よりも低い他の光透過率を有するとともに、
前記切断用孔に対向する位置を除く領域内に所定パター
ンの遮光膜が形成されてなるレチクルを用いて、前記レ
ジストを露光する工程と、前記レジストの除去後に前記切断用孔を利用して前記短
絡用配線を切断する工程とを含むことを特徴とする素子
基板装置の製造方法。
【請求項２】前記配線は、走査線を含むことを特徴と
する請求項１に記載の素子基板装置の製造方法。
【請求項３】前記配線は、データ線を含むことを特徴
とする請求項１又は２に記載の素子基板装置の製造方
法。
【請求項４】前記配線は、前記走査線に接続された走
査線駆動回路又は前記データ線に接続されたデータ線駆
動回路の少なくとも一方を駆動するための信号を供給す
る信号配線を含むことを特徴とする請求項２又は３に記
載の素子基板装置の製造方法。
【請求項５】当該素子基板装置は、マザー基板上に複
数形成されるとともに該マザー基板を切断線に沿って分
断することにより形成されるものであり、前記短絡用配
線と電気的に接続された基板装置間短絡用配線を前記マ
ザー基板上の前記切断線に沿って形成する工程と、前記切断線に沿った分断を実施することにより前記基板
装置間短絡用配線を当該素子基板装置間で分断する工程
とを更に含むことを特徴とする請求項１乃至４のいずれ
か一項に記載の素子基板装置の製造方法。
【請求項６】前記層間絶縁膜を形成する工程の後、前
記切断用孔を形成する工程の前に、前記層間絶縁膜上に
蓄積容量を形成する工程と、該蓄積容量上に他の層間絶
縁膜を形成する工程とを更に含むことを特徴とする請求
項１乃至５のいずれか一項に記載の素子基板装置の製造
方法。
【請求項７】前記レチクルにおいて前記他の光透過率
を有する部位には、薄膜が形成されていることを特徴と
する請求項１乃至６のいずれか一項に記載の素子基板装
置の製造方法。
【請求項８】前記薄膜は、前記レチクル上における前
記遮光膜上に形成されていることを特徴とする請求項７
に記載の素子基板装置の製造方法。
【請求項９】前記薄膜の少なくとも一部は、前記レチ
クルと同一の屈折率を有することを特徴とする請求項７
又は８に記載の素子基板装置の製造方法。
【請求項１０】前記薄膜の少なくとも一部は、相異な
る複数の材料により構成された積層構造を有することを
特徴とする請求項７乃至９のいずれか一項に記載の素子
基板装置の製造方法。
【請求項１１】前記画素電極に代えてストライプ状電
極を備え、前記配線は前記ストライプ状電極に直接接続
されてなり、前記配線に接続され、前記ストライプ状電極を駆動する
ための、他の薄膜トランジスタを含む駆動回路部が更に
備えられてなることを特徴とする請求項１乃至１０のい
ずれか一項に記載の素子基板装置の製造方法。
【請求項１２】請求項１乃至１１のいずれか一項に記
載の素子基板装置の製造方法により当該素子基板装置を
製造する工程と、該素子基板装置に対向するように対向基板を相接着する
工程と、前記素子基板装置及び前記対向基板間に電気光学物質を
封入する工程とを含むことを特徴とする電気光学装置の
製造方法。
【請求項１３】半導体プロセスにおいて使用されるレ
チクルであって、その少なくとも一の部位において一の
光透過率を有するとともに、他の部位において前記一の
光透過率よりも大きい他の光透過率を有し、前記他の部位の少なくとも一部には、所定パターンの遮
光膜が形成されており、前記一の部位の少なくとも一部には、前記遮光膜が形成
されていないことを特徴とするレチクル。
【請求項１４】前記他の透過率を有する部位には、薄
膜が形成されていることを特徴とする請求項１３に記載
のレチクル。