JPS6155962A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPS6155962A JPS6155962A JP59176834A JP17683484A JPS6155962A JP S6155962 A JPS6155962 A JP S6155962A JP 59176834 A JP59176834 A JP 59176834A JP 17683484 A JP17683484 A JP 17683484A JP S6155962 A JPS6155962 A JP S6155962A
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- JP
- Japan
- Prior art keywords
- clock input
- ccd
- input
- protective
- drive clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は固体撮像素子、アナログ・メモ１ハア六ログ信
号処理デバイス等に応用される電荷結合素子（ＣＯＤ
）に関するものである。特にＣＣＤのゲート電極構造に
関するものである。
号処理デバイス等に応用される電荷結合素子（ＣＯＤ
）に関するものである。特にＣＣＤのゲート電極構造に
関するものである。
（従来技術）
ＣＯＤは本質的にアナログシフトレジスタであシ、その
基本動作は、ＣＣＤゲート電極に外部印加のドライブク
ロックパルスを与え、Ｓｉ基板内のポテンシャルを制御
し、そのポテンシャル井戸中に蓄積される信号電荷の塊
を順次転送して行くものである（例えば、特公昭５２−
２１３３４号公報）。第２図は、信号電荷１の転送方向
２を方向付ける為に、第２ 層Ｐｏ１ｙ Ｓｔ ゲート
３の下にポテンシャルコントロール用の不純物拡散４を
行い第１ ／ｉｉ Ｐｏ１ｙ Ｓｉゲート５の下のポテ
ンシャルとの間に差（Δ１，６）を形成した２相駆動Ｃ
ＣＤの例である。第３図にＣＯＤ基本構造図を示す。ド
ライブクロック７Ｆｉ、、外部印加である為、静電気に
よって高電圧、４１ルスがゲート８にかかる事がある。
基本動作は、ＣＣＤゲート電極に外部印加のドライブク
ロックパルスを与え、Ｓｉ基板内のポテンシャルを制御
し、そのポテンシャル井戸中に蓄積される信号電荷の塊
を順次転送して行くものである（例えば、特公昭５２−
２１３３４号公報）。第２図は、信号電荷１の転送方向
２を方向付ける為に、第２ 層Ｐｏ１ｙ Ｓｔ ゲート
３の下にポテンシャルコントロール用の不純物拡散４を
行い第１ ／ｉｉ Ｐｏ１ｙ Ｓｉゲート５の下のポテ
ンシャルとの間に差（Δ１，６）を形成した２相駆動Ｃ
ＣＤの例である。第３図にＣＯＤ基本構造図を示す。ド
ライブクロック７Ｆｉ、、外部印加である為、静電気に
よって高電圧、４１ルスがゲート８にかかる事がある。
するとゲート８と基板１１の間に瞬間的に強電界がかか
る事になシ、両者間のゲート酸化膜ＩＯが破壊される、
いわゆる静電破壊現象が生じる。この破壊現象は、他の
ＭＯＳ ＩＣ同様、ＣＣＤの信頼性の面で重要な問題と
なっていた。
る事になシ、両者間のゲート酸化膜ＩＯが破壊される、
いわゆる静電破壊現象が生じる。この破壊現象は、他の
ＭＯＳ ＩＣ同様、ＣＣＤの信頼性の面で重要な問題と
なっていた。
通常、この静電破壊現象に対する対策として、外部入力
端子とＣＯＤの入力ゲートの間に、ゲートの保護回路を
設る方法を採っている。
端子とＣＯＤの入力ゲートの間に、ゲートの保護回路を
設る方法を採っている。
以下ＮＭＯＳＣＣＤを仮定しこの保護回路を説明する。
この保護回路の一つとして第４図に示すような、外部入
力端子１２と入力ＣＣＤゲート１３との間に保護ダイオ
ード１４を設ける構造を採るものがある。この構造によ
る保護効果は、保護ダイオード１４の逆方向耐圧により
決定される。保護ダイオード１４が入力されてきた高電
圧パルスを、その逆方向耐圧でクランプする形になる。
力端子１２と入力ＣＣＤゲート１３との間に保護ダイオ
ード１４を設ける構造を採るものがある。この構造によ
る保護効果は、保護ダイオード１４の逆方向耐圧により
決定される。保護ダイオード１４が入力されてきた高電
圧パルスを、その逆方向耐圧でクランプする形になる。
さらに通常はこの保護ダイオード１４に流れる電流を制
御する為の保護抵抗１５が挿入される。実際問題として
は、保護ダイオード１４のｔｕｒｎ ｏｎ までの時間
が長く、高電圧パルスはダイオードでクランプされる前
にゲート酸化膜へかかり酸化膜の方がダイオードの接合
より先に破壊されてしまう。従って、この保護抵抗Ｊ５
はダイオードＪ４へのｉ流制御よりもゲートへの電流制
御の意味合が大きい。なお、１６はゲート容量である。
御する為の保護抵抗１５が挿入される。実際問題として
は、保護ダイオード１４のｔｕｒｎ ｏｎ までの時間
が長く、高電圧パルスはダイオードでクランプされる前
にゲート酸化膜へかかり酸化膜の方がダイオードの接合
より先に破壊されてしまう。従って、この保護抵抗Ｊ５
はダイオードＪ４へのｉ流制御よりもゲートへの電流制
御の意味合が大きい。なお、１６はゲート容量である。
第５図は前述のダイオードフラング形式の入力保護回路
中の抵抗１５の値を変化させた場合の静電耐圧値の変化
の実験データを示す（対称製品２５６ｂｉｔＣＣＤＯＰ
Ａ２５６Ｃ）。この第５図より、保護抵抗１５の値が大
きい程、静電気耐圧が大きくなる事がわかる。これは、
ｒ−ト酸化膜の破壊が酸化膜中に注入された電荷による
アバランシェ破壊であると考えると、保護抵抗１５によ
って電流が抑制され酸化膜中に注入される電荷量が小さ
くなる為と考えられる。
中の抵抗１５の値を変化させた場合の静電耐圧値の変化
の実験データを示す（対称製品２５６ｂｉｔＣＣＤＯＰ
Ａ２５６Ｃ）。この第５図より、保護抵抗１５の値が大
きい程、静電気耐圧が大きくなる事がわかる。これは、
ｒ−ト酸化膜の破壊が酸化膜中に注入された電荷による
アバランシェ破壊であると考えると、保護抵抗１５によ
って電流が抑制され酸化膜中に注入される電荷量が小さ
くなる為と考えられる。
静電気に対する他の対策として、第６図に示すように、
入力端子１７と入力ＣＣＤゲート１８の間に保護トラン
ジスタ１９を設ける構造をとるものがある。この構造に
よる保護効果は、第４図に示すダイオードフラング形保
護回路のダイオード１４が保護トラン・ノスタ１９に置
き替ったもので、ダイオード１４の逆方向耐圧に相当す
るものが保護トランジスタ１９のンース・ドレイン間ブ
レークダウン電圧である。この構造でも前述のものと同
様の理由で保護抵抗２０が挿入されるのが通常でチシ、
保護抵抗２０の効果は前述のものと同様であると考えら
れる。なお２Ｉはゲート容量である。
入力端子１７と入力ＣＣＤゲート１８の間に保護トラン
ジスタ１９を設ける構造をとるものがある。この構造に
よる保護効果は、第４図に示すダイオードフラング形保
護回路のダイオード１４が保護トラン・ノスタ１９に置
き替ったもので、ダイオード１４の逆方向耐圧に相当す
るものが保護トランジスタ１９のンース・ドレイン間ブ
レークダウン電圧である。この構造でも前述のものと同
様の理由で保護抵抗２０が挿入されるのが通常でチシ、
保護抵抗２０の効果は前述のものと同様であると考えら
れる。なお２Ｉはゲート容量である。
以上のような入力保護回路は単一のＭＯＳ ）ランノス
タケ°−トへの入力の場合には、そのｌ’−ト容量１６
．２１が小さい為、保護抵抗１５．２０の値を大きくと
ってもその入力時定数τ（＝ＲＣ）が大きくならない為
、素子の動作速度を劣化させる事なく静電耐圧値を大き
くする事が可能であった。
タケ°−トへの入力の場合には、そのｌ’−ト容量１６
．２１が小さい為、保護抵抗１５．２０の値を大きくと
ってもその入力時定数τ（＝ＲＣ）が大きくならない為
、素子の動作速度を劣化させる事なく静電耐圧値を大き
くする事が可能であった。
（発明が解決しようとする問題点）
しかしながら多段数配列されたＣＣＤゲート１３゜１８
への入力の場合、その入力容量１６．２１が数百ＰＦ〜
数千ＰＦと大きい為、必要十分な動作速度を確保する為
には保護抵抗１５．２０の値が大きくとれず、静電気に
よるＣＣＤゲートの酸化膜破壊を十分に押える事か実現
できなかった。
への入力の場合、その入力容量１６．２１が数百ＰＦ〜
数千ＰＦと大きい為、必要十分な動作速度を確保する為
には保護抵抗１５．２０の値が大きくとれず、静電気に
よるＣＣＤゲートの酸化膜破壊を十分に押える事か実現
できなかった。
本発明の目的は上記の欠点を除却する為に、素子に必要
十分な動作速度と静電耐圧値を実現可能な静電気保護回
路を有するＣＣＤを提供することにある。
十分な動作速度と静電耐圧値を実現可能な静電気保護回
路を有するＣＣＤを提供することにある。
即ち、従来のＣＣＤにあっては、入力容量が極めて大き
いため、必要な動作速度を確保するためには保護抵抗１
５．２０を小さくせざるを得す、静電耐圧値が結果とし
て低くならざるを得なかった。
いため、必要な動作速度を確保するためには保護抵抗１
５．２０を小さくせざるを得す、静電耐圧値が結果とし
て低くならざるを得なかった。
逆に静電耐圧を大きくとるため、保護抵抗１５゜２０を
大きくすると、動作速度の低下を招いてしまう問題があ
った。
大きくすると、動作速度の低下を招いてしまう問題があ
った。
（問題点を解決するための手段）
本発明の要点は、クロック入力を単一の外部入力端子か
ら、一定設数の割合で分割された複数のゲート電極へ分
割入力するゲート構造と、分割されたクロック入力毎に
保護手段を具備した電荷結合素子（ＣＯＤ ）にある。
ら、一定設数の割合で分割された複数のゲート電極へ分
割入力するゲート構造と、分割されたクロック入力毎に
保護手段を具備した電荷結合素子（ＣＯＤ ）にある。
（作用）
例えば、クロック入力をＮ分割することにより、入力容
量は１／Ｎとなシ、保護抵抗ＲはＮＲとすることができ
る。これにより、動作速度を従来のものと比較して低下
させることなく、静電耐圧値を向上させることができる
。
量は１／Ｎとなシ、保護抵抗ＲはＮＲとすることができ
る。これにより、動作速度を従来のものと比較して低下
させることなく、静電耐圧値を向上させることができる
。
（実施例）
以下、本発明の第一の実施例を添付の図面を引用して説
明する。
明する。
第１図は、本発明の第一の実施例を説明する回路図であ
る。これに対して、第７図は従来の多段（Ｎ段）数配列
された２相駆動ＣＣＤ回路図である。
る。これに対して、第７図は従来の多段（Ｎ段）数配列
された２相駆動ＣＣＤ回路図である。
この実施例では、第７図に示すようなＮ段数配列された
ＣＣＤ ２２を第１図に示すようにｎ分割して入力ドラ
イブクロ、り２７，２８を入力する構造になっている。
ＣＣＤ ２２を第１図に示すようにｎ分割して入力ドラ
イブクロ、り２７，２８を入力する構造になっている。
第７図と第１図中の保護回路の容量ｃ 、 ｃ’は各々
クロ、クラインの接続されているＣＣＤゲートの総容量
値で、互いの関係はｃ’＝−ｃ となる。今素子の動作速度限界を第７図の従来回路のも
のと、第１図の本発明の第一の実施例のゲート構造で同
等のものにしようとする場合、その時定数を互いに等し
くすればよいから ＲＣ＝ Ｒ’Ｃ’ ＝ Ｒ’−Ｃ ・′・ Ｒ’＝ｎＲ となシ保護抵抗Ｒ′は従来方式の保護抵抗Ｒのｎ倍すな
わち分割数倍することが可能となる。
クロ、クラインの接続されているＣＣＤゲートの総容量
値で、互いの関係はｃ’＝−ｃ となる。今素子の動作速度限界を第７図の従来回路のも
のと、第１図の本発明の第一の実施例のゲート構造で同
等のものにしようとする場合、その時定数を互いに等し
くすればよいから ＲＣ＝ Ｒ’Ｃ’ ＝ Ｒ’−Ｃ ・′・ Ｒ’＝ｎＲ となシ保護抵抗Ｒ′は従来方式の保護抵抗Ｒのｎ倍すな
わち分割数倍することが可能となる。
従って、この第一の実施例では、素子の動作速度を劣化
させる事なしに保護抵抗値を大きくとることが可能とな
る為、入力容量の大きなＣＣＤドライブクロック入力端
子で高い静電耐圧を実現できる。さらに個々の保護抵抗
で消費される電流は分割しない従来方式のそれよりも小
さく、ハターン装置的にも分割されている分だけ、電流
が一ケ所に集中して流れる事が緩和される。すなわち消
費電流による発熱がテッゾ内に点在して散らばる事にな
シ暗電流バラツキが緩和される方向へ動く事が期待でき
る。
させる事なしに保護抵抗値を大きくとることが可能とな
る為、入力容量の大きなＣＣＤドライブクロック入力端
子で高い静電耐圧を実現できる。さらに個々の保護抵抗
で消費される電流は分割しない従来方式のそれよりも小
さく、ハターン装置的にも分割されている分だけ、電流
が一ケ所に集中して流れる事が緩和される。すなわち消
費電流による発熱がテッゾ内に点在して散らばる事にな
シ暗電流バラツキが緩和される方向へ動く事が期待でき
る。
次に、本発明の第２の実施例を添付の図面を引用して説
明する。第８図は本発明の第２の実施例を示すものであ
る。この実施例は、第１の実施例の静電保護回路中の保
護ダイオード３１が保護トランジスタ３６に変ったもの
で、ＣＯＤの入力容量値Ｃ′及び保護抵抗値だけそれぞ
れ である。
明する。第８図は本発明の第２の実施例を示すものであ
る。この実施例は、第１の実施例の静電保護回路中の保
護ダイオード３１が保護トランジスタ３６に変ったもの
で、ＣＯＤの入力容量値Ｃ′及び保護抵抗値だけそれぞ
れ である。
従って、第２の実施例の効果は本質的に第１の実施例の
それと同様である。
それと同様である。
デバイス的な構造として蝶、保護ダイオードは半導体基
板に設けられた拡散層によるＰβ接合が用いられる。保
護トランジスタとしてはＭＯ８構造のトランジスタが用
いられる。抵抗Ｒ、Ｒ’、 Ｒ１’は拡散抵抗又はドー
プされた多結晶７リコ／により製作される。
板に設けられた拡散層によるＰβ接合が用いられる。保
護トランジスタとしてはＭＯ８構造のトランジスタが用
いられる。抵抗Ｒ、Ｒ’、 Ｒ１’は拡散抵抗又はドー
プされた多結晶７リコ／により製作される。
（発明の効果）
以上説明したように本発明によれば、
■ ＣＯＤの動作速度を劣化させることなく、ＣＣＤド
ライブクロック入力端子の静電耐圧を高くすることがで
きる。
ライブクロック入力端子の静電耐圧を高くすることがで
きる。
■ そのため艮、クロック入力を分割して、それぞれに
保護抵抗を設けるが、ＣＣＤのチップ全体としては、極
めて僅かな数の抵抗素子の増加と、配線の増加によって
実現することができる。
保護抵抗を設けるが、ＣＣＤのチップ全体としては、極
めて僅かな数の抵抗素子の増加と、配線の増加によって
実現することができる。
■ 保護抵抗をチッグ内に分散させることにより、暗電
流のバラツキを緩和することが期待される。
流のバラツキを緩和することが期待される。
第１図は本発明の第１の実施例の回路図、第２図は２相
駆動ＣＣＤの説明図、第３図ＶｉＣＯＤの基本構造図、
第４図は入力ＭＯＳのゲートを保護する為のダイオード
を使用した入力保護回路図、第５（２Ｉは静電耐圧値の
入力保護抵抗への依存性を示す測定データ図、第６図は
入力ＭＯＳゲートを保護する為の保護トランジスタを使
用した入力保護回路図、第７図は従来のＮ段の２相駆動
ＣＣＤ回路図、第８図は本発明の第２の実施例の回路図
である。 １・・・転送される信号電荷量、２・・・電荷の転送方
向、３・・・第２層Ｐｏ１ｙ Ｓｉゲート４・・・障壁
形成用不純物拡散層、５・・・第１層Ｐｏ１ｙ Ｓｉ
ｒ−ト、６・・・電荷の転送を方向付けるポテンシャル
障壁、７・・・外部印加のドライブクロック、８・・・
ＣＣＤゲート電極（第１層Ｐｏ１ｙ Ｓｉ ’ｉ’ −
ト）、９・・・第２層Ｐｏ１ｙ Ｓｉｒ−ト、１０・・
・ゲート酸化膜（ＳｉＣ＋ｚ ）、１１・・・基板、１
２・・・外部入力端子、１３・・・入力ＭＯＳゲート、
１４・・・保護ダイオード、１５・・・保護抵抗、１６
・・・入力トランソスタケ°−ト容量、１７・・・外部
入力端子、１８・・・入力ＭＯ８’！”−ト、１９・・
・保護トランジスタ、２０・・・保護抵抗、２１・・・
入力トランノスタゲート容量、２２・・・Ｎ段配列され
た２相駆動ＣＣＤ、２３・・・入力ドライブクロック（
ψ）、２４・・・入力ドライブクロック（（Ｄ）、ｚｓ
・・・ＣＣＤ ｒ−ト入力容量、２６・・・保護抵抗、
２７・・・入力ドライブクロック（ψ）、２８・・・入
力ドライブクロック■、２９・・・ＣＣＤ ｒ −ト入
力容量、３０・・・保護抵抗、３１・・・保護ダイオー
ド、３２・・・入力ドライブクロック（Ｐ）、３３・・
・入カドライブクロック嬶、３４・・・ＣＣＤ ｆ−ト
入力容量、３５・・・保護抵抗、３６・・・保護トラン
ジスタ特許出願人 沖電気工業株式会社 第２図 第３図 特許庁長官 ”
２． １ｌｉ１カ、１事件の表示
を別
紙の通１昭和５９年 特 許 願第１７６８３４号、発
明の名称 分割されたドライブクロック入力を有する電荷結合素子
、補正をする者 事件との関係 特 許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号
及び図面「第１図」「第７図」「第８図」６、補正の内
容 別紙の通り 頁第６行目に「設る方法」とあ る方法」と補正する。 図」「第７図」及び「第８図」 ）補正する。
駆動ＣＣＤの説明図、第３図ＶｉＣＯＤの基本構造図、
第４図は入力ＭＯＳのゲートを保護する為のダイオード
を使用した入力保護回路図、第５（２Ｉは静電耐圧値の
入力保護抵抗への依存性を示す測定データ図、第６図は
入力ＭＯＳゲートを保護する為の保護トランジスタを使
用した入力保護回路図、第７図は従来のＮ段の２相駆動
ＣＣＤ回路図、第８図は本発明の第２の実施例の回路図
である。 １・・・転送される信号電荷量、２・・・電荷の転送方
向、３・・・第２層Ｐｏ１ｙ Ｓｉゲート４・・・障壁
形成用不純物拡散層、５・・・第１層Ｐｏ１ｙ Ｓｉ
ｒ−ト、６・・・電荷の転送を方向付けるポテンシャル
障壁、７・・・外部印加のドライブクロック、８・・・
ＣＣＤゲート電極（第１層Ｐｏ１ｙ Ｓｉ ’ｉ’ −
ト）、９・・・第２層Ｐｏ１ｙ Ｓｉｒ−ト、１０・・
・ゲート酸化膜（ＳｉＣ＋ｚ ）、１１・・・基板、１
２・・・外部入力端子、１３・・・入力ＭＯＳゲート、
１４・・・保護ダイオード、１５・・・保護抵抗、１６
・・・入力トランソスタケ°−ト容量、１７・・・外部
入力端子、１８・・・入力ＭＯ８’！”−ト、１９・・
・保護トランジスタ、２０・・・保護抵抗、２１・・・
入力トランノスタゲート容量、２２・・・Ｎ段配列され
た２相駆動ＣＣＤ、２３・・・入力ドライブクロック（
ψ）、２４・・・入力ドライブクロック（（Ｄ）、ｚｓ
・・・ＣＣＤ ｒ−ト入力容量、２６・・・保護抵抗、
２７・・・入力ドライブクロック（ψ）、２８・・・入
力ドライブクロック■、２９・・・ＣＣＤ ｒ −ト入
力容量、３０・・・保護抵抗、３１・・・保護ダイオー
ド、３２・・・入力ドライブクロック（Ｐ）、３３・・
・入カドライブクロック嬶、３４・・・ＣＣＤ ｆ−ト
入力容量、３５・・・保護抵抗、３６・・・保護トラン
ジスタ特許出願人 沖電気工業株式会社 第２図 第３図 特許庁長官 ”
２． １ｌｉ１カ、１事件の表示
を別
紙の通１昭和５９年 特 許 願第１７６８３４号、発
明の名称 分割されたドライブクロック入力を有する電荷結合素子
、補正をする者 事件との関係 特 許 出 願 人住 所
（〒１０５） 東京都港区虎ノ門１丁目７番１２号
及び図面「第１図」「第７図」「第８図」６、補正の内
容 別紙の通り 頁第６行目に「設る方法」とあ る方法」と補正する。 図」「第７図」及び「第８図」 ）補正する。
Claims (2)
- （１）多段数配列されたゲート電極へのドライブクロッ
ク入力が、単一の外部入力端子から一定段数の割合で分
割された複数のゲート電極と、前記の分割されたドライ
ブクロック毎に、静電気に対する保護手段を具備する分
割されたドライブクロック入力を有する電荷結合素子。 - （２）静電気に対する保護手段がポリシリコンにより構
成された抵抗または不純物拡散により構成された抵抗と
、Ｐ／Ｎ接合により構成されたダイオードまたはＭＯＳ
構造トランジスタである事を特徴とする特許請求の範囲
第１項記載の分割されたドライブクロック入力を有する
電荷結合素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176834A JPS6155962A (ja) | 1984-08-27 | 1984-08-27 | 電荷結合素子 |
| US06/768,818 US4654865A (en) | 1984-08-27 | 1985-08-23 | CCD device with electrostatic protective means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176834A JPS6155962A (ja) | 1984-08-27 | 1984-08-27 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155962A true JPS6155962A (ja) | 1986-03-20 |
| JPS6316909B2 JPS6316909B2 (ja) | 1988-04-11 |
Family
ID=16020648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176834A Granted JPS6155962A (ja) | 1984-08-27 | 1984-08-27 | 電荷結合素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4654865A (ja) |
| JP (1) | JPS6155962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879753B1 (ko) | 2003-08-05 | 2009-01-21 | 알로이즈 워벤 | 베어링 구조를 포함하는 로터 블레이드 및 이의 용도 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000834A1 (en) * | 1988-07-08 | 1990-01-25 | Eastman Kodak Company | Ccd clock driver circuit |
| US5019888A (en) * | 1987-07-23 | 1991-05-28 | Texas Instruments Incorporated | Circuit to improve electrostatic discharge protection |
| FR2626102B1 (fr) * | 1988-01-19 | 1990-05-04 | Thomson Csf | Memoire a transfert de charges et procede de fabrication de cette memoire |
| US5008758A (en) * | 1989-05-24 | 1991-04-16 | Massachusetts Institute Of Technology | Suppressing dark current in charge-coupled devices |
| JP2725714B2 (ja) * | 1991-01-04 | 1998-03-11 | シャープ株式会社 | Ｃｃｄ固体撮像素子 |
| JP2757583B2 (ja) * | 1991-05-02 | 1998-05-25 | 日本電気株式会社 | 半導体集積回路 |
| JP3318774B2 (ja) * | 1992-06-29 | 2002-08-26 | ソニー株式会社 | 半導体装置および固体撮像装置 |
| KR100192328B1 (ko) * | 1996-04-03 | 1999-06-15 | 구본준 | 양방향 수평전하 전송소자 |
| JP4207858B2 (ja) * | 2004-07-05 | 2009-01-14 | セイコーエプソン株式会社 | 半導体装置、表示装置及び電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
-
1984
- 1984-08-27 JP JP59176834A patent/JPS6155962A/ja active Granted
-
1985
- 1985-08-23 US US06/768,818 patent/US4654865A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100879753B1 (ko) | 2003-08-05 | 2009-01-21 | 알로이즈 워벤 | 베어링 구조를 포함하는 로터 블레이드 및 이의 용도 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6316909B2 (ja) | 1988-04-11 |
| US4654865A (en) | 1987-03-31 |
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