JPH0449652A - 半導体装置の入出力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の入出力保護回路に関し、特にＭ
Ｏ８半導体装置の入出力保護回路に関する。

〔従来の技術〕

従来、ＭＯ８半導体装置に用いられている入出力保護回
路について図面を参照し説明する。第５図（ａ）は従来
例を示す平面図であり、それを電気的等価回路で表わし
たのが第５図（ｂ）である。また、第５図（ｃ）は、第
５図（ａ）のＡ−Ａ線断面図であり、第５図（ｄ）は、
第５図（ａ）のＢ−Ｂ線断面図である。

今までの入出力保護回路は、第５図（ａ）　、　（ｂ）
に示す様に、エンハンスメント型のＰチャネルＭＯＳト
ランジスタメＴｒｐｌＯとＮチャネルＭＯＳトランジス
タＴｒｎｌｌとを、電源線１２．バッド１３゜接地線１
４間に接続する事で、パッド１３（入出力端子）に過大
電圧が加わった場合、その流れる電流を、トランジスタ
／Ｔｒｐｌ　Ｏ，Ｔｒｎｌ　１へ流すことにより、内部
回路への影響をなくしている。

さらに、拡散抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４は瞬間的に加
わる過大電圧から、ＭＯＳ）ランジスタを保護する為に
入れたものである。

第６図、第７図は従来の入力保護回路、圧力保護回路の
回路図であるが、例えば、電源線１２に対シ、パッド１
３に電源電圧＋ｌ　ＶＴＰ　Ｉ　ＣＶｒｐ　：　Ｔ　ｒ
ｐのしきい値電圧）以上の電圧が加わるとＴｒｐｌＯが
導通状態となり、内部回路を保護する。さらに電源電圧
−Ｂ　Ｖ　ＤＳＰ　（Ｂ　Ｖ　ＤＩＰ　：　Ｔ　ｒ　ｐ
のドレイン・ソース間耐圧）以下の電圧が加わった場合
も、Ｔｒｐｌｏが導通状態となり内部回路を保護する。

また、接地線１４に対し、ハツト１３　ＥＢＶｎｓＮ（
Ｂ　ＶＤＳＮ　：Ｔｒｎのドレイン・ソース間耐圧）以
上の電圧が、もしくはＧＮＤ電圧−ＶＴＮ（ＶＴＮ　：
　Ｔ　ｒｎのしきい値電圧）以下の電圧が加わった場合
は、Ｔｒｎｌｌが導通状態となり、同様に内部回路を保
護する。

以上説明した入出力保護回路のＭＯＳ）ランジスタ、Ｔ
ｒｐｌ　Ｏ，Ｔｒｎｌ　１のゲート長及びしきい値電圧
は、内部回路のＭＯＳ）ランジスタ、Ｔｒｐ＋１５、　
Ｔｒｎ＋１６．　Ｔｒｉ）ｚｌ　７．　Ｔｒｎｚｌ　８
のゲート長及びしきい値電圧と同一とすることで、しき
い値電圧制御工程を、共用化できる為、製造工程数の削
減が計れる。そして、そのゲート長及びしきい値電圧は
、内部回路の特性を考慮して決められる。

〔発明が解決しようとする課題〕

上述した従来のＭＯＳ型半導体装置の入出力保護回路に
使用しているトランジスタのゲート長及びしきい値電圧
は、内部回路に使用しているトランジスタと設計上同一
であり、その値は、それらトランジスタのドレイン電圧
を、大きく変化させた場合、ドレイン・ソース間がドレ
インから伸びる空乏層によりパンチスルーしない様に決
められる。このことは、トランジスタ漏れ電流による内
部回路の誤動作防止及び低消費電力化の為である。

そこで、第６図に示すように内部回路の拡散層に出力保
護回路を接続した場合、接地線１４に対し、パッド１３
にトランジスタＴｒｎｌｌのＢｖＤｓ８以下の正の電圧
が加わった場合、Ｔｒｎｌｌは、ＯＦＦ状態の為、Ｔｒ
ｐｚ　１７　、　Ｔｒｒ＋ｚ　１８の動作状態（ゲート
電圧レベルＸ、Ｙによって決まる）によっては拡散層抵
抗Ｒ１，Ｒ２，とＴｒｐ２１７もしくは、Ｔｒｎ２１８
を通して電源線１２、又は接地線１４へ電流が流れる。

つまり、第５図（ｃ）　、　（ｄ）において、コンタク
トホール５に下部の小面積のＮ＋拡散層７−１．及びＰ
＋拡散層６−２部に電流が集中する為、拡散層の熱的破
壊が発生するという欠点がある。

〔課題を解決するための手段〕

本発明は、入出力端子と電源又は接地線との間に挿入さ
れたＰ又はＮチャネルＭＯＳ）ランジスタを有する半導
体集積回路の入出力保護回路において、前記Ｐ又はＮチ
ャネルＭＯＳ）ランジスタのゲート長の一部分を内部回
路に使用するＭＯＳトランジスタのゲート長より短かく
してバチスルー電圧を低くしたというものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の第１の実施例を示す平面図である。

それを電気的等価回路で表わした図は従来例と本質的に
同じであり、又、従来例で示した断面図（第５図（ｃ）
　、　（ｄ））なども同様であるので、ここには図示し
ない。

この実施例が従来例と相違しているのはＰ　％　＋２ａ
にゲート長がＬ２と短い部分が１箇所づつあることであ
る。それに伴ってＰ＋拡散層６−１ａ。

Ｎ＋拡散層７−２ａの形状にも相違があることになるが
、そのこと自体は大した意味はない。

第２図は、あるＮチャネルＭＯＳ）ランジスタのしきい
値電圧及びゲート幅一定時における、ＢＶＤＳＮのゲー
ト長り依存性を示した特性図であり、同様に第３図は、
あるＰチャネルＭＯＳトランジスタＢＶＤｓＰのゲート
長り依存性を示した特性図である。以上の２つのグラフ
から、ＮチャネルＭＯＳ）ランジスタ及びＰチャネルＭ
Ｏ３）ランシスタのゲート長りが１．３μｍ以下の場合
、パンチスルーする、 本発明では、入出力保護回路のＭＯＳ）ランジスタのＢ
ＶＤ５電圧（ドレイン・ソース間耐圧）を、内部回路の
ＭＯＳ）ランジスタのＢＶＤＳ電圧より低くするために
、入出力保護回路のＭＯＳ）ランジスタのゲート長の一
部分を、内部回路のＭＯＳトランジスタのゲート長より
短かくし、ドレイン・ソースから伸びる空乏層によりパ
ンチスルーじやすくしているのである。

例えば、第７図の内部回路のトランジスタＴｒｐｚ１７
、　Ｔｒｎｚｌ　Ｂのゲート長は、トランジスタ漏れ電
流による内部回路の誤動作防止及び低消費電力化の為、
ゲート長の製造ばらつきを考慮し、Ｌ＋＝１、６　ｐ　
ｍとしている。つまりＴｒｐｚ　１７　、　Ｔｒｎｚｌ
　８は、１２〔７３以上の電圧が、ドレイン・ソース間
に加わらないとブレークダウンしない。以上の事に対し
て、出力保護回路トランジスタ／　Ｔｒｐｌ　Ｏａ、　
、ｌζ Ｔｒｎｌｌａにおいては、第１図に示す様にゲート長の
一部分をＬ２＝１．１μｍとすることで５〜６〔７９前
後の低い電圧で、ドレイン・ソース間がパンチスルーす
る様にしている。しかも、ゲート長Ｌ２の細い部分が占
めるゲート幅は、ＴｒｐｌＯａ。

Ｔｒｎｌｌａの全ゲート幅に対し、５０％以下であり、
パンチスルー電流は、ゲート幅に比例することから、ゲ
ート長がフォトリソグラフィー工程やエツチング工程な
どの製造条件の変動により目標値に対し細くなった場合
でも、バンチスルー電流の大きな増加を防ぐことができ
る。

つまり、第２図、第３図のグラフより、入出力保護回路
のＴｒｐｌ　Ｏａ、　Ｔｒｎｌ　１　ａのゲート長Ｌ２
を適切に選ぶことで保護回路の迅速な応答が計れる。

このことは、コンタクトホール５下部の小面積のＮ＋拡
散層７−１．及びＰ＋拡散層６−２に、形成される拡散
抵抗Ｒ１，Ｒ２に、電流を集中させないですむことを意
味する。

さらに、この実施例では、ゲート長Ｌ２が占めるゲート
幅をトランジスタ全ゲート幅に対し、５０％以下とした
が、この数値に限定されるものではない。

第４図は第２の実施例を示す平面図である。

第１の実施例では、ＭＯＳ）ランジスタのゲート長細ら
せ部Ｌ２を１箇所としていたが、本実施例では細らせ部
Ｌ２を２箇所としバンチスルー電流の分散を計ることに
より、トランジスタのドレイン・ソース拡散層上全ての
コンタクトホール５に電流が流れる様にし、トランジス
タ全体でのコンタクト抵抗を下げ、さらに、保護回路の
迅速な応答が計れるという利点がある。

〔発明の効果〕 以上説明した様に、本発明は、入出力保護回路に使用し
ているＭＯＳ）ランジスタのゲート長の一部分を、内部
回路に使用しているＭＯＳ）ランジスタのゲート長より
短かくすることにより、入出力保護回路のＭＯＳ）ラン
ジスタをパンチスルーしやすく、保護回路の迅速な応答
を計り、保護回路及び内部回路が破壊されにくいという
効果と、ゲート長の製造ばらつき変動が、本半導体装置
の特性に著しく影響しないという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す平面図、第２図は
ＮチャネルＭＯＳ）ランジスタのドレイン・ソース間耐
圧のゲート長依存性の例を示す特性図、第３図はＰチャ
ネルＭＯ３）ランジスタのドレイン・ソース間耐圧のゲ
ート長依存性の例を示す特性図、第４図は第２図の実施
例を示す平面図、第５図（ａ）　、　（ｂ）を従来例を
示す平面図、回路図、第５図（ｃ）は第５図（ａ）のＡ
−Ａ線断面図、第５図（ｄ）は第５図（ａ）のＢ−Ｂ線
断面図、第６図は入力保護回路の関係を示す回路図、第
７図は出力保護回路と内部回路の関係を示す回路図であ
る。 １・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ルド酸化膜、３・・・・・・層間絶縁膜、４−１〜４−
６・・・・・・アルミニウム配線、５・・・・・・コン
タクトホール、６−６゜６−１　ａ、　６−１　ｂ、　
６−２−Ｐ＋拡散層、７−１゜７−２．７−２ａ、７−
２　ｂ−Ｎ＋拡散層、８・・・・・・Ｎウェル、９−１
．　９−１　ａ、　　９−１　ｂ。 ９−２．９−２ａ、９−２ｂ＝−ゲート電極、１０、１
０　ａ、　１０　ｂ−Ｔｒｐ（ＰチャネルＭＯＳトラン
ジスタ）、１１　、　１１　ａ、　　１　ｌ　ｂ−Ｔｒ
ｎ（ＮチャネルＭＯＳ）ランジスタ）、１２・・・・・
・電源線、１３・・・・・・パッド、１４・・・・・・
接地線。 代理人　弁理士　　内　原　　　晋 躬 図 宋 囚 ＜ｂ） 躬 凶 荊　７　閃 手続補正書く方式） ％式％ １、事件の表示 ２、発明の名称 ３、補正をする者 事件との関係 住所 名　　称 ４、代理人 平成２年特許願第１６０１６７号 半導体装置の入出力保護回路 出　　願　　人 東京都港区芝五丁目７番１号 日本電気株式会社 代表者　　関　本　忠　弘 ６、補正の対象 （１）明細書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書第１０頁４行目の「第５図（ａ）、（ｂ）
を従来例を示す平面図、」を「第５図（ａ）は従来例の
平面図、第５図（ｂ）は従来例の」と訂正する。

Claims (1)

1. 【特許請求の範囲】 １、入出力端子と電源又は接地線との間に挿入されたＰ
   又はＮチャネルＭＯＳトランジスタを有する半導体集積
   回路の入出力保護回路において、前記Ｐ又はＮチャネル
   ＭＯＳトランジスタのゲート長の一部分を内部回路に使
   用するＭＯＳトランジスタのゲート長より短かくしてパ
   ンチスルー電圧を低くしたことを特徴とする半導体集積
   回路の入出力保護回路。 ２、ゲート長の短かい部分が一つのＰ又はＮチャネルＭ
   ＯＳトランジスタにつき複数箇所ある請求項１記載の半
   導体回路の入出力保護回路。