KR100489978B1 - 도핑처리된 이산화규소의 선택적인 에칭을 위한 에칭스톱제로서의 비도핑처리된 이산화규소 - Google Patents

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Abstract

본 발명은 반도체기판(12)위에 구조체를 에칭스톱제로서 비도핑된 이산화규소층(22)을 이용하면서 소정의 지형학적 구조를 형성시키는 방법에 관한 것이다. 1구현예에서, 비도핑된 이산화규소층(22)은 반도체 재료(12)층위에 형성된다 도핑된 이산화규소층(30)은 그다음 상기 비도핑된 이산화규소층(16)상에 형성된다. 도핑된 이산화규소층(30)은 에칭되어 지형학적 구조를 형성시킨다. 에칭은 비도핑된 이산화규소(6)에 대해서 또는 반도체재료에 대해서 보다 도핑된 이산화규소(30)에 대해 적어도 10배 더 높은 물질제거속도를 가진다.

Description

도핑처리된 이산화규소의 선택적인 에칭을 위한 에칭스톱제로서의 비도핑처리된 이산화규소{UNDOPED SILICON DIOXIDE AS ETCH STOP FOR SELECTIVE ETCH OF DOPED SILICON DIOXIDE}
본 발명의 상기 및 기타의 잇점 그리고 목적이 얻어지는 방도를 위해, 앞서 간략하게 설명한 본 발명을 첨부도면에 예시한 특정구현예들을 참고로 하여 상세히 설명하기로 한다. 이들 도면은 단지 본 발명의 전형적인 구현예들을 예시하는 것이지 이것에만 한정되는 것은 아니다.
도 1 은 에칭에 앞서 다른구조층 1구현예의 일부 단면도로서, 이 다층구조는 기본베이스의 규소층과 비도핑된 이산화규소층을 포함하며, 다층구조는 포토레지스트층을 가지며, 제 1 선택패턴은 가상선으로 한정되어 있다.
도 2 는 도 1 에 도시한 구조의 일부 단면도로서, 비도핑된 이산화규소층은 에칭처리되어 베이스규소층에 종료하는 리세스를 형성하도록 하고, 도핑처리된 이산화규소층은 그위에 퇴적되고, 이 도핑처리된 이산화규소층 위에는 포토레지스트층이 형성되며, 그리고 제2 선택된 패턴은 도핑된 이산화규소층을 통해 에칭을 나타내어서 비도핑된 이산화규소의 층사이에 자동정렬된 베이스규소층상에 있는 컨택트를 노출시키는 것으로서 가상선으로 한정되어 있고, 에칭의 자동정렬은 비도핑된 이산화규소에의 에칭의 선택도에 따른다.
도3은 에칭에 앞서 다층구조의 1구현예의 일부단면도로서, 다층구조는 기본규소층을 포함하고 그 위에는 게이트산화물, 폴리실리콘, 텅스텐실리카이드, 및 비도핑된 이산화규소의 층을 가지며, 다층구조는 포토레지스트층을 가지며, 그리고 제1 선택 패턴은 가상선으로 규정되어 있다.
도 4 는 도 3 에 도시한 구조의 일부단면으로서, 게이트스태크들이 베이스규소층에 형성되고, 각 게이트스태크는 그의 측벽에 스페이서를 그리고 그의 상부에 캡을 가지며, 게이트스태크가 도핑처리된 이산화규소층위에 퇴적되어 있고, 포토레지스트층은 도핑처리된 이산화규소층위에 퇴적되고, 제2 선택패턴이 도핑처리된 이산화규소층을 통해 불소화학적 에칭을 나타내어 게이트스태크들 사이에 자동정렬된 베이스규소층에 컨택트를 노출시키도록 한 가상선으로 규정되며, 에칭의 자동정렬은 게이트스태크들의 스페이서 및 캡의 재료에 에칭의 선택도에 의한 것이다.
대표적인 구현예의 상세한 설명
본 발명의 공정은 도핑처리된 이산화규소(SiO2)층상에 에칭스톱제로서 비도핑된 이산화규소층을 가지는 플라즈마 에칭시스템을 선택적으로 이용하는 것에 관련된다. 본 공정의 1응용은 자동 정렬 컨택트를 형성하는데 있다. 본 발명은 또한 다층게이트 구조를 개시한다.
도 1 에 예시한 바와 같이, 다층구조(10)의 1구현예의 베이스규소층(12)을 포함하는 것으로 형성된다. 비도핑된 이산화규소층(22)은 어떤 형식의 비도핑된 산화물로서 열적프로세스에 의해, 플라즈마 디포지션 프로세스에 의해 또는 탄소나 수소에 가급적 풍부한 통상적인 TEOS 프리커서 디포지션에 의해, 또는 산소를 가지는 기체성 실란(SiH4)의 프리커서(precursor)에 의해 형성될 수 있다. 나중의 프로세스에 있어, 기체성 실란흐름은 결국 비도핑된 이산화규소층(22)이 될 것이다.
도 1 에 예시한 다층구조(10)의 구현예에서의 다음층은 가상선으로 도시한 바와 같이 제 1의 선택된 패턴(15)을 노출시키도록 처리되는 포토레지스트층(24)을 포함하여서, 이산화규소층(22)이 다층구조(10)에 토포그래피를 형성하는데 이용될 수 있도록 한다. 다층구조(10)는 그다음 제 1의 선택된 패턴(15)으로 도시한 바와 같이 이방적으로 에칭되어서 비도핑된 이산화규소층(22)으로부터 재료를 선택적으로 제거하여 도 2에서 알 수 있는 바와 같이 비도핑된 이산화규소캡(16)을 형성하도록 한다.
도핑된 이산화규소층(30)은 불활성화층으로서 다층구조(10)위에 퇴적된다. 가급적, 도핑된 이산화규소층(30)은 보로포트포실리케이트 그라스(BPSG), 보로실리케이트 그라스(BSG), 또는 포스포실리게이트 그라스(PSG)로 구성된다. 더욱 바람직하기로는, 도핑된 이산화규소층(30)은 붕소에 관해서는 약 3% 또는 그 이상으로 도핑되고 그리고 인에 관해서는 약 3% 또는 그 이상으로 도핑되는 이산화규소로 이루어진다. 포토레지스트층(32)은 도핑된 이산화규소층(30)위에 적용된다. 포토레지스트층(32)은 에칭을 의도한 도핑된 이산화규소층(30)의 제 2 선택된 부분(17)이 노출되도록 처리된다. 제 2 선택된 부분(17)은 도 2중 가상선으로 나타나 있다.
도 2 에 나타난 구조는 그다음 불소첨가형 또는 플루오로 카본형 화학적 에칭시스템으로서 에칭처리되어 도 2에 예시한 바와 같은 제 2 선택형 패턴(17)을 형성하게 된다. 바람직한 방도는 비도핑된 이산화규소 캡(16)의 대응하는 에칭 스톱층 밑에 도핑된 이산화규소층(30)의 이방성 플라즈마 에칭을 행하는 것이다. 여기서 채용된 플라즈마 에칭기술은 가급적 방전유닛의 경계안의 진공상태에서 발생하고 그리고 고밀도 플라즈마 에칭기를 포한하는 임의 형식의 플라즈마 시스템을 포함한다. 통상적인 라디오 주파수 반응 이온 에칭기(RFRIE) 플라즈마 시스템, 자석식 RIE(MERIE) 플라즈마 시스템, 또는 유도결합형 플라즈마 시스템이 사용될 수도 있다. 그러나, 바람직한 구현예에서는 RF타입 RIE 또는 MERIE 플라즈마 시스템이다. 이용되는 플라즈마 시스템은 약 109/㎤ 내지 약 1011/㎤ 범위의 플라즈마 밀도를 가진다. 고밀도 플라즈마 시스템도 역시 약 1012/㎤ 내지 약 1013/㎤ 범위의 플라즈마 밀도를 가지면서 이용된다.
본 발명의 공정을 이용하여서 형성된 특정구조의 1특정 구현예가 도 3 에 예시되어 있는데, 여기서 다층구조(50)은 기본 실리콘층(12)을 포함하는 것으로 형성된다. 이 기본 실리콘층(12)에 있는 것은 이 층(12)을 덮는 게이트 산화물층(14)이다. 게이트 산화물층(14)은 다층구조중 다른 층들과 비교하여 상대적으로 얇을 수도 있다. 다층구조(50)의 다음층은 폴리실리콘 게이트층(18)을 포함한다. 폴리실리콘 게이트층(18) 위에는 내화성 금속 규화물층(20)이 있다. 내화성 금속 규화물의 공지된 잇점은 자체의 낮은 저항도에 있다. 내화성 금속 규화물 층(20)은 티타늄, 텅스텐, 탄탈늄, 및 볼리브데늄에만 한정되지 않고 다른 내화성 금속을 포함할 수 있다. 바람직하기로는, 내화성 금속 규화물층(20)은 규화텅스텐(WSix)으로 구성된다.
내화성 금속 규화물층(20)위에 있는 것은 플라즈마 퇴적(depostion)에 의해, 가급적 탄소나 수소가 풍부한 통상적인 TEOS프리커서 퇴적에 의해, 또는 산소를 가지는 기체성 실란(SiH4)의 프리커서에 의해 열적인 상태로 형성된다. 다층구조(50)의 다음 층은 가상선으로 도시한 제 1 선택패턴(15)이 노출되도록 처리된다. 다층 구조(50)는 그다음 제 1 선택패턴(15)을 따라서 에칭되어 도 4 에 예시한 바와 같이 게이트 스태크(26)를 형성하도록 선택적으로 재료를 제거시킨다. 각 게이트 스태크(26)는 위에 비도핑된 이산과규소층(22)으로 형성된 비도핑된 이산화규소 캡(52)을 가진다.
각 게이트 스태크(26)의 측벽에는 스페이서(28)가 있다. 스페이서(28)들은 게이트 스태크(26)위에 퇴적된 질화규소층을 스페이서 에치에 속하게 함으로써 형성된다. 질화규소스페이서(28)는 실리콘 베이스층(12)에 직교한다. 대안적으로, 스페이서(28)는 비도핑된 이산화 규소로 구성될 수 있다. 마찬가지로, 양측의 스페이서(28) 및 비도핑된 이산화규소 캡(52)은 동일물질로 만들어지고 이들은 에칭스톱제로서 작용한다.
일단 게이트스태크(26)가 형성되면, 그들 사이에 실리콘 베이스층(12)위에는 컨택트(34)가 한정된다. 이 시점에서, PSG, BSG, 또는 BPSG와 같은 재료로 구성된 도핑된 이산화규소층(30)이 다층구조(50)위에 퇴적된다. 그다음 도핑된 이산화규소층(30)위에는 포토레지스트층(32)이 적용된다. 도 4에서 가상선으로 예시된 제 2선택된 패턴(17)을 형성하도록 포토레지스트층(32)이 처리된다.
도 4에서 알 수 있는 구조는 이제 제 2의 선택형 패턴(17)에 따라 불소첨가형 또는 플루오로-카본형 화학적 에칭시스템으로써 에칭처리된다. 본질적으로 비도핑된 이산화규소층(52)인 대응 스톱층 밑에 있는 도핑된 이산화규소층(30)의 에칭처리에 대한 대표적인 방도는 플라즈마 에칭에 의한다. 여기에 채용된 에칭기술은 도 2에 관련하여 앞서 거론한 바의 고밀도 플라즈마 에칭기를 포함하는 어떤 형식의 플라즈마 시스템에 이용되는 기술이다.
에칭속도와 프로세스의 에칭 선택도에 영향을 주는 1변수가 압력이다. 전체 압력에 대한 바람직한 범위는 약 1밀리토르(millitorr)에서 약 400밀리토르이다. 플라즈마 에칭의 더 바람직한 압력 범위는 약 1밀리토르 내지 약 75밀리토르이다. 이 압력은 그러나, 가장 바람직한 범위 이상으로 증가될 수도 있다. 예컨대, RIE에칭은 약 100밀리토르에서 수행될 수 있다. 선택도는 약 10밀리토르와 약 75밀리토르 사이의 압력범위가 최적상태로 될 수 있다. 압력증가는 결국 선택도의 손실을 낳는다. 그러나 선택도의 범위는 다른 압력들을 수용할 수 있게끔 조정될 수 있다. 따라서, 선택도와 압력은 역비례 관계에 있다.
온도는 사용된 에칭공정의 선택동 영향을 미치는 다른 인자이다. 플라즈마 에칭 중 바람직한 온도범위는 약 10℃ 내지 약 80℃의 범위를 가지며, 보다 바람직하기로는 약 20℃ 내지 약 40℃이다. 이것은 에칭공정 중 실리콘 층(12)에 인접한 하부 전극의 온도이다. 반도체재료의 바람직한 온도 범위는 약 40℃와 약 130℃ 사이에 있고, 보다 바람직하기로는 약 40℃와 약 90℃ 사이에 있다.
비도핑된 이산화규소 캡(52)과 질화규소 스페이서(28)는 게이트 스태크(26)가 불소첨가형 화학적 에칭되는 것을 보호한다. 도 4에 예시된 바와 같이, 에칭은 제 2의 선택된 패턴(17)에 의해 지시된 바와 같이 컨택트(34)위에 도핑된 이산화규소층(30)을 선택적으로 그리고 비등방성으로 질화규소 스페이서 또는 비도핑된 이산화규소 스페이서(28)의 것보다 더 높은 물질제거속도로 도핀된 이산화규소층(30)으로부터 물질을 제거한다. 가급적, 에칭은 도핑된 이산화규소의 물질제거속도가 비도핑된 이산화규소의 것보다 적어도 10배 높은 것으로 된다. 따라서 컨택트(34)는 게이트스태크(26)들의 스페이서(28)들 사이에 자동 정렬된다. 컨택트(34)의 자동정렬양상은 제 2 선택형 패터(17)의 노출의 오정렬의 경우에 조차 도핑된 이산화규소층(30)을 통과하는 불소첨가형 화학적에칭은 컨택트(34)를 실리콘 베이스층(12)상에 그리고 게이트 스태크(26)들의 측부상에 형성된 서로 인접한 질화규소 스페이서(28)들 사이에 적절히 위치시키는 것을 보장하는 에칭의 선택도로 인한 것이다.
컨택트(34)는 가급적 BSG, PSG, BPSG, 또는 도핑된 이산화규소를 통해 에칭시키는 불소첨가형 화학작용을 가지는 비등방성 플라즈마 에칭에 의해 노출된다. 이 에칭은 가급적 비도핑된 이산화규소, 실리콘, 및 질화규소에 대해 선택적이다. 불소첨가형 확학적 에칭은 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, CH3F 및 그의 결합물로 이루어지는 그룹으로부터 CF 기체의 형식을 이용한다. 구조의 에칭중 실질적인 기체상에는 다른 불소형 에칭제가 있다. 가끔 불소형 에칭제와 결합하여 불활성가스가 사용된다. 그와 같은 불활성가스의 예로서 아르곤, 질소, 및 헬륨이 있다. 그러나 대표적인 가스로서 CF4, CH2F2, CHF3, 및 Ar이 있다. 대안적으로, CH3F는 CH2F2에 대신하여 이용될 수도 있다. 특히, 대표적인 에칭제는 불소원자를 탄소원자에 대한 결합을 화시키는데 충분하지 않는 기체로서 한정된 불소결핍 기체이다.
도 4 에 도시한 제2선택형 패턴(17)안에 스페이서(28)들 사이에 있는 컨택트(34)위에는 도전물질이 형성된다. 이 도전물질은 컨택트(34)에 컨택트 플러그를 형성할 것이다. 경우에 따라 컨택트 플러그를 내화 금속이나 규화 내화금속으로 피복시키는 것이 바람직하다. 따라서, 제2선택형 패턴(17)은 컨택트와 접촉한 상태로 컨택트 플러그의 형성전에 내화금속이나 규화금속에 근접하게 된다.
본 발명은 아주 다양한 구조에 응용된다. 비도핑된 이산화규소로 이루어진 게이트 스태크의 상부층은 게이트 스태크와 다른 구조에 대한 도핑된 이산화규소 에칭공정중 다양한 형식의 구조를 형성 및 보호하는데 이용될 수 있다.
본 발명은 게이트 스태크높이가 줄어들게끔 한다. 게이트 스태크높이의 감소에 대한 1잇점은 결국에는 보다 큰 생산량을 이루도록 공정시간을 줄이는데 있다. 감소된 게이트 높이는 결국 낮은 에칭시간 및 감소된 컨택트구멍 외형비를 얻게 되는데, 컨택트구멍 외형비는 컨택트구멍의 높이와 폭의 비로서 정의된다. 외형비를 줄임으로써, 또는 게이트 스태크의 높이를 줄임으로써, 에칭시간도 줄어 들게 된다. 낮은 게이트 스태크높이의 다른 잇점은 전체 형상을 감소시켜 포토리소그래픽 프로세스를 보다 쉽게 계획하게 하고, 그리고 보다 쉽게 이용할 수 있도록 한다. 결국, 본 발명은 효율을 증대시킨다.
본 발명은 본 발명의 정신 또는 특성으로부터 벗어나지 않고서도 다른 형상으로 구현될 수 있다. 상기한 구현예들은 본 발명을 예시하고자 한 것이지 제한하려는 것은 아니다. 따라서 본 발명의 범위는 전술한 설명에 의해서가 아니고 첨부된 특허청구의 범위에 의해 정해진다.
발명의 배경
1. 발명의 분야
본 발명은 반도체기판상에 위치한 도핑처리된 이산화규소층의 선택적인 에칭중 에칭스톱제로서 비도핑처리된 이산화규소층을 이용하는 에칭방법에 관한 것이다. 보다 상세하게는, 본 발명은 에칭스톱제로서 작용하는 비도핑처리된 이산화규소층상에 위치한 도핑처리된 이산화규소층을 에칭시키기 위해 플라즈마 에칭시스템에 불소화 화학성을 선택적으로 이용하기 위한 방법에 관한 것이다.
2. 관련기술
최근의 집적회로들은 반도체기판상에 다수의 전자반도체 장치들이 집적적으로 형성된 정교한 공정들에 의해 제조된다. 본 명세서에 있어, 용어, "반도체성 기판(semiconductive substrate)"은 반도체 웨이퍼와 같은 반도체재료가 단독 또는 위에 다른 재료들을 포함하는 조립체로, 그리고 반도체재료층을 단독 또는 기타재료들을 포함하는 조립체로 부피를 늘리는데만 한정되지 않는, 반도체재료를 포함하는 어떠한 구조도 모두 의미하는 것으로 규정된다. 이 기판은 상기한 반도체 기판에만 한정되는 것이 아닌 임의의 지지구조 모두를 칭한다.
반도체기판상에 형성된 종래의 반도체장치는 캐패시터, 레지스터, 트랜지스터, 다이오드 등을 포함한다. 집적회로의 제조에 앞서, 이들 수천 반도체장치중 수백개는 단일 반도체기판상에 형성된다. 반도체 장치를 완벽하게 형성하기 위해, 반도체 장치들은 반도체기판의 다양한 레벨상에 형성된다. 이는 반도체기판을 지형학적 설계(topographical design)로 형성할 것을 요한다.
현재 반도체산업은 집적회로들이 동작하는 속도를 증가시켜 집적회로상의 반도체장치의 밀도를 증대시키고, 그리고 집적회로의 가격을 감소시키는 시도를 행하고 있다. 이를 위해, 집적회로를 형성하는데 사용된 반도체장치들은 소형화로서 알려진 프로세스에 있어 지속적으로 수량이 증대됨과 아울러 치수는 줄어들게 되어 있다.
극도로 소형화되고 있는 집적회로의 1구성부가 활성영역이다. 이 활성영역은 다른 활성영역들과 함께 사용되어 다이오드 또는 트랜지스터를 형성하게 되는 반도체 기판의 도핑처리된 영역이다. 활성영역의 소형화는 충분한 전기적 통신을 유지하기 위해 상호접속구조의 형성을 복잡하게 하고 상호접속구조는 활성영역과 정확하게 정렬된 상태로 형성되어져야 한다. 또한 활성영역과 공유하는 상호접속구조의 영역은 최대화되어져야만 한다. 따라서, 상호접속구조의 오정렬 간극을 위한 영역은 거의 제공되지 않게 된다.
상호접속 구조의 제조 요구조건은 현존하는 종래의 기술로서는 적절하게 대처하지 못하는 실정이다. 예컨대, 보다 소형화 레벨로서 접촉공을 패턴화하고 에칭시킬때 접촉공을 활성영역과 정확하게 정렬시키는 것은 어렵다. 그결과, 활성영역상의 접촉공의 하부근처에 있는 지형학적 구조들은 접촉공의 에칭중에 침투되어 손상을 입을 수 있다. 이 손상은 활성영역의 성능을 감소시키고 아울러 그의 기하형상을 변경시켜서, 형성되어 있는 반도체 장치의 기능의 손실을 야기시키고 그리고 전체 집적회로에 결합조건에 악영향을 야기시킨다. 이들 문제점들을 해소시키기 위해, 종래 기술은 에칭스톱제를 사용하여 에칭을 방지하도록 하고있다.
종래의 접촉공의 자동정렬형 에칭 프로세스에 있어, 질화규소층 또는 캡이 게이트 스태크(gate stack)의 상부에 자동정렬형 접촉공 에칭프로세스중 에칭스톱층으로서 이용된다. 질화규소캡을 형성하는데 있어 종래 기술의 문제점 하나는 반도체 웨이퍼의 배면상에 질화규소층의 동시형성화였다. 특수한 문제점들은 프로세스 흐름에 좌우된다. 예컨대, 저압 화학적 증기증착이 질화규소를 퇴적시키는데 이용되는 경우, 반도체 웨이퍼의 양측은 질화규소의 퇴적을 수용하기도 한다. 반도체 웨이퍼의 배면상의 질화규소의 존재는 반도체 웨이터의 형상을 변형시키는 스트레스를 야기시키고, 또한 회로의 결합은 물론 결정구조의 변형을 잠재적으로 야기시킬 수 있다. 부가적으로, 질화규소 디포지션(deposition)은 본질적으로 항복점을 감소시킬 경향이 있는 풍부한 미립자 물질을 가지는 먼지 작업이다. 저압의 화학적 증착 프로세스가 아용될때, 반도체 웨이퍼의 배면상에 놓인 질화규소는 프로세스 흐름중 나중에 제거되어져야만 한다.
발명의 요약
본 발명은 반도체기판을 선택적으로 플라즈마 에칭처리하여 에칭스톱제로서 비에칭처리된 이산화규소층을 이용하는 소정의 지형학적구조를 형성하는 프로세스에 관련된다. 1구현예에 있어, 본질적으로 비도핑처리된 이산화규소층은 반도체 재료로된 층에 형성된다. 그다음 도핑처리된 이산화규소층이 비도핑처리된 이산화규소층위에 형성된다. 도핑처리된 이산화규소층은 지형학적 구조를 생성시키기 위해 에칭처리된다. 이 에칭은 비도핑처리된 이산화규소 또는 반도체 재료의 층에 대한 재료제거속도보다 도핑처리된 이산화규소가 적어도 10배이상 높은 재료제거속도를 갖는다.
본 발명의 프로세스의 1적용은 반도체재료, 얇은 이산화규소층, 도체재료층, 및 내화성 규산금속층들을 포함하는 반도체 기판상에 위치한 다층구조는 경우에 따라 규소기판상에 위치한 게이트 산화물층, 폴리실리콘층, 및 폴리실리콘층에 있는 내화성 금속규소층으로 이루어진다. 비도핑처리된 이산화규소층은 그다음 다층구조위에 형성된다.
다층구조는 그다음 소정의 토포그래피(topograpy)를 형성하기 위해 패턴화된다. 도핑처리된 이산화규소가 그다음 불활성화층(passivation layer)으로서 반도체기판상에 형성된다. 에칭처리되어질 도핑처리된 이산화규소층의 선택된 부분들을 노출시키는데 포토레지스트층이 이용된다. 이 프로세스를 이용하여 형성된 지형학적 구조의 일예가 게이트 스태크들이다. 도핑처리된 이산화규소가 그다음 CF에칭방법으로서 선택적으로 그리고 부등방적으로 에칭되어서 게이트 스태크들사이의 반도체기판에 대해 접촉공을 자동적으로 정렬되도록 한다.
각 게이트스태크는 비도핑처리된 이산화규소로 구성된 캡을 가진다. 질화규소 또는 비도핑된 이산화규소로된 층이 게이트스태크들과 그들 사이의 반도체기판위에 퇴적된다. 각 게이트스태크의 측면상에 질화규소 또는 비도핑된 이산화규소 스페이서를 생성시키기 위해 스페이서 에칭이 수행된다. 이 질화규소 도는 비도핑된 이산화규소 스페이서는 베이스규소층에 수직한다.
본 발명은 에칭스톱제로서 작용하는 비도핑된 이산화규소층 상에 위치한 도핑된 이산화규소층을 비등방적인 에칭을 처리하기 위한 플라즈마 에칭프로세서를 고려한 것이다. 본 발명의 응용은 비도핑된 이산화규소로 구성된 스페이서를 가지는 게이트 스태크의 형성이다. 비도핑된 이산화규소 스페이서는 에칭스톱제로서 작용한다. 신규의 게이트 구조도 역시 고려되는바, 이 구조는 도핑된 이산화규소층의 탄소불소에칭을 위한 비도핑된 이산화규소의 에칭스톱층을 이용하는데, 그경우 비도핑된 이산화규소의 에칭스톱제층은 CF에칭에 저항한다.

Claims (54)

  1. 반도체재료에 컨택트 개구를 형성시키기 위한 방법이,
    (a) 반도체재료층위에 비도핑된 이산화규소층을 형성하는 단계;
    (b) 비도핑된 이산화규소 및 실리콘에 대해 선택적인 에칭 공정을 선택하는 단계;
    (c) 상기 비도핑된 이산화규소층위에 도핑된 이산화규소층을 형성하는 단계; 및
    (d) 반도체재료의 상기 층위에 있는 접촉면으로 연장하는 개구를 형성하기 위해 상기 도핑된 이산화규소층의 일부분을, 1밀리토르 내지 400밀리토르 범위의 압력으로 된 상기 에칭공정에 의해 그리고 C2F6, C3F8, C4F1O, C2F8, CH2F2, C2HF5, CH3F, 및 그의 결합체로 구성된 그룹으로부터 선택된 에칭제를 이용하여, 상기 비도핑된 이산화규소층 또는 반도체 재료층의 물질제거속도보다 더 빠른 물질제거속도로서 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
  2. 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거한 단계가,
    (a) 상기 도핑된 이산화규소층위에 포토레지스트층을 형성시키고;
    (b) 상기 포토레지스트층을 패턴화시키고; 그리고
    (c) 상기 포토레지스트층의 패턴을 통해 상기 도핑된 이산화규소층을 에칭시키는 것을 포함하는 컨택트 개구 형성방법.
  3. 제 1 항에 있어서, 상기 반도체재료가 모노크리스탈린 실리콘인 것을 특징으로 하는 컨택트 개구 형성방법.
  4. 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 플라즈마 에칭기에서 플라즈마 에칭공정을 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
  5. 제 4 항에 있어서, 상기 플라즈마 에칭공정이 109 ions/㎤ 내지 1013 ions/㎤ 범위의 플라즈마밀도를 가지는 것을 특징으로 하는 컨택트 개구 형성방법.
  6. 제 4 항에 있어서, 상기 플라즈마 에칭공정이 1밀리토르 내지 400밀리토르 범위의 압력으로 실행된 것을 특징으로 하는 컨택트 개구 형성방법.
  7. 제 4 항에 있어서, 상기 플라즈마 에칭공정중 리액터 캐소드가 10℃ 내지 80℃ 범위의 온도를 가지는 것을 특징으로 하는 컨택트 개구 형성방법.
  8. 제 4 항에 있어서, 상기 플라즈마 에칭공정중 반도체 재료의 온도 범위가 40℃ 내지 130℃인 것을 특징으로 하는 컨택트 개구 형성방법.
  9. 제 1 항에 있어서, 상기 도핑된 이산화규소층에 대한 물질제거속도는 비도핑 된 이산화규소층 또는 상기 반도체 재료층에 대한 물질제거속도보다 10배 이상 빠른 것을 특징으로 하는 컨택트 개구 형성방법.
  10. 제 9 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 CH2F 및 CH3F로 구성된 그룹으로부터 선택된 에칭제로서 에칭하는 것을 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
  11. 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 불소첨가형 화학적 에칭제로서 에칭하는 것을 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
  12. 제 1 항에 있어서, 상기 도핑된 이산화규소층이 BPSG, PSG 및 BSG로 구성되는 그룹으로부터 선택된 것을 특징으로 하는 컨택트 개구 형성방법.
  13. 반도체재료에 컨택트를 형성시키는 방법이,
    (a) 모노크리스탈린 실리콘층위에 비도핑된 이산화규소층을 형성시키는 단계;
    (b) 상기 비도핑된 이산화규소층위에 BPSG, PSG 및 BSG로 구성된 그룹으로부터 선택된 도핑된 이산화규소층을 형성시키는 단계;
    (c) 상기 도핑된 이산화규소층위에 포토레지스트 층을 형성시키는 단계;
    (d) 상기 포토레지스트층을 패턴화 시키는 단계;
    (e) 비도핑된 이산화규소 및 실리콘에 대해 선택적인 에칭공정을 선택하는 단계;
    (f) 상기 에칭공정과 함께 플라즈마 에칭기에서 플라즈마 에칭공정으로 포토레지스트층의 패턴을 통해 상기 도핑된 이산화 규소층을 비도핑된 이산화규소층 또는 모노크리스탈린 실리콘층의 물질제거속도보다 더 빠른 물질제거속도로서 에칭시켜 상기 모노크리스탈린 실리콘층으로 연장하는 개구를 형성시키는 단계로서, 상기 플라즈마 에칭공정은
    ⓐ 1밀리토르 내지 400밀리토르의 범위의 압력
    ⓑ 10℃ 내지 80℃인 캐소드의 온도범위
    ⓒ 109ions/㎤ 내지 1013ions/㎤ 범위의 플라즈마 밀도
    ⓓ C2F6, C3F8, C4F10, CH2F2, C2HF3, CH3F, C2F8, 및 그의 결합체로 구성된 그룹으로부터 선택된 불소첨가형 화학적 에칭제로서 실행되는 단계를 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
  14. 제 13 항에 있어서, 상기 플라즈마 에칭공정중 반도체재료의 온도범위가 40℃ 내지 130℃인 것을 특징으로 하는 컨택트 개구 형성방법.
  15. 제 13 항에 있어서, 상기 에칭공정이 컨택트를 상기 모노크리스탈린 실리콘 층위에 노출시키는 것을 특징으로 하는 콘택트 개구 형성방법.
  16. 제 15 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 CH2F2 및 CH3F의 그룹으로부터 선택된 에칭제로서 상기 도핑된 이산화규소층을 에칭을 하는 것을 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
  17. 제 13 항에 있어서, 상기 플라즈마 에칭공정이 비도핑된 이산화규소에 대해서 또는 상기 반도체재료에 대해서 보다 도핑된 이산화규소에 대해 10배 더 높은 물질제거속도로 실행되는 것을 특징으로 하는 컨택트 개구 형성방법.
  18. (a) 반도체기판상에 게이트산화물층을 제공하는 단계;
    (b) 반도체기판상에 서로 이격된 관계로 1쌍의 게이트스태크를 제공하는 단계로서, 상기 각 게이트스태크는 자체에 형성된 적어도 하나의 도전층 및 상기 도전층상에 펼져지는 비도핑된 이산화규소층을 포함하는 상기 단계;
    (c) 상기 각 게이트스태크에 인접하여 비도핑된 이산화규소로 구성된 스페이서를 형성하는 단계;
    (d) 상기 게이트스태크쌍위에 그리고 상기 반도체기판상의 상기 노출면위에 도핑된 이산화규소층을 형성하는 단계;
    (e) 비도핑된 이산화규소 및 실리콘에 대해 선택적인 에칭공정을 선택하는 단계;
    (f) 상기 반도체기판상에 상기 표면을 노출시키기 위해 상기 에칭공정과 함께 상기 게이트 스태크쌍 사이에 있는 상기 도핑된 이산화규소층의 일부분을 선택적으로 제거하면서, 상기 게이트스태크쌍위에 있는 상기 비도핑된 이산화규소층은 거의 제거하지 않으며, 상기 에칭은 도핑된 이산화규소를 각각의 비도핑된 이산화규소, 스페이서 및 반도체기판에 대해서보다 10배 더 높은 물질제거속도로 제거하는 단계를 포함하는 것을 특징으로 하는 컨택트 형성방법.
  19. 제 18 항에 있어서,
    (a) 상기 게이트 산화물층위에 폴리실리콘층을 형성하는 단계;
    (b) 상기 폴리실리콘층위에 내화성 금속규화물층을 형성하는 단계; 및
    (c) 상기 내화성 금속규화물층위에 비도핑된 이산화 규소층을 형성하는 것을 아울러 포함하는 것을 특징으로 하는 컨택트 형성방법.
  20. 제 19 항에 있어서, 상기 비도핑된 이산화규소층, 상기 내화성 금속규화물층, 상기 폴리실리콘층, 및 상기 게이트 산화물층의 부분들을 선택적으로 제거하는 것을 아울러 포함하는 것을 특징으로 하는 컨택트 형성방법.
  21. 제 18 항에 있어서, 상기 게이트 스태크가,
    (a) 상부층으로서의 상기 비도핑된 이산화규소층;
    (b) 내화성 금속규화물층;
    (c) 폴리실리콘층; 및
    (d) 하부층으로서의 게이트 산화물층을 포함하는 것을 특징으로 하는 컨택트 형성방법.
  22. 삭제
  23. 삭제
  24. 제 18 항에 있어서, 반도체재료가 모노크리스탈린 실리콘인 것을 특징으로 하는 컨택트 형성방법.
  25. 제 18 항에 있어서, 상기 플라즈마 에칭기가 RFRIE에칭기, MERIE에칭기, 및 고밀도 플라즈마에칭기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 형성방법.
  26. 제 18 항에 있어서, 도전성 물질로 구성되어서 상기 게이트 스태크쌍 사이에 그리고 상기 반도체 기판상의 상기 표면위에 위치한 컨택트 플러그를 형성하는 단계를 아울러 포함하는 것을 특징으로 하는 컨택트 형성방법.
  27. 제 21 항에 있어서, 상기 내화성 금속규화물층이 규소텅스텐인 것을 특징으로 하는 컨택트 형성방법.
  28. 제 18 항에 있어서, 상기 도핑된 이산화규소층이 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 형성방법.
  29. 제 18 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가,
    (a) 상기 도핑된 이산화규소층위에 포토레지스트층을 형성시키고;
    (b) 상기 포토레지스트층을 패턴화시키고; 그리고
    (c) 플라즈마 에칭기로 플라즈마 에칭공정으로 포토레지스트층의 패턴을 통해 상기 도핑된 이산화규소층을 에칭시키는 것으로서, 상기 플라즈마 에칭공정이
    ⓐ 1밀리코르 내지 400밀리토르의 온도범위;
    ⓑ 10℃ 내지 80℃의 리액터캐소드 온도범위;
    ⓒ 40℃ 내지 130℃의 반도체재료의 온도범위
    ⓓ 109ions/㎤ 내지 1013ions/㎤ 범위의 플라즈마 밀도 및
    ⓔ 불소첨가형 화학적 에칭제로서 실행되는 것을 특징으로 하는 컨택트 형성방법.
  30. 삭제
  31. 반도체재료에 컨택트를 형성하는 방법이,
    (a) 반도체기판의 실리콘층위에 게이트 산화물층을 퇴적시키는 단계;
    (b) 상기 게이트 산화물층 위에 폴리실리콘층을 퇴적시키는 단계;
    (c) 상기 폴리실리콘층상에 내화성 금속규소물층을 퇴적시키는 단계;
    (d) 상기 내화성 금속규소물층기에 비도핑된 이산화규소층을 퇴적시키는 단계;
    (e) 상기 비도핑된 이산화규소층, 상기 내화성 금속규소물층, 상기 폴리실리콘 층, 및 상기 게이트산화물의 부분들을 선택적으로 제거하여 상기 실리콘층의 노출된 부분에 의해 분리된 1쌍의 게이트 스태크를 형성하도록 하도록하는 단계로서, 상기 각 게이트 스태크는 상기 게이트 산화물층에 직각인 측면을 가지며 아울러
    ⓐ 상부층으로서 상기 비도핑된 이산화규소층;
    ⓑ 상기 내화성 금속규소물 층;
    ⓒ 상기 폴리실리콘 층; 및
    ⓓ 하부층으로서 상기 게이트 산화물층으로 구성되며;
    (f) 스페이서 재료층으로부터 상기 각 게이트 스태크의 측면상에 스페이서를 형성하는 단계;
    (g) 이산화규소 및 실리콘에 대해 선택적인 에칭공정을 선택하는 단계;
    (h) 상기 게이트스태크상에 그리고 상기 실리콘층의 노출부분상에 도핑된 이산화규소층을 퇴적시키는 단계로서, 상기 도핑된 이산화규소층은 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 상기 단계; 및
    (i) RFRIE MERIE 플라즈마에칭 시스템, 및 고밀도 플라즈마 에칭시스템으로 구성된 그룹으로부터 선택된 에칭기에 109 ions/㎤ 내지 1013 ions/㎤범위의 플라즈마 밀도를 가지는 플라즈마 에칭시스템으로서 상기 에칭공정과 함께 상기 도핑된 이산화규소층을 에칭하는 단계로서, 상기 플라즈마 에칭시스템은 1밀리토리 내지 400밀리토르의 압력범위를 가지며, 상기 도핑된 이산화규소층은 상기 게이트스태크쌍들 사이에 에칭되어서 상기 실리콘층의 상기 노출부분을 노출시키도록 하고, 상기 에칭은 비도핑된 이산화규소, 상기 스페이서 재료, 또는 실리콘에 대해서 보다 도핑된 이산화규소에 대해 더 빠른 물질제거속도를 가지며, 상기 도핑된 이산화규소의 에칭은 C2F6, CF4, C3F8, C4F10, CH2F2, C2HF5, CH3F, 및 그의 결합체로 구성된 그룹으로부터 선택된 불소첨가형 화학적 에칭제로서 실행되어지는 단계를 포함하는 것을 특징으로 하는 컨택트 실행방법.
  32. 삭제
  33. 제 31 항에 있어서, 도전물질로 구성되고 그리고 상기 게이트 스태크쌍 사이에 그리고 상기 실리콘층의 노출부분상에 위치한 컨택트 플러그를 형성하는 것을 아울러 포함하는 것을 특징으로 하는 컨택트 실행방법.
  34. 삭제
  35. 제 31 항에 있어서, 상기 플라즈마 에칭시스템으로서 상기 도핑된 이산화규소층의 에칭중, 상기 리액터 캐소드의 온도범위는 10℃ 내지 80℃인 것을 특징으로 하는 컨택트 실행방법.
  36. 제 31 항에 있어서, 상기 플라즈마 에칭공정중 반도체재료의 온도범위는 40℃ 내지 130℃인 것을 특징으로 하는 컨택트 실행방법.
  37. 게이트 구조를 형성하는 방법이,
    (a) 실리콘층 위에 이산화규소층을 포함하는 다층구조를 제공하는 단계;
    (b) 기체성 실란, 수소, 및 산소흐름을 가지는 프리커서를 이용하면서 상기 다층구조위에 비도핑된 이산화규소층을 퇴적시키는 단계;
    (c) 상기 비도핑된 이산화규소층위에 제 1포토레지스트 층을 형성하는 단계;
    (d) 상기 제 1포토레지스트 층을 패턴화하여 제 1패턴을 형성시키는 단계;
    (e) 상기 제 1패턴을 통해 상기 비도핑된 이산화규소층 및 상기 다층구조를 에칭하여 상기 실리콘층의 적어도 일부분상에 접촉면을 노출시키는 단계;
    (f) 상기 비도핑된 이산화규소층위 그리고 상기 실리콘층상의 접촉면상에 비전도성물질층을 퇴적시키는 단계;
    (g) 상기 비전도성물질층을 에칭하여 상기 비도핑된 이산화규소층의 측면상에 그리고 상기 다층구조의 측면상에 스페이서를 형성시키는 단계로서, 상기 스페이서 상기 실리콘층에 직교하여져 있는 상기 단계;
    (h) 상기 제 1포토레지스트층을 제거하는 단계;
    (i) 상기 다층구조위에 도핑된 이산화규소층을 퇴적시키는 단계;
    (j) 상기 도핑된 이산화규소층위에 상기 제 1포토레지스트층을 형성하는 단계;
    (k) 상기 제 2포토레지스트층을 패턴화하여 제 2패턴을 형성시키는 단계;
    (l) 비도핑된 이산화규소 및 실리콘에 대해 선택적인 에칭공정을 선택하는 단계;
    (m) C2F6, CF4, C3F8, C4F10, CH2F2, C2HF5, CH3F, 및 그의 결합체로 구성된 그룹으로부터 선택된 불소첨가형 화학적 에칭제를 이용하는 비등방성 플라즈마 에칭인 CF에칭으로서 상기 제 2패턴을 통해 상기 도핑된 이산화규소층 및 다층구조를 상기 에칭공정과 함께 에칭하여 상기 실리콘층상에 상기 접촉면을 노출시키는 단계로서, 상기 에칭관계는 비도핑된 이산화규소, 포토레지스트, 또는 비전도성물질에 대해 보다 도핑된 이산화규소에 대해 10배이상 더 빠른 물질제거속도를 가지는 단계;
    (n) 상기 제 2포토레지스트층을 제거하는 단계; 및
    (o) 도전성물질로 구성된 컨택트플러그를 상기 실리콘층 상의 접촉면과 접촉상태로 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조 형성방법.
  38. 삭제
  39. 삭제
  40. 제 37 항에 있어서, 상기 다층구조가 게이트산화물, 폴리실리콘, 및 내화성 금속규화물층을 아울러 포함하는 것을 특징으로 하는 게이트 구조 형성방법.
  41. 제 37 항에 있어서, 상기 도핑된 이산화규소층이 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 것을 특징으로 하는 게이트 구조 형성방법.
  42. 제 37 항에 있어서, CF 에칭으로서 상기 도핑된 이산화규소 및 상기 다층 구조를 에칭할때 RFRIE, MERIE 시스템, 및 고밀도 플라즈마 에칭 시스템으로 구성된 그룹으로부터 선택된 플라즈마 에칭시스템을 이용하는 것을 특징으로 하는 게이트 구조 형성방법.
  43. 제 37 항에 있어서, CF에칭으로서 상기 도핑된 이산화규소층 및 상기 다층구조를 에칭하는 것이
    (a) 1밀리코르 내지 약 400밀리토르의 온도범위;
    (b) 10℃ 내지 80℃의 리액터캐소드 온도범위;
    (c) 40℃ 내지 130℃의 반도체재료의 온도범위
    (d) 109ions/㎤ 내지 1013ions/㎤ 범위의 플라즈마 밀도 및
    (e) 불소첨가형 화학적 에칭제으로 실행되는 플라즈마 에칭방법인 것을 특징으로 하는 게이트 구조 형성방법.
  44. 게이트 구조를 형성하는 방법이,
    (a) 실리콘층 위에 위치하는 것으로 게이트 산화물, 폴리실리콘, 및 내화성 금속규화물층들을 포함하는 다층구조를 제공하는 단계;
    (b) 기체성 실란, 수소, 및 산소흐름을 가지는 프리커서를 이용하면서 상기 다층구조위에 비도핑된 이산화규소층을 퇴적시키는 단계;
    (c) 상기 비도핑된 이산화규소위에 제 1포토레지스트 층을 형성하는 단계;
    (d) 상기 제 1포토레지스트 층을 패턴화하여 제 1패턴을 형성시키는 단계;
    (e) 상기 제 1패턴을 통해 상기 비도핑된 이산화규소층 및 상기 다층구조를 에칭하여 상기 실리콘층의 적어도 일부분상에 접촉면을 노출시키는 단계;
    (f) 상기 제 1포토레지스트층을 제거하는 단계;
    (g) 상기 비도핑된 이산화규소층위 그리고 상기 실리콘층상의 접촉면상에 비전도성물질층을 퇴적시키는 단계;
    (h) 상기 비전도성물질층을 에칭하여 상기 비도핑된 이산화규소층의 측면상에 그리고 상기 다층구조의 측면상에 스페이서를 형성시키는 단계로서, 상기 스페이서는 상기 실리콘층에 직교하여져 있는 상기 단계;
    (i) 상기 다층구조위에 그리고 상기 실리콘층상의 접촉면위에 도핑된 이산화규소층을 퇴적시키는 단계로서, 이때 상기 도핑된 이산화규소층은 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 상기 단계;
    (j) 상기 도핑된 이산화규소층위에 상기 제 1포토레지스트층을 형성하는 단계;
    (k) 상기 제 2포토레지스트층을 패턴화하여 제 2패턴을 형성시키는 단계;
    (l) 비도핑된 이산화규소 및 실리콘에 대해 선택적인 에칭공정을 선택하는 단계;
    (m) 상기 에칭공정과 함께 상기 제 2패턴을 통해 CF에칭으로서 상기 도핑된 이산화규소층 및 다층구조를 에칭하여 상기 실리콘층상에 상기 접촉면을 노출시키는 단계로서, 상기 에칭관계는 비도핑된 이산화규소, 포토레지스트, 또는 비전도성 물질에 대해 보다 도핑된 이산화규소에 대해 10배 더 빠른 물질제거속도를 가지며 상기 CF에칭은 C2F6, CF4, C3F8, C4F10, CH2F2, C2HF2, 및 그의 결합체로 구성된 그룹으로부터 선택된 불소첨가형 화학적 에칭제를 이용하는 비등방성 플라즈마 에칭이고, 상기 도핑된 이산화규소의 에칭은 1밀리토르 내지 400밀리토르 범위의 압력으로 109ions/㎤ 내지 1013ions/㎤범위의 플라즈마 밀도를 가지는 플라즈마 에칭시스템을 이용하고, 상기 플라즈마 에칭중 상기 리액터 캐소드의 온도범위는 10℃ 내지 80℃이고, 상기 플라즈마 에칭중 반도체재료의 온도범위는 40℃ 내지 130℃범위인 상기 단계;
    (n) 상기 제 2포토레지스트층을 제거하는 단계; 및
    (o) 도전성물질로 구성된 컨택트플러그를 상기 실리콘층상의 접촉면과 접촉상태로 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조 형성방법.
  45. 삭제
  46. 제 44 항에 있어서, 상기 비전도성물질이 질화규소 및 비도핑된 이산화규소 중 어느 하나인 것을 특징으로 하는 게이트 구조 형성방법.
  47. 삭제
  48. 삭제
  49. 삭제
  50. 자동정렬형 컨택트를 형성하는 방법이,
    (a) 반도체기판상에 서로 이격된 관계로 1쌍의 게이트스태크를 제공하는 단계로서, 상기 각 게이트스태크는 비도핑된 이산화규소층에 의해 피복되어 있는 상기 단계;
    (b) 상기 각 게이트스태크에 인접한 스페이서를 형성하는 단계;
    (c) 상기 게이트스태크쌍 위에 그리고 상기 반도체 기판위에 도핑된 이산화규소층을 형성하는 단계;
    (d) 상기 이산화규소층위에 포토레지스트층을 형성하는 단계;
    (e) 비도핑된 이산화규소 및 실리콘에 대해 선택적인 에칭공정을 선택하는 단계;
    (f) 상기 포토레지스트층을 패턴화하는 단계;
    (g) 상기 에칭공정과 함께 상기 게이트스태크쌍 사이에 있는 상기 도핑된 이산화규소층의 일부분을 선택적으로 제거하여 상기 포토레지스트층의 상기 패턴을 통해 상기 반도체기판상의 접촉면을 노출시키도록 하면서, C2F6, C3F8, C4F10, CH2F2, C2HF5, 및 그의 결합체로 구성된 그룹으로부터 선택된 에칭제를 이용하여 도핑된 실리콘 포토레지스트보다 상기 게이트스태크쌍 위에 상기 비도핑된 이산화규소층이 더없도록 제거하는 단계로서, 이때 상기 비도핑된 실리콘층은 상기 선택적인 제거공정에 대해 저항할 수 있게 되어져서 상기 컨택트가 상기 게이트스태크쌍 사이에 자동정렬되어지도록 되어진 단계를 포함하고; 그리고
    (h) 상기 도핑된 이산화규소층의 상기 선택적인 제거가,
    ○1밀리토르 내지 400밀리토르의 온도범위;
    ○ 10℃ 내지 80℃의 리액터캐소드 온도범위; 및
    ○109ions/㎤ 내지 1013 ions/㎤ 범위의 플라즈마 밀도의 내용으로 실행되는 플라즈마 에칭공정으로 에칭되는 것을 특징으로 하는 자동정렬형 컨택트 형성방법.
  51. 삭제
  52. 제 50 항에 있어서, 상기 플라즈마 에칭공정중 반도체재료의 온도범위는 40℃ 내지 130℃인 것을 특징으로 하는 자동정렬형 컨택트 형성방법.
  53. 삭제
  54. 삭제
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