JPH0677333A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0677333A JPH0677333A JP4227262A JP22726292A JPH0677333A JP H0677333 A JPH0677333 A JP H0677333A JP 4227262 A JP4227262 A JP 4227262A JP 22726292 A JP22726292 A JP 22726292A JP H0677333 A JPH0677333 A JP H0677333A
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- film
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Abstract
(57)【要約】
【目的】本発明は、層間絶縁膜を介して多層に導電体層
を形成する半導体装置の製造方法に関し、凸部を有する
絶縁膜表面上の導電体膜を異方性エッチングにより選択
的に除去して配線層等を形成する際、他にダメージを与
えず、かつ凸部の下端部の屈曲部に除去すべき導電体膜
が残留しないようにすることが可能な半導体装置の製造
方法を提供することを目的とする。 【構成】不活性ガスを用いたプラズマエッチングによ
り、断面が方形状の凸部１４を被覆する第１の絶縁膜１
６をエッチングし、凸部１４を中心とする断面が台形状
の第１の絶縁膜16ａを残存する工程と、異方性エッチン
グにより第１の絶縁膜をエッチングし、凸部の側壁に断
面が三角形状のサイドウオールを形成する工程と、凸部
及びサイドウオールを被覆して第２の絶縁膜を形成する
工程と、第２の絶縁膜上に導電体膜を形成した後、異方
性エッチングにより選択的に除去し、配線層又は電極を
形成する工程とを含み構成する。
を形成する半導体装置の製造方法に関し、凸部を有する
絶縁膜表面上の導電体膜を異方性エッチングにより選択
的に除去して配線層等を形成する際、他にダメージを与
えず、かつ凸部の下端部の屈曲部に除去すべき導電体膜
が残留しないようにすることが可能な半導体装置の製造
方法を提供することを目的とする。 【構成】不活性ガスを用いたプラズマエッチングによ
り、断面が方形状の凸部１４を被覆する第１の絶縁膜１
６をエッチングし、凸部１４を中心とする断面が台形状
の第１の絶縁膜16ａを残存する工程と、異方性エッチン
グにより第１の絶縁膜をエッチングし、凸部の側壁に断
面が三角形状のサイドウオールを形成する工程と、凸部
及びサイドウオールを被覆して第２の絶縁膜を形成する
工程と、第２の絶縁膜上に導電体膜を形成した後、異方
性エッチングにより選択的に除去し、配線層又は電極を
形成する工程とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、層間絶縁膜を介して多層に
導電体層を形成する半導体装置の製造方法に関する。
に関し、更に詳しく言えば、層間絶縁膜を介して多層に
導電体層を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は高密度化のため多層
に配線層等を形成するようになっている。
に配線層等を形成するようになっている。
【０００３】図５（ａ）〜（ｃ），図６（ｄ），（ｅ）
は、ＤＲＡＭのメモリセルの製造方法について説明する
要部断面図、図７（ａ）〜（ｃ）は斜視図で、図５
（ａ）は図７（ａ）のＡ−Ａ線断面図，図５（ｃ）は図
７（ｂ）のＢ−Ｂ線断面図，図６（ｅ）は図７（ｃ）の
Ｃ−Ｃ線断面図である。
は、ＤＲＡＭのメモリセルの製造方法について説明する
要部断面図、図７（ａ）〜（ｃ）は斜視図で、図５
（ａ）は図７（ａ）のＡ−Ａ線断面図，図５（ｃ）は図
７（ｂ）のＢ−Ｂ線断面図，図６（ｅ）は図７（ｃ）の
Ｃ−Ｃ線断面図である。
【０００４】図５（ａ），図７（ａ）は、ゲート電極の
両側のシリコン基板にＳ／Ｄ領域層を形成した後の状態
を示し、図中符号１はシリコン基板、２は素子分離領域
のシリコン基板１に形成されたフィールド絶縁膜、３は
素子形成領域のシリコン基板１に形成されたゲート絶縁
膜、４はゲート絶縁膜３上に形成されたワード線となる
ゲート電極、５ａ，５ｂはゲート電極４の両側の半導体
基板１に形成されたＳ／Ｄ領域層である。
両側のシリコン基板にＳ／Ｄ領域層を形成した後の状態
を示し、図中符号１はシリコン基板、２は素子分離領域
のシリコン基板１に形成されたフィールド絶縁膜、３は
素子形成領域のシリコン基板１に形成されたゲート絶縁
膜、４はゲート絶縁膜３上に形成されたワード線となる
ゲート電極、５ａ，５ｂはゲート電極４の両側の半導体
基板１に形成されたＳ／Ｄ領域層である。
【０００５】このような状態で、まず、図５（ｂ）に示
すように、ゲート電極４の側壁にサイドウオールを形成
するための絶縁膜６を全面に形成する。次いで、絶縁膜
６を異方性エッチングする。これにより、自己整合的に
ゲート電極４の側壁を絶縁するサイドウオール６ａを形
成することができる（図５（ｃ），図７（ｂ））。
すように、ゲート電極４の側壁にサイドウオールを形成
するための絶縁膜６を全面に形成する。次いで、絶縁膜
６を異方性エッチングする。これにより、自己整合的に
ゲート電極４の側壁を絶縁するサイドウオール６ａを形
成することができる（図５（ｃ），図７（ｂ））。
【０００６】次に、新たな層間絶縁膜７を全面に形成し
た（図６（ｄ））後、一方のＳ／Ｄ領域層５ｂ上の絶縁
膜７に開口部７ａを形成する。続いて、全面にＡｌ膜や
ポリシリコン膜等導電体膜を形成した後、不図示のレジ
ストパターンをマスクとして異方性エッチングによりＡ
ｌ膜を選択的に除去し、Ｓ／Ｄ領域層５ｂと接続するビ
ット線８を形成すると、メモリセルが完成する（図６
（ｅ），図７（ｃ））。なお、図示しないが、キャパシ
タやセルプレート等も他の領域に形成される。
た（図６（ｄ））後、一方のＳ／Ｄ領域層５ｂ上の絶縁
膜７に開口部７ａを形成する。続いて、全面にＡｌ膜や
ポリシリコン膜等導電体膜を形成した後、不図示のレジ
ストパターンをマスクとして異方性エッチングによりＡ
ｌ膜を選択的に除去し、Ｓ／Ｄ領域層５ｂと接続するビ
ット線８を形成すると、メモリセルが完成する（図６
（ｅ），図７（ｃ））。なお、図示しないが、キャパシ
タやセルプレート等も他の領域に形成される。
【０００７】
【発明が解決しようとする課題】ところで、上記のよう
にして作成されたＤＲＡＭにおいては、ビット線８を形
成するため、図６（ｅ）に示すように、異方性エッチン
グによりＡｌ膜等を選択的に除去する際、ゲート電極４
側壁のサイドウオール６ａと半導体基板１との接触部の
端部に対応する層間絶縁膜７の屈曲部９にＡｌ膜１０が
残留する場合がある（図７（ｃ））。これは、屈曲部９
においてＡｌ膜が厚く形成されるためである。このた
め、隣接するビット線同士が電気的にショートし、ＤＲ
ＡＭが正常に動作しなくなるという問題がある。
にして作成されたＤＲＡＭにおいては、ビット線８を形
成するため、図６（ｅ）に示すように、異方性エッチン
グによりＡｌ膜等を選択的に除去する際、ゲート電極４
側壁のサイドウオール６ａと半導体基板１との接触部の
端部に対応する層間絶縁膜７の屈曲部９にＡｌ膜１０が
残留する場合がある（図７（ｃ））。これは、屈曲部９
においてＡｌ膜が厚く形成されるためである。このた
め、隣接するビット線同士が電気的にショートし、ＤＲ
ＡＭが正常に動作しなくなるという問題がある。
【０００８】これを避けるため、過剰にエッチングを行
うと、層間絶縁膜７等がダメージを受けるという問題が
ある。本発明はかかる従来例の問題点に鑑みて創作され
たものであり、凸部を有する絶縁膜表面上の導電体膜を
異方性エッチングにより選択的に除去して配線層等を形
成する際、他にダメージを与えず、かつ凸部の下端部の
屈曲部に除去すべき導電体膜が残留しないようにするこ
とが可能な半導体装置の製造方法を提供することを目的
とする。
うと、層間絶縁膜７等がダメージを受けるという問題が
ある。本発明はかかる従来例の問題点に鑑みて創作され
たものであり、凸部を有する絶縁膜表面上の導電体膜を
異方性エッチングにより選択的に除去して配線層等を形
成する際、他にダメージを与えず、かつ凸部の下端部の
屈曲部に除去すべき導電体膜が残留しないようにするこ
とが可能な半導体装置の製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記課題は、第１に、断
面が方形状の凸部を有する基体上の該凸部を被覆して第
１の絶縁膜を形成する工程と、不活性ガスを用いたプラ
ズマエッチングにより前記第１の絶縁膜をエッチング
し、前記凸部を中心とする断面が台形状の前記第１の絶
縁膜を残存する工程と、異方性エッチングにより前記第
１の絶縁膜をエッチングし、前記凸部の側壁に断面が三
角形状のサイドウオールを形成する工程と、前記凸部を
被覆して第２の絶縁膜を形成する工程と、前記第２の絶
縁膜上に導電体膜を形成した後、異方性エッチングによ
り選択的に除去し、前記導電体膜からなる配線層又は電
極を形成する工程とを有する半導体装置の製造方法によ
って達成され、第２に、前記断面が方形状の凸部を有す
る基体は、半導体基板上のゲート絶縁膜と、該ゲート絶
縁膜上のゲート電極と、該ゲート電極の両側の半導体基
板に形成されたソース／ドレイン領域層とが形成されて
なり、前記凸部は前記ゲート電極であることを特徴とす
る第１の発明に記載の半導体装置の製造方法によって達
成され、第３に、前記断面が方形状の凸部を有する基体
は、半導体基板上の下地絶縁膜と、該下地絶縁膜上の下
部配線層とが形成されてなり、前記凸部は前記下部配線
層であることを特徴とする第１の発明に記載の半導体装
置の製造方法によって達成される。
面が方形状の凸部を有する基体上の該凸部を被覆して第
１の絶縁膜を形成する工程と、不活性ガスを用いたプラ
ズマエッチングにより前記第１の絶縁膜をエッチング
し、前記凸部を中心とする断面が台形状の前記第１の絶
縁膜を残存する工程と、異方性エッチングにより前記第
１の絶縁膜をエッチングし、前記凸部の側壁に断面が三
角形状のサイドウオールを形成する工程と、前記凸部を
被覆して第２の絶縁膜を形成する工程と、前記第２の絶
縁膜上に導電体膜を形成した後、異方性エッチングによ
り選択的に除去し、前記導電体膜からなる配線層又は電
極を形成する工程とを有する半導体装置の製造方法によ
って達成され、第２に、前記断面が方形状の凸部を有す
る基体は、半導体基板上のゲート絶縁膜と、該ゲート絶
縁膜上のゲート電極と、該ゲート電極の両側の半導体基
板に形成されたソース／ドレイン領域層とが形成されて
なり、前記凸部は前記ゲート電極であることを特徴とす
る第１の発明に記載の半導体装置の製造方法によって達
成され、第３に、前記断面が方形状の凸部を有する基体
は、半導体基板上の下地絶縁膜と、該下地絶縁膜上の下
部配線層とが形成されてなり、前記凸部は前記下部配線
層であることを特徴とする第１の発明に記載の半導体装
置の製造方法によって達成される。
【００１０】
【作 用】本発明の半導体装置の製造方法によれば、断
面が方形状の凸部、例えばゲート電極又は下部配線層の
側壁に断面が三角形状のサイドウオールを形成している
ので、凸部の側部の表面は凸部の上面からサイドウオー
ルの表面に沿って緩やかに降下して基体に達する。ま
た、サイドウオールと基体との接触部の端部においてサ
イドウオールと基体とのなす角度が小さい。
面が方形状の凸部、例えばゲート電極又は下部配線層の
側壁に断面が三角形状のサイドウオールを形成している
ので、凸部の側部の表面は凸部の上面からサイドウオー
ルの表面に沿って緩やかに降下して基体に達する。ま
た、サイドウオールと基体との接触部の端部においてサ
イドウオールと基体とのなす角度が小さい。
【００１１】従って、凸部及びサイドウオールを被覆す
る第２の絶縁膜上であって、凸部の側部に対応する部分
の表面は上面から第２の絶縁膜の表面に沿って緩やかに
降下して下面に達する。また、サイドウオールと基体と
の接触部の端部に対応する第２の絶縁膜の屈曲部におい
ても第２の絶縁膜と平面とのなす角度が小さい。
る第２の絶縁膜上であって、凸部の側部に対応する部分
の表面は上面から第２の絶縁膜の表面に沿って緩やかに
降下して下面に達する。また、サイドウオールと基体と
の接触部の端部に対応する第２の絶縁膜の屈曲部におい
ても第２の絶縁膜と平面とのなす角度が小さい。
【００１２】これにより、従来と異なり凸部を有する基
体上の第２の絶縁膜の上に形成される導電体膜の膜厚は
第２の絶縁膜の屈曲部においても平坦な部分とほぼ変わ
らなくなる。従って、導電体膜を異方性エッチングによ
り選択的に除去して配線層等を形成する際、過剰エッチ
ングを殆ど行う必要がなくなるので、他にダメージを与
えず、かつ凸部の下端部の屈曲部に除去すべき導電体膜
が残留しないようにすることができる。
体上の第２の絶縁膜の上に形成される導電体膜の膜厚は
第２の絶縁膜の屈曲部においても平坦な部分とほぼ変わ
らなくなる。従って、導電体膜を異方性エッチングによ
り選択的に除去して配線層等を形成する際、過剰エッチ
ングを殆ど行う必要がなくなるので、他にダメージを与
えず、かつ凸部の下端部の屈曲部に除去すべき導電体膜
が残留しないようにすることができる。
【００１３】
【実施例】以下に、図面に基づいて本発明の実施例を説
明する。 （１）本発明の第１の実施例 図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ）は、ＤＲＡＭ
のメモリセルの製造方法について説明する要部断面図、
図３（ａ）〜（ｃ）は斜視図で、図１（ａ）は図３
（ａ）のＤ−Ｄ線断面図，図１（ｃ）は図３（ｂ）のＥ
−Ｅ線断面図，図２（ｆ）は図３（ｃ）のＦ−Ｆ線断面
図である。
明する。 （１）本発明の第１の実施例 図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ）は、ＤＲＡＭ
のメモリセルの製造方法について説明する要部断面図、
図３（ａ）〜（ｃ）は斜視図で、図１（ａ）は図３
（ａ）のＤ−Ｄ線断面図，図１（ｃ）は図３（ｂ）のＥ
−Ｅ線断面図，図２（ｆ）は図３（ｃ）のＦ−Ｆ線断面
図である。
【００１４】図１（ａ），図３（ａ）は、ゲート電極の
両側のシリコン基板にＳ／Ｄ領域層を形成した後の状態
を示し、図中符号１１はｐ型のシリコン基板（半導体基
板）、１２は素子分離領域に選択酸化により形成された
シリコン酸化膜からなるフィールド絶縁膜、１３はシリ
コン酸化膜からなるゲート絶縁膜、１４はゲート絶縁膜
１３上に形成された膜厚約１５００Åのタングステンポ
リサイド膜からなるワード線となるゲート電極（凸
部）、15ａ，15ｂはゲート電極１４の両側のシリコン基
板１１に形成されたｎ+ 型のＳ／Ｄ領域層である。以上
が基体を構成する。このような状態で、まず、図１
（ｂ）に示すように、ゲート電極（凸部）１４の側壁に
サイドウオールを形成するための膜厚約２０００Åのシ
リコン酸化膜（第１の絶縁膜）１６をＣＶＤ法（化学気
相成長法）により全面に形成する。
両側のシリコン基板にＳ／Ｄ領域層を形成した後の状態
を示し、図中符号１１はｐ型のシリコン基板（半導体基
板）、１２は素子分離領域に選択酸化により形成された
シリコン酸化膜からなるフィールド絶縁膜、１３はシリ
コン酸化膜からなるゲート絶縁膜、１４はゲート絶縁膜
１３上に形成された膜厚約１５００Åのタングステンポ
リサイド膜からなるワード線となるゲート電極（凸
部）、15ａ，15ｂはゲート電極１４の両側のシリコン基
板１１に形成されたｎ+ 型のＳ／Ｄ領域層である。以上
が基体を構成する。このような状態で、まず、図１
（ｂ）に示すように、ゲート電極（凸部）１４の側壁に
サイドウオールを形成するための膜厚約２０００Åのシ
リコン酸化膜（第１の絶縁膜）１６をＣＶＤ法（化学気
相成長法）により全面に形成する。
【００１５】次いで、不図示のプラズマエッチング装置
のチャンバ内の対向する対の電極のうち一方の電極とし
ての載置台上に半導体基板１１を載置する。続いて、チ
ャンバ内に流量５０〜１００sccmのアルゴンガス（Ａｒ
ガス；不活性ガス）を導入して、所定の圧力に保持した
後、対の電極間に電力８００Ｗを印加し、約１分間保持
する。これにより、図１（ｃ）に示すように、ゲート電
極１４を中心とする断面が台形状のシリコン酸化膜16ａ
が残存する。
のチャンバ内の対向する対の電極のうち一方の電極とし
ての載置台上に半導体基板１１を載置する。続いて、チ
ャンバ内に流量５０〜１００sccmのアルゴンガス（Ａｒ
ガス；不活性ガス）を導入して、所定の圧力に保持した
後、対の電極間に電力８００Ｗを印加し、約１分間保持
する。これにより、図１（ｃ）に示すように、ゲート電
極１４を中心とする断面が台形状のシリコン酸化膜16ａ
が残存する。
【００１６】次いで、ＣＦ4 ＋ＣＨＦ3 ガスを用いて、
シリコン酸化膜16ａを異方性エッチングする。これによ
り、自己整合的にゲート電極１４の側壁を絶縁する三角
形状のサイドウオール16ｂを形成することができる。従
って、ゲート電極１４の側部の表面はゲート電極１４の
上面からサイドウオール16ｂの表面に沿って緩やかに降
下してシリコン基板１１に達する。また、サイドウオー
ル16ｂとシリコン基板１１との接触部の端部においてサ
イドウオール16ｂとシリコン基板１１とのなす角度が小
さい（図２（ｄ），図３（ｂ））。
シリコン酸化膜16ａを異方性エッチングする。これによ
り、自己整合的にゲート電極１４の側壁を絶縁する三角
形状のサイドウオール16ｂを形成することができる。従
って、ゲート電極１４の側部の表面はゲート電極１４の
上面からサイドウオール16ｂの表面に沿って緩やかに降
下してシリコン基板１１に達する。また、サイドウオー
ル16ｂとシリコン基板１１との接触部の端部においてサ
イドウオール16ｂとシリコン基板１１とのなす角度が小
さい（図２（ｄ），図３（ｂ））。
【００１７】次に、膜厚約１０００Åの新たなシリコン
酸化膜（第２の絶縁膜）１７をＣＶＤ法により全面に形
成スル（図２（ｅ））。これにより、ゲート電極１４の
側部に対応する部分の表面は上面からシリコン酸化膜１
７の表面に沿って緩やかに降下して下面に達する。ま
た、サイドウオール16ｂとシリコン基板１１との接触部
の端部に対応するシリコン酸化膜１７の屈曲部において
もシリコン酸化膜１７と平面とのなす角度が小さい。
酸化膜（第２の絶縁膜）１７をＣＶＤ法により全面に形
成スル（図２（ｅ））。これにより、ゲート電極１４の
側部に対応する部分の表面は上面からシリコン酸化膜１
７の表面に沿って緩やかに降下して下面に達する。ま
た、サイドウオール16ｂとシリコン基板１１との接触部
の端部に対応するシリコン酸化膜１７の屈曲部において
もシリコン酸化膜１７と平面とのなす角度が小さい。
【００１８】次いで、一方のＳ／Ｄ領域層15ｂ上のシリ
コン酸化膜１７に開口部17ａを形成する。続いて、全面
にＡｌ膜（導電体膜）を形成した後、不図示のレジスト
パターンをマスクとして異方性エッチングによりＡｌ膜
を選択的に除去し、Ｓ／Ｄ領域層15ｂと接続するビット
線（配線層又は電極）１８を形成すると、メモリセルが
完成する（図２（ｆ），図７（ｃ））。なお、図示しな
いが、キャパシタやセルプレート等も他の領域に形成さ
れる。
コン酸化膜１７に開口部17ａを形成する。続いて、全面
にＡｌ膜（導電体膜）を形成した後、不図示のレジスト
パターンをマスクとして異方性エッチングによりＡｌ膜
を選択的に除去し、Ｓ／Ｄ領域層15ｂと接続するビット
線（配線層又は電極）１８を形成すると、メモリセルが
完成する（図２（ｆ），図７（ｃ））。なお、図示しな
いが、キャパシタやセルプレート等も他の領域に形成さ
れる。
【００１９】以上のように、本発明の第１の実施例によ
れば、ゲート電極１４及びサイドウオール16ｂを被覆す
るシリコン酸化膜１７上であって、ゲート電極１４の側
部に対応する部分の表面は上面からシリコン酸化膜１７
の表面に沿って緩やかに降下して下面に達する。また、
サイドウオール16ｂとシリコン基板１１との接触部の端
部に対応するシリコン酸化膜１７の屈曲部においてシリ
コン酸化膜１７と平面とのなす角度が小さい。
れば、ゲート電極１４及びサイドウオール16ｂを被覆す
るシリコン酸化膜１７上であって、ゲート電極１４の側
部に対応する部分の表面は上面からシリコン酸化膜１７
の表面に沿って緩やかに降下して下面に達する。また、
サイドウオール16ｂとシリコン基板１１との接触部の端
部に対応するシリコン酸化膜１７の屈曲部においてシリ
コン酸化膜１７と平面とのなす角度が小さい。
【００２０】これにより、ゲート電極１４を有する基体
上のシリコン酸化膜１７の上に形成されるＡｌ膜の膜厚
はシリコン酸化膜１７の屈曲部においても平坦な部分と
ほぼ変わらなくなる。従って、Ａｌ膜を異方性エッチン
グにより選択的に除去してビット線１８を形成する際、
他にダメージを与えず、かつゲート電極１４の下端部に
対応するシリコン酸化膜１７の屈曲部に除去すべきＡｌ
膜が残留しないようにすることができる。
上のシリコン酸化膜１７の上に形成されるＡｌ膜の膜厚
はシリコン酸化膜１７の屈曲部においても平坦な部分と
ほぼ変わらなくなる。従って、Ａｌ膜を異方性エッチン
グにより選択的に除去してビット線１８を形成する際、
他にダメージを与えず、かつゲート電極１４の下端部に
対応するシリコン酸化膜１７の屈曲部に除去すべきＡｌ
膜が残留しないようにすることができる。
【００２１】なお、第１の実施例では、図１（ｃ）に示
すように、Ａｒガスを用いたプラズマエッチングによ
り、ゲート電極１４を中心とする断面が台形状のシリコ
ン酸化膜16ａを残存した後、図２（ｄ）に示すように、
異方性のエッチングを行い、ゲート電極１４の側壁に断
面が三角形状のサイドウオール16ｂを形成しているが、
上記と逆の順序で行ってもよい。また、不活性ガスとし
てＡｒガスを用いているが、他の不活性ガスを用いても
よい。
すように、Ａｒガスを用いたプラズマエッチングによ
り、ゲート電極１４を中心とする断面が台形状のシリコ
ン酸化膜16ａを残存した後、図２（ｄ）に示すように、
異方性のエッチングを行い、ゲート電極１４の側壁に断
面が三角形状のサイドウオール16ｂを形成しているが、
上記と逆の順序で行ってもよい。また、不活性ガスとし
てＡｒガスを用いているが、他の不活性ガスを用いても
よい。
【００２２】（２）本発明の第２の実施例 図４は多層配線を形成する方法について説明する要部断
面図である。第１の実施例と異なるところは、第１の実
施例では、凸部としてゲート電極１４を用いているが、
第２の実施例では下部配線層を用いていることである。
面図である。第１の実施例と異なるところは、第１の実
施例では、凸部としてゲート電極１４を用いているが、
第２の実施例では下部配線層を用いていることである。
【００２３】図４において、２１はシリコン基板（半導
体基板）、２２はシリコン基板２１上に形成されたシリ
コン酸化膜からなる下地絶縁膜、２３は下地絶縁膜２２
上に選択的に形成された膜厚約５０００ÅのＡｌ膜から
なる下部配線層で、以上が基体を構成する。２４は下部
配線層２３の側壁に形成された、断面が三角形状のサイ
ドウオール（第１の絶縁膜）、２５は下部配線層２３及
びその側壁のサイドウオール２４を被覆して形成された
シリコン酸化膜からなる層間絶縁膜（第２の絶縁膜）、
２６は下部配線層２３の上方の層間絶縁膜２５上に形成
された膜厚約１００００ÅのＡｌ膜からなる上部配線層
（配線層又は電極）である。
体基板）、２２はシリコン基板２１上に形成されたシリ
コン酸化膜からなる下地絶縁膜、２３は下地絶縁膜２２
上に選択的に形成された膜厚約５０００ÅのＡｌ膜から
なる下部配線層で、以上が基体を構成する。２４は下部
配線層２３の側壁に形成された、断面が三角形状のサイ
ドウオール（第１の絶縁膜）、２５は下部配線層２３及
びその側壁のサイドウオール２４を被覆して形成された
シリコン酸化膜からなる層間絶縁膜（第２の絶縁膜）、
２６は下部配線層２３の上方の層間絶縁膜２５上に形成
された膜厚約１００００ÅのＡｌ膜からなる上部配線層
（配線層又は電極）である。
【００２４】上記のような多層配線層を形成する場合、
まず、下部配線層（凸部）２３の側壁にサイドウオール
を形成するための膜厚約７０００Åのシリコン酸化膜
（第１の絶縁膜）２４をＣＶＤ法により全面に形成す
る。
まず、下部配線層（凸部）２３の側壁にサイドウオール
を形成するための膜厚約７０００Åのシリコン酸化膜
（第１の絶縁膜）２４をＣＶＤ法により全面に形成す
る。
【００２５】次いで、不図示のプラズマエッチング装置
のチャンバ内の対向する対の電極のうち一方の電極とし
ての載置台上にシリコン基板２１を載置した後、チャン
バ内に流量５０〜１００sccmのアルゴンガス（不活性ガ
ス）を導入して、所定の圧力に保持した後、電極間に電
力８００Ｗを印加してアルゴンガスをプラズマ化し、約
１分間保持する。これにより、下部配線層２３を中心と
する断面が台形状のシリコン酸化膜２４が残存する。続
いて、ＣＦ4 ＋ＣＨＦ3 ガスを用いて、シリコン酸化膜
２４を異方性エッチングする。これにより、自己整合的
に下部配線層２３の側壁を絶縁する三角形状のサイドウ
オール２４を形成することができる。
のチャンバ内の対向する対の電極のうち一方の電極とし
ての載置台上にシリコン基板２１を載置した後、チャン
バ内に流量５０〜１００sccmのアルゴンガス（不活性ガ
ス）を導入して、所定の圧力に保持した後、電極間に電
力８００Ｗを印加してアルゴンガスをプラズマ化し、約
１分間保持する。これにより、下部配線層２３を中心と
する断面が台形状のシリコン酸化膜２４が残存する。続
いて、ＣＦ4 ＋ＣＨＦ3 ガスを用いて、シリコン酸化膜
２４を異方性エッチングする。これにより、自己整合的
に下部配線層２３の側壁を絶縁する三角形状のサイドウ
オール２４を形成することができる。
【００２６】次に、新たな層間絶縁膜（第２の絶縁膜）
２５を全面に形成した後、全面にＡｌ膜（導電体膜）を
形成した後、不図示のレジストパターンをマスクとして
異方性エッチングによりＡｌ膜を選択的に除去し、上部
配線層（配線層又は電極）２６を形成すると、上記の半
導体装置が完成する。
２５を全面に形成した後、全面にＡｌ膜（導電体膜）を
形成した後、不図示のレジストパターンをマスクとして
異方性エッチングによりＡｌ膜を選択的に除去し、上部
配線層（配線層又は電極）２６を形成すると、上記の半
導体装置が完成する。
【００２７】以上のように、本発明の第２の実施例によ
れば、断面が方形状の下部配線層２３の側壁に断面が三
角形状のサイドウオール２４を残存しているので、下部
配線層２３の側部の表面は下部配線層２３の上面からサ
イドウオール２４の表面に沿って緩やかに降下して下地
絶縁膜２２に達する。また、サイドウオール２４と下地
絶縁膜２２との接触部の端部においてサイドウオール２
４と下地絶縁膜２２とのなす角度が小さい。
れば、断面が方形状の下部配線層２３の側壁に断面が三
角形状のサイドウオール２４を残存しているので、下部
配線層２３の側部の表面は下部配線層２３の上面からサ
イドウオール２４の表面に沿って緩やかに降下して下地
絶縁膜２２に達する。また、サイドウオール２４と下地
絶縁膜２２との接触部の端部においてサイドウオール２
４と下地絶縁膜２２とのなす角度が小さい。
【００２８】従って、下部配線層２３及び側壁のサイド
ウオール２４を被覆する層間絶縁膜２５上であって、下
部配線層２３の側部に対応する部分の表面は上面から層
間絶縁膜２５の表面に沿って緩やかに降下して下面に達
する。また、サイドウオール２４と下地絶縁膜２２との
接触部の端部に対応する層間絶縁膜２５の屈曲部におい
ても層間絶縁膜２５と平面とのなす角度が小さい。
ウオール２４を被覆する層間絶縁膜２５上であって、下
部配線層２３の側部に対応する部分の表面は上面から層
間絶縁膜２５の表面に沿って緩やかに降下して下面に達
する。また、サイドウオール２４と下地絶縁膜２２との
接触部の端部に対応する層間絶縁膜２５の屈曲部におい
ても層間絶縁膜２５と平面とのなす角度が小さい。
【００２９】これにより、下部配線層２３を有する基体
上の層間絶縁膜２５上に形成されるＡｌ膜の膜厚は層間
絶縁膜２５の屈曲部においても平坦な部分とほぼ変わら
なくなる。従って、Ａｌ膜を異方性エッチングにより選
択的に除去して配線層等を形成する際、他にダメージを
与えず、かつ下部配線層２３の下端部の屈曲部に除去す
べきＡｌ膜が残留しないようにすることができる。
上の層間絶縁膜２５上に形成されるＡｌ膜の膜厚は層間
絶縁膜２５の屈曲部においても平坦な部分とほぼ変わら
なくなる。従って、Ａｌ膜を異方性エッチングにより選
択的に除去して配線層等を形成する際、他にダメージを
与えず、かつ下部配線層２３の下端部の屈曲部に除去す
べきＡｌ膜が残留しないようにすることができる。
【００３０】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、断面が方形状の凸部、例えばゲ
ート電極又は下部配線層の側壁に断面が三角形状のサイ
ドウオールを形成し、さらに凸部及びサイドウオールを
被覆して第２の絶縁膜を形成しているので、凸部の側部
では凸部の上面からサイドウオールの表面に沿って緩や
かに降下して基体に達する。また、サイドウオールと基
体との接触部の端部においてサイドウオールと基体との
なす角度が小さい。
置の製造方法によれば、断面が方形状の凸部、例えばゲ
ート電極又は下部配線層の側壁に断面が三角形状のサイ
ドウオールを形成し、さらに凸部及びサイドウオールを
被覆して第２の絶縁膜を形成しているので、凸部の側部
では凸部の上面からサイドウオールの表面に沿って緩や
かに降下して基体に達する。また、サイドウオールと基
体との接触部の端部においてサイドウオールと基体との
なす角度が小さい。
【００３１】従って、凸部の側部の表面に対応して、凸
部及びサイドウオールを被覆する第２の絶縁膜上であっ
て、凸部の側部に対応する部分の表面は上面から第２の
絶縁膜の表面に沿って緩やかに降下して下面に達し、か
つ、サイドウオールと基体との接触部の端部に対応する
第２の絶縁膜の屈曲部において第２の絶縁膜と平面との
なす角度が小さい。
部及びサイドウオールを被覆する第２の絶縁膜上であっ
て、凸部の側部に対応する部分の表面は上面から第２の
絶縁膜の表面に沿って緩やかに降下して下面に達し、か
つ、サイドウオールと基体との接触部の端部に対応する
第２の絶縁膜の屈曲部において第２の絶縁膜と平面との
なす角度が小さい。
【００３２】これにより、凸部を有する基体上の第２の
絶縁膜上に形成される導電体膜の膜厚は第２の絶縁膜の
屈曲部においても平坦な部分とほぼ変わらなくなる。従
って、導電体膜を異方性エッチングにより選択的に除去
して配線層等を形成する際、過剰なエッチングを殆ど行
う必要がなくなるので、他にダメージを与えず、かつ凸
部の下端部の屈曲部に除去すべき導電体膜が残留しない
ようにすることができる。
絶縁膜上に形成される導電体膜の膜厚は第２の絶縁膜の
屈曲部においても平坦な部分とほぼ変わらなくなる。従
って、導電体膜を異方性エッチングにより選択的に除去
して配線層等を形成する際、過剰なエッチングを殆ど行
う必要がなくなるので、他にダメージを与えず、かつ凸
部の下端部の屈曲部に除去すべき導電体膜が残留しない
ようにすることができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
方法について説明する断面図（その１）である。
方法について説明する断面図（その１）である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法について説明する断面図（その２）である。
方法について説明する断面図（その２）である。
【図３】本発明の第１の実施例に係る半導体装置の製造
方法について説明する斜視図である。
方法について説明する斜視図である。
【図４】本発明の第２の実施例に係る半導体装置の製造
方法について説明する断面図である。
方法について説明する断面図である。
【図５】従来例に係る半導体装置の製造方法について説
明する断面図（その１）である。
明する断面図（その１）である。
【図６】従来例に係る半導体装置の製造方法について説
明する断面図（その２）である。
明する断面図（その２）である。
【図７】従来例に係る半導体装置の製造方法について説
明する斜視図である。
明する斜視図である。
１１，２１ シリコン基板、 １２ フィールド絶縁膜、 １３ ゲート絶縁膜、 １４ ゲート電極（凸部）、 15ａ，15ｂ Ｓ／Ｄ領域層、 １６，16ａ シリコン酸化膜（第１の絶縁膜）、 16ｂ，２４ サイドウオール（第１の絶縁膜）、 １７ シリコン酸化膜（第２の絶縁膜）、 17ａ 開口部、 １８ ビット線（配線層又は電極）、 １９ 屈曲部、 ２２ 下地絶縁膜、 ２３ 下部配線層、 ２５ 層間絶縁膜、 ２６ 上部配線層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (3)
- 【請求項１】 断面が方形状の凸部を有する基体上の該
凸部を被覆して第１の絶縁膜を形成する工程と、 不活性ガスを用いたプラズマエッチングにより前記第１
の絶縁膜をエッチングし、前記凸部を中心とする断面が
台形状の前記第１の絶縁膜を残存する工程と、 異方性エッチングにより前記第１の絶縁膜をエッチング
し、前記凸部の側壁に断面が三角形状のサイドウオール
を形成する工程と、 前記凸部及びサイドウオールを被覆して第２の絶縁膜を
形成する工程と、 前記第２の絶縁膜上に導電体膜を形成した後、異方性エ
ッチングにより選択的に除去し、前記導電体膜からなる
配線層又は電極を形成する工程とを有する半導体装置。 - 【請求項２】 前記断面が方形状の凸部を有する基体
は、半導体基板上のゲート絶縁膜と、該ゲート絶縁膜上
のゲート電極と、該ゲート電極の両側の半導体基板に形
成されたソース／ドレイン領域層とが形成されてなり、
前記凸部は前記ゲート電極であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】 前記断面が方形状の凸部を有する基体
は、半導体基板上の下地絶縁膜と、該下地絶縁膜上の下
部配線層とが形成されてなり、前記凸部は前記下部配線
層であることを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227262A JPH0677333A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227262A JPH0677333A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677333A true JPH0677333A (ja) | 1994-03-18 |
Family
ID=16858068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4227262A Withdrawn JPH0677333A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677333A (ja) |
-
1992
- 1992-08-26 JP JP4227262A patent/JPH0677333A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |