KR20010006099A - 도핑처리된 이산화규소의 선택적인 에칭을 위한 에칭스톱제로서의 비도핑처리된 이산화규소 - Google Patents
도핑처리된 이산화규소의 선택적인 에칭을 위한 에칭스톱제로서의 비도핑처리된 이산화규소 Download PDFInfo
- Publication number
- KR20010006099A KR20010006099A KR1019997009177A KR19997009177A KR20010006099A KR 20010006099 A KR20010006099 A KR 20010006099A KR 1019997009177 A KR1019997009177 A KR 1019997009177A KR 19997009177 A KR19997009177 A KR 19997009177A KR 20010006099 A KR20010006099 A KR 20010006099A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- silicon dioxide
- etching
- undoped
- doped silicon
- Prior art date
Links
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title claims abstract description 328
- 239000000377 silicon dioxide Substances 0.000 title claims abstract description 166
- 235000012239 silicon dioxide Nutrition 0.000 title claims abstract description 166
- 238000000034 method Methods 0.000 claims abstract description 96
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- 238000005530 etching Methods 0.000 claims abstract description 58
- 239000000463 material Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- 238000001020 plasma etching Methods 0.000 claims description 40
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 125000006850 spacer group Chemical group 0.000 claims description 30
- 239000003870 refractory metal Substances 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 239000002243 precursor Substances 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910000077 silane Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- -1 C4F10 Chemical compound 0.000 claims description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 158
- 239000000126 substance Substances 0.000 claims 14
- 239000012811 non-conductive material Substances 0.000 claims 9
- 239000005380 borophosphosilicate glass Substances 0.000 claims 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 3
- 239000002210 silicon-based material Substances 0.000 claims 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims 1
- 239000011247 coating layer Substances 0.000 claims 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 claims 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical group [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims 1
- 239000003795 chemical substances by application Substances 0.000 abstract description 7
- 238000003486 chemical etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000005388 borosilicate glass Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- QLOAVXSYZAJECW-UHFFFAOYSA-N methane;molecular fluorine Chemical compound C.FF QLOAVXSYZAJECW-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000013618 particulate matter Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체기판(12)위에 구조체를 에칭스톱제로서 비도핑된 이산화규소층(22)을 이용하면서 소정의 지형학적 구조를 형성시키는 방법에 관한 것이다. 1구현예에서, 비도핑된 이산화규소층(22)은 반도체 재료(12)층위에 형성된다 도핑된 이산화규소층(30)은 그다음 상기 비도핑된 이산화규소층(16)상에 형성된다. 도핑된 이산화규소층(30)은 에칭되어 지형학적 구조를 형성시킨다. 에칭은 비도핑된 이산화규소(6)에 대해서 또는 반도체재료에 대해서 보다 도핑된 이산화규소(30)에 대해 적어도 10배 더 높은 물질제거속도를 가진다.
Description
발명의 배경
1. 발명의 분야
본 발명은 반도체기판상에 위치한 도핑처리된 이산화규소층의 선택적인 에칭중 에칭스톱제로서 비도핑처리된 이산화규소층을 이용하는 에칭방법에 관한 것이다. 보다 상세하게는, 본 발명은 에칭스톱제로서 작용하는 비도핑처리된 이산화규소층상에 위치한 도핑처리된 이산화규소층을 에칭시키기 위해 플라즈마 에칭시스템에 불소화 화학성을 선택적으로 이용하기 위한 방법에 관한 것이다.
2. 관련기술
최근의 집적회로들은 반도체기판상에 다수의 전자반도체 장치들이 집적적으로 형성된 정교한 공정들에 의해 제조된다. 본 명세서에 있어, 용어, "반도체성 기판(semiconductive substrate)"은 반도체 웨이퍼와 같은 반도체재료가 단독 또는 위에 다른 재료들을 포함하는 조립체로, 그리고 반도체재료층을 단독 또는 기타재료들을 포함하는 조립체로 부피를 늘리는데만 한정되지 않는, 반도체재료를 포함하는 어떠한 구조도 모두 의미하는 것으로 규정된다. 이 기판은 상기한 반도체 기판에만 한정되는 것이 아닌 어떠한 지지구조 모두를 정한다.
반도체기판상에 형성된 종래의 반도체장치는 캐패시터, 레지스터, 트랜지스터, 다이오드 등을 포함한다. 집적회로의 제조에 앞서, 이들 수천 반도체장치중 수백개는 단일 반도체기판상에 형성된다. 반도체 장치를 완벽하게 형성하기 위해, 반도체 장치들은 반도체기판의 다양한 레벨상에 형성된다. 이는 반도체기판을 지형학적 설계(topographical design)로 형성할 것을 요한다.
현재 반도체산업은 집적회로들이 동작하는 속도를 증가시켜 집적회로상의 반도체장치의 밀도를 증대시키고, 그리고 집적회로의 가격을 감소시키는 시도를 행하고 있다. 이를 위해, 집적회로를 형성하는데 사용된 반도체장치들은 소형화로서 알려진 프로세스에 있어 지속적으로 수량이 증대됨과 아울러 치수는 줄어들게 되어 있다.
극도로 소형화되고 있는 집적회로의 1구성부가 활성영역이다. 이 활성영역은 다른 활성영역들과 함께 사용되어 다이오드 또는 트랜지스터를 형성하게 되는 반도체 기판의 도핑처리된 영역이다. 활성영역의 소형화는 충분한 전기적 통신을 유지하기 위해 상호접속구조의 형성을 복잡하게 하고 상호접속구조는 활성영역과 정확하게 정렬된 상태로 형성되어져야 한다. 또한 활성영역과 공유하는 상호접속구조의 영역은 최대화되어져야만 한다. 따라서, 상호접속구조의 오정렬 간극을 위한 영역은 거의 제공되지 않게 된다.
상호접속 구조의 제조 요구조건에 의해 날로 증가하는 요구는 현존하는 종래의 기술로서는 적절하게 대처하지 못하고 있다. 예컨대, 보다 큰 소형화 레벨로서 접촉공을 패턴화하고 에칭시킬때 접촉공을 활성영역과 정확하게 정렬시키는 것은 어렵다. 그결과, 활성영역상의 접촉공의 하부근처에 있는 지형학적 구조들은 접촉공의 에칭중에 침투되어 손상을 입을 수 있다. 이 손상은 활성영역의 성능을 감소시키고 아울러 그의 기하형상을 변경시켜서, 형성되어 있는 반도체 장치의 기능의 손실을 야기시키고 그리고 전체 집적회로에 결합조건을 야기시킨다. 이들 문제점들을 해소시키기 위해, 종래 기술은 에칭스톱제를 사용하여 에칭을 방지하도록 하고있다.
종래의 접촉공의 자동정렬형 에칭 프로세스에 있어, 질화규소층 또는 캡이 자동정렬형 접촉공 에칭프로세스중 에칭스톱층으로서 게이트 스태크(gate stack)의 상부에 이용된다. 질화규소캡을 형성하는데 있어 종래 기술의 문제점 하나는 반도체 웨이퍼의 배면상에 질화규소층의 동시형성화였다. 특수한 문제점들은 프로세스 흐름에 좌우된다. 예컨대, 저압 화학적 증기증착이 질화규소를 퇴적시키는데 이용되는 경우, 반도체 웨이퍼의 양측은 질화규소의 퇴적을 수용하기도 한다. 반도체웨이퍼의 배면상의 질화규소의 존재는 반도체 웨이터의 형상을 변형시키는 스트레스를 야기시키고, 또한 회로의 결합은 물론 결정구조의 변형을 잠재적으로 야기시킬 수 있다. 부가적으로, 질화규소 디포지션(deposition)은 본질적으로 항복점을 감소시킬 경향이 있는 풍부한 미립자 물질을 가지는 먼지 작업이다. 저압의 화학적 증착 프로세스가 아용될때, 반도체 웨이퍼의 배면상에 놓인 질화규소는 프로세스 흐름중 나중에 제거되어져야만 한다.
발명의 요약
본 발명은 반도체기판을 선택적으로 플라즈마 에칭처리하여 에칭스톱제로서 비에칭처리된 이산화규소층을 이용하는 소정의 지형학적구조를 형성하는 프로세스에 관련된다. 1구현예에 있어, 본질적으로 비도핑처리된 이산화규소층은 반도체 재료로된 층에 형성된다. 그다음 도핑처리된 이산화규소층이 비도핑처리된 이산화규소층위에 형성된다. 도핑처리된 이산화규소층은 지형학적 구조를 생성시키기 위해 에칭처리된다. 이 에칭은 비도핑처리된 이산화규소 또는 반도체 재료의 층에 보다 도핑처리된 이산화규소가 적어도 10배이상 높은 재료제거 속도를 갖는다.
본 발명의 프로세스의 1적용은 반도체재료, 얇은 이산화규소층, 도체재료층, 및 내화성 규산금속층들을 포함하는 반도체 기판상에 위치한 다층구조는 경우에 따라 규소기판상에 위치한 게이트 산화물층, 폴리실리콘층, 및 폴리실리콘층에 있는 내화성 금속규소층으로 이루어진다. 비도핑처리된 이산화규소층은 그다음 다층구조위에 형성된다.
다층구조는 그다음 소정의 토포그래피(topograpy)를 형성하기 위해 패턴화된다. 도핑처리된 이산화규소가 그다음 불활성화층(passivation layer)으로서 반도체기판상에 형성된다. 포토레지스트층이 에칭처리되어질 도핑처리된 이산화규소층의 선택된 부분들을 노출시키는데 이용된다. 이 프로세스를 이용하여 형성된 지형학적 구조의 일예가 게이트 스태크들이다. 도핑처리된 이산화규소가 그다음 CF에칭방법으로서 선택적으로 그리고 부등방적으로 에칭되어서 게이트 스태크들사이의 반도체기판에 대해 접촉공을 자동적으로 정렬되도록 한다.
각 게이트스태크는 비도핑처리된 이산화규소로 구성된 캡을 가진다. 질화규소 또는 비도핑된 이산화규소로된 층이 게이트스태크들과 그들 사이의 반도체기판위에 퇴적된다. 각 게이트스태크의 측면상에 질화규소 또는 비도핑된 이산화규소 스페이서를 생성시키기 위해 스페이서 에칭이 수행된다. 이 질화규소 도는 비도핑된 이산화규소 스페이서는 베이스규소층에 수직한다.
본 발명은 에칭스톱제로서 작용하는 비도핑된 이산화규소층 상에 위치한 도핑된 이산화규소층을 비등방적인 에칭을 처리하기 위한 플라즈마 에칭프로세서를 고찰한 것이다. 본 발명의 응용은 비도핑된 이산화규소로 구성된 스페이서를 가지는 게이트 스태크의 형성이다. 비도핑된 이산화규소 스페이서는 에칭스톱제로서 작용한다. 신규의 게이트 구조도 역시 고려되는바, 이 구조는 도핑된 이산화규소층의 탄소불소에칭을 위한 비도핑된 이산화규소의 에칭스톱층을 이용하는데, 그경우 비도핑된 이산화규소의 에칭스톱제층은 CF에칭에 저항한다.
본 발명의 상기 및 기타의 잇점 그리고 목적이 얻어지는 방도를 위해, 앞서 간략하게 설명한 본 발명을 첨부도면에 예시한 특정구현예들을 참고로 하여 상세히 설명하기로 한다. 이들 도면은 단지 본 발명의 전형적인 구현예들을 예시하는 것이지 이것에만 한정되는 것은 아니다.
도 1 은 에칭에 앞서 다른구조층 1구현예의 일부 단면도로서, 이 다층구조는 기본의 규소층과 비도핑된 이산화규소층을 포함하며, 다층구조는 포토레지스트층을 가지며, 제 1 선택패턴은 가상선으로 한정되어 있다.
도 2 는 도 1 에 도시한 구조의 일부 단면도로서, 비도핑된 이산화규소층은 에칭처리되어 베이스규소층에 종료하는 리세스를 형성하도록 하고, 도핑처리된 이산화규소층은 그위에 퇴적되고, 이 도핑처리된 이산화규소층 위에는 포토레지스트층이 형성되며, 그리고 제2 선택된 패턴은 도핑된 이산화규소층을 통해 에칭을 나타내어서 비도핑된 이산화규소의 층사이에 자동정렬된 베이스규소층상에 있는 컨택트를 노출시키는 것으로서 가상선으로 한정되어 있고, 에칭의 자동정렬은 비도핑된 이산화규소에의 에칭의 선택도에 따른다.
도3은 에칭에 앞서 다층구조의 1구현예의 일부단면도로서, 다층구조는 기본규소층을 포함하고 그 위에는 게이트산화물, 폴리실리콘, 텅스텐실리카이드, 및 비도핑된 이산화규소의 층을 가지며, 다층구조는 포토레지스트층을 가지며, 그리고 제1 선택 패턴은 가상선으로 규정되어 있다.
도 4 는 도 3 에 도시한 구조의 일부단면으로서, 게이트스태크들이 베이스규소층에 형성되고, 각 게이트스태크는 그의 측벽에 스페이서를 그리고 그의 상부에 캡을 가지며, 게이트스태크가 도핑처리된 이산화규소층위에 퇴적되어 있고, 포토레지스트층은 도핑처리된 이산화규소층위에 퇴적되고, 제2 선택패턴이 도핑처리된 이산화규소층을 통해 불소화학적 에칭을 나타내어 게이트스태크들 사이에 자동정렬된 베이스규소층에 컨택트를 노출시키도록 한 가상선으로 규정되며, 에칭의 자동정렬은 게이트스태크들의 스페이서 및 캡의 재료에 에칭의 선택도에 의한 것이다.
대표적인 구현예의 상세한 설명
본 발명의 공정은 도핑처리된 이산화규소(SiO2)층상에 에칭스톱제로서 비도핑된 이산화규소층을 가지는 플라즈마 에칭시스템을 선택적으로 이용하는 것에 관련 된다. 본 공정의 1응용은 자동 정렬 컨택트를 형성하는데 있다. 본 발명은 또한 다층게이트 구조를 개시한다.
도 1 에 예시한 바와같이, 다층구조(10)의 1구현예의 베이스규소층(12)을 포함하는 것으로 형성된다. 비도핑된 이산화규소층(22)은 어떤 형식의 비도핑된 산화물로서 열적프로세스에 의해, 플라즈마 디포지션 프로세스에 의해 또는 탄소나 수소에 가급적 풍부한 통상적인 TEOS 프리커서 디포지션에 의해, 또는 산소를 가지는 기체성 실란(SiH4)의 프리커서(precursor)에 의해 형성될 수 있다. 나중의 프로세스에 있어, 기체성 실란흐름은 결국 비도핑된 이산화규소층(22)이 될것이다.
도 1 에 예시한 다층구조(10)의 구현예에서의 다음층은 가상선으로 도시한 바와 같이 제 1의 선택된 패턴(15)을 노출시키도록 처리되는 포토레지스트층(24)을 포함하여서, 이산화규소층(22)이 다층구조(10)에 토포그래피를 형성하는데 이용될 수 있도록 한다. 다층구조(10)는 그다음 제 1선택된 패턴(15)으로 도시한 바와 같이 이방적으로 에칭되어서 비도핑된 이산화규소층(22)으로부터 물질을 선택적으로 제거하여 도 2에서 알 수 있는 바와 같이 비도핑된 이산화규소캡(16)을 형성하도록 한다.
도핑된 이산화규소층(30)은 불활성화층으로서 다층구조(10)위에 퇴적된다. 가급적, 도핑된 이산화규소층(30)은 보로포트포실리케이트 그라스(BPSG), 보로실리케이트 그라스(BSG), 또는 포스포실리게이트 그라스(PSG)로 구성된다. 더욱 바람직하기로는, 도핑된 이산화규소층(30)은 붕소에 관해서는 약 3% 또는 그 이상으로 도핑되고 그리고 인핸 관해서는 약 3% 또는 그 이상으로 도핑되는 이산화규소로 이루어진다. 포토레지스트층(32)은 도핑된 이산화규소층(30)위에 적용된다. 포토레지스트층(32)은 에칭을 의도한 도핑된 이산화규소층(30)의 제 2 선택된 부분(17)이 노출되도록 처리된다. 제 2 선택된 부분(17)은 도 2중 가상선으로 나타나 있다.
도 2 에 나타난 구조는 이제 불소첨가형 또는 플루오로 카본형 화학적 에칭시스템으로서 에칭처리되어 도 2에 예시한 바와 같은 제 2 선택형 패턴(17)을 형성하게 된다. 바람직한 방도는 비도핑된 이산화규소 캡(16)의 대응하는 에칭 스톱층 밑에 도핑된 이산화규소층(30)의 이방성 플라즈마 에칭을 행하는 것이다. 여기서 채용된 플라즈마 에칭기술은 가급적 방전유닛의 경계안의 진공상태에서 발생하고 그리고 고밀도 플라즈마 에칭기를 포한하는 임의 형식의 플라즈마 시스템을 포함한다. 통상적인 라디오 주파수 반응 이온 에칭기(RFRIE) 플라즈마 시스템, 자석식 RIE(MERIE) 플라즈마 시스템, 또는 유도결합형 플라즈마 시스템이 사용될 수도 있다. 그러나, 바람직한 구현예에서는 RF타입 RIE 또는 MERIE 플라즈마 시스템이다. 이용되는 플라즈마 시스템은 약 109/㎤ 내지 약 1011/㎤ 범위의 플라즈마 밀도를 가진다. 고밀도 플라즈마 시스템도 역시 약 1012/㎤ 내지 약 1013/㎤ 범위의 플라즈마 밀도를 가지면서 이용된다.
본 발명의 공정을 이용하여서 형성된 특정구조의 1특정 구현예가 도 3 에 예시되어 있는데, 이 여기서 다층구조(50)은 기본 실리콘층(12)을 포함하는 것으로 형성된다. 이 기본 실리콘층(12)에 있는 것은 이 층(12)을 덮는 게이트 산화물층(14)이다. 게이트 산화물층(14)은 다층구조중 다른 층들과 비교하여 상대적으로 얇을 수도 있다. 다층구조(50)의 다음층은 폴리실리콘 게이트층(18)을 포함한다. 폴리실리콘 게이트층(18) 위에는 내화성 금속 규화물층(20)이 있다. 내화성 금속 규화물의 공지된 잇점은 자체의 낮은 저항도에 있다. 내화성 금속 규화물 층(20)은 티타늄, 텅스텐, 탄탈늄, 및 볼리브데늄에만 한정되지 않는 어떠한 내화성 금속을 포함할 수 있다. 바람직하기로는, 내화성 금속 규화물층(20)은 규화텅스텐(WSix)으로 구성된다.
내화성 금속 규화물층(20)위에 있는 것은 플라즈마 퇴적(depostion)에 의해, 가급적 탄소나 수소가 풍부한 통상적인 TEOS프리커서 퇴적에 의해, 또는 산소를 가지는 기체성 실란(SiH4)의 프리커서에 의해 열적인 상태로 형성된다. 다층구조(50)의 다음 층은 가상선으로 도시한 제 1 선택패턴(15)이 노출되도록 처리된다. 다층 구조(50)는 그다음 제 1 선택패턴(15)을 따라서 에칭되어 도 4 에 예시한 바와 같이 게이트 스태크(26)를 형성하도록 선택적으로 재료를 제거시킨다. 각 게이트 스태크(26)는 위에 비도핑된 이산과규소층(22)으로 형성된 비도핑된 이산화규소 캡(52)을 가진다.
각 게이트 스태크(26)의 측벽에는 스페이서(28)가 있다. 스페이서(28)들은 게이트 스태크(26)위에 퇴적된 질화규소층을 스페이서 에치에 속하게 함으로써 형성된다. 질화규소스페이서(28)는 실리콘 베이스층(12)에 직교한다. 대안적으로, 스페이서(28)는 비도핑된 이산화 규소로 구성될 수 있다. 마찬가지로, 양측의 스페이서(28) 및 비도핑된 이산화규소 캡(52)은 동일물질로 만들어지고 이들은 에칭스톱제로서 작용한다.
일단 게이트스태크(26)가 형성되며, 그들 사이에 실리콘 베이스층(12)위에는 컨택트(34)가 한정된다. 이 시점에서, PSG, BSG, 또는 BPSG와 같은 재료로 구성된 도핑된 이산화규소층(30)이 다층구조(50)위에 퇴적된다. 그다음 도핑된 이산화규소층(30)위에는 포토레지스트층(32)이 적용된다. 도 4에서 가상선으로 예시된 제 2선택된 패턴(17)을 형성하도록 포토레지스트층(32)이 처리된다.
도 4에서 알 수 있는 구조는 이제 제 2의 선택형 패턴(17)에 따라 불소첨가형 또는 플루오로-카본형 화학적 에칭시스템으로써 에칭처리된다. 본질적으로 비도핑된 이산화규소층(52)인 대응 스톱층 밑에 있는 도핑된 이산화규소층(30)의 에칭처리에 대한 대표적인 방도는 플라즈마 에칭에 의한다. 여기에 채용된 에칭기술은 도 2에 관련하여 앞서 거론한 바의 고밀도 플라즈마 에칭기를 포함하는 어떤 형식의 플라즈마 시스템에 이용되는 기술이다.
에칭속도와 프로세스의 에칭 선택도에 영향을 주는 1변수가 압력이다. 전체 압력에 대한 바람직한 범위는 약 1릴리토프(millitorr)에서 약 400밀리토르이다. 플라즈마 에칭의 더 바람직한 압력 범위는 약 1밀리토르 내지 약 75밀리토르이다. 이 압력은 그러나, 가장 바람직한 범위 이상으로 증가될 수도 있다. 예컨대, RIE에칭은 약 100밀리토르에서 수행될 수 있다. 선택도는 약 10밀리토르와 약 75밀리토르 사이의 압력범위가 최적상태로 될 수 있다. 압력증가는 결국 선택도의 손실을 낳는다. 그러나 선택도의 범위는 다른 압력들을 수용할 수 있게끔 조정될 수 있다. 따라서, 선택도와 압력은 역비례 관계에 있다.
온도는 사용된 에칭공정의 선택동 영향을 미치는 다른 인자이다. 플라즈마 에칭 중 바람직한 온도범위는 약 10℃ 내지 약 80℃의 범위를 가지며, 보다 바람직하기로는 약 20℃ 내지 약 40℃이다. 이것은 에칭공정 중 실리콘 층(12)에 인접한 하부 전극의 온도이다. 반도체재료의 바람직한 온도 범위는 약 40℃와 약 130℃ 사이에 있고, 보다 바람직하기로는 약 40℃와 약 90℃ 사이에 있다.
비도핑된 이산화규소 캡(52)과 질화규소 스페이서(28)는 게이트 스태크(26)가 불소첨가형 화학적 에칭되는 것을 보호한다. 도 4에 예시된 바와 같이, 에칭은 제 2의 선택된 패턴(17)에 의해 지시된 바와 같이 컨택트(34)위에 도핑된 이산화규소층(30)을 선택적으로 그리고 비등방성으로 질화규소 스페이서 또는 비도핑된 이산화규소 스페이서(28)의 것보다 더 높은 물질제거속도로 도핀된 이산화규소층(30)으로부터 물질을 제거한다. 가급적, 에칭은 도핑된 이산화규소의 물질제거속도가 비도핑된 이산화규소의 것보다 적어도 10배 높은 것으로 된다. 따라서 컨택트(34)는 게이트스태크(26)들의 스페이서(28)들 사이에 자동 정렬된다. 컨택트(34)의 자동정렬양상은 제 2 선택형 패터(17)의 노출의 오정렬의 경우에 조차 도핑된 이산화규소층(30)을 통과하는 불소첨가형 화학적에칭은 컨택트(34)를 실리콘 베이스층(12)상에 그리고 게이트 스태크(26)들의 측부상에 형성된 서로 인접한 질화규소 스페이서(28)들 사이에 적절히 위치시키는 것을 보장하는 에칭의 선택도로 인한 것이다.
컨택트(34)는 가급적 BSG, PSG, BPSG, 또는 도핑된 이산화규소를 통해 에칭시키는 불소첨가형 화학작용을 가지는 비등방성 플라즈마 에칭에 의해 노출된다. 이 에칭은 가급적 비도핑된 이산화규소, 실리콘, 및 질화규소에 대해 선택적이다. 불소첨가형 확학적 에칭은 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, CH3F 및 그의 결합물로 이루어지는 그룹으로부터 CF 기체의 형식을 이용한다. 구조의 에칭중 실질적인 기체상에는 다른 불소형 에칭제가 있다. 가끔 불소형 에칭제와 결합하여 불활성가스가 사용된다. 그와 같은 불활성가스의 예로서 아르곤, 질소, 및 헬륨이 있다. 그러나 대표적인 가스로서 CF4, CH2F2, CHF3, 및 Ar이 있다. 대안적으로, CH3F는 CH2F2에 대신하여 이용될 수도 있다. 특히, 대표적인 에칭제는 불소원자를 탄소원자에 대한 결합을 화시키는데 충분하지 않는 기체로서 한정된 불소결핍 기체이다.
도 4 에 도시한 제2선택형 패턴(17)안에 스페이서(28)들 사이에 있는 컨택트(34)위에는 도전물질이 형성된다. 이 도전물질은 컨택트(34)에 컨택트 플러그를 형성할 것이다. 경우에 따라 컨택트 플러그를 내화 금속이나 규화 내화금속으로 피복시키는 것이 바람직하다. 따라서, 제2선택형 패턴(17)은 컨택트와 접촉한 상태로 컨택트 플러그의 형성전에 내화금속이나 규화금속에 근접하게 된다.
본 발명은 아주 다양한 구조에 응용된다. 비도핑된 이산화규소로 이루어진 게이트 스태크의 상부층은 게이트 스태크와 다른 구조에 대한 도핑된 이산화규소 에칭공정중 다양한 형식의 구조를 형성 및 보호하는데 이용될 수 있다.
본 발명은 게이트 스태크높이가 줄어들게끔 한다. 게이트 스태크높이의 감속에 대한 1잇점은 결국에는 보다 큰 생산량을 이루도록 공정시간을 줄이는데 있다. 감소된 게이트 높이는 결국 낮은 에칭시간 및 감소된 컨택트구멍 외형비를 얻게 되는데, 컨택트구멍 외형비는 컨택트구멍의 높이와 폭의 비로서 정의된다. 외형비를 줄임으로써, 또는 게이트 스태크의 높이를 줄임으로써, 에칭신간도 줄어들게 된다. 낮은 게이트 스태크퐁이의 다른 잇점은 전체 형상을 감소시켜 포토리소그래픽 프로세스를 보다쉽게 평면화 되도록 그리고 보다쉽게 이용할 수 있도록 한다. 결국, 본 발명은 효율을 증대시킨다.
본 발명은 본 발명의 정신 또는 특성으로부터 벗어나지 않고서도 다른 형상으로 구현될 수 있다. 상기한 구현예들은 본 발명을 예시하고자 한 것이지 제한하려는 것은 아니다. 따라서 본 발명의 범위는 전술한 설명에 의해서가 아니고 첨부된 특허청구의 범위에 의해 정해진다.
Claims (54)
- 반도체 재료에 컨택트 개구를 형성시키기 위한 방법이,(a) 반도체 재료층 위에 비도핑된 이산화규소층을 형성하는 단계;(b) 상기 비도핑된 이산화규소층위에 도핑된 이산화규소층을 형성하는 단계; 및(c) 반도체 재료의 상기 층위에 있는 접촉면으로 연장하는 개구를 형성하기 위해 상기 도핑된 이산화규소층의 일부분을 상기 비도핑된 이산화규소에 대해서 또는 반도체 재료층에 대해서 보다 적어도 10배 더 높은 물질제거 속도로 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 컨택트 개구 형성방법.
- 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거한 단계가,(a) 상기 도핑된 이산화규소층위에 포토레지스트층을 형성시키고;(b) 상기 포토레지스트층을 패턴화시키고; 그리고(c) 상기 포토레지스트층의 패턴을 통해 상기 도핑된 이산화규소층을 에칭시키는 것을 포함하는 상기 형성방법.
- 제 1 항에 있어서, 상기 반도체재료가 모노크리스탈린 실리콘인 것을 특징으로 하는 상기 형성방법.
- 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 플라즈마 에칭기에서 플라즈마 에칭공정을 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 4 항에 있어서, 상기 플라즈마 에칭공정이 약 109/㎤ 내지 약 1013/㎤ 범위의 플라즈마밀도를 가지는 것을 특징으로 하는 상기 형성방법.
- 제 4 항에 있어서, 상기 플라즈마 에칭공정이 약 1밀리토르 내지 약 400밀리토르 범위의 압력으로 실행된 것을 특징으로 하는 상기 형성방법.
- 제 4 항에 있어서, 상기 플라즈마 에칭공정중 리액터 캐소드가 약 10℃ 내지 약 80℃ 범위의 온도를 가지는 것을 특징으로 하는 상기 형성방법.
- 제 4 항에 있어서, 상기 플라즈마 에칭공정중 반도체 재료의 온도 범위가 약 40℃ 내지 약 130℃인 것을 특징으로 하는 상기 형성방법.
- 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 에칭제로서 에칭하는 것을 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 9 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 CH2F 및 CH3F로 구성된 그룹으로부터 선택된 에칭제로서 에칭하는 것을 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 1 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 불소첨가형 화학적 에칭제로서 에칭하는 것을 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 1 항에 있어서, 상기 도핑된 이산화규소층이 BPSG, PSG 및 BSG로 구성되는 그룹으로부터 선택된 것을 특징으로 하는 상기 형성방법.
- 반도체재료에 컨택트를 형성시키는 방법이,(a) 모노크리스탈린 실리콘의 층위에 비도핑된 이산화규소층을 형성시키는 단계;(b) 상기 비도핑된 이산화규소층 위에 BPSG, PSG 및 BSG로 구성된 그룹으로부터 선택된 도핑된 이산화규소층을 형성시키는 단계;(c) 상기 도핑된 이산화규소층 위에 포토레지스트 층을 형성시키는 단계;(d) 상기 포토레지스트층을 패턴화 시키는 단계;(e) 플라즈마 에칭기에서 플라즈마 에칭공정으로 포토레지스트층의 패턴을 통해 상기 도핑된 이산화 규소층을 에칭시키는 단계로서, 상기 플라즈마 에칭공정은ⓐ 약 1밀리토르 내지 약 400밀리토르의 범위의 압력ⓑ 약 10℃ 내지 약 80℃인 캐소드의 온도범위ⓒ 약 109/㎤ 내지 약 1013/㎤ 범위의 플라즈마 밀도ⓓ 불소첨가형 화학적 에칭제로서 실행되며; 그리고(f) 그에 의해 상기 모노프리스탈린 실리콘층 상에 노출된 단계를 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 13 항에 있어서, 상기 플라즈마 에칭공정중 반도체 재료의 온도범위가 약 40℃ 내지 약 130℃인 것을 특징으로 하는 상기 형성방법.
- 제 13 항에 있어서, 상기 불소형 화학적 에칭제가 C2F6, CF4, C3F8, C4F10, C2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 에칭제를 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 15 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가 CH2F2및 CH3F의 그룹으로부터 선택된 에칭제로서 에칭을 하는 것을 포함하는 것을 특징으로 하는 상기 형성방법.
- 제 13 항에 있어서, 상기 플라즈마 에칭공정이 비도핑된 이산화규소에 대해서 또는 상기 반도체재료에 대해서 보다 도핑된 이산화규소에 대해 적어도 10배 더 높은 물질 제거속도로 실행되는 것을 특징으로 하는 상기 형성방법.
- 반도체 기판상에 게이트산화물층을 제공하는 단계;(a) 반도체기판상에 게이트산화물층을 제공하는 단계;(b) 반도체기판상에 서로 이격된 관계로 1쌍의 게이트스태크를 제공하는 단계로서, 상기 각 게이트스태크는 자체에 형성된 적어도 하나의 도전층 및 상기 도정층상에 펼져지는 비도핑된 이산화규소층을 포함하는 상기 단계;(c) 상기 각 게이트스태크에 인접하여 스페이서를 형성하는 단계;(d) 상기 게이트스태크쌍위에 그리고 상기 반도체기판상의 상기 노출면위에 도핑된 이산화규소층을 형성하는 단계;(e) 상기 반도체기판상에 상기 표면을 노출시키기 위해 상기 게이트 스태크쌍 상이에 있는 상기 도핑된 이산화규소층의 일부분을 선택적으로 제거하면서, 상기 게이트스태크쌍위에 있는 상기 비도핑된 이산화규소층을 거의 제거하지 않으며, 상기 에칭은 도핑된 이산화규소를 각각의 비도핑된 이산화규소, 스페이서 물질, 및 반도체기판에 대해서보다 10배 더 높은 물질제거속도로 제거하는 단계를 포함하는 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서,(a) 상기 게이트 산화물층위에 폴리실리콘층을 형성하는 단계;(b) 상기 폴리실리콘층위에 내화성 금속규화물층을 형성하는 단계; 및(c) 상기 내화성 금속규화물층위에 비도핑된 이산화 규소층을 형성하는 것을 아울러 포함하는 것을 특징으로 하는 컨택트 형성방법.
- 제 19 항에 있어서, 상기 비도핑된 이산화규소층,상기 내화성 금속규화물층, 상기 폴리실리콘층, 및 상기 게이트 산화물층의 부분들을 선택적으로 제거하는 것을 아울러 포함하는 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 상기 게이트 스태크가,(a) 상부층으로서의 상기 비도핑된 이산화규소층;(b) 내화성 금속규화물층;(c) 폴리실리콘층; 및(d) 하부층으로서의 게이트 산화물층을 포함하는 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 스페이서재료가 질화규소로 이루어진 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 스페이서재료가 이산화규소로 이루어진 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 반도체재료가 모노크리스탈린 실리콘인 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 상기 플라즈마 에칭기가 RFRIE에칭기, MERIE에칭기, 및 고밀도 플라즈마에칭기로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 도전성 물질로 구성되어서 상기 게이트 스태크쌍 사이에 그리고 상기 반도체 기판상의 상기 표면위에 위치한 컨택트 플러그를 형성하는 단계를 아울러 포함하는 것을 특징으로 하는 컨택트 형성방법.
- 제 21 항에 있어서, 상기 내화성 금속규화물층이 규소텅스텐인 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 상기 도핑된 이산화규소층이 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 형성방법.
- 제 18 항에 있어서, 상기 도핑된 이산화규소층을 선택적으로 제거하는 단계가,(a) 상기 도핑된 이산화규소층위에 포토레지스트층을 형성시키고;(b) 상기 포토레지스트층을 패턴화시키고; 그리고(c) 플라즈마 에칭기로 플라즈마 에칭공정으로 포토레지스트층의 패턴을 통해 상기 도핑된 이산화규소층을 에칭시키는 것으로서, 상기 플라즈마 에칭공정이ⓐ 약 1밀리코르 내지 약 400밀리토르의 온도범위;ⓑ 약 10℃ 내지 약 80℃의 리액터캐소드 온도범위;ⓒ 약 40℃ 내지 약 130℃의 반도체재료의 온도범위ⓓ 약 109/㎤ 내지 약 1013/㎤ 범위의 플라즈마 밀도 및ⓔ 불소첨가형 화학적 에칭제로서 실행되는 것을 특징으로 하는 컨택트 형성방법.
- 제 29 항에 있어서, 상기 불소첨가형 화학적 에칭제는 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 형성방법.
- 반도체재료에 컨택트를 형성하는 방법이,(a) 반도체 기판의 실리콘층위에 게이트 산화물층을 퇴적시키는 단계;(b) 상기 게이트 산화물층 위에 폴리실리콘층을 퇴적시키는 단계;(c) 상기 폴리실리콘층상에 내화성 금속규소물층을 퇴적시키는 단계;(d) 상기 내화성 금속규소물층기에 비도핑된 이산화규소층을 퇴적시키는 단계;(e) 상기 비도핑된 이산화규소층, 상기 내화성 금속규소물층, 상기 폴리실리콘 층, 및 상기 게이트산화물의 부분들을 선택적으로 제거하여 상기 실리콘층의 노출된 부분에 의해 분리된 1쌍의 게이트 스태크를 형성하도록 하도록하는 단계로서, 상기 각 게이트 스태크는 상기 게이트 산화물층에 직각인 측면을 가지며 아울러ⓐ 상부층으로서 상기 비도핑된 이산화규소층;ⓑ 상기 내화성 금속규소물 층;ⓒ 상기 폴리실리콘 층; 및ⓓ 하부층으로서 상기 게이트 산화물층으로 구성되며;(f) 스페이서 재료층으로부터 상기 각 게이트 스태크의 측면상에 스페이서를 형성하는 단계;(g) 상기 게이트스태크상에 그리고 상기 실리콘층의 노출부분상에 도핑된 이산화규소층을 퇴적시키는 단계로서, 상기 도핑된 이산화규소층은 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 상기 단계; 및(h) RFRIE MERIE 플라즈마에칭 시스템, 및 고밀도 플라즈마 에칭시스템으로 구성된 그룹으로부터 선택된 에칭기에 약 109/㎤ 내지 약 1013/㎤범위의 플라즈마 밀도를 가지는 플라즈먀 에칭시스템으로서 상기 도핑된 이산화규소층을 에칭하는 단계로서, 상기 플라즈마 에칭시스템은 약 1밀리토리 내지 약 400밀리토르의 압력범위를 가지며, 상기 도핑된 이산화규소층은 상기 게이트스태크쌍들 사이에 에칭되어서 상기 실리콘층의 상기 노출부분을 노출시키도록 하고, 상기 에칭은 비도핑된 이산화규소, 상기 스페이서 재료, 또는 실리콘에 대해서 보다 도핑된 이산화규소에 대해 적어도 10배 더 높은 물질제거 속도를 가지며, 상기 도핑된 이산화규소의 에칭은 불소첨가형 화학적 에칭제로서 실행되어지는 단계를 포함하는 것을 특징으로 하는 컨택트 실행방법.
- 제 31 항에 있어서, 스페이서재료가 질화규소 및 비도핑된 이산화규소 중 어느 하나로 구성된 것을 특징으로 하는 컨택트 실행방법.
- 제 31 항에 있어서, 도전물질로 구성되고 그리고 상기 게이트 스태크쌍 사이에 그리고 상기 실리콘층의 노출부분상에 위치한 컨택트 플러그를 형성하는 것을 아울러 포함하는 것을 특징으로 하는 컨택트 실행방법.
- 제 31 항에 있어서, 상기 불소첨가형 화학적 에칭제는 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 실행방법.
- 제 31 항에 있어서, 상기 플라즈마 에칭시스템으로서 상기 도핑된 이산화규소층의 에칭중, 상기 리액터 캐소드의 온도범위는 약 10℃ 내지 약 80℃인 것을 상기 불소첨가형 화학적 에칭제는 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 것을 특징으로 하는 컨택트 실행방법.
- 제 31 항에 있어서, 상기 플라즈마 에칭공정중 반도체재료의 온도범위는 약 40℃ 내지 약 130℃인 것을 특징으로 하는 컨택트 실행방법.
- 게이트 구조를 형성하는 방법이,(a) 실리콘층 위에 이산화규소층을 포함하는 다층구조를 제공하는 단계;(b) 기체성 실란, 수소, 및 산소흐름을 가지는 프리커서를 이용하면서 상기 다층구조위에 비도핑된 이산화규소층을 퇴적시키는 단계;(c) 상기 비도핑된 이산화규소위에 제 1포토레지스트 층을 형성하는 단계;(d) 상기 제 1포토레지스트 층을 패턴화하여 제 1패턴을 형성시키는 단계;(e) 상기 제 1패턴을 통해 상기 비도핑된 이산화규소층 및 상기 다층구조를 에칭하여 상기 실리콘층의 적어도 일부분상에 접촉면을 노출시키는 단계;(f) 상기 비도핑된 이산화규소층위 그리고 상기 실리콘층상의 접촉면상에 비전도성물질층을 퇴적시키는 단계;(g) 상기 비전도성물질층을 에칭하여 상기 비도핑된 이산화규소층의 측면상에 그리고 상기 다층구조의 측면상에 스페이서를 형성시키는 단계로서, 상기 스페이서 상기 실리콘층에 직교하여져 있는 상기 단계;(h) 상기 제 1포토레지스트층을 제거하는 단계;(i) 상기 다층구조위에 도핑된 이산화규소층을 퇴적시키는 단계;(j) 상기 도핑된 이산화규소층위에 상기 제 1포토레지스트층을 형성하는 단계;(k) 상기 제 2포토레지스트층을 패턴화하여 제 2패턴을 형성시키는 단계;(l) 상기 제 2패턴을 통해 CF에칭으로서 상기 도핑된 이산화규소층 및 다층구조를 에칭하여 상기 실리콘층상에 상기 접촉면을 노출시키는 단계로서, 상기 에칭관계는 비도핑된 이산화규소, 포토레지스트, 또는 비전도성물질에 대해 보다 도핑된 이산화규소에 대해 적어도 10배 더큰 물질제거속도를 가지는 단계;(m) 상기 제 2포토레지스트층을 제거하는 단계; 및(n) 전도물질로 구성된 컨택트플러그를 상기 실리콘층 상의 접촉면과 접촉상태로 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조 형성방법.
- 제 37 항에 있어서, 상기 전도물질이 질화규소 및 비도핑된 이산화규소중 어느 하나인 것을 특징으로 하는 게이트 구조 형성방법.
- 제 37 항에 있어서, 상기 CF에칭이 C2F6, CF4, C3F8, C4F10, C3F8, CH2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 불소첨가형 화학적 에칭제를 이용하는 비등방성 에칭인 것을 특징으로 하는 게이트 구조 형성방법.
- 제 37 항에 있어서, 상기 다층구조가 게이트산화물, 폴리실리콘, 및 내화성 금속규화물층을 아울러 포함하는 것을 특징으로 하는 게이트 구조 형성방법.
- 제 37 항에 있어서, 상기 도핑된 이산화규소층이 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 것을 특징으로 하는 게이트 구조 형성방법.
- 제 37 항에 있어서, CF 에칭으로서 상기 도핑된 이산화규소 및 상기 다층 구조를 에칭할때 FRRIE, RERIE 시스템, 및 고밀도 플라즈마 에칭 시스템으로 구성된 그룹으로부터 선택된 플라즈마 에칭시스템을 이용하는 것을 특징으로 하는 게이트 구조 형성방법.
- 제 37 항에 있어서, CF에칭으로서 상기 도핑된 이산화규소층 및 상기 다층구조를 에칭하는 것이(a) 약 1밀리코르 내지 약 400밀리토르의 온도범위;(b) 약 10℃ 내지 약 80℃의 리액터캐소드 온도범위;(c) 약 40℃ 내지 약 130℃의 반도체재료의 온도범위(d) 약 109/㎤ 내지 약 1013/㎤ 범위의 플라즈마 밀도 및(e) 불소첨가형 화학적 에칭제으로 실행되는 플라즈마 에칭방법인 것을 특징으로 하는 게이트 구조 형성방법.
- 게이트 구조를 형성하는 방법이,(a) 실리콘층 위에 위치하는 것으로 게이트 산화물, 폴리시리콘, 및 내화성 금속규화물층들을 포함하는 다층구조를 제공하는 단계;(b) 기체성 실란, 수소, 및 산소흐름을 가지는 프리커서를 이용하면서 상기 다층구조위에 비도핑된 이산화규소층을 퇴적시키는 단계;(c) 상기 비도핑된 이산화규소위에 제 1포토레지스트 층을 형성하는 단계;(d) 상기 제 1포토레지스트 층을 패턴화하여 제 1패턴을 형성시키는 단계;(e) 상기 제 1패턴을 통해 상기 비도핑된 이산화규소층 및 상기 다층구조를 에칭하여 상기 실리콘층의 적어도 일부분상에 접촉면을 노출시키는 단계;(f) 상기 제 1포토레지스트층을 제거하는 단계;(g) 상기 비도핑된 이산화규소층위 그리고 상기 실리콘층상의 접촉면상에 비전도성물질층을 퇴적시키는 단계;(h) 상기 비전도성물질층을 에칭하여 상기 비도핑된 이산화규소층의 측면상에 그리고 상기 다층구조의 측면상에 스페이서를 형성시키는 단계로서, 상기 스페이서 상기 실리콘층에 직교하여져 있는 상기 단계;(i) 상기 다층구조위에 그리고 상기 실리콘층상의 접촉면위에 도핑된 이산화규소층을 퇴적시키는 단계로서, 이때 상기 도핑된 이산화규소층은 BPSG, PSG, 및 BSG로 구성된 그룹으로부터 선택된 상기 단계;(j) 상기 도핑된 이산화규소층위에 상기 제 1포토레지스트층을 형성하는 단계;(k) 상기 제 2포토레지스트층을 패턴화하여 제 2패턴을 형성시키는 단계;(l) 상기 제 2패턴을 통해 CF에칭으로서 상기 도핑된 이산화규소층 및 다층구조를 에칭하여 상기 실리콘층상에 상기 접촉면을 노출시키는 단계로서, 상기 에칭관계는 비도핑된 이산화규소, 포토레지스트, 또는 비전도성물질에 대해 보다 도핑된 이산화규소에 대해 적어도 10배 더큰 물질제거속도를 가지며 상기 CF에칭은 불소첨가형 화학적 에칭제를 이용하는 비등방성 플라즈마 에칭이고, 상기 도핑된 이산화규소의 에칭은 약 1밀리토르 내지 약 400밀리토르 범위의 압력으로 약 109/㎤ 내지 약 1013/㎤범위의 플라즈마 밀도를 가지는 플라즈마 에칭시스템을 이용하고, 상기 플라즈마 에칭중 상기 리액터 캐소드의 온도범위는 약 10℃ 내지 약 80℃이고, 상기 플라즈마 에칭중 반도체재료의 온도범위는 약 40℃ 내지 약 130℃범위인 상기 단계;(m) 상기 제 2포토레지스트층을 제거하는 단계; 및(n) 전도물질로 구성된 컨택트플러그를 상기 실리콘층 상의 접촉면과 접촉상태로 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조 형성방법.
- 제 44 항에 있어서, 상기 불소첨가형 화학적 에칭제가 C2F6, CF4, C3F8, C4F10, CH2F2, CHF3, C2HF5, 및 CH3F으로 구성된 그룹으로부터 선택된 것을 특징으로 하는 게이트 구조 형성방법.
- 제 44 항에 있어서, 상기 비전도성물질이 질화규소 및 비도핑된 이산화규소 중 어느 하나인 것을 특징으로 하는 게이트 구조 형성방법.
- (a) 베이스 실리콘층위에 위치한 것으로 각 스태크는 하기 ⓐⓑⓒ 및 ⓓ를 포함하는 것으로된 1쌍의 게이트 스태크;ⓐ 상기 베이스실리콘층 위의 게이트 산화물층;ⓑ 상기 게이트 산화물층 위의 폴리실리콘 게이트층;ⓒ 상기 폴리실리콘 게이트층 위의 내화성 금속규화물층;ⓓ 상기 내화성 금속 규화물층위의 비도핑된 이산화규소캡(b) 상기 각 게이트 스태크의 측면과 그리고 상기 베이스실리콘층과 접촉상태로 있는 것으로서, 전도물로로 구성된 스페이서로서, 이때 상기 각 게이트 스태크의 각 측면은 상기 베이스 실리콘층에 직교하여 있는 상기 스페이서;(c) 전도물질로 구성된 상기 베이스실리콘층과 접촉상태로 있고, 그리고 상기 게이트 스태크쌍상이에 위치하는 컨택트플러그; 및(d) 상기 스페이서위의 상기 비도핑된 이산화규소 캡위에, 그리고 상기 컨택트 플러그와 접촉상태로 있는 도핑된 이산화규소층을 포함하는 것을 특징으로 하는 게이트구조.
- 제 47 항에 있어서, 상기 비전도성물질이 질화규소로 구성된 것을 특징으로 하는 게이트구조.
- 제 47 항에 있어서, 상기 비전도성물질이 비도핑된 이산화규소로 구성되고, 그리고 상기 각 스페이서는 상기 비도핑된 이산화규소캡의 각 것과 일체적으로 있는 것을 특징으로 하는 게이트구조.
- 자동정렬형 컨택트를 형성하는 방법이,(a) 반도체기판상에 서로 이격된 관계로 1쌍의 게이트스태크를 제공하는 단계로서, 상기 각 게이트스태크는 비도핑된 이산화규소층에 의해 피복되어 있는 상기 단계;(b) 상기 각 게이트스태크에 인접한 스페이서를 형성하는 단계;(c) 상기 게이트스태크쌍 위에 그리고 상기 반도체 기판위에 도핑된 이산화규소층을 형성하는 단계;(d) 상기 이산화규소층위에 포토레지스트층을 형성하는 단계;(e) 상기 포토레지스트층을 패턴화하는 단게; 및(f) 상기 게이트스태크쌍 사이에 있는 상기 도핑된 이산화규소층의 일부분을 선택적으로 제거하여 상기 포토레지스트층의 상기 패턴을 통해 상기 반도체기판상의 접촉면을 노출시키도록 하면서, 도핑된 실리콘 포토레지스트보다 상기 게이트스태크쌍 위의 상기 비도핑된 이산화규소층이 더없도록 제거하는 단계로서, 이때 상기 비도핑된 실리콘층은 상기 선택적인 제거공정에 대해 저항할 수 있게 되어져서 상기 컨택트가 상기 게이트스태크쌍 사이에 자동정렬되어지도록 되어진 단계를 포함하는 것을 특징으로 하는 자동정렬형 컨택트 형성방법.
- 제 50 항에 있어서, 상기 도핑된 이산화규소층의 상기 선택적인 제거가 상기 도핑된 이산화규소층을 하기 (a),(b),(c) 및 (d)의 내용으로 실행되는 플라즈마 에칭공정으로 에칭되는 것을 특징으로 하는 자동정렬형 컨택트 형성방법.(a) 약 1밀리코르 내지 약 400밀리토르의 온도범위;(b) 약 10℃ 내지 약 80℃의 리액터캐소드 온도범위;(c) 약 109/㎤ 내지 약 1013/㎤ 범위의 플라즈마 밀도 및(d) 불소첨가형 화학적 에칭제
- 제 51 항에 있어서, 상기 플라즈마 에칭공정중 반도체재료의 온도범위는 약 40℃ 내지 약 130℃인 것을 특징으로 하는 자동정렬형 컨택트 형성방법.
- 제 51 항에 있어서, 상기 불소첨가형 화학적 에칭제는 C2F6, CF4, C3F8, C4F10, C2F8, CH2F2, CHF3, C2HF5, 및 CH3F로 구성된 그룹으로부터 선택된 에칭제를 포함하는 것을 특징으로 하는 자동정렬형 컨택트 형성방법.
- 제 50 항에 있어서, 상기 플라즈마 에칭공정이 비도핑된 이산화규소에 대해서 보다 또는 반도체재료에 대해서 보다 도핑된 이산화규소에 대해 적어도 10배 더 높은 물질제거 속도로 실행되는 것을 특징으로 하는 자동정렬형 컨택트 형성방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/846,671 | 1997-04-30 | ||
US08/846,671 US6849557B1 (en) | 1997-04-30 | 1997-04-30 | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
PCT/US1998/002826 WO1998049719A1 (en) | 1997-04-30 | 1998-02-16 | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010006099A true KR20010006099A (ko) | 2001-01-26 |
KR100489978B1 KR100489978B1 (ko) | 2005-05-16 |
Family
ID=25298608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-1999-7009177A KR100489978B1 (ko) | 1997-04-30 | 1998-02-16 | 도핑처리된 이산화규소의 선택적인 에칭을 위한 에칭스톱제로서의 비도핑처리된 이산화규소 |
Country Status (7)
Country | Link |
---|---|
US (4) | US6849557B1 (ko) |
EP (1) | EP1004139A1 (ko) |
JP (1) | JP2001522531A (ko) |
KR (1) | KR100489978B1 (ko) |
AU (1) | AU6164698A (ko) |
TW (1) | TW507293B (ko) |
WO (1) | WO1998049719A1 (ko) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6849557B1 (en) | 1997-04-30 | 2005-02-01 | Micron Technology, Inc. | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
US7173339B1 (en) | 1998-06-22 | 2007-02-06 | Micron Technology, Inc. | Semiconductor device having a substrate an undoped silicon oxide structure and an overlaying doped silicon oxide structure with a sidewall terminating at the undoped silicon oxide structure |
US6117791A (en) | 1998-06-22 | 2000-09-12 | Micron Technology, Inc. | Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby |
US6875371B1 (en) | 1998-06-22 | 2005-04-05 | Micron Technology, Inc. | Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby |
US6486060B2 (en) * | 1998-09-03 | 2002-11-26 | Micron Technology, Inc. | Low resistance semiconductor process and structures |
US6432833B1 (en) | 1999-12-20 | 2002-08-13 | Micron Technology, Inc. | Method of forming a self aligned contact opening |
AU2761301A (en) * | 2000-01-03 | 2001-07-16 | Micron Technology, Inc. | Method of forming a self-aligned contact opening |
US6638843B1 (en) * | 2000-03-23 | 2003-10-28 | Micron Technology, Inc. | Method for forming a silicide gate stack for use in a self-aligned contact etch |
US6890863B1 (en) * | 2000-04-27 | 2005-05-10 | Micron Technology, Inc. | Etchant and method of use |
KR100750081B1 (ko) * | 2000-07-05 | 2007-08-21 | 마이크론 테크놀로지, 인크 | 도핑되지 않은 이산화규소와 질화규소 위의 도핑된이산화규소를 선택적으로 에칭시키는 방법 |
US6503841B1 (en) | 2000-07-07 | 2003-01-07 | Agere Systems Inc. | Oxide etch |
US6740601B2 (en) * | 2001-05-11 | 2004-05-25 | Applied Materials Inc. | HDP-CVD deposition process for filling high aspect ratio gaps |
JP2003023067A (ja) * | 2001-07-09 | 2003-01-24 | Tokyo Electron Ltd | ビアメタル層の形成方法およびビアメタル層形成基板 |
US6989108B2 (en) * | 2001-08-30 | 2006-01-24 | Micron Technology, Inc. | Etchant gas composition |
KR100726145B1 (ko) * | 2002-07-19 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
US6806535B2 (en) * | 2003-01-22 | 2004-10-19 | Macronix International Co., Ltd. | Non-volatile memory and fabricating method thereof |
US7141505B2 (en) * | 2003-06-27 | 2006-11-28 | Lam Research Corporation | Method for bilayer resist plasma etch |
US6903031B2 (en) * | 2003-09-03 | 2005-06-07 | Applied Materials, Inc. | In-situ-etch-assisted HDP deposition using SiF4 and hydrogen |
US20050098536A1 (en) * | 2003-11-12 | 2005-05-12 | Applied Materials, Inc. | Method of etching oxide with high selectivity |
US7344965B2 (en) * | 2003-12-10 | 2008-03-18 | International Business Machines Corporation | Method of etching dual pre-doped polysilicon gate stacks using carbon-containing gaseous additions |
KR100563487B1 (ko) * | 2003-12-31 | 2006-03-27 | 동부아남반도체 주식회사 | 반도체 소자의 금속배선 형성방법 |
US7858481B2 (en) * | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
WO2008086228A2 (en) | 2007-01-04 | 2008-07-17 | University Of Washington | Arrays and methods for guided cell patterning |
US8372756B2 (en) * | 2008-08-29 | 2013-02-12 | Air Products And Chemicals, Inc. | Selective etching of silicon dioxide compositions |
JP2012064713A (ja) * | 2010-09-15 | 2012-03-29 | Toshiba Corp | 半導体装置の製造方法 |
US8232607B2 (en) | 2010-11-23 | 2012-07-31 | International Business Machines Corporation | Borderless contact for replacement gate employing selective deposition |
US8735299B2 (en) * | 2011-03-03 | 2014-05-27 | Tokyo Electron Limited | Semiconductor device manufacturing method and computer-readable storage medium |
US8748252B1 (en) | 2012-11-26 | 2014-06-10 | International Business Machines Corporation | Replacement metal gate transistors using bi-layer hardmask |
US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
US9318574B2 (en) | 2014-06-18 | 2016-04-19 | International Business Machines Corporation | Method and structure for enabling high aspect ratio sacrificial gates |
TWI612671B (zh) | 2014-10-24 | 2018-01-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
US9570450B1 (en) | 2015-11-19 | 2017-02-14 | International Business Machines Corporation | Hybrid logic and SRAM contacts |
Family Cites Families (111)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56114355A (en) * | 1980-02-14 | 1981-09-08 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
US4381201A (en) | 1980-03-11 | 1983-04-26 | Fujitsu Limited | Method for production of semiconductor devices |
JPS5837949A (ja) | 1981-08-31 | 1983-03-05 | Toshiba Corp | 集積回路装置 |
US4489478A (en) | 1981-09-29 | 1984-12-25 | Fujitsu Limited | Process for producing a three-dimensional semiconductor device |
JPS6042821A (ja) | 1983-08-17 | 1985-03-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPS6063926A (ja) * | 1983-08-31 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
DE3443453A1 (de) | 1984-11-29 | 1986-05-28 | Varta Batterie Ag, 3000 Hannover | Explosionsgeschuetztes, dicht verschlossenes galvanisches element |
JPS61133666A (ja) | 1984-12-03 | 1986-06-20 | Nec Corp | 半導体装置の製造方法 |
US4807016A (en) | 1985-07-15 | 1989-02-21 | Texas Instruments Incorporated | Dry etch of phosphosilicate glass with selectivity to undoped oxide |
US4681657A (en) | 1985-10-31 | 1987-07-21 | International Business Machines Corporation | Preferential chemical etch for doped silicon |
EP0265584A3 (en) | 1986-10-30 | 1989-12-06 | International Business Machines Corporation | Method and materials for etching silicon dioxide using silicon nitride or silicon rich dioxide as an etch barrier |
US4753709A (en) | 1987-02-05 | 1988-06-28 | Texas Instuments Incorporated | Method for etching contact vias in a semiconductor device |
US4966865A (en) | 1987-02-05 | 1990-10-30 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
US4818335A (en) * | 1988-05-13 | 1989-04-04 | The United States Of America As Represented By The Director Of The National Security Agency | Tapered wet etching of contacts using a trilayer silox structure |
US5084417A (en) | 1989-01-06 | 1992-01-28 | International Business Machines Corporation | Method for selective deposition of refractory metals on silicon substrates and device formed thereby |
US5229311A (en) * | 1989-03-22 | 1993-07-20 | Intel Corporation | Method of reducing hot-electron degradation in semiconductor devices |
GB8907898D0 (en) | 1989-04-07 | 1989-05-24 | Inmos Ltd | Semiconductor devices and fabrication thereof |
US5429070A (en) | 1989-06-13 | 1995-07-04 | Plasma & Materials Technologies, Inc. | High density plasma deposition and etching apparatus |
GB2233820A (en) | 1989-06-26 | 1991-01-16 | Philips Nv | Providing an electrode on a semiconductor device |
US5208176A (en) | 1990-01-16 | 1993-05-04 | Micron Technology, Inc. | Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization |
JPH046146A (ja) | 1990-04-24 | 1992-01-10 | Hitachi Chem Co Ltd | 高温超電導体及びその製造法 |
US5022958A (en) | 1990-06-27 | 1991-06-11 | At&T Bell Laboratories | Method of etching for integrated circuits with planarized dielectric |
US5037777A (en) | 1990-07-02 | 1991-08-06 | Motorola Inc. | Method for forming a multi-layer semiconductor device using selective planarization |
US5298465A (en) | 1990-08-16 | 1994-03-29 | Applied Materials, Inc. | Plasma etching system |
JPH04239723A (ja) | 1991-01-23 | 1992-08-27 | Nec Corp | 半導体装置の製造方法 |
JPH0590221A (ja) | 1991-02-20 | 1993-04-09 | Canon Inc | 珪素化合物膜のエツチング方法及び該方法を利用した物品の形成方法 |
JP2923700B2 (ja) | 1991-03-27 | 1999-07-26 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
JPH04345054A (ja) | 1991-05-22 | 1992-12-01 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
JPH04360570A (ja) | 1991-06-06 | 1992-12-14 | Mitsubishi Electric Corp | 積層型半導体装置 |
US5269879A (en) | 1991-10-16 | 1993-12-14 | Lam Research Corporation | Method of etching vias without sputtering of underlying electrically conductive layer |
US5658425A (en) | 1991-10-16 | 1997-08-19 | Lam Research Corporation | Method of etching contact openings with reduced removal rate of underlying electrically conductive titanium silicide layer |
US5192703A (en) | 1991-10-31 | 1993-03-09 | Micron Technology, Inc. | Method of making tungsten contact core stack capacitor |
US5321286A (en) | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
US5210047A (en) | 1991-12-12 | 1993-05-11 | Woo Been Jon K | Process for fabricating a flash EPROM having reduced cell size |
US5423945A (en) | 1992-09-08 | 1995-06-13 | Applied Materials, Inc. | Selectivity for etching an oxide over a nitride |
US5150276A (en) | 1992-01-24 | 1992-09-22 | Micron Technology, Inc. | Method of fabricating a vertical parallel cell capacitor having a storage node capacitor plate comprising a center fin effecting electrical communication between itself and parallel annular rings |
US5323047A (en) * | 1992-01-31 | 1994-06-21 | Sgs-Thomson Microelectronics, Inc. | Structure formed by a method of patterning a submicron semiconductor layer |
US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
US5445712A (en) | 1992-03-25 | 1995-08-29 | Sony Corporation | Dry etching method |
EP0564136B1 (en) * | 1992-03-31 | 1998-06-03 | STMicroelectronics, Inc. | Method for planarization of an integrated circuit |
JP2742747B2 (ja) | 1992-05-29 | 1998-04-22 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタを有する多層半導体集積回路 |
US5286344A (en) | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
JP3097338B2 (ja) | 1992-08-14 | 2000-10-10 | 松下電器産業株式会社 | コンタクトホールの形成方法 |
US5362666A (en) | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
US5252517A (en) | 1992-12-10 | 1993-10-12 | Micron Semiconductor, Inc. | Method of conductor isolation from a conductive contact plug |
US5401681A (en) | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
US5312768A (en) | 1993-03-09 | 1994-05-17 | Micron Technology, Inc. | Integrated process for fabricating raised, source/drain, short-channel transistors |
JP3252518B2 (ja) | 1993-03-19 | 2002-02-04 | ソニー株式会社 | ドライエッチング方法 |
US5478772A (en) | 1993-04-02 | 1995-12-26 | Micron Technology, Inc. | Method for forming a storage cell capacitor compatible with high dielectric constant materials |
FR2711275B1 (fr) | 1993-10-15 | 1996-10-31 | Intel Corp | Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits. |
US5393704A (en) * | 1993-12-13 | 1995-02-28 | United Microelectronics Corporation | Self-aligned trenched contact (satc) process |
JPH07263415A (ja) | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 半導体装置の製造方法 |
US5685914A (en) | 1994-04-05 | 1997-11-11 | Applied Materials, Inc. | Focus ring for semiconductor wafer processing in a plasma reactor |
US5565384A (en) | 1994-04-28 | 1996-10-15 | Texas Instruments Inc | Self-aligned via using low permittivity dielectric |
US5430328A (en) * | 1994-05-31 | 1995-07-04 | United Microelectronics Corporation | Process for self-align contact |
JPH07335612A (ja) | 1994-06-13 | 1995-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5504041A (en) | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
US5482894A (en) | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
KR0161731B1 (ko) | 1994-10-28 | 1999-02-01 | 김주용 | 반도체소자의 미세콘택 형성방법 |
US6495470B2 (en) * | 1994-11-18 | 2002-12-17 | Intel Corporation | Contact and via fabrication technologies |
US5705427A (en) * | 1994-12-22 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad structure in an integrated circuit |
JPH08181121A (ja) | 1994-12-27 | 1996-07-12 | Sony Corp | 半導体装置の製造方法 |
JPH08250449A (ja) | 1995-03-09 | 1996-09-27 | Sony Corp | 半導体装置の接続孔の形成方法 |
JP3351183B2 (ja) | 1995-06-19 | 2002-11-25 | 株式会社デンソー | シリコン基板のドライエッチング方法及びトレンチ形成方法 |
KR0170312B1 (ko) | 1995-06-23 | 1999-02-01 | 김광호 | 고집적 dram 셀 및 그 제조방법 |
US5935877A (en) | 1995-09-01 | 1999-08-10 | Applied Materials, Inc. | Etch process for forming contacts over titanium silicide |
US5626716A (en) | 1995-09-29 | 1997-05-06 | Lam Research Corporation | Plasma etching of semiconductors |
US5643819A (en) | 1995-10-30 | 1997-07-01 | Vanguard International Semiconductor Corporation | Method of fabricating fork-shaped stacked capacitors for DRAM cells |
US5700731A (en) | 1995-12-07 | 1997-12-23 | Vanguard International Semiconductor Corporation | Method for manufacturing crown-shaped storage capacitors on dynamic random access memory cells |
US5736455A (en) | 1995-12-22 | 1998-04-07 | Micron Technology, Inc. | Method for passivating the sidewalls of a tungsten word line |
US5712202A (en) | 1995-12-27 | 1998-01-27 | Vanguard International Semiconductor Corporation | Method for fabricating a multiple walled crown capacitor of a semiconductor device |
US5685951A (en) | 1996-02-15 | 1997-11-11 | Micron Technology, Inc. | Methods and etchants for etching oxides of silicon with low selectivity in a vapor phase system |
US5792703A (en) | 1996-03-20 | 1998-08-11 | International Business Machines Corporation | Self-aligned contact wiring process for SI devices |
US5783496A (en) | 1996-03-29 | 1998-07-21 | Lam Research Corporation | Methods and apparatus for etching self-aligned contacts |
JPH09270461A (ja) | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
US5946568A (en) | 1996-05-17 | 1999-08-31 | Mosel Vitelic, Inc. | Self aligned method of fabricating a DRAM with improved capacitance |
US5908320A (en) | 1996-06-26 | 1999-06-01 | Lam Research Corporation | High selectivity BPSG:TiSi2 contact etch process |
US5990507A (en) | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
US5677227A (en) | 1996-09-09 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of fabricating single crown, extendible to triple crown, stacked capacitor structures, using a self-aligned capacitor node contact |
JPH10135425A (ja) | 1996-11-05 | 1998-05-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US5731130A (en) | 1996-11-12 | 1998-03-24 | Vanguard International Semiconductor Corporation | Method for fabricating stacked capacitors on dynamic random access memory cells |
US6362527B1 (en) * | 1996-11-21 | 2002-03-26 | Advanced Micro Devices, Inc. | Borderless vias on bottom metal |
US5747369A (en) | 1997-01-13 | 1998-05-05 | Chartered Semiconductor Manufacturing Ltd. | Formation of a capacitor using a sacrificial etch stop |
US5821594A (en) | 1997-02-25 | 1998-10-13 | Nec Corporation | Semiconductor device having a self-aligned type contact hole |
US6065481A (en) | 1997-03-26 | 2000-05-23 | Fsi International, Inc. | Direct vapor delivery of enabling chemical for enhanced HF etch process performance |
US5831899A (en) * | 1997-04-07 | 1998-11-03 | Integrated Device Technology, Inc. | Local interconnect structure and process for six-transistor SRAM cell |
US5817579A (en) | 1997-04-09 | 1998-10-06 | Vanguard International Semiconductor Corporation | Two step plasma etch method for forming self aligned contact |
US5780338A (en) | 1997-04-11 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits |
US5792689A (en) | 1997-04-11 | 1998-08-11 | Vanguard International Semiconducter Corporation | Method for manufacturing double-crown capacitors self-aligned to node contacts on dynamic random access memory |
US6849557B1 (en) | 1997-04-30 | 2005-02-01 | Micron Technology, Inc. | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
US6153490A (en) | 1997-07-01 | 2000-11-28 | Texas Instruments Incorporated | Method for forming integrated circuit capacitor and memory |
US5920796A (en) * | 1997-09-05 | 1999-07-06 | Advanced Micro Devices, Inc. | In-situ etch of BARC layer during formation of local interconnects |
US6074488A (en) | 1997-09-16 | 2000-06-13 | Applied Materials, Inc | Plasma chamber support having an electrically coupled collar ring |
US6183655B1 (en) | 1997-09-19 | 2001-02-06 | Applied Materials, Inc. | Tunable process for selectively etching oxide using fluoropropylene and a hydrofluorocarbon |
US6271542B1 (en) | 1997-12-08 | 2001-08-07 | International Business Machines Corporation | Merged logic and memory combining thin film and bulk Si transistors |
US6159862A (en) | 1997-12-27 | 2000-12-12 | Tokyo Electron Ltd. | Semiconductor processing method and system using C5 F8 |
US6124191A (en) | 1997-12-31 | 2000-09-26 | Intel Corporation | Self-aligned contact process using low density/low k dielectric |
US6171970B1 (en) | 1998-01-27 | 2001-01-09 | Texas Instruments Incorporated | Method for forming high-density integrated circuit capacitors |
US5897352A (en) | 1998-03-25 | 1999-04-27 | Vanguard International Semiconductor Corporation | Method of manufacturing hemispherical grained polysilicon with improved adhesion and reduced capacitance depletion |
US6174451B1 (en) | 1998-03-27 | 2001-01-16 | Applied Materials, Inc. | Oxide etch process using hexafluorobutadiene and related unsaturated hydrofluorocarbons |
US6165880A (en) | 1998-06-15 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits |
US6117791A (en) | 1998-06-22 | 2000-09-12 | Micron Technology, Inc. | Etchant with selectivity for doped silicon dioxide over undoped silicon dioxide and silicon nitride, processes which employ the etchant, and structures formed thereby |
US6277758B1 (en) | 1998-07-23 | 2001-08-21 | Micron Technology, Inc. | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher |
US5918120A (en) | 1998-07-24 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines |
US6254966B1 (en) | 1998-08-04 | 2001-07-03 | Victor Company Of Japan, Ltd. | Information recording mediums, supporter used in the mediums, manufacture methods of the supporter, manufacturing apparatus of the supporter and stampers for producing the mediums |
US6117788A (en) | 1998-09-01 | 2000-09-12 | Micron Technology, Inc. | Semiconductor etching methods |
US6432833B1 (en) | 1999-12-20 | 2002-08-13 | Micron Technology, Inc. | Method of forming a self aligned contact opening |
AU2761301A (en) | 2000-01-03 | 2001-07-16 | Micron Technology, Inc. | Method of forming a self-aligned contact opening |
US6337285B1 (en) | 2000-03-21 | 2002-01-08 | Micron Technology, Inc. | Self-aligned contact (SAC) etch with dual-chemistry process |
US6362109B1 (en) | 2000-06-02 | 2002-03-26 | Applied Materials, Inc. | Oxide/nitride etching having high selectivity to photoresist |
US6372605B1 (en) | 2000-06-26 | 2002-04-16 | Agere Systems Guardian Corp. | Additional etching to decrease polishing time for shallow-trench isolation in semiconductor processing |
-
1997
- 1997-04-30 US US08/846,671 patent/US6849557B1/en not_active Expired - Fee Related
- 1997-10-27 US US08/958,290 patent/US6551940B1/en not_active Expired - Lifetime
-
1998
- 1998-02-16 AU AU61646/98A patent/AU6164698A/en not_active Abandoned
- 1998-02-16 EP EP98906417A patent/EP1004139A1/en not_active Ceased
- 1998-02-16 TW TW087102108A patent/TW507293B/zh not_active IP Right Cessation
- 1998-02-16 WO PCT/US1998/002826 patent/WO1998049719A1/en active IP Right Grant
- 1998-02-16 KR KR10-1999-7009177A patent/KR100489978B1/ko not_active IP Right Cessation
- 1998-02-16 JP JP54694798A patent/JP2001522531A/ja active Pending
-
2000
- 2000-05-25 US US09/577,390 patent/US6479864B1/en not_active Expired - Lifetime
- 2000-05-25 US US09/579,402 patent/US6967408B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1004139A4 (en) | 2000-05-31 |
US6967408B1 (en) | 2005-11-22 |
JP2001522531A (ja) | 2001-11-13 |
KR100489978B1 (ko) | 2005-05-16 |
US6479864B1 (en) | 2002-11-12 |
TW507293B (en) | 2002-10-21 |
WO1998049719A1 (en) | 1998-11-05 |
US6849557B1 (en) | 2005-02-01 |
AU6164698A (en) | 1998-11-24 |
US6551940B1 (en) | 2003-04-22 |
EP1004139A1 (en) | 2000-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100489978B1 (ko) | 도핑처리된 이산화규소의 선택적인 에칭을 위한 에칭스톱제로서의 비도핑처리된 이산화규소 | |
EP0496614A1 (en) | Method for forming contact hole in process of manufacturing semiconductor device | |
US6444586B2 (en) | Method of etching doped silicon dioxide with selectivity to undoped silicon dioxide with a high density plasma etcher | |
US5654236A (en) | Method for manufacturing contact structure capable of avoiding short-circuit | |
US5935876A (en) | Via structure using a composite dielectric layer | |
KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
US5767019A (en) | Method for forming a fine contact hole in a semiconductor device | |
EP0050972B1 (en) | Method of manufacturing a semiconductor device with an interconnection electrode layer | |
US5966632A (en) | Method of forming borderless metal to contact structure | |
US6699792B1 (en) | Polymer spacers for creating small geometry space and method of manufacture thereof | |
KR100585084B1 (ko) | 반도체 소자의 셀프 얼라인 콘택 식각 방법 | |
JP4114215B2 (ja) | コンタクトホールの形成方法 | |
JP3902726B2 (ja) | 未ドープ二酸化ケイ素に対して選択的に高密度プラズマエッチング器でドープ二酸化ケイ素をエッチングする方法 | |
KR100432885B1 (ko) | 층간절연막 패턴 형성 방법 | |
KR100443244B1 (ko) | 자기정렬 콘택 형성방법 | |
CN117976614A (zh) | 半导体器件的形成方法 | |
KR100451492B1 (ko) | 반도체소자의콘택홀형성방법 | |
KR100370783B1 (ko) | 반도체 소자의 워드라인 스페이서 형성방법 | |
KR20020001113A (ko) | 반도체소자의 제조방법 | |
JPH06151352A (ja) | 半導体装置の製造方法 | |
KR20030057183A (ko) | 다단계 콘택홀 형성방법 | |
JPH07193126A (ja) | 半導体装置及びその製造方法 | |
KR19990021368A (ko) | 반도체 소자의 미세 콘택 제조 방법 | |
KR20000060947A (ko) | 반도체장치의 제조방법 | |
KR20020059161A (ko) | 반도체 소자의 비트라인 콘택 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130502 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20140418 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20150416 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20160418 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20170421 Year of fee payment: 13 |
|
EXPY | Expiration of term |