KR100429943B1 - 액티브 매트릭스형의 표시 장치 - Google Patents

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야마자키순페이
도라모토사토시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

레이저광을 조사하여 단결정으로 간주되는 영역(106)을 부분적으로 형성하고, 이 영역을 이용하여 적어도 채널 형성 영역(112)을 구성한다. 이와 같은 구성의 박막 트랜지스터는 단결정을 이용한 트랜지스터와 동일한 특성을 얻을 수 있다. 또한 이와 같은 박막 트랜지스터를 복수개 병렬로 접속함으로써, 채널폭을 크게 한 단결정 박막 트랜지스터와 실질적으로 등가인 특성을 얻을 수 있다.

Description

액티브 매트릭스형의 표시 장치{Active matrix type display device}
최근 유리나 석영 기판상에 박막 반도체를 이용한 트랜지스터(박막 트랜지스터라함)를 형성하는 기술이 연구되고 있다. 특히, 박막 반도체로서 비정질 규소(아몰퍼스 실리콘)를 이용한 기술이 실용화되어 액티브 매트릭스형의 액정 표시 장치 등에 이용되고 있다.
그러나, 비정질 규소를 이용한 박막 트랜지스터는 그 특성이 낮다는 문제가 있다. 예를 들어, 액티브 매트릭스형의 액정 표시 장치의 표시 기능을 개선하고자 하는 경우, 비정질 규소막을 이용한 박막 트랜지스터는 그 특성이 낮아 표시 기능의 개선을 달성할 수 없다.
또한, 비정질 규소막을 결정화시킨 결정성 규소막을 이용하여 박막 트랜지스터를 구성하는 기술이 공지되어 있다. 상기 기술은 비정질 규소막를 형성한 후, 가열처리를 하거나 레이저광을 조사하여, 비정질 규소막을 결정성 규소막으로 변환하는 단계를 포함한다. 비정질 규소막을 결정화시켜 얻은 결정성 규소막은 일반적으로 다결정 구조 혹은 미세결정(microcrystalline) 구조를 갖고 있다.
결정성 규소막을 이용하여 박막 트랜지스터를 구성한 경우, 비정질 규소막을 이용한 경우에 비해 훨씬 높은 특성을 얻을 수 있다. 예를 들어, 박막 트랜지스터의 특성을 평가하는 지표인 이동도를 살펴보면, 비정질 규소막을 이용한 박막 트랜지스터에서는 이동도가 1cm2/Vs 이하지만, 결정성 규소막을 이용한 박막 트랜지스터에서는 100 cm2/Vs 정도이다.
그러나, 비정질 규소막을 결정화하여 얻은 결정성 규소막은 다결정 구조를 갖고 있고, 결정 입계에 기인하는 여러 가지 문제가 있었다. 예를 들어, 결정 입계를 경유하여 이동하는 캐리어가 존재하므로, 박막 트랜지스터의 내압 (voltage resistance)이 크게 제한되는 문제가 있다. 또한, 고속 동작을 행하는 경우 등에 특성의 변화나 열화가 일어나기 쉽다는 문제가 있다. 또한, 결정 입계를 경유하여 이동하는 캐리어가 존재하므로, 박막 트랜지스터가 OFF 일때 리크전류(누설 전류)가 큰 문제가 있다.
또한, 액티브 매트릭스형의 액정 표시 장치를 보다 집적화된 형으로 구성하려고 하는 경우, 화소 영역만이 아니라 주변 회로도 단일 유리기판상에 형성하는 것이 바람직하다. 이와 같은 경우, 매트릭스 형상으로 수십만개 배치된 화소 트랜지스터를 구동하므로, 주변 회로에 배치된 박막 트랜지스터에는 대전류를 취급할수 있어야 한다.
대전류를 취급할 수 있는 박막 트랜지스터를 얻으려면 채널폭을 크게 한 구조를 채용해야 한다. 그러나 다결정 규소 박막 또는 미세결정 규소 박막을 이용한 박막 트랜지스터에서는, 그 채널폭을 넓게 하여도 내압 문제 때문에 대전류를 취급할 수 없다는 문제가 있었다. 또한 임계값 등의 변동이 커서 실용적이지 않다는 문제가 있다.
본 명세서에서 개시된 발명은 결정 입계의 영향을 받지 않는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 본 명세서에서 개시된 발명의 다른 목적은 내압이 크고, 따라서 대전류를 취급할 수 있는 박막 트랜지스터를 제공하는 것이다.
또한, 본 명세서에서 개시된 발명의 또 다른 목적은 특성의 열화나 변동이 없는 박막 트랜지스터를 제공하는 것이다.
도 1a 내지 도 1d 는 본 발명의 일실시예에 따른 박막 트랜지스터를 제작하는 공정을 도시한 도면.
도 2a 내지 도 2d 는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 제작하는 공정을 도시한 도면.
도 3 은 박막 트랜지스터 실시예의 구성을 도시한 도면.
도 4 는 시료의 가열 온도를 변화시킨 경우에 있어, 레이저광의 조사 에너지 밀도와 라만강도의 관계를 도시한 도면.
도 5 는 시료의 가열 온도를 변화시킨 경우에 있어, 레이저광의 조사 에너지 밀도와 라만 스펙트럼의 반최대치폭(full-width at half maximum)과의 관계를 도시한 도면.
도 6 은 단일의 기판상에 집적된 액정 전기-광학 장치의 예를 도시한 도면.
도 7 은 라만 스펙트럼의 일예를 도시한 도면.
도 8 은 박막 트랜지스터 실시예의 구성을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 유리기판 102 : 기초막(산화규소막)
103 : 규소막 107 : 게이트 절연막(산화규소막)
108 : 게이트 전극 109 : 양극 산화물층
110 : 소스 영역 111,113 : 오프셋 게이트 영역
114 : 드레인 영역 115 : 층간 절연막
116 : 소스 전극 117 : 드레인 전극
본 명세서에서 개시된 발명의 하나는 절연 표면을 구비한 기판상에 형성된 박막 규소 반도체를 이용한 반도체 장치로서,
상기 박막 규소 반도체는 실질적으로 단결정으로 간주되는 영역을 갖고, 상기 영역은 활성층의 적어도 일부를 구성하고 있으며,
상기 영역은 탄소 및 질소 원자를 1 x 1016cm-3∼ 5 x 1018cm-3의 농도로 포함하고, 산소 원자를 1 x 1017cm-3∼ 5 x 1019cm-3의 농도로 포함하고, 규소의 무쌍본드(the unpaired bonds in the silicon)를 중화하는 수소 원자를 1 x 1017cm-3∼ 5 x 1020cm-3의 농도로 포함한다.
상기 구성에 있어서, 실질적으로 단결정으로 간주되는 영역은, 단결정 규소 웨이퍼의 결정성과 동등하다고 인정되는 결정 구조를 갖는 박막 규소 반도체 영역을 의미한다. 구체적으로는, 실질적으로 단결정으로 간주되는 영역은 단결정 규소의 라만 스펙트럼과 비교하여 라만 스펙트럼의 강도비가 적어도 0.8 이고, 반최대치폭의 비(상대적인 값)가 2 이하이고, 또한 동시에 결정 입계가 실질적으로 존재하지 않는 영역으로 정의된다.
상기와 같은 실질적으로 단결정으로 간주되는 영역은 비정질 규소막을 출발막으로 하여, 가열이나 레이저광의 조사에 의해 얻을 수 있다. 특히 규소의 결정성을 조장하는 금속 원소를 도입함으로써, 큰 영역에 걸쳐서 상기 실질적으로 단결정으로 간주되는 영역을 비교적 용이하게 얻을 수 있다.
Ni 원소를 규소의 결정화를 조장하는 금속 원소로서 이용할 수 있다. 이 원소는 규소에 대해 진입형의 성질을 갖고 있고, 가열 처리나 레이저광의 조사를 행함으로써 규소막내로 확산해간다.
상기 금속 원소의 농도는 결정화가 종료된 최종적인 규소막내에서 1 x 1016∼5 x 1019cm-3농도로 포함되도록 하는 것이 중요하다. 상기 금속 원소의 농도가 1 x 1016cm-3이하이면, 결정화를 조장하는 효과를 얻을 수 없고, 그 농도가 5 x 1019cm-3이상이면, 반도체의 품질이 손상된다.
상술한 실질적으로 단결정으로 간주되는 영역을 규소 박막내에 형성하는데는 아래와 같은 방법이 있다. 먼저, 비정질 규소막을 유리기판이나 석영기판 상에 형성하고, 그후에 비정질 규소막의 표면에 니켈을 포함한 막을 형성한다. 상기 니켈을 포함한 막은 예를 들어 스퍼터법등에 의해 형성된 니켈 박막을 포함하는 것일 수 있고, 니켈을 함유한 용액을 비정질 규소막의 표면에 도포하여 니켈 원소가 비정질 규소막의 표면에 접하여 배치되는 방법을 채택될 수 있다.
비정질 규소막에 니켈 원소를 도입한 후 가열처리에 의해, 비정질 규소막을 결정화시킨다. 상기 가열처리는 니켈 원소의 작용에 의해 600℃ 이하의 온도에서 행할 수 있다. 기판으로서 유리기판을 이용한 경우에는, 상기 가열처리 온도를 가능한 낮게 하는 것이 바람직하지만, 결정화 공정의 효율을 고려한 경우, 500℃ 이상, 바람직하게는 550℃ 이상의 온도로 행하는 것이 유용하다. 또한, 기판으로서 석영 기판을 이용한 경우에는, 800℃ 이상의 온도에서 상기 가열 처리를 행할 수 있고, 단시간에 결정성 규소막을 얻을 수 있다. 상기 공정에서 얻어진 결정성 규소막은 다결정 또는 미세결정 상태를 갖고 있고, 막내에는 결정 입계가 존재하고 있다.
그래서, 450℃ 이상의 온도로 시료를 가열한 상태에서 레이저광을 조사하여 결정성을 국소적으로 향상한다. 상기 공정에 의해 실질적으로 단결정으로 간주되는 영역을 형성할 수 있다. 상기 레이저광을 조사할 때, 시료 또는 피조사면을 450℃ 이상의 온도로 가열하는 것이 중요하다. 상기 가열 온도는 450℃∼750℃, 특히 기판으로서 유리기판을 이용한 경우에는, 450℃∼600℃로 하는 것이 바람직하다.
또한, 실질적으로 단결정으로 간주되는 영역을 형성하는 다른 방법으로서, 비정질 규소막을 형성하고, 결정화를 조장하는 금속 원소를 도입하고, 가열처리 없이 레이저광을 조사하여, 실질적으로 단결정으로 간주되는 영역을 형성하는 방법이 있다. 상기 경우에도 레이저광의 조사시에 시료를 450℃∼ 750℃, 특히 기판으로서 유리기판을 이용하는 경우에는 450℃∼600℃ 온도로 가열하는 것이 중요하다.
상기 레이저광의 조사중에 시료를 가열하는 이유에 관해 설명한다. 제 4 도는 유리기판 상에 기저(base) 산화규소막을 형성하고, 그 위에 비정질 규소막을 형성하며, 또한 그 표면에 니켈 원소를 도입한 비정질 규소막에 대해 레이저광을 조사할 때의 라만 스펙트럼 강도를 도시한다. 그리고 각 점은, 레이저광을 조사할때 시료의 가열온도를 나타낸다.
제 4 도에서의 라만 강도는 단결정 규소 웨이퍼의 라만 스펙트럼 강도(Io)와 시료에 대한 라만 스펙트럼 강도(I)의 비율(I/Io)로 나타내는 상대값이다. 라만 스펙트럼의 강도는 제 7 도에 도시한 바와 같은 라만 스펙트럼의 강도의 최대값으로 정의된다. 일반적으로 단결정 규소 웨이퍼의 라만 스펙트럼 강도를 초과하는 라만 스펙트럼 강도를 갖는 결정 구조는 존재하지 않기 때문에, 제 4 도의 종축으로 도시되는 라만 강도의 최대값은 1 이다. 상기 라만 강도의 값이 1 에 가까울수록, 단결정에 가까운 구조를 갖는 것으로 이해할 수 있다.
제 5 도는 라만 스펙트럼의 반최대치폭과 레이저광의 조사 에너지 밀도의 관계를 서로 다른 시료의 가열온도에 대하여 플로팅한 것이다. 제 5 도의 종축에 도시된 반최대치폭은, 단결정 규소 웨이퍼에 대한 라만 스펙트럼 강도가 절반인 위치에서의 스펙트럼 폭(Wo)과 시료에 대하여 얻어진 라만 스펙트럼 강도가 절반인 위치에서의 스펙트럼 폭(W)의 비(W/Wo)로 나타내는 파라미터이다. 이들 W 나 Wo 는 제 7 도에 도시된 바와 같은 라만 스펙트럼의 강도가 1/2 인 위치에서의 스펙트럼의 폭으로서 정의된다. 일반적으로 폭이 좁고 경사도가 높은 라만 스펙트럼은 그 결정성이 뛰어난 것을 의미한다. 따라서, 일반적으로는 단결정 규소의 라만 스펙트럼의 폭이 가장 좁고, 예각을 이루게 된다. 또한 시료는, 제 4 도에 도시된 데이터를 얻은 시료와 동일한 것을 이용하였다.
따라서, 제 5 도에 도시된 반최대치폭은, 일반적으로는 1 이상의 값으로 된다. 또한 그 값이 1 에 가까울수록 단결정에 가까운 구조를 갖고 있는 것으로 이해할 수 있다. 제 5 도를 보면 명확해지듯이, 레이저광의 조사시에 시료의 가열온도를 높게 함으로써, 단결정에 가까운 결정성을 얻을 수 있다. 또한 상기 시료의 가열에 따른 효과는 500℃ 정도에서 포화하는 것이 이해된다. 제 5 도로부터, 안정하고 단결정에 가까운 결정성을 얻기 위해서는 400℃의 가열은 신뢰할 수 없고, 여유를 두고 450℃ 이상으로 가열하는 것이 바람직하다는 결론이다.
본 발명자들은, 제 4 도에 도시한 라만 강도가 0.8 이상이고, 또한 제 5 도에 도시한 라만 스펙트럼의 반최대치폭이 2.0 이하이고, 또한 그 영역내에 결정 입계가 실질적으로 존재하지 않는 경우, 해당 영역을 실질적으로 단결정으로 간주되는 영역으로 한다.
상기 실질적으로 단결정으로 간주되는 영역은, 플라즈마 CVD 법이나 감압열 CVD 법으로써 형성된 규소막을 출발막으로 하고, 이 막에는 탄소와 질소가 1 x 1016∼5 x 1018cm-3, 산소가 1 x 1017∼5 x 1019cm-3의 농도로 함유되어 있다. 또한 원리적으로 격자결함이 존재하기 때문에, 규소의 무쌍본드를 중화하기 위해 수소를 1 x 1017∼5 x 1020cm-3의 농도로 함유한다. 즉, 상기 실질적으로 단결정으로 간주되는 영역은 점결함을 갖고 있지만, 선결함이나 면결함은 갖지 않는 것이 특징이다. 또한, 이들 함유되어 있는 원소의 농도는 SIMS(2 차 이온분석법)으로 계측되는 최저값으로 정의된다.
상기 실질적으로 단결정으로 간주되는 영역은 일반적인 단결정 웨이퍼와는 다르다. 이것은, 상기 단결정으로 간주되는 영역이 CVD 법으로 형성되고, 그 두께가 대략 200∼2000Å 정도인 박막 반도체이기 때문이다.
본 발명의 다른 구성은, 절연 표면을 갖는 기판 상에 형성된 박막 규소 반도체를 이용한 반도체 장치로서,
상기 박막 규소 반도체는 실질적으로 단결정으로 간주되는 영역을 갖고, 상기 영역은 활성층의 적어도 일부를 구성하며,
상기 영역내에는 질소 및 산소 원자가 1 x 1016cm-3∼ 5 x 1018cm-3의 농도로 함유되고, 산소 원자가 1 x 1017cm-3∼ 5 x 1019cm-3의 농도로 함유되는 것을 특징으로 한다.
본 발명의 또 다른 구성은, 절연 표면을 갖는 기판상에 형성된 박막 규소 반도체를 이용한 반도체 장치로서,
상기 박막 규소 반도체는 실질적으로 단결정으로 간주되는 영역을 갖고, 상기 영역은 활성층의 적어도 일부를 구성하고 있으며,
상기 영역내에는 규소의 무쌍본드를 중화하고 있는 수소의 원자가 1 x 1017cm-3∼5 x 1020cm-3의 농도로 함유되는 것을 특징으로 한다.
본 발명의 또 다른 구성은, 절연 표면을 갖는 기판상에 형성된 박막 규소 반도체를 이용한 반도체 장치로서,
상기 박막 규소 반도체는 실질적으로 단결정으로 간주되는 영역을 갖고, 상기 영역은 활성층의 적어도 일부를 구성하며,
상기 영역내에는 탄소 및 질소 원자가 1 x 1016cm-3∼ 5 x 1018cm-3의 농도로 함유되고, 산소 원자가 1 x 1017cm-3∼5 x 1019cm-3의 농도로 함유되며, 규소의 무쌍본드를 중화하는 수소 원자가 1 x 1017cm-3∼5 x 1020cm-3의 농도로 함유되어 있고,상기 박막 규소 반도체의 두께는 평균적으로 200Å∼2000Å 인 것을 특징으로 한다.
본 발명의 또 다른 구성은, 절연 표면을 갖는 기판상에 형성된 박막 규소 반도체를 이용한 반도체 장치로서,
실질적으로 단결정으로 간주되는 결정 구조를 갖는 상기 박막 규소 반도체의 영역이 적어도 채널 형성 영역을 구성하고, 상기 채널 형성 영역내에는 탄소 및 질소 원자가 1 x 1016cm-3∼5 x 1018cm-3의 농도로 함유되고, 산소 원자가 1 x 1017cm-3∼5 x 1019cm-3의 농도로 함유되고, 규소의 무쌍본드를 중화하는 수소 원자가 1 x 1017cm-3∼5 x 1020cm-3의 농도로 함유되는 것을 특징으로 한다.
본 발명의 다른 구성은 반도체 장치의 제조 방법으로서,
절연 표면을 갖는 기판상에 형성된 규소 박막에 레이저광을 조사하여 실질적으로 단결정으로 간주되는 영역을 형성하는 공정을 포함하고, 상기 레이저광의 조사는 시료를 450℃∼750℃ 의 온도로 가열한 상태에서 행해지는 것을 특징으로 한다.
본 발명의 또 다른 구성은 반도체 장치로서,
복수의 박막 트랜지스터가 병렬로 접속된 구조를 갖고, 상기 복수의 박막 트랜지스터 각각은 적어도 채널 형성 영역내에 실질적으로 결정 입계가 존재하지 않는 구조를 갖는 것을 특징으로 한다.
본 발명의 또 다른 구성은 반도체 장치로서,
복수의 박막 트랜지스터가 병렬로 접속된 구성을 갖고, 상기 복수의 박막 트랜지스터 각각은 적어도 채널 형성 영역내에 실질적으로 결정 입계가 존재하지 않는 구조를 가지며,
상기 채널 형성내에는, 탄소 및 질소 원자가 1 x 1016cm-3∼5 x 1018cm-3의 농도로 함유되고, 산소 원자가 1 x 1017cm-3∼ 5 x 1019cm-3의 농도로 함유되고, 규소의 무쌍본드를 중화하는 수소 원자가 1 x 1017cm-3∼5 x 1020cm-3의 농도로 함유되는 것을 특징으로 한다.
본 발명의 또 다른 구성은 반도체 장치로서,
복수의 박막 트랜지스터가 병렬로 접속된 구조를 갖고, 상기 복수의 박막 트랜지스터 각각은 적어도 채널 형성 영역내에 실질적으로 결정 입계가 존재하지 않는 구조를 가지며,
상기 채널 형성 영역은 200Å∼2000Å 의 두께를 갖고,
상기 채널 형성 영역내에는, 탄소 및 질소 원자가 1 x 1016cm-3∼5 x 1018cm-3의 농도로 함유되고, 산소 원자가 1 x 1017cm-3의 농도로 함유되고, 규소의 무쌍본드를 중화하는 수소 원자가 1 x 1017cm-3∼5 x 1020cm-3의 농도로 함유되는 것을 특징으로 한다.
본 발명의 또 다른 구성은 반도체 장치로서,
복수의 박막 트랜지스터가 병렬로 접속된 구조를 갖고, 상기 복수의 박막 트랜지스터 각각은 적어도 채널 형성 영역의 실질적으로 단결정으로 간주되는 박막 규소 반도체로 구성되는 것을 특징으로 한다.
실질적으로 단결정으로 간주되는 박막 규소 반도체의 영역을 활성층으로 이용하는 박막 트랜지스터를 구성하여, 내압이 높고, 특성의 변동이나 열화가 없는 박막 트랜지스터를 얻을 수 있다.
또한, 박막 규소 반도체의 실질적으로 단결정으로 간주되는 영역을 활성층으로 이용하여 구성한 박막 트랜지스터를 복수개 병렬로 접속한 구성을 채용하여, 대전류를 취급할 수 있는 구성을 얻을 수 있다. 이와 같은 구성은, 채널폭을 크게 하는 것과 실질적으로 동일한 효과를 얻을 수 있다. 상기 구성을 채용하면, 단결정으로 간주되는 반도체로 구성한 트랜지스터와 동일한 특성을 얻을 수 있고, 높은 이동도, 큰 내압, 안정한 특성을 얻을 수 있다.
<실시예>
실시예 1
본 실시예는 기판으로서 유리기판(코닝 7059)을 이용하며, 상기 유리기판의 뒤틀림(변형) 온도보다 낮은 온도에서, 박막 트랜지스터를 제작하는 예이다. 코닝 7059 유리기판의 뒤틀림 온도는 593℃ 이고, 이 온도 이상의 온도에서의 가열처리는 유리기판의 축소나 변형을 초래하게 되어 바람직하지 않다. 특히 대형 액정 표시 장치에 이용하기 위해 큰 유리기판을 사용하는 경우에는, 유리기판의 축소나 변형의 영향은 현저하다.
그래서, 본 실시예의 박막 트랜지스터는 가열 처리 공정에서의 최고 온도를 600℃ 이하, 바람직하게는 550℃ 이하로 함으로써, 기판에 대한 열의 영향을 크게 저감시키는 것을 특징으로 한다.
제 1A 도 내지 1D 도는 본 실시예에 따른 박막 트랜지스터의 제작공정을 도시한다. 먼저 석영 기판(101)상에 기저막으로서 산화규소막(102)을 3000Å 의 두께로 스퍼터법에 의해 형성한다. 다음으로 비정질 규소막(103)을 500Å 의 두께로 플라즈마 CVD 법 또는 감압열 CVD 법에 의해 형성한다 (제 1A 도).
비정질 규소막(103)을 형성한 후, 600℃ 의 온도로 가열처리를 실시하여 비정질 규소막(103)을 결정화시킨다. 그리고, 레이저광을 조사하고, 104 로 도시한 영역을 중심으로 결정성장을 실시하여, 실질적으로 단결정으로 간주되는 영역 (106)을 얻는다. 상기 레이저광의 조사는 시료 또는 피조사면을 600℃의 온도로 가열하면서 행한다. 상기 레이저광의 조사는 제 1 도의 104 로 나타내는 영역에 대해 행하여지고, 그때, 104 로 나타내는 영역으로부터 주변으로 결정 성장이 진행해간다(제 1A 도).
상기 공정에서 비정질 규소막에 결정화를 조장하는 금속 원소를 도입하는 것이 효과적이다. 이렇게 함으로써 보다 큰 면적에 걸쳐서 실질적으로 단결정으로 간주되는 영역을 형성할 수 있다.
실질적으로 단결정으로 간주되는 영역(106)을 얻으면, 상기 영역을 이용하여 박막 트랜지스터의 활성층을 패터닝으로 형성한다. 활성층은 그 전체가 실질적으로 단결정으로 간주되는 영역내에 형성되는 것이 가장 바람직하다. 그러나, 활성층의 크기에 따라서는, 얻어지는 단결정 영역이 상대적으로 작고, 활성층 전체를 구성하는 것이 곤란한 경우도 있다. 이 경우에는 적어도 채널 형성 영역을 실질적으로 단결정으로 간주되는 영역으로 함으로써, 채널 형성 영역내에 결정 입계가 존재하지 않는 상태로 할 수 있다.
활성층을 형성하면, 게이트 절연막으로서 산화규소막(107)을 1000Å 의 두께로 플라즈마법으로 형성한다. 그리고, 스칸듐이 0.2% 함유된 알루미늄을 주성분으로 하는 막을 6000Å 의 두께로 형성한다. 다음에 상기 알루미늄을 주성분으로 하는 막을 패터닝함으로써, 게이트 전극(108)을 얻는다.
그리고, 주석산을 10% 함유한 에틸렌글리콜 용액내에서 게이트 전극(108)을 양극으로 하여 양극산화를 행함으로써, 산화물층(109)을 형성한다. 상기 산화물층(109)의 두께는 2000Å 정도로 한다. 상기 산화물층이 존재하므로 나중의 불순물 이온주입 공정에서 오프셋 게이트 영역을 형성할 수 있다.
다음, N 채널형의 박막 트랜지스터이면 인 이온을, P 채널형의 박막 트랜지스터이면 붕소 이온을 불순물 이온으로 하여 활성층에 주입한다. 상기 공정에 있어서, 게이트 전극(108)과 그 주변의 산화물층(109)이 마스크로 되고, 110 과 114 로 나타내는 영역에 불순물 이온이 주입된다. 그리고 불순물 이온이 주입된 110 영역은 소스 영역으로 형성되고 114 영역은 드레인 영역으로서 형성된다. 또한 게이트 전극(108) 주변의 산화물층(109)이 마스크로 되고, 오프셋 게이트 영역(111, 113)이 동시에 형성된다. 또한 채널 형성 영역(112)도 자기 정합적으로 형성된다(제 1C 도).
불순물 이온 주입공정의 종료후, 레이저광을 조사하여, 불순물 이온이 주입되어 손상된 활성층을 어닐링하고, 주입된 불순물을 활성화한다. 상기 공정은 적외선등의 강한 광을 조사함으로써 행하여도 무방하다.
더욱이 층간 절연막으로서 산화규소막(115)을 플라즈마 CVD 법으로 7000Å 의 두께로 막형성한다. 또한 구멍(hole) 개방 공정을 거쳐 소스 전극(116)과 드레인 전극(117)을 형성한다. 또한 350℃의 수소 분위기에서 가열처리를 행함으로써, 박막 트랜지스터를 완성시킨다(제 1D 도).
본 실시예에 개시된 박막 트랜지스터는 활성층이 실질적으로 단결정으로 간주되는 구조를 갖는 영역으로 구성되기 때문에, 결정 입계에 기인하는 내압이 낮은 문제나 리크 전류가 큰 문제를 해결할 수 있다.
실시예 2
본 실시예는 결정화를 조장하는 금속 원소를 비정질 규소막에 도입함으로써, 실질적으로 단결정으로 간주되는 결정 영역을 형성하고, 상기 결정성을 갖는 영역을 이용하여 박막 트랜지스터를 구성한 예를 보인다.
제 2A 도 내지 2D 도는 본 실시예에 따른 제작 공정을 도시한다. 먼저 유리기판(101)상에 기저막으로써 산화규소막(102)을 3000Å 의 두께로 스퍼터법에 의해 형성한다. 그리고 비정질 규소막(103)을 플라즈마 CVD 법 또는 감압열 CVD 법으로 1000Å의 두께로 형성한다. 그리고 비정질 규소막의 표면에 UV 산화법에 의해 극히 얇은 산화막(도시 안됨)을 형성한다. 상기 산화막은 나중의 용액 도포 공정에서 용액의 습윤성(wetting)을 개선하기 위한 것이다. 여기서 행하는 UV 산화공정은 산화성 분위기에서 UV 광을 조사함으로써 피조사면의 표면에 극히 얇은 산화막을 형성하는 것이다.
다음에 니켈 초산염 용액을 극히 얇은 산화막이 형성된 비정질 규소막(103)의 표면에 스핀코팅법에 의해 코팅하고, 니켈을 함유한 막(100)을 형성한다. 상기 막(100)이 존재하므로써 극히 얇은 산화막을 거쳐서 니켈 원소가 비정질 규소막에 접하여 배치된 상태로 된다.
상기 상태에서 550℃, 4 시간의 가열처리를 실시하여 비정질 규소막(103)을 결정성 규소막으로 변성시킨다. 여기서는 결정화를 조장하는 금속 원소인 니켈이 도입되어 있기 때문에, 550℃, 4 시간 정도의 가열처리로 결정성 규소막을 얻을 수 있다.
가열처리에 의해 결정성 규소막으로 변성된 규소막(103)을 얻으면, 레이저광을 조사함으로써, 제 2A 도 내지 2D 도의 104 로 나타내는 영역으로부터 결정성장을 행하게 한다. 본 실시예의 경우, 결정화를 조장하는 금속 원소인 니켈이 도입되어 있기 때문에, 106 으로 나타내는 바와 같은 실질적으로 단결정으로 간주되는 영역을 용이하게 얻을 수 있다.
이렇게 하여 제 2B 도에 도시된 바와 같은 결정으로 간주되는 영역(106)을 얻으면, 그 영역을 이용하여 박막 트랜지스터의 활성층을 형성한다. 또한, 니켈을 함유한 피막은 활성층의 형성전 또는 후에 제거된다.
활성층을 형성하면, 게이트 절연막(107)을 산화규소막으로 구성하고, 또한알루미늄을 주성분으로한 게이트 전극(108)과 그 주변의 산화물층(109)을 형성한다. 이들 제작 공정은 제 1 실시예에서 설명한 것과 동일하다.
이렇게 하여 제 2C 도에 도시한 상태를 얻으면, 불순물 이온의 주입을 행하고, 소스 영역(110)과 드레인 영역(114)의 형성을 행한다. 상기 공정에 있어서, 오프셋 게이트 영역(111 과 113)과 채널 형성 영역(112)은 자기 정합적으로 형성된다.
또한, 레이저광의 조사를 행하여, 불순물 이온의 주입시 발생한 손상을 어닐링하고, 주입된 불순물 이온을 활성화한다.
그리고 층간 절연막으로서 산화규소막(115)을 플라즈마법으로 형성하고, 구멍 개방 공정을 거쳐서, 소스 전극(116)과 드레인 전극(117)을 형성한다. 마지막으로 350℃의 수소 분위기에서 1 시간의 가열처리를 행하여, 제 2D 도에 도시된 박막 트랜지스터를 완성한다.
실시예 3
본 실시예는 대전류를 취급할 필요가 있는 박막 트랜지스터에 본 명세서에 개시된 발명이 채택된 구성에 관한 것이다. 예를 들어, 액티브 매트릭스형의 액정 표시 장치의 주변 회로에는, 수십만개 이상의 화소 트랜지스터를 구동하기 위해 대전류를 흐르게 할 수 있는 버퍼 증폭기(출력 임피던스가 낮은 전력 변환 회로)가 필요하다. 또한, 단일의 기판상에 표시 영역만이 아니고, 주변 회로 영역도 일체화하여 집적화하는 경우, 상기 버퍼 증폭기도 박막 트랜지스터로 구성할 필요가 있다.
이와 같은 버퍼 증폭기에 이용할 수 있는 박막 트랜지스터를 구성하려면 박막 트랜지스터의 채널 형성 영역의 폭을 수십 ㎛ 혹은 그 이상의 것으로 할 필요가 있다. 그러나 일반적인 다결정 또는 미세결정 구조를 갖는 결정성 규소막을 이용한 경우에는, 내압이 낮은 문제와 필요로 하는 버퍼 증폭기를 구성하는 것이 곤란하다는 문제가 있다. 또한 고속 동작의 경우에, 특성의 변화나 드리프트가 생기기 쉽다는 문제가 있다. 이것은 각 트랜지스터에 있어서 임계값이 변동하거나, 특성의 열화가 생기기 쉬운 것에 기인한다. 또한, 발열의 문제 및 발열의 영향으로 특성이 열화해 버리는 문제도 있다. 이들 문제는 활성층(특히 채널 형성 영역)에 결정 입계가 존재하고 있는 것이 주된 원인이다.
그래서, 본 실시예는, 실질적으로 단결정으로 간주되는 영역을 이용하여 채널 형성 영역을 구성한 박막 트랜지스터를 복수개 병렬로 접속하여, 큰 채널폭을 갖는 박막 트랜지스터와 동일한 대전류를 취급할 수 있는 구성을 제공하는 것이다.
본 실시예의 박막 트랜지스터를 제 3 도에 도시한다. 본 실시예는 3개의 박막 트랜지스터를 병렬로 접속한 구성을 도시한다. 제 3 도에 도시한 구성에서는 박막 트랜지스터 각각의 채널 형성 영역과 그 주변부를 구성하는 활성층을 실질적으로 단결정으로 간주되는 규소 반도체 박막으로 구성하고 있다.
제 3 도에서 106 로 나타내는 영역이 실질적으로 단결정으로 간주되는 영역이다. 실질적으로 단결정으로 간주되는 영역(106)은, 채널 형성 영역과 소스/드레인 영역의 일부를 포함하고 있다. 따라서, 채널 형성 영역만으로 되지 않고, 소스영역과 채널 형성 영역과의 경계면 및 그 근처, 드레인 영역과 채널 형성 영역과의 경계면 및 그 근처를 실질적으로 단결정으로 간주되는 구조로 할 수 있다.
이와 같은 구성을 채용한 경우, 결정 입계의 존재에 기인하는 문제를 해결할 수 있다. 즉, 내압이 낮은 문제, 특성이 열화되는 문제, 임계값이 변동하는 문제를 해결할 수 있다. 또한, 결정 입계를 경유하여 소스/드레인 사이를 이동하는 캐리어를 감소시킬 수 있기 때문에, OFF 전류를 감소시킬 수 있다.
제 3 도에 도시한 구성을 A-A' 에서 절단한 단면은 제 1D 도에 대응한다. 즉, 제 3 도는 제 1D 도에 도시한 박막 트랜지스터 3개를 병렬로 접속한 구성을 도시한다. 각 트랜지스터는 공통의 게이트 전극을 갖고, 소스 전극과 드레인 전극은 콘택트(305, 306)에 의해, 공통으로 배선되어 있다.
본 실시예에 도시된 구성을 채용한 경우, 각 박막 트랜지스터의 채널폭이 20 ㎛ 이더라도, 3개의 박막 트랜지스터를 병렬로 접속함으로써 60 ㎛의 채널폭을 갖는 박막 트랜지스터와 동일한 동작을 행할 수 있다.
본 실시예에서는 박막 트랜지스터 3개를 병렬로 접속한 예를 도시하였다. 그러나 병렬로 접속한 박막 트랜지스터의 수는 필요로 하는 수를 선택할 수 있다.
본 실시예에 도시된 바와 같은 구성을 채용함으로써, 단결정으로 간주되는 반도체를 이용한 박막 트랜지스터와 동등한 특성을 갖고, 대전류를 취급할 수 있는 박막 트랜지스터를 얻을 수 있다. 따라서, 고속 동작을 행할 수 있고, 게다가 특성의 열화나 변화가 없는 구성을 실현할 수 있다.
본 실시예에서 예시된 구성은 대전류를 흐르게 할 필요가 있는 회로, 예를들어, 액티브 매트릭스형인 액정 표시 장치의 주변 회로에 배치되는 버퍼 회로에 적합한 구성이라고 말할 수 있다.
실시예 4
제 6 도는, 본 명세서에 개시된 발명을 이용하는, 고정밀의 액티브 매트릭스형 액정 디스플레이 시스템의 구조를 도시한다. 제 6 도는, 한쌍의 기판간에 액정을 삽입되는 구성의 액정 디스플레이에서 적어도 한쪽의 기판상에, 통상적으로는 컴퓨터의 메인보드에 부착되는 반도체 칩을 부착하여, 소형화, 경량화, 박형화를 구현한 실시예를 도시한다.
이하, 제 6 도에 관하여 설명한다. 기판(15)은 액정 디스플레이의 기판이고, 그 기판(15) 위에는, TFT(11), 화소전극(12), 보조용량(13)으로 이루어진 화소가 다수 형성된 디스플레이 매트릭스 회로(14)와, 그것을 구동하기 위한 X 디코더/드라이버, Y 디코더/드라이버, XY 분기회로가 TFT 에 의해 형성되어 있다. 액티브 매트릭스 회로를 구동하기 위해서는 출력 임피던스가 낮은 버퍼 회로를 주변 회로에 배치할 필요가 있지만, 상기 버퍼 회로를 제 3 도에 도시한 회로를 이용하여 구성하는 것이 바람직하다.
다른 칩을 또한 기판(15)상에 부착된다. 이들 칩은 와이어-본딩법, COG(chip on glass)법 등에 의해 기판(15)상의 회로에 접속된다. 제 6 도에 있어서, 보정 메모리, 메모리, CPU, 및 입력 포트는 이와 같이 방식으로 부착된 칩이며, 그 외의 다양한 칩이 부착될 수 있다.
제 6 도에 있어서, 입력 포트는 외부에서 입력된 신호를 판독하고, 화상용 신호로 변환하는 회로이다. 보정 메모리는 액티브 매트릭스 패널에 고유한 것으로, 상기 패널의 특성에 입력 신호등을 일치시키기 위하여 상기 신호등을 보정하기 위하여 사용된다. 특히, 상기 보정 메모리는 각 화소 고유의 정보를 기억하기 위하여 불휘발성 메모리를 사용하며, 각 화소별로 보정을 수행한다. 즉, 전기 광학 장치의 화소에 점결함이 있는 경우, 점결함에 맞추어 보정한 신호를 그 점 주변의 화소에 전송하여, 점결함을 커버함으로써 결함을 두드러지지 않게 한다. 또한, 화소가 주변의 화소에 비해 어두운 경우, 그 화소에 대해 큰 신호를 보내어 주변의 화소와 같은 밝기로 되도록 한다. 화소의 결함 정보는 패널마다 다르므로 보정 메모리에 기억된 정보는 패널마다 다르다.
상기 CPU와 메모리의 기능은 통상의 컴퓨터의 것과 동일하게 기능하고, 특히 RAM 메모리가 각 화소에 대응한 화상 메모리로서 제공된다. 이들 칩은 모두 CMOS 형이다.
또한, 필요로 하는 집적 회로의 적어도 일부를 본 명세서에 개시된 발명을 이용하여 구성하여, 상기 시스템의 박막을 증가시킬 수 있다.
이 방식으로, 액정 디스플레이 기판에 CPU와 메모리를 형성하고, 단일 기판상에 간단한 개인용 컴퓨터와 같은 전자 장치를 구성하는 것은, 액정 표시 시스템을 소형화하고, 그 응용 범위를 넓힐 수 있기 때문에 바람직하다.
시스템화된 액정 디스플레이에 요구되는 회로에, 본 명세서에서 개시된 발명을 이용하여 제작된 박막 트랜지스터를 사용할 수 있다. 특히, 단결정으로 간주되는 영역을 이용하여 제작된 박막 트랜지스터를 아날로그 버퍼 회로나 그외 필요로 하는 회로에 이용하는 것은 대단히 바람직하다.
실시예 5
본 실시예는 제 8 도에 도시한 바와 같이 3 개의 박막 트랜지스터를 병렬로 접속한 구성에 관한 것이다. 제 8 도에 있어서, 804 로 표시되는 것이 공통의 활성층이고, 803 으로 표시되는 것이 활성층내에 형성되어 있는 단결정으로 간주되는 영역이다. 제 8 도에는 단결정으로 간주되는 3 개의 영역이 도시되어 있고, 상기 3 개의 단결정으로 간주되는 영역에 박막 트랜지스터 각각의 채널 형성 영역이 형성된다.
801 은 공통의 게이트 전극 및 게이트 배선이다. 805 는 공통의 소스 전극 및 소스 배선이다. 806 은 공통의 드레인 전극 및 드레인 배선이다. 그리고 802 로 표시되는 것이 소스/드레인 전극과 소스/드레인 영역간의 콘택트 부분이다.
본 명세서에서 개시된 발명을 이용함으로써, 결정 입계의 영향을 받지 않는 박막 트랜지스터를 얻을 수 있다. 그리고, 내압이 높고, 특성의 변동이 없고, 대전류를 취급할 수 있는 박막 트랜지스터를 얻을 수 있다. 또한 박막 트랜지스터의 동작이 결정 입계의 영향을 받지 않게 할 수 있으므로 OFF 전류를 작게할 수 있다.

Claims (62)

  1. 액티브 매트릭스형의 표시 장치에 있어서,
    기판상에 매트릭스 형태로 배치된 복수의 화소;
    상기 기판상의 복수의 화소를 구동하기 위한 구동 회로로서, 적어도 하나의 버퍼 회로를 포함하는, 상기 구동 회로;
    상기 적어도 하나의 버퍼 회로내 배치되는 적어도 2개의 트랜지스터;
    상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되는, 액티브 매트릭스형의 표시 장치.
  2. 액티브 매트릭스형의 표시 장치에 있어서,
    기판상에 매트릭스 형태로 배치된 복수의 화소;
    상기 기판상의 복수의 화소를 구동하기 위한 구동 회로;
    상기 구동 회로내 배치되는 적어도 2개의 트랜지스터;
    상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되는, 액티브 매트릭스형의 표시 장치.
  3. 액티브 매트릭스형의 표시 장치에 있어서,
    기판상에 매트릭스 형태로 배치된 복수의 화소;
    상기 기판상의 복수의 화소를 구동하기 위한 구동 회로로서, 적어도 하나의 버퍼 회로를 포함하는, 상기 구동 회로;
    상기 적어도 하나의 버퍼 회로내 배치되는 적어도 2개의 트랜지스터;
    상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되고, 상기 채널 형성 영역 각각은 선결함 또는 면결함을 갖지 않는, 액티브 매트릭스형의 표시 장치.
  4. 액티브 매트릭스형의 표시 장치에 있어서,
    기판상에 매트릭스 형태로 배치된 복수의 화소;
    상기 기판상의 복수의 화소를 구동하기 위한 구동 회로;
    상기 구동 회로내 배치되는 적어도 2개의 트랜지스터;
    상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되고, 선결함 또는 면결함을 갖지 않는, 액티브 매트릭스형의 표시 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 액티브 매트릭스형의 표시 장치는 메모리를 포함하는 액티브 매트릭스형의 표시 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 액티브 매트릭스형의 표시 장치는 디코더를 포함하는 액티브 매트릭스형의 표시 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 액티브 매트릭스형의 표시 장치는 디스플레이 시스템을 포함하는 액티브 매트릭스형의 표시 장치.
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  16. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 적어도 2개의 트랜지스터의 적어도 채널 형성 영역은 단결정으로 간주되는 영역에 제공되며, 상기 단결정으로 간주되는 영역은 규소를 포함하는, 액티브 매트릭스형의 표시 장치.
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  28. 제1항 내지 제4항 중 어느 한 항에 있어서, 액티브 매트릭스형의 표시 장치가 액정 표시 장치인 액티브 매트릭스형의 표시 장치.
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  32. 제1항 또는 제2항에 있어서, 상기 채널 형성 영역에는 선결함 또는 면결함이 없는 액티브 매트릭스형의 표시 장치.
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  34. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 채널 형성 영역에는 점결함이 있는 액티브 매트릭스형의 표시 장치.
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  56. 액티브 매트릭스형의 표시 장치에 있어서,
    절연 표면상에 배치되는 중앙 처리 유닛;
    상기 액티브 매트릭스형 표시 장치내 버퍼 회로의 상기 절연 표면에 배치되는 적어도 2개의 트랜지스터;
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되는, 액티브 매트릭스형의 표시 장치.
  57. 액티브 매트릭스형의 표시 장치에 있어서,
    절연 표면상에 배치되는 메모리;
    상기 액티브 매트릭스형 표시 장치내 버퍼 회로의 상기 절연 표면에 배치되는 적어도 2개의 트랜지스터;
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되는, 액티브 매트릭스형의 표시 장치.
  58. 액티브 매트릭스형의 표시 장치에 있어서,
    절연 표면상의 입력 포트;
    상기 액티브 매트릭스형 표시 장치내 버퍼 회로의 상기 절연 표면에 배치되는 적어도 2개의 트랜지스터;
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터의 게이트 전극에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 게이트 배선;
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 소스 배선; 및
    상기 절연 표면상에 배치되고, 상기 적어도 2개의 트랜지스터 각각의 소스 및 드레인 중 다른 하나에서 상기 적어도 2개의 트랜지스터와 연결되는 공통 드레인 배선을 포함하고,
    상기 적어도 2개의 트랜지스터를 상기 공통 게이트 배선, 상기 공통 소스 배선 및 상기 공통 드레인 배선에 의하여 상호 연결함으로써, 상기 적어도 2개의 트랜지스터가 상호 병렬로 연결되며,
    상기 적어도 2개의 트랜지스터의 채널 형성 영역은 적어도 2개의 분리된 반도체 층에 각각 제공되는, 액티브 매트릭스형의 표시 장치.
  59. 제56항 내지 제58항 중 어느 한 항에 있어서, 적어도 상기 채널 영역이 단결정으로 간주되는 영역에 배치되며, 상기 단결정으로 간주되는 영역은 규소를 포함하는, 액티브 매트릭스형의 표시 장치.
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  62. 제56항 내지 제58항 중 어느 한 항에 있어서, 상기 채널 형성 영역에 점결함이 있는 액티브 매트릭스형의 표시 장치.
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