KR20140028999A - 평판표시장치 - Google Patents
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Abstract
본 발명의 평판표시장치는 어레이 기판 내에 게이트 드라이버(gate driver)를 직접 실장시킨 게이트 인 패널(Gate In Panel; GIP) 방식의 평판표시장치에 있어서, 큰 사이즈(large size)를 가진 GIP 회로부 박막 트랜지스터에 이동도가 크고 기생용량(parasitic capacitance)이 작은 산화물 반도체를 적용하여 코플라나(coplanar) 구조의 박막 트랜지스터 레이아웃(layout)을 최적화함으로써 GIP 회로부 박막 트랜지스터의 성능을 향상시키는 동시에 내로우 베젤(narrow bezel)을 구현하기 위한 것으로, 화상이 표시되는 액티브 영역과 게이트 드라이버가 실장되는 GIP 회로부로 구분되는 어레이 기판; 상기 어레이 기판과 대향하여 합착되는 컬러필터 기판; 상기 GIP 회로부의 어레이 기판 위에 산화물 반도체로 형성되는 액티브층; 게이트절연막을 개재하여 상기 액티브층 상부에 지그재그 형태로 형성되는 게이트전극; 상기 게이트전극이 형성된 어레이 기판 위에 형성되며, 상기 게이트전극 외부의 액티브층을 노출시키는 제 1, 제 2 콘택홀을 포함하는 보호막; 및 상기 보호막 위에 형성되며, 상기 제 1 콘택홀과 제 2 콘택홀을 통해 각각 상기 액티브층의 소오스영역과 드레인영역에 전기적으로 접속하는 소오스전극과 드레인전극을 포함하며, 상기 제 1 콘택홀과 제 2 콘택홀은 각각 상기 게이트전극 외부의 액티브층 상측과 하측에 위치하며, 상기 지그재그 형태의 게이트전극 사이에 상기 소오스영역과 드레인영역이 교대로 엇갈리게 배치되는 것을 특징으로 한다.
Description
본 발명은 평판표시장치에 관한 것으로, 보다 상세하게는 어레이 기판 내에 산화물 반도체 박막 트랜지스터를 이용한 게이트 드라이버를 직접 실장시킨 게이트 인 패널(Gate In Panel; GIP) 방식의 평판표시장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.
이러한 평판표시장치 분야에서, 지금까지는 가볍고 전력소모가 적은 액정표시장치(Liquid Crystal Display Device; LCD)가 가장 주목 받는 디스플레이 장치였지만, 유기전계발광 디스플레이장치는 자체발광형이기 때문에 상기 액정표시장치에 비해 시야각과 명암비 등이 우수하며 백라이트(backlight)가 필요하지 않기 때문에 경량 박형이 가능하고, 소비전력 측면에서도 유리하여 최근 개발이 활발하게 전개되고 있다.
다만, 여기서는 설명의 편의를 위해 평판표시장치 중 하나로 액정표시장치를 예를 들어 설명하기로 한다.
일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 그 화소들의 광투과율을 조절함으로써, 원하는 화상을 표시하는 표시장치이다.
이를 위해, 상기 액정표시장치에는 화소들이 매트릭스 형태로 배열되는 액정표시패널과 상기 화소들을 구동하기 위한 구동회로부가 구비된다.
액정표시패널은 박막 트랜지스터 어레이(thin film transistor array)가 형성된 어레이 기판과 컬러필터(color filter)가 형성된 컬러필터 기판이 균일한 셀갭(cell gap)이 유지되도록 합착되고, 상기 어레이 기판과 컬러필터 기판 사이의 셀갭에 액정층이 형성되어 이루어진다.
이때, 상기 어레이 기판과 컬러필터 기판의 대향하는 표면에는 배향막이 형성되고, 러빙이 실시되어 상기 액정층의 액정이 일정한 방향으로 배열되도록 한다.
또한, 상기 어레이 기판과 컬러필터 기판은 화소부의 외곽을 따라 형성되는 실패턴에 의해 합착되며, 합착된 상기 어레이 기판과 컬러필터 기판의 외면에는 편광판과 위상차판 등이 구비되며, 이와 같은 다수의 구성요소를 선택적으로 구성함으로써, 빛의 진행상태를 바꾸거나 굴절률을 변화시켜 높은 휘도와 콘트라스트 특성을 갖는 액정표시패널이 구성된다.
이하, 상기와 같이 구성되는 액정표시장치를 도면을 참조하여 상세히 설명한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 예시도이다.
도면에 도시된 바와 같이, 일반적인 액정표시장치는 액정표시패널(10) 및 상기 액정표시패널(10)의 화상구현에 필요한 각종 신호를 공급하는 구동회로부(30)로 이루어져 있다.
이때, 상기 액정표시패널(10)은 액정층 및 상기 액정층을 사이에 두고 나란히 합착된 제 1 기판 및 제 2 기판으로 이루어지며, 어레이 기판이라 불리는 상기 제 1 기판 내면에는 액정구동을 위한 어레이 요소가 구비된다. 즉, 상기 어레이 기판에는 복수의 게이트라인(16)과 데이터라인(17)이 교차 배열되어 매트릭스 형태의 화소를 정의하고, 이들의 교차점마다 박막 트랜지스터가 구비되어 각 화소에 형성된 화소전극과 일대일로 대응하여 연결된다.
또한, 컬러필터 기판이라 불리는 제 2 기판 내면에는 컬러구현을 위한 컬러필터를 비롯해서 액정층을 사이에 두고 상기 화소전극과 대향되는 공통전극 등의 컬러필터 요소가 구비되며, 그 결과 액정층을 비롯한 화소전극 및 공통전극은 액정 커패시터를 이루게 된다.
다음으로 구동회로부(30)는 타이밍 컨트롤러(timing controller)(35)와 게이트 드라이버(gate driver)(31) 및 데이터 드라이버(data driver)(32)를 포함하며, 그 외에도 인터페이스(interface), 기준전압생성부, 전원전압생성부 등이 갖추어 진다.
이때, 상기 인터페이스는 퍼스널컴퓨터 등의 외부구동시스템과 타이밍 컨트롤러(35)를 중계하고, 타이밍 컨트롤러(35)는 인터페이스로부터 전달된 영상 및 제어신호를 이용해서 게이트 드라이버(31)로 공급되는 프레임제어신호와 데이터 드라이버(32)로 전달되는 영상데이터 및 화상제어신호를 각각 생성한다.
그리고, 상기 게이트 드라이버(31)와 데이터 드라이버(32)는 각각 게이트라인(16)과 데이터라인(17)이 연결될 수 있도록 TCP(Tape Carrier Package) 등을 매개로 액정표시패널(10)의 서로 인접한 두 가장자리에 부착되며, 이중 게이트 드라이버(31)는 타이밍 컨트롤러(35)의 프레임제어신호에 응답해서 매 프레임(frame) 별로 게이트라인(16)을 순차적으로 인에이블(enable) 시키기 위한 게이트신호를 생성함으로써 게이트라인(16)별 박막 트랜지스터의 온/오프(on/off)를 제어하고, 데이터 드라이버(32)는 타이밍 컨트롤러(35)로부터 입력되는 영상데이터 및 화상제어신호에 응답해서 영상데이터에 대응되는 기준전압들을 선택한 후 데이터라인(17)으로 공급한다.
이에 따라 게이트 드라이버(31)의 게이트신호에 의해 각 게이트라인(16) 별로 선택된 박막 트랜지스터가 온(on) 되면 데이터 드라이버(32)의 데이터신호가 해당 박막 트랜지스터를 통해 화소로 전달되고, 이에 따른 화소전극과 공통전극 사이의 전기장에 의해 액정이 구동된다. 이 과정 중에 기준전압생성부는 데이터 드라이버(32)의 DAC(Digital To Analog Converter) 기준전압을 생성하고, 전원전압생성부는 구동회로부(35)의 각 요소들에 대한 동작전원과 액정표시패널(10)의 공통전극으로 전달되는 공통전압을 공급한다.
한편, 일반적인 액정표시장치는 전도채널(conductive channel) 역할을 담당하는 반도체층의 물질종류에 따라 비정질 실리콘(amorphous silicon) 박막 트랜지스터와 다결정 실리콘(polycrystalline silicon) 박막 트랜지스터를 주로 사용하고 있다. 그리고, 이중 비정질 실리콘을 박막 트랜지스터의 반도체층으로 사용하는 경우에는 게이트 드라이버(31)와 데이터 드라이버(32)는 도면에 나타난 것처럼 액정표시패널(10)과 별도로 제조되어 TAB(Tape Automated Bonding) 방식을 통해 게이트라인(16)과 데이터라인(17)에 각각 접속되는 것이 일반적이다.
이와 같이 상기 비정질 실리콘 박막 트랜지스터를 구비한 액정표시장치는 게이트 드라이버(31)와 데이터 드라이버(32)를 별도로 제작하여 TAB 방식을 통해 액정표시패널(10)에 부착하여야 하기 때문에 비용 및 공정이 증가하게 된다.
최근 고해상도 모델의 베젤(bezel) 축소 및 비용 저감의 요구가 증대됨에 따라 상기 게이트 드라이버를 액정표시패널에 내장한 게이트 인 패널(Gate In Panel; GIP) 방식의 액정표시장치가 개발되고 있다.
이때, 상기 내장형 게이트 드라이버에 구비된 박막 트랜지스터(이하, GIP 회로부 박막 트랜지스터라 함)들은 액정표시패널 등에 구비되는 박막 트랜지스터와는 달리 큰 사이즈(large size)를 가져 많은 면적을 차지하는 한편, 신뢰성 확보를 위해 여러 개의 박막 트랜지스터가 연결된 형태로 레이아웃(layout)을 구성하는데, 기존의 GIP 회로부 박막 트랜지스터는 바텀 게이트(bottom gate) 구조 중 백 채널 에치(Back Channel Etch; BCE) 타입을 주로 채택하고 있다.
하지만, 점차적으로 고해상도, 대화면, 고속구동의 제품이 요구되면서 이동도가 큰 산화물 반도체(oxide semiconductor) 박막 트랜지스터를 필요로 하게 되었고, 이 경우 전술한 BCE 구조가 아닌 에치 스타퍼(Etch Stopper; ES) 구조가 많이 사용되고 있다.
도 2 및 도 3은 일반적인 GIP 방식의 액정표시장치에 있어, GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도로써, 예를 들어 2개의 박막 트랜지스터가 연결된 GIP 회로부 박막 트랜지스터의 레이아웃을 나타내고 있다.
이때, 상기 도 2는 BCE 구조의 GIP 회로부 박막 트랜지스터의 레이아웃 일부를 개략적으로 나타내고 있으며, 상기 도 3은 ES 구조의 GIP 회로부 박막 트랜지스터의 레이아웃 일부를 개략적으로 나타내고 있다.
상기 도면들을 참조하면, 바텀 게이트 구조의 박막 트랜지스터는 기판 위에 게이트전극(21', 21")과 게이트절연막(미도시)이 형성되고, 상기 게이트절연막 위에 산화물 반도체로 이루어진 액티브층(24', 24")이 형성되게 된다. 그리고, 상기 액티브층(24', 24") 위에 소오스/드레인전극(22',22", 23',23")이 형성되게 되는데, 이때 상기 소오스/드레인전극(22',22", 23',23")을 증착하고 식각하는 과정에서 그 하부의 액티브층(24', 24")이 손상을 받아 변성이 되는 경우가 있다.
이에 따라 상기 ES 구조의 GIP 회로부 박막 트랜지스터는 상기 액티브층(24") 상부에 에치 스타퍼(25)를 추가로 형성하게 되는데, 이 경우 에치 스타퍼(25)에 의해 박막 트랜지스터의 채널 길이(L")가 증가(L' → L")하는 단점이 있다.
이때, 동일한 성능을 나타내기 위해서는 채널 길이(L")의 증가에 비례해서 채널 폭(W")도 증가(W' → W")시켜야 하며, 그 결과 큰 사이즈를 가진 GIP 회로부 박막 트랜지스터가 차지하는 면적이 증가하여 베젤 폭이 증가하게 된다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 박막 트랜지스터 어레이 기판 내에 산화물 반도체 박막 트랜지스터를 이용한 게이트 드라이버를 직접 실장시킨 게이트 인 패널(Gate In Panel; GIP) 방식의 평판표시장치를 제공하는데 목적이 있다.
본 발명의 다른 목적은 상기 GIP 방식의 평판표시장치에 있어, GIP 회로부 박막 트랜지스터에 코플라나(coplanar) 구조를 적용하여 박막 트랜지스터 레이아웃(layout)을 최적화한 평판표시장치를 제공하는데 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적을 달성하기 위하여, 본 발명의 평판표시장치는 화상이 표시되는 액티브 영역과 게이트 드라이버가 실장되는 GIP 회로부로 구분되는 어레이 기판; 상기 어레이 기판과 대향하여 합착되는 컬러필터 기판; 상기 GIP 회로부의 어레이 기판 위에 산화물 반도체로 형성되는 액티브층; 게이트절연막을 개재하여 상기 액티브층 상부에 지그재그 형태로 형성되는 게이트전극; 상기 게이트전극이 형성된 어레이 기판 위에 형성되며, 상기 게이트전극 외부의 액티브층을 노출시키는 제 1, 제 2 콘택홀을 포함하는 보호막; 및 상기 보호막 위에 형성되며, 상기 제 1 콘택홀과 제 2 콘택홀을 통해 각각 상기 액티브층의 소오스영역과 드레인영역에 전기적으로 접속하는 소오스전극과 드레인전극을 포함하며, 상기 제 1 콘택홀과 제 2 콘택홀은 각각 상기 게이트전극 외부의 액티브층 상측과 하측에 위치하며, 상기 지그재그 형태의 게이트전극 사이에 상기 소오스영역과 드레인영역이 교대로 엇갈리게 배치되는 것을 특징으로 한다.
이때, 상기 액티브층은 비정질 아연 산화물 반도체로 이루어진 것을 특징으로 한다.
상기 게이트전극의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되며, 상기 게이트전극에 의해 소오스영역과 드레인영역이 분리되는 것을 특징으로 한다.
상기 액티브층에 의해 복수의 채널이 서로 평행하게 연결되는 것을 특징으로 한다.
상기 액티브층은 채널이 위치하는 직사각형 형태의 제 2 영역 및 상기 제 2 영역의 중앙 상부로부터 돌출된 직사각형 형태로 제 1 영역으로 이루어지는 것을 특징으로 한다.
이때, 상기 액티브층은 전체적으로 직사각형 형태에서 상기 제 1 영역이 위치하는 액티브층 상부의 좌우 산화물 반도체가 제거된 형태를 가지는 것을 특징으로 한다.
이때, 상기 액티브층의 제 1 영역 하부에는 좌우 소오스영역을 제외한 상태에서 산화물 반도체가 제거된 제 1 오픈영역이 형성되며, 상기 액티브층의 제 2 영역 하부 좌우에는 드레인영역을 제외한 상태에서 산화물 반도체가 제거된 제 2 오픈영역이 형성되는 것을 특징으로 한다.
이때, 상기 지그재그 형태의 게이트전극은, 상기 채널의 길이방향과 수직한 방향의 게이트전극은 그 일단이 상기 액티브층의 제 2 영역을 벗어나도록 상부로 연장되는 한편, 상기 채널의 길이방향과 수평한 방향의 게이트전극은 상, 하부에서 각각 상기 액티브층의 제 1, 제 2 오픈영역 내에 배치되도록 형성되는 것을 특징으로 한다.
상기 제 1, 제 2 콘택홀은 상기 제 1, 제 2 오픈영역 외부에 위치하여 상기 제 1, 제 2 오픈영역 외부의 액티브층을 노출시키는 것을 특징으로 한다.
이때, 상기 제 1 콘택홀은 상기 제 1 오픈영역 상측의 액티브층을 노출시키며, 상기 제 2 콘택홀은 상기 제 2 오픈영역 하측의 액티브층을 노출시키는 것을 특징으로 한다.
상기 게이트전극과 상기 소오스/드레인전극 사이에는 오버랩이 없는 것을 특징으로 한다.
상기 소오스전극이나 드레인전극 또는 소오스/드레인전극이 게이트전극과 오버랩 하는 것을 특징으로 한다.
이때, 상기 소오스전극이나 드레인전극 또는 소오스/드레인전극은 게이트전극 쪽으로 연장되어 제 1 연장부나 제 2 연장부 또는 제 1, 제 2 연장부를 구성하며, 이러한 제 1 연장부나 제 2 연장부 또는 제 1, 제 2 연장부는 상기 게이트전극과 오버랩되는 것을 특징으로 한다.
상술한 바와 같이, 본 발명에 따른 평판표시장치는 박막 트랜지스터 어레이 기판 내에 게이트 드라이버를 직접 실장시킴으로써 비용 및 공정을 절감시키는 효과를 제공한다.
또한, 본 발명은 상기 GIP 방식의 평판표시장치에 있어, 큰 사이즈(large size)를 가진 GIP 회로부 박막 트랜지스터에 이동도가 크고 기생용량(parasitic capacitance)이 작은 산화물 반도체를 적용하여 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화함으로써 GIP 회로부 박막 트랜지스터의 성능을 향상시키는 동시에 내로우 베젤(narrow bezel)을 구현하는 효과를 제공한다.
도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 예시도.
도 2 및 도 3은 일반적인 GIP 방식의 액정표시장치에 있어, GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 4는 본 발명에 따른 GIP 방식의 액정표시장치의 구조를 개략적으로 나타내는 예시도.
도 5는 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 6은 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 7은 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 단면도.
도 8a 내지 도 8d는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 제조방법을 순차적으로 나타내는 평면도.
도 9a 내지 도 9d는 상기 도 7에 도시된 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 제조방법을 순차적으로 나타내는 단면도.
도 10 내지 도 12는 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃들을 예를 들어 나타내는 평면도.
도 2 및 도 3은 일반적인 GIP 방식의 액정표시장치에 있어, GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 4는 본 발명에 따른 GIP 방식의 액정표시장치의 구조를 개략적으로 나타내는 예시도.
도 5는 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 6은 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도.
도 7은 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 단면도.
도 8a 내지 도 8d는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 제조방법을 순차적으로 나타내는 평면도.
도 9a 내지 도 9d는 상기 도 7에 도시된 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 제조방법을 순차적으로 나타내는 단면도.
도 10 내지 도 12는 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃들을 예를 들어 나타내는 평면도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 평판표시장치의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다.
도 4는 본 발명에 따른 액정표시장치의 구조를 개략적으로 나타내는 예시도로써, 어레이 기판 내에 산화물 반도체 박막 트랜지스터를 이용한 게이트 드라이버를 직접 실장시킨 GIP 방식의 액정표시장치를 나타내고 있다.
전술한 바와 같이 여기서는 설명의 편의를 위해 평판표시장치 중 하나로 액정표시장치를 예를 들어 설명하나, 본 발명이 이에 한정되는 것은 아니다. 일 예로 본 발명은 유기전계발광 디스플레이장치에도 적용 가능하다.
도면에 도시된 바와 같이, 본 발명에 따른 GIP 방식의 액정표시장치는 액정표시패널(100) 및 이의 화상구현에 필요한 각종 신호를 공급하는 구동회로부(130)로 이루어져 있다.
이때, 자세히 도시하지 않았지만, 상기 액정표시패널(100)은 액정층 및 이를 사이에 두고 나란히 합착된 제 1 및 제 2 기판으로 이루어지며, 각각의 기판 내면에는 어레이요소와 컬러필터요소가 갖추어지는데, 어레이 기판이라 불리는 상기 제 1 기판 내면에는 어레이요소로서 수평방향의 게이트라인(116)과 수직방향의 데이터라인(117)이 종횡으로 교차해서 매트릭스 형태의 화소를 정의하고, 상기 게이트라인(116)과 데이터라인(117)의 교차점에는 박막 트랜지스터가 구비되어 각 화소에 형성된 화소전극과 일대일로 대응하여 연결된다.
그리고, 컬러필터 기판이라 불리는 상기 제 2 기판 내면에는 컬러필터요소로서 특정 파장대의 빛만을 선택적으로 투과하는, 예를 들어 적(Red; R), 녹(Green; G) 및 청(Blue; B)색의 서브-컬러필터들로 이루어진 컬러필터와 액정층을 사이에 두고 화소전극과 대향하는 공통전극 등의 컬러필터요소가 구비되며, 그 결과 액정층을 비롯한 화소전극 및 공통전극은 액정 커패시터를 이루게 된다. 이때, 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 향상시킨 횡전계(In Plane Switching; IPS)방식 액정표시장치의 경우 상기 공통전극은 화소전극과 함께 상기 어레이 기판 내에 형성하게 된다.
다음으로 구동회로부(130)는 타이밍 컨트롤러(135)와 게이트 드라이버(131) 및 데이터 드라이버(132)를 포함하며, 그 외에도 외부구동시스템과 타이밍 컨트롤러(135)를 중계하는 인터페이스, 상기 데이터 드라이버(132)에서 사용되는 기준전압을 생성하는 기준전압생성부, 상기 구동회로부(130)의 각 구성요소들에 대한 동작전원과 액정표시패널(100)의 공통전극으로 전달되는 공통전압을 공급하는 전원전압생성부가 구비된다.
이에 따라 외부구동시스템으로부터 전달되는 영상 및 제어신호는 인터페이스에 의해 타이밍 컨트롤러(135)로 중계되는데, 이때 상기 영상신호에는 액정표시패널(100)의 화소를 통해 표시될 화상에 대한 휘도정보가 담겨있고, 상기 제어 신호에는 프레임 화면에 대한 시작 또는 끝을 표시하는 수직동기신호(Vertical Synchronous Signal; Vsync), 수평화소 열에 대한 시작 또는 끝을 표시하는 수평동기신호(Horizontal Synchronous Signal; Hsync), 수평화소 열 내의 유효 데이터 구간을 표시하는 DE(Data Enable), 유효 데이터의 주기를 표시하는 데이터 클락(Data Clock; DCLK) 등이 담겨있다.
그리고, 이들 영상 및 제어신호는 상기 타이밍 컨트롤러(135)에 의해 적절한 형태로 변형되어 게이트 드라이버(131) 및 데이터 드라이버(132)에 공급되며, 이로써 상기 게이트 드라이버(131)는 매 프레임 별로 수평화소 열을 순차적으로 인에이블 시키는 게이트신호를 생성하여 게이트라인(116)에 스캔 전달하고, 상기 데이터 드라이버(132)는 게이트신호에 의해 오픈(open)된 화소를 충전시키는 데이터신호를 생성해서 각 데이터라인(117)으로 전달한다.
따라서, 본 발명에 따른 액정표시장치는 게이트라인(116)의 게이트신호에 의해 각 게이트라인(116) 별로 선택된 화소가 오픈 되면 데이터라인(117)의 데이터신호가 해당 화소에 전달되고, 이로 인한 화소전극 및 공통전극 사이의 전기장으로 액정이 구동되어 투과율 차이를 구현한다.
이를 위해 상기 타이밍 컨트롤러(135)는 박막 트랜지스터가 온 되는 시간을 지정하는 GSC(Gate Shift Clock), 상기 게이트 드라이버(131)의 출력을 제어하는 GOE(Gate Output Enable), 일 수직신호 중 화면의 시작 라인을 알려주는 GSP(Gate Start Pulse) 등이 내포된 프레임제어신호를 생성해서 상기 게이트 드라이버(131)에 전달하고, 데이터를 정렬함과 동시에 각 수평화소 열의 데이터를 래치(latch)하는 SSC(Source Sampling Clock), 상기 SSC에 의해 래치된 데이터의 전달시점을 지시하는 데이터래치신호인 SOE, 일 수평신호 중 데이터의 시작점을 지시하는 SSP(Source start Pulse), SOE에 의해 동기 되는 극성반전신호로서 데이터신호의 극성을 결정하는 정(+)극성과 부(-)극성 피크를 교대로 나타내는 POL 등이 내포된 화상제어신호를 데이터 드라이버(132)로 전달한다.
참고로, 도면부호 115는 화상이 표시되는 액티브 영역을 나타내며, 상기 액티브 영역(115)의 일측 가장자리에 위치하며, 상기 게이트 드라이버(131)가 실장되는 영역을 GIP 회로부로 정의할 수 있다.
한편, 본 발명에 따른 액정표시장치는 박막 트랜지스터의 전도채널인 반도체층으로 산화물 반도체를 사용하는 한편, 상기 게이트 드라이버(131)의 일부 또는 전부가 액정표시패널(100)의 제 1 기판 내에 실장된 GIP 방식을 가지는 것을 특징으로 하며, 적어도 게이트 드라이버(131)의 시프트레지스트(shift resister)부는 제 1 기판 내에 실장되어 어레이요소 제조공정 중에 함께 제조될 수 있다.
즉, 상기의 게이트 드라이버(131)는 셋(set)과 리셋(reset)의 선택적 입력상황에 따라 일정신호를 출력하는 복수개의 플립플롭(Flip-Flop)으로 이루어진 시프트레지스터부와 이의 출력신호 레벨을 증폭시키는 레벨시프터(level shifter)부로 구분될 수 있는바, GIP 방식에서는 적어도 상기 시프트레지스터부를 제 1 기판에 실장 시키며, 이 경우 시프트레지스터부는 게이트라인(116)과 일대일 대응하여 연결된 복수개의 시프트레지스트 단위소자가 열을 지어 배치된 시프트레지스트 소자군(群)의 형태를 나타낸다.
그리고, 이와 같이 액정표시패널(100) 내에 실장되는 게이트 드라이버(131)의 일부 또는 전부는 제 1 기판의 어레이요소에 대한 제조공정 중에 완성될 수 있어 비용 및 공정이 절감되게 된다.
또한, 본 발명에 따른 GIP 방식의 액정표시장치는 GIP 회로부 박막 트랜지스터에 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화함으로써 내로우 베젤을 구현할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다.
도 5는 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도로써, 예를 들어 2개의 박막 트랜지스터가 연결된 GIP 회로부 박막 트랜지스터의 레이아웃을 나타내고 있다.
이때, 상기 도 5는 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조의 GIP 회로부 박막 트랜지스터의 레이아웃 일부를 개략적으로 나타내고 있다.
즉, 도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 코플라나 구조의 박막 트랜지스터는 소정의 기판 위에 형성된 버퍼층(미도시), 상기 버퍼층 위에 산화물 반도체로 형성된 액티브층(124), 게이트절연막(미도시)을 사이에 두고 상기 액티브층(124) 상부에 형성된 게이트전극(121), 상기 게이트전극(121) 위에 형성되며 상기 액티브층(124)의 소오스/드레인영역을 노출시키는 보호막(미도시) 및 콘택홀(140)을 통해 상기 노출된 액티브층(124)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(122, 123)으로 이루어져 있다.
이때, 상기 산화물 반도체로 이루어진 액티브층(124)은 그 상부의 게이트전극(121)과 게이트절연막의 패터닝 시 소정 영역이 노출되며, 그 노출된 영역은 플라즈마 처리 또는 열처리를 통해 그 저항이 감소되어 콘택영역인 소오스/드레인영역을 형성하게 된다.
여기서, 상기 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터는 비정질 아연 산화물(ZnO) 반도체를 이용하여 액티브층(124)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
상기 아연 산화물은 산소 함량에 따라 전도성, 반도체성 및 저항성의 3가지 성질을 모두 구현할 수 있는 물질로, 비정질 아연 산화물 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 액정표시장치와 유기전계발광 디스플레이를 포함하는 대면적 디스플레이에 적용될 수 있다.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물 반도체 물질을 액티브층(124)으로 적용한 산화물 박막 트랜지스터는 높은 이동도와 작은 기생용량(parasitic capacitance)을 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.
특히, 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 아연 산화물에 인듐(indium; In)과 갈륨(gallium; Ga)과 같은 중금속이 함유된 비정질 IGZO 반도체로 액티브층(124)을 형성할 수 있다.
상기 비정질 IGZO 반도체는 가시광선을 통과시킬 수 있어 투명하며, 또한 상기 비정질 IGZO 반도체로 제작된 산화물 박막 트랜지스터는 1 ~ 100cm2/Vs의 이동도를 가져 비정질 실리콘 박막 트랜지스터에 비해 높은 이동도 특성을 나타낸다.
또한, 상기 비정질 IGZO 반도체는 넓은 밴드 갭을 가져 높은 색순도를 갖는 UV 발광 다이오드(Light Emitting Diode; LED), 백색 LED와 그밖에 다른 부품들을 제작할 수 있으며, 저온에서 공정이 가능하여 가볍고 유연한 제품을 생산할 수 있는 특징을 가지고 있다.
더욱이 상기 비정질 IGZO 반도체로 제작된 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와 비슷한 균일한 특성을 나타냄에 따라 부품 구조도 비정질 실리콘 박막 트랜지스터처럼 간단하며, 대면적 디스플레이에 적용할 수 있는 장점을 가지고 있다.
이와 같은 특징을 가진 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터는 액티브층(124) 상부에 게이트전극(121)과 소오스/드레인전극(122, 123)이 위치하는 코플라나 구조를 적용함에 따라 소오스/드레인전극(122, 123) 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.
또한, 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기의 코플라나 구조를 적용하기 위해 게이트전극(121)을 지그재그(zigzag) 형태로 형성하는 한편, 상기 지그재그 형태의 게이트전극(121) 사이에 소오스전극(122)과 드레인전극(123)을 교대로 엇갈리게 배치하는 것을 특징으로 한다.
상기 본 발명의 제 1 실시예에 따른 GIP 회로부 박막 트랜지스터는 게이트전극(121)의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되는 한편, 복수의 채널이 서로 평행하게 액티브층(124)에 의해 연결되는 것을 특징으로 한다. 또한, 각각의 박막 트랜지스터에 대한 소오스/드레인영역은 게이트전극(121)에 의해 분리되게 된다.
이와 같이 기존의 바텀 게이트 구조, 특히 ES 구조의 단점을 개선하기 위해 탑 게이트(top gate)의 코플라나 구조를 적용할 수 있으나, 이 경우 콘택홀(140)이 박막 트랜지스터의 채널들 사이에 위치하게 되어 박막 트랜지스터의 크기 감소에는 한계가 있다.
이에 따라 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 박막 트랜지스터의 크기 감소를 제한하는 콘택홀을 게이트전극 외부에 형성하는 동시에 액티브층의 상, 하부에 오픈 영역을 형성함으로써 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화할 수 있는데, 이를 다음의 도면을 참조하여 상세히 설명한다.
도 6은 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 평면도로써, 예를 들어 2개의 박막 트랜지스터(T1, T2)가 연결된 GIP 회로부 박막 트랜지스터의 레이아웃을 나타내고 있다.
또한, 도 7은 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃을 개략적으로 나타내는 단면도로써, 상기 도 6에 도시된 GIP 회로부 박막 트랜지스터의 A-A'선에 따른 단면을 예를 들어 나타내고 있다.
이때, 상기 도 6 및 도 7에 도시된 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 가지는 것을 특징으로 한다.
참고로, 상기 도 6에 도시된 화살표(P', P")는 전류 흐름의 방향을 개략적으로 나타내고 있다.
상기 도면들을 참조하면, 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 소정의 기판(210) 위에 형성된 버퍼층(211), 상기 버퍼층(211) 위에 산화물 반도체로 형성된 액티브층(224), 게이트절연막(215a)을 사이에 두고 상기 액티브층(224) 상부에 형성된 게이트전극(221), 상기 게이트전극(221) 위에 형성되며 상기 액티브층(224)의 소오스/드레인영역을 노출시키는 보호막(215b) 및 콘택홀(240', 240")을 통해 상기 노출된 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223)으로 이루어져 있다.
상기 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 게이트전극(221)을 따라 차례대로 배치된 제 1 박막 트랜지스터(T1)와 제 2 박막 트랜지스터(T2)의 2개의 박막 트랜지스터로 구성된 경우를 예를 들고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 2개 이상의 박막 트랜지스터가 연결된 구조에서 적용 가능하다.
이때, 상기 콘택홀(240', 240")은 상기 노출된 액티브층(224)의 소오스영역과 소오스전극(222) 사이를 전기적으로 접속시키는 제 1 콘택홀(240') 및 상기 노출된 액티브층(224)의 드레인영역과 드레인전극(223) 사이를 전기적으로 접속시키는 제 2 콘택홀(240")로 이루어져 있다.
이때, 상기 산화물 반도체로 이루어진 액티브층(224)은 그 상부의 게이트전극(221)과 게이트절연막(215a)의 패터닝 시 소정 영역이 노출되며, 그 노출된 영역은 플라즈마 처리 또는 열처리를 통해 그 저항이 감소되어 콘택영역인 소오스/드레인영역을 형성하게 된다. 이때, 상기 액티브층(224)의 채널영역은 상기 액티브층(224)의 소오스영역과 드레인영역 사이, 즉 상기 게이트전극(221) 하부의 노출되지 않은 산화물 반도체에 형성되게 된다.
여기서, 상기 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 비정질 아연 산화물 반도체를 이용하여 액티브층(224)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물 반도체 물질을 액티브층(224)으로 적용한 산화물 박막 트랜지스터는 높은 이동도와 작은 기생용량을 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.
특히, 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 아연 산화물에 인듐과 갈륨과 같은 중금속이 함유된 비정질 IGZO 반도체로 액티브층(224)을 형성할 수 있다.
이와 같은 특징을 가진 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 전술한 본 발명의 제 1 실시예와 동일하게 액티브층(224) 상부에 게이트전극(221)과 소오스/드레인전극(222, 223)이 위치하는 코플라나 구조를 적용함에 따라 소오스/드레인전극(222, 223) 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.
또한, 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기의 코플라나 구조를 적용하기 위해 게이트전극(221)을 지그재그 형태로 형성하는 한편, 상기 지그재그 형태의 게이트전극(221) 사이에 소오스영역과 드레인영역을 교대로 엇갈리게 배치하는 것을 특징으로 한다.
그리고, 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 게이트전극(221)의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되는 한편, 복수의 채널이 서로 평행하게 액티브층(224)에 의해 연결되는 것을 특징으로 한다. 또한, 각각의 박막 트랜지스터에 대한 소오스/드레인영역은 게이트전극(221)에 의해 분리되게 된다.
특히, 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 채널이 위치하는 직사각형 형태의 제 2 영역(224") 및 상기 제 2 영역(224")의 중앙 상부로부터 돌출된 직사각형 형태로 제 1 영역(224')으로 이루어지는 것을 특징으로 한다.
즉, 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 전체적으로 직사각형 형태에서 상기 제 1 영역(224')이 위치하는 액티브층(224) 상부의 좌우 산화물 반도체 일부가 제거된 형태를 가지게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(224)의 제 1 영역(224')과 제 2 영역(224")은 위치가 서로 바뀔 수 있으며, 이 경우 본 발명의 액티브층(224)은 전체적으로 직사각형 형태에서 상기 제 1 영역(224')이 위치하는 액티브층(224) 하부의 좌우 산화물 반도체 일부가 제거된 형태를 가질 수 있다.
이때, 상기 액티브층(224)의 제 1 영역(224') 하부에는 좌우 소오스영역을 제외한 상태에서 소정의 산화물 반도체가 제거된 제 1 오픈영역(A1)이 형성되는 한편, 상기 액티브층(224)의 제 2 영역(224") 하부 좌우에는 드레인영역을 제외한 상태에서 소정의 산화물 반도체가 제거된 제 2 오픈영역(A2)이 형성되게 된다.
이때, 상기 지그재그 형태의 게이트전극(221)은 액티브층(224)의 제 2 영역(224")에 복수의 채널을 구획하기 위해, 상기 채널과 수직한 방향, 즉 채널의 길이방향과 수직한 방향의 게이트전극(221)은 그 일단이 상기 액티브층(224)의 제 2 영역(224")을 벗어나도록 상부로 연장되는 한편, 상기 채널과 수평한 방향, 즉 채널의 길이방향과 수평한 방향의 게이트전극(221)은 상, 하부에서 각각 상기 액티브층(224)의 제 1, 제 2 오픈영역(A1, A2) 내에 배치되도록 형성되는 것을 특징으로 한다.
또한, 상기 본 발명의 제 2 실시예에 따른 제 1, 제 2 콘택홀(240', 240")은 박막 트랜지스터의 크기 감소를 위해, 상기 게이트전극(221)의 외부, 구체적으로 상기 제 1, 제 2 오픈영역(A1, A2) 외부에 위치하여 상기 제 1, 제 2 오픈영역(A1, A2) 외부의 액티브층(224)을 노출시키는 것을 특징으로 한다. 즉, 상기 제 1 콘택홀(240')은 상기 제 1 오픈영역(A1) 상측의 액티브층(224)을 노출시키며, 상기 제 2 콘택홀(240")은 상기 제 2 오픈영역(A2) 하측의 액티브층(224)을 노출시키게 된다.
이와 같이 기존의 바텀 게이트 구조, 특히 ES 구조의 단점을 개선하기 위해 탑 게이트의 코플라나 구조를 적용할 수 있으며, 특히 본 발명의 제 2 실시예의 경우에는 제 1, 제 2 콘택홀(240', 240")을 박막 트랜지스터의 채널들 사이에 형성하지 않고 게이트전극(221)의 외부에 형성하는 동시에 액티브층(224)의 상, 하부에 제 1, 제 2 오픈영역(A, A2)을 형성하여 액티브층(224)의 제 2 영역(224")에 복수의 채널을 구획함으로써 코플라나 구조의 박막 트랜지스터 레이아웃을 최적화할 수 있게 된다.
한편, 상기 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 게이트전극(221)과 소오스/드레인전극(222, 223) 사이에 오버랩이 없어 기생용량이 형성되지 않는 것을 특징으로 하나, 본 발명이 이에 한정되는 것은 아니다. 본 발명은 필요한 경우 상기 소오스전극이나 드레인전극 또는 소오스/드레인전극이 게이트전극과 오버랩 하는 경우에도 적용 가능하며, 이때 상기 오버랩되는 소오스/드레인전극과 게이트전극 사이에는 액티브층이 존재하지 않을 수 있다.
이하, 상기와 같이 구성되는 본 발명의 실시예에 따른 액정표시장치의 제조방법을 도면을 참조하여 상세히 설명한다.
도 8a 내지 도 8d는 상기 도 6에 도시된 본 발명의 제 2 실시예에 따른 GIP 방식의 액정표시장치의 제조방법을 순차적으로 나타내는 평면도이다.
또한, 도 9a 내지 도 9d는 상기 도 7에 도시된 본 발명의 제 2 실시예에 따른 GIP 방식의 액정표시장치의 제조방법을 순차적으로 나타내는 단면도이다.
이때, 도면에는 도시하지 않았지만, 화상이 표시되는 액티브 영역은 실질적으로 GIP 회로부와 동일한 공정을 통해 제조되기 때문에 상기 액티브 영역의 어레이 기판의 제조방법을 상기 GIP 회로부의 어레이 기판의 제조방법과 함께 설명하고자 한다.
도 8a 및 도 9a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210)의 GIP 화소부에 액티브층(224)을 형성하며, 상기 어레이 기판(210)의 액티브 영역에 화소부 액티브층을 형성한다.
이때, 상기 액티브층(224)과 화소부 액티브층은 상기 어레이 기판(210) 위에 소정의 산화물 반도체를 증착한 후, 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.
이때, 상기 산화물 반도체를 증착하기 전에 상기 어레이 기판(210) 위에 소정의 버퍼층(211)을 형성할 수 있다.
전술한 바와 같이 상기 산화물 반도체는 비정질 아연 산화물 반도체를 포함한다.
이때, 상기 비정질 아연 산화물 반도체, 특히 비정질 IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성될 수 있으며, 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용하는 것도 가능하다.
상기 본 발명의 제 2 실시예에 따른 산화물 박막 트랜지스터에 적용되는 비정질 아연 산화물 반도체는 저온 증착이 가능하여, 플라스틱 기판, 소다라임 글라스 등의 저온 공정에 적용이 가능한 기판을 사용할 수 있다. 또한, 비정질 특성을 나타냄으로 인해 대면적 디스플레이용 기판의 사용이 가능하다.
전술한 바와 같이 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 채널이 위치하는 직사각형 형태의 제 2 영역(224") 및 상기 제 2 영역(224")의 중앙 상부로부터 돌출된 직사각형 형태로 제 1 영역(224')으로 이루어지는 것을 특징으로 한다.
즉, 상기 본 발명의 제 2 실시예에 따른 액티브층(224)은 전체적으로 직사각형 형태에서 상기 제 1 영역(224')이 위치하는 액티브층(224) 상부의 좌우 산화물 반도체 일부가 제거된 형태를 가지게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(224)의 제 1 영역(224')과 제 2 영역(224")은 위치가 서로 바뀔 수 있으며, 이 경우 본 발명의 액티브층(224)은 전체적으로 직사각형 형태에서 상기 제 1 영역(224')이 위치하는 액티브층(224) 하부의 좌우 산화물 반도체 일부가 제거된 형태를 가질 수 있다.
이때, 상기 액티브층(224)의 제 1 영역(224') 하부에는 좌우 소오스영역을 제외한 상태에서 소정의 산화물 반도체가 제거된 제 1 오픈영역(A1)이 형성되는 한편, 상기 액티브층(224)의 제 2 영역(224") 하부 좌우에는 드레인영역을 제외한 상태에서 소정의 산화물 반도체가 제거된 제 2 오픈영역(A2)이 형성되게 된다.
다음으로, 도 8b 및 도 9b에 도시된 바와 같이, 상기 액티브층(224)과 화소부 액티브층이 형성된 어레이 기판(210) 위에 소정의 절연막과 제 1 도전막을 증착한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 패터닝하여 상기 액티브층(224) 위에 상기 제 1 도전막으로 이루어진 게이트전극(221)을 형성하는 한편, 상기 어레이 기판(210)의 액티브 영역에 상기 제 1 도전막으로 이루어진 화소부 게이트전극과 게이트라인을 형성한다.
이때, 상기 게이트전극(221) 및 화소부 게이트전극은 상기 절연막으로 이루어진 게이트절연막(215a)을 사이에 두고 각각 상기 액티브층(224) 및 화소부 액티브층 상부에 형성되게 되며, 상기 액티브층(224)과 화소부 액티브층 및 상기 게이트전극(221)과 화소부 게이트전극은 회절마스크 또는 하프-톤 마스크를 이용함으로써 한번의 마스크공정을 통해 형성할 수도 있다.
이때, 상기 절연막은 실리콘질화막(SiNx), 실리콘산화막(SiOx)과 같은 무기절연막 또는 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있으며, 그 식각에는 산소 플라즈마 처리와 같은 건식식각을 이용하는 것을 특징으로 한다. 그리고, SiOx, HfOx 또는 AlOx와 같은 산화물계열로 절연막을 형성하는 경우 상기 절연막의 증착 전 표면처리 또는 열처리를 진행할 수 있다.
이 경우 상기 게이트절연막(215a)을 패터닝하기 위해 산소 플라즈마 처리를 통해 상기 절연막을 식각할 때 노출된 액티브층(224) 및 화소부 액티브층이 산소 플라즈마에 의해 저항이 감소되어 상기 액티브층(224) 및 화소부 액티브층에 소정의 소오스/드레인영역 및 화소부 소오스/드레인영역을 형성하게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 게이트절연막(215a)을 패터닝한 후 산소 플라즈마와 같은 표면처리 또는 열처리를 통해 노출된 액티브층(224) 및 화소부 액티브층의 저항을 변화시킬 수도 있다.
그리고, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 2가지 이상 적층된 다층구조로 형성할 수도 있다.
전술한 바와 같이 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 코플라나 구조를 적용하기 위해 상기 게이트전극(221)을 지그재그 형태로 형성하는 한편, 상기 지그재그 형태의 게이트전극(221) 사이에 소오스영역과 드레인영역을 교대로 엇갈리게 배치하는 것을 특징으로 한다.
그리고, 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 게이트전극(221)의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되는 한편, 복수의 채널이 서로 평행하게 액티브층(224)에 의해 연결되는 것을 특징으로 한다. 또한, 각각의 박막 트랜지스터에 대한 소오스/드레인영역은 게이트전극(221)에 의해 분리되게 된다.
이때, 상기 지그재그 형태의 게이트전극(221)은 액티브층(224)의 제 2 영역(224")에 복수의 채널을 구획하기 위해, 상기 채널과 수직한 방향, 즉 채널의 길이방향과 수직한 방향의 게이트전극(221)은 그 일단이 상기 액티브층(224)의 제 2 영역(224")을 벗어나도록 상부로 연장되는 한편, 상기 채널과 수평한 방향, 즉 채널의 길이방향과 수평한 방향의 게이트전극(221)은 상, 하부에서 각각 상기 액티브층(224)의 제 1, 제 2 오픈영역(A1, A2) 내에 배치되도록 형성되는 것을 특징으로 한다.
그리고, 상기 본 발명의 제 2 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 게이트전극(221)과 소오스/드레인전극(222, 223) 사이에 오버랩이 없어 기생용량이 형성되지 않는 것을 특징으로 하나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 도 8c 및 도 9c에 도시된 바와 같이, 상기 게이트전극(221)과 화소부 게이트전극 및 게이트라인이 형성된 어레이 기판(210) 전면에 보호막(215b)을 증착한 후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브층(224)의 소정영역을 노출시키는 제 1 콘택홀(240')과 제 2 콘택홀(240")을 형성한다.
이때, 상기 제 3 마스크공정을 통해 상기 액티브 영역이 보호막(215b)에 상기 화소부 액티브층의 소정영역을 노출시키는 화소부 제 1 콘택홀과 제 2 콘택홀을 형성하게 된다.
전술한 바와 같이 상기 본 발명의 제 2 실시예에 따른 제 1, 제 2 콘택홀(240', 240")은 박막 트랜지스터의 크기 감소를 위해, 상기 게이트전극(221)의 외부, 구체적으로 상기 제 1, 제 2 오픈영역(A1, A2) 외부에 위치하여 상기 제 1, 제 2 오픈영역(A1, A2) 외부의 액티브층(224)을 노출시키는 것을 특징으로 한다. 즉, 상기 제 1 콘택홀(240')은 상기 제 1 오픈영역(A1) 상측의 액티브층(224)을 노출시키며, 상기 제 2 콘택홀(240")은 상기 제 2 오픈영역(A2) 하측의 액티브층(224)을 노출시키게 된다.
다음으로, 도 8d 및 도 9d에 도시된 바와 같이, 상기 보호막(215b)이 형성된 어레이 기판(210) 전면에 제 2 도전막을 형성한다.
이때, 상기 제 2 도전막은 소오스/드레인전극 및 화소부 소오스/드레인전극과 데이터라인을 형성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 2 도전막은 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 투명한 도전물질을 사용할 수 있으며, 상기 도전물질이 2가지 이상 적층된 다층구조로 형성할 수도 있다.
그리고, 포토리소그래피공정(제 4 마스크공정)을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 제 1, 제 2 콘택홀(240', 240")을 통해 상기 액티브층(224)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(222, 223)을 형성하게 된다.
이때, 상기 제 4 마스크공정을 통해 상기 제 2 도전막을 선택적으로 패터닝함으로써 상기 화소부 제 1, 제 2 콘택홀을 통해 상기 화소부 액티브층의 소오스/드레인영역과 전기적으로 접속하는 화소부 소오스/드레인전극을 형성하게 된다.
이때, 상기 소오스/드레인전극(222, 223)은 상기 제 1, 제 2 콘택홀(240', 240")과 동일하게 상기 액티브층(224)의 제 1, 제 2 오픈영역(A1, A2) 외부에 위치하는 것을 특징으로 한다. 즉, 상기 소오스전극(222)은 상기 제 1 오픈영역(A1)의 상측에 형성되며, 상기 드레인전극(223)은 상기 제 2 오픈영역(A2)의 하측에 형성되게 된다.
다음으로, 상기와 같이 제조된 어레이 기판(210)과 컬러필터 기판은 그 사이의 셀갭을 유지하기 위해 액티브 영역에 소정의 컬럼 스페이서를 형성하는 한편, 상기 액티브 영역의 가장자리에 소정의 실패턴을 형성하여 서로 합착하게 된다.
이때, 상기 컬러필터 기판에는 컬러필터요소로서 특정 파장대의 빛만을 선택적으로 투과하는, 예를 들어 적, 녹 및 청의 색상을 구현하는 다수의 서브-컬러필터로 구성된 컬러필터와 상기 서브-컬러필터 사이를 구분하고 액정층을 투과하는 광을 차단하는 블랙매트릭스, 그리고 상기 컬러필터 위에 형성된 오버코트층이 형성되어 있다.
한편, 전술한 바와 같이 본 발명은 필요한 경우 상기 소오스전극이나 드레인전극 또는 소오스/드레인전극이 게이트전극과 오버랩 하는 경우에도 적용 가능하며, 이를 다음의 본 발명의 제 3 실시예를 통해 상세히 설명한다.
도 10 내지 도 12는 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터의 레이아웃들을 예를 들어 나타내는 평면도로써, 예를 들어 2개의 박막 트랜지스터가 연결된 GIP 회로부 박막 트랜지스터의 레이아웃들을 나타내고 있다.
이때, 상기 도 10은 소오스전극과 게이트전극이 일부 오버랩 하는 경우를 나타내고 상기 도 11은 드레인전극과 게이트전극이 일부 오버랩 하는 경우를 나타내며, 상기 도 12는 소오스/드레인전극과 게이트전극이 일부 오버랩 하는 경우를 예를 들어 나타내고 있다.
이러한 상기 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 소오스전극이나 드레인전극 또는 소오스/드레인전극과 게이트전극이 일부 오버랩 하는 것을 제외하고는 전술한 본 발명의 제 2 실시예와 실질적으로 동일한 구성요소로 이루어져 있다.
그리고, 상기 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 전술한 본 발명의 제 1, 제 2 실시예와 동일하게 액티브층 상부에 게이트전극과 소오스/드레인전극이 위치하는 코플라나 구조를 가지는 것을 특징으로 한다.
도면에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 소정의 기판(310) 위에 형성된 버퍼층(미도시), 상기 버퍼층 위에 산화물 반도체로 형성된 액티브층(324), 게이트절연막(미도시)을 사이에 두고 상기 액티브층(324) 상부에 형성된 게이트전극(321), 상기 게이트전극(321) 위에 형성되며 상기 액티브층(324)의 소오스/드레인영역을 노출시키는 보호막(미도시) 및 콘택홀(340', 340")을 통해 상기 노출된 액티브층(324)의 소오스/드레인영역과 전기적으로 접속하는 소오스/드레인전극(322, 323)으로 이루어져 있다.
상기 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 게이트전극(321)을 따라 차례대로 배치된 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 2개의 박막 트랜지스터로 구성된 경우를 예를 들고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 2개 이상의 박막 트랜지스터가 연결된 구조에서 적용 가능하다.
이때, 상기 콘택홀(340', 340")은 상기 노출된 액티브층(324)의 소오스영역과 소오스전극(322) 사이를 전기적으로 접속시키는 제 1 콘택홀(340') 및 상기 노출된 액티브층(324)의 드레인영역과 드레인전극(323) 사이를 전기적으로 접속시키는 제 2 콘택홀(340")로 이루어져 있다.
이때, 상기 산화물 반도체로 이루어진 액티브층(324)은 그 상부의 게이트전극(321)과 게이트절연막의 패터닝 시 소정 영역이 노출되며, 그 노출된 영역은 플라즈마 처리 또는 열처리를 통해 그 저항이 감소되어 콘택영역인 소오스/드레인영역을 형성하게 된다. 이때, 상기 액티브층(324)의 채널영역은 상기 액티브층(324)의 소오스영역과 드레인영역 사이, 즉 상기 게이트전극(321) 하부의 노출되지 않은 산화물 반도체에 형성되게 된다.
여기서, 상기 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 전술한 본 발명의 제 1, 제 2 실시예와 동일하게 비정질 아연 산화물 반도체를 이용하여 액티브층(324)을 형성함에 따라 높은 이동도와 정전류 테스트 조건을 만족하는 한편 균일한 특성이 확보되어 대면적 디스플레이에 적용 가능한 장점을 가지고 있다.
또한, 최근 투명 전자회로에 엄청난 관심과 활동이 집중되고 있는데, 상기 비정질 아연 산화물 반도체 물질을 액티브층(324)으로 적용한 산화물 박막 트랜지스터는 높은 이동도와 작은 기생용량을 가지는 한편 저온에서 제작이 가능함에 따라 상기 투명 전자회로에 사용될 수 있는 장점이 있다.
특히, 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 아연 산화물에 인듐과 갈륨과 같은 중금속이 함유된 비정질 IGZO 반도체로 액티브층(324)을 형성할 수 있다.
이와 같은 특징을 가진 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 전술한 본 발명의 제 1, 제 2 실시예와 동일하게 액티브층(324) 상부에 게이트전극(321)과 소오스/드레인전극(322, 323)이 위치하는 코플라나 구조를 적용함에 따라 소오스/드레인전극(322, 323) 식각 시 산화물 반도체의 채널영역에 손상을 주지 않아 우수한 소자특성을 확보할 수 있는 특징을 가진다.
또한, 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기의 코플라나 구조를 적용하기 위해 게이트전극(321)을 지그재그 형태로 형성하는 한편, 상기 지그재그 형태의 게이트전극(321) 사이에 소오스영역과 드레인영역을 교대로 엇갈리게 배치하는 것을 특징으로 한다.
그리고, 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 상기 게이트전극(321)의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되는 한편, 복수의 채널이 서로 평행하게 액티브층(324)에 의해 연결되는 것을 특징으로 한다. 또한, 각각의 박막 트랜지스터에 대한 소오스/드레인영역은 게이트전극(321)에 의해 분리되게 된다.
상기 본 발명의 제 3 실시예에 따른 액티브층(324)은 전술한 본 발명의 제 2 실시예와 동일하게 채널이 위치하는 직사각형 형태의 제 2 영역 및 상기 제 2 영역의 중앙 상부로부터 돌출된 직사각형 형태로 제 1 영역으로 이루어지는 것을 특징으로 한다.
즉, 상기 본 발명의 제 3 실시예에 따른 액티브층(324)은 전체적으로 직사각형 형태에서 상기 제 1 영역이 위치하는 액티브층(324) 상부의 좌우 산화물 반도체 일부가 제거된 형태를 가지게 된다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 액티브층(324)의 제 1 영역과 제 2 영역은 위치가 서로 바뀔 수 있으며, 이 경우 본 발명의 액티브층(324)은 전체적으로 직사각형 형태에서 상기 제 1 영역이 위치하는 액티브층(324) 하부의 좌우 산화물 반도체 일부가 제거된 형태를 가질 수 있다.
이때, 상기 액티브층(324)의 제 1 영역 하부에는 좌우 소오스영역을 제외한 상태에서 소정의 산화물 반도체가 제거된 제 1 오픈영역이 형성되는 한편, 상기 액티브층(324)의 제 2 영역 하부 좌우에는 드레인영역을 제외한 상태에서 소정의 산화물 반도체가 제거된 제 2 오픈영역이 형성되게 된다.
이때, 상기 지그재그 형태의 게이트전극(321)은 액티브층(324)의 제 2 영역에 복수의 채널을 구획하기 위해, 상기 채널과 수직한 방향, 즉 채널의 길이방향과 수직한 방향의 게이트전극(321)은 그 일단이 상기 액티브층(324)의 제 2 영역을 벗어나도록 상부로 연장되는 한편, 상기 채널과 수평한 방향, 즉 채널의 길이방향과 수평한 방향의 게이트전극(321)은 상, 하부에서 각각 상기 액티브층(324)의 제 1, 제 2 오픈영역 내에 배치되도록 형성되는 것을 특징으로 한다.
또한, 상기 본 발명의 제 3 실시예에 따른 제 1, 제 2 콘택홀(340', 340")은 박막 트랜지스터의 크기 감소를 위해, 상기 게이트전극(321)의 외부, 구체적으로 상기 제 1, 제 2 오픈영역 외부에 위치하여 상기 제 1, 제 2 오픈영역 외부의 액티브층(324)을 노출시키는 것을 특징으로 한다. 즉, 상기 제 1 콘택홀(340')은 상기 제 1 오픈영역 상측의 액티브층(324)을 노출시키며, 상기 제 2 콘택홀(340")은 상기 제 2 오픈영역 하측의 액티브층(324)을 노출시키게 된다.
특히, 상기 본 발명의 제 3 실시예에 따른 GIP 회로부 박막 트랜지스터는 필요에 따라 상기 소오스전극(322)이나 드레인전극(323) 또는 소오스/드레인전극(322, 323)이 게이트전극(321)과 오버랩 하는 것을 특징으로 하며, 이때 상기 오버랩되는 소오스/드레인전극(322, 323)과 게이트전극(321) 사이에는 액티브층(324)이 존재하지 않을 수 있다.
구체적으로, 상기 도 10의 경우 소오스전극(322)이 게이트전극(321) 쪽으로 연장되어 제 1 연장부(322p)를 구성하며, 이러한 소오스전극(322)의 제 1 연장부(322p)가 상기 게이트전극(321)의 일부와 오버랩 되며, 상기 도 11의 경우 드레인전극(323)이 게이트전극(321) 쪽으로 연장되어 제 2 연장부(323p)를 구성하며, 이러한 드레인전극(323)의 제 2 연장부(323p)가 상기 게이트전극(321)의 일부와 오버랩 된다.
또한, 상기 도 12의 경우 상기 소오스전극(322)과 드레인전극(323)이 게이트전극(321) 쪽으로 연장되어 각각 제 1 연장부(322p)와 제 2 연장부(323p)를 구성하며, 이러한 제 1 연장부(322p)와 제 2 연장부(323p)가 각각 상기 게이트전극(321)의 일부와 오버랩 된다.
전술한 바와 같이 상기 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 평판표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
121,221,321 : 게이트전극 122,222,322 : 소오스전극
123,223,323 : 드레인전극 124,224,324 : 액티브층
140,240',240",340',340" : 콘택홀
322p,323p : 연장부
123,223,323 : 드레인전극 124,224,324 : 액티브층
140,240',240",340',340" : 콘택홀
322p,323p : 연장부
Claims (13)
- 화상이 표시되는 액티브 영역과 게이트 드라이버가 실장되는 게이트 인 패널(Gate In Panel; GIP) 회로부로 구분되는 어레이 기판;
상기 GIP 회로부의 어레이 기판 위에 산화물 반도체로 형성되는 액티브층;
게이트절연막을 개재하여 상기 액티브층 상부에 지그재그 형태로 형성되는 게이트전극;
상기 게이트전극이 형성된 어레이 기판 위에 형성되며, 상기 게이트전극 외부의 액티브층을 노출시키는 제 1, 제 2 콘택홀을 포함하는 보호막; 및
상기 보호막 위에 형성되며, 상기 제 1 콘택홀과 제 2 콘택홀을 통해 각각 상기 액티브층의 소오스영역과 드레인영역에 전기적으로 접속하는 소오스전극과 드레인전극을 포함하며,
상기 제 1 콘택홀과 제 2 콘택홀은 각각 상기 게이트전극 외부의 액티브층 상측과 하측에 위치하며, 상기 지그재그 형태의 게이트전극 사이에 상기 소오스영역과 드레인영역이 교대로 엇갈리게 배치되는 것을 특징으로 하는 평판표시장치. - 제 1 항에 있어서, 상기 액티브층은 비정질 아연 산화물 반도체로 이루어진 것을 특징으로 하는 평판표시장치.
- 제 1 항에 있어서, 상기 게이트전극의 폭에 의해 박막 트랜지스터의 채널 길이가 결정되며, 상기 게이트전극에 의해 소오스영역과 드레인영역이 분리되는 것을 특징으로 하는 평판표시장치.
- 제 1 항에 있어서, 상기 액티브층에 의해 복수의 채널이 서로 평행하게 연결되는 것을 특징으로 하는 평판표시장치.
- 제 1 항에 있어서, 상기 액티브층은 채널이 위치하는 직사각형 형태의 제 2 영역 및 상기 제 2 영역의 중앙 상부로부터 돌출된 직사각형 형태로 제 1 영역으로 이루어지는 것을 특징으로 하는 평판표시장치.
- 제 5 항에 있어서, 상기 액티브층은 전체적으로 직사각형 형태에서 상기 제 1 영역이 위치하는 액티브층 상부의 좌우 산화물 반도체가 제거된 형태를 가지는 것을 특징으로 하는 평판표시장치.
- 제 6 항에 있어서, 상기 액티브층의 제 1 영역 하부에는 좌우 소오스영역을 제외한 상태에서 산화물 반도체가 제거된 제 1 오픈영역이 형성되며, 상기 액티브층의 제 2 영역 하부 좌우에는 드레인영역을 제외한 상태에서 산화물 반도체가 제거된 제 2 오픈영역이 형성되는 것을 특징으로 하는 평판표시장치.
- 제 7 항에 있어서, 상기 지그재그 형태의 게이트전극은, 상기 채널의 길이방향과 수직한 방향의 게이트전극은 그 일단이 상기 액티브층의 제 2 영역을 벗어나도록 상부로 연장되는 한편, 상기 채널의 길이방향과 수평한 방향의 게이트전극은 상, 하부에서 각각 상기 액티브층의 제 1, 제 2 오픈영역 내에 배치되도록 형성되는 것을 특징으로 하는 평판표시장치.
- 제 7 항에 있어서, 상기 제 1, 제 2 콘택홀은 상기 제 1, 제 2 오픈영역 외부에 위치하여 상기 제 1, 제 2 오픈영역 외부의 액티브층을 노출시키는 것을 특징으로 하는 평판표시장치.
- 제 9 항에 있어서, 상기 제 1 콘택홀은 상기 제 1 오픈영역 상측의 액티브층을 노출시키며, 상기 제 2 콘택홀은 상기 제 2 오픈영역 하측의 액티브층을 노출시키는 것을 특징으로 하는 평판표시장치.
- 제 1 항에 있어서, 상기 게이트전극과 상기 소오스/드레인전극 사이에는 오버랩이 없는 것을 특징으로 하는 평판표시장치.
- 제 1 항에 있어서, 상기 소오스전극이나 드레인전극 또는 소오스/드레인전극은 상기 게이트전극과 오버랩되는 것을 특징으로 하는 평판표시장치.
- 제 12 항에 있어서, 상기 소오스전극이나 드레인전극 또는 소오스/드레인전극은 게이트전극 쪽으로 연장되어 제 1 연장부나 제 2 연장부 또는 제 1, 제 2 연장부를 구성하며, 이러한 제 1 연장부나 제 2 연장부 또는 제 1, 제 2 연장부는 상기 게이트전극과 오버랩되는 것을 특징으로 하는 평판표시장치.
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