KR20150017527A - 표시 패널 및 이의 제조 방법 - Google Patents

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KR20150017527A
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Abstract

표시 패널은 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 데이터 라인, 상기 제1 데이터 라인과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장되는 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인에 인접하여 배치되는 하이 화소 전극, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인을 기준으로 상기 하이 화소 전극의 반대편에 배치되는 로우 화소 전극, 상기 제2 방향으로 연장되고, 상기 하이 화소 전극과 중첩하는 하이 스토리지 라인, 및 상기 제2 방향으로 연장되고, 상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 포함한다.

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 패널 및 상기 표시 패널의 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치용 표시 패널 및 상기 표시 패널의 제조 방법에 관한 것이다.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 액정 표시 장치가 주목을 받고 있다.
상기 액정 표시 장치는 구동 방법에 따라 다양한 구조의 화소를 포함할 수 있고, 각각의 화소 구조에 따라 개구율과 투과율을 향상시키기 위한 다양한 노력이 있어왔다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 개구율 및 투과율이 향상된 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 데이터 라인, 상기 제1 데이터 라인과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장되는 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인에 인접하여 배치되는 하이 화소 전극, 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인을 기준으로 상기 하이 화소 전극의 반대편에 배치되는 로우 화소 전극, 상기 제2 방향으로 연장되고, 상기 하이 화소 전극과 중첩하는 하이 스토리지 라인, 및 상기 제2 방향으로 연장되고, 상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 포함한다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자,상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 로우 화소 전극과 전기적으로 연결되는 제2 스위칭 소자, 및 상기 게이트 라인, 상기 제2 스위칭 소자 및 상기 하이 스토리지 라인과 전기적으로 연결되는 제3 스위칭 소자를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함할 수 있다. 상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 화소 전극은 상기 제1 방향으로 연장되는 제1 줄기 및 상기 제2 방향으로 연장되는 제2 줄기를 포함하고, 복수의 가지들을 포함하여 슬릿 구조를 형성할 수 있다. 상기 로우 화소 전극은 상기 제1 방향으로 연장되는 제1 줄기 및 상기 제2 방향으로 연장되는 제2 줄기를 포함하고, 복수의 가지들을 포함하여 슬릿 구조를 형성할 수 있다. 상기 제2 하이 스토리지 라인은 상기 하이 화소 전극의 상기 제2 줄기와 중첩할 수 있다. 상기 제2 로우 스토리지 라인은 상기 로우 화소 전극의 상기 제2 줄기와 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 하이 스토리지 라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되어, 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하지 않을 수 있다. 상기 제1 로우 스토리지 라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되어, 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 하이 스토리지 라인 및 상기 로우 스토리지 라인을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 화소 전극 및 상기 로우 화소 전극과 대향하는 공통 전극, 및 상기 하이 및 로우 화소 전극들과 상기 공통 전극 사이에 배치되는 액정층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 데이터 라인은 상기 제2 방향으로 인접하는 화소와 전기적으로 연결될 수 있다. 상기 인접하는 화소는 제2 게이트 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 라인과 상기 제2 게이트 라인은 동일한 게이트 신호를 인가받을 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 화소 전극의 가장자리는 상기 제1 및 제2 데이터 라인이 중첩할 수 있다. 상기 로우 화소 전극의 가장자리는 상기 제1 및 제2 데이터 라인이 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 스토리지 라인, 상기 로우 스토리지 라인 및 상기 게이트 라인은 동일한 층으로부터 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 표시 패널의 일측에 배치되는 제1 구동부, 및 상기 제1 구동부와 전기적으로 연결되고, 상기 하이 및 로우 스토리지 라인들과 전기적으로 연결되고, 상기 표시 패널의 가장자리를 따라 배치되는 스토리지 보상라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 보상라인은 상기 제1 구동부가 배치된 상기 일측의 반대 방향에 배치되고 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제1 부분과 상기 제1 구동부를 연결하고 상기 제2 방향으로 연장되는 제2 부분을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 제조방법은 기판 상에 게이트 라인, 하이 스토리지 라인 및 로우 스토리지 라인을 포함하는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴이 형성된 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제1 데이터 라인 및 제2 데이터 라인을 포함하는 데이터 패턴을 형성하는 단계; 상기 데이터 패턴이 형성된 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 하이 화소 전극, 로우 화소 전극, 및 상기 하이 스토리지 라인 및 상기 로우 스토리지 라인을 연결하는 연결전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 제1 방향으로 연장되고, 상기 제1 데이터 라인은 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제2 데이터 라인은 상기 제1 데이터 라인과 상기 제1 방향으로 이격되어 상기 제2 방향으로 연장될 수 있다. 상기 하이 화소 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 상기 게이트 라인에 인접하여 배치되고, 상기 로우 화소 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인을 기준으로 상기 하이 화소 전극의 반대편에 배치될 수 있다. 상기 하이 스토리지 라인은 상기 제2 방향으로 연장되고, 상기 하이 화소 전극과 중첩할 수 있다. 상기 로우 스토리지 라인은 상기 제2 방향으로 연장되고, 상기 로우 화소 전극과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 하이 화소 전극은 제1 스위칭 소자와 전기적으로 연결될 수 있다. 상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 로우 화소 전극은 제2 스위칭 소자와 전기적으로 연결될 수 있다. 상기 게이트 라인, 상기 제2 스위칭 소자 및 상기 하이 스토리지 라인은 제3 스위칭 소자와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함할 수 있다. 상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 제2 절연층을 형성하는 단계 전에, 상기 데이터 패턴이 형성된 상기 제1 절연층 상에 컬러 필터를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 데이터 패턴을 형성하는 단계 전에, 상기 제1 절연층을 통해 형성되어, 상기 하이 스토리지 라인을 노출하는 제1 콘택홀을 형성하는 단계를 더 포함할 수 있다. 상기 제1 콘택홀을 통해 상기 하이 스토리지 라인과 상기 제3 스위칭 소자의 상기 제3 소스 전극이 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제조 방법은 상기 연결전극을 형성하는 단계 전에, 상기 제2 절연층을 통해 형성되어, 상기 제3 스위칭 소자의 상기 제3 소스 전극 및 상기 하이 스토리지 라인을 노출하는 제2 콘택홀, 및 상기 제2 절연층 및 상기 제1 절연층을 통해 형성되어, 상기 로우 스토리지 라인을 노출하는 제3 콘택홀을 형성하는 단계를 더 포함할 수 있다. 상기 연결전극은 상기 제1 및 제2 콘택홀을 통해 상기 하이 스토리지 라인 및 상기 제3 스위칭 소자의 제3 소스 전극과 전기적으로 연결되고, 상기 제3 콘택홀을 통해 상기 로우 스토리지 라인과 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 표시 패널은 하이 및 로우 화소 전극의 제2 줄기들과 중첩하는 하이 스토리지 라인 및 로우 스토리지 라인을 포함하므로, 개구율이 향상되고, 화소 가장자리의 표시 품질을 향상시킬 수 있다.
또한, 상기 하이 및 로우 스토리지 라인이 제1 및 제2 데이터 라인과 중첩하지 않으므로, 상기 화소 가장자리에서의 커플링 캐퍼시터 형성을 방지하여 표시 품질을 향상시킬 수 있다.
또한, 상기 하이 및 로우 화소 전극과 상기 제1 및 제2 데이터 라인이 중첩되어, 개구율이 향상될 수 있다.
또한, 상기 표시 패널은 상기 표시 패널의 가장자리에 배치되는 스토리지 보상라인을 포함하여 안정적인 스토리지 전압의 공급이 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 화소를 나타낸 평면도이다.
도 2는 도 1의 스위칭 소자 부분을 나타낸 부분 확대도이다.
도 3은 도 1의 화소의 등가 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 화소를 나타낸 평면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 패널의 화소를 나타낸 평면도이다.
도 6은 도 5의 I-I’ 선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 8a 내지 도 14는 도 5의 표시 패널의 제조 방법을 나타낸 단면도들 및 평면도들이다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 화소 연결 구조를 설명하기 위한 평면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 패널의 화소 연결 구조를 설명하기 위한 개략적인 평면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 패널의 배선 구조를 설명하기 위한 개략적인 평면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 화소를 나타낸 평면도이다. 도 2는 도 1의 스위칭 소자 부분을 나타낸 부분 확대도이다. 설명의 편의상 하나의 화소에 대해 도시하고 설명한다.
도 1 및 도 2를 참조하면, 표시 패널은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(Csth2), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(Cstl2), 제1 스위칭 소장(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(150), 로우 화소 전극(160) 및 연결 전극(170)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제1 데이터 라인(DL1)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 이격되어, 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제2 데이터 라인(DL2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제1 스위칭 소자의 제1 소스 전극 및 제2 스위칭 소자의 제2 소스 전극과 전기적으로 연결된다. (자세한 내용은 도 15 참조)
상기 하이 화소 전극(150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(150)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다. 상기 하이 화소 전극(150)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 로우 화소 전극(160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(150)의 반대편에, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 로우 화소 전극(160)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다. 상기 로우 화소 전극(160)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 하이 화소 전극(150)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(160)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(150)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(160)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩하지 않는다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 하이 화소 전극(150)의 가장자리와 중첩할 수 있다. 상기 제1 하이 스토리지 라인(Csth1)은 제3 콘택홀(H3)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다. 상기 제1 하이 스토리지 라인(Csth1)은 제4 콘택홀(H4)을 통해 상기 연결 전극(170)과 전기적으로 연결된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)과 중첩한다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)의 중앙에 대응하여 배치되어, 상기 하이 화소 전극(150)을 두 부분으로 나눌 수 있다.
상기 제1 로우 스토리지 라인(Cstl1)은 상기 게이트 라인(GL)과 인접하여, 상기 게이트 라인(GL)을 기준으로 상기 제1 하이 스토리지 라인(Csth1)의 반대방향에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩하지 않는다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 로우 화소 전극(160)의 가장자리와 중첩할 수 있다. 상기 제1 로우 스토리지 라인(Cstl1)은 제5 콘택홀(H5)을 통해 상기 연결 전극(170)과 전기적으로 연결된다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)과 중첩한다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 로우 스토리지 라인(Cstl1)과 전기적으로 연결된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)의 중앙에 대응하여 배치되어, 상기 로우 화소 전극(160)을 두 부분으로 나눌 수 있다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 로우 스토리지 라인과 전기적으로 연결된다. 또한, 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 하이 스토리지 라인과 전기적으로 연결된다. 따라서 상기 표시 패널 전체에 있어서, 제2 하이 스토리지 라인들 및 제2 로우 스토리지 라인들이 상기 제2 방향(D2)을 따라 전기적으로 연결될 수 있다. (도 17의 Cst 참조)
상기 제1 스위칭 소장(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)을 포함한다.
상기 제1 채널부(CH1)은 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)을 포함한다.
상기 제2 채널부(CH2)은 상기 제1 채널부(CH1)과 실질적으로 동일할 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)을 포함한다.
상기 제3 채널부(CH3)은 상기 제1 채널부(CH1) 및 상기 제2 채널부(CH2)과 실질적으로 동일할 수 있다.
상기 연결 전극(170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
도 3은 도 1의 화소의 등가 회로도이다.
도 3을 참조하면, 표시 패널의 화소는 제1 데이터 신호(D1)를 수신하는 제1 데이터 라인, 게이트 신호(G)를 수신하는 게이트 라인, 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3)를 하이 화소 액정 캐퍼시터(PXh) 및 로우 화소 액정 캐퍼시터(PXl)를 포함한다.
상기 제1 스위칭 소자(SW1)의 소스 전극은 상기 제1 데이터 라인과 연결된다. 상기 제1 스위칭 소자(SW1)의 게이트 전극은 상기 게이트 라인과 연결된다. 상기 제1 스위칭 소자(SW1)의 드레인 전극은 상기 하이 화소 액정 캐퍼시터(PHh)와 연결된다. 상기 하이 화소 액정 캐퍼시터(PHh)는 하이 화소 전극(도1 150 참조), 공통 전압(Vcom)이 인가되는 공통 전극(도 6의 210 참조) 및 액정층(도 6의 3 참조)에 의해 형성된다.
상기 제2 스위칭 소자(SW2)의 소스 전극은 상기 제1 데이터 라인과 연결된다. 상기 제2 스위칭 소자(SW2)의 게이트 전극은 상기 게이트 라인과 연결된다. 상기 제2 스위칭 소자(SW2)의 드레인 전극은 상기 제3 스위칭 소자(SW3)의 드레인 전극 및 상기 로우 화소 액정 캐퍼시터(PXl)와 연결된다. 상기 로우 화소 액정 캐퍼시터(PXl)는 로우 화소 전극(도1 160 참조), 공통 전압(Vcom)이 인가되는 공통 전극(도 6의 210 참조) 및 액정층(도 6의 3 참조)에 의해 형성된다.
상기 제3 스위칭 소자(SW3)의 소스 전극에는 스토리지 전압(Vcst)이 인가된다. 상기 스토리지 전압(Vcst)은 제1 및 제2 하이 스토리지 라인들(도 1의 Csth1, Csth2 참조) 및 제1 및 제2 로우 스토리지 라인들(도 1의 Cstl1, Cstl2 참조)에 인가되고, 상기 제1 하이 스토리지 라인이 상기 제3 스위칭 소자(SW3)의 상기 소스 전극에 연결될 수 있다.
한편, 도시하지는 않았으나, 상기 하이 화소 전극과 상기 제1 및 제2 하이 스토리지 라인들이 하이 스토리지 캐퍼시터를 형성하고, 상기 로우 화소 전극과 상기 제1 및 제2 로우 스토리지 라인들이 로우 스토리지 캐퍼시터를 형성할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 패널의 화소를 나타낸 평면도이다.
도 4를 참조하면, 표시 패널은 제1 하이 스토리지 라인(Csth1) 및 제1 로우 스토리지 라인(Cstl1), 하이 화소 전극(150) 및 로우 화소 전극(160)을 제외하고, 도 1의 표시 패널과 실질적으로 동일하다. 따라서 중복되는 설명은 간략히 하거나 생략한다.
상기 표시 패널은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(Csth2), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(Cstl2), 하이 화소 전극(150) 및 로우 화소 전극(160)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 이격되어, 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다.
상기 하이 화소 전극(150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 하이 화소 전극(150)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 하이 화소 전극(150)은 상기 제2 방향(D2)으로 연장된 제1 줄기(152) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(152)와 교차하는 제2 줄기(154)를 포함한다. 상기 제1 및 제2 줄기들(152, 154)은 상기 하이 화소 전극(150)을 네 개의 도메인들로 나눌 수 있다. 예를 들면, 상기 제1 및 제2 줄기들(152, 154)은 상기 하이 화소 전극(150)의 중심을 지나며, 상기 하이 화소 전극(150)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(152, 154)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 하이 화소 전극(150)의 가장자리에서 오픈(open)될 수 있다.
상기 로우 화소 전극(160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(150)의 반대편에 배치된다. 상기 로우 화소 전극(160)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 로우 화소 전극(160)은 상기 제2 방향(D2)으로 연장된 제1 줄기(162) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(162)와 교차하는 제2 줄기(164)를 포함한다. 상기 제1 및 제2 줄기들(162, 164)은 상기 로우 화소 전극(160)을 네 개의 도메인들로 나눌 수 있다. 예를 들면, 상기 제1 및 제2 줄기들(162, 164)은 상기 로우 화소 전극(160)의 중심을 지나며, 상기 로우 화소 전극(160)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(162, 164)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네 개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 로우 화소 전극(160)의 가장자리에서 오픈(open)될 수 있다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다. 상기 제1 하이 스토리지 라인(Csth1)은 이웃하는 화소의 제1 하이 스토리지 라인과 연결된다. 따라서, 상기 제1 하이 스토리지 라인(Csth1)은 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩한다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)과 중첩한다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 하이 스토리지 라인(Csth1)과 연결된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)의 상기 제 1 줄기(152)와 중첩한다.
상기 제1 로우 스토리지 라인(Cstl1)은 상기 게이트 라인(GL)과 인접하여, 상기 게이트 라인(GL)을 기준으로 상기 제1 하이 스토리지 라인(Csth1)의 반대방향에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 로우 스토리지 라인(Cstl1)은 이웃하는 화소의 제1 로우 스토리지 라인과 연결된다. 따라서, 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩한다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)과 중첩한다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 로우 스토리지 라인(Cstl1)과 연결된다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)의 상기 제 1 줄기(162)와 중첩한다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 패널의 화소를 나타낸 평면도이다.
도 5를 참조하면, 표시 패널은 제1 하이 스토리지 라인(Csth1) 및 제1 로우 스토리지 라인(Cstl1), 하이 화소 전극(150) 및 로우 화소 전극(160)을 제외하고, 도 1의 표시 패널과 실질적으로 동일하다. 또한, 상기 하이 화소 전극(150) 및 상기 로우 화소 전극(160)은 도 4의 표시 패널의 하이 화소 전극 및 로우 화소 전극과 실질적으로 동일하다. 상기 따라서 중복되는 설명은 간략히 하거나 생략한다.
상기 표시 패널은 게이트 라인(GL), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(Csth2), 제1 로우 스토리지 라인(Cstl1), 제2 로우 스토리지 라인(Cstl2), 하이 화소 전극(150) 및 로우 화소 전극(160)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 제1 데이터 라인(DL1)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 이격되어, 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다.
상기 하이 화소 전극(150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 배치된다. 상기 하이 화소 전극(150)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 하이 화소 전극(150)은 상기 제2 방향(D2)으로 연장된 제1 줄기(152) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(152)와 교차하는 제2 줄기(154)를 포함한다. 상기 제1 및 제2 줄기들(152, 154)은 상기 하이 화소 전극(150)을 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(152, 154)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 하이 화소 전극(150)의 가장자리에서 오픈(open)될 수 있다.
상기 로우 화소 전극(160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(150)의 반대편에 배치된다. 상기 로우 화소 전극(160)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 로우 화소 전극(160)은 상기 제2 방향(D2)으로 연장된 제1 줄기(162) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(162)와 교차하는 제2 줄기(164)를 포함한다. 상기 제1 및 제2 줄기들(162, 164)은 상기 로우 화소 전극(160)을 네 개의 도메인들로 나눌 수 있다.
각각의 상기 도메인에는 상기 제1 또는 제2 줄기들(162, 164)에서 연장되는 복수의 가지들이 형성된다. 상기 복수의 가지들은 슬릿들을 형성하며, 상기 네 개의 도메인들에 각각 다른 방향으로 연장되는 가지들이 형성될 수 있다. 상기 슬릿들은 상기 로우 화소 전극(160)의 가장자리에서 오픈(open)될 수 있다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩하지 않는다. 상기 제1 하이 스토리지 라인(Csth1)은 상기 하이 화소 전극(150)의 가장자리와 중첩할 수 있다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)과 중첩한다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 하이 스토리지 라인(Csth1)과 연결된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 하이 화소 전극(150)의 상기 제 1 줄기(152)와 중첩한다.
상기 제1 로우 스토리지 라인(Cstl1)은 상기 게이트 라인(GL)과 인접하여, 상기 게이트 라인(GL)을 기준으로 상기 제1 하이 스토리지 라인(Csth1)의 반대방향에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제1 및 제2 데이터 라인들(DL1, DL2)과 중첩하지 않는다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 로우 화소 전극(160)의 가장자리와 중첩할 수 있다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2) 사이에 배치되며, 상기 제2 방향(D2)으로 연장된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)과 중첩한다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 로우 스토리지 라인(Cstl1)과 연결된다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 로우 화소 전극(160)의 상기 제 1 줄기(162)와 중첩한다.
도 6은 도 5의 I-I’ 선을 따라 절단한 단면도이다.
도 6을 참조하면, 표시 패널은 제1 기판, 상기 제1 기판과 마주보는 제2 기판 및 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 액정층(3)을 포함한다.
상기 제1 기판은 제1 베이스 기판(100), 게이트 패턴, 제1 절연층(110), 채널층, 데이터 패턴, 컬러 필터(CF), 제2 절연층(120), 하이 화소 전극(150), 로우 화소 전극(160), 연결 전극(170) 및 블랙 매트릭스(BM)을 포함한다.
상기 제1 베이스 기판(100)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제1 베이스 기판(100)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 패턴이 상기 제1 베이스 기판(100) 상에 배치된다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 5의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 5의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 게이트 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 절연층(110)은 상기 게이트 패턴 상에 배치된다. 상기 제1 절연층(110)은 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인, 상기 제1 로우 스토리지 라인(CstL1), 상기 제2 로우 스토리지 라인, 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
제3 콘택홀(H3)이 상기 제1 절연층(110)을 통해 형성되어, 상기 제1 하이 스토리지 라인(Csth1)의 일부를 노출한다.
상기 채널층이 상기 제1 절연층(110) 상에 배치된다. 상기 채널층은 제1 채널부(CH1), 제2 채널부(CH2) 및 제3 채널부(CH3)를 포함한다. 상기 제1 채널부(CH1)는 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제2 채널부(CH2)는 상기 제2 게이트 전극(GE2)과 중첩한다. 상기 제3 채널부(CH3)는 상기 제3 게이트 전극(GE3)과 중첩한다.
상기 데이터 패턴은 상기 채널층 상에 배치된다. 상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(도 1의 DL1 참조) 및 제2 데이터 라인(도 1의 DL2 참조)을 포함한다. 상기 데이터 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 데이터 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 제3 소스 전극(DE3)은 상기 제1 절연층(110)을 통해 형성된 상기 제1 콘택홀(CH1)의 일부에 채워진다.
상기 컬러 필터(CF)는 상기 데이터 패턴이 배치된 상기 제1 절연층(110) 상에 배치된다. 상기 컬러 필터(CF)는 상기 액정층(3)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다. 상기 컬러 필터(CF)는 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러 필터(CF)는 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러 필터(CF)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
상기 컬러 필터 및 상기 데이터 패턴이 배치된 상기 제1 절연층(110) 상에 상기 제2 절연층(120)이 배치된다. 상기 제2 절연층(120)은 상기 데이터 패턴을 커버하여 절연한다.
제4 콘택홀(H4)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 하이 스토리지 라인(Csth1)의 일부 및 상기 제3 드레인 전극(DE3)의 일부를 노출한다.
제5 콘택홀(H5)이 상기 제1 절연층(120) 및 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 로우 스토리지 라인(Cstl1)의 일부를 노출한다.
제1 콘택홀(H1)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 드레인 전극(DE1)의 일부를 노출 시킨다.
제2 콘택홀(H2)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
상기 하이 화소 전극(150)이 상기 제2 절연층(120) 상에 배치된다. 상기 하이 화소 전극(150)은 상기 제1 콘택홀(H1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다.
상기 로우 화소 전극(160)이 상기 제2 절연층(120) 상에 배치된다. 상기 로우 화소 전극(160)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))과 전기적으로 연결된다.
상기 연결 전극(170)이 상기 제2 절연층(120) 상에 배치된다. 상기 연결 전극(170)은 상기 제4 콘택홀(H4)을 통해서 상기 제3 소스 전극(SE3)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제3 콘택홀(CH3)을 통해 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 이에 따라, 상기 제3 드레인 전극(DE3), 상기 제1 하이 스토리지 라인(Csth1) 및 상기 연결 전극(170)이 서로 전기적으로 연결된다.
상기 블랙 매트릭스(BM)는 상기 하이 화소 전극(150), 상기 로우 화소 전극(160) 및 상기 연결 전극(170)이 배치된 상기 제2 절연층(120) 상에 배치된다. 상기 블랙 매트릭스(BM)는 영상이 표시 되는 표시 영역에 인접하고 상기 영상이 표시되지 않는 주변영역에 대응하여 배치되며, 광을 차단한다. 상기 블랙 매트릭스(BM)는 상기 제1 데이터 라인, 상기 제2 데이터 라인, 상기 제1 내지 제3 스위징 소자들(SW1, SW2, SW3)과 중첩하여 배치된다. 상기 게이트 패턴이 불투명한 물질을 포함하는 경우에는, 상기 블랙 매트릭스(BM)는 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인, 상기 제1 로우 스토리지 라인(Cstl1) 및 상기 제2 로우 스토리지 라인과 중첩하여 배치될 수 있다.
상기 제2 기판은 제2 베이스 기판(200) 및 공통 전극(210)을 포함한다.
상기 제2 베이스 기판(200)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 제2 베이스 기판(200)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 공통 전극(210)은 상기 제2 베이스 기판(200) 상에 배치된다.
상기 액정층(3)은 상기 제1 기판 및 상기 제2 기판 사이에 배치된다. 상기 액정층(3)은 광학적 이방성을 갖는 액정 분자들을 포함한다. 상기 액정 분자들은 전계에 의해 구동되어 상기 액정층(3)을 지나는 광을 투과시키거나 차단시켜 영상을 표시한다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 패널의 단면도이다.
도 7을 참조하면, 표시 패널은 블랙 매트릭스(BM), 컬러 필터(CF) 및 오버 코팅층(205)을 제외하고 도 6의 표시 패널과 실질적으로 동일하다. 따라서 반복되는 설명은 간략히 하거나 생략한다.
표시 패널은 제1 기판, 상기 제1 기판과 마주보는 제2 기판 및 상기 제1 기판 및 상기 제2 기판 사이에 배치되는 액정층(3)을 포함한다.
상기 제1 기판은 제1 베이스 기판(100), 게이트 패턴, 제1 절연층(110), 채널층, 데이터 패턴, 제2 절연층(120), 하이 화소 전극(150), 로우 화소 전극(160), 및 연결 전극(170)을 포함한다.
상기 게이트 패턴이 상기 제1 베이스 기판(100) 상에 배치된다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 5의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 5의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 제1 절연층(110)은 상기 게이트 패턴 상에 배치된다. 상기 제1 절연층(110)은 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인, 상기 제1 로우 스토리지 라인(CstL1), 상기 제2 로우 스토리지 라인, 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
제3 콘택홀(H3)이 상기 제1 절연층(110)을 통해 형성되어, 상기 제1 하이 스토리지 라인(Csth1)의 일부를 노출한다.
상기 채널층이 상기 제1 절연층(110) 상에 배치된다. 상기 채널층은 제1 채널부(CH1), 제2 채널부(CH2) 및 제3 채널부(CH3)를 포함한다. 상기 제1 채널부(CH1)는 상기 제1 게이트 전극(GE1)과 중첩한다. 상기 제2 채널부(CH2)는 상기 제2 게이트 전극(GE2)과 중첩한다. 상기 제3 채널부(CH3)는 상기 제3 게이트 전극(GE3)과 중첩한다.
상기 데이터 패턴은 상기 채널층 상에 배치된다. 상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(도 1의 DL1 참조) 및 제2 데이터 라인(도 1의 DL2 참조)을 포함한다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 제3 소스 전극(DE3)은 상기 제1 절연층(110)을 통해 형성된 상기 제1 콘택홀(CH1)의 일부에 채워진다.
상기 데이터 패턴 상에 상기 제2 절연층(120)이 배치된다. 상기 제2 절연층(120)은 상기 데이터 패턴을 커버하여 절연한다.
제4 콘택홀(H4)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 하이 스토리지 라인(Csth1)의 일부 및 상기 제3 드레인 전극(DE3)의 일부를 노출한다.
제5 콘택홀(H5)이 상기 제1 절연층(120) 및 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 로우 스토리지 라인(Cstl1)의 일부를 노출한다.
제1 콘택홀(H1)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 드레인 전극(DE1)의 일부를 노출 시킨다.
제2 콘택홀(H2)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
상기 하이 화소 전극(150)이 상기 제2 절연층(120) 상에 배치된다. 상기 하이 화소 전극(150)은 상기 제1 콘택홀(H1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다.
상기 로우 화소 전극(160)이 상기 제2 절연층(120) 상에 배치된다. 상기 로우 화소 전극(160)은 상기 제2 콘택홀(H2)을 통해 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))과 전기적으로 연결된다.
상기 연결 전극(170)이 상기 제2 절연층(120) 상에 배치된다. 상기 연결 전극(170)은 상기 제4 콘택홀(H4)을 통해서 상기 제3 소스 전극(SE3)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제3 콘택홀(CH3)을 통해 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 이에 따라, 상기 제3 드레인 전극(DE3), 상기 제1 하이 스토리지 라인(Csth1) 및 상기 연결 전극(170)이 서로 전기적으로 연결된다.
상기 제2 기판은 제2 베이스 기판(200), 상기 블랙 매트릭스(BM), 상기 컬러 필터(CF) 및 공통 전극(210)을 포함한다.
상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(200) 상에 배치된다. 상기 블랙 매트릭스(BM)는 상기 제1 데이터 라인, 상기 제2 데이터 라인, 상기 제1 내지 제3 스위징 소자들(SW1, SW2, SW3)과 중첩하여 배치된다. 상기 게이트 패턴이 불투명한 물질을 포함하는 경우에는, 상기 블랙 매트릭스(BM)는 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인, 상기 제1 로우 스토리지 라인(Cstl1) 및 상기 제2 로우 스토리지 라인과 중첩하여 배치될 수 있다.
상기 컬러 필터(CF)는 상기 블랙 매트릭스(BM)가 형성된 상기 제2 베이스 기판(200) 상에 배치된다. 상기 컬러 필터(CF)는 상기 액정층(3)을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터(CF)는 적색 컬러 필터(red), 녹색 컬러 필터(green), 및 청색 컬러 필터(blue)일 수 있다. 상기 컬러 필터(CF)는 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러 필터(CF)는 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러 필터(CF)에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
상기 오버 코팅층(205)은 상기 컬러 필터(CF) 및 상기 블랙 매트릭스(BM) 상에 형성된다. 상기 오버 코팅층(205)은 상기 컬러 필터(CF)를 평탄화하면서, 상기 컬러 필터(CF)를 보호하는 역할과 절연하는 역할을 하며 아크릴계 에폭시 재료를 이용하여 형성될 수 있다.
상기 공통 전극(210)은 상기 오버 코팅층(205) 상에 배치된다.
상기 액정층(3)은 상기 제1 기판 및 상기 제2 기판 사이에 배치된다. 상기 액정층(3)은 광학적 이방성을 갖는 액정 분자들을 포함한다. 상기 액정 분자들은 전계에 의해 구동되어 상기 액정층(3)을 지나는 광을 투과시키거나 차단시켜 영상을 표시한다.
도 8a 내지 도 14는 도 5의 표시 패널의 제조 방법을 나타낸 단면도들 및 평면도들이다.
도 8a 및 도 8b를 참조하면, 제1 베이스 기판(100) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 패턴을 형성한다. 상기 게이트 패턴은 제1 하이 스토리지 라인(Csth1), 제2 하이 스토리지 라인(도 5의 Csth2 참조), 제1 로우 스토리지 라인(CstL1), 제2 로우 스토리지 라인(도 5의 Cstl2 참조), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다.
상기 제1 하이 스토리지 라인(Csth1)은 상기 게이트 라인(GL)과 인접하여 상기 제1 방향(D1)으로 연장된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장된다. 상기 제2 하이 스토리지 라인(Csth2)은 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다.
상기 제1 로우 스토리지 라인(Cstl1)은 상기 게이트 라인(GL)과 인접하여, 상기 게이트 라인(GL)을 기준으로 상기 제1 하이 스토리지 라인(Csth1)의 반대방향에 배치된다. 상기 제1 로우 스토리지 라인(Cstl1)은 상기 제1 방향(D1)으로 연장된다.
상기 제2 로우 스토리지 라인(Cstl2)은 상기 제2 방향(D2)으로 연장된다. 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제1 로우 스토리지 라인(Cstl1)과 전기적으로 연결된다.
상기 제2 하이 스토리지 라인(Csth2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 로우 스토리지 라인과 전기적으로 연결된다. 또한, 상기 제2 로우 스토리지 라인(Cstl2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제2 하이 스토리지 라인과 전기적으로 연결된다. 따라서 상기 표시 패널 전체에 있어서, 제2 하이 스토리지 라인들 및 제2 로우 스토리지 라인들이 상기 제2 방향(D2)을 따라 전기적으로 연결될 수 있다. (도 17의 Cst 참조)
도 9를 참조하면, 상기 게이트 패턴이 형성된 상기 제1 베이스 기판(100) 상에 제1 절연층(110)이 형성된다. 상기 제1 절연층(110)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다.
제3 콘택홀(H3)이 상기 제1 절연층(110)을 통해서 형성되어, 상기 제1 하이 스토리지 라인(Csth1)의 일부를 노출한다.
도 10a 및 도 10b를 참조하면, 상기 제1 절연층(110) 상에 반도체 층 및 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1, CH2, CH3)를 포함하는 채널층 및 데이터 패턴을 형성한다. 상기 반도체 층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 반도체층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 패턴은 제1 드레인 전극(DE1), 제1 소스 전극(SE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함한다. 예를 들면, 상기 반도체 층 및 상기 금속층을 동시에 패터닝 후, 패터닝된 상기 금속층의 일부를 제거하여 상기 제1 소스 전극(SE1) 및 상기 제1 소스 전극과 이격된 상기 제1 드레인 전극(DE1)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제2 소스 전극(SE2) 및 상기 제2 소스 전극과 이격된 상기 제2 드레인 전극(DE2)을 형성할 수 있다. 또한, 패터닝된 상기 금속층의 일부를 제거하여 상기 제3 소스 전극(SE3) 및 상기 제3 소스 전극과 이격된 상기 제3 드레인 전극(DE3)을 형성할 수 있다.
상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1)은 상기 제1 채널부(CH1) 및 상기 제1 게이트 전극(GE1)과 함께 제1 스위칭 소자(SW1)를 구성한다.
상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2)은 상기 제2 채널부(CH2) 및 상기 제2 게이트 전극(GE2)과 함께 제2 스위칭 소자(SW2)를 구성한다. 상기 제2 소스 전극(SE2)은 상기 제1 소스 전극(SE1)과 전기적으로 연결된다.
상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3)은 상기 제3 채널부(CH3) 및 상기 제3 게이트 전극(GE3)과 함께 제3 스위칭 소자(SW3)를 구성한다. 상기 제3 드레인 전극(DE3)은 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 상기 제3 소스 전극(DE3)은 상기 제1 절연층(110)을 통해 형성된 상기 제1 콘택홀(CH1)의 일부에 채워진다.
상기 제1 데이터 라인(DL1)은 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제1 데이터 라인(DL1)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인(DL1)과 이격되어, 상기 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 제2 데이터 라인(DL2)은 상기 제2 방향(D2)으로 이웃하는 화소의 제1 스위칭 소자의 제1 소스 전극 및 제2 스위칭 소자의 제2 소스 전극과 전기적으로 연결된다. (자세한 내용은 도 15 참조)
도 11을 참조하면, 상기 데이터 패턴이 형성된 상기 제1 절연층(110) 상에 컬러 필터(CF)가 형성된다. 상기 컬러 필터(CF)는 상기 데이터 패턴이 형성된 상기 제1 절연층(110) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다.
상기 컬러 필터(CF)가 형성된 상기 제1 절연층(110) 상에 제2 절연층(120)이 형성된다.
제4 콘택홀(H4)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 하이 스토리지 라인(Csth1)의 일부 및 상기 제3 드레인 전극(DE3)의 일부를 노출한다.
제5 콘택홀(H5)이 상기 제1 절연층(120) 및 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 로우 스토리지 라인(Cstl1)의 일부를 노출한다.
제1 콘택홀(H1)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제1 드레인 전극(DE1)의 일부를 노출 시킨다.
제2 콘택홀(H2)이 상기 제2 절연층(120)을 통해 형성되어, 상기 제2 드레인 전극(DE2)(또는 상기 제3 드레인 전극(DE3))의 일부를 노출 시킨다.
도 12a 및 도 12b를 참조하면, 상기 제2 절연층(120) 상에 투명 도전층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 투명 도전층을 패터닝 하여, 상기 하이 화소 전극(150), 로우 화소 전극(160) 및 연결 전극(170)을 형성한다. 상기 투명 도전층은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 로우 화소 전극(160)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(150)의 반대편에, 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 형성된다. 상기 로우 화소 전극(160)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(H2)을 통해 전기적으로 연결된다. 상기 로우 화소 전극(160)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 하이 화소 전극(150)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에 배치된다. 상기 하이 화소 전극(150)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(H1)을 통해 전기적으로 연결된다. 상기 하이 화소 전극(150)의 가장자리는 상기 제1 데이터 라인(DL1) 및 상기 제2 데이터 라인(DL2)와 중첩할 수 있다.
상기 연결 전극(170)은 상기 제3 콘택홀(H3) 및 상기 제4 콘택홀(H4)을 통해 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3) 및 상기 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 또한, 상기 연결 전극(170)은 상기 제2 방향(D2)으로 연장되어, 상기 제1 로우 스토리지 라인(Cstl1)과 상기 제5 콘택홀(H5)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(150)은 상기 제2 방향(D2)으로 연장된 제1 줄기(152) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(152)와 교차하는 제2 줄기(154)를 포함한다. 상기 제1 및 제2 줄기들(152, 154)은 상기 하이 화소 전극(150)의 중심을 지나며, 상기 하이 화소 전극(150)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
상기 로우 화소 전극(160)은 상기 제2 방향(D2)으로 연장된 제1 줄기(162) 및 상기 제1 방향(D1)으로 연장되고 상기 제1 줄기(162)와 교차하는 제2 줄기(164)를 포함한다. 상기 제1 및 제2 줄기들(162, 164)은 상기 로우 화소 전극(160)의 중심을 지나며, 상기 로우 화소 전극(160)을 동일한 면적의 네 개의 도메인들로 나눌 수 있다.
도 13을 참조하면, 블랙 매트릭스(BM)가 상기 하이 화소 전극(150), 상기 로우 화소 전극(160) 및 상기 연결 전극(170)이 배치된 상기 제2 절연층(120) 상에 형성된다. 상기 블랙 매트릭스(BM)는 상기 제1 데이터 라인(DL1), 상기 제2 데이터 라인(DL2), 및 상기 제1 내지 제3 스위징 소자들(SW1, SW2, SW3)과 중첩하여 배치된다. 상기 게이트 패턴이 불투명한 물질을 포함하는 경우에는, 상기 블랙 매트릭스(BM)는 상기 제1 하이 스토리지 라인(Csth1), 상기 제2 하이 스토리지 라인(Csth2), 상기 제1 로우 스토리지 라인(Cstl1) 및 상기 제2 로우 스토리지 라인(Cstl2)과 중첩하여 배치될 수 있다.
도 14를 참조하면, 제2 베이스 기판(200) 상에 공통 전극(210)을 형성한다. 상기 공통 전극(210)은 투명 도전층일 수 있으며, 예를 들면, 상기 공통 전극(210)은 산화 인듐 주석(indium tin oxide: ITO), 산화 아연 주석(indium zinc oxide: IZO) 등을 포함할 수 있다.
상기 제1 베이스 기판(100), 상기 게이트 패턴, 상기 제1 절연층(110), 상기 채널층, 상기 데이터 패턴, 상기 컬러 필터(CF), 상기 제2 절연층(120), 상기 하이 화소 전극(150), 상기 로우 화소 전극(160), 상기 연결 전극(170) 및 상기 블랙 매트릭스(BM)는 제1 기판을 구성한다. 상기 제2 베이스 기판(200) 및 상기 공통 전극(210)는 상기 제1 기판과 대향하는 제2 기판을 구성한다. 상기 제1 기판 및 상기 제2 기판 사이에 광학적 이방성을 갖는 액정 분자들을 포함하는 액정층(3)을 형성한다.
도 15는 본 발명의 일 실시예에 따른 표시 패널의 화소 연결 구조를 설명하기 위한 평면도이다.
도 15를 참조하면, 표시 패널은 제1 화소(PX1) 및 제2 방향(D2)으로 인접하여 배치되는 제2 화소(PX2)를 포함한다. 상기 제1 화소(PX1)는 제1 하이 화소(PXh1), 및 제1 로우 화소(PXl1)을 포함한다. 상기 제2 화소(PX2)는 제2 하이 화소(PXh2), 및 제2 로우 화소(PXl2)을 포함한다.
상기 제1 화소(PX1)는 도 1에 도시된 화소와 실질적으로 동일하다. 상기 제2 화소(PX1)는 상기 제1 화소(PX1)가 상기 제2 방향(D2)과 실질적으로 수직한 제1 방향(D1)으로 반전된 형상과 실질적으로 동일하다.
제1 데이터 라인(DL1) 및 제1 게이트 라인(GL1)은 상기 제1 화소(PX1)와 연결된다. 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2)은 상기 제2 화소(PX2)와 연결된다.
상기 제1 화소(PX1)의 상기 제1 로우 화소(PXl1)의 제2 로우 스토리지 라인(Cstl2)은 상기 제2 화소(PX2)의 상기 제2 하이 화소(PXh2)의 제2 하이 스토리지 라인(Cstl2)과 연결된다.
또한, 상기 제1 로우 화소(PXl1) 상기 제2 로우 스토리지 라인(Cstl2)은 제1 로우 스토리지 라인(Cstl1)과 연결된다. 상기 제1 로우 스토리지 라인(Cstl1)은 연결 전극(도 1의 170 참조)에 의해 제1 하이 화소(PXh1)의 제1 하이 스토리지 라인(Csth1)과 전기적으로 연결된다. 상기 제1 하이 스토리지 라인(Csth1)은 제2 하이 스토리지 라인(Csth2)과 연결된다.
또한, 상기 제2 하이 화소(PXh2)의 상기 제2 하이 스토리지 라인(Csth2)은 제1 하이 스토리지 라인(Csth1)과 연결된다. 상기 제1 하이 스토리지 라인(Csth1)은 연결 전극(도 1의 170 참조)에 의해 제2 로우 화소(PXl2)의 제1 로우 스토리지 라인(Cstl1)과 전기적으로 연결된다. 상기 제1 로우 스토리지 라인(Csth1)은 제2 로우 스토리지 라인(Cstl2)과 연결된다.
이에 따라, 상기 제2 방향(D2)으로 제2 로우 스토리지 라인들과 제2 하이 스토리지 라인들이 서로 전기적으로 연결된다.
도 16은 본 발명의 일 실시예에 따른 표시 패널의 화소 연결 구조를 설명하기 위한 개략적인 평면도이다.
도 16을 참조하면, 표시 패널은 제1 내지 제4 데이터 라인들, 제1 내지 제4 게이트 라인들, 및 제1 화소 내지 제8 화소를 포함한다. 상기 제1 내지 제4 데이터 라인들에는 각각 제1 내지 제4 데이터 신호(D1, D2, D3, D4)가 인가된다. 상기 제1 게이트 라인과 제2 게이트 라인에는 제1 게이트 신호(G1)이 인가된다. 상기 제3 게이트 라인과 상기 제4 게이트 라인에는 제2 게이트 신호(G2)가 인가된다.
상기 제1 내지 제4 데이터 라인들은 각각 제2 방향(D2)으로 연장되고, 상기 제2 방향(D2)과 실질적으로 수직한 제1 방향(D1)으로 배열된다. 상기 데이터 라인들과 상기 게이트 라인들에 의해 복수의 화소들이 정의된다.
상기 제1 화소는 제1 하이 화소(PXh1) 및 제1 로우 화소(PXl1)을 포함한다. 상기 제2 화소는 제2 하이 화소(PXh2) 및 제2 로우 화소(PXl2)을 포함한다. 상기 제3 화소는 제3 하이 화소(PXh3) 및 제3 로우 화소(PXl3)을 포함한다. 상기 제4 화소는 제4 하이 화소(PXh4) 및 제4 로우 화소(PXl4)을 포함한다. 상기 제5 화소는 제5 하이 화소(PXh5) 및 제5 로우 화소(PXl5)을 포함한다. 상기 제6 화소는 제6 하이 화소(PXh6) 및 제6 로우 화소(PXl6)을 포함한다. 상기 제7 화소는 제7 하이 화소(PXh7) 및 제7 로우 화소(PXl7)을 포함한다. 상기 제8 화소는 제8 하이 화소(PXh8) 및 제8 로우 화소(PXl8)을 포함한다.
상기 제1, 제2, 제5, 제6 화소들은 상기 제2 방향(D2)으로 배열되고, 상기 제3, 제4, 제7, 제8 화소들은 상기 제1, 제2, 제5, 제6 화소들의 상기 제1 방향(D1)에 인접하여, 상기 제2 방향(D2)으로 배열된다.
상기 제1 화소의 상기 제1 하이 화소(PXh1)는 제1 하이 스위칭 소자(SWh1) 와 연결된다. 상기 제1 화소의 상기 제1 로우 화소(PXl1)는 제1 로우 스위칭 소자(SWl1) 와 연결된다. 상기 제1 하이 스위칭 소자(SWh1) 및 상기 제1 로우 스위칭 소자(SWl1)는 상기 제1 게이트 라인 및 상기 제1 데이터 라인과 연결된다.
상기 제2 화소의 상기 제2 하이 화소(PXh2)는 제2 하이 스위칭 소자(SWh2) 와 연결된다. 상기 제2 화소의 상기 제2 로우 화소(PXl2)는 제2 로우 스위칭 소자(SWl2) 와 연결된다. 상기 제2 하이 스위칭 소자(SWh2) 및 상기 제2 로우 스위칭 소자(SWl2)는 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 연결된다.
상기 제3 화소의 상기 제3 하이 화소(PXh3)는 제3 하이 스위칭 소자(SWh3) 와 연결된다. 상기 제3 화소의 상기 제3 로우 화소(PXl3)는 제3 로우 스위칭 소자(SWl3) 와 연결된다. 상기 제3 하이 스위칭 소자(SWh3) 및 상기 제3 로우 스위칭 소자(SWl3)는 상기 제1 게이트 라인 및 상기 제4 데이터 라인과 연결된다.
상기 제4 화소의 상기 제4 하이 화소(PXh4)는 제4 하이 스위칭 소자(SWh4) 와 연결된다. 상기 제4 화소의 상기 제4 로우 화소(PXl4)는 제4 로우 스위칭 소자(SWl4) 와 연결된다. 상기 제4 하이 스위칭 소자(SWh4) 및 상기 제4 로우 스위칭 소자(SWl4)는 상기 제1 게이트 라인 및 상기 제3 데이터 라인과 연결된다.
상기 제5 화소의 상기 제5 하이 화소(PXh5)는 제5 하이 스위칭 소자(SWh5) 와 연결된다. 상기 제5 화소의 상기 제5 로우 화소(PXl5)는 제5 로우 스위칭 소자(SWl5) 와 연결된다. 상기 제5 하이 스위칭 소자(SWh5) 및 상기 제5 로우 스위칭 소자(SWl5)는 상기 제3 게이트 라인 및 상기 제1 데이터 라인과 연결된다.
상기 제6 화소의 상기 제6 하이 화소(PXh6)는 제6 하이 스위칭 소자(SWh6) 와 연결된다. 상기 제6 화소의 상기 제6 로우 화소(PXl6)는 제6 로우 스위칭 소자(SWl6) 와 연결된다. 상기 제6 하이 스위칭 소자(SWh6) 및 상기 제6 로우 스위칭 소자(SWl6)는 상기 제4 게이트 라인 및 상기 제2 데이터 라인과 연결된다.
상기 제7 화소의 상기 제7 하이 화소(PXh7)는 제7 하이 스위칭 소자(SWh7) 와 연결된다. 상기 제7 화소의 상기 제7 로우 화소(PXl7)는 제7 로우 스위칭 소자(SWl7) 와 연결된다. 상기 제7 하이 스위칭 소자(SWh7) 및 상기 제7 로우 스위칭 소자(SWl7)는 상기 제3 게이트 라인 및 상기 제4 데이터 라인과 연결된다.
상기 제8 화소의 상기 제8 하이 화소(PXh8)는 제8 하이 스위칭 소자(SWh8) 와 연결된다. 상기 제8 화소의 상기 제8 로우 화소(PXl8)는 제8 로우 스위칭 소자(SWl8) 와 연결된다. 상기 제8 하이 스위칭 소자(SWh8) 및 상기 제8 로우 스위칭 소자(SWl8)는 상기 제4 게이트 라인 및 상기 제3 데이터 라인과 연결된다.
이와 같이, 각 화소의 스위칭 소자들은 인접하는 화소의 스위칭 소자들과 대칭되는 위치에 배치될 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 패널의 배선 구조를 설명하기 위한 개략적인 평면도이다.
도 17을 참조하면, 표시 패널은 제1 구동부(300) 제2 구동부(400), 복수의 데이터 라인들(DL), 복수의 스토리지 라인들(Cst), 제1 스토리지 보상 라인(310), 제2 스토리지 보상 라인(310) 및 접지 라인(320)을 포함한다. 상기 데이터 라인들(DL)은 제2 방향(D2)으로 연장되고, 상기 제2 방향(D2)과 실질적으로 수직한 제1 방향(D1)으로 배열된다. 각각의 상기 스토리지 라인들(Cst)은 인접하는 두개의 데이터 라인들 사이에 배치된다. 상기 스토리지 라인들(Cst)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다.
상기 제1 구동부(300) 및 상기 제2 구동부(400)는 영상이 표시 되는 표시 영역과 인접하는 주변 영역에 대응하여 배치된다. 상기 제1 구동부(300) 및 상기 제2 구동부(400) IC(integrated circuit)칩들일 수 있다. 상기 데이터 라인(DL)들은 상기 제1 구동부(300) 또는 상기 제2 구동부(400)과 연결된다. 상기 제1 구동부(300) 및 상기 제2 구동부(400)는 상기 표시 패널의 화소들을 구동한다. 상기 제1 구동부(300)와 상기 영상이 표시 되는 표시 영역 사이에는 배선들이 확장되는 팬아웃(fan out)영역(302)이 형성된다. 또한, 상기 제2 구동부(400)와 상기 영상이 표시 되는 표시 영역 사이에도 배선들이 확장되는 팬아웃(fan out)영역이 형성된다.
상기 제1 스토리지 보상 라인(310)은 상기 제1 구동부(300) 및 상기 제2 구동부(400)와 연결된다. 상기 제1 스토리지 보상 라인(310)은 상기 표시 패널의 상기 주변영역에 대응하여 배치된다. 즉, 상기 제1 스토리지 보상 라인(310)은 상기 표시 패널의 가장자리를 따라 연장된다. 상기 제1 스토리지 보상 라인(310)은 상기 스토리지 라인들(Cst)과 연결되어 상기 스토리지 라인들(Cst)에 스토리지 전압을 제공한다.
상기 제1 스토리지 보상 라인(310)은 제1 부분(312) 및 제2 부분(314)을 포함한다. 상기 제1 부분(312)은 상기 표시 영역을 기준으로 상기 제1 및 제2 구동부(300, 400)이 배치된 반대 방향에 배치되어, 상기 제1 방향(D1)으로 연장된다. 상기 제2 부분(314)은 상기 제1 부분(314)과 상기 제1 또는 제2 구동부(300, 400)를 연결한다. 상기 제2 부분(314)은 상기 제2 방향(D2)으로 연장된다.
상기 제2 스토리지 보상 라인(320)은 상기 제1 구동부(300) 및 상기 제2 구동부(400)와 연결된다. 상기 제2 스토리지 보상 라인(310)은 상기 표시 패널의 상기 주변영역에 대응하여 배치된다. 상기 제2 스토리지 보상 라인(310)은 상기 스토리지 라인들(Cst)과 연결되어 상기 스토리지 라인들(Cst)에 스토리지 전압을 제공한다.
상기 제2 스토리지 보상 라인(320)은 제1 부분(322) 및 제2 부분(324)을 포함한다. 상기 제1 부분(322)은 상기 표시 영역을 기준으로 상기 제1 및 제2 구동부(300, 400)가 배치된 방향에 배치되어, 상기 제1 방향(D1)으로 연장된다. 상기 제2 부분(324)은 상기 제1 부분(322)과 상기 제1 및 제2 구동부들(300, 400) 사이에 배치되어 상기 제1 부분(322)을 상기 제1 및 제2 구동부들(300, 400)에 직접 연결한다.
이에 따라, 상기 영상이 표시되는 표시 영역을 기준으로 상기 제2 방향으로 양측에 상기 제1 스토리지 보상 라인(310) 및 상기 제2 스토리지 보상 라인(320)이 배치되고, 상기 스토리지 라인들(Cst)과 연결되므로, 상기 스토리지 라인들(Cst)에 인가되는 상기 스토리지 전압을 효과적으로 유지할 수 있다.
상기 접지 라인(320)은 상기 제1 구동부(300, 및 상기 제2 구동부(400)와 연결되며, 상기 주변영역에 대응하여 배치된다. 즉, 상기 접지 라인(320)은 상기 표시 패널의 가장자리를 따라 연장된다. 상기 접지 라인(320)은 복수의 접지 단자(322)를 포함한다. 상기 접지 단자(322)는 개구일 수 있으며, 볼트 등에 의해 표시 장치의 수납용기의 접지부에 연결될 수 있다.
본 발명의 실시예들에 따르면, 표시 패널은 하이 및 로우 화소 전극의 제2 줄기들과 중첩하는 하이 스토리지 라인 및 로우 스토리지 라인을 포함하므로, 개구율이 향상되고, 화소 가장자리의 표시 품질을 향상시킬 수 있다.
또한, 상기 하이 및 로우 스토리지 라인이 제1 및 제2 데이터 라인과 중첩하지 않으므로, 상기 화소 가장자리에서의 커플링 캐퍼시터 형성을 방지하여 표시 품질을 향상시킬 수 있다.
또한, 상기 하이 및 로우 화소 전극과 상기 제1 및 제2 데이터 라인이 중첩되어, 개구율이 향상될 수 있다.
또한, 상기 표시 패널은 상기 표시 패널의 가장자리에 배치되는 스토리지 보상라인을 포함하여 안정적인 스토리지 전압의 공급이 가능하다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 제1 베이스 기판110: 제1 절연층
120: 제2 절연층150: 제1 화소 전극
160: 제2 화소 전극170: 제3 화소 전극
200: 제2 베이스 기판210: 공통 전극
SW1: 제1 스위칭 소자SW2: 제2 스위칭 소자
SW3: 제3 스위칭 소자Csth1: 제1 하이 스토리지 라인
Cstl1: 제1 로우 스토리지 라인Csth2: 제2 하이 스토리지 라인
Cstl2: 제2 로우 스토리지 라인GL: 게이트 라인
DL1: 제1 데이터 라인 DL2: 제2 데이터 라인
DL3: 제3 데이터 라인

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인;
    상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 데이터 라인;
    상기 제1 데이터 라인과 상기 제1 방향으로 이격되고, 상기 제2 방향으로 연장되는 제2 데이터 라인;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인에 인접하여 배치되는 하이 화소 전극;
    상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인을 기준으로 상기 하이 화소 전극의 반대편에 배치되는 로우 화소 전극;
    상기 제2 방향으로 연장되고, 상기 하이 화소 전극과 중첩하는 하이 스토리지 라인; 및
    상기 제2 방향으로 연장되고, 상기 로우 화소 전극과 중첩하는 로우 스토리지 라인을 포함하는 표시 패널.
  2. 제1항에 있어서,
    상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 하이 화소 전극과 전기적으로 연결되는 제1 스위칭 소자;
    상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 로우 화소 전극과 전기적으로 연결되는 제2 스위칭 소자; 및
    상기 게이트 라인, 상기 제2 스위칭 소자 및 상기 하이 스토리지 라인과 전기적으로 연결되는 제3 스위칭 소자를 더 포함하는 것을 을 특징으로 하는 표시 패널.
  3. 상기 제1 항에 있어서,
    상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함하고,
    상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함하는 것을 특징으로 하는 표시 패널.
  4. 상기 제3 항에 있어서,
    상기 하이 화소 전극은 상기 제1 방향으로 연장되는 제1 줄기 및 상기 제2 방향으로 연장되는 제2 줄기를 포함하고, 복수의 가지들을 포함하여 슬릿 구조를 형성하고,
    상기 로우 화소 전극은 상기 제1 방향으로 연장되는 제1 줄기 및 상기 제2 방향으로 연장되는 제2 줄기를 포함하고, 복수의 가지들을 포함하여 슬릿 구조를 형성하고,
    상기 제2 하이 스토리지 라인은 상기 하이 화소 전극의 상기 제2 줄기와 중첩하고,
    상기 제2 로우 스토리지 라인은 상기 로우 화소 전극의 상기 제2 줄기와 중첩하는 것을 특징으로 하는 표시 패널.
  5. 상기 제3 항에 있어서,
    상기 제1 하이 스토리지 라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되어, 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하지 않고,
    상기 제1 로우 스토리지 라인은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 배치되어, 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 중첩하지 않는 것을 특징으로 하는 표시 패널.
  6. 제1항에 있어서,
    상기 하이 스토리지 라인 및 상기 로우 스토리지 라인을 전기적으로 연결하는 연결 전극을 더 포함하는 것을 특징으로 하는 표시 패널.
  7. 제1항에 있어서,
    상기 하이 화소 전극 및 상기 로우 화소 전극과 대향하는 공통 전극, 및 상기 하이 및 로우 화소 전극들과 상기 공통 전극 사이에 배치되는 액정층을 더 포함하는 표시 패널.
  8. 제1항에 있어서,
    상기 제2 데이터 라인은 상기 제2 방향으로 인접하는 화소와 전기적으로 연결되고,
    상기 인접하는 화소는 제2 게이트 라인을 포함하는 것을 특징으로 하는 표시 패널.
  9. 제8항에 있어서,
    상기 제1 게이트 라인과 상기 제2 게이트 라인은 동일한 게이트 신호를 인가받는 것을 특징으로 하는 표시 패널.
  10. 제1항에 있어서,
    상기 하이 화소 전극의 가장자리는 상기 제1 및 제2 데이터 라인이 중첩하고,
    상기 로우 화소 전극의 가장자리는 상기 제1 및 제2 데이터 라인이 중첩하는 것을 특징으로 하는 표시 패널.
  11. 제1항에 있어서,
    상기 하이 스토리지 라인, 상기 로우 스토리지 라인 및 상기 게이트 라인은 동일한 층으로부터 형성된 것을 특징으로 하는 표시 패널.
  12. 제1항에 있어서,
    상기 표시 패널의 일측에 배치되는 제1 구동부; 및
    상기 제1 구동부와 전기적으로 연결되고, 상기 하이 및 로우 스토리지 라인들과 전기적으로 연결되고, 상기 표시 패널의 가장자리를 따라 배치되는 스토리지 보상라인을 더 포함하는 것을 특징으로 하는 표시 패널.
  13. 제12항에 있어서,
    상기 스토리지 보상라인은 상기 제1 구동부가 배치된 상기 일측의 반대 방향에 배치되고 상기 제1 방향으로 연장되는 제1 부분, 및 상기 제1 부분과 상기 제1 구동부를 연결하고 상기 제2 방향으로 연장되는 제2 부분을 포함하는 것을 특징으로 하는 표시 패널.
  14. 기판 상에 게이트 라인, 하이 스토리지 라인 및 로우 스토리지 라인을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제1 데이터 라인 및 제2 데이터 라인을 포함하는 데이터 패턴을 형성하는 단계;
    상기 데이터 패턴이 형성된 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층 상에 하이 화소 전극, 로우 화소 전극, 및 상기 하이 스토리지 라인 및 상기 로우 스토리지 라인을 연결하는 연결전극을 형성하는 단계를 포함하는 표시 패널의 제조 방법.
  15. 제14항에 있어서,
    상기 게이트 라인은 제1 방향으로 연장되고, 상기 제1 데이터 라인은 상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제2 데이터 라인은 상기 제1 데이터 라인과 상기 제1 방향으로 이격되어 상기 제2 방향으로 연장되고,
    상기 하이 화소 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에 상기 게이트 라인에 인접하여 배치되고, 상기 로우 화소 전극은 상기 제1 데이터 라인 및 상기 제2 데이터 라인 사이에, 상기 게이트 라인을 기준으로 상기 하이 화소 전극의 반대편에 배치되고,
    상기 하이 스토리지 라인은 상기 제2 방향으로 연장되고, 상기 하이 화소 전극과 중첩하고,
    상기 로우 스토리지 라인은 상기 제2 방향으로 연장되고, 상기 로우 화소 전극과 중첩하는 것을 특징으로 하는 표시 패널의 제조 방법.
  16. 제15항에 있어서,
    상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 하이 화소 전극은 제1 스위칭 소자와 전기적으로 연결되고,
    상기 게이트 라인, 상기 제1 데이터 라인, 및 상기 로우 화소 전극은 제2 스위칭 소자와 전기적으로 연결되고,
    상기 게이트 라인, 상기 제2 스위칭 소자 및 상기 하이 스토리지 라인은 제3 스위칭 소자와 전기적으로 연결되는 것을 특징으로 하는 표시 패널의 제조 방법.
  17. 제16항에 있어서,
    상기 하이 스토리지 라인은 상기 제1 방향으로 연장되는 제1 하이 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 하이 스토리지 라인을 포함하고,
    상기 로우 스토리지 라인은 상기 제1 방향으로 연장되는 제1 로우 스토리지 라인 및 상기 제2 방향으로 연장되는 제2 로우 스토리지 라인을 포함하는 것을 특징으로 하는 표시 패널의 제조 방법.
  18. 제16항에 있어서, 상기 제2 절연층을 형성하는 단계 전에,
    상기 데이터 패턴이 형성된 상기 제1 절연층 상에 컬러 필터를 형성하는 단계를 더 포함하는 표시 패널의 제조 방법.
  19. 제16항에 있어서, 상기 데이터 패턴을 형성하는 단계 전에,
    상기 제1 절연층을 통해 형성되어, 상기 하이 스토리지 라인을 노출하는 제1 콘택홀을 형성하는 단계를 더 포함하고,
    상기 제1 콘택홀을 통해 상기 하이 스토리지 라인과 상기 제3 스위칭 소자의 상기 제3 소스 전극이 연결되는 것을 특징으로 하는 표시 패널의 제조 방법.
  20. 제19항에 있어서, 상기 연결전극을 형성하는 단계 전에,
    상기 제2 절연층을 통해 형성되어, 상기 제3 스위칭 소자의 상기 제3 소스 전극 및 상기 하이 스토리지 라인을 노출하는 제2 콘택홀, 및 상기 제2 절연층 및 상기 제1 절연층을 통해 형성되어, 상기 로우 스토리지 라인을 노출하는 제3 콘택홀을 형성하는 단계를 더 포함하고,
    상기 연결전극은 상기 제1 및 제2 콘택홀을 통해 상기 하이 스토리지 라인 및 상기 제3 스위칭 소자의 제3 소스 전극과 전기적으로 연결되고, 상기 제3 콘택홀을 통해 상기 로우 스토리지 라인과 전기적으로 연결되는 것을 특징으로 하는 표시 패널의 제조 방법.
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