KR20060023460A - 트랜지스터와 이를 갖는 표시장치 - Google Patents

트랜지스터와 이를 갖는 표시장치 Download PDF

Info

Publication number
KR20060023460A
KR20060023460A KR1020040072312A KR20040072312A KR20060023460A KR 20060023460 A KR20060023460 A KR 20060023460A KR 1020040072312 A KR1020040072312 A KR 1020040072312A KR 20040072312 A KR20040072312 A KR 20040072312A KR 20060023460 A KR20060023460 A KR 20060023460A
Authority
KR
South Korea
Prior art keywords
electrode wiring
hand
control electrode
current electrode
wiring
Prior art date
Application number
KR1020040072312A
Other languages
English (en)
Other versions
KR101048365B1 (ko
Inventor
박행원
문승환
강남수
이용순
이백원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040072312A priority Critical patent/KR101048365B1/ko
Priority to JP2004313714A priority patent/JP5129427B2/ja
Priority to CNB2005100998790A priority patent/CN100547806C/zh
Priority to TW094131201A priority patent/TWI378560B/zh
Priority to US11/223,524 priority patent/US7842951B2/en
Publication of KR20060023460A publication Critical patent/KR20060023460A/ko
Application granted granted Critical
Publication of KR101048365B1 publication Critical patent/KR101048365B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Shift Register Type Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

기생용량을 최소화하기 위한 트랜지스터와 이를 갖는 표시장치가 개시된다. 제어 전극 배선은 바디부, 서로 평행하는 제1 및 제2 핸드부를 포함한다. 제1 전류 전극 배선은 제어 전극 배선과 절연되어 있고, 제1 및 제2 핸드부들간의 영역에서 제어 전극 배선의 일부 영역과 오버레이되어 신장되도록 형성된다. 제2 전류 전극 베선은 제어 전극 배선과 절연되어 있고, 바디부, 제1 및 제2 핸드부들의 외측 영역과 오버레이되면서 제1 전류 전극 배선과 이격된다. 이에 따라, 게이트-드레인간 기생용량을 최소화하고, 제어 전극 영역이 커버하는 영역내에 제1 및 제2 전류 전극을 배치하므로써, 드레인-게이트간 커플링 캐패시턴스를 최소화시키면서 트랜지스터의 배치 공간을 줄일 수 있다.
트랜지스터, 기생용량, 커플링 캐패시터, 게이트, 핑거

Description

트랜지스터와 이를 갖는 표시장치{TRANSISTOR AND DISPLAY DEVICE HAVING THE SAME}
도 1은 일반적인 쉬프트 레지스터를 설명하기 위한 회로도이다.
도 2는 도 1의 게이트 구동 회로를 설명하기 위한 블럭도이다.
도 3a 내지 도 3c는 도 1의 시프트 레지스터의 단위 스테이지를 등가적으로 설명하기 위한 도면들이다.
도 4는 본 발명의 일실시예에 따른 비정질-실리콘 박막 트랜지스터를 설명하기 위한 평면도이다.
도 5a 내지 도 5c는 도 4의 비정질-실리콘 박막 트랜지스터를 절단한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 비정질-실리콘 박막 트랜지스터를 설명하기 위한 평면도이다.
도 7a 내지 도 7c는 도 6의 비정질-실리콘 박막 트랜지스터의 절단면도들이다.
도 8은 본 발명의 실시예에 따른 액정표시장치를 설명하기 위한 블럭도이다.
<도면의 주요부분에 대한 부호의 설명>
210, 310 : 게이트 전극 배선 212, 312 : 게이트-바디부
230, 330 : 드레인 전극 배선 232, 331 : 드레인-바디부
240, 340 : 소스 전극 배선 241, 341 : 소스-바디부
214, 216, 314, 316, 318 : 게이트-핸드부
234, 236, 332, 335 : 드레인-핸드부
242, 244, 342, 344, 347 : 소스-핸드부
243, 245, 343, 345, 346, 348 : 소스-핑거부
333, 334, 336, 337 : 드레인-핑거부
본 발명은 트랜지스터와 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 기생용량을 최소화하기 위한 트랜지스터와 이를 갖는 표시장치에 관한 것이다.
근래 들어, 액정표시장치는 TCP(Tape Carrier Package) 또는 COG(Chip On Glass) 등의 방법으로 게이트 구동 IC를 장착하고 있다. 하지만, 제조 원가나 기구 설계적인 측면에서 상기한 제품의 구조에는 한계가 있어 상기 게이트 구동 IC의 사용을 배제하는 구조(이하, GATE IC-Less 구조)를 강구하는데 이는 비정질-실리콘 박막 트랜지스터(이하, a-Si 박막 트랜지스터)를 이용하여 게이트 구동 IC와 같은 동작을 수행토록 하는 것이다.
이를 위한 a-Si TFT 회로가 미국 특허등록번호 제5,517,542호뿐만 아니라, 본 출원인에 의해 출원된 대한민국 특허출원 제2002-3398호(공개번호 제2002-66965 호) 등에 개시되어 있다. 특히 상기 특허출원 제2002-3398호에서 개시하는 쉬프트 레지스터 회로는 가장 적은 수의 7개의 비정질-실리콘 박막 트랜지스터와 외부 입력 배선이 가능하도록 개발되었다.
도 1은 일반적인 쉬프트 레지스터를 설명하기 위한 회로도로, 특히 대한민국 특허출원 제2002-3398호에서 개시하는 게이트 드라이버 IC로 동작하는 쉬프트 레지스터의 스테이지를 설명한다.
도 1을 참조하면, 쉬프트 레지스터의 각 스테이지는 풀업부(110), 풀다운부(120), 풀업구동부(130) 및 풀다운구동부(140)를 포함하여, 스캔개시신호(STV) 또는 이전 스테이지의 출력 신호를 근거로 게이트 신호(또는 스캔 신호)를 출력한다. 이때 스테이지가 쉬프트 레지스터의 첫번째 스테이지인 경우에는 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호(STV)를 근거로 게이트 신호를 출력하고, 나머지 스테이지인 경우에는 이전 스테이지로부터 출력되는 게이트 신호를 근거로 게이트 신호를 출력한다.
상기한 쉬프트 레지스터는 하기하는 도 2와 같이 TFT 패널 내에 집적되어 게이트 구동 회로와 같은 동작을 수행하게 된다.
도 2는 도 1의 게이트 구동 회로를 설명하기 위한 블럭도이다.
도 1 및 도 2를 참조하면, N개의 게이트 신호(또는 주사 신호)(GOUT[1], GOUT[2], ... GOUT[N])를 출력하는 게이트 구동 회로(174)에는 N개의 스테이지들이 구비된다.
첫번째 스테이지는 타이밍 제어부(미도시)로부터 제공되는 스캔개시신호 (STV), 타이밍 제어부(미도시)로부터 제공되는 게이트 온/오프 전압(VON/VOFF), 제1 파워 클럭(CKV)을 각각 제공받아 첫번째 게이트 라인의 선택을 위한 제1 게이트 신호(GOUT[1])를 출력함과 함께 두번째 스테이지의 입력단(IN)에 출력한다.
두번째 스테이지는 이전 스테이지로부터 제공되는 제1 게이트 신호(GOUT[1])와, 상기 게이트 온/오프 전압(VON/VOFF), 제2 파워 클럭(CKVB)을 각각 제공받아 두번째 게이트 라인의 선택을 위한 제2 게이트 신호(GOUT[2])를 출력함과 함께 세번째 스테이지의 입력단(IN)에 출력한다.
상기한 방식에 의해 N번째 스테이지는 N-1번째 스테이지로부터 제공되는 제(N-1) 게이트 신호(GOUT[N-1])와, 외부로부터 제공되는 게이트 온/오프 전압(VON/VOFF), 제2 파워 클럭(CKVB)을 각각 제공받아 N번째 게이트 라인의 선택을 위한 제N 게이트 신호(GOUT[N])를 출력단자(OUT)를 통해 출력한다.
상기한 쉬프트 레지스터를 구성하는 단위 스테이지는 도 3a와 같이 하나의 S/R 래치(21)와 하나의 앤드 게이트(22)로 구성되는 로직 게이트로 표현할 수 있고, 이의 동작은 도 3b에 도시한 파형도와 같다.
하지만, 상기 S/R 래치(21)는 다양하게 구성할 수 있으나, 상기 S/R 래치(21)로부터 출력되는 Q값에 의해 CK1을 샘플링하는 풀다운 트랜지스터는 도 3c에 도시한 바와 같이, 반드시 필요하다.
그런데, 상기 풀업부(110)의 NMOS 트랜지스터(Q1)는 비정질-실리콘 박막 트랜지스터로 구현되므로 매우 작은 전자 이동도를 갖고, 대형화된 액정표시장치를 구동하기 위해서는 고전압 진폭, 예를 들어, 20V 내지 -14V 정도의 게이트 펄스를 게이트 라인에 인가해야하므로 매우 큰 사이즈가 될 수밖에 없다. 특히, 12.1인치(30.734㎝)를 사용하는 XGA급의 경우에는 하나의 게이트 라인의 기생용량이 250 내지 300pF 정도이고, 이를 최소 디자인 룰인 4㎛로 설계한 a-Si 박막 트랜지스터로 구동하고자 하면, 채널길이(L)가 4㎛일 때 채널폭(W)이 5500㎛ 정도가 필요하다.
따라서 게이트 라인을 구동하기 위한 NMOS 타입의 a-Si 박막 트랜지스터(Q1)의 기생용량인 게이트-드레인간 기생용량(Cgd)은 커질 수밖에 없다. 상기 기생용량(Cgd)은 3pF 정도로서 a-Si 박막 트랜지스터로 구성되는 게이트 드라이버 회로에 오동작이 발생되는 원인이 된다.
왜냐하면, 상기 기생용량(Cgd)이 고진폭, 즉 20V 내지 -14V의 파워 클럭(CKV 또는 CKVB)과 연결되어 있고, 상기 기생용량(Cgd)이 풀업 트랜지스터(Q1)의 드레인-게이트간 커플링 캐패시터로 동작하여 상기 풀업 트랜지스터(Q1)의 게이트에 원하지 않는 전압을 발생시킬 수 있기 때문이다. 예를 들어, 상기 커플링 캐패시터를 게이트 오프 전압(VOFF)으로 유지시키는 수단이 없는 경우에는 상기 풀업 트랜지스터(Q1)의 게이트 전압은 20V 내지 -14V의 파워 클럭(CKV 또는 CKVB)의 전위가 되고, 출력은 최대 20V에서 풀업 트랜지스터(Q1)의 문턱 전압(Vth)을 감산한 전압이 발생되어 액정 패널의 게이트 라인에 인가되므로 이상 표시 현상이 발생될 수 있다.
따라서, a-Si 박막 트랜지스터로 구성되는 게이트 드라이버 IC에서는 풀업 트랜지스터(Q1)와 같이 스캔 펄스를 출력하는 a-Si 박막 트랜지스터의 게이트를 게이트 오프 전압(VOFF)으로 유지시키기 위해서는 상기한 도 1에 도시한 바와 같이, 홀드 기능을 수행하는 a-Si 박막 트랜지스터(Q5)(이하 홀드 트랜지스터)와 풀업 트랜지스터(Q1)가 동작한 후, 대부분의 시간 동안 스캔 펄스가 게이트 오프 전압(VOFF) 레벨이 되도록 풀다운 기능을 하는 a-Si 박막 트랜지스터(Q2)(이하, 풀다운 트랜지스터)가 필수적이다.
이때 상기 홀드 트랜지스터(Q5)는 대용량의 기생용량(Cgd)이 커플링 캐패시터로서 고진폭, 즉 +20V 내지 -14V의 클럭 펄스(CK)와 연결되어 있으므로 커플링 전압을 풀업 트랜지스터(Q1)나 풀다운 트랜지스터(Q2)의 문턱 전압 이하로 유지시키기 위해서는 역시 큰 사이즈가 될 수밖에 없다.
이는 좁은 블랙 매트릭스 영역이나 실 라인(Seal line) 영역에 a-Si 박막 트랜지스터로 구성되는 게이트 드라이버 회로의 레이아웃하는데 문제점이 있고, 상기 홀드 트랜지스터(Q5)가 열화되어 전류 구동 능력이 저하되면 오동작의 발생이 용이하여 액정표시장치의 신뢰성을 저감시키는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 오동작의 원인이 되는 기생용량을 최소화하기 위한 트랜지스터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 트랜지스터를 갖는 표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 트랜지스터는 제어 전극 배선, 제1 전류 전극 배선 및 제2 전류 전극 배선을 포함한다. 상기 제어 전극 배선은 기판상에 형성되어 있고, 바디부와, 상기 바디부의 제1 단부에서 분기된 제1 핸드부와, 상기 제1 핸드부와 평행하고, 상기 바디부의 제2 단부에서 분기된 제2 핸드부를 포함한다.
상기 제1 전류 전극 배선은 상기 제어 전극 배선과 절연되어 있고, 상기 제1 및 제2 핸드부들간의 영역에 배치되며, 상기 영역에서 상기 제어 전극 배선의 일부 영역과 오버레이되어 신장되도록 형성된다.
상기 제2 전류 전극 베선은 상기 제어 전극 배선과 절연되어 있고, 상기 바디부, 상기 제1 및 제2 핸드부들의 외측 영역과 오버레이되면서 상기 제1 전류 전극 배선과 이격된다.
상기한 본 발명의 목적을 실현하기 위한 다른 하나의 특징에 따른 트랜지스터는 제어 전극 배선, 제1 전류 전극 배선 및 제2 전류 전극 배선을 포함한다. 상기 제어 전극 배선은 기판상에 형성되어, 바디부, 서로 평행하면서 상기 바디부에서 분기된 2개 이상의 핸드부들을 포함한다.
상기 제1 전류 전극 배선은 상기 제어 전극 배선과 절연되어 있고, 상기 제어 전극 배선이 형성된 영역 외측에서 상기 제어 전극 배선상으로 신장되되, 상기 제어 전극 배선의 일부 영역과 오버레이되어있는 핑거 형상을 갖는다.
상기 제2 전류 전극 배선은 상기 제어 전극 배선과 절연되어 있고, 상기 제어 전극 배선이 형성된 영역 외측에서 상기 제어 전극 배선상으로 신장되되, 상기 제어 전극 배선상에서 상기 제1 전류 전극 배선과 이격되고, 상기 바디부, 최외곽 핸드부들의 외측 영역과 오버레이되어 있는 핑거 형상을 갖는다.
상기한 본 발명의 다른 목적을 실현하기 위한 하나의 특징에 따른 표시장치는, 기판상에 형성된 표시 셀 어레이 회로와 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각 표시 셀 회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된다. 상기 게이트 구동회로는 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성된다.
상기 스테이지들에는 제1 클럭 및/또는 제2 클럭이 제공되며, 상기 각 스테이지는 구동부, 방전부 및 홀딩부를 포함한다. 상기 구동부는 드레인 전극 배선과 소스 전극 배선이 형성된 영역을 커버하도록 형성된 게이트 전극을 포함하는 트랜지스터를 포함하고, 상기 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호의 충전에 따라 상기 제1 클럭 또는 제2 클럭에 응답하여 출력신호를 출력한다. 상기 방전부는 다음 스테이지들 중 한 스테이지의 출력신호에 응답하여 충전된 전하를 방전한다. 상기 홀딩부는 상기 출력신호를 제1 전원전압으로 홀드한다.
이러한 트랜지스터와, 이를 갖는 표시장치에 의하면, 게이트-드레인간 기생용량을 최소화하고, 제어 전극 영역이 커버하는 영역내에 제1 전류 전극 배선이나 제2 전류 전극이 배치되도록 설계하므로써, 트랜지스터의 드레인-게이트간 커플링 캐패시턴스를 최소화시키면서 트랜지스터의 배치 공간을 줄일 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
<실시예-1>
도 4는 본 발명의 일실시예에 따른 비정질-실리콘 박막 트랜지스터를 설명하기 위한 평면도로서, 특히 기생용량을 최소화시키면서 배치 공간을 확보하기 위한 비정질-실리콘 박막 트랜지스터를 설명하기 위한 도면이다.
도 4에 도시한 바와 같이, 본 발명의 일시시예에 따른 비정질-실리콘 박막 트랜지스터는 U-자 형상을 정의하는 게이트 전극 배선(210), 게이트 전극 배선(210) 외측에서 신장되어 게이트 전극 배선(210) 일부를 커버하는 드레인 전극 배선(230), 게이트 전극 배선(210)의 외측에서 신장되어 게이트 전극 배선(210)의 외곽 영역을 감싸면서 U-자 형상을 정의하는 소스 전극 배선(240)을 포함한다. 여기서, 설명의 편의상 메탈 재질의 전극부만을 도시하고, 상기 게이트 전극 배선 위에 형성되는 게이트 절연막이나 반도체층, 불순물 반도체층 등의 도시는 생략한다. 또한, 설명의 편의를 위해 게이트 전극 배선(210)이 드레인 전극 배선(230)이나 소스 전극 배선(240)보다 약간 확장시켜 도시하였다.
게이트 전극 배선(210)은 기판(201) 상에 형성되어, 게이트-바디부(212)와, 상기 게이트-바디부(212)의 일측에서 분기된 제1 게이트-핸드부(214)와, 제1 게이트-핸드부(214)와 서로 평행하면서 상기 게이트-바디부(212)의 타측에서 분기된 제2 게이트-핸드부(216)를 포함하여 U-자 형상을 정의한다.
드레인 전극 배선(230)은 기판상에 형성되어 상기 제1 게이트-핸드부(214)와 제2 게이트-핸드부(216)간의 영역에 형성된 드레인-바디부(232)와, 상기 드레인-바 디부(232)의 종단에서 연장되어 게이트 전극 배선(210)의 제1 게이트-핸드부(214)의 일부를 커버하는 제1 드레인-핸드부(234)와, 상기 드레인-바디부(232)의 종단에서 연장되어 게이트 전극 배선(210)의 제2 게이트-핸드부(216)의 일부를 커버하는 제2 드레인-핸드부(236)를 포함하여 일종의 T-자 형상을 정의한다.
소스 전극 배선(240)은 게이트 전극 배선(210)의 외측에서 신장되어 상기 게이트-바디부(212)를 커버하는 소스-바디부(241)와, 상기 소스-바디부(241)의 일측에서 연장되어 제1 게이트 핸드부(214)의 최외곽 영역을 커버하는 제1 핸드부(242)와, 상기 제1 핸드부(242)에서 연장되어 제1 게이트 핸드부(214)의 최외곽 영역을 커버하는 제1 핑거부(243)와, 상기 소스-바디부(241)의 타측에서 연장되어 제2 게이트 핸드부(216)의 최외곽 영역을 커버하는 제2 핸드부(244)와, 상기 제2 핸드부(244)에서 연장되어 제2 게이트 핸드부(216)의 최외곽 영역을 커버하는 제2 핑거부(245)를 포함한다.
제1 드레인-핸드부(234)는 게이트 전극 배선(210)상에서 소스-바디부(241), 제1 핸드부(242), 제1 핑거부(243)에 의해 둘러싸이는 형상을 갖고서, 채널폭(W)과 채널길이(L)를 정의한다.
즉, a-Si 박막 트랜지스터의 채널폭(W)은 게이트 전극 배선(210) 위에 형성되는 서로 마주보는 드레인 전극 배선(230)과 소스 전극 배선(240)의 평균 길이이고, a-Si 박막 트랜지스터의 채널길이(L)는 게이트 전극 배선(210) 위에 형성되는 서로 마주보는 드레인 전극 배선(230)과 소스 전극 배선(240)간의 이격 거리이다.
또한, 제2 드레인-핸드부(236)는 게이트 전극 배선(210)상에서 소스-바디부 (241), 제2 핸드부(244), 제2 핑거부(245)에 의해 둘러싸이는 형상을 갖고서, 채널폭(W)과 채널길이(L)를 정의한다.
이처럼, U-자 형상의 게이트 전극 배선상에서 U자 형상의 소스 전극 배선을 형성하고, I자 형상 또는 T자 형상의 드레인 전극 배선을 상기 소스 전극 배선이 미형성된 영역에 형성함으로써, a-Si 박막 트랜지스터의 특성을 정의하는 채널길이를 최소화시키더라도 트랜지스터의 배치 공간을 최소화시키면서 채널폭을 최대화시킬 수 있어 a-Si 박막 트랜지스터의 기생 용량을 최소화시킬 수 있다.
그러면, 도 5a 및 도 5b를 참조하여 기생 용량을 최소화하기 위한 a-Si 박막 트랜지스터의 제조 방법을 설명한다.
도 5a 내지 도 5c는 도 4의 비정질-실리콘 박막 트랜지스터를 절단한 단면도들로서, 특히 도 5a는 I-I'로 절단한 단면도이고, 도 5b는 II-II'로 절단한 단면도이며, 도 5c는 III-III'으로 절단한 단면도이다.
도 5a 내지 도 5c에 도시한 바와 같이, 기판(201) 위에 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 게열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속층을 전면 증착한 후 상기 금속층을 패터닝하여 저저항 게이트 전극 배선(210)을 형성한다. 물론 도면상에는 단일 금속층을 게이트 전극 배선으로 이용하는 것을 도시하였으나, 물리적 성질이 다른 두 개의 막, 즉 하부막(도시하지 않음)과 그 위의 상부막(도시하지 않음)을 포함할 수도 있다. 상부막은 신호 지연이나 전압 강하를 줄일 수 있 도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다.
이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금 상부막, 몰리브덴 상부막과 알루미늄-네오디뮴(Nd) 합금 하부막은 그 좋은 예이다.
이어, 게이트 전극 배선(210)이 형성된 기판(201) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 절연 물질을 전면 증착하고, 차례로 어몰퍼스-실리콘(a-Si:H)층과 같은 진성 반도체 물질과, n+ 도핑된 어몰퍼스-실리콘(n+ a-Si:H)층과 같은 불순물이 포함된 반도체 물질을 연속 형성한다.
이어, 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)을 포함하는 금속층을 전면 증착한다. 상기 금속층은 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다. 상기 금속층을 패터닝하여 게이트 전극 배선(210) 위에서 I자 형상을 정의하는 드레인 전극 배선(230)과, U자 형상을 정의하는 소스 전극 배선(240)을 형성한다. 관찰자 관점에서 보았을 때, 소스 전극 배선(240)은 상기 드레인 전극 배선(230)을 감싸는 형태로 형성된다.
또한, 상기 드레인 전극 배선(230)과 소스 전극 배선(240)을 마스크로 계속 식각하여 드레인 전극 배선(230)과 소스 전극 배선(240) 사이에 존재하는 불순물 반도체층(226)을 완전 제거한다.
이어, 상기 드레인 전극 배선(230) 및 상기 소스 전극 배선(240)들이 형성된 기판 전면에 질화 실리콘(SiNx)이나 산화 실리콘(SiOx)과 같은 절연 물질을 증착하여 보호막(250)을 형성한다.
이상에서는 기판 위에 게이트 전극 배선을 형성한 후 상기 게이트 전극 배선 위에 소스 전극 배선 및 드레인 전극 배선이 형성된 역 스태거형(Inverted Staggered Type) 구조를 설명하였다.
하지만, 기판 위에 소스 전극 배선 및 드레인 전극 배선을 형성한 후 상기 소스 전극 배선 및 드레인 전극 배선 위에 게이트 전극 배선이 형성된 스태거형(Staggered Type) 구조에도 동일하게 적용할 수 있다. 상기한 스태거형 구조에 대해서는 별도의 도면을 이용한 설명은 생략한다.
그러면, 본 발명의 바람직한 실시예로서 a-Si 박막 트랜지스터로 구성되는 액정표시장치용 게이트 드라이버 회로에서 대용량의 풀업 트랜지스터를 구현하기 위하여 채널폭을 크게 하고자 할 때 상기 기생용량(Cgd)을 최소화하는 a-Si 박막 트랜지스터를 첨부하는 도 6을 참조하여 설명한다. 여기서는, 설명의 편의를 위해 상기 풀업 트랜지스터만 도시한다.
<실시예-2>
도 6은 본 발명의 다른 실시예에 따른 비정질-실리콘 박막 트랜지스터를 설명하기 위한 평면도로서, 특히 게이트 구동 드라이버를 기판 위에 형성하는 구조의 액정표시장치용 쉬프트 레지스터에 채용되어 풀업 기능을 수행하는 비정질-실리콘 박막 트랜지스터를 도시한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 비정질-실리콘 박막 트랜지스터(a-Si TFT)는 기판(미도시) 위에 형성되어 일정 영역을 정의하는 게이트 전극 배선(310)과, 상기 게이트 전극 배선(310) 외측으로부터 신장되어 상기 게이트 전극 배선(310) 위에서 복수의 핑거 형상으로 형성되는 드레인 전극 배선(330)과, 상기 게이트 전극 배선(310) 외측으로부터 신장되어 상기 게이트 전극 배선(310) 위에서 상기 드레인 전극 배선(330)으로부터 이격되며, 복수의 핑거 형상으로 형성되는 소스 전극 배선(340)을 포함한다. 여기서, 설명의 편의상 도전성 재질의 전극부만을 도시하고, 상기 게이트 전극 배선 위에 형성되는 게이트 절연막이나 반도체층, 불순물 반도체층 등의 도시는 생략한다. 또한, 설명의 편의를 위해 게이트 전극 배선(310)이 드레인 전극 배선(330)이나 소스 전극 배선(340)보다 약간 확장시켜 도시하였다.
기판(미도시) 위에 형성되는 게이트 전극 배선(310)은 우측으로 180도 회전된 E-자 형상을 정의하고, 상기 게이트 전극 배선(310) 위에 형성되는 드레인 전극 배선(330)이나 소스 전극 배선(340)은 상기 게이트 전극 배선(310)이 차지하는 영역내에서 서로 엇갈리게 형성된다. 관찰자 관점에서, 상기 소스 전극 배선(340)은 상기 드레인 전극 배선(330)을 감싸는 형태로 형성된다.
구체적으로, 상기 드레인 전극 배선(330)은 바디-드레인 배선(331)과, 상기 바디-드레인 배선(331)으로부터 분기된 제1 핸드-드레인 배선(332)과, 상기 제1 핸 드-드레인 배선(332)의 일측에서 분기된 제1 핑거-드레인 배선(333)과, 상기 제1 핸드-드레인 배선(332)의 타측에서 분기된 제2 핑거-드레인 배선(334)으로 이루어진다.
또한, 상기 드레인 전극 배선(330)은 상기 바디-드레인 배선(331)으로부터 분기된 제2 핸드-드레인 배선(335)과, 상기 제2 핸드-드레인 배선(335)의 일측에서 분기된 제3 핑거-드레인 배선(336)과, 상기 제2 핸드-드레인 배선(335)의 타측에서 분기된 제4 핑거-드레인 배선(337)으로 이루어진다. 상기 바디-드레인 배선(331)과, 제1 및 제2 핸드-드레인 배선(332, 335)은 상기 게이트 전극 배선(310)이 미형성된 영역에 형성되고, 상기 제1 내지 제4 핑거-드레인 배선(333, 334, 336, 337)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
한편, 상기 소스 전극 배선(340)은 바디-소스 배선(341)과, 상기 바디-소스 배선(341)으로부터 분기된 제1 핸드-소스 배선(342)과, 상기 제1 핸드-소스 배선(342)으로부터 분기된 제1 핑거-소스 배선(343)으로 이루어진다. 상기 바디-소스 배선(341), 제1 핸드-소스 배선(342) 및 제1 핑거-소스 배선(343)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
또한, 상기 소스 전극 배선(340)은 상기 바디-소스 배선(341)으로부터 분기된 제2 핸드-소스 배선(344)과, 상기 제2 핸드-소스 배선(344)의 일측에서 분기된 제2 핑거-소스 배선(345)과, 상기 제2 핸드-소스 배선(344)의 타측에서 분기된 제3 핑거-소스 배선(346)으로 이루어진다. 상기 제2 핸드-소스 배선(344) 및 제2 및 제3 핑거-소스 배선(344, 345)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성 된다.
또한, 상기 소스 전극 배선(340)은 상기 바디-소스 배선(341)으로부터 분기된 제3 핸드-소스 배선(347)과, 상기 제3 핸드-소스 배선(347)으로부터 분기된 제4 핑거-소스 배선(348)으로 이루어진다. 상기 제3 핸드-소스 배선(347) 및 제4 핑거-소스 배선(348)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
결과물에 의하면, 제1 핑거-드레인 배선(333)은 게이트 전극 배선(310) 위에서 I-자 형상을 정의하면서 형성되고, 상기 제1 핸드 소스 배선(342)과, 서로 인접하는 제1 핑거-소스 배선들(343)은 상기 게이트 전극 배선(310) 위에서 U-자 형상을 정의하면서 상기 제1 핑거-드레인 배선(333)을 에워싸는 형상으로 형성되어, 채널폭(W)과 채널 길이(L)를 정의한다. 여기서, a-Si 박막 트랜지스터의 채널길이(L)는 상기 제1 핑거-드레인 배선(333)의 최외측과 상기 서로 인접하는 핑거-소스 배선들(343)의 최외측간의 거리이고, 채널폭(W)은 상기 제1 핑거-드레인 배선(333)의 최외측과 상기 서로 인접하는 핑거-소스 배선들(343)의 최외측간에 의해 정의되는 U-자 형상의 평균 거리이다.
또한, 제2 핑거-드레인 배선(334)은 게이트 전극 배선(310) 위에서 I-자 형상을 정의하면서 형성되고, 상기 제2 핸드 소스 배선(344)과, 서로 인접하는 제2 핑거-소스 배선들(345)은 상기 게이트 전극 배선(310) 위에서 U-자 형상을 정의하면서 상기 제2 핑거-드레인 배선(334)을 에워싸는 형상으로 형성되어, 채널폭(W)과 채널 길이(L)를 정의한다.
또한, 제3 핑거-드레인 배선(336)은 게이트 전극 배선(310) 위에서 I-자 형 상을 정의하면서 형성되고, 상기 제2 핸드 소스 배선(344)과, 서로 인접하는 제3 핑거-소스 배선들(346)은 상기 게이트 전극 배선(310) 위에서 U-자 형상을 정의하면서 상기 제3 핑거-드레인 배선(336)을 에워싸는 형상으로 형성되어, 채널폭(W)과 채널 길이(L)를 정의한다.
또한, 제4 핑거-드레인 배선(337)은 게이트 전극 배선(310) 위에서 I자 형상을 정의하면서 형성되고, 상기 제3 핸드 소스 배선(347)과, 서로 인접하는 제4 핑거-소스 배선들(348)은 상기 게이트 전극 배선(310) 위에서 U-자 형상을 정의하면서 상기 제4 핑거-드레인 배선(337)을 에워싸는 형상으로 형성되어, 채널폭(W)과 채널 길이(L)를 정의한다.
이상에서는 게이트 드라이버 회로의 동작을 위해 액정패널에 집적되는 쉬프트 레지스터의 단위 스테이지에 구비되는 대용량의 풀업 트랜지스터를 하나의 일례로 설명하였으나, 상기 쉬프트 레지스터의 단위 스테이지에 구비되는 대용량의 풀다운 트랜지스터나 홀드 트랜지스터 등에도 동일하게 적용할 수 있다.
이처럼, 대용량의 a-Si 박막 트랜지스터를 형성하기 위해 제1 내지 제4 핑거-드레인 배선(333, 334, 336, 337)이나 제1 내지 제4 핑거-소스 배선(343, 345, 346, 348)을 n개 형성하면 n x 4[㎛]에 해당하는 채널폭(W)을 별도의 기생용량(Cgd) 증가없이 형성할 수 있다. 구체적으로, 각각의 짧은 핑거 구조의 길이를 최소 디자인-룰인 4[㎛]로 설계하면, 상기 핑거-드레인 배선(336)의 외측 3면이 채널로 정의되어 3 x 4[㎛] 만큼의 채널을 형성한다. 이때 상기 4[㎛] 만큼은 별도의 기생용량(Cgd)과는 무관하게 되어 결과적으로 기생용량을 최소화할 수 있다.
또한, 작은 기생용량과 최소의 설계 마진을 갖도록 설계된 대용량의 a-Si 박막 트랜지스터로 이루어지는 풀다운 트랜지스터를 쉬프트 레지스터에 형성하고, 상기 쉬프트 레지스터를 액정패널에 집적되는 게이트 드라이버 회로에 채용하므로써, 상기 쉬프트 레지스터의 파워 클럭(CK1 또는 CK2)과 연결되는 기생용량을 줄일 수 있다. 이에 따라, 상기 쉬프트 레지스터에 구비되는 홀드 트랜지스터의 열화에 의한 오동작 상황을 최소화할 수 있으므로 신뢰성 높은 액정표시장치를 제공할 수 있다.
그러면, 도 7a 내지 도 7c를 참조하여 기생 용량을 최소화하면서 최소의 설계 마진을 갖는 a-Si 박막 트랜지스터의 제조 방법을 설명한다.
도 7a 내지 도 7c는 상기 도 6의 비정질-실리콘 박막 트랜지스터의 절단면도로서, 특히 도 7a는 Ⅳ-Ⅳ'으로 절단한 단면도이고, 도 7b는 Ⅴ-Ⅴ'으로 절단한 단면도이며, 도 7c는 Ⅵ-Ⅵ'으로 절단한 단면도이다.
도 7a 내지 도 7c에 도시한 바와 같이, 기판(301) 위에 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속을 전면 증착한 후, 상기 금속층을 패터닝하여 저저항 게이트 전극 배선(310)을 형성한다. 상기 게이트 전극 배선(310)은 평면상에서 관찰할 때, 우측으로 180도 회전된 E-자 형상을 갖는다. 물론 도면상에는 단일 금속층을 게이트 전극 배선으로 이용하는 것을 도시하였으나, 물리적 성질이 다른 두 개의 막, 즉 하부막(도시하지 않음)과 그 위 의 상부막(도시하지 않음)을 포함할 수도 있다. 상부막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속으로 이루어질 수 있다. 이와는 달리, 하부막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 크롬, 몰리브덴(Mo), 몰리브덴 합금, 탄탈륨(Ta), 또는 티타늄(Ti) 등으로 이루어질 수 있다. 크롬 하부막과 알루미늄-네오디뮴(Nd) 합금 상부막, 몰리브덴 상부막과 알루미늄-네오디뮴(Nd) 합금 하부막은 그 좋은 예이다.
이어, 상기 게이트 전극 배선(310)이 형성된 기판(301) 위에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)과 같은 절연 물질을 전면 증착하고, 차례로 어몰퍼스-실리콘(a-Si:H)층과 같은 진성 반도체 물질과, n+ 도핑된 어몰퍼스-실리콘(n+ a-Si:H)층과 같은 불순물이 포함된 반도체 물질을 연속 형성한다.
이어, 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal)을 포함하는 금속층을 전면 증착한다. 상기 금속층은 저항이 낮은 상부막과 접촉 특성이 좋은 하부막을 포함하는 다층막 구조를 가질 수 있다. 상기 금속층을 패터닝하여 게이트 전극 배선(310) 위에서 I-자 형상을 정의하는 드레인 전극 배선(330)과, U-자 형상을 정의하는 소스 전극 배선(340)을 형성한다. 관찰자 관점에서 보았을 때, 소스 전극 배선(340)은 상기 드레인 전극 배선(330)을 감싸는 형태로 형성된다.
구체적으로, 상기 드레인 전극 배선(330)은 바디-드레인 배선(331)과, 상기 바디-드레인 배선(331)으로부터 분기된 제1 핸드-드레인 배선(332)과, 상기 제1 핸드-드레인 배선(332)의 일측에서 분기된 제1 핑거-드레인 배선(333)과, 상기 제1 핸드-드레인 배선(332)의 타측에서 분기된 제2 핑거-드레인 배선(334)으로 이루어지도록 패터닝한다.
또한, 상기 드레인 전극 배선(330)은 상기 바디-드레인 배선(331)으로부터 분기된 제2 핸드-드레인 배선(335)과, 상기 제2 핸드-드레인 배선(335)의 일측에서 분기된 제3 핑거-드레인 배선(336)과, 상기 제2 핸드-드레인 배선(335)의 타측에서 분기된 제4 핑거-드레인 배선(337)으로 이루어지도록 패터닝한다. 상기 바디-드레인 배선(331)과, 제1 및 제2 핸드-드레인 배선(332, 335)은 상기 게이트 전극 배선(310)이 미형성된 영역에 형성되고, 상기 제1 내지 제4 핑거-드레인 배선(333, 334, 336, 337)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
한편, 상기 소스 전극 배선(340)은 바디-소스 배선(341)과, 상기 바디-소스 배선(341)으로부터 분기된 제1 핸드-소스 배선(342)과, 상기 제1 핸드-소스 배선(342)으로부터 분기된 제1 핑거-소스 배선(343)으로 이루어지도록 패터닝한다. 상기 바디-소스 배선(341), 제1 핸드-소스 배선(342) 및 제1 핑거-소스 배선(343)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
또한, 상기 소스 전극 배선(340)은 상기 바디-소스 배선(341)으로부터 분기된 제2 핸드-소스 배선(344)과, 상기 제2 핸드-소스 배선(344)의 일측에서 분기된 제2 핑거-소스 배선(345)과, 상기 제2 핸드-소스 배선(344)의 타측에서 분기된 제3 핑거-소스 배선(346)으로 이루어지도록 패터닝한다. 상기 제2 핸드-소스 배선(344) 및 제2 및 제3 핑거-소스 배선(344, 345)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
또한, 상기 소스 전극 배선(340)은 상기 바디-소스 배선(341)으로부터 분기된 제3 핸드-소스 배선(347)과, 상기 제3 핸드-소스 배선(347)으로부터 분기된 제4 핑거-소스 배선(348)으로 이루어지도록 패터닝한다. 상기 제3 핸드-소스 배선(347) 및 제4 핑거-소스 배선(348)은 상기 게이트 전극 배선(310)이 형성된 영역에 형성된다.
이어, 상기 드레인 전극 배선(330)과 소스 전극 배선(340)을 마스크로 계속 식각하여 드레인 전극 배선(330)과 소스 전극 배선(340) 사이에 존재하는 불순물 반도체층(326)을 완전 제거한다.
이어, 상기 드레인 전극 배선(330) 및 상기 소스 전극 배선(340)들이 형성된 기판 전면에 질화 실리콘(SiNx)이나 산화 실리콘(SiOx)과 같은 절연 물질을 증착하여 보호막(350)을 형성한다.
상술한 도 6 내지 도 7c에서는 기판 위에 게이트 전극 배선을 형성한 후 상기 게이트 전극 배선 위에 드레인 전극 배선 및 소스 전극 배선을 형성한 역 스태거형(Inverted Staggered Type)을 설명하였다. 하지만, 기판 위에 드레인 전극 배선 및 소스 전극 배선을 형성한 후 상기 드레인 전극 배선 및 소스 전극 배선 위에 게이트 전극 배선을 형성한 스태거형(Staggered Type) 구조에도 동일하게 적용할 수 있다.
또한, 상술한 도 6 내지 도 7c에서는 게이트 전극 배선이 바디부로부터 3개의 핸드부가 연장되어 우측으로 180도 회전된 E-자 형상을 갖는 것을 도시하였으나, 바디부로부터 4개 이상의 핸드부가 연장되고, 서로 인접하는 핸드부들간의 공간에 드레인 전극 배선의 핸드부들이 형성되도록 구현할 수도 있다.
이상에서 설명한 바와 같이, 클럭 신호를 전달하는 드레인 전극 배선을 게이트 전극 배선이 정의하는 영역을 이탈하지 않도록 형성하므로써, 드레인 전극 배선의 길이를 최소화시킬 수 있어 박막 트랜지스터의 로드를 줄일 수 있다. 또한, 상기 박막 트랜지스터의 로드 감소에 따라 소비 전력도 줄일 수 있고, 상기 박막 트랜지스터가 채용되는 쉬프트 레지스터의 배치 공간을 확보할 수 있다.
그러면, 상기한 a-Si TFT로 이루어지는 스캔 구동 회로가 집적된 액정 패널을 첨부하는 도면을 참조하여 간략히 설명한다.
도 8은 본 발명의 실시예에 따른 액정표시장치를 설명하기 위한 블럭도로서, 특히 a-Si TFT LCD의 어레이 기판의 구성을 도시한다.
도 8을 참조하면, 본 발명에 따른 액정 패널의 어레이 기판(800) 위에는 표시 셀 어레이 회로(810), 데이터 구동 회로(820), 데이터 구동 회로 외부연결단자(822, 824), 스캔 구동 회로(830), 스캔 구동 회로 외부 연결단자부(832)가 TFT 공정시 함께 형성된다. 여기서, 스캔 구동 회로(830)는 도 2에서 설명한 쉬프트 레지스터이고, 상기 쉬프트 레지스터를 구성하는 단위 스테이지들은 상기한 도 1에서 설명한 바와 같다.
연성 인쇄회로기판(916)에 설치된 통합 제어 및 데이터 구동칩(918)과 TFT 기판(800)의 회로들은 연성인쇄회로기판(916)에 의해 전기적으로 연결된다. 연성 인쇄회로기판(916)은 데이터신호, 데이터 타이밍신호, 게이트 타이밍신호 및 게이트 구동전압들을 어레이 기판(800)의 데이터 구동 회로(820) 및 스캔 구동 회로(830)에 제공한다.
표시 셀 어레이 회로(810)는 컬럼 방향으로 연장된 m 개의 데이터 배선들(DL1~DLm)과 로우 방향으로 연장된 n 개의 게이트 배선들(GL1~GLn)을 포함한다.
데이터 배선들과 게이트 배선들의 각 교차점들에는 스위칭 트랜지스터(ST)가 형성된다. 스위칭 트랜지스터(STi)의 드레인은 데이터 배선(DLi)에 연결되고, 게이트는 게이트 배선(GLi)에 연결된다. 스위칭 트랜지스터(STi)의 소오스는 화소전극(PE)에 연결된다. 화소 전극(PE)과 칼라 필터 기판(112b)에 형성된 공통 전극(CE)의 사이에 액정(LC)이 위치하게 된다.
그러므로, 화소 전극(PE)과 공통 전극(CE) 사이에 인가된 전압에 의해 액정배열이 제어되어 통과되는 광량을 제어하여 각 픽셀의 계조 표시를 하게 된다.
데이터 구동 회로(820)는 쉬프트 레지스터(826)와 N개의 스위칭 트랜지스터들(SWT)을 포함한다. N개의 스위칭 트랜지스터들(SWT)은 N/8개씩 묶어 8개의 데이터 배선블록(BL1~BL8)을 형성한다.
각 데이터 배선블록(BLi)은 N/8개의 데이터 입력단자로 구성된 외부 입력단자(824)에 N/8개의 입력단자들이 공통으로 연결되고, 대응하는 N/8개의 데이터 배선들에 N/8개의 출력단자들이 연결된다. 또한, 쉬프트 레지스터(826)의 8개의 출력단자들 중 대응하는 하나의 출력단자에 블록 선택단자가 연결된다.
N개의 스위칭 트랜지스터들(SWT) 각각은 대응하는 데이터 배선에 소오스가 연결되고, N/8개의 데이터 입력단자들 중 대응하는 입력단자에 드레인이 연결되고, 게이트에 블록 선택단자에 연결된 a-Si TFT MOS 트랜지스터로 구성된다.
따라서, N개의 데이터 배선들은 N/8개씩 8개의 블록으로 분할되고, 쉬프트 레지스터(826)의 8개의 블록 선택신호에 의해 순차적으로 각 블록들이 선택된다.
쉬프트 레지스터(826)는 3단자의 외부 연결단자(822)를 통하여 제1 클럭(CKH), 제2 클럭(CKHB), 블럭선택 개시신호(STH)를 제공받는다. 쉬프트 레지스터(826)의 출력단자들은 각각 대응하는 배선 블록들의 블록 선택단자에 연결된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 전극 배선 위에 U자 형상을 정의하는 소오스 전극 배선을 형성하고, 상기 소오스 전극 배선이 미형성된 영역에 I자 형상을 정의하는 드레인 전극 배선을 형성하여 비정질-실리콘 박막 트랜지스터를 구현하므로써, 최소화된 채널길이에서 채널폭을 최대화시킬 수 있고, 이에 따라 게이트 전극과 드레인 전극간의 기생용량을 최소화할 수 있다.
또한, 상기한 비정질-실리콘 박막 트랜지스터로 구현되는 액정패널에 집적되는 게이트 드라이버 회로에서 게이트 신호를 출력하는 풀업 트랜지스터의 드레인 전극 배선과 소오스 전극 배선을 핑거 구조로 형성하므로써, 채널폭을 크게 할 수 있어, 기생용량을 최소화시킬 수 있다.

Claims (20)

  1. 기판상에 형성되어 있고, 바디부와, 상기 바디부의 제1 단부에서 분기된 제1 핸드부와, 상기 제1 핸드부와 평행하고, 상기 바디부의 제2 단부에서 분기된 제2 핸드부를 포함하는 제어 전극 배선;
    상기 제어 전극 배선과 절연되어 있고, 상기 제1 및 제2 핸드부들간의 영역에 배치되며, 상기 영역에서 상기 제어 전극 배선의 일부 영역과 오버레이되어 신장되도록 형성된 제1 전류 전극 배선; 및
    상기 제어 전극 배선과 절연되어 있고, 상기 바디부, 상기 제1 및 제2 핸드부들의 외측 영역과 오버레이되면서 상기 제1 전류 전극 배선과 이격된 제2 전류 전극 배선을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 제어 전극 배선은 상기 바디부의 신장 방향으로 형성되면서 서로 연결된 복수개로 이루어진 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 제1 전류 전극 배선은 상기 기판에서 신장되어 상기 제1 핸드부의 일부 영역과 제2 핸드부의 일부 영역에 걸쳐 오버레이되는 I-자 형상이고, 상기 제2 전류 전극 배선은 상기 제어 전극 배선상에서 상기 I-자 형상의 일부 영역을 감싸는 U-자 형상인 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 트랜지스터의 채널폭/채널길이를 증가시키기 위해,
    상기 제1 전류 전극 배선과 제2 전류 전극 배선간의 이격 거리는 고정시켜 상기 채널길이를 설정하고,
    상기 제어 전극 배선상에 형성되는 제1 전류 전극 배선의 외측변들과, 상기 제1 전류 배선의 외측변에 인접하는 상기 제2 전류 전극 배선의 외측변들간에 의해 형성된 영역의 평균 거리는 증가시켜 상기 채널폭을 설정하는 것을 특징으로 하는 트랜지스터.
  5. 제1항에 있어서, 상기 제어 전극 배선상에는 반도체층과, 상기 반도체층 위에 형성된 불순물 반도체층이 더 개재되고,
    상기 제1 전류 전극 배선과 제어 전극 배선은 상기 반도체층을 노출시키는 것을 특징으로 하는 트랜지스터.
  6. 제5항에 있어서, 상기 반도체층은 어몰퍼스-실리콘층이고, 상기 불순물 반도체층은 n+ 도핑된 어몰퍼스-실리콘층인 것을 특징으로 하는 트랜지스터.
  7. 기판상에 형성되어, 바디부, 서로 평행하면서 상기 바디부에서 분기된 2개 이상의 핸드부들을 포함하는 제어 전극 배선;
    상기 제어 전극 배선과 절연되어 있고, 상기 제어 전극 배선이 형성된 영역 외측에서 상기 제어 전극 배선상으로 신장되되, 상기 제어 전극 배선의 일부 영역 과 오버레이되어있는 핑거 형상을 갖는 제1 전류 전극 배선; 및
    상기 제어 전극 배선과 절연되어 있고, 상기 제어 전극 배선이 형성된 영역 외측에서 상기 제어 전극 배선상으로 신장되되, 상기 제어 전극 배선상에서 상기 제1 전류 전극 배선과 이격되고, 상기 바디부, 최외곽 핸드부들의 외측 영역과 오버레이되어 있는 핑거 형상을 갖는 제2 전류 전극 배선을 포함하는 트랜지스터.
  8. 제7항에 있어서, 상기 트랜지스터의 채널폭/채널길이를 증가시키기 위해,
    상기 제1 전류 전극 배선과 제2 전류 전극 배선간의 이격 거리는 고정시켜 상기 채널길이를 설정하고,
    상기 제어 전극 배선상에 형성되는 제1 전류 전극 배선의 외측변들과, 상기 제1 전류 배선의 외측변에 인접하는 상기 제2 전류 전극 배선의 외측변들간에 의해 형성된 영역의 평균 거리는 증가시켜 상기 채널폭을 설정하는 것을 특징으로 하는 트랜지스터.
  9. 제7항에 있어서, 상기 제어 전극 배선은,
    상기 바디부의 제1 종단부에서 분기된 제1 핸드부;
    상기 바디부의 중앙에서 분기된 제2 핸드부; 및
    상기 바디부의 제2 종단부에서 분기된 제3 핸드부를 포함하여, E-자 형상을 정의하는 트랜지스터.
  10. 제7항에 있어서, 상기 제1 전류 전극 배선은,
    상기 제어 전극 배선 외측에서 신장되는 바디-제1 전류 전극 배선;
    상기 바디-제1 전류 전극 배선에서 분기되는 핸드-제1 전류 전극 배선; 및
    상기 핸드-제1 전류 전극 배선에서 분기되고, 상기 제어 전극 배선상에 형성된 핑거-제1 전류 전극 배선을 포함하는 트랜지스터.
  11. 제10항에 있어서, 상기 바디-제1 전류 전극 배선, 핸드-제1 전류 전극 배선 및 핑거-제1 전류 전극 배선은 상기 제어 전극 배선이 커버하는 영역에 형성되는 것을 특징으로 하는 트랜지스터.
  12. 제7항에 있어서, 상기 제2 전류 전극 배선은,
    상기 제어 전극 영역 외측에서 신장되는 바디-제2 전류 전극 배선;
    상기 바디-제2 전류 전극 배선에서 분기되고, 상기 제어 전극 배선상에 형성된 핸드-제2 전류 전극 배선; 및
    상기 핸드-제2 전류 전극 배선에서 분기되고, 상기 제어 전극 배선상에 형성된 핑거-제2 전류 전극 배선을 포함하는 트랜지스터.
  13. 제7항에 있어서, 상기 제1 전류 전극 배선은,
    상기 제어 전극 배선과 오버레이되는 핑거-전류 전극 배선을 포함하고,
    상기 제2 전류 전극 배선은,
    상기 제어 전극 배선과 오버레이되는 핸드-제2 전류 전극 배선과,
    상기 핸드-제2 전류 전극 배선에서 분기되고, 상기 제어 전극 배선과 오버레이되는 핑거-제2 전류 전극 배선을 포함하며,
    상기 핑거-전류 전극 배선은 상기 핸드-제2 전류 전극 배선과, 서로 인접하는 핑거-제2 전류 전극 배선들에 의해 둘러싸이는 것을 특징으로 하는 트랜지스터.
  14. 제7항에 있어서, 상기 최외곽 핸드부는 상기 바디부의 양종단부에서 각각 분기되고,
    상기 제어 전극 배선은 상기 바디부의 중앙에서 상기 최외곽 핸드부와 평행하게 분기된 하나 이상의 잔여 핸드부를 포함하며,
    상기 최외곽 핸드부상에 형성된 제2 전류 전극 배선은 상기 최외곽 핸드부의 외측 영역과 오버레이되면서 일부 영역이 내측 영역을 향해 형성되고,
    상기 잔여 핸드부상에 형성된 제2 전류 전극 배선은 상기 잔여 핸드부의 중앙 영역과 오버레이되면서 일부 영역이 상기 최외곽 핸드부의 일부 핸드부를 향해 형성되고,
    다른 영역이 상기 최외곽 핸드부의 다른 핸드부를 향해 형성된 것을 특징으로 하는 트랜지스터.
  15. 제7항에 있어서, 상기 제어 전극 배선상에는 반도체층과, 상기 반도체층 위에 형성된 불순물 반도체층이 더 개재되고,
    상기 제1 전류 전극 배선과 제어 전극 배선은 상기 반도체층을 노출시키는 것을 특징으로 하는 트랜지스터.
  16. 제15항에 있어서, 상기 반도체층은 어몰퍼스-실리콘층이고, 상기 불순물 반도체층은 n+ 도핑된 어몰퍼스-실리콘층인 것을 특징으로 하는 트랜지스터.
  17. 기판상에 형성된 표시 셀 어레이 회로와 게이트 구동회로를 포함하고, 상기 표시 셀 어레이 회로는 복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각 표시 셀 회로는 대응하는 데이터 및 게이트 라인 쌍에 연결된 표시 장치에서,
    상기 게이트 구동회로는 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 스캔개시신호가 입력단자에 제공되며, 각 스테이지들의 출력신호에 의해 상기 복수의 게이트 라인들을 순차적으로 선택하는 쉬프트 레지스터로 구성하고,
    상기 스테이지들에는 제1 클럭 및/또는 제2 클럭이 제공되며,
    상기 각 스테이지는,
    드레인 전극 배선과 소스 전극 배선이 형성된 영역을 커버하도록 형성된 게이트 전극을 포함하는 트랜지스터를 포함하고, 상기 스캔개시신호 또는 전단 스테이지들 중 하나의 스테이지의 출력신호의 충전에 따라 상기 제1 클럭 또는 제2 클럭에 응답하여 출력신호를 출력하는 구동부;
    다음 스테이지들 중 한 스테이지의 출력신호에 응답하여 충전된 전하를 방전하는 방전부; 및
    상기 출력신호를 제1 전원전압으로 홀드하는 홀딩부를 포함하는 표시 장치.
  18. 제14항에 있어서, 상기 트랜지스터는,
    바디부와, 상기 바디부의 제1 단부에서 분기된 제1 핸드부와, 상기 제1 핸드부와 평행하고, 상기 바디부의 제2 단부에서 분기된 제2 핸드부를 포함하는 제어 전극 배선;
    상기 제어 전극 배선과 절연되어 있고, 상기 제1 및 제2 핸드부들간의 영역에 배치되며, 상기 영역에서 상기 제어 전극 배선의 일부 영역과 오버레이되어 신장되도록 형성된 제1 전류 전극 배선; 및
    상기 제어 전극 배선과 절연되어 있고, 상기 바디부, 상기 제1 및 제2 핸드부들의 외측 영역과 오버레이되면서 상기 제1 전류 전극 배선과 이격된 제2 전류 전극 배선을 포함하는 표시 장치.
  19. 제14항에 있어서, 상기 트랜지스터는,
    바디부, 서로 평행하면서 상기 바디부에서 분기된 2개 이상의 핸드부들을 포함하는 제어 전극 배선;
    상기 제어 전극 배선과 절연되어 있고, 상기 제어 전극 배선이 형성된 영역 외측에서 상기 제어 전극 배선상으로 신장되되, 상기 제어 전극 배선의 일부 영역과 오버레이되어있는 핑거 형상을 갖는 제1 전류 전극 배선; 및
    상기 제어 전극 배선과 절연되어 있고, 상기 제어 전극 배선이 형성된 영역 외측에서 상기 제어 전극 배선상으로 신장되되, 상기 제어 전극 배선상에서 상기 제1 전류 전극 배선과 이격되고, 상기 바디부, 최외곽 핸드부들의 외측 영역과 오버레이되어 있는 핑거 형상을 갖는 제2 전류 전극 배선을 포함하는 표시 장치.
  20. 제19항에 있어서, 상기 최외곽 핸드부는 상기 바디부의 양종단부에서 각각 분기되고,
    상기 제어 전극 배선은 상기 바디부의 중앙에서 상기 최외곽 핸드부와 평행하게 분기된 하나 이상의 잔여 핸드부를 포함하며,
    상기 최외곽 핸드부상에 형성된 제2 전류 전극 배선은 상기 최외곽 핸드부의 외측 영역과 오버레이되면서 일부 영역이 내측 영역을 향해 형성되고,
    상기 잔여 핸드부상에 형성된 제2 전류 전극 배선은 상기 잔여 핸드부의 중앙 영역과 오버레이되면서 일부 영역이 상기 최외곽 핸드부의 일부 핸드부를 향해 형성되고,
    다른 영역이 상기 최외곽 핸드부의 다른 핸드부를 향해 형성된 것을 특징으로 하는 표시 장치.
KR1020040072312A 2004-09-09 2004-09-09 트랜지스터와 이를 갖는 표시장치 KR101048365B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040072312A KR101048365B1 (ko) 2004-09-09 2004-09-09 트랜지스터와 이를 갖는 표시장치
JP2004313714A JP5129427B2 (ja) 2004-09-09 2004-10-28 トランジスタ及びこれを有する表示装置
CNB2005100998790A CN100547806C (zh) 2004-09-09 2005-09-08 晶体管和具有该晶体管的显示装置
TW094131201A TWI378560B (en) 2004-09-09 2005-09-09 Transistor and display device having the same
US11/223,524 US7842951B2 (en) 2004-09-09 2005-09-09 Transistor and display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040072312A KR101048365B1 (ko) 2004-09-09 2004-09-09 트랜지스터와 이를 갖는 표시장치

Publications (2)

Publication Number Publication Date
KR20060023460A true KR20060023460A (ko) 2006-03-14
KR101048365B1 KR101048365B1 (ko) 2011-07-11

Family

ID=36159646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040072312A KR101048365B1 (ko) 2004-09-09 2004-09-09 트랜지스터와 이를 갖는 표시장치

Country Status (5)

Country Link
US (1) US7842951B2 (ko)
JP (1) JP5129427B2 (ko)
KR (1) KR101048365B1 (ko)
CN (1) CN100547806C (ko)
TW (1) TWI378560B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8288768B2 (en) 2009-01-20 2012-10-16 Samsung Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device having the same
KR101252572B1 (ko) * 2006-06-15 2013-04-09 엘지디스플레이 주식회사 액정표시장치의 게이트구동회로 및 그 구동방법
KR20140028999A (ko) * 2012-08-31 2014-03-10 엘지디스플레이 주식회사 평판표시장치
KR20140076997A (ko) * 2012-12-13 2014-06-23 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20150057661A (ko) * 2013-11-20 2015-05-28 엘지디스플레이 주식회사 유기전계발광 표시장치

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI612509B (zh) 2006-09-29 2018-01-21 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI352846B (en) * 2006-11-03 2011-11-21 Wintek Corp Multi-domain liquid crystal display device
TWI360708B (en) * 2007-12-17 2012-03-21 Au Optronics Corp Pixel structure, display panel, elecro-optical app
CN101217151B (zh) * 2008-01-03 2011-12-07 友达光电股份有限公司 像素结构、显示面板、光电装置及其制造方法
JP5413870B2 (ja) * 2008-02-26 2014-02-12 株式会社ジャパンディスプレイ シフトレジスタ回路および表示装置ならびに電子機器
WO2010061723A1 (en) 2008-11-28 2010-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
TWI387804B (zh) * 2008-12-25 2013-03-01 Chunghwa Picture Tubes Ltd 主動陣列式顯示器之切換元件結構
JP4743348B2 (ja) * 2009-03-17 2011-08-10 凸版印刷株式会社 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置
EP2234100B1 (en) 2009-03-26 2016-11-02 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP5751762B2 (ja) 2009-05-21 2015-07-22 株式会社半導体エネルギー研究所 半導体装置
KR101344674B1 (ko) * 2009-11-04 2013-12-23 샤프 가부시키가이샤 시프트 레지스터 및 그것을 포함한 주사 신호선 구동 회로, 및 표시 장치
WO2011065055A1 (ja) * 2009-11-25 2011-06-03 シャープ株式会社 シフトレジスタ及び表示装置
EP2535888A4 (en) * 2010-02-08 2013-10-23 Sharp Kk DISPLAY DEVICE
CN102122496B (zh) * 2010-12-31 2013-07-03 福建华映显示科技有限公司 主动组件数组基板及降低消耗功率的方法
JP5971679B2 (ja) 2011-11-21 2016-08-17 株式会社ジャパンディスプレイ 液晶表示装置
JP6285150B2 (ja) 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
JP6116882B2 (ja) 2012-12-10 2017-04-19 株式会社ジャパンディスプレイ 液晶表示装置及びその製造方法
KR102208384B1 (ko) * 2013-12-02 2021-01-26 엘지디스플레이 주식회사 어레이 기판 및 이의 리페어 방법
TWI532191B (zh) * 2013-12-31 2016-05-01 友達光電股份有限公司 薄膜電晶體結構
TWI526762B (zh) * 2014-02-10 2016-03-21 友達光電股份有限公司 顯示面板及其主動元件
KR101539326B1 (ko) * 2014-04-30 2015-07-27 엘지디스플레이 주식회사 Z-인버전 방식의 표시장치 및 그 제조방법
US11189704B2 (en) * 2019-06-10 2021-11-30 Tcl China Star Optofi Fctronics Technology Co.. Ltd. Thin film transistor and electrical circuit
CN110620154A (zh) * 2019-08-22 2019-12-27 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板及装置
US11349034B2 (en) * 2019-11-11 2022-05-31 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Protruding gate transistor and method of producing same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62166560A (ja) * 1986-01-18 1987-07-23 Sharp Corp 薄膜トランジスタ
JPH05283695A (ja) * 1992-04-03 1993-10-29 Nec Corp 薄膜トランジスタ
US5517542A (en) 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
US5532180A (en) * 1995-06-02 1996-07-02 Ois Optical Imaging Systems, Inc. Method of fabricating a TFT with reduced channel length
KR0149311B1 (ko) 1995-07-28 1998-10-15 김광호 화소 간 기생 용량 차이가 없는 액정 표시 장치용 기판
JP4264675B2 (ja) * 1998-08-17 2009-05-20 栄 田中 液晶表示装置とその製造方法
KR100439944B1 (ko) * 1998-12-10 2004-11-03 엘지.필립스 엘시디 주식회사 박막트랜지스터형광감지센서,센서박막트랜지스터와그제조방법
US6566685B2 (en) * 2000-04-12 2003-05-20 Casio Computer Co., Ltd. Double gate photo sensor array
KR100370800B1 (ko) * 2000-06-09 2003-02-05 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제작방법
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
KR100752602B1 (ko) * 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP2003149673A (ja) * 2001-11-08 2003-05-21 Sharp Corp アクティブマトリクス基板、およびそれを用いた表示装置
JP4211349B2 (ja) * 2002-10-09 2009-01-21 セイコーエプソン株式会社 液晶表示素子
KR100918180B1 (ko) * 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101252572B1 (ko) * 2006-06-15 2013-04-09 엘지디스플레이 주식회사 액정표시장치의 게이트구동회로 및 그 구동방법
US8288768B2 (en) 2009-01-20 2012-10-16 Samsung Display Co., Ltd. Thin film transistor, method of manufacturing the same, and flat panel display device having the same
KR20140028999A (ko) * 2012-08-31 2014-03-10 엘지디스플레이 주식회사 평판표시장치
KR20140076997A (ko) * 2012-12-13 2014-06-23 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20150057661A (ko) * 2013-11-20 2015-05-28 엘지디스플레이 주식회사 유기전계발광 표시장치

Also Published As

Publication number Publication date
JP2006080472A (ja) 2006-03-23
CN1767204A (zh) 2006-05-03
KR101048365B1 (ko) 2011-07-11
US20060049404A1 (en) 2006-03-09
US7842951B2 (en) 2010-11-30
CN100547806C (zh) 2009-10-07
TWI378560B (en) 2012-12-01
JP5129427B2 (ja) 2013-01-30
TW200618310A (en) 2006-06-01

Similar Documents

Publication Publication Date Title
KR101048365B1 (ko) 트랜지스터와 이를 갖는 표시장치
KR100918180B1 (ko) 쉬프트 레지스터
US10025149B2 (en) Thin film transistor array panel and display device including the same
KR101758783B1 (ko) 게이트 구동부, 이를 포함하는 표시 기판 및 이 표시 기판의 제조 방법
US8106864B2 (en) Liquid crystal display device
KR101026807B1 (ko) 표시 장치용 구동 장치 및 표시판
KR101061854B1 (ko) 액정 표시 장치 및 그 구동 방법
CN102884633B (zh) 电路基板和显示装置
EP2086011B1 (en) Display device
KR20050117303A (ko) 표시 장치
US8902210B2 (en) Liquid crystal display device
KR101080356B1 (ko) 박막 트랜지스터, 박막 트랜지스터 표시판 및 표시 장치
KR20080007813A (ko) 박막 트랜지스터 어레이 기판
US10254604B2 (en) Liquid crystal display device
KR101090251B1 (ko) 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
KR20070081255A (ko) 시프트 레지스터
KR20060015860A (ko) 쉬프트 레지스터와 이를 갖는 표시패널
KR20170079376A (ko) 박막 트랜지스터 및 그를 이용한 내장형 게이트 구동부를 갖는 표시 장치
KR20070096571A (ko) 게이트 구동회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 9