KR100394355B1 - 고전압 반도체 소자 - Google Patents

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한스 베버
하이모 그라프
미하엘 뤼프
디르크 알러스
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지멘스 악티엔게젤샤프트
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Abstract

본 발명은, 반도체 바디내에 교대로 배치되어 있는 상이한 도전형의 반도체 영역(4, 5)을 포함하는 고전압 반도체 소자에 관한 것이다. 반도체 바디내에서 상기 반도체 영역이 적어도 하나의 제 1 구역(6)으로부터 제 2 구역(1) 가까이까지 뻗고 가변적으로 도핑됨으로써, 전기장은 한 구역으로부터 다른 구역으로 점진적으로 증가한다.

Description

고전압 반도체 소자 {HIGH-VOLTAGE SEMICONDUCTOR COMPONENT}
상기와 같은 방식의 반도체 소자는 보상 소자로서도 표기된다. 상기 보상 소자로서는 예를 들어 n- 또는 p-채널-MOS-전계 효과 트랜지스터, 다이오드, 사이리스터, GTO's 또는 다른 소자들도 언급된다. 그러나 하기에서는 전계 효과-트랜지스터(간략히 "트랜지스터"로 명명함)의 예로부터 출발한다.
보상 소자에 대해서는 오랜 시간에 걸쳐 소모적으로, 상이한 이론적 분석들(US 4,754,310호 및 US 5,216,275호 참조)이 있었지만, 상기 분석에서는 스위치온 저항(RDS(on))의 특별한 개선을 위해서만 노력이 기울여졌고, 특히 소스-드레인-전압이 높은 전부하의 경우에 애벌란치 및 단락을 고려한 내구성과 같은 전류 부하의 안정성을 위한 노력은 없었다.
보상 소자는 트랜지스터의 드리프트 지역에 있는 n-도핑 영역 및 p-도핑 영역의 전하를 상호 보상하는 것을 기초로 한다. 이 경우 상기 영역들은, pn-천이부에 수직으로 뻗는 라인을 따라 이루어지는 도핑에 대한 선적분이 각각 재료 고유의 브레이크다운 전하 아래에 머무르도록 배치된다(실리콘: 약 2 x 1012cm-2). 파워 전자 장치에서 통상적으로 사용되는 종형 트랜지스터에서는 예를 들어, p-칼럼 및 n-칼럼 또는 플레이트 등이 쌍으로 배치될 수 있다. 가로형 구조물에서는 p-도전층 및 n-도전층이 p-도전층으로 채워진 트렌치와 n-도전층으로 채워진 트렌치 사이에서 가로로 및 교대로 그리고 서로 위아래로 겹쳐서 쌓아질 수 있다(US 4,754,310호 참조).
보상 소자에서는 p-도핑 및 n-도핑의 광범위한 보상에 의해서 전류를 리드하는 (n-영역의 n-채널-트랜지스터를 위한, p-영역의 p-채널-트랜지스터를 위한) 영역의 도핑이 분명하게 증가될 수 있으며, 그로부터 결과적으로 전류를 리드하는 표면의 손실에도 불구하고 스위치온 저항(RDS(on))의 확실한 수득이 이루어진다. 이 때 트랜지스터의 차단 능력은 실제로 2개 도핑의 차에 의존한다. 스위치온 저항의 감소로 인해 전류를 리드하는 영역에서는 적어도 1 크기 만큼 더 높은 도핑이 기대되기 때문에, 차단 전압의 제어는 ≤ ± 10 %의 범위에 있는 값을 위해 정의될 수 있는 보상율의 조절된 세팅을 요구한다. 스위치온 저항이 더 높게 수득되는 경우에는 전술한 범위가 더 작아진다. 이 때 보상율은 하기의 식에 의해서 결정된다:
(p-도핑 - n-도핑)/n-도핑
또는
전하차/한 도핑 영역의 전하.
그러나 다른 정의들도 가능하다.
본 발명은, 차단 pn-천이부를 갖는 반도체 바디, 제 1 도전형에 반대인 제 2 도전형의 차단 pn-천이부를 형성하는 구역에 인접하고 제 1 전극과 결합된 제 1 도전형의 제 1 구역, 및 제 2 전극과 결합된 제 1 도전형의 제 2 구역을 포함하며, 상기 제 2 도전형 구역의 제 2 구역 쪽으로 향해 있는 측면이 제 1 표면을 형성하고, 상기 제 1 표면과 제 2 구역 사이에 제 2 표면이 배치되고 상기 제 1 표면과 제 2 표면 사이의 영역에서 제 1 도전형 및 제 2 도전형의 영역이 서로의 내부로 끼워지도록 형성된 반도체 소자에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따른 n-채널-가로형-MOS-트랜지스터의 평면도이고,
도 2는 본 발명의 제 2 실시예에 따라 V-형태의 트렌치를 갖는 n-채널-가로형-MOS-트랜지스터의 단면도이며,
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 상이한 레이아웃을 도시한 개략도이고,
도 4는 본 발명의 제 3 실시예에 따른 n-채널-MOS-트랜지스터의 단면도이며,
도 5는 도 4의 선 C-D를 따라 변동되는 보상율(K)의 변화도이고,
도 6은 도 4의 선 C-D를 따라 변동되는 전기장의 변화도이며,
도 7은 일정한 도핑 및 가변적인 도핑에 대한 보상율에 의존하는 브레이크다운 전압의 변화도이고,
도 8은 n-채널-MOS-트랜지스터를 위한 셀 디자인에 대한 구체적인 예를 도시한 개략도이며,
도 9a 내지 9c는 본 발명에 따른 반도체 소자의 상이한 정사각형 에지 구조물의 레이아웃을 도시한 개략도이고,
도 10a 내지 10c는 본 발명에 따른 반도체 소자의 상이한 스트립 형태 에지 구조물의 레이아웃을 도시한 개략도이며,
도 11은 본 발명에 따른 반도체 소자의 6각형 에지 구조물의 레이아웃을 도시한 개략도이고,
도 12는 에지 구조물의 레이아웃을 설명하는 제 4 실시예에 따른 n-채널-MOS-트랜지스터의 단면도이며,
도 13은 추가 에지 구조물의 레이아웃을 설명하는 제 5 실시예에 따른 n-채널-MOS-트랜지스터의 단면도이다.
본 발명의 목적은, 한편으로는 브레이크다운 전에 또는 브레이크다운 중에 나타나는 높은 애벌란치 강도 및 큰 전류 부하 능력을 특징으로 하고, 다른 한편으로는 우수한 재생 특성을 갖는 제조 프로세스의 기술적인 변동폭과 관련해서 간단히 제조될 수 있는, 서문에 언급된 방식의 견고한 반도체 소자를 제조하는 것이다.
상기 목적은 서문에 언급된 방식의 반도체 소자에서 본 발명에 따라, 제 1 표면에 가까운 영역에서는 제 2 도전형의 전하 캐리어가 우세하고, 제 2 표면에 가까운 영역에서는 제 1 도전형의 전하 캐리어가 우세하도록, 제 1 도전형 및 제 2 도전형의 영역이 도핑됨으로써 달성된다.
제 2 도전형의 영역이 바람직하게 제 2 구역까지 미치지 않음으로써, 제 2 표면과 제 2 구역 사이에는 약하게 도핑된 제 1 도전형의 영역이 남겨진다. 그러나 상기 영역의 폭을 거의 "0"이 되게 하는 것은 가능하다. 그러나 약하게 도핑된 영역은 차단 전압의 상승, 필드 강도의 "약한" 변화 또는 역다이오드의 전류 전달 특성의 개선과 같은 상이한 장점들을 제공한다.
본 발명의 다른 개선예에서는, 제 1 표면 가까이에서는 제 2 도전형의 원자잔류물이 우세하고 제 2 표면 가까이에서는 제 1 도전형의 원자 잔류물이 우세하게 되도록, 도핑에 의해 야기된 보상율이 제 1 표면과 제 2 표면 사이에서 변동된다. 따라서 2개 표면 사이에는 p, p-, n-, n으로 배열된 연속층 또는 n, n-, p-, p로 배열된 연속층이 존재한다.
본 발명에 따른 반도체 소자(하기에서는 보상 소자로도 명명됨)의 바람직한 개선예들은 추가 종속항에서 기술된다.
서로의 내부로 끼워진, 상이한 도전형을 교대로 갖는 영역들이 전기장에 가하는 작용은 예를 들어 하기와 같이 구성된 종래의 DMOS-트랜지스터에서와 다르다.
(a) 전극 사이의 결합 방향에 대해 "가로인" 교차 계자가 존재하며, 상기 계자의 강도는 브레이크다운 전압에 대해 상대적으로 가로 전하(가로 pn-천이부에 대해 수직인 선적분)가 차지하는 부분에 의존하다. 상기 교차 계자는 전극 및 호울의 분리를 야기하고, 전류 경로를 따라 형성되는 전류 지지 횡단면의 감소를 야기한다. 이와 같은 사실은 애벌란치 과정, 브레이크다운 특성 곡선 및 특성 필드의 포화 영역을 이해하기 위한 원칙적인 중요성을 갖는다.
(b) 전극 사이의 결합 방향에 대해 병렬인 "수직" 전기장은 인접한 도핑의 편차에 의해서 국부적으로 결정된다. 이것이 의미하는 것은, 도우너(n-부담: n-전도성 영역내에서의 전하는 p-영역의 전하를 초과한다)의 초과시에는 한편으로는 DMOS-유사한 필드 분배(차단 pn-천이부에서의 필드의 최대값, 서로 마주보도록 배치된 소자 후면의 방향으로 감소되는 필드)가 세팅된다는 것이며, 이 경우 상기 필드의 기울기는 n-영역의 도핑 기울기에 상응하는 것보다 명백하게 더 적다. 그러나 다른 한편으로는 억셉터를 갖는 n-전도성 영역의 과보상에 의해서 후면 방향으로의 필드 분배의 증가가 가능하다(p-부담, 도우너에 비해 억셉터의 초과). 상기와 같은 레이아웃에서는 필드 최대값이 p-영역의 바닥에 있다. 2개의 도핑 영역이 정확하게 보상되면, 수평의 필드 분배가 얻어진다.
정확하게 수평인 필드 분배에 의해서 브레이크다운 전압의 최대값에 도달한다. 억셉터 또는 도우너가 우세하면, 브레이크다운 전압이 각각 감소된다. 브레이크다운 전압을 보상율의 함수로서 나타내면, 포물선 형태의 변화도가 얻어진다.
p-전도성 영역 및 n-전도성 영역에서 이루어지는 일정한 도핑 또는 동일한 높이의 주기적인 최대값을 갖는, 국부적으로 변동되는 도핑도 또한 비교적 가파른 각도로 나타나는 "보상 포물선"의 최대값을 야기한다. 신뢰할만한 수득율 및 제조 안정성에 도달하기 위해서는, (관련된 모든 개별 프로세스의 변동을 포함하는) "제작 윈도우"를 위해 비교적 높은 브레이크다운 전압을 목표로 삼아야 한다.
소자에 차단 전압이 인가되면, 드리프트 구간, 즉 쌍으로 배치된 영역들에 반대 방향으로 도핑된 영역이 가동적인 전하 캐리어에 의해서 비워진다. 양으로 충전된 도우너 잔류물 및 음으로 충전된 억셉터 잔류물은 확장되는 공간 전하 구역에 남겨진다. 상기 잔류물들은 나중에 먼저 필드의 변화도를 결정한다.
전류 흐름과 결합된 전하 캐리어의 집속이 배경 도핑된 영역 내부로 전달되면, 공간 전하 구역을 통과하는 전류 흐름은 전기장의 변동을 야기한다. 이 때 전자들은 억셉터의 호울인 도우너를 보상한다. 또한 소자의 안정성을 위해서는, 어느 도핑이 지역적으로 우세한가, 어느 곳에서 전하 캐리어가 형성되는가 그리고 전류 경로를 따라 전하 캐리어의 집속이 어떻게 세팅되는지가 매우 중요하다.
기본 메카니즘을 이해하기 위해, 하기의 실시예에서는 먼저 p-도핑 영역 및 n-도핑 영역의 일정한 도핑이 가정된다.
스위치온 상태에서 및 특히 MOS-트랜지스터의 특성 곡선 필드의 포화 영역에서는 순수한 전자 전류가 채널로부터 버티컬 트랜지스터가 "칼럼"으로도 불리는 n-도핑 영역 내부로 흐르며, 이 경우 저역에서는 전기 교차 계자로 인한 전류 흐름의 포커싱이 증가하는 것으로 나타난다. 고전류 안정성은 n-도핑의 우세에 의해서 지지된다; 그러나 양의 온도 계수를 갖는 채널 영역이 셀 필드내에서의 불균일한 전류 분배를 저지하기 때문에, 상기와 같은 작동 방식은 오히려 비임계적이다. 전류 밀도의 감소는 채널 연결부를 부분적으로 스크린함으로써 달성될 수 있다(DE 198 08 348 A1호 참조).
브레이크다운 특성 곡선 또는 상기 곡선의 변화도를 위해서는 아래와 같은 사항에 주의해야 한다: 전자 및 호울의 형성은 최대 필드 강도 범위에서 이루어진다. 2종류의 전하 캐리어의 분리는 전기 교차 계자에 의해서 실행된다. p-영역 또는 n-영역내에 있는 2개의 전류 경로를 따라 포커싱 및 추가의 곱셈이 나타난다. 마지막으로 부분적인 채널 스크리닝의 작용도 나타나지 않는다. 가동적인 전하 캐리어가 상기 캐리어의 형성 장소 외부에서 전기장의 증가 및 그와 함께 개별 셀의 브레이크다운 전압의 증가를 야기하는 경우에만 안정성은 존재한다. 이것은 보상소자에 대해서는 p-부하 영역 및 n-부하 영역에서의 안정성을 의미하지만, 보상 포물선의 최대값에서는 그렇지 않다. p-부하 영역에서는 브레이크다운이 칼럼의 "바닥"에서 이루어진다. 전자는 드리프트 구역으로부터 흘러나오기 때문에 필드에 영향을 미치지 않는다. 호울은 종방향 전기장을 통해 상부측 소스-콘택까지 이어진다. 이 경우 호울 전류는 그것의 경로를 따라 전기 교차 계자에 의해서 포커싱된다: 이 때 전류 밀도가 증가한다. 그럼으로써 종방향 전기장은 먼저 표면 가까이에서 영향을 받는다. 초과 억셉터 잔류물(p-부담)의 보상으로 인해 전기장의 기울기의 감소 및 브레이크다운 전압의 상승이 나타난다. 이와 같은 상태는, 상기 전기장이 그곳에서 명백하게 임계 필드 강도(실리콘에 대해서: 약 1015cm-3의 전하 캐리어 집속에 대해 대략 270 kV/cm) 아래에 머무르는 한 고정적이다.
도우너가 초과된 n-부하 영역에서는 브레이크다운이 표면 가까이에 있다. 호울은 소스-콘택까지 흘러서 호울의 형성 장소로부터 p-웰까지 이르는 경로상에 있는 필드에 영향을 미친다. 그렇기 때문에, 브레이크다운 장소를 가급적 p-웰에 가깝게 배치하는 것이 목적이 되어야 한다. 이것은 예를 들어 n-도핑의 국부적인 상승에 의해서 이루어질 수 있다. 전자는 완전한 드리프트 구역을 거쳐 후면까지 흐르고, 마찬가지로 전류 경로를 따라 필드에 영향을 미친다. 전자 전류의 작용이 호울 전류의 작용보다 우세한 경우에만 안정성이 달성된다. 이 경우에는 셀 장치의 구조가 중요한 역할을 하기 때문에, 특히 보상 포물선의 최대값 근처에 안정적인 특성 곡선 영역 및 불안정한 특성 곡선 영역이 있다.
애벌란치내에서의 관계는 브레이트다운에서의 관계와 매우 유사하다. 그러나 전류는 명백하게 더 높아서 트랜지스터 공칭 전류의 2배까지의 전류에 달하게 된다. 교차 전기장이 언제나 전류의 명백한 포커싱을 야기하기 때문에, 전류 전하가 비교적 적은 경우에는 보상 소자가 안정성 범위를 벗어나게 된다. 이것은 물리적으로 볼 때, 브레이크다운 필드 강도에 국부적으로 도달될 정도로 전류 유도된 필드의 증가가 이미 진전되었다는 것을 의미한다. 그러면 종방향 전기장은 더이상 국부적으로 증가될 수 없게 되지만, 종방향 전기장의 곡률은 더욱 증가하게 되고, 그로부터 결과적으로 관련 셀의 브레이크다운 전압의 리턴이 이루어진다. 이와 같은 상태는 개별 셀의 특성 곡선에서 및 시뮬레이션에서도 음의 미분 저항에 의해서 나타난다; 즉 전압이 상승 전류와 함께 리턴된다. 이와 같은 리턴 상태가 10,000개 이상의 셀을 가질 정도로 큰 트랜지스터에서는 전류의 매우 신속하고 불균일한 재분배를 야기한다. 필라멘트가 형성되고, 트랜지스터는 국부적으로 용융된다.
상기와 같은 사실로부터 보상 소자의 안정성에 대한 하기의 결과가 나타난다:
(a) 전자 및 호울의 분리에 의해서 IGBT's 및 다이오드에서와 같은 "자동 안정화"가 이루어지지 않는다. 오히려 보상율, 필드 분배 및 브레이크다운 장소가 정확하게 세팅되어야 한다.
(b) p-영역 및 n-영역 또는 "칼럼"의 도핑이 일정한 경우, 보상 포물선상의 명백하게 p-부하 영역 및 명백하게 n-부하 영역에는 안정된 영역이 있다. 2개의 영역은 관련이 없다. 그럼으로써, 단 하나의 극도로 작은 제작 윈도우가 나타난다. p-영역 및 n-영역 또는 칼럼의 도핑이 일정한 경우 보상 포물선의 기울기는 지나치게 가파르다. 브레이크다운 장소는 p-칼럼의 바닥으로부터 표면의 방향으로 소수 퍼센트내에서 변위된다.
(c) 각각의 보상 소자마다, 보상율과 직접 결합되는 애벌란치의 전류 파괴 임계값이 있다. 다른 한편으로 보상율은 도달될 수 있는 브레이크다운 전압을 결정하고, RDS(on)-수득에 영향을 미친다.
(d) 앞서 말한 바와 같이 - p-영역 및 n-영역 또는 "칼럼"의 도핑이 일정한 경우에는 소자가 보상 포물선의 최대값 근처에서 불안정하다. 이것은 결과적으로, 최고의 차단 전압을 갖는 상기 소자가 애벌란치-테스트에서 파괴되게끔 한다.
위에서 언급한 바와 같이, 표면 가까이에서는 제 2 도전형의 원자 잔류물이 우세하고 후면 가까이에서는 제 1 도전형의 원자 잔류물이 우세하게 되도록 보상율이 도핑 영역을 따라서 변동됨으로써, 즉 가로형 구조물에서는 보상율이 상부면으로부터 트랜지스터의 후면 방향으로 변동됨으로써 상기 단점이 피해질 수 있다.
결과적으로 얻어지는 필드 분배는 대략 절반 저역에서 최대값을 갖는 "융기된 형태"의 변화도를 갖는다(도 6 참조). 그럼으로써 전자뿐만 아니라 호울도 애벌란치면에서 및 브레이크다운면에서 필드의 분배에 영향을 미친다. 2가지 종류의 전하 캐리어는 안정화 작용을 하는데, 그 이유는 캐리어의 형성 장소로부터 상기 캐리어가 우세한 초과의 배경 도핑을 보상하는 영역으로 캐리어가 각각 이동하기 때문이다. 따라서 p-부하 보상율부터 n-부하 보상율까지 이르는, 관통하는 안정화 영역이 형성된다.
제조 변동에 의한 보상율의 변동은, 상기 변동이 기술적으로 설정된 보상율의 변동보다 더 작을 때까지 브레이크다운 장소를 수직 방향으로 약간만 이동시키기도 하고 또한 연속적으로 이리저리 이동시키기도 한다. 보상율의 상기 변형값은 또한 안정 영역의 한계를 결정한다. 그럼으로써 제작 윈도우가 자유롭게 선택 가능해진다.
전류의 포커싱은 명백하게 더 적게 나타나는데, 그 이유는 2가지 종류의 전하 캐리어가 다만 보상되는 교차 전기장의 영역에 있는 절반 구간만을 각각 리턴시키기 때문이다. 그럼으로써 소자는 애벌란치면에서 명백하게 더 높은 전류로 로딩될 수 있다.
보상율이 예를 들어 "n-부담"의 방향으로 변동되는 경우에는 전기장이 각각 드리프트 구간의 상부 영역에서는 증가하지만 하부 영역에서는 동시에 감소되기 때문에 (p-부담의 방향으로 변동될 때에는 그 반대이다), 브레이크다운 전압은 보상율의 함수로서 다만 비교적 적게만 변동된다. 그럼으로써 보상 포물선은 바람직하게 평탄하고도 넓다.
보상율의 수직 변동은 p-영역의 도핑을 변동시킴으로써 혹은 n-영역의 도핑을 변동시킴으로써 또는 2개 영역의 도핑을 변동시킴으로써 이루어질 수 있다. 칼럼을 따라 이루어지는 도핑의 변동은 일정하게 상승될 수 있거나 또는 다수의 단계로 이루어질 수 있다. 그러나 변동은 기본적으로 p-부하 보상율로부터 n-부하 보상율에 이르기까지 단조롭게 증가한다.
본 발명은 p-채널-트랜지스터에도 아무런 문제없이 응용될 수 있다. 그 경우에는 반도체 영역의 상응하게 변동된 변화도가 나타난다: (p, p-우세, n-우세, n)-변화도는 (n, n-우세, p-우세, p)-변화도로 대체된다.
안정성의 한계는, 필드가 표면 가까이에서 드리프트 구간의 눈에 띄는 영역을 거쳐 수평으로 진행하는 경우에 n-부하 측면에서 달성된다. p-부하 측면에서의 안정성 한계는, 필드가 보상되는 칼럼 영역의 바닥 가까이에서 드리프트 구간의 눈에 띄는 영역을 거쳐 수평으로 진행하는 경우에 달성된다.
일반적으로, 보상율의 기울기가 크면 클수록 보상 포물선은 더 평평하고 더 넓어진다. 보상 포물선의 최대값에서는 브레이크다운 전압이 상응하게 강하된다.
보상율 변동에 중요한 추가의 제한은 브레이크다운 전하의 미달에 대한 요구에 의해서 주어진다. 그밖에 p-칼럼-도핑이 표면 근처에서 강하게 상승되는 경우에는 전류 핀치 효과가 나타난다(측면 JEET-효과).
600 V-소자를 위해서는 예를 들어 p-영역 및 n-영역을 따라 이루어지는 50%의 보상율 변동이 바람직하다.
위에서는 수직형-트랜지스터로부터 출발했지만, 본 발명에 따른 반도체 소자는 기본적으로 수직형-구조 또는 가로형-구조를 가질 수도 있다. 가로형-구조에서는 예를 들어 플레이트 형태의 n_-전도성 영역 또는 p_-전도성 영역이 가로로, 서로의 내부로 및 다른 높이로 배치된다.
상기와 같은 유형의 가로형 트랜지스터에 대한 적용예는 예를 들어 스마트-파워-분야 또는 마이크로 전자 장치 분야에서도 볼 수 있다; 그와 달리 수직형 트랜지스터는 주로 전도 전자 장치내에서 형성된다.
보상율의 수직 변형은 매우 간단하게 변형될 수 있는데, 그 이유는 개별 애피텍셜 평면에서는 다만 주입 도우즈만 변동되어야 하기 때문이다. "진정한" 보상 도우즈는 중간 애피텍셜층내에 주입되며, 상기 층 아래에서는 예를 들어 각각 10% 미만이고, 상기 층 위에서는 예를 들어 각각 10% 이상이다, 그러나 주입 도우즈 대신에 애피텍셜 도핑도 변동될 수 있다.
더 큰 분산이 주로 이루어짐으로써, 제조 비용을 줄일 수 있다. 필요한 애피텍셜층의 개수는 감소될 수 있으며, 보상-주입을 위한 개구는 개별 p-영역의 공동 확산을 위한 재확산이 동시에 연장된 경우에는 주입된 도우즈의 더 높은 분산으로 인해 래커 치수의 더 큰 상대적인 분산에 의해서 축소될 수 있다.
본 발명에 따른 구조물은 예를 들어 하기의 개별 단계로 제조된다:
먼저, ㎛-두께의 n-도핑된 다수의 애피텍셜층을 반도체 기판상에 제공한다. 상기 애피텍셜층 내부로 레지스트-마스크를 통한 이온 주입에 의해서 p-도핑 이온이 제공된다. 그 다음에, 삽입되어 서로에 대해 조절되고 위아래로 쌓아 올려진 p-중심을 갖는 충분한 두께의 n-멀티레이어-애피텍셜층이 존재할 때까지 전체 과정이 자주 반복된다. 이어서 전계 효과 트랜지스터의 베이스 구역, 소스 구역, 전면 금속화부 및 게이트 전극를 프로세싱함으로써 고유 소자의 제조가 이루어진다. 열적 확산에 의해서 p-도핑된 중심은 파형의 수직 칼럼으로 결합된다. p-도핑 재료 또는 n-도핑 재료의 농도는 자발적인 보상 때문에, 결과물로 이루어지고 전기적으로 활성적인 도핑보다 언제나 훨씬 더 높다.
수직 칼럼의 리플(ripple)은 또한 수평면마다 변동되는 억셉터-도우너-비율(ke(z))로도 나타난다. 따라서 전기적인 보상은 반도체 바디내에 있는 각각의 수평면에서 변동된다. 칼럼의 리플은 수평 필드의 실제적인 변동을 야기하지 않는다. 그렇기 때문에, 제 1 근사치에서 비율(UBh)은 상기 리플로부터 영향을 받지 않는 것으로 간주된다.
그러나 비수평적으로 보상된 p-전하 및 n-전하를 갖는 층들은 수직 방향으로 교대로 배치되지 않는다. 하나의 애피텍셜층은 완전한 리플 주기와 일치하고, 그에 따라 2개의 인접한 pn-천이부와 일치한다. 애피텍셜 사이클에서의 제조 변동으로 인해 pn-천이부의 전체 부피에 걸친 전하 총계가 보상되고, 결과적으로 보상율은 0이 아니게 된다.
본 발명에 따른 반도체 소자에서는, 차단된 상태에서는 셀 필드내에서 애노드와 캐쏘드 사이에서 그리고 전계 효과 트랜지스터의 경우에는 소스와 드레인 사이에서 기록된 전압이 반도체 소자의 에지에서도 가로 방향으로 감소되어야 한다. 반도체 소자들은 종종 브레이크다운될 때까지 작동된다. 이 경우에는, 형성되는 충돌에 의한 이온화 부분을 통해 매우 높은 전류가 흐른다. 반도체 소자의 파괴를 피하기 위해서는 지나치게 높은 전류 밀도가 나타나지 않아야 된다. 즉, 브레이크다운 전류가 전체 반도체 소자에 걸쳐 가급적 균일하게 분배되어야 한다. 그러나 이와 같은 요구는 셀 필드가 상기 전류의 최대 부분을 리드하는 경우에만 충족될 수 있다. 차단 전압이 셀 필드보다 더 작은 경우 반도체 소자가 에지 구조물내에서 파괴되면, 이와 같은 현상이 대부분의 경우 반도체 소자의 돌이킬 수 없는 열적 손상을 야기하게 된다. 따라서 반도체 소자는 애벌란치에 강해야 한다. 애벌란치에 강한 반도체 소자, 특히 가로형 트랜지스터는 초과 전압이 지배하도록 하기 위해 필요한 차단 전압-안전 간격을 감소시키고, 그럼으로써 많은 적용예에서는 비교적 차단율이 낮은 트랜지스터가 사용될 수 있으며, RDS(on)가 동일한 경우에는 비교적 작은 반도체 소자 표면으로도 충분하게 되고 그와 더불어 비용적으로 더 유리하게 된다. 종래의 고전압-MOSFET에서는 상기와 같은 장점이 큰 의미를 갖는데, 그 이유는 상기 트랜지스터의 RDS(on)가 브레이크다운 전압과 초비례적으로 증가하기 때문이다. 종래 방식의 파워 소자에서 복잡하게 표면 위치 설정되거나 또는 표면에 가까운 구조물은 통상적으로 반도체 소자 에지가 셀 필드보다 더 많은 전압을 차단할 수 있도록 해준다. 낮은 반도체 소자의 부피는 구조화 과정 없이도 요구되는 전압이 유지될 정도로 낮게 균일하게 도핑된다. 자발적인 보상의 제조 방법을 이용하는 본 발명에 따른 반도체 소자에서는 에지 구조와 관련한 요구 사항들이 첨예화되는데, 그 이유는 낮은 부피도 또한 에지 아래에서 처리되어야 하기 때문이다. 차단 전압을 자발적으로 수용하는 재료, 즉 고도핑된 반도체 기판 위에 있는 에피택셜층은 비교적 저오옴이고 요구되는 전압의 단 하나의 파괴부만을 차단한다. 반대로 도핑된 칼럼을 제공함으로써 비로서 셀 필드에 대한 차단 능력에 도달된다.
에지 아래에 있는 부피를 위해서는 기본적으로 2가지 상이한 처리 방법이 얻어진다.
1. 셀 필드로부터 분리된 반도체 에지는 추가 단계에서 처리될 수 있다. 예를 들어 전표면적인 에지 주입 및 확산을 이용한 반도체 에지에 있는 캐리어 재료의 전표면적인 대응 도핑을 생각할 수 있다. 상기 도핑 방법에 의해서 전표면적으로 자발적으로 보상되면서도 차단율이 높은 에지가 제조될 수 있다. 그러나 상기와 같은 조치는 매우 높은 비용과 연관된다.
2. 셀 필드내에 있는 칼럼 구조물이 에지 내부까지 진행됨으로써, 캐리어 재료는 그곳에서도 또한 셀 필드에서의 차단 전압과 기본적으로 동일한 차단 전압으로 상승된다. 예를 들어 에지 전압 세기의 최소 상승은 많은 경우에, 이전 페이지에서 셀 필드에 대해 기술된 바와 같이 칼럼의 낮은 보상 프로필을 적절하게 변동시킴으로써 달성될 수 있으며, 그럼으로써 허용 범위는 당연히 셀 필드에 비해 그리고 전체 반도체 소자의 허용 범위에 비해 더 작아진다. 또한 추가의 효과가 반도체 소자 에지에서의 파괴를 유발할 수도 있다.
한편으로는, 표면에 가까운 또는 표면에 위치 설정된 에지 구조물이 필드의 추가 휨을 야기하고 필드 강도가 높은 중심을 발생시킨다.
다른 한편으로는, 등가 전위 라인의 휨을 반도체 소자 표면의 방향으로 야기하는 목적한 음의 "에러 전하"로 에지를 커버링하는 것이 필요할 수 있으며, 그럼으로써 상기 곡률은 표면 구조물에 의해서 기록 및 가이드될 수 있다. 이것은 반도체 소자 에지에서의 필드의 해체와 일치한다. 상기 전하 에러 비율도 마찬가지로 세리 필드에 비해 전압에 따라 시기적으로 빠른 반도체 소자 에지의 파괴를 야기할 수 있다.
그에 따르면, 에지에서 전기장의 수평 소자 및 그와 동시에 보상 프로필의 수직 리플을 감소시키는 것이 최상이다. 2가지 조치 모두 반도체 소자 에지에서 차단 전압을 더 상승시킨다. 이것을 변환하기 위해서는, 반대 극성의 전하 중심에서 국부적인 분리를 무시하거나 또는 적어도 감소시켜야 한다. 즉, 자발적인 보상이 실행되어야 한다.
그럼으로써 제 1 도전형의 중간 구역으로부터 분리된 제 2 도전형의 다수의 플로우팅 구역으로 이루어진, 고전압에 강한 에지 구조물이 형성되며, 이 경우 중간 구역의 폭 및 플로우팅 구역의 폭은 셀 필드 내부에서 서로의 내부로 끼워진 제 1 도전형 및 제 2 도전형의 영역의 폭보다 더 작다. 상기 플로우팅 구역 및 중간 구역은, 차단 전압이 인가된 상태에서는 상기 구역들의 전하 캐리어가 완전히 비워지도록 도핑된다.
에지의 부피는 바람직하게 셀 필드와 동일한 작업 공정으로 처리되며, 이 경우에는 개별 에피택셜층의 두께 뿐만 아니라 에지 영역에서의 셀 래스터의 크기도 또한 작아지기 때문에, 개별 에지 셀을 위한 프로세스가 종결된 후에는 2가지 전하 캐리어를 위한 균일한 도펀트 분배가 결과로 나타난다. 이상적인 차단 능력에 도달하기 위해서는 전하 보상, 즉 자발적으로 보상된 비율을 얻고자 노력해야 한다.
셀 필드가 사전 설정하는 요구 조건에 따라 개별 에피택셜층의 두께를 설계하는 것이 바람직하다. 그럼으로써 반도체 에지에서도 또한 수직 물결 모양의 보상 프로필이 나타나지만, 그 프로필은 셀 필드에서보다 훨씬 약화된 형태이다. 말하자면 셀 래스터의 감소도 또한 도펀트 소스의 용해를 감소시키며, 그에 의해서 개별 확산 정면의 한계가 풀어진다.
에지에서의 제조 에러와 셀 필드내에서의 에지 에러간의 결합이 기술된 에지 구상의 추가 장점이 되는데, 그 이유는 에러 메카니즘이 2개 영역에서 동일한 방향으로 작용하기 때문이다.
본 발명은 도면을 참조하여 하기에서 자세히 설명된다.
도 1은 n+-전도성 드레인 구역(15), n+-전도성 소스 구역(16), 게이트 전극(8) 및 p-전도성 영역(5)을 포함하는 n-채널-MOS-트랜지스터의 평면도를 도시한다. 상기 p-전도성 영역(5)이 반도체 기판(1)상에 있는 n-전도성 영역(4) 내부로 손가락 형태로 뻗음으로써, 상기 영역(4 및 5)은 서로의 내부로 "끼워진다". 게이트 전극(8)은 예를 들어 다결정 실리콘으로 이루어질 수 있는 한편, 상기 게이트 전극(8) 내부에 존재하고 도 1에 도시되지 않은 절연층은 예를 들어 이산화실리콘 및/또는 질화실리콘으로 구성된다. p-전도성 영역(5)의 한 구역(I)에서는 p-전하 초과 부분이 존재하고, 한 구역(II)에서는 "중립" 전하가 존재하며, 한구역(III)에서는 n-전하 초과 부분이 존재한다. 이것이 의미하는 것은, 영역(5)의 상기 구역(I)에서는 p-전하가 주변의 n-전도성 영역(5)의 전하를 초과하고, 또한 구역(II)에서는 p-전하가 주변 n-전도성 영역(5)의 전하를 정확하게 보상하며, 구역(III)에서는 p-전하가 주변 n-전도성 영역(5)의 전하보다 더 적다는 것이다. 따라서 중요한 것은, p-영역(5)의 전하는 가변적인 한편, n-영역(4)의 전하는 각각 일정하다는 것이다.
p-전도성 영역(5)은 소스 구역(16)의 에지로부터, 즉 표면(A)으로부터 n-전도성 영역(4)에 있고 일점쇄선으로 지시된 표면(B)까지 이른다. 상기 표면(B)이 드레인 구역(15)으로부터 떨어져 배치됨으로써, 표면(B)과 드레인 구역(15) 사이에서는 n-전도성 영역(13)이 이루어지고, 상기 영역에서는 p-전도성 영역(5)과의 "끼움 결합"이 존재하지 않게 된다. 그러나 표면(B)을 드레인 구역(15)의 에지까지 옮기는 것도 가능함으로써, n-전도성 영역(13)은 존재하지 않는다. 바람직한 방식에서는 상기 표면(B)이 드레인 전극(15)으로부터 떨어져 배치되며, 이와 같은 배치 상태는 차단 전압을 상승시키고, 전기장의 변화를 더 약하게 하며, 역다이오드의 전류 전달 특성을 개선시킨다.
도 2는, p-전도성 영역(5)의 드레인 구역(15)과 소스 구역(16) 사이에 있는 절연층(9) 하부에 제공된 채널 영역과 게이트 전극(8) 사이에 게이트-절연층(9) 및 드레인 전극(2)을 포함하고 n-채널-MOS-트랜지스터의 형태로 된 본 발명에 따른 반도체 소자의 추가 실시예의 단면을 보여준다. 본 실시예에서도 또한 p-전도성 영역(5)의 구역(I, II 및 III)은 가변적으로 도핑되며, 이것은 이미 위에서 도 1을참조하여 설명하였다.
도 1 및 도 2에 따른 실시예는 본 발명에 따른 반도체 소자의 가로형 구조물에 대한 2가지 바람직한 형성 가능성을 보여준다. 상기 2가지 구조물에서 중요한 것은, 영역(5)에 가변적인 도핑이 제공된다는 사실 그리고 상기 영역(5)이 드레인 구역(15)에 도달하지 못한다는 사실, 다시 말해서 표면(B)에서 상기 드레인 구역(15)으로부터 간격을 두고 끝난다는 사실이다. 그러나 경우에 따라서는 상기 표면(B)을 드레인 구역(15)의 에지까지 근접시킬 수 있다. 전술한 바와 같이, 이 경우의 보상율은 p-전도성 영역(5) 또는 n-전도성 영역(4)의 도핑 편차에 의해서 달성될 수 있다.
도 3a 내지 3d는, 필요에 따라 알루미늄-콘택 호울(19)(도 3b)이 그 내부에 제공될 수 있는 폴리실리콘-개구(18)(도 3a) 및 6각형-폴리실리콘-구조물(17)을 포함하는 본 발명에 따른 반도체 소자의 상이한 레이아웃을 보여준다. 도 3c는 직사각형-폴리실리콘-구조물(20) 및 상응하는 폴리실리콘-개구(18) 그리고 알루미늄-콘택 호울(19)의 레이아웃을 보여주는 한편, 도 3d는 폴리실리콘-게이트-전극(8) 및 알루미늄-전극(21)을 포함하는 스트립 구조물의 평면도 및 절단면도를 제공한다.
도 3a 내지 3d는, 상이한 구조물을 포함하는 본 발명에 따른 반도체 소자가 어떻게 형성될 수 있는지를 보여준다.
도 4는 n+-전도성 실리콘-반도체 기판(1), 드레인 전극(2), 제 1 n-도전층(13), n-전도성 영역(4) 및 p-전도성 영역(9)을 갖는 제 2 층(3), p-전도성 구역(6), n-전도성 구역(7), 예를 들어 이산화실리콘으로 이루어진 절연층(9)내에 매립되어 있고 예컨대 다결정 실리콘 또는 금속으로 이루어진 게이트 전극(8), 그리고 예를 들어 알루미늄으로 이루어진 소스-금속화 영역(10)을 포함하는 n-채널-MOS-트랜지스터의 단면을 보여준다.
도 4에는, 절단된 나머지 영역들 또는 구역들도 도시되어 있지만, 개관을 명확하게 할 목적으로 다만 금속층들만 빗금으로 도시되어 있다.
p-전도성 영역(5) 내부의 구역(I)내에는 p-전하 초과 부분이 존재하고, 구역(II)내에는 "중립적인" 전하가 존재하며, 구역(III)내에는 n-전하 초과 부분이 존재한다. 이것이 의미하는 것은, "p-칼럼"을 형성하는 영역(5) 내부의 구역(I)내에서는 상기 p-칼럼의 전하가 주변의 n-전도성 영역(5)의 전하를 초과한다는 것, 또한 구역(II)내에서는 p-칼럼의 전하가 주변의 n-영역(5)의 전하를 정확하게 보상한다는 것, 그리고 구역(III)내에서는 p-칼럼의 전하가 주변의 n-영역(5)의 전하를 아직 초과하지 않는다는 사실을 의미한다. 따라서 중요한 것은, p-영역(5)의 전하는 가변적인 한편 n-영역(4)의 전하는 각각 일정하다는 점이다. 그러나 전술한 실시예에서와 마찬가지로 본 실시예에서도, p-전도성 영역(5)의 전하는 일정하고 n-전도성 영역의 전하는 가변적일 수도 있다. 마찬가지로, 2개 영역(4 및 5)의 전하가 모두 가변적으로 형성될 수도 있다.
도 5는, 섹션 C-D에서 n-채널-MOS-트랜지스터의 배쓰(bass)에 대한 보상율(K)의 변화 곡선을 보여준다: 도 5에서 알 수 있는 바와 같이, 보상율(K)은 일정한 기울기로 상승되거나 또는 점(C)으로부터 점(D)까지 계단 형태로 단조 상승된다.
영역(5) 위에서는 점 (C)와 (D) 사이에 있는 전기장(E)이 실제로 일정한 곡선을 그린다는 것을 도 6으로부터 알 수 있다.
도 7은, 도 4의 실시예에서 나타난 p-전도성 영역(5)의 일정한 도핑 상태 및 가변적 도핑 상태에 대한 보상 포물선을 보여준다. 도면에서 횡좌표상에는 보상율(K)이 퍼센트로 도시되어 있는 한편, 종좌표는 브레이크다운 전압(U)을 볼트로 도시한다. 도면에서 곡선(11)은 가변적인 도핑 상태에 대한 브레이크다운 전압(U)을 나타내는 한편, 곡선(12)은 일정한 도핑 상태에 대한 브레이크다운 전압을 나타낸다. 분명하게 알 수 있는 것은, 가변적인 도핑 상태가 대략 750V로부터 대략 660V로의 브레이크다운 전압의 상당한 강하를 야기한다는 사실이다. 그러나 그 대신 보상율의 더 큰 범위가 이용될 수 있다.
마지막으로 도 8은, 드레인(D), 소스(S) 및 게이트(G), n+-전도성 반도체 기판(1), n-전도성 반도체 영역(13), n-도전층(3) 및 n-전도성 영역(4) 그리고 p-전도성 영역(5)을 포함하는 섹션내에서의 셀 디자인을 보여준다. 도 8에서 소스 전극(S) 하부에 있는 p-전도성 영역(5)에 대해서는 예를 들어 +30% 내지 -20%의 보상율이 제공되며, 이 경우 보상율 "0"은 n-도핑과 p-도핑간의 진정한 보상을 의미한다. 이 경우에도 역시 "p-칼럼"내에서의 도핑은 팩터 3만큼 변동되는 한편, "n-칼럼"내에서의 도핑은 일정하다.
도 9a 내지 9c는 도 3a 내지 3d와 마찬가지로, 에지 영역까지 뻗는 상이한구조물을 갖는 본 발명에 따른 반도체 소자가 어떻게 형성될 수 있는지를 원칙적으로 보여준다. 도 9a 내지 9c, 도 10a 내지 10c 및 도 11에서 알 수 있는 바와 같이 반도체 에지 영역에는, 제 1 도전형의 중간 구역(4')으로부터 분리된 제 2 도전형의 다수의 플로우팅 구역(5')이 있다. 중간 구역(4')의 폭 및 플로우팅 구역(5')의 폭은 셀 필드 내부에 있는 영역(4, 5)의 폭보다 더 작다. 플로우팅 구역(5') 및 중간 구역(4')의 치수는, 차단 전압이 인가된 상태에서는 상기 구역들의 전하 캐리어가 완전히 비워지도록 결정된다. 본 실시예에서 약하게 p-도핑된 구역(5')은 "플로우팅"이다. 즉, 상기 구역은 정의되지 않은 전위를 갖는다. 상기 플로우팅 구역들(5')은 서로 떨어져 배치되어 있으며, 플로우팅 구역(5') 사이의 영역이 중간 구역(4')을 규정한다. 상기 중간 구역(4')은 통상적으로 셀 필드 내부에 있는 구역(4)내에서의 도핑과 동일한 도핑 농도를 갖는다.
도 9a, 9b 및 9c는 셀 필드내에서의 기본 폭과 상이한 중간 구역의 폭 및 플로우팅 구역의 폭의 다양한 변형예를 보여준다. 도 10a, 10b 및 10c는 스트립 형태의 에지 구조물에서의 상기와 같은 변형예를, 그리고 도 11은 6각형 에지 구조물에서의 상기와 같은 변형예를 보여준다.
도 12 및 도 13은, 자발적으로 보상된 에지 단부 만큼 확대된 도 4에 공지된 n-채널-MOS-트랜지스터를 보여준다. 상기 트랜지스터는, n+-전도성 실리콘-반도체 기판(1), 드레인 전극(2), 제 1 n-도전층(13), n-전도성 영역(4) 및 p-전도성 영역(5)을 갖는 제 2 층, p-전도성 구역(6), n-전도성 구역(7), 예를 들어 이산화실리콘으로 이루어진 절연층(9) 내부에 매립되어 있고 예컨대 다결정 실리콘 또는 금속으로 이루어진 게이트-전극(8), 및 예를 들어 알루미늄으로 이루어진 소스 금속화 영역(10)과 함께 공지된 방식으로 구성된다. 본 도면에서는 각각 2개의 p-전도성 영역(5) 및 n-전도성 영역(4)이 좌측에 도시되어 있다. 추가의 p-전도성 영역(5') 및 n-전도성 영역(4')이 교대로 우측으로 뻗는다. 상기 p-전도성 영역(5')은 p-전도성 영역(5)에 비해 대략 절반의 폭을 갖지만, n_-전도성 영역(13)내에서는 대략 동일한 폭으로 기판(1)의 방향으로 뻗는다. 영역(4, 5)에 인접하여 배치된 영역(5', 4')은 p-전도성 구역(6')과 결합되며, 상기 구역(6')은 콘택 호울을 통해 소스-금속화 영역(10)과 결합된다. p-전도성 구역(6')은 선행 기술에 공지된 p-링을 형성한다. p-전도성 구역(6')은 셀 필드와 달리 기생 트랜지스터를 피하기 위해서 n-전도성 구역을 포함하지 않는다. n-전도성 구역 및 p-전도성 구역(4', 5)은 소자 에지의 방향으로 p-전도성 구역(6')을 지나쳐서 뻗는다. 최외각 에지에는, n-전도성 구역(7')과 전기적으로 결합된 게이트-전극(8')으로 이루어진 소위 채널-스토퍼-영역이 존재하며, 상기 n-전도성 구역(7')은 n-전도성 영역(13)내에 있는 p-전도성 구역(6'')내에 배치된다.
도 12에 도시된 채널-스토퍼-영역에 대해 대안적으로 도 13에 도시된 소위 공간 전하 구역-스토퍼가 형성된다. 상기 공간 전하 구역-스토퍼는 n--전도성 영역내에 제공된 전도성이 우수한 n+-전도성 구역으로만 이루어진다.
2가지 실시예의 공통점은, p-전도성 구역(6')의 콘택 호울이 p-전도성구역(7, 6)내에 있는 콘택 호울에 비해 크기가 훨씬 더 크다는 점이다. 이와 같은 형성은, 영역(4', 5') 위에 배치된 게이트-전극(8')이 셀 필드의 게이트-전극(8)에 비해 훨씬 더 작게 형성되는 결과를 초래한다. 영역(4', 5')이 그 내부에 배치되어 있는 래스터는 셀 필드의 영역(4, 5)에 비해 대략 절반 크기이다.

Claims (24)

  1. 차단 pn-천이부를 갖는 반도체 바디, 제 1 도전형에 반대인 제 2 도전형의 차단 pn-천이부를 형성하는 제 2 구역(6)에 인접하고 제 1 전극(10)과 결합된 제 1 도전형의 제 1 구역(16, 7), 및 제 2 전극(2)과 결합된 제 1 도전형의 제 2 구역(15, 1)을 포함하며, 상기 제 2 도전형 구역(6)의 제 2 구역(15, 1) 쪽으로 향해 있는 측면이 제 1 표면(A)을 형성하고, 상기 제 1 표면(A)과 제 2 구역(15, 1) 사이에 제 2 표면(B)을 배치하고 상기 제 1 표면(A)과 제 2 표면(B) 사이의 영역에서 제 1 도전형 및 제 2 도전형의 영역(4, 5)이 서로의 내부로 끼워지도록 형성된 반도체 소자에 있어서,
    서로의 내부로 끼워진 영역(4, 5)의 제 1 표면(A)에 인접하는 영역(I)에서는 제 2 도전형의 도펀트 원자가 우세하고, 서로의 내부로 끼워진 영역(4, 5)의 제 2 표면(B)에 인접하는 영역(III)에서는 제 1 도전형의 도펀트 원자가 우세하도록, 제 1 도전형 및 제 2 도전형의 영역(4, 5)이 가변적으로 도핑되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 표면(B)이 제 2 구역(15, 1)으로부터 떨어져 배치됨으로써, 서로의 내부로 끼워진 제 1 도전형 및 제 2 도전형의 영역(4, 5)이 제 2 구역(15, 1)까지 미치지 않는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    제 1 구역(16, 7) 쪽으로 향한 표면을 갖는 제 2 표면(B)이 제 2 구역(15, 1)과 일치함으로써, 서로의 내부로 끼워진 제 1 도전형 및 제 2 도전형의 영역(4, 5)이 제 2 구역(15, 1)까지 미치는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    제 2 표면(B)과 제 2 구역(15, 1) 사이에 약하게 도핑된 제 1 도전형의 영역(13)이 제공되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 표면과 제 2 표면(A, B) 사이에서는 전기장이 한 표면으로부터 다른 표면으로 점진적으로 증가하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 도전형 영역 및 제 2 도전형 영역(4, 5)에서 도핑에 의해 야기되는 제 1 표면과 제 2 표면(A, B) 사이의 보상율은 단조롭게 변화되는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 보상율(K)이 계단 형태로 변화되는 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    제 1 표면과 제 2 표면(A, B) 사이의 보상율(K)이 팩터 4만큼 변동되는 것을 특징으로 하는 반도체 소자.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 도전형은 n-도전형인 것을 특징으로 하는 반도체 소자.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 도전형 및 제 2 도전형의 영역(4, 5)이 반도체 바디내에 가로로 배치되는 것을 특징으로 하는 반도체 소자.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 도전형 및 제 2 도전형의 영역(4, 5)이 반도체 바디내에 수직으로 배치되는 것을 특징으로 하는 반도체 소자.
  12. 제 9 항에 있어서,
    제 1 표면(A) 가까이에서는 억셉터 잔류물이 우세하고 제 2 표면(B) 가까이에서는 도우너 잔류물이 우세하게 되도록, 도핑에 의해 야기된 보상율이 제 2 도전형 영역(5)에서 변동되는 것을 특징으로 하는 반도체 소자.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 영역(4)이 제 1 표면(A) 및 제 2 표면(B)에 평행한 섹션에서 대략 원형의 횡단면을 가지며, 6각형의 표면 패킹을 취하는 것을 특징으로 하는 반도체 소자.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 영역(4)이 제 1 표면(A) 및 제 2 표면(B)에 평행한 섹션에서 대략 원형의 횡단면을 가지며, 대략 정사각형의 표면 패킹을 취하는 것을 특징으로 하는 반도체 소자.
  15. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 영역(4)이 제 1 표면(A) 및 제 2 표면(B)에 평행한 섹션에서 대략 원형의 횡단면을 갖는 것을 특징으로 하는 반도체 소자.
  16. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 도전형의 중간 구역(4')으로부터 분리된 제 2 도전형의 다수의 플로우팅 구역(5')으로 이루어지고 고전압에 강한 베이스 구조물을 에지 영역(RB)에 포함하며, 상기 중간 구역의 폭 및 플로우팅 구역(4')의 폭은 영역(4, 5)의 폭보다 더 작고, 차단 전압이 인가된 상태에서는 플로우팅 구역(5') 및 중간 구역(4')의 전하 캐리어가 완전히 비워지는 것을 특징으로 하는 반도체 소자.
  17. 제 16 항에 있어서,
    반도체 소자의 상기 에지 영역(RB)의 최외곽 에지에는 적어도 하나의 공간 전하 구역 스토퍼가 제공되는 것을 특징으로 하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 공간 전하 구역 스토퍼는 제 1 표면(A)과 제 2 표면(B) 사이에 배치된, 강하게 도핑된 제 1 도전형의 영역을 갖는 것을 특징으로 하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 공간 전하 구역 스토퍼가 손상-주입된 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 공간 전하 구역 스토퍼가 반도체 바디에 연결된 금속 전극 또는 폴리실리콘을 함유하는 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 반도체 소자를 제조하기 위한 방법에 있어서,
    개별 반도체층내에서 이온 주입 도우즈를 변동시킴으로써, 제 2 도전형 영역내에서의 보상율(K)을 연속적으로 변동시키는 것을 특징으로 하는 방법.
  22. 제 1 항 내지 제 4 항 중 어느 한 항에 따른 반도체 소자를 제조하기 위한 방법에 있어서,
    개별 애피텍셜층내에서 애피텍셜 도핑을 변동시킴으로써, 제 2 도전형 영역내에서의 보상율(K)을 연속적으로 변동시키는 것을 특징으로 하는 방법.
  23. 삭제
  24. 삭제
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