KR100241572B1 - 베이스 필름 시이트에 부착된 반도체칩을 갖는 반도체 장치 - Google Patents

베이스 필름 시이트에 부착된 반도체칩을 갖는 반도체 장치 Download PDF

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KR100241572B1
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지까라 야마시따
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가네꼬 히사시
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Abstract

베이스필름 시이트의 중심영역에서 반도체 칩을 지지하도록 베이스 필름 시이트를 같는 반도체 장치에 있어서 다수의 비아 홀이 베이스 필름 시이트의 주변영역내에 형성된다. 상기 비아 홀은 베이스 필름 시이트상에 금속 프레이트를 장착하는데 사용되거나 도 다름 반도체 칩을 지지하는데 사용하고, 이는 비아 홀상에 또는 비아 홀에 볼 범프를 형성함으로써 가능하다 회로 보오드는 비아 홀을 통하여 신장된 범프 또는 핀을 사용함으로써 베이스 필름 시이트에 부착될 수 도있다.

Description

베이스 필름 시이트에 부착된 반도체칩을 갖는 반도체 장치
제1도는 종래의 반도체 장치의 평면도.
제2(a)도∼제2(f)도는 제조 공정의 순서대로, 본 발명의 제1실시예에 따른 반도체 장치를 설명하는 단면도.
제3(a)도 및 제3(b)도는 제2(a)도∼제2(f)도에 도시된 반도체 장치의 부분들을 설명하는 평명도.
제4(a)도 및 제4(b)도는 본 발명의 제2실시예에 따른 반도체 장치를 설명하는 단면도.
제5도는 본 발명의 제3실시예에 따른 반도체 장치의 단면도.
제6도는 본 발명의 제4실시예에 따른 반도체 장치의 단면도.
제7(a)도∼제7(g)도는 본 발명의 제5실시예에 따른 반도체 장치의 설명도.
제8(a)도∼제8(e)도는 본 발명의 제6실시예에 따른 반도체 장치의 설명도.
제9(a)도∼제9(c)도는 본 발명의 제7실시예에 따른 반도체 장치의 설명도 및
제10도는 본 발명의 제8실시예에 따른 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
28 : 내부 리드 31 : 커버 레지스트 필름
35 : 베이스 필름 시이트 36 : 비아 홀(via hole)
40 : 제1범프 47 : 제2범프
45a,45b :금속 플레이트 52 : 쓰루 홀
본 발명은 베이스 필름 시이트상에 장착된 반도체칩을 갖는 반도체 장치에 관한 것이다.
상술된 유형의 반도체 장치가, 아직 공개되지않은 일본국 특허 공보 제6-94881호, 즉, 제94881/1994호에 공지되어있다. 특별하게는, 상기 반도체 장치는 베이스 필름이라고도 불리고, 중심영역과 그 중심영역을 둘러싸는 주변영역을 갖는 절연필름을 포함한다. 다수의 전도성 패드들이 주변 영역에 놓여있고 내부리드부를 통하여 칩전극들에 전기적으로 연결되는 동안에, 대단히 많은 수의 소자들과 다수의 칩전극들을 갖는 반도체 칩이 중심영역에 형성된 개구 또는 소자 홀내에 위치하고, 수지로 몰드된다. 상기 전도성 패드에 있어서, 땜납 범프들은 외부의 연결 전극부재로서 부착되고 베이스 필름의 표면으로부터 돌출된다.
이러한 구조로, 베이스 필름상의 땜납 범프들은 회로 보오드와 대면한 땜납 범프를 갖는 모 보오드(mother board)와 같은 회로 보오드상에 직접적으로 장착될 수 있다. 그러므로, 사이가 베이스 필름은 실질적으로 패키지 부재로서 이용된다. 내부 리드부가 베이스 필름내에만 놓여있기 때문에, 반도체 장치의 크기가 작아진다.
더욱이, 베이스 필름이 세라믹 패키지보다 아주 저렴하기 때문에, 상술된 반도체 장치는, 세라믹 패키지를 갖는 반도체 장치와 비교하여 싸다.
여기에서, 땜납 범프가 회로 보오드상에 장착될 경우, 반도체 칩의 후방표면이 대기중에 노출되는 반면에, 반도체 칩의 전방 표면이 회로 보오드를 향하게 됨을 주지해야한다. 그러므로, 상기 반도체 장치는, 반도체 칩이 오염되거나 더럽혀지기 쉽고, 반도체 칩 소자들이 전자기적으로 보호될 수 없다는 점에서 불리하다.
더욱이, 반도체 장치내의 소자들은 땜납 범프들이 부착되어있는 전방표면 측부에 형성되어있다. 따라서, 상기 소자들은 땜납 범프에 의해 규정되고 소자들과 회로 보오드사이에 남겨진 간극만큼 회로 보오드와 대면되어 있다. 하지만, 이 구조는 반도체 소자에 포함된 소자들로 부터 열을 방사하기에는 충분하지 않다.
더욱이, 반도체 소자는, 소자가 정상인지 아니지를 체크하기 위하여, 회로 보오드 상에 장착된 후에, 프로브(probe)를 사용하여 전기적으로 테스트되어야한다. 하지만, 상술된 반도체 소자는 회로 보오드상에 장착된 후에 체크될 수 없다.
그러므로, 본 발명의 목적은 반도체 장치를 회로 보오드상에 장착한후에, 소자들의 오염을 피할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은, 소자들로부터 열을 효과적으로 방사할 수 있는, 상술된 유형의 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 회로 보오드 상에 반도체 소자를 장착한후에 소자들을 쉽게 체크할 수 있는, 상술된 유형의 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 회로 보오드상에 쉽게 접합될 수 있는, 상술된 유형의 반도체 장치를 제공하는데 있다.
본 발명의 일측면에 따라서, 반도체 장치는 중심영역을 갖는 베이스 필름 시이트, 상기 중심영역을 둘러싸는 주변영역 및, 상기 주변영역 상에 뚫린 비아 홀(via holes), 베이스 필름 시이트에 부착된 반도체 칩, 상기 반도체 칩에 전기적으로 연결되는 주변영역에 놓인 전기적 연결 부재 및, 상기 비아 홀에 위치한 부분을 가지며 상기 전기적 연결 부재에 전기적으로 연결되는 외부의 전극 부재를 포함한다. 이 경우에 있어서, 상기 베이스 필름 시이트는, 반도체 칩이 소자 홀내에 위치하는 반면에, 중심영역 상에 소자 홀을 갖는다.
금속 플레이트 부재는 베이스 필름 시이트에 부착될 수도 있고, 플레이트 표면를 갖는 금속 플레이트와, 비아 홀을 통하여 제1범프에 전기적으로 연결되는 베이스 필름 시이트의 비아 홀과 대면된 플레이트 표면에 부착된 다수의 제2범프들을 포함할 수 도있다.
본 발명의 또다른 측면에 따라서, 반도체 장치는 서로 전기적으로 연결되며 서로 쌓여진 다수의 반도체 유니트(units)들과, 반도체 장치의 최상부의 것과 접촉되는 금속 플레이트 부재를 포함한다.
본 발명의 또 다른 측면에 따라서, 반도체는 중심영역을 갖는 베이스 필름 시이트, 상기 중심영역을 둘러싸는 주변영역 및, 상기 주변영역상에 뚫린 하나 이사의 비아 홀, 상기 베이스 필름 시이트에 부착된 반도체 칩, 상기 반도체 칩에 전기적으로 연결되는 주변영역상에 놓인 전기적 연결 부재, 하나 이상의 비아 홀에 위치된 부분을 가지며 전기적 연결 부재에 전기적으로 연결되는 외부의 전극 부재 및, 상기 외부의 연결 부재에 부착된 회로 보오드 부재를 포함한다.
제1도를 참조함에 있어서, 종래의 반도체 장치는 본 명세서의 도입부에 설명된 것과 실질적으로 동일하고, 예를 들어, 베이스 필름으로 불리울 풀리이미드의 절연 필름(20)의 사용으로인해 제조된다. 제1도에 도시된 바와 같이, 베이스 필름(20)은 제1도의 왼편측부와 오른편측부 사이에 길이방향을 따른 길이와 함께, 상기 길이 방향에 가로로 놓인 너비 방향을 다른 너비를 갖는 테이프의 형태로 주어진다. 스프로킷 홀의 각 라인이 길이 방향을 따라 소정의 간격으로 위치하는 반면에, 스프로킷 홀(22)의 두 개의 라인은 스프로킷 홀의 두 개의 라인 사이에 너비 방향으로 남겨진 공간으로 길이 방향을 따라 테이프상에 오픈된다. 스프로킷 홀을 사용함으로써, 상기 테이프는 이동 메카니즘(도시되지 않음)에 의해서 길이 방향을 따라 이동되어, 미리 선택된 위치에 위치될 수 있다.
더욱이, 사다리꼴 모양의 구성을 갖는 각 네 개의 컷 홀(23)들은 스프로킷 홀(22)의 두 개의 라인들 사이에 끼워진 영역내에 뚫려져 있고, 사각형 형상의 부분 영역(partial zone)을 둘러싼다. 제1도에 도시된 바와 같이 상기 네 개의 컷 홀(23)중에 두 개의 근접한 홀은 테이프의 브리지 부분(24)에 의해서 서로 떨어져있다.
테이프 또는 베이스 필름(20)의 부분 영역은 중심 영역과 그 중심영역을 둘러싸는 주변 영역을 갖는다. 설명된 예에서, 소자 홀(25)은 주변영역이 분할된 단면을 형성하는 동안, 중심 영역에 형성된다.
종래의 기술에서 잘 공지되어있듯이, 반도체 칩(26)은 다수의 소자들 및 그 소자들에 연결된 칩 전극들을 갖는 소자 홀(25)내에 위치한다.
다른 한편으로는, 다수의 전극 패드(27)는 베이스 필름(20)의 주변영역상에 배열되고, 내부 리드(28)를 통하여 칩 전극에 전기적으로 연결된다. 따라서, 내부 리드(28)는 전극 패드(27) 및 칩 전극에 모두 연결된다. 볼 범프(ball bump)(30)는 전극 패드(27)상에 부착되고, 페이퍼의 상부 방향에 전극 패드(27)로부터 돌출된다. 상기 볼 범프(30)는 땜납(solder)에 의해서 형성될 수도 있으므로, 땜납 범프(solder bump)라고 불리 울 수도 있다.
더욱이, 베이스 필름(20)의 주변 영역은 커버 레지스트 필름(31)으로 덮여져서 내부리드(28)가 덮어져있지 않은 볼 범프(30)로 오염되는 것을 피하게 한다. 반도체 칩(26)은 반도체 칩(26)에 근접한 내부 리드(28)와 함께 수지 몰드되는 것으로 가정된다.
결국, 반도체 칩(26) 및 베이스 필름(20)을 포함하는 반도체 장치는 베이스 필름(20)의 브리지 부분(24)를 잘라내고, 베이스 필름(20)으로부터 주변 영역을 분리함으로써 완성된다. 볼 범프(30) 및 베이스 필름(20)과 반도체 칩(26)의 결합은 베이스 필름 부재라고 불리 울 것이다. 상기 반도체 장치는 본 명세서의 머리말에서 지적한 것과 같은 단점을 갖는다.
제2(a)도∼제2(f)도를 참조하여, 본 발명의 제1실시예에 따른 반도체 장치가 제조 공정의 순서에 차례대로 설명될 것이다. 제2(a)도에서, 반도체 칩(26)은 제1도에 도시된 것과 유사하고, 제1(a)도의 상향 및 하향하는 전방 및 후방 칩 표면을 각각 갖는다.
베이스 필름 시이트(35)는 절연재료, 즉, 폴리이미드 수지와 같은 비전도성 재료로 구성된다. 제1도에서처럼, 베이스 필름 시이트(35)는, 분할된 단면인 컷 홀(제2도에 도시되지 않음)에 의해서 형성되고 중심영역 및 이 중심영역을 둘러싸는 주변영역을 갖는 부분영역(partial zone)을 갖는다. 소자 홀(25)은 중심영역에서 뚫려있고, 주변영역에 의해서 둘러싸여 있다.
여기서, 도시된 주변 영역은 제2도의 상향 및 하향으로된 제1 및 제2필름 시이트 표면과 베이스 필름 시이트(35)에 뚫린 다수의 비아 홀(36)을 가지며, 제1 및 제2필름 시이트 표면에 인접하다. 비아 홀(36)의 형성은 제1도에 도시된 것과는 상이하다. 그러한 베이스 필름 사이트(35)는 천공된 베이스 필름 시이트라고 불리 울 수도 있다.
제2(a)도에 도시된 바와 같이, 다수의 내부 리드(28)들이 베이스 필름 시이트의 제1시이트상에 놓여있고, 소자 홀(25)의 내부의 베이스 필름 시이트(35)의 주변영역으로부터 신장된다. 각 내부 리드(28)는 소자 홀(25)내에 위치한 내부 단부 및, 주변영역의 제1시이트 표면에 위치한 외부 단부를 갖는다.
전극 패드, 즉, 랜드(27)는 비아 홀(36)상에 위치한 각 내부 리드(28)의 외부에 형성된다. 커버레지스트 필름(31)은 랜드 즉, 패드(27)를 제외하고는 베이스 필름 시이트(35)의 제1시이트 표면상에 코팅된다.
달리 표현하면, 전극 패드 즉, 랜드(27)는 커버 레지스트 필름(31)으로 덮여져 있지 않다.
다른 한편으로, 각 내부 리드(28)의 내부 단부는 반도체 칩(26)의 칩 전극 ((37)로 도시된)상에 접합되어 있으므로, 전방 칩 표면상의 반도체 칩(26)에 전기적으로 연결된다.
제2(b)도에 도시된 바와 같이, 반도체 칩(26)은 수지 몰드(39)에 의해 소자 홀(25) 내에 신장된 내부 리드(28)와 함께 전방 칩 표면의 측부상에 물드된다. 따라서, 반도체(26)의 전방 칩 표면은, 제2(b)도에 도시된 바와 같이, 반도체 칩(26)의 후방 칩 표면이 수지 몰드(39)로 덮어져 있지않는 반면, 내부 리드의 접합된 부분을 따라 수지 몰드(39)로 덮어져 있다. 더욱이, 랜드(27)는 또한 커버 레지스트 필름(31)으로 덮어져 있지 않고, 대기중에 노출된다.
노출된 랜드(27)상에, 제2(c)도의 돌출된 상방이고 제1범프(40)라 불리우는 불 형상의 범프(41)가 형성되어 있다. 제1범프(40)는, 예를 들어, 접합물이고, 외부와의 접속용 외부 전극 부재로서 사용될 수도 있다. 따라서, 베이스 필름 시이트(35), 반도체 칩(26) 및, 제1범프(40)를 포함하는 베이스 필름 부재가 얻어진다.
도시된 예에서, 제2(d)도에 도시된 바와 같이, 금속 플레이트 부재로 설비가 만들어진다. 금속플레이트 부재는 제2(d)도의 상방을 향한 제1플레이트 표면 및, 하방을 향한 제2플레이트 표면을 갖는 금속 플레이트(45)를 포함한다. 더욱이, 금속 플레이트(45)는 베이스 필름 시이트(35)와 비슷한 크기를 갖고, 중심 영역에 중심 개구부와 그 중심 개구부를 둘러싸는 주변 영역을 가진다. 금속 플레이트(45)의 중심 개구부가 베이스 필름 시이트(35)의 소자 홀(25)과 일치할 수 도 있고, 베이스 필름 시이트(35)와 같이 반도체 칩(26)을 둘러쌀 수도 있다. 그러므로, 도시된 금속 플레이트(45)는 베이스 필름 시이트(35)를 완전하게 덮을 수 있다.
제1플레이트 표면상에, 제2범프(47)는 베이스 필름 시이트(35)상의 비아 홀(36)에 일치하는 위치에 형성된다. 제2범프(47)는 제1범프(40)와 같은 접착물로 구성되고, 제2(d)도의 제1플레이트 표면 상부쪽으로 돌출된다. 제1플레이트 표면의 나머지는 땜납레지스트 필름(48)으로 덮어진다.
제2(e)도에서, 베이스 필름 부재(제2(c)도에 도시된) 및 금속 플레이트 부재(제2(d)도에 도시된)는 역으로 되어, 금속 플레이트(45)의 제2범프(47)가 베이스 필름 시이트(35)의 비아 홀 (36)과 대면하게 된다. 그 결과로서, 반도체 칩(26)의 전방 칩 표면은, 후방 칩 표면이 상방을 향할 때, 제2(e)도의 하방을 향한다. 마찬가지로, 금속 플레이트(45)의 제1 및 제2플레이트 표면은 제2(e)도의 하방 및 상방을 각각 향한다.
그 이후에, 제2범프(47)는 베이스 필름 시이트(35)상의 비아 홀(36)과 접촉하게 되고, 열 처리에 의해 연화(soften)된다. 결과적으로, 제2범프(47)는 상응하는 비아 홀(36)안으로 일부 흐르게 되고, 비아 홀(36)을 통하여 내부 리드(28)에 전기적으로 연결된다. 따라서, 베이스 필름 시이트(35)의 제1 및 제2시이트 표면으로부터 돌출되는 제1 및 제2범프(40,47)를 갖는 반도체 장치를 얻을 수 있다. 상기 범프(40,47)는 돌기부 또는 돌출부라고 부를 수도 있다.
제2(f)도에, 제1 및 제2범프(40,47) 사이의 연결부가 상세하게 도시되어있다. 특히, 제2(f)도에 도시된 바와 같이, 베이스 필름 시이트(35)가 제1범프(40)의 측부상의 부착 필름(49)으로 덮어져 있다. 더욱이, 랜드(27)는 부착성 필름(49)상에 형성되고, 제1 및 제2범프(40,47)와 접촉된다.
제3(a)도 및 제3(b)도에 있어서, 제2(e)도에 도시된 반도체 장치가 제1범프(40)의 측부 및 금속 플레이트(45)로부터 각각 보여진다.
제3(a)도에 도시된 바와 같이, 제1범프(40)는 수지 몰드(39)에 의하여 몰드된 반도체 칩(26)둘레로 베이스 필름 시이트(35)의 주변 영역상에 매트릭스 방식으로 배열된다. 제2(e)도에서와 같이, 제1범프(40)는 내부 리드(28)에 연결되고, 제3(a)도에서와 같이, 커버 레지스터 필름(31)에 의해서 둘러싸여진다. 더욱이, 제3(a)로 부터 분명하듯이, 반도체 칩(26)의 제1칩 표면은 수지 몰드(39)로 덮여진다.
다른 한편으로는, 반도체 칩(26)의 후방 칩 표면은 제3(b)도에 도시된 바와 같이, 수지 몰드(39) 및 금속 플레이트(45)로 덮어지지 않고, 금속 플레이트(45)의 측부상에 노출된다.
따라서, 몰드된 반도체 칩(26)이 금속 플레이트(45)에 의해서 둘러싸여진다. 제2범프(47)는 점선 원에 의해서 표시되었듯이, 제3(b)도의 하방으로 신장되고, 제3(a)도에 도시된 제1범프(40)와 비교하여 수적으로는 작다. 이는, 제2범프(47)가 내부의 리드(28)의 제한된 수에만 전기적으로 연결되고, 내부 리드(28)의 제한된 수에 동일한 전위를 공급하도록 한다는 것을 보여준다.
이 구조에 있어서, 그라운드 전위 또는 소정의 소오스 전위, 예를 들어서, 금속 플레이트(45)상에Vcc 가함으로써, 전력 공급 회로의 저항 또는 인덕턴스를 1/5-1/10로 감소시킬 수 있다.
베이스 필름 시이트(35)에 금속 플레이트(45)를 부착시킴으로써, 제1범프 (40)를 전자기적으로 차폐시킬 수 있다. 그러므로, 반도체 장치는 외부의 노이즈에 비교적 적게 영향을 받는다. 더욱이, 베이스 필름 시이트(35)는 비틀림 또는 휨을 감소시키는데 유용한 비아 홀(36)들을 가진다.
제4(a) 및 제4(b)도에 있어서, 본 발명의 제2실시예에 따른 반도체 장치는 제2 및 제3도에 도시된 것과는 상이한 금속 플레이트(45a)(제4(a)도)를 포함한다. 좀 더 상세하게는, 도시된 금속 플레이트(45a)는 그의 중심 영역에 개구부를 갖지 않는다. 그 대신에, 은 페이스트의 땜납부분(50)이 금속 플레이트(45a)의 중심 영역에 위치한다. 더욱이, 커버 레지스트 필름(48)은 제2도에서와 같이, 노출된 제2범프(47)에 대한 랜드로 금속 플레이트(45a)의 주변 영역상에 코팅된다.
제4(b)도에 도시된 바와 같이, 제4(a)도에 도시된 금속 플레이트(45a)는 하방을 향한 제2범프(47)로 베이스 필름 부재상에 장착된다. 제2(c)도에서와 마찬가지로, 베이스 필름 부재는 비아 홀(36) 및, 베이스 필름 시이트(35)에 부착된 반도체 칩(26)을 갖는다.
따라서, 베이스 필름 부재는 천공된 베이스 필름 시이트(35)를 가지며, 제2범프(47)는 베이스 필름 시이트(35)의 비아 홀(36)에 상응하는 위치에 위치한다. 다른 한편으로는, 땜납부분(50)은 제4(b)도에 도시된 바와 같이, 반도체 칩(26)의 후방 칩 표면과 접촉하게 된다.
이러한 상황에서, 제2범프(47) 및 땜납부분(50)은 열처리되어 연화(soften)되거나 용융된다. 그 결과로서 생기는 제2범프(47)는 비아 홀(36)안으로 부분적으로 흐르게 되어 내부 리드(28)의 핸드(27)에 전기적으로 연결되는 반면, 이상의 결과로서 생기는 땜납부분(50)은 금속 플레이트(45a)와 반도체 칩(26)이 기계적 결합을 이루도록 한다. 따라서, 금속 플레이트(45a)는 반도체 칩(26)에 기계적으로 고정된다.
이 구조로서, 금속 플레이트(45a)가 반도체 칩(26)과 직접적으로 접촉되기 때문에, 반도체 칩(26)으로부터 열을 방사하는 열 분산기로서 작용한다. 더욱이, 반도체 칩(26)의 소자들은 금속 플레이트(45a)에 의해서 전자기적으로 차폐될 수 있기 때문에, 금속 플레이트(45a)는 또한 제2도에서 처럼 차폐 플레이트로서 이용된다.
더욱이, 금속 플레이트(45a)에 소정의 전위가 주어졌을 경우, 제2도 및 제3 도와 연결하여 언급했듯이, 제2 범프(47)는 소정의 또는 제한된 수의 내부 리드(28) 에 연결될 수도 있다. 택일적으로, 금속 플레이트(45a) 가 열 분산기로서만 사용될 경우, 내부 리드(28) 에 반드시 전기적으로 접속되어야만 할 필요는 없다.
제4(b)도에 도시된 바와 같이, 제1 및 제2 범프(40,47)는 제2도에서와 같이, 베이스 필름 시이트(35) 의 양 시이트 표면으로부터 돌출된다.
제5도에 있어서, 본 발명의 제3실시예에 따른 반도체 장치는, 금속 플레이트(45b)가 베이스 필름 시이트(35)에서 형성된 비아(36)에 일치하는 다수의 쓰루 홀(52)을 갖는 것을 제외하고는, 제4(a)도 및 제4(b)도에 도시된 것과 유사하다. 금속 플레이트(45b)는, 제4(a) 및 제4(b)도에 도시된 금속 플레이트(45a)처럼 그 자신이 열 분산기로서 제공된다.
도시된 반도체 장치는 각각, 제5도의 하방 및 상방을 향한 제1 및 제2시이트 표면과 비아 홀(36)을 갖는 베이스 필름 시이트(35)를 준비함으로써 제조될 수 있고, 또한, 각각, 베이스 필름 시이트(35)의 제1 및 제2 시이트 표면으로부터 제1 범프(40,47)를 돌출시킴으로써 제조될 수 있다. 이 경우에 있어서, 제1 및 제2 범프(40,47)는 솔더로 구성되고, 각 비아 홀(36)내에서 서로 전기적으로 연결된다.
제5도에 도시된 바와 같이, 제2 범프(47)는 금속 플레이트(45b)내에서 형성된 쓰루 홀(52)내로 부분적으로 도입한다. 이 경우에 있어서, 제2 범프(47)의 정부(tops)는 제5도의 상측부 상에서 볼 수 있고, 전기적 테스트 프로브(도시되지 않음)를 사용함으로써 접촉될 수 있다. 이는, 도시된 반도체 장치가 회로 보오드(도시되지 않음)상에 장착된 후에도 체크될 수 있다는 것을 뜻한다. 제1 및 제2 범프(40,47)는 타 도면들과 마찬가지로, 커버 레지스트 필름(31)으로 덮여있지 않은 영역상에 형성된다.
제6도에 있어서는, 제2(a)도부터 제2(f)도에 도시된 바와 같은 두 개의 반도체 장치가 반도체 칩(26,26′)의 두께 방향에서 적층되는 사실로 볼 때, 본 발명의 제4 실시예에 따른 반도체 장치는 제2(a)도로부터 제2(f)도에서 도시된 것과 유사한 구조를 갖는다.
따라서, 유사한 참조 부호가 본 발명의 더 나은 이해를 위해 일치하는 부분 및 소자에 붙여진다. 이 경우에, 두 개의 반도체 장치는 구조가 서로 유사하고, 이후에는 제1 및 제2 반도체 유니트라고 부른다.
좀 더 상세하게는, 제1 반도체 유니트는 비아 홀(36), 수지 몰드(39)로 몰드된 반도체 칩(26) 및, 베이스 필름 시이트(35)상에 형성된 칩 전극(37) 및 랜드(27)에 연결된 내부 리드(28)를 포함한다. 제1 반도체 유니트에서, 범프(40)는 제1 유니트 범프로서 랜드(27)상에 장착되고,랜드(27)로부터 제6도의 하방으로 돌출된다.
범프 40′는 제2 유니트 범프로 불리우고 베이스 필름 시이트(35)의 비아 홀(36)상에 위치한다. 제2유니트 범프(40′)는 제1 반도체 유니트의 베이스 필름 시이트(35)내에 뚫린 비아 홀(36)을 통하여 제1유니트 법프(40)에 전기적으로 연결된다.
제6도로부터 분명해지듯이, 제2반도체 유니트, 제2유니트 범프(40′)와 함께, 비아 홀(36′)을 갖는 베이스 필름 시이드(35′), 수지 몰드(39′)로 몰드된 반도체 칩(26′) 및, 내부리드(28′)를 포함한다. 제2유니트 범프(40′)는 제6도의 하방을 향하고, 앞서 언급했듯이, 베이스 필름 시이트(35)내에 형성된 비아 홀(36)을 통하여 제1유니트 범프(40)에 연결된다.
제2반도체 유니트의 비아 홀(36′)은 제2유니트 범프(40′)가 돌출된 위치에 위치한다. 이 경우에, 제6도에는 도시되지 않았지만, 모든 비아 홀(36′)들이 제2유니트 범프(40′)들의 위치에 위치할 수도 있다.
도시된 예에서, 금속 플레이트 부재는 제2반도체 유니트상에 장착되고, 제2(d)도에 도시된 것과 구조상 유사하다. 특히, 상기 금속 플레이트 부재는 커버 레지스트 필름(48)으로 둘러싸인 금속 플레이트(45) 및 범프(47)를 포함한다. 범프(47)는 베이스 필름 시이트(35′)내에 형성된 비아 홀(36′)을 통하여 반도체 유니트의 범프(40′)에 전기적으로 연결된다.
이 구조로, 전기적 전위가 범프(47,40′,40)에 전기적으로 연결된 내부 리드(28,28′)에 주어진다. 더욱이, 제6도에 도시된 바와 같이, 다수의 반도체 유니트를 적층시키는 것은, 패키지 밀도를 증가시키는데 매우 유용하다.
제7(a)-7(g)도에 있어서, 본 발명의 제5실시예에 따른 반도체 장치는 제7(a)-7(d)도에 도시된 공정들을 통하여 제조된다. 제7(a)도에서는, 제2도에서처럼, 상부 및 하부 표면, 다수의 비아 홀(36) 및 소자 홀(25)을 갖는 베이스 필름 시이트(35)가 준비된다. 내부 리드(28)는 베이스 필름 시이트(35)의 상부 표면상에 놓여있고, 비아 홀(36)상에 형성된 랜드(27) 및 반도체 칩(26)의 칩 전극에 전기적으로 연결된다. 따라서, 반도체 칩(26)은 내부 리드(28)에 의해서 베이스 필름 시이트(35)에 고정된다. 커버 레지스트 필름(31)은 노출된 랜드(27)로 베이스 필름 시이트(35)의 상부 표면상에 형성된다.
반도체 칩(26)은 제7(b)도의 상향인 전방 칩 표면에 수지 몰드(39)에 의해서 몰드된다. 제7(b)도에 도시된 바와 같이, 수지 몰드(39)는 반도체 칩(26)의 전방 칩 표면을 덮지만, 후방 칩 표면을 덮지는 않는다.
제7(c)도에 도시된 바와 같이, 제1범프라 불릴 수 있는 범프(40)는 베이스 필름 시이트(35)로부터 하방으로 돌출되고, 베이스 필름 시이트(35)의 상부 표면상에 형성된 랜드(27)에 전기적으로 연결된다. 따라서, 제7(c)도에 도시된 제1범프(40)는 비아 홀(36)안으로 매립된 부분 밀, 필름 시이트(35)로부터 돌출된 부분을 갖는다. 도시된 랜드(27)는 커버 레지스트 필름(31)으로 덮여있지 않고, 대기중에 노출된다.
더욱이, 세라믹, 글라스 에폭시에 의하여 형성될 수 있는 회로 보오드(55)가 제7(d)도에 도시된 바와 같이 준비된다. 도시된 회로 보오드(55)는 보오드(55)내에서 와이어된 소오스 층(56) 및 그라운드 층(57)을 포함하는 다중층으로 인쇄된 회로 보오드에 의해서 형성된다. 소오스 층(56)은 회로 보오드(55)의 상부 및 하부 보오드 표면상에 놓인 제1특정 랜드(61)에 연결되는 반면에, 그라운드 층(57)은 회로 보오드(55)의 양 표면상에 놓인 제2특정 랜드(62)에 전기적으로 연결된다. 상부 및 하부 보오드 표면은 각각 제1 및 제2보오드 표면으로 일컫는다. 회로 보오드(55)의 하부 보오드 표면상에 형성된 랜드에 대하여, 예를 들어, 솔더의 볼 범프(63)는 외부의 접속 전극 부재로서 부착되고, 타 실시예에서처럼, 제2 범프로 일컫을 수도 있다.
베이스 필름 시이트(35)상의 제1범프(40)는 전기적 소오스용 범프, 그라운드용 범프 및, 정보 신호 전달용 범프들을 포함한다는 것을 주지해야한다. 이 경우에 있어서, 전기적 소오스용 범프 및 그라운드용 범프는 보통 소오스 및 그라운드 층(56,57)을 각각 사용할 수 있다. 그러므로, 회로보오드(55)로부터 돌출된 제2범프(63)는 베이스 필름 시이트(35)로부터 돌출된 제1범프(40)와 비교하여 수적으로 감소될 수도 있다.
제7(e)도-제7(f)도에 있어서, 회로 보오드(55)에서의 소오스 층(56) 및 그라운드 층(57)이 상세하게 설명될 것이다. 제7(e)도에서, 소오스 층(56)은 부재번호 58로 집합적으로 묘사되었듯이 다수의 비아 홀을 가진다. 비아 홀(58)은 각각 전기적 소오스, 그라운드, 및 정보 신호들을 위한 비아 홀(581,582,583)을 포함한다. 상기 비아 홀(58)들 가운데, 전기적 소오스용 비아 홀(581)들은 단일 원으로 도시된 것과 같이 소오스 층(56)에 전기적으로 연결되는 반면에, 그라운드 및 정보 신호을 위한 나머지 비아 홀(582,583)들은 소오스 층(56)으로부터 전기적으로 고립되며, 상세하게는, 소오스 층(56)에 이중 원으로 도시되었다.
여기서, 비아 홀(582,583)이 그라운드 및 정부 신호를 위한 범프(40)에 전기적으로 연결되는 동안, 비아 홀(581)은 전기적 소오스용 범프(40)에 전기적으로 연결된다. 이런 상황하에서, 소오스 층(56)은 전기적 소오스용 범프(40)에만 전기적으로 연결되고, 그라운드 및 정보 신호용 범프(40)에는 연결되지 않는다.
제7(f)도에서, 그라운드 층(57) 또한, 전기적 소오스용, 그라운드용 및, 정보 신호용 비아 홀(581a,582a,583a)들을 갖는다. 그라운드용 비아 홀(582a)은, 나머지 비아홀(581a,583a)들이 그라운드 층(57)으로부터 고립되는 반면에, 제7(f)도로부터 쉽게 이해되듯이, 그라운드 층(57)에 전기적으로 연결된다.
제7(g)도에서, 제7(c)도에 도시된 베이스 필름 부재가 제7(d)도 도시된 회로 보오드(55)상에 장찾된다. 이 경우에서, 베이스 필름 부재는 회로 보오드(55)상에 위치하여, 제1범프(40)가 회로 보오드 (55)의 랜드(61)와 접촉하게 된다. 따라서, 베이스 필름 부재의 제1범프(40)는 회로 보오드(55)상의 제2범프(63)에 전기적으로 연결된다.
제7(a)도-제7(g)도에 도시된 예에서, 베이스 필름 시이트(35)상의 랜드(27)는 대기중에 노출되므로, 관찰될 수 있고, 접합 기구 도는 전기 테스트 프로브에 의해서 접촉된다. 그러므로, 도시된 반도체 장치는 접합 기구에 의해서 어떠한 회로 보오드상에도 접합될 수 있으며, 또는 접합된후에 테스트 프로브에 의해서 테스트될 수 있다.
더욱이, 범프(40)에 의해서 형성된 그라운드 및 소오스 전극은 베이스 필름 부재 밑에 위치한 회로 보오드(55)에서, 단일 그라운드 및 소오스 층(57,56)으로 가각 일체화된다. 이 구조는 그라운드 및 소오스 전극의 저항 및 인덕턴스 값을 30%-59%까지 감소시킬 수 있다.
더욱이, 회로 보이드(55)는 히터 분산기로서 이용하고, 열저항을 10℃/W로 감소시킬 수 있다. 타 실시예에서 처럼, 비아 홀(40)이 베이스 필름 시이트(35)에 뚫려있기 때문에, 베이스 필름 시이트(35)의 비틀림을 피할 수 있다.
제8(a)도-제8(e)도에 있어서, 본 발명의 제6실시예에 따른 반도체 장치를 제조 공정의 순서에 따라 설명한다. 제8(a)도 및 제8(b)도에 있어서, 반도체 칩(26)은 베이스 필름 시이트(35)의 소자 홀(25)안으로 신장된 내부 리드(28)에 부착되고, 제7(a)도 및 제7(b)도에서 처럼, 수지 몰드(39)에 의해서 몰드된다. 도시된 베이스 필름 시이트(35)가 또한, 타 실시예와 연결지어 이미 설명했듯이, 주변 영역내에 뚫린 비아홀(36) 및, 내부 리드(28)의 단부에서 형성되고 커버 레지스트 필름(31)으로 덮여있지 않은 랜드(27)를 갖는다는 것은 언급할 필요가 없다.
여기에서, 베이스 필름 시이트(35)가 각각 제8(c)의 상방 및 하방을 향한 전방 시이트 표면 및 후방 시이트 표면을 가지며, 제7(c)도의 상부 방향으로 전방 시이트 표면의 랜드(27)로부터 돌출된 제1범프를 갖는다는 점이 제8(c)도에 주지되어 있다. 그 결과로서, 제1범프(40)는 제7(c)에 도시된 것과는 상이한 방향으로 돌출된다. 이러한 점에 있어서, 비아 홀(36)은 제1범프(40)로 채워지지않고, 랜드(27)는 비아 홀(36)를 통하여 볼 수 있다. 따라서, 제7(c)도에 도시된 것과 약간 상이한 베이스 필름 부재가 얻어진다.
제8(d)도에서, 제7(d)도에 도시된 것과 구조상으로 비슷한 회로 보오드(55)가 준비된다. 상세하게는, 회로 보오드(55)는 소오스 층(56), 그라운드 층(57) 및, 회로 보오드(55)의 양 보오드 표면상에 형성된 랜드(61,62)를 가지며, 소오스 및 그라운드 층(56,57)에 전기적으로 연결 된다. 제8(d)도의 하방을 향한 랜드(62)에서, 보오드 범프(63)가 형성되어, 회로 보오드(55)를 모 보오드(mother board)등에 장착하고, 제2범프라고 불리운다.
제8(e)도에 도시된 바와 같이, 제8(c)도에 도시된 베이스 필름 부재는 업셋되어, 제1범프(40)가 회로 보오드(55)의 랜드(61)와 대면하도록 한다. 그 이후에, 베이스 필름 부재 및 회로 보오드(55)는 서로 조절되어 제1범프(40)을 회로 보오드(55)의 랜드(61)상에 위치시킨다.
이러한 상황하에서, 제1범프(40)는 열처리에 의해 연화되어져거 랜드(61)에 고정된다. 따라서, 베이스 필름 부재는 회로 보오드(55)상에 장착되고 반도체 장치는 완성된다.
이 구조로, 반도체 칩(26)의 후방 칩 표면과비아 홀(36)은 덮여지지않고 대기중에 노출된다. 결과적으로 랜드(27)는 비아 홀(36)를 통하여 관찰될 수 있고, 전기적 테스트 프로브 등으로 직접적으로 접촉될 수 있다. 그러므로, 각 내부 리드(28)는 베이스 필름 부재가 회로 보오드(55)상에 장착되거나, 회로 보오드(55)가 모 보오드상에 장착된 후에도, 비아 홀(36)을 통하여 전기적으로 테스트될 수 있다.
제9(a)도-제9(c)도에 있어서, 본 발명의 제7실시예에 따른 반도체 장치는 제8도의 제1범크(40)가 제9도에서는 생략되고, 제9(a)도에 도시된 회로 보오드(55)가 오목부 즉, 공동부에서 채워진 은 페이스트(66)와 중심 영역의 공동부(65)를 갖는다는 점을 제외하고는 제8도에 도시된 것과 구조상 유사하다.
좀더 상세하게는, 반도체 칩(26)이 베이스 필름 시이트(35)의 소자 홀내에 위치되고, 제9(a)도의 항방을 향한 반도체 칩(26)의 전방 칩 표면으로 수지 몰드(39)에 의하여 몰드되는 반면에, 랜드(61)가 회로 보오드(55)의 상부 보오드 표면상에 형성된다. 제8(b)도에서 처럼, 랜드(27)는 대기중에 노출되고, 비아 홀(36)을 통하여 볼 수 있다. 제9(a)도에서, 베이스 필름 부재는 어떠한 범프가 사이에 끼워짐이 없이 회로 보오드(55)상에 직접적으로 위치한다. 이 경우에 있어서, 수지 몰드(39)는, 은 페이스트(65)와 접촉하게 된다. 그 결과로서, 베이스 필름 부재는 회로 보오드(55)와 밀접하게 접촉된다.
다른 한편으로, 랜드(27) 또는 내부 리드(28)는 접합부(70)를 형성하는 접합 기구를 사용하여 회로 보오드(55)상의 랜드(61)에 직접적으로 접합된다. 상기 접합부는 접합 기구를 비아 홀(36)안으로 삽입시키고 랜드(27) 또는 내부 리드(28)을 싱글 포인트 방법에 의하여 접합시킴으로써 형성된다. 따라서, 접합부(70)는 제9(b)도에 도시된 바와 같이, 베이스 필름 시이트(35)의 비아 홀(36)을 통하여 볼 수 있다.
이 구조로, 회로 보오드상의 제2범프(63)는 회로 보오드(55)의 열적(thermal)비아 홀을 통하여 공동부(65)에 채워진 은 페이스트(66)에 열적으로 연결된 범프를 포함한다. 반도체 장치의 열 방사 특성을 향상시키기 위하여, 제9(c)도에 도시된 바와 같이, 더미(dummy) 범프(63′)가 제2범프(63)에 포함될 수도 있다.
어떠하든, 반도체 칩(26)은, 은 페이스트(66)를 통하여 회로 보오드(55)에 열적으로 연결된다. 그러므로, 열이 회로 보오드(55)를 통하여 반도체 칩(26)으로부터 효과적으로 방사된다.
제10도에 있어서, 본 발명의 제8실시예에 따른 반도체 장치는, 반도체 칩(26)(제10도)의 후방 칩 표면이 회로 보오드(55)에 형성된 공동부(65)에서 채워진 은 페이스트(66)와 접촉하게 되는 것을 제외하고는 제9(a)도에 도시된 것과 유사하다. 이 경우에 있어서, 반도체 칩(26)의 전방 칩 표면은 제10도의 상방을 향하고, 제10도에 도시된 바와 같이, 수지 몰드(39)로 덮여진다. 달리 말하면, 제10도에 도시된 반도체 칩(26)은 제9도에 도시된 것에 대해 역으로 되고, 회로 보오드(55)의 공동부(65)상에 장착된다.
설명된 예에서, 회로 보오드(55)의 하부 보오드 표면상에 형성된 랜드(62)가 제2범프(63)를 장착하고, 베이스 필름 시이트(35)에 뚫린 비아 홀(36)안으로 회로 보오드(55)를 통하여 신장된다. 달리 말하면, 랜드(62)는 내부 리드(28)에 전기적으로 연결된 전극 핀(69)의 형태로 비아 홀(36)안으로 돌출된다. 더욱이, 제2범프(63)는, 공동부(65)에 은 페이스트(66)와 열적으로 결합된 범프들을 포함하며, 열 방사 특성을 향상시키도록 한다.
모든 실시예와 연결하여, 비아 홀(36)은 어떠한 전도 재료로도 덮여지지않은 내측 표면을 갖는다.
본 발명이 몇몇이 싱시예와 연결지어 지금까지 설명되는 반면에, 기술의 숙련자가 다양한 다른 방식으로 본 발명을 실행가능하게 하는 것은 용이할 것이다. 에를 들어서, 회로 보오드(55)는 제7도부터 제10도까지에 도시된 제2범프(63)를 대신하여 핀을 포함할 수도 있다. 따라서, 전기적 및 열적 특성을 향상시키고/또는 베이스 필름 시이트에서 비아 홀을 형성시킴으로써 패키지 밀도를 증가시킬 수 있다.

Claims (11)

  1. 중심 영역, 그 중심 영역을 두러싸는 주변 영역, 및 그 주변 영역에 뚫린 다수개의 비아 홀을 가지는 베이스 필름 시이트; 상기 베이스 필름 시이트에 부착된 반도체 칩; 상기 반도체 칩에 전기적으로 연결되는 상기 주변 영역상에 놓이는 전기 접속 부재; 및 상기 다수 개의 비아 홀에 위치한 부분을 가지며, 상기 전기 접속 부재에 전기적으로 연결되는 외부 전극 부재로 이루어지되, 상기 베이스 필름 시이트가 상기 중심 영역 상에 소자 홀을 가지고, 상기 반도체 칩이 상기 소자 홀 내에 위치하며, 상기 전기 접속 부재가, 베이스 필름 시이트의 상기 주변 영역 상에 배열되고, 상기 다수개의 비아 홀의 위치에 위치하는 다수개의 랜드와, 상기 랜드 및 상기 반도체 칩에 연결된 다수개의 내부 리드를 포함하며, 상기 외부 전극 부재가, 상기 랜드 상에 장착되고, 상기 베이스 필름 시이트로부터 돌출된 다수개의 제1범프와, 상기 비아 홀을 통하여 상기 제1범프에 전기적으로 연결된 금속 플레이트 부재를 포함하며, 상기 금속 플레이트 부재가, 플레이트 표면을 갖는 금속 플레이트와, 상기 비아 홀을 통하여 상기 제1범프에 전기적으로 연결되도록 베이스 필름시이트의 상기 비아 홀과 대면된 상기 플레이트 표면에 부착된 다수개의 제2범프를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속 플레이트가 중심 영역, 플레이트 표면 상에 상기 중심 영역을 둘러싸는 주변 영역 및, 상기 중심 영역상에 형성된 홀을 가지며, 덮여지지 않은 채로 남겨진 반도체 칩으로 베이스 필름 시이트의 주변 영역을 덮는 것을 특징으로하는 반도체 장치.
  3. 제1항에 있어서, 상기 금속 플레이트가, 플레이트 표면상에, 중심 영역, 상기 중심 영역을 둘러싸는 주변 영역 및, 상기 중심 영역상에 형성되고 상기 반도체 칩과 접촉하게 되는 솔더를 가지고,상기 제2범프가 상기 주변 영역상에 형성되고, 상기 베이스 필름 시이트를 향하여 돌출되는 것을 특징으로하는 반도체 장치.
  4. 제3항에 있어서, 상기 금속 플레이트가, 상가 제2범프 쓰루 홀안으로 신장되는 반면에, 상기 주변 영역상에 다수개의 쓰루 홀을 가지는 것을 특징으로 하는 반도체 장치
  5. 상호 전기적으로 연결되도록 서로 적층된 다수개의 반도체 유니트들; 및 상기 반도체 유니트들 중의 최상부의 것과 접촉하게 되는 금속 플레이트 부재로 이루어지되, 상기 각 반도체 유니트가, 중심 영역과, 상기 중심 영역을 둘러싸는 주변 영역과, 그 주변 영역 상에 뚫린 다수개의 비아 홀을 가지는 베이스 필름 시이트, 상기 베이스 필름 시이트에 부착된 반도체 칩, 상기 반도체 칩에 전기적으로 연결되돌곡 상기 주변 영역상에 놓이는 전기 접속 부재, 및 상기 비아 홀에 위치하는 부분을 가지며 상기 전기 접속 부재에 전기적으로 연결되는 외부 전극 부재로 이루어지며, 상기 외부 전극 부재가 비아 홀에 위치한 다수개의 제1범프를 포함하며, 상기 베이스 필름 시이트가 상기 중심 영역 상에 소자 홀을 가지고, 상기 반도체 칩이 상기 소자 홀 내에 위치하며, 상기 금속 플레이트가, 플레이트 표면을 갖는 금속 플레이트와, 상기 비아 홀을 통하여 상기 제1범프에 전기적으로 연결되도록 반도체 유니트들 중의 최상부의 것의 상기 비아 홀과 대면하는 상기 플레이트 표면에 부착된 다수개의 제2범프를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 각 반도체 유니트에서의 베이스 필름 시이트의 상기 비아 홀이, 제1범프 중 선택된 것에 의해서 서로 전기적으로 연결되도록 매립되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 금속 플레이트가, 중심 영역, 상기 중심 영역을 둘러싸는 주변 영역, 및 덮여지지 않은 채로 남겨진 반도체 칩으로 상기 주변 영역에 의해서 반도체 칩들 중의 최상부의 것을 덮는 중심 영역상에 형성된 홀을 가지는 것을 특징으로 하는 반도체 장치.
  8. 중심 영역, 상기 중심 영역을 둘러싸는 주변 영역 및, 그 주변 영역상에 뚫린 다수개의 비아 홀을 가지는 베이스 필름 시이트; 상기 베이스 필름 시이트에 부착된 반도체 칩; 상기 반도체 칩에 전기적으로 연결되도록 상기 주변 영역상에 놓이는 전기 접속 부재; 상기 다수 개의 비아 홀에 위치하는 부분을 가지며, 상기 전기 접속 부재에 전기적으로 연결되는 외부 전극 부재; 및 상기 외부 전극 부재에 부착된 보오드 부재로 이루어지되, 상기 외부 전극 부재가, 상기 비아 홀의 위치에 위치하고, 상기 회로 보오드 부재 상에 장착되도록 상기 회로 보오드 부재를 향햐여 돌출된 다수개의 제1범프를 포함하며, 상기 회로 보오드 부재가, 서로 대향인 제1 및 제2보오드 표면을 가지며, 상기 제1보오드 표면상에 형성되고 상기 제1범프와 접촉하게 되는 다수개의 전극 부재와, 상기 제2보오드 표면상에 형성되고 상기 제1범프에 전기적으로 연결되는 다수개의 제2범프를 포함하는 것을 특징으로 하는 반도체 창치.
  9. 제8항에 있어서, 상기 각각의 제1범프가 상기 베이스 필름 시이트로부터 돌출된 부분 및, 상기 각 비아 홀에서 매립된 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 회로 보오드 부재가, 상기 회로 보오드 부재에 포함되고, 제1범프들 중의 특정한 것과 제2범프들중의 특정한 것에 전기적으로 연결되는 제1전도층, 및 상기 회로 보오드 부재에 포함되고, 상기 제1전도층으로부터 고립되고, 제1 및 제2범프들 중의 상기 특정한 것과 상이한 제1 및 제2범프들 중의 다른 특정한 것에 전기적으로 연결되는 제2전도층을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서, 상기제1범프가 빈공간을 유지하는 비아 홀로 베이스 필름 시이트의 비아 홀 상에 위치하는 것을 특징으로 하는 반도체 장치.
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