JPS6057222B2 - フィルムキャリァ型半導体装置 - Google Patents
フィルムキャリァ型半導体装置Info
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- JPS6057222B2 JPS6057222B2 JP3954680A JP3954680A JPS6057222B2 JP S6057222 B2 JPS6057222 B2 JP S6057222B2 JP 3954680 A JP3954680 A JP 3954680A JP 3954680 A JP3954680 A JP 3954680A JP S6057222 B2 JPS6057222 B2 JP S6057222B2
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- Japan
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- semiconductor device
- chip
- film
- film carrier
- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は可撓性の絶縁フィルムを基板として利用したフ
ィルムキャリア型半導体装置に関するもので、半導体装
置として特にＲＯＭ、ＲＡＭ等のメモリ素子て構成され
ている装置に関する。
ィルムキャリア型半導体装置に関するもので、半導体装
置として特にＲＯＭ、ＲＡＭ等のメモリ素子て構成され
ている装置に関する。
電子機器にはＲＯＭ、ＲＡＭ等の半導体からなるメモリ
が設けられているが、このようなメモリ素子の容量を増
加させる場合、所望容量に達するように複数個のチップ
が電気的接続されて用いられる。
が設けられているが、このようなメモリ素子の容量を増
加させる場合、所望容量に達するように複数個のチップ
が電気的接続されて用いられる。
ここて複数個のメモリチップ間を接続する場合、周知の
如く、チップ選択端子を除く全ての信号端子を各々対応
する同一信号同志間で短絡させて使用するように接続す
る方法が採られている。上記のようにメモリ素子を複数
個使用するモジュールを考えた場合、一平面で電気的配
線することは不可能であり、必ずスルーホールによる多
層配線が必要になる。このため配線用スペースをかなり
広く取る必要がある。またＣＰＵとの接続やインターフ
ェース素子との接続等を考えた場合、このメモリ素子が
占める領域を利用して破線するのは極めて困難で、メモ
リ専用の広いスペースが必要になり、また配線も複雑に
なる欠点を有していた。一方、電子式翻訳機等のように
複数のメモリ素子を搭載した電子機器が製品化され、今
後もこの種の機器が増えていくものと思われる。
如く、チップ選択端子を除く全ての信号端子を各々対応
する同一信号同志間で短絡させて使用するように接続す
る方法が採られている。上記のようにメモリ素子を複数
個使用するモジュールを考えた場合、一平面で電気的配
線することは不可能であり、必ずスルーホールによる多
層配線が必要になる。このため配線用スペースをかなり
広く取る必要がある。またＣＰＵとの接続やインターフ
ェース素子との接続等を考えた場合、このメモリ素子が
占める領域を利用して破線するのは極めて困難で、メモ
リ専用の広いスペースが必要になり、また配線も複雑に
なる欠点を有していた。一方、電子式翻訳機等のように
複数のメモリ素子を搭載した電子機器が製品化され、今
後もこの種の機器が増えていくものと思われる。
これ等の商品は電子式卓上計算機と同様に小型化、薄型
化が要求され、このような要求に添うべくフィルムキャ
リア方式で組立てられた半導体装置が用いられる。フィ
ルムキャリア方式による複数のチップの組ノ立て方法と
して、第１図に示す如く、フィルムキャリア基板１に予
め素子間を接続する配線パターン２を形成し、チップ３
を配線パターン２のインナーリードにボンディングさせ
た後、樹脂封止して平面的に複数チップを配置するモジ
ュールの組ダ立てが考えられる。
化が要求され、このような要求に添うべくフィルムキャ
リア方式で組立てられた半導体装置が用いられる。フィ
ルムキャリア方式による複数のチップの組ノ立て方法と
して、第１図に示す如く、フィルムキャリア基板１に予
め素子間を接続する配線パターン２を形成し、チップ３
を配線パターン２のインナーリードにボンディングさせ
た後、樹脂封止して平面的に複数チップを配置するモジ
ュールの組ダ立てが考えられる。
しかしこの方法でメモリ素子モジュールを組立てた場合
次のような不都合がある。（１）スルーホールが多くな
り、ポリイミドのようなフィルムにスルーホールを形成
する技術が難しいことからフィルムキャリア基板のコス
トが高くなる。
次のような不都合がある。（１）スルーホールが多くな
り、ポリイミドのようなフィルムにスルーホールを形成
する技術が難しいことからフィルムキャリア基板のコス
トが高くなる。
（２）長尺の一定幅に裁断されたフィルムキャリア基板
に、多くのメモリ素子を組立てるのは配線スペースが少
ないため困難である。
に、多くのメモリ素子を組立てるのは配線スペースが少
ないため困難である。
（３） 組立て歩留りがインナーリードボンド工程に集
約されるフィルムキャリア方式において、複数個の素子
をインナーリードボンドしてから電気テストをするので
は、個々のチップのボンディング良品率の掛算となり、
その結果モジュール全体としての歩留りを下げ、効率が
悪い。
約されるフィルムキャリア方式において、複数個の素子
をインナーリードボンドしてから電気テストをするので
は、個々のチップのボンディング良品率の掛算となり、
その結果モジュール全体としての歩留りを下げ、効率が
悪い。
本発明は上記フィルムキャリア方式の問題点を改良して
複数チップの組立てを容易にした半導体装置を提供する
ものて、次に図面を用いて詳細に説明する。第２図ａは
本発明による一実施例の平面図、第２図ｂはＹ−Ｙ゛断
面図を示す。
複数チップの組立てを容易にした半導体装置を提供する
ものて、次に図面を用いて詳細に説明する。第２図ａは
本発明による一実施例の平面図、第２図ｂはＹ−Ｙ゛断
面図を示す。
同図において４はポリイミド等の可撓性絶縁フィルム基
板で、一定幅をもつて長尺に裁断され、長手方向の両側
部に位置合せ用スプロケットホール５が、幅中央部には
半導体チップを挿入するためのチップ孔６が穿設されて
いる。上記フィルム基板面には半導体一チップ上のバッ
ドと電気的接続するための導体パターン７が、銅箔等を
エッチングすることによつて形成され、チップ孔６の周
囲には、導体パターンの先端を孔中央方向に延長させた
片持ちはり状にインナーリード部７ａが形成されている
。上記Ｊ各導体パターンの他端は、フィルム４に予め整
列させて穿設された外部電極取出し用のリードピンを挿
通させるリードピン挿入孔８に達している。導体パター
ン７の他端に形成されたリードピン挿入孔９の内径は、
後述するリードピンの外形とほ３ぼ同じ寸法に設計され
、リードピン挿入孔９の周囲には導体パ々−ン７とリー
ドピンとの接続を確実にするため広面積の半田付けラン
ド部１０が設けられている。図ｂにのみ示した１１はリ
ードピン半田付け時にパターン間でブリッジが生じない
４ように挿入孔９の近傍に設けられたソルダーレジスト
である。１２は各導体パターン１に電気的接続されたテ
ストバッドで、組立てられた半導体チップの良否判別テ
ストの際に使用され、導体パターンにボンディングされ
た半導体チップをフィルム基板から分離させる際には上
記テストバッドは半導体チップ側になるように切断して
もよいし、また長尺フィルム側に残してもよい。
板で、一定幅をもつて長尺に裁断され、長手方向の両側
部に位置合せ用スプロケットホール５が、幅中央部には
半導体チップを挿入するためのチップ孔６が穿設されて
いる。上記フィルム基板面には半導体一チップ上のバッ
ドと電気的接続するための導体パターン７が、銅箔等を
エッチングすることによつて形成され、チップ孔６の周
囲には、導体パターンの先端を孔中央方向に延長させた
片持ちはり状にインナーリード部７ａが形成されている
。上記Ｊ各導体パターンの他端は、フィルム４に予め整
列させて穿設された外部電極取出し用のリードピンを挿
通させるリードピン挿入孔８に達している。導体パター
ン７の他端に形成されたリードピン挿入孔９の内径は、
後述するリードピンの外形とほ３ぼ同じ寸法に設計され
、リードピン挿入孔９の周囲には導体パ々−ン７とリー
ドピンとの接続を確実にするため広面積の半田付けラン
ド部１０が設けられている。図ｂにのみ示した１１はリ
ードピン半田付け時にパターン間でブリッジが生じない
４ように挿入孔９の近傍に設けられたソルダーレジスト
である。１２は各導体パターン１に電気的接続されたテ
ストバッドで、組立てられた半導体チップの良否判別テ
ストの際に使用され、導体パターンにボンディングされ
た半導体チップをフィルム基板から分離させる際には上
記テストバッドは半導体チップ側になるように切断して
もよいし、また長尺フィルム側に残してもよい。
第２図ｃはリードピン挿入孔９″をチップ挿入孔６の周
囲に分布させた場合のフィルム基板平面図を示す。
囲に分布させた場合のフィルム基板平面図を示す。
上記フィルム基板４を用いて従来公知の技術によりイン
ナーリード線に半導体チップ１３をボンノデイングし、
樹脂１４で封脂することによつて第３図に示す半導体装
置を得る。
ナーリード線に半導体チップ１３をボンノデイングし、
樹脂１４で封脂することによつて第３図に示す半導体装
置を得る。
次に導体パターンのインナーリードにボンディングされ
る半導体チップがメモリ素子で、且つ複数個（本実施例
ではＡ，Ｂ，Ｃの３種類）のチツープによつて所望要量
をもつメモリモジュールが構成される実施例を挙げる。
る半導体チップがメモリ素子で、且つ複数個（本実施例
ではＡ，Ｂ，Ｃの３種類）のチツープによつて所望要量
をもつメモリモジュールが構成される実施例を挙げる。
導体パターンの形成は上記実施例と同様に行われるが、
複数個のチップが用いられることから、各半導体チップ
毎にチップ選択信号端子を各々独立させる必要がある。
そのため、第４図に示す如く、導体パターンの設計時に
チップ選択信号端子に対応する１本のインナーリード１
５の延長部が、例えば３つのハンダ付けランド１０１，
１０。，１０３へ枝分れするようにパターン設計され、
そして対応させて導体パターン先端及びフィルム面にリ
ードピン挿入孔が形成される。インターリード部にメモ
リ素子がボンディングされた組立てが完了した状態で性
能がテストされるが、テスト或いはテスト後に上記３本
のチップ選択ライン１０１，１０２，１０３の内２本を
破線で示す如くパンチング等により切断して１本のみを
残し、枝分れした先端部のハンダ付けランドの内１個の
みがチップ側に電気的接続される。このようにＡ，Ｂお
よびＣの３個のメモリ素子は、リードピンを共有して接
続された状態であつても、各メモリ素子を選択するチッ
プ選択ラインは、上述の如く枝分れしたインナーリード
のパンチングによつて夫々個有のリートピンにのみ電気
的接続されることになり、同時にチップ選択されること
はない。ここで上記導体パターンのパンチングは、テス
ト良品についてのみ行えば充分であり、テスト時にＡ，
Ｂ，Ｃタイプを順次作成することにより、モジュール構
成時の不揃いを避けることができる。
複数個のチップが用いられることから、各半導体チップ
毎にチップ選択信号端子を各々独立させる必要がある。
そのため、第４図に示す如く、導体パターンの設計時に
チップ選択信号端子に対応する１本のインナーリード１
５の延長部が、例えば３つのハンダ付けランド１０１，
１０。，１０３へ枝分れするようにパターン設計され、
そして対応させて導体パターン先端及びフィルム面にリ
ードピン挿入孔が形成される。インターリード部にメモ
リ素子がボンディングされた組立てが完了した状態で性
能がテストされるが、テスト或いはテスト後に上記３本
のチップ選択ライン１０１，１０２，１０３の内２本を
破線で示す如くパンチング等により切断して１本のみを
残し、枝分れした先端部のハンダ付けランドの内１個の
みがチップ側に電気的接続される。このようにＡ，Ｂお
よびＣの３個のメモリ素子は、リードピンを共有して接
続された状態であつても、各メモリ素子を選択するチッ
プ選択ラインは、上述の如く枝分れしたインナーリード
のパンチングによつて夫々個有のリートピンにのみ電気
的接続されることになり、同時にチップ選択されること
はない。ここで上記導体パターンのパンチングは、テス
ト良品についてのみ行えば充分であり、テスト時にＡ，
Ｂ，Ｃタイプを順次作成することにより、モジュール構
成時の不揃いを避けることができる。
次に３つのタイプのメモリ素子をフィルム基板４から打
ち抜き、第５図に示す如く短絡させるべき導体部のリー
ドピン挿入孔９にリードピン１６，１６を挿通させ、メ
モリ素子Ａ，メモリ素子Ｂ・・・をボンディングした導
体パターンとの間を順次半田付けして、所望要量を備え
た半導体装置を作製する。
ち抜き、第５図に示す如く短絡させるべき導体部のリー
ドピン挿入孔９にリードピン１６，１６を挿通させ、メ
モリ素子Ａ，メモリ素子Ｂ・・・をボンディングした導
体パターンとの間を順次半田付けして、所望要量を備え
た半導体装置を作製する。
上記のように半田付けされたモジュールは、必要に応じ
て樹脂ケース等に封入され外部環境から保護される。上
記３つのメモリ素子Ａ，Ｂ，Ｃを備えたモジュールは、
３つの異なるチップ選択端子１０１，１０２，１０３を
有し、その他の端子については互いに共通に接続されて
１個のメモリ素子と全く同じ状態に形成されている。
て樹脂ケース等に封入され外部環境から保護される。上
記３つのメモリ素子Ａ，Ｂ，Ｃを備えたモジュールは、
３つの異なるチップ選択端子１０１，１０２，１０３を
有し、その他の端子については互いに共通に接続されて
１個のメモリ素子と全く同じ状態に形成されている。
フィルム基板にボンディングされた半導体チップをモジ
ュールに組立てる場合、第６図に示す如く、予め絶縁板
１７に所定の位置関係で植設されたリードピン１６付き
ユニットを利用するインサート成型の他、第７図に示す
如く、リード線共給部１８から繰り出されてくるリード
線１９を、予め整列させて積層されたフィルム基板４１
４２のリードピン挿入孔９１９．に挿通させ、ハンダ付
けすると共に所望長さに切断することによつてモジュー
ル化を図ることができる。リードピンの半田付けは、ハ
ンダ浴槽へディップするか、或いはリードピン挿入前に
スクリーン印刷法により予めランドの周りにハンダペー
ストを印刷し、リードピン挿入後ハンダをりフロする等
の方法によつて実施することができる。
ュールに組立てる場合、第６図に示す如く、予め絶縁板
１７に所定の位置関係で植設されたリードピン１６付き
ユニットを利用するインサート成型の他、第７図に示す
如く、リード線共給部１８から繰り出されてくるリード
線１９を、予め整列させて積層されたフィルム基板４１
４２のリードピン挿入孔９１９．に挿通させ、ハンダ付
けすると共に所望長さに切断することによつてモジュー
ル化を図ることができる。リードピンの半田付けは、ハ
ンダ浴槽へディップするか、或いはリードピン挿入前に
スクリーン印刷法により予めランドの周りにハンダペー
ストを印刷し、リードピン挿入後ハンダをりフロする等
の方法によつて実施することができる。
また上記半導体装置は、組立て作業時にチップボンディ
ングされたフィルム基板がリールからリールへと送られ
ながら、Ａ，Ｂ，Ｃ等の半導体の種類を、テスト時にパ
ンチングされた孔を利用してフォトセンサで検出し、同
種のものが同一モジュールに組込まれぬように監視しな
がら、各半導体装置をフィルム基板から打ち抜き、その
まま真空チャックしてリードピン付きユニット等に搭載
することにより、モジュール組立てを行うことがてき、
工程の自由化を図ることができる。モジュール化の組立
て素子個数は上記実施例に限られるものではない。以上
本発明によれば、複数個の半導体チップがもつ容量を加
え合せたメモリ容量を持ちながら、外部に導出される信
号端子数は１個のメモリ素子の信号端子数よりも、メモ
リ素子１ケ増す毎に１端子を増やすだけでよく、半導体
装置を電子機器の回路基板に実装する場合において、モ
ジュールの占める専有面積はわずか１ケ分のメモリ素子
の専有面積とほぼ同じ大きさで済み、装置の小型化を図
ることができる。
ングされたフィルム基板がリールからリールへと送られ
ながら、Ａ，Ｂ，Ｃ等の半導体の種類を、テスト時にパ
ンチングされた孔を利用してフォトセンサで検出し、同
種のものが同一モジュールに組込まれぬように監視しな
がら、各半導体装置をフィルム基板から打ち抜き、その
まま真空チャックしてリードピン付きユニット等に搭載
することにより、モジュール組立てを行うことがてき、
工程の自由化を図ることができる。モジュール化の組立
て素子個数は上記実施例に限られるものではない。以上
本発明によれば、複数個の半導体チップがもつ容量を加
え合せたメモリ容量を持ちながら、外部に導出される信
号端子数は１個のメモリ素子の信号端子数よりも、メモ
リ素子１ケ増す毎に１端子を増やすだけでよく、半導体
装置を電子機器の回路基板に実装する場合において、モ
ジュールの占める専有面積はわずか１ケ分のメモリ素子
の専有面積とほぼ同じ大きさで済み、装置の小型化を図
ることができる。
第１図は従来装置の断面図、第２図ａは本発明によるフ
ィルム基板の一実施例の平面図、第２図ｂはＹ−Ｙ″断
面図、第２図ｃは他の実施例を示す平面図、第３図はフ
ィルム基板に半導体チップをボンディングした状態を示
す断面図、第４図は・本発明によるその他の実施例を示
す平面図、第５図は本発明によるモジュールの断面図、
第６図及び第７図はモジュール組立て方法を説明するた
めの斜視図及び断面図である。 ４：フイルム基板、６：チツプ孔、７：導体パｌターン
、８，９：リードプン挿入孔、１０：ハンダ付けランド
、１３：半導体チップ、１５：導体パターン、１６：リ
ードピン。
ィルム基板の一実施例の平面図、第２図ｂはＹ−Ｙ″断
面図、第２図ｃは他の実施例を示す平面図、第３図はフ
ィルム基板に半導体チップをボンディングした状態を示
す断面図、第４図は・本発明によるその他の実施例を示
す平面図、第５図は本発明によるモジュールの断面図、
第６図及び第７図はモジュール組立て方法を説明するた
めの斜視図及び断面図である。 ４：フイルム基板、６：チツプ孔、７：導体パｌターン
、８，９：リードプン挿入孔、１０：ハンダ付けランド
、１３：半導体チップ、１５：導体パターン、１６：リ
ードピン。
Claims (1)
- １ 表面の導体パターンに半導体チップをボンディング
した可撓性絶縁フィルムを多層に積層してなる半導体装
置において、各絶縁フィルム上の導体パターンの１本を
半導体チップに設けられたチップ選択端子に接続し、該
チップ選択端子に接続した導体パターンの他端を半導体
チップの積層数に対応して複数に枝分れして形成し、該
枝分れした各導体パターン先端部の内１つのみを電気的
に導通可能な状態で残し、他の先端部を非導通状態に形
成し、積層される多層の絶縁フィルム上の対応する導体
パターンを共通に穿つて電極取出し用リードピン挿入孔
を設けてなることを特徴とするフィルムキャリア型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3954680A JPS6057222B2 (ja) | 1980-03-26 | 1980-03-26 | フィルムキャリァ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3954680A JPS6057222B2 (ja) | 1980-03-26 | 1980-03-26 | フィルムキャリァ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56134743A JPS56134743A (en) | 1981-10-21 |
| JPS6057222B2 true JPS6057222B2 (ja) | 1985-12-13 |
Family
ID=12556045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3954680A Expired JPS6057222B2 (ja) | 1980-03-26 | 1980-03-26 | フィルムキャリァ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057222B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216258A (ja) * | 1986-03-17 | 1987-09-22 | Agency Of Ind Science & Technol | 三次元組立集積回路 |
| JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
| JP2780649B2 (ja) * | 1994-09-30 | 1998-07-30 | 日本電気株式会社 | 半導体装置 |
| JP2792494B2 (ja) * | 1996-01-17 | 1998-09-03 | 日本電気株式会社 | 集積回路の実装構造 |
| DE102015000063A1 (de) | 2015-01-12 | 2016-07-14 | Micronas Gmbh | IC-Gehäuse |
-
1980
- 1980-03-26 JP JP3954680A patent/JPS6057222B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56134743A (en) | 1981-10-21 |
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