JPWO2014007004A1 - 固体撮像装置及び固体撮像装置の駆動方法、並びに、電子機器 - Google Patents
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Abstract
Description
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部とを備える固体撮像装置である。
画素アレイ部の各画素から信号線に読み出される画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部とを備える固体撮像装置の駆動に当たって、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する駆動を行う固体撮像装置の駆動方法である。
1.本開示の固体撮像装置及び固体撮像装置の駆動方法、並びに、電子機器、全般に関する説明
2.第1実施形態に係る固体撮像装置(列並列AD変換方式の例)
2−1.システム構成
2−2.回路構成
2−3.回路動作
2−4.積層チップのレイアウト
2−5.第1実施形態の作用、効果
3.第2実施形態に係る固体撮像装置(画素並列AD変換方式の例)
3−1.システム構成
3−2.回路構成
3−3.回路動作
3−4.積層チップのレイアウト
3−5.第2実施形態の作用、効果
4.第3実施形態に係る固体撮像装置(画素並列AD変換方式の別の例)
4−1.システム構成
4−2.回路構成
4−3.回路動作
4−4.積層チップのレイアウト
4−5.第2実施形態の作用、効果
5.他の構成例
6.電子機器(撮像装置の例)
7.本開示の構成
本開示の固体撮像装置は、画素アレイ部に加えて、信号処理部、メモリ部、データ処理部、及び、制御部を備える構成となっている。画素アレイ部は、光電変換素子を含む単位画素(以下、単に「画素」と記述する場合もある)が行列状(マトリクス状)に2次元配置されて成る。すなわち、本開示の固体撮像装置は、画素の信号を、1つの画素単位、複数の画素単位、または、1つあるいは複数の行(ライン)単位で読み出すことが可能なX−Yアドレス型の固体撮像装置である。X−Yアドレス型の固体撮像装置の代表的なものとして、CMOSイメージセンサを例示することができる。
図1は、本開示の第1実施形態に係る固体撮像装置の構成例を示す概略斜視図である。ここでは、第1実施形態に係る固体撮像装置として、CMOSイメージセンサの場合を例に挙げて説明する。但し、CMOSイメージセンサへの適用に限られるものではない。
図1に示すように、第1実施形態に係る固体撮像装置10Aは、第1チップ(半導体基板)20と第2チップ30とを有し、第1チップ20が上側のチップとし、第2チップ30が下側のチップとして積層された構造(所謂、積層構造)となっている。
図2は、第1実施形態に係る固体撮像装置10Aにおける第1チップ20側の回路及び第2チップ30側の回路の具体的な構成を示す回路図である。先述したように、第1チップ20側の回路と、第2チップ30側の回路との電気的な接続は、図1に示すビア(VIA)231,232を介して行われることになる。
先ず、第1チップ20側の回路構成について図2を用いて説明する。第1チップ20側には、単位画素20が行列状に配置されて成る画素アレイ部21の他に、第2チップ30側から与えられるアドレス信号を基に、画素アレイ部21の各画素40を行単位で選択する行選択部25が設けられている。尚、ここでは、行選択部25を第1チップ20側に設ける構成を採るとしたが、第2チップ30側に設ける構成を採ることも可能である。
次に、第2チップ30側の回路構成について図2を用いて説明する。第2チップ30側には、先述した信号処理部31、メモリ部32、データ処理部33、及び、制御部34の他に、電流源35、デコーダ36、行デコーダ37、及び、インターフェース(IF)部38などが設けられている。
図3は、第1実施形態に係る固体撮像装置10Aにおける信号処理部31の具体的な構成の一例を示すブロック図である。
次に、上記の構成の第1実施形態に係る固体撮像装置10Aの回路動作について、図4のタイミングチャートを用いて説明する。
先ず、第1チップ20側の画素アレイ部21の各画素40から画素信号が、ローリングシャッタの下で行われるローリング読み出しによって、フレームレートよりも速い読み出し速度、例えば240[fps]の読み出し速度にて高速に読み出される。ローリング読み出しによって読み出されたアナログ画素信号は、第1チップ20からビア(VIA)231,232を通して第2チップ30側の信号処理部31に伝送される。
本実施形態では、より低消費電力化を目的として、メモリ部32から画素データを読み出す際に、信号線26の各々に接続されている電流源35の動作及び信号処理部31の少なくともAD変換器51の動作を、例えば垂直同期信号XVSの単位で停止する構成を採っている。ここで、「メモリ部32から画素データを読み出す際」とは、パイプライン転送にて高速に画素データをメモリ部32に保存した後ということもできるし、露光期間中ということもできる。
次に、図6を用いてデータラッチ部53からメモリ部32へデータを保存し、メモリ部32からデータを出力する動作について説明する。尚、図6では、AD変換器31、それに伴う回路部分、即ち、データラッチ部53(531,532)やメモリ部32(321,322)などの回路部分を2系統設ける場合を例に挙げている。但し、1系統の場合にも基本的に同じことが言える。
図7は、第1実施形態に係る固体撮像装置における信号処理部の具体的な構成の他の例を示すブロック図である。
ここで、先述したように、AD変換器51及びそれに伴う回路部分を複数系統、例えば2系統設けて、2つの画素行の各画素の信号を並列的に信号処理する構成を採る場合の積層チップ、即ち、第1チップ20と第2チップ30とを積層して成るチップのレイアウトについて考える。
以上説明した第1実施形態に係る固体撮像装置10Aによれば、次のような作用、効果を得ることができる。すなわち、メモリ部32を搭載し、当該メモリ部32に対する高速転送、及び、メモリ部32からの画素データの読み出しの際に、電流源35及びAD変換器51の動作を停止する間欠駆動による低速読み出しを行うことで、画素データの高速読み出しをより低消費電力にて実現できる。また、信号処理部31において、AD変換器51に限らず、他の回路部分の動作をも停止するようにすることで、更なる低消費電力化を図ることができる。
続いて、本開示の第2実施形態に係る固体撮像装置について説明する。ここでも、第1実施形態と同様に、第2実施形態に係る固体撮像装置として、CMOSイメージセンサの場合を例に挙げて説明する。但し、CMOSイメージセンサへの適用に限られるものではない。
[3−1.システム構成]
第2実施形態に係る固体撮像装置も、第1実施形態に係る固体撮像装置と同様に、第1チップ20と第2チップ30とが積層された積層構造となっている。そして、第1チップ20側に画素アレイ部(画素部)21が形成され、第2チップ30側にAD変換器51を含む信号処理部31、メモリ部32、データ処理部33、及び、制御部34などの回路部分が形成された構成となっている。
図11は、第2実施形態に係る固体撮像装置における第1チップ側の回路の具体的な構成を示す回路図であり、図12は、第2実施形態に係る固体撮像装置における第2チップ側の回路の具体的な構成を示す回路図である。
画素並列AD変換の構成を採っていることから、第1チップ20側には、図11に示すように、画素アレイ部21及び行選択部25の他に、列選択部27が設けられている。列選択部27は、第2チップ30側から与えられるアドレス信号を基に、画素アレイ部21の各画素40を、画素列の配列方向(行方向)においてグループ単位(または、画素単位)で選択する。尚、ここでは、行選択部25及び列選択部27を第1チップ20側に設ける構成を採るとしたが、第2チップ30側に設ける構成を採ることも可能である。
単位画素40が所定数を単位としてグループ化され、グループ毎にビア23が設けられているのに対応して、第2チップ30上には、図12に示すように、ビア23につながる信号線26が配線されている。この信号線26には、電流源35が接続されているとともに、AD変換器51、更にはメモリ部32が接続されている。
次に、上記の構成の第2実施形態に係る固体撮像装置10Bの回路動作について、図13のタイミングチャートを用いて説明する。
図14は、第2実施形態に係る固体撮像装置10Bにおける積層チップのレイアウト例を示すレイアウト図である。
以上説明した第2実施形態に係る固体撮像装置10Bによれば、基本的に、第1実施形態に係る固体撮像装置10Aにおける先述した作用、効果に加えて、次のような作用、効果を得ることができる。すなわち、画素並列AD変換方式であることで、画素信号の読み出し速度を高速化できるため、AD変換器51の停止期間を長くとることができる。従って、列並列AD変換方式の第1実施形態に係る固体撮像装置10Aに比べて更なる低消費電力化を図ることができる。
続いて、本開示の第3実施形態に係る固体撮像装置について説明する。ここでも、第1、第2実施形態と同様に、第3実施形態に係る固体撮像装置として、CMOSイメージセンサの場合を例に挙げて説明する。但し、CMOSイメージセンサへの適用に限られるものではない。
[4−1.システム構成]
第3実施形態に係る固体撮像装置も、第1、第2実施形態に係る固体撮像装置と同様に、第1チップ20と第2チップ30とが積層された積層構造となっている。そして、第1チップ20側に画素アレイ部(画素部)21が形成され、第2チップ30側にAD変換器51を含む信号処理部31、メモリ部32、データ処理部33、及び、制御部34などの回路部分が形成された構成となっている。
図15は、第3実施形態に係る固体撮像装置における第1チップ側の回路の具体的な構成を示す回路図であり、図16は、第3実施形態に係る固体撮像装置における第2チップ側の回路の具体的な構成を示す回路図である。
第1チップ20側の構成については、基本的に、第2実施形態の場合と同様である。すなわち、画素並列AD変換の構成を採っていることから、第1チップ20側には、図15に示すように、画素アレイ部21及び行選択部25の他に、画素アレイ部21の各画素40を行方向においてグループ単位(または、画素単位)で選択する列選択部27が設けられている。尚、行選択部25及び列選択部27については、第2チップ30側に設ける構成を採ることも可能である。
単位画素40が所定数を単位としてグループ化され、グループ毎にビア23が設けられているのに対応して、第2チップ30上には、図16に示すように、ビア23につながる信号線26が配線されている。この信号線26には電流源35が接続されている。更に、信号線26毎に、信号処理部31が設けられている。
次に、上記の構成の第3実施形態に係る固体撮像装置10Cの回路動作について説明する。
図17は、第3実施形態に係る固体撮像装置10Cにおける積層チップのレイアウトの一例を示すレイアウト図である。
以上説明した第3実施形態に係る固体撮像装置10Cによれば、第2実施形態に係る固体撮像装置10Bと同様に、画素並列AD変換方式であることで、画素信号の読み出し速度を高速化できるため、AD変換器51の停止期間を長くとることができる。従って、列並列AD変換方式の第1実施形態に係る固体撮像装置10Aに比べて更なる低消費電力化を図ることができる。
上記の各実施形態では、積層構造の固体撮像装置に適用した場合を例に挙げて説明したが、本開示の技術は、積層構造の固体撮像装置への適用に限られるものではない。すなわち、メモリ部32からの画素データの読み出しの際に、電流源35の動作及び信号処理部31の少なくともAD変換器51の動作を停止する間欠駆動による低速読み出しを行う技術は、画素アレイ部21とその周辺回路とを同一基板(チップ)上に配置して成る、所謂、平置構造の固体撮像装置に対しても適用可能である。
本開示の技術が適用される固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などの電子機器全般において、その撮像部(画像取込部)として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
図19は、本開示の電子機器の一例である撮像装置(カメラ装置)の構成例を示すブロック図である。
尚、本開示は以下のような構成を採ることもできる。
[1]画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部とを備える固体撮像装置。
[2]制御部は、電流源の動作及びAD変換器の動作を垂直同期信号の単位で停止する上記[1]に記載の固体撮像装置。
[3]信号処理部、メモリ部、データ処理部、及び、制御部は、画素アレイ部が形成されたチップと異なる少なくとも1つのチップに形成され、
画素アレイ部が形成されたチップと他の少なくとも1つのチップとが積層された構造となっている上記[1]又は上記[2]に記載の固体撮像装置。
[3A]画素アレイ部が第1チップに形成され、
信号処理部、メモリ部、データ処理部、及び、制御部が第2チップに形成され、
第1チップと第2チップとが積層された構造となっている上記[3]に記載の固体撮像装置。
[3B]画素アレイ部が第1チップに形成され、
信号処理部及び制御部が第2チップに形成され、
メモリ部及びデータ処理部が第3チップに形成され、
第1チップと第2チップと第3チップとが積層された構造となっている上記[3]に記載の固体撮像装置。
[4]制御部は、画素アレイ部が形成されたチップ側の回路と、他の少なくとも1つのチップ側の回路とを同期をとりつつ制御する上記[3]に記載の固体撮像装置。
[5]信号処理部は、画素アレイ部の各画素から画素行毎に読み出されるアナログ画素信号に対して、画素列の単位で並列に信号処理を行う上記[1]乃至上記[4]のいずれかに記載の固体撮像装置。
[6]信号処理部は、
AD変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
AD変換器でデジタル化された画素データをメモリ部にパイプライン転送する上記[5]に記載の固体撮像装置。
[7A]信号処理部は、1水平期間内にAD変換器によるデジタル化処理を行い、デジタル化した画素データを次の1水平期間内にデータラッチ部へ転送する上記[6]に記載の固体撮像装置。
[7B]信号処理部は、1水平期間内にAD変換器によるデジタル化処理を行い、デジタル化した画素データを次の1水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する上記[6]に記載の固体撮像装置。
[8]信号処理部は、
AD変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データを圧縮するデータ圧縮部と、
データ圧縮部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
AD変換器でデジタル化された画素データをメモリ部にパイプライン転送する上記[5]に記載の固体撮像装置。
[9A]信号処理部は、1水平期間内にAD変換器によるデジタル化処理を行い、デジタル化した画素データを次の1水平期間内にデータラッチ部へ転送する上記[8]に記載の固体撮像装置。
[9B]信号処理部は、1水平期間内にAD変換器によるデジタル化処理を行い、デジタル化した画素データを次の1水平期間内に次の1水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する上記[8]に記載の固体撮像装置。
[10]信号処理部は、AD変換器を2つ以上有し、これら2つ以上のAD変換器において並列的にデジタル化の信号処理を行う上記[5]乃至上記[9]のいずれかに記載の固体撮像装置。
[11]2つ以上のAD変換器は、画素アレイ部の信号線の伸長方向の両側に分けて配置されている上記[10]に記載の固体撮像装置。
[12]信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数の画素を単位とし、当該単位毎に設けられており、
信号処理部は、画素アレイ部の各画素から所定数の画素の単位毎に読み出されるアナログ画素信号に対して、当該単位で並列に信号処理を行う上記[1]乃至上記[4]のいずれかに記載の固体撮像装置。
[13]信号処理部は、所定数の画素の単位毎に読み出されるアナログ画素信号を、当該単位内の複数の画素について所定の順番で信号処理を行う上記[12]に記載の固体撮像装置。
[14]データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定したアドレスの画素データを読み出すセンスアンプとを有し、
センスアンプ及びデコーダを通してメモリ部から画素データを読み出す上記[1]乃至上記[13]のいずれかに記載の固体撮像装置。
[15]データ処理部は、露光期間中にメモリ部から画素データを読み出す上記[1]乃至上記[14]のいずれかに記載の固体撮像装置。
[16]制御部は、信号線に接続されている電流源の動作を停止する際に、信号線と電流源との間の電流パスを遮断する上記[1]乃至上記[15]のいずれかに記載の固体撮像装置。
[17]制御部は、信号線と電流源との間の電流パスを遮断するとき、信号線に固定電位を与える上記[16]に記載の固体撮像装置。
[18] 画素アレイ部が形成されたチップを含む複数のチップが積層されて成り、
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部、
信号処理部から転送される画素データを保持するメモリ部、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部、及び、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部が、
画素アレイ部が形成されたチップと異なる少なくとも1つのチップに形成されている固体撮像装置。
[18A]第1チップと第2チップとが積層されて成り、
第1チップには、画素アレイ部が形成されており、
第2チップには、信号処理部、メモリ部、データ処理部、及び、制御部が形成されている上記[18]に記載の固体撮像装置。
[18B]第1チップと第2チップと第3チップとが積層されて成り、
第1チップには、画素アレイ部が形成されており、
第2チップには、信号処理部、データ処理部、及び、制御部が形成されており、
第3チップには、メモリ部が形成されている上記[18]に記載の固体撮像装置。
[19]画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部とを備える固体撮像装置の駆動に当たって、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する駆動を行う固体撮像装置の駆動方法。
[20]画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部とを備える固体撮像装置を有する電子機器。
Claims (20)
- 画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部とを備える固体撮像装置。
- 制御部は、電流源の動作及びAD変換器の動作を垂直同期信号の単位で停止する請求項1に記載の固体撮像装置。
- 信号処理部、メモリ部、データ処理部、及び、制御部は、画素アレイ部が形成されたチップと異なる少なくとも1つのチップに形成され、
画素アレイ部が形成されたチップと他の少なくとも1つのチップとが積層された構造となっている請求項1に記載の固体撮像装置。
- 制御部は、画素アレイ部が形成されたチップ側の回路と、他の少なくとも1つのチップ側の回路とを同期をとりつつ制御する請求項3に記載の固体撮像装置。
- 信号処理部は、画素アレイ部の各画素から画素行毎に読み出されるアナログ画素信号に対して、画素列の単位で並列に信号処理を行う請求項1に記載の固体撮像装置。
- 信号処理部は、
AD変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
AD変換器でデジタル化された画素データをメモリ部にパイプライン転送する請求項5に記載の固体撮像装置。
- 信号処理部は、1水平期間内にAD変換器によるデジタル化処理を行い、デジタル化した画素データを次の1水平期間内にデータラッチ部へ転送する請求項6に記載の固体撮像装置。
- 信号処理部は、
AD変換器でデジタル化された画素データをラッチするデータラッチ部と、
データラッチ部から出力される画素データを圧縮するデータ圧縮部と、
データ圧縮部から出力される画素データをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部とを有し、
AD変換器でデジタル化された画素データをメモリ部にパイプライン転送する請求項5に記載の固体撮像装置。
- 信号処理部は、1水平期間内にAD変換器によるデジタル化処理を行い、デジタル化した画素データを次の1水平期間内にデータラッチ部へ転送する請求項8に記載の固体撮像装置。
- 信号処理部は、AD変換器を2つ以上有し、これら2つ以上のAD変換器において並列的にデジタル化の信号処理を行う請求項5に記載の固体撮像装置。
- 2つ以上のAD変換器は、画素アレイ部の信号線の伸長方向の両側に分けて配置されている請求項10に記載の固体撮像装置。
- 信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数の画素を単位とし、当該単位毎に設けられており、
信号処理部は、画素アレイ部の各画素から所定数の画素の単位毎に読み出されるアナログ画素信号に対して、当該単位で並列に信号処理を行う請求項1に記載の固体撮像装置。
- 信号処理部は、所定数の画素の単位毎に読み出されるアナログ画素信号を、当該単位内の複数の画素について所定の順番で信号処理を行う請求項12に記載の固体撮像装置。
- データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定したアドレスの画素データを読み出すセンスアンプとを有し、
センスアンプ及びデコーダを通してメモリ部から画素データを読み出す請求項1に記載の固体撮像装置。
- データ処理部は、露光期間中にメモリ部から画素データを読み出す請求項1に記載の固体撮像装置。
- 制御部は、信号線に接続されている電流源の動作を停止する際に、信号線と電流源との間の電流パスを遮断する請求項1に記載の固体撮像装置。
- 制御部は、信号線と電流源との間の電流パスを遮断するとき、信号線に固定電位を与える請求項16に記載の固体撮像装置。
- 画素アレイ部が形成されたチップを含む複数のチップが積層されて成り、
画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部、
信号処理部から転送される画素データを保持するメモリ部、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部、及び、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部が、
画素アレイ部が形成されたチップと異なる少なくとも1つのチップに形成されている固体撮像装置。
- 画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部とを備える固体撮像装置の駆動に当たって、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する駆動を行う固体撮像装置の駆動方法。
- 画素アレイ部の各画素から信号線に読み出されるアナログ画素信号をデジタル化するAD変換器を含み、デジタル化した画素データをフレームレートよりも速い第1速度で転送する信号処理部と、
信号処理部から転送される画素データを保持するメモリ部と、
メモリ部から第1速度よりも遅い第2速度で画素データを読み出すデータ処理部と、
メモリ部から画素データを読み出す際に、信号線に接続されている電流源の動作及び信号処理部の少なくともAD変換器の動作を停止する制御を行う制御部とを備える固体撮像装置を有する電子機器。
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