JP2016036075A - 固体撮像装置 - Google Patents

Abstract

【課題】消費電流を低減可能とする固体撮像装置を提供する。
【解決手段】固体撮像装置３は、複数の画素アレイ１１−１，１１−２，１１−３，１１−４、変換回路であるＡＤＣ１２−１，１２−２、１２−３，１２−４、保持回路であるラッチ回路群１３−１，１３−２，１３−３，１３−４および転送回路１４を有する。転送回路１４は、保持回路に保持されている画素データを、読み出し周期ごとに外部へ転送する。変換回路および保持回路は、複数の画素アレイのそれぞれに対して設けられている。変換回路は、読み出し周期のうち第１の期間に信号変換を実施し、第１の期間に続く第２の期間では、信号変換を中断する。
【選択図】図３

Description

本実施形態は、固体撮像装置に関する。

固体撮像装置は、アナログ−デジタル（ＡＤ）変換回路を備える。ＡＤ変換回路は、画素アレイから読み出された信号のＡＤ変換を実施する。カメラモジュールは、複数の画素アレイを含む固体撮像装置が組み込まれることで、複数の画像を同時に取り込むことが可能となる。複数の画素アレイから読み出された信号は、ＡＤ変換を経て、固体撮像装置の外部へ転送される。ＡＤ変換回路は、ＡＤ変換のためにＡＤ変換回路を動作させる期間が長くなるほど、消費電流が多くなる。固体撮像装置は、撮像時における消費電流を低減することが望まれる。

特許第５３６８４６９号公報

一つの実施形態は、消費電流を低減可能とする固体撮像装置を提供することを目的とする。

一つの実施形態によれば、固体撮像装置は、複数の画素アレイ、変換回路、保持回路および転送回路を有する。画素アレイにおいて、画素は、行列状に配列されている。画素は、光電変換素子を備える。変換回路は、画素から読み出されたアナログ信号をデジタル信号へ変換する。保持回路は、画素データを保持する。画素データは、変換回路からの信号である。転送回路は、保持回路に保持されている画素データを、読み出し周期ごとに外部へ転送する。変換回路および保持回路は、複数の画素アレイのそれぞれに対して設けられている。変換回路は、第１の期間にて、信号変換を実施する。第１の期間は、転送回路の読み出し周期のうちの期間である。変換回路は、第２の期間では、信号変換を中断する。第２の期間は、第１の期間を含む読み出し周期のうち、第１の期間に続く期間である。

図１は、実施形態にかかる固体撮像装置を備えるカメラモジュールの概略構成を示すブロック図である。 図２は、図１に示すカメラモジュールの外観を模式的に示した斜視図である。 図３は、実施形態にかかる固体撮像装置の構成を模式的に示した平面図である。 図４は、図３に示す画素アレイ、ＡＤＣ群およびラッチ回路群の組み合わせを示すブロック図である。 図５は、実施形態における画素アレイのフレーム周期とＡＤＣの動作との関係を説明する図である。 図６は、実施形態における転送回路の読み出し周期とＡＤＣの動作との関係を説明する図である。 図７は、実施形態における固体撮像装置の垂直走査周期とＡＤＣの消費電流との関係を説明する図である。

以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
図１は、実施形態にかかる固体撮像装置を備えるカメラモジュールの概略構成を示すブロック図である。カメラモジュール１は、撮像光学系２、固体撮像装置３およびメモリ４を備える。

撮像光学系２は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置３は、被写体像を撮像する。固体撮像装置３は、ＣＭＯＳイメージセンサである。メモリ４は、固体撮像装置３から入力されたデータを記憶する。メモリ４は、例えば、ＮＡＮＤ型のフラッシュメモリである。

図２は、図１に示すカメラモジュールの外観を模式的に示した斜視図である。固体撮像装置３は、４つの画素アレイ１１−１，１１−２，１１−３，１１−４を備える。画素アレイ１１−１，１１−２，１１−３，１１−４は、チップ１０に実装されている。画素アレイ１１−１，１１−２，１１−３，１１−４は、行方向および列方向へ配列された画素を備える。

筐体５は、チップ１０上の空間を覆う筒状の透明構造物である。レンズ６−１、ミラー７−１およびレンズ８−１は、画素アレイ１１−１に被写体像を結像させる光学系を構成する。レンズ６−１は、筐体５の側面に取り付けられている。ミラー７−１は、レンズ６−１からの光を、画素アレイ１１−１へ向けて反射する。レンズ８−１は、ミラー７−１からの光を画素アレイ１１−１へ進行させる。

レンズ６−２、ミラー７−２およびレンズ８−２は、画素アレイ１１−２に被写体像を結像させる光学系を構成する。画素アレイ１１−１，１１−２に対して設けられている光学系と同様の光学系が、画素アレイ１１−３および画素アレイ１１−４のそれぞれに対しても設けられている。撮像光学系２は、画素アレイ１１−１，１１−２，１１−３，１１−４のそれぞれに対して設けられた光学系を備える。

４つの光学系は、互いに９０度ずつ向きを異ならせて配置されている。４つの光学系は、カメラモジュール１の周囲の４つの方向からの光を分担して取り込む。固体撮像装置３は、画素アレイ１１−１，１１−２，１１−３，１１−４にて、４つの方向の被写体像を分担して撮像する。

カメラモジュール１は、４つの光学系のそれぞれに９０度以上の水平視野を持たせることで、３６０度の視野において画像を取得することができる。カメラモジュール１は、広範囲から画像を得ることが望まれる機器に用いられる。カメラモジュール１は、例えば、監視カメラおよび内視鏡カメラに用いられる。

なお、カメラモジュール１は、送信手段を備えるものであっても良い。送信手段は、固体撮像装置３から入力されたデータ、またはメモリ４に記憶されたデータを、カメラモジュール１の外部へ送信する。メモリ４は、ＮＡＮＤ型のフラッシュメモリ以外のいずれの不揮発性メモリであっても良い。

図３は、実施形態にかかる固体撮像装置の構成を模式的に示した平面図である。画素アレイ１１−１，１１−２，１１−３，１１−４、ＡＤ変換回路群（ＡＤＣ群）１２−１，１２−２，１２−３，１２−４、ラッチ回路群１３−１，１３−２，１３−３，１３−４、転送回路１４、タイミング制御回路１５およびＶＲＥＦ生成回路１６は、チップ１０に実装されている。

ＡＤＣ群１２−１およびラッチ回路群１３−１は、画素アレイ１１−１に対応して設けられている。ＡＤＣ群１２−１は、変換回路である複数のＡＤ変換回路（ＡＤＣ）を備える。ＡＤＣは、アナログ信号からデジタル信号への信号変換を実施する。アナログ信号からデジタル信号への信号変換を、適宜「ＡＤ変換」と称する。ラッチ回路群１３−１は、ＡＤＣからのデジタル信号を保持する複数のラッチ回路を備える。

ＡＤＣ群１２−２およびラッチ回路群１３−２は、画素アレイ１１−２に対応して設けられている。ＡＤＣ群１２−３およびラッチ回路群１３−３は、画素アレイ１１−３に対応して設けられている。ＡＤＣ群１２−４およびラッチ回路群１３−４は、画素アレイ１１−４に対応して設けられている。このように、固体撮像装置３は、画素アレイ、ＡＤＣ群およびラッチ回路群からなる４つの組み合わせを備えている。

転送回路１４は、ラッチ回路群１３−１，１３−２，１３−３，１３−４に保持された画素データを、メモリ４へ転送する。タイミング制御回路１５は、各種のタイミングを制御するためのパルス信号を生成する。ＶＲＥＦ生成回路１６は、基準電圧（ＶＲＥＦ）を生成する基準電圧生成回路である。ＶＲＥＦ生成回路１６からのＶＲＥＦは、ＡＤＣ群１２−１，１２−２，１２−３，１２−４へ、共通信号として同時に入力される。

ＶＲＥＦ生成回路１６は、タイミング制御回路１５からのパルス信号に応じて、電位レベルを所定の傾きで変化させたランプ波形のＶＲＥＦを生成する。ＶＲＥＦ生成回路１６は、ＡＤＣ群１２−１，１２−２，１２−３，１２−４へ、共通のランプ波形のＶＲＥＦを供給する。

なお、転送回路１４は、メモリ４以外に、固体撮像装置３の外部のいずれの構成へ、画素データを転送しても良い。転送回路１４は、メモリ４に代えて、上記の送信手段へ画素データを転送しても良い。

ＶＲＥＦ生成回路１６は、ＡＤＣ群１２−１，１２−２，１２−３，１２−４のそれぞれに対して設けられることとしても良い。この場合、ＶＲＥＦ生成回路１６は、それぞれ共通のランプ波形のＶＲＥＦを生成する。

図３に示す固体撮像装置３は、ＡＤＣ群１２−１，１２−２，１２−３，１２−４に対し共通のＶＲＥＦ生成回路１６を設けている。ＡＤＣ群１２−１，１２−２，１２−３，１２−４のいずれも、共通のＶＲＥＦ生成回路１６にて生成されたＶＲＥＦに基づいて、ＡＤ変換を実施する。共通のＶＲＥＦ生成回路１６を設けることで、ＡＤＣ群１２−１，１２−２，１２−３，１２−４へ供給されるＶＲＥＦにつき、ランプ波形のばらつきを無くすことができる。これにより、固体撮像装置３は、画素アレイ１１−１，１１−２，１１−３，１１−４ごとに得られる画像の明るさの違いを低減できる。

図４は、図３に示す画素アレイ、ＡＤＣ群およびラッチ回路群の組み合わせを示すブロック図である。図４には、画素アレイ１１−１、ＡＤＣ群１２−１およびラッチ回路群１３−１の組み合わせを示している。他の３つの組み合わせも、図４に示す組み合わせと同様に構成されている。

画素アレイ１１−１は、Ｍ行Ｎ列のマトリクス状に配置された画素２０を備える。画素２０は、光電変換素子であるフォトダイオードを備える。光電変換素子は、入射光量に応じた信号電荷を生成する。画素２０は、生成された信号電荷を蓄積する。

画素電流源回路２３は、画素アレイ１１−１を駆動させるための電流源回路である。バイアス回路１７は、画素電流源回路２３へ基準電圧を供給する。バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１へ電流を供給する画素電流源回路を構成する。画素アレイ１１−１，１１−２，１１−３，１１−４の画素電流源回路２３には、共通のバイアス回路１７からの基準電圧が供給される。この他、画素電流源回路２３には、画素アレイ１１−１，１１−２，１１−３，１１−４ごとに設けられたバイアス回路１７から基準電圧が供給されることとしても良い。

図３に示すタイミング制御部１５は、垂直同期信号に応じた垂直走査信号を、垂直シフトレジスタ２２へ出力する。垂直シフトレジスタ２２は、信号が読み出される画素２０の行を、垂直走査信号に応じて選択する。垂直シフトレジスタ２２は、選択された行の画素２０へ読み出し信号を出力する。読み出し信号が入力された画素２０は、蓄積された信号電荷を垂直信号線２１へ出力する。画素アレイ２２は、画素２０からの信号を、垂直信号線２１を介してＡＤＣ群１２−１へ出力する。

ＡＤＣ群１２−１は、Ｎ個のＡＤＣ２４を備える。ＡＤＣ２４は、画素アレイ１１−１における列方向の画素列に対応して設けられている。ＡＤＣ２４は、比較器２５およびカウンタ２６を備える。ＡＤＣ２４は、シングルスロープ型カラムＡＤ変換回路である。

比較器２５は、ＡＤＣ２４を駆動させるための電流源回路を備える。電圧供給回路であるＡＤＣ用バイアス回路２８は、各ＡＤＣ２４の電流源回路へ基準電圧を供給する。各ＡＤＣ群１２−１，１２−２，１２−３，１２−４のＡＤＣ２４が備える比較器２５には、共通のＡＤＣ用バイアス回路２８からの基準電圧が供給される。この他、比較器２５には、ＡＤＣ群１２−１，１２−２，１２−３，１２−４ごとに設けられたＡＤＣ用バイアス回路２８から基準電圧が供給されることとしても良い。

ＶＲＥＦ生成回路１６からのＶＲＥＦは、各ＡＤＣ２４の比較器２５へ入力される。比較器２５は、画素２０から垂直信号線２１を経由して入力されたアナログ信号の電位レベルと、ＶＲＥＦの電位レベルとを比較する。比較器２５は、比較結果を表すビット値を出力する。比較器２５は、ＶＲＥＦの電位レベルとアナログ信号の電位レベルとの大小関係が反転したときに、比較結果であるビット値を反転させる。

カウンタ２６には、タイミング制御部１５からのカウント信号と、比較器２５からの比較結果とが入力される。カウンタ２６は、比較器２５が比較を開始してからのカウント信号の数をカウントする。カウンタ２６は、比較値２５から入力されるビット値が反転したときのカウント値を出力する。

このように、比較器２５およびカウンタ２６は、アナログ信号の電位レベルを、デジタル値であるカウント値に変換する。ＡＤＣ群１２−１は、Ｎ個のＡＤＣ２４にて、アナログ信号からデジタル信号へのＡＤ変換を実施する。これにより、ＡＤＣ群１２−１は、画素アレイ１１−１の１行当たりの信号についてのＡＤ変換を、同じフェーズ（期間）において実施する。

保持回路であるラッチ回路群１３−１は、Ｎ個のラッチ回路２７を備える。ラッチ回路２７は、画素アレイ１１−１における列方向の画素列に対応して設けられている。ラッチ回路２７は、カウンタ２６から入力されたカウント値を保持する。ラッチ回路群１３−１は、Ｎ個のラッチ回路２７にて、デジタル信号を保持する。これにより、ラッチ回路群１３−１は、画素アレイ１１−１の１行当たりの画素データを保持する。

図３に示すタイミング制御部１５は、水平同期信号に応じた水平走査信号を、転送回路１４およびＡＤＣ２４へ出力する。転送回路１４は、水平走査信号に応じて水平走査パルスＰＨを出力する。水平走査パルスＰＨは、ラッチ回路２７へ入力される。ラッチ回路群１３−１は、水平走査パルスＰＨに応じて、ラッチ回路２７に格納されているデジタル信号を順次出力する。これにより、転送回路１４は、１行当たりの画素データをラッチ回路群１３−１から読み出す。

図５は、実施形態における画素アレイのフレーム周期とＡＤＣの動作との関係を説明する図である。図５では、画素アレイ１１−１およびＡＤＣ群１２−１の動作を例として説明する。他の画素アレイ１１−２，１１−３，１１−４およびＡＤＣ群１２−２，１２−３，１２−４の動作も、画素アレイ１１−１およびＡＤＣ群１２−１の動作と同様であるものとする。画素アレイ１１−１は、行方向へ配列された画素２０の行ごとの順次露光を、フレーム周期ごとにおいて実施する。

画素アレイ１１−１は、１行目（Ｌ１）からＭ行目（ＬＭ）へ向けて、電子シャッタ（ＥＳ）の開動作を順次行う。Ｌ１は、画素アレイ１１−１の最初の行、すなわち最初に露光が開始される行とする。画素アレイ１１−１は、Ｌ１からＬＭへ向けて行ごとに、画素２０に残留している電荷のリセットを進める。画素２０は、電荷がリセットされてから、入射光量に応じた電荷を蓄積していく。露光開始は、電荷がリセットされたときとする。Ｌ１からＬＭへの行ごとにおいて、露光開始のタイミングには順次遅れが生じる。

電荷のリセットから一定の露光時間が経過すると、ＡＤＣ２４は、画素２０に蓄積された信号電荷を読み出す。ＡＤＣ２４は、Ｌ１からＬＭの各行につき、信号電荷を順次読み出していく。露光時間の終了は、信号電荷が読み出されるときとする。Ｌ１からＬＭの各行において、信号電荷が読み出されるタイミングには順次遅れが生じる。フレーム周期１Ｆは、１フレームの撮像に要する期間であって、Ｌ１における露光開始からＬＭにおける信号電荷の読み出しまでの期間とする。

Ｔ１は、Ｌ１における露光開始から、Ｌ１における信号電荷の読み出しが開始されるまでの第３の期間とする。Ｌ２以降の行は、Ｌ１に続いて順次露光を開始させる。ＡＤＣ用バイアス回路２８は、Ｔ１において、ＡＤＣ２４への基準電圧の供給を停止する。ＡＤＣ２４は、動作をＯＦＦにする。Ｔ１におけるＡＤＣ２４の消費電流は、ゼロとされる。

また、Ｔ１において、ＶＲＥＦ生成回路１６は、ＶＲＥＦの生成を停止する。Ｔ１において、バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１への画素電流の供給を停止する。

Ｔ２は、Ｌ１における信号電荷の読み出し開始から、ＬＭにおける信号電荷の読み出しが完了するまでの期間とする。Ｔ２では、Ｌ１からＬＭへの行ごとに順次信号電荷が読み出される。ＡＤＣ２４は、Ｔ２において、第１のレベルの消費電流による動作状態と第２のレベルの消費電流による待機状態とに、状態を変化させる。

ＡＤＣ２４は、消費電流が第１のレベルである期間はＡＤ変換を実施する。ＡＤＣ２４は、消費電流が第２のレベルである期間はＡＤ変換を停止する。かかるＡＤＣ２４の動作を、適宜「間欠動作」と称する。以降のフレーム周期１Ｆにおいても、画素アレイ１１−１およびＡＤＣ群１２−１は、同様の動作を繰り返す。

図６は、実施形態における転送回路の読み出し周期とＡＤＣの動作との関係を説明する図である。読み出し周期（１Ｈ）は、転送回路１４が画素アレイ１１−１，１１−２，１１−３，１１−４の各１行当たりの画像データを転送するのに要する時間とする。

図６に示す時間軸のうち最初の１Ｈにて、ＡＤＣ群１２−１のＡＤＣ２４は、画素アレイ１１−１のＬ１の信号を読み出す。ＡＤＣ群１２−２のＡＤＣ２４は、画素アレイ１１−２のＬ１の信号を読み出す。ＡＤＣ群１２−３のＡＤＣ２４は、画素アレイ１１−３のＬ１の信号を読み出す。ＡＤＣ群１２−４のＡＤＣ２４は、画素アレイ１１−４のＬ１の信号を読み出す。このように、ＡＤＣ群１２−１，１２−２，１２−３，１２−４は、画素アレイ１１−１，１１−２，１１−３，１１−４のうち同じ行であるＬ１の信号を同時に読み出す。

ＡＤＣ用バイアス回路２８は、１Ｈのうち第１の期間であるＴ１１にて、各ＡＤＣ群１２−１，１２−２，１２−３，１２−４のＡＤＣ２４へ基準電圧を供給する。Ｔ１１にて、ＡＤＣ２４は、第１のレベルの消費電流による動作状態となる。ＶＲＥＦ生成回路１６は、Ｔ１１にて、ランプ波形のＶＲＥＦを生成する。ＡＤＣ２４は、Ｔ１１にて、ＡＤ変換を実施する。ＡＤＣ２４は、Ｔ１１のうちに、Ｌ１から読み出された信号についてのＡＤ変換を終わらせる。このように、ＡＤＣ群１２−１，１２−２，１２−３，１２−４は、いずれも、Ｔ１１にてＡＤ変換を実施する。ラッチ回路１３−１，１３−２，１３−３，１３−４は、それぞれＬ１の画素データを保持する。

ＡＤＣ用バイアス回路２８は、１ＨのうちＴ１２にて、ＡＤＣ２４へ基準電圧を供給する。Ｔ１２は、Ｔ１１を含む１Ｈのうち、Ｔ１１に続く第２の期間である。ＡＤＣ２４は、第２のレベルの消費電流による待機状態となる。第２のレベルは、第１のレベルより低い。待機状態のとき、ＡＤＣ２４は、ＡＤ変換を中断する。ＶＲＥＦ生成回路１６は、Ｔ１２にて、ＶＲＥＦの生成を停止する。ラッチ回路１３−１，１３−２，１３−３，１３−４は、それぞれＬ１の画素データの保持を継続する。

このように、ＡＤＣ群１２−１，１２−２，１２−３，１２−４は、いずれも、Ｔ１２にてＡＤ変換を中断する。なお、図５に示すＴ２における間欠動作とは、Ｔ２のうちの１Ｈごとに、Ｔ１１におけるＡＤ変換の実施と、Ｔ１２におけるＡＤ変換の中断とを繰り返すことを指すものとする。

図６に示す時間軸のうち２番目の１Ｈにて、転送回路１４は、各画素アレイ１１−１，１１−２，１１−３，１１−４のＬ１の画素データを読み出す。転送回路１４は、ラッチ回路群１３−１から、画素アレイ１１−１のＬ１の画素データ（Ｐ１）を読み出す。

以下同様に、転送回路１４は、ラッチ回路群１３−２から、画素アレイ１１−２のＬ１の画素データ（Ｐ２）を読み出す。次に、転送回路１４は、ラッチ回路群１３−３から、画素アレイ１１−３のＬ１の画素データ（Ｐ３）を読み出す。さらに、転送回路１４は、ラッチ回路群１３−４から、画素アレイ１１−４のＬ１の画素データ（Ｐ４）を読み出す。転送回路１４は、読み出されたＰ１，Ｐ２，Ｐ３，Ｐ４を、メモリ４へ送信する。なお、転送回路１４は、Ｐ１，Ｐ２，Ｐ３，Ｐ４をいずれの順序で送信しても良い。転送回路１４は、Ｐ１，Ｐ２，Ｐ３，Ｐ４のうち、選択された画素アレイからの画素データのみを送信しても良い。図６において「ＰＫ」は、Ｋ番目の画素アレイからの画素データとする。「Ｋ」は、固体撮像装置３に設けられている画素アレイの数とする。実施形態では、Ｋ＝４である。

２番目の１Ｈにおいて、ＡＤＣ群１２−１，１２−２，１２−３，１２−４の各ＡＤＣ２４は、画素アレイ１１−１，１１−２，１１−３，１１−４のＬ２から読み出された信号のＡＤ変換を実施する。各ＡＤＣ２４は、第１の期間にてＡＤ変換を実施するとともに、第２の期間にてＡＤ変換を中断させる。

ＡＤＣ２４は、ＡＤ変換、ラッチ回路２７へのデジタル信号出力、待機、ＡＤ変換の各動作を繰り返す。ラッチ回路２７は、１ＨにてＡＤＣ２４がＡＤ変換を実施するごとに、ＡＤＣ２４からのデジタル信号を格納する。転送回路１４は、１Ｈごとに、ラッチ回路群１３−１，１３−２，１３−３，１３−４に格納されている画素データをメモリ４へ転送する。転送回路１４は、ラッチ回路群１３−１，１３−２，１３−３，１３−４に格納されている画素データをいずれの順序で転送しても良い。転送回路１４は、ラッチ回路群１３−１，１３−２，１３−３，１３−４のうち、選択された画素アレイからの画素データを格納しているラッチ回路群のみから画素データを転送しても良い。

このように、固体撮像装置３は、複数の画素アレイ１１−１，１１−２，１１−３，１１−４につき、行単位のＡＤ変換およびデータ転送を繰り返す。転送回路１４は、画素アレイ１１−１，１１−２，１１−３，１１−４ごとに、ＡＤ変換後の画素データを順次読み出す。画素アレイ１１−１，１１−２，１１−３，１１−４ごとに画素データが読み出されることで、後段の処理手段は、画素データに信号処理を施すことができる。処理手段および信号処理の詳細については、説明を省略する。

図７は、実施形態における固体撮像装置の垂直走査周期とＡＤＣの消費電流との関係を説明する図である。図７では、画素アレイ１１−１およびＡＤＣ群１２−１の動作を例として説明する。他の画素アレイ１１−２，１１−３，１１−４およびＡＤＣ群１２−２，１２−３，１２−４の動作も、画素アレイ１１−１およびＡＤＣ群１２−１の動作と同様であるものとする。

画素アレイ１１−１は、ｔ０から一定の期間は、ＥＳの開動作前の待機状態とされる。画素アレイ１１−１は、ｔ０から待機状態を経て、Ｌ１からＬＭの各行につき電荷を順次リセットする。ＥＳの開動作を開始してから、ｔ０からｔ２のうちのｔ１にて、画素アレイ１１−１は、ＬＭのリセットを終了する。ｔ１からｔ２の間は、画素アレイ１１−１は、Ｌ１からＬＭのすべての行の露光を継続させる。

ＡＤＣ２４は、ｔ２から一定の期間は、ＡＤ変換前の待機状態とされる。ＡＤＣ２４は、ｔ２から待機状態を経て、Ｌ１からＬＭの各行の信号電荷を順次読み出していく。図７に示す時間軸のうち、ＥＳの開動作開始時から、信号電荷の読み出しが開始されるまでの期間は、図５に示すＴ１に相当する。

ｔ２およびｔ４の間のｔ３にて、ＡＤＣ２４は、ＬＭの信号電荷の読み出しを終了する。図７に示す時間軸のうち、信号電荷の読み出し開始時からｔ３までの期間は、図５に示すＴ２に相当する。ｔ３からｔ４の期間は、固体撮像装置３は、スリープ状態とされる。スリープ状態において、固体撮像装置３は、撮像のための動作を停止する。

ＡＤＣ用バイアス回路２８は、ｔ０からｔ２の期間において、ＡＤＣ２４への基準電圧の供給を停止する。ｔ０からｔ２の期間において、ＡＤＣ２４の消費電流はゼロとなる。ＶＲＥＦ生成回路１６は、ｔ０からｔ２の期間において、ＶＲＥＦの生成を停止する。バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を停止する。

ｔ２において、ＡＤＣ用バイアス回路２８は、基準電圧をＡＤＣ２４へ供給する。ＡＤＣ２４は、ＡＤ変換の開始前の待機状態となる。ＡＤＣ２４の消費電流はＩ１となる。Ｉ１は、第２のレベルの電流である。バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を停止する。

信号電荷の読み出しを開始してからも、ＡＤＣ用バイアス回路２８は、基準電圧をＡＤＣ２４へ供給する。ＡＤＣ２４は、ＡＤ変換を実施する動作状態となる。ＡＤＣ２４の消費電流はＩ２となる。Ｉ２は、第１のレベルの電流である。消費電流がＩ２である間、ＡＤＣ２４は、ＡＤ変換を実施する。バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１，１１−２，１１−３，１１−４へ画素電流を供給する。

１Ｈのうち第２の期間（Ｔ１２）において、ＡＤＣ２４は、消費電流がＩ１の待機状態となる。消費電流がＩ１であるとき、ＡＤＣ２４は、ＡＤ変換を停止する。信号電荷の読み出し開始時からｔ３の期間、ＡＤＣ２４は、１Ｈおきの間欠動作を行う。ＡＤＣ２４の消費電流は、１Ｈごとに、Ｉ２からＩ１への変化を繰り返す。バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を停止する。

ＡＤＣ２４が待機状態である間、ＶＲＥＦ生成回路１６は、ＶＲＥＦの生成を停止する。ＶＲＥＦ生成回路１６は、ＡＤＣ２４と同様に、１Ｈおきの間欠動作を行う。ＶＲＥＦの生成を停止する間、ＶＲＥＦ生成回路１６の消費電流はゼロまたは待機電流となる。待機電流は、ＶＲＥＦ生成回路１６がＶＲＥＦを生成するときの消費電流より少ない。固体撮像装置３は、１Ｈの間においてＶＲＥＦの生成を継続する場合に比べて消費電流を低減できる。

また、画素アレイ１１−１，１１−２，１１−３，１１−４は、ＡＤＣ２４およびＶＲＥＦ生成回路１６と同様に、１Ｈおきの間欠動作を行う。バイアス回路１７および画素電流源回路２３は、第２の期間において、画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を停止する。バイアス回路１７および画素電流源回路２３は、第１の期間において、画素アレイ１１−１，１１−２，１１−３，１１−４へ画素電流を供給する。固体撮像装置３は、１Ｈの間において画素電流の供給を継続する場合に比べて消費電流を低減できる。

ＡＤＣ用バイアス回路２８は、ｔ３からｔ４の期間において、ＡＤＣ２４への基準電圧の供給を停止する。ｔ３からｔ４の期間、ＡＤＣ２４の消費電流はゼロとなる。ＶＲＥＦ生成回路１６は、ｔ３からｔ４の期間において、ＶＲＥＦの生成を停止する。バイアス回路１７および画素電流源回路２３は、画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を停止する。

このように、１Ｖの間において、ＡＤＣ２４への基準電圧の供給の停止に合わせて、ＶＲＥＦの生成を停止する期間、および画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を停止する期間が設けられている。固体撮像装置３は、１Ｖの間においてＶＲＥＦの生成を継続する場合に比べて、消費電流を低減できる。固体撮像装置３は、１Ｖの間において画素アレイ１１−１，１１−２，１１−３，１１−４への画素電流の供給を継続する場合に比べて、消費電流を低減できる。

実施形態によると、ＡＤＣ群１２−１，１２−２，１２−３，１２−４のＡＤＣ２４は、第１の期間にてＡＤ変換を実施する。ＡＤＣ２４は、第２の期間ではＡＤ変換を停止する。ＡＤ変換を中断する第２の期間を１Ｈごとに設けることで、固体撮像装置３は、１Ｈの間においてＡＤ変換を継続する場合に比べて消費電流を低減できる。

固体撮像装置３は、画素アレイごとにＡＤＣ群およびラッチ回路群が設けられている。ＡＤＣ群１２−１，１２−２，１２−３，１２−４は、それぞれ画素アレイ１１−１，１１−２，１１−３，１１−４からの信号を、ＡＤＣ２４にて同じ期間にＡＤ変換することができる。固体撮像装置３は、複数の画素アレイからの信号を順次ＡＤ変換する場合に比べて、複数の画素アレイからの信号のＡＤ変換に要する時間を短縮できる。固体撮像装置３は、ＡＤ変換を順次実施する場合に比べて、消費電流を低減できる。

ＡＤＣ２４は、ＡＤ変換を中断する間、消費電流を第２のレベルの電流とする待機状態とされる。ＡＤＣ２４は、待機状態から、ＡＤ変換を実施する動作状態へ復帰する。ＡＤＣ２４は、消費電流がゼロの停止状態からＡＤ変換を開始する場合に比べて、ＡＤ変換を早期に開始することができる。ＡＤＣ２４は、ＡＤ変換を開始するまでの時間を短縮できることで、消費電流を低減できる。

さらに、フレーム周期のうちの第３の期間、および垂直走査周期のうちスリープ状態の期間において、ＡＤＣ用バイアス回路２８は、ＡＤＣ２４への基準電圧の供給を停止する。フレーム周期あるいは垂直走査周期の間にＡＤＣ２４の動作を継続させる場合に比べて、固体撮像装置３は、消費電流を低減できる。

以上により、固体撮像装置３およびカメラモジュール１は、消費電流を低減できるという効果を奏する。

固体撮像装置３は、４つの画素アレイ１１−１，１１−２，１１−３，１１−４を備えるものに限られない。固体撮像装置３は、複数の画素アレイを備えるものであれば良い。変換回路群および保持回路は、複数の画素アレイのそれぞれに対して設けられる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ カメラモジュール、２ 撮像光学系、３ 固体撮像装置、４ メモリ、１１−１，１１−２，１１−３，１１−４ 画素アレイ、１２−１，１２−２，１２−３，１２−４ ＡＤＣ群、１３−１，１３−２，１３−３，１３−４ ラッチ回路群、１４ 転送回路、１６ ＶＲＥＦ生成回路、１７ バイアス回路、２０ 画素、２３ 画素電流源回路、２４ ＡＤＣ、２８ ＡＤＣ用バイアス回路。

Claims (7)

1. 光電変換素子を備える画素が行列状に配列された複数の画素アレイと、
   前記画素から読み出されたアナログ信号をデジタル信号へ変換する変換回路と、
   前記変換回路からの信号である画素データを保持する保持回路と、
   前記保持回路に保持されている画素データを、読み出し周期ごとに外部へ転送する転送回路と、を有し、
   前記変換回路および前記保持回路は、複数の前記画素アレイのそれぞれに対して設けられており、
   前記変換回路は、前記転送回路の読み出し周期のうちの第１の期間にて、信号変換を実施し、前記第１の期間を含む前記読み出し周期のうち、前記第１の期間に続く第２の期間では、前記信号変換を中断することを特徴とする固体撮像装置。
2. 前記第１の期間において、前記変換回路は、前記画素アレイの１行当たりの信号についての前記信号変換を実施し、かつ、前記保持回路は、１行当たりの画素データを保持し、
   前記第２の期間において、前記保持回路は、前記１行当たりの画素データの保持を継続し、
   前記第２の期間の次の読み出し周期において、前記転送回路は、前記保持回路のそれぞれから前記１行当たりの画素データを読み出し、読み出された前記１行当たりの画素データを外部へ送信することを特徴とする請求項１に記載の固体撮像装置。
3. ランプ波形の基準電圧を生成する基準電圧生成回路を有し、
   前記変換回路は、前記基準電圧の電位レベルと、前記画素からのアナログ信号の電位レベルとを比較した結果に応じて、前記信号変換を実施し、
   前記第２の期間では、前記基準電圧生成回路は、前記基準電圧の生成を停止することを特徴とする請求項１または２に記載の固体撮像装置。
4. 前記第１の期間において、前記変換回路は、第１のレベルの消費電流による動作状態となり、
   前記第２の期間において、前記変換回路は、前記第１のレベルより低い第２のレベルの消費電流による待機状態となることを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。
5. 前記画素アレイへ電流を供給する画素電流源を有し、
   前記第２の期間において、前記画素電流源は、前記画素アレイへの電流供給を停止することを特徴とする請求項１から４のいずれか一項に記載の固体撮像装置。
6. 前記画素アレイでは、フレーム周期において、行方向へ配列された前記画素の行ごとの順次露光が実施され、
   前記変換回路は、前記フレーム周期において、前記画素に蓄積された信号電荷を読み出し、前記フレーム周期のうちの第３の期間において、前記信号変換を停止し、
   前記第３の期間は、前記画素アレイの最初の行への露光開始から、前記変換回路が前記最初の行からの信号電荷の読み出しを開始するまでの期間であることを特徴とする請求項１から５のいずれか一項に記載の固体撮像装置。
7. 前記変換回路へ基準電圧を供給する電圧供給回路を有し、
   前記第３の期間において、前記電圧供給回路は、前記変換回路への基準電圧の供給を停止することを特徴とする請求項６に記載の固体撮像装置。

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