TW201404145A - 固體攝像裝置及固體攝像裝置之驅動方法、以及電子機器 - Google Patents

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Abstract

本發明之固體攝像裝置包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。

Description

固體攝像裝置及固體攝像裝置之驅動方法、以及電子機器
本發明係關於一種固體攝像裝置及固體攝像裝置之驅動方法、以及電子機器。
近年來，固體攝像裝置，特別是CMOS(Complementary Metal Oxide Semiconductor：互補型金屬氧化物半導體)影像感測器係有效利用低消耗電力、高速性之優勢，而廣泛搭載於行動電話、數位靜態相機、單眼反光相機、攝錄影機、監視用相機等電子機器。又，最近，對圖像處理等之功能電路區塊亦與像素陣列部(像素部)一起晶載化(on-chip)之高性能、高畫質之影像感測器亦開始登場。
先前，作為CMOS影像感測器之來自像素陣列部之各像素之信號讀取方法，有於對自像素讀取之類比像素信號進行數位化之信號處理部之後段設置非揮發記憶體，並利用該非揮發記憶體實現高速讀取之技術(例如參照專利文獻1)。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2004-64410號公報
於上述先前技術中，將像素資料保存至非揮發記憶體後，藉由使自非揮發記憶體輸出(讀取)像素資料之資料輸出部較向非揮發記憶體 之像素資料之傳送速度慢地進行低速動作，從而謀求低耗電化。但，於該先前技術中，由於僅藉由資料輸出部之低速動作而謀求低耗電化，故消耗電力之降低效果較小。
因此，本發明之目的在於提供一種可以更低消耗電力且高速地實現像素資料之讀取之固體攝像裝置及固體攝像裝置之驅動方法、以及具有該固體攝像裝置之電子機器。
為達成上述目的之本發明之固體攝像裝置係包含以下構件者：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
又，為達成上述目的之本發明之固體攝像裝置之驅動方法係於固體攝像裝置之驅動時，於自記憶體部讀取像素資料之際，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之驅動者，該固體攝像裝置包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；及資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料。
藉由自信號處理部以較幀速率快之第1速度向記憶體部傳送(所謂高速傳送)像素資料，可實現較幀速率快之高速讀取。又，藉由進行自記憶體部以較第1速度慢之第2速度之像素資料讀取(所謂低速讀取)，可實現使動作速度變慢之量的低耗電化。此外，由於藉由自記憶體部讀取像素資料時進行將電流源之動作及信號處理部之至少AD轉換器之動作停止之所謂間歇驅動，於其停止期間可減少電流源及AD轉換器原本消耗之量的電力，故可謀求進一步之低耗電化。
根據本發明，藉由利用記憶體部進行對該記憶體部之高速傳送、及藉由間歇驅動之低速讀取，可以更低消耗電力實現像素資料之高速讀取。
10A‧‧‧第1實施形態之固體攝像裝置
10B‧‧‧第2實施形態之固體攝像裝置
10C‧‧‧第3實施形態之固體攝像裝置
20‧‧‧第1晶片
21‧‧‧像素陣列部(像素部)
221‧‧‧焊墊部
222‧‧‧焊墊部
23(231~234)‧‧‧通孔(VIA)
25‧‧‧列選擇部
26‧‧‧信號線
27‧‧‧行選擇部
30‧‧‧第2晶片
31‧‧‧信號處理部
32(321~324、3213~3224)‧‧‧記憶體部
33‧‧‧資料處理部
34‧‧‧控制部
35‧‧‧電流源
36‧‧‧解碼器
37‧‧‧列解碼器
38‧‧‧介面(IF)部
39‧‧‧行解碼器/感測放大器
40‧‧‧單位像素
41‧‧‧光電二極體
42‧‧‧傳送電晶體(傳送閘極)
43‧‧‧重設電晶體
44‧‧‧放大電晶體
45‧‧‧選擇電晶體
46‧‧‧FD部
47‧‧‧選擇電晶體
51(511~514)‧‧‧AD轉換器
52‧‧‧參考電壓生成部
53(531、532)‧‧‧資料閂鎖器部
54(541)‧‧‧並串(並行-串行)轉換部
55(551、552)‧‧‧多工器
56‧‧‧資料壓縮部
60‧‧‧第三晶片
100‧‧‧攝像裝置
101‧‧‧透鏡群
102‧‧‧攝像元件
103‧‧‧DSP電路
104‧‧‧幀記憶體
105‧‧‧顯示裝置
106‧‧‧記憶裝置
107‧‧‧操作系
108‧‧‧電源系
109‧‧‧匯流線
511‧‧‧比較器
512‧‧‧計數器
CK‧‧‧時脈
FD‧‧‧浮動擴散區域
HSEL‧‧‧行選擇信號
INV‧‧‧反相器
MCK‧‧‧主時脈
Q1‧‧‧電晶體
Q2‧‧‧電晶體
RSEL‧‧‧選擇信號
RST‧‧‧重設信號
SEL‧‧‧選擇信號
TRG‧‧‧傳送信號
VIA‧‧‧通孔
VDD‧‧‧像素電源
VSEL‧‧‧列選擇信號
Vref‧‧‧參考電壓
XHS‧‧‧水平同步信號
XVS‧‧‧垂直同步信號
圖1係顯示本發明之實施形態之固體攝像裝置之構成例之概略立體圖。
圖2係顯示第1實施形態之固體攝像裝置之第1晶片側之電路及第2晶片側之電路之具體構成之電路圖。
圖3係顯示第1實施形態之固體攝像裝置之信號處理部之具體構成之一例之方塊圖。
圖4係用以說明第1實施形態之固體攝像裝置之電路動作之時序圖。
圖5係顯示於停止電流源之動作時，用以切斷(截斷)信號線與電流源之間之電流通路之電路構成之一例之電路圖。
圖6係用以對自資料閂鎖部向記憶體部保存資料，且自記憶體部輸出資料之動作予以說明之方塊圖。
圖7係顯示第1實施形態之固體攝像裝置之信號處理部之具體構成之其他例之方塊圖。
圖8係顯示採用設置2系統之AD轉換器及伴隨其之電路部分之構成之情形之積層晶片之佈局例之佈局圖。
圖9係顯示採用設置4系統之AD轉換器及伴隨其之電路部分之構成之情形之積層晶片之佈局例1之佈局圖。
圖10係顯示採用設置4系統之AD轉換器及伴隨其之電路部分之構成之情形之積層晶片之佈局例2之佈局圖。
圖11係顯示第2實施形態之固體攝像裝置之第1晶片側之電路之具體構成之電路圖。
圖12係顯示第2實施形態之固體攝像裝置之第2晶片側之電路之具體構成之電路圖。
圖13係用以說明第2實施形態之固體攝像裝置之電路動作之時序圖。
圖14係顯示第2實施形態之固體攝像裝置之積層晶片之佈局例之佈局圖。
圖15係顯示第3實施形態之固體攝像裝置之第1晶片側之電路之具體構成之電路圖。
圖16係顯示第3實施形態之固體攝像裝置之第2晶片側之電路之具體構成之電路圖。
圖17係顯示第3實施形態之固體攝像裝置之積層晶片之佈局之一例之佈局圖。
圖18係顯示第3實施形態之固體攝像裝置之積層晶片之佈局之其他例之佈局圖。
圖19係顯示本發明之電子機器之一例即攝像裝置之構成例之方塊圖。
以下，對用以實施本發明之技術之形態(以下記為「實施形態」) 利用圖式進行詳細說明。本發明並非限定於實施形態者，亦例示有實施形態之各種數值等。於以下說明中，對具有相同要素或相同功能之要素使用相同符號，並省略重複之說明。再者，說明係按以下順序進行。
1.關於本發明之固體攝像裝置及固體攝像裝置之驅動方法、以及電子機器之全面說明
2.第1實施形態之固體攝像裝置(行並列AD轉換方式之例)
2-1.系統構成
2-2.電路構成
2-3.電路動作
2-4.積層晶片之佈局
2-5.第1實施形態之作用、效果
3.第2實施形態之固體攝像裝置(像素並列AD轉換方式之例)
3-1.系統構成
3-2.電路構成
3-3.電路動作
3-4.積層晶片之佈局
3-5.第2實施形態之作用、效果
4.第3實施形態之固體攝像裝置(像素並列AD轉換方式之其他例)
4-1.系統構成
4-2.電路構成
4-3.電路動作
4-4.積層晶片之佈局
4-5.第3實施形態之作用、效果
5.其他構成例
6.電子機器(攝像裝置之例)
7.本發明之構成
<1.關於本發明之固體攝像裝置及固體攝像裝置之驅動方法、以及電子機器之全面說明>
本發明之固體攝像裝置係除像素陣列部以外，亦包含信號處理部、記憶體部、資料處理部及控制部之構成。像素陣列部係使包含光電轉換元件之單位像素(以下有時亦僅記為「像素」)以列行狀(矩陣狀)2維配置而成。即，本發明之固體攝像裝置係可將像素信號以1個像素單位、複數個像素單位、或1列或複數列(line)單位進行讀取之X-Y位址型固體攝像裝置。作為X-Y位址型固體攝像裝置之代表性者，可例示CMOS影像感測器。
於該像素陣列部，對列行狀之像素排列於每像素列配線控制線(列控制線)，於每像素行配線信號線(行信號線/垂直信號線)。對各信號線可設定為連接有電流源之構成。然後，對該信號線，自像素陣列部之各像素讀取信號(類比像素信號)。對該讀取例如可設定為於以1像素或1列(1 line)為單位進行曝光之滾動快門(rolling shutter)下進行之構成。有時將該滾動快門下之讀取稱為滾動讀取。
關於信號處理部，可構成為包含將以自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD(類比-數位)轉換器，且將經AD轉換之像素資料以較幀速率(於每1秒間可攝像之圖像數)快之速度(第1速度)向記憶體部傳送。如此，藉由以較幀速率快之第1速度向記憶體部傳送(高速傳送)像素資料，可實現較幀速率快之高速讀取。
對記憶體部係並未特別限定。作為記憶體部，可為非揮發性記憶體，亦可為揮發性記憶體。關於資料處理部，可設為將像素資料自記憶體部以較第1速度，即較信號處理部之傳送速度慢之速度(第2速度)進行讀取之構成。如此，藉由以較第1速度慢之速度進行像素資料之讀取(低速讀取)，可實現使動作速度變慢之量的低耗電化。
再者，可設為於控制部之控制下，自記憶體部讀取像素資料時，一方面將連接於各信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止，並進行讀取像素資料之間歇驅動之構成。如此，由於藉由進行於自記憶體部讀取像素資料時將電流源之動作及AD轉換器之動作停止之間歇驅動，於其停止期間削減電流源及AD轉換器原本消耗之量的電力，故可謀求進一步之低耗電化。
根據以上，可實現可以更低消耗電力進行像素資料之高速讀取之固體攝像裝置。如此之固體攝像裝置，即本發明之固體攝像裝置可於行動電話等之包含攝像功能之攜帶式終端機器、數位靜態相機、單眼反光相機、攝錄影機、或監視用相機等電子機器中作為其攝像部(圖像獲取部)而使用。
於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，可設成為自記憶體部讀取像素資料時，於將電流源之動作及AD轉換器之動作停止時，以垂直同步信號單位停止之形態。所謂「以垂直同步信號單位停止」亦為「與垂直同步信號同步地停止」。
又，於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，可設定為使信號處理部、記憶體部、資料處理部、及控制部形成於與形成有像素陣列部之晶片不同之至少1個晶片上，且使形成有像素陣列部之晶片與其他至少1個晶片積層而成之構造(所謂積層構造)。此時，關於控制部，可設為一面使形成有像素陣列部之晶片側之電路、與其他至少1個晶片側之電路成為同步一面進行控制之構成。
於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，關於信號處理部，可設為對以每像素列自像素陣列部之各像素讀取之類比像素信號以像素行單位並列(行並列)進行信號處理之構成。
又，關於信號處理部，可設為包含資料閂鎖部及並列-串列轉換部，且將以AD轉換器數位化之像素資料管線傳送至記憶體部之構成。此時，較好為於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內向資料閂鎖部傳送。此處，資料閂鎖部係將以AD轉換器數位化之像素資料進行閂鎖。又，並列-串列轉換部係將自資料閂鎖部輸出之像素資料由並列資料轉換為串列資料。
另外，針對信號處理部，可設為包含資料閂鎖部、資料壓縮部、及並列-串列轉換部，且將以AD轉換器數位化之像素資料管線傳送至記憶體部之構成。此時，較好為於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內向資料閂鎖部傳送。此處，資料壓縮部係將自資料閂鎖部輸出之像素資料進行壓縮。又，並列-串列轉換部係將自資料壓縮部輸出之像素資料由並列資料轉換為串列資料。
又，於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，針對信號處理部，可設為包含2個以上AD轉換器，且於該等2個以上AD轉換器中並列地進行數位化之信號處理之構成。此時，2個以上AD轉換器較好分開配置於像素陣列部之信號線之伸長方向之兩側。
又，於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，關於對連接於信號線之電流源、信號處理部、及記憶體部，可設為以特定數量之像素為單位而設置於每該單位之構成。此時，關於信號處理部，可定為對以特定數量之像素之每單位自像素陣列部之各像素讀取之像素信號以該單位並列(像素並列)地進行信號處理，較好的是，針對該單位內之複數個像素以特定順序進行信號處理之形態。
又，於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，針對資料處理部，可設為包含對記憶體部指定行位址之解碼器、及讀取經指定之位址之像素資料之感測放大器之構成。此時，可通過感測放大器及解碼器自記憶體部讀取像素資料。
又，於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，針對資料處理部，可設為於曝光期間中自記憶體部讀取像素資料之構成。
又，於包含上述較好構成之本發明之固體攝像裝置及其驅動方法、以及電子機器中，針對控制部，可設為於將連接於信號線之電流源以垂直同步信號單位停止時，截斷信號線與電流源之電流通路之構成。此時，較好的是可對信號線賦予固定電位。
<2.第1實施形態之固體攝像裝置>
圖1係顯示本發明之實施形態之固體攝像裝置之構成例之概略立體圖。此處，作為第1實施形態之固體攝像裝置，以CMOS影像感測器之情形為例舉例說明。但，並非限於向CMOS影像感測器之應用。
[2-1.系統構成]
如圖1所示，第1實施形態之固體攝像裝置10A係包含第1晶片(半導體基板)20與第2晶片30，且以第1晶片20作為上側晶片，第2晶片30作為下側晶片積層而成之構造(所謂積層構造)。
於該積層構造中，上側之第1晶片20係成為形成有使包含光電轉換元件之單位像素40以列行狀2維配置而成之像素陣列部(像素部)21之像素晶片。於第1晶片20之周緣部設置有用以進行與外部電性連接之焊墊部221及焊墊部222，或用以進行於第2晶片30之間之電性連接之通孔(VIA)231及通孔232。
此處，雖設為隔著像素陣列部21而於左右兩側設置焊墊部221及焊墊部222之構成，但亦可採用設置於左右之一側之構成。又，雖設定為 隔著像素陣列部21而於上下兩側設置通孔231及通孔232之構成，但亦可採用設置於上下之一側之構成。又，亦可採用於下側之第2晶片30設置焊墊部並使第1晶片20開口，且向第2晶片30側之焊墊黏接之構成，或自第2晶片30利用TSV(Through silicon via：穿矽通孔)進行基板安裝之構成。
再者，自像素陣列部21之各像素40獲得之像素信號為類比信號，該類比像素信號係自第1晶片20通過通孔231、232向第2晶片30傳輸。
下側之第2晶片30係成為除了驅動形成於第1晶片20上之像素陣列部21之各像素40之驅動部(未圖示)以外，亦形成有信號處理部31、記憶體部32、資料處理部33及控制部34等周邊電路部之電路晶片。
信號處理部31係對自像素陣列部21之各像素40讀取之類比像素信號進行包含數位化(AD轉換)之特定信號處理。記憶體部32係存儲由信號處理部31施以特定信號處理之像素資料。資料處理部33係進行將存儲於記憶體部32之像素資料以特定順序進行讀取，並輸出至晶片外之處理。
控制部34係基於自例如晶片外賦予之水平同步信號XHS、垂直同步信號XVS、及主時脈MCK等基準信號，進行上述驅動部、或信號處理部31、記憶體部32、及資料處理部33之周邊電路部之各動作之控制。此時，控制部34係一面使第1晶片20側之電路(像素陣列部21)、與第2晶片30側之電路(信號處理部31、記憶體部32、及資料處理部33)成為同步一面進行控制。
如上所述，由於第1晶片20與第2晶片30積層而成之固體攝像裝置10A係僅可形成像素陣列部31作為第1晶片20之大小(面積)者即可，故可減小第1晶片20之尺寸(面積)，進而減小晶片整體之尺寸。再者，由於可分別對第1晶片20應用適於製作像素40之製程，對第2晶片30應用適於製作電路之製程，故於製造固體攝像裝置10A時，亦有可謀求製 程最優化之優點。
又，藉由自第1晶片20側將類比像素信號向第2晶片30側傳輸，另一方面，使進行類比．數位處理之電路部分於同一基板(第2晶片30)內構成，且一面使第1晶片20側之電路與第2晶片30側之電路成為同步一面進行控制之構成，而可實現高速處理。另外，在採用於其他晶片間將像素信號作成數位資料而傳輸之構成之情形時，會產生因寄生電容等影響引起之時脈延遲，從而妨礙高速處理。
[2-2.電路構成]
圖2係顯示第1實施形態之固體攝像裝置10A之第1晶片20側之電路及第2晶片30側之電路之具體構成之電路圖。如先前所述，第1晶片20側之電路與第2晶片30側之電路之電性連接係經由圖1所示之通孔(VIA)231、232進行。
(第1晶片側之電路構成)
首先，對第1晶片20側之電路構成利用圖2進行說明。於第1晶片20側除了使單位像素40以列行狀配置而成之像素陣列部21以外，亦設置基於自第2晶片30側賦予之位址信號，對像素陣列部21之各像素40以列單位進行選擇之列選擇部25。再者，此處，雖採用將列選擇部25設置於第1晶片20側之構成，但亦可採用設置於第2晶片30側之構成。
如圖2所示，單位像素40包含作為光電轉換元件之例如光電二極體41。單位像素40除了光電二極體41以外，亦包含例如傳送電晶體(傳送閘極)42、重設電晶體43、放大電晶體44、及選擇電晶體45之4個電晶體。
此處，作為4個電晶體42~45，使用例如N通道電晶體。但，此處例示之傳送電晶體42、重設電晶體43、放大電晶體44、及選擇電晶體45之導電型之組合僅為一例，並非限於該等組合。即，可根據需要設定使用組合P通道電晶體。
對該單位像素40，自列選擇部25適當賦予驅動該像素40之驅動信號即傳送信號TRG、重設信號RST、及選擇信號SEL。即，分別將傳送信號TRG施加於傳送電晶體42之閘極電極，將重設信號RST施加於重設電晶體43之閘極電極，將選擇信號SEL施加於選擇電晶體45之閘極電極。
光電二極體41係使陽極電極連接於低電位側電源(例如接地)，並將受光之光(入射光)光電轉換為對應其光量之電荷量之光電荷(此處為光電子)，從而累積其光電荷。光電二極體41之陰極電極係經由傳送電晶體42而與放大電晶體44之閘極電極電性連接。與放大電晶體44之閘極電極電性連接之節點46稱為FD(Floating Diffusion/浮動擴散區域)部。
傳送電晶體42連接於光電二極體41之陰極電極與FD部46之間。對傳送電晶體42之閘極電極，自列選擇部25賦予高位準(例如VDD位準)之主動(以下記述為「高主動」)傳送信號TRG。響應該傳送信號TRG，傳送電晶體42成導通狀態，並將以光電二極體41進行光電轉換之光電荷傳送至FD部46。
重設電晶體43分別將汲極電極連接於像素電源VDD，將源極電極連接於FD部46。對重設電晶體43之閘極電極，自列選擇部25賦予高主動之重設信號RST。響應該重設信號RST，重設電晶體43成導通狀態，並藉由將FD部46之電荷丟棄至像素電源VDD使該FD部46重設。
放大電晶體44分別將閘極電極連接於FD部46，將汲極電極連接於像素電源VDD。然後，放大電晶體44將利用重設電晶體43重設後之FD部46之電位作為重設信號(重設位準)Vreset輸出。放大電晶體44進而將利用傳送電晶體42傳送信號電荷後之FD部46之電位作為光累積信號(信號位準)Vsig輸出。
選擇電晶體45例如分別將汲極電極連接於放大電晶體44之源極 電極，將源極電極連接於信號線26。對選擇電晶體45之閘極電極，自列選擇部25賦予高主動之選擇信號SEL。響應該選擇信號SEL，選擇電晶體45成導通狀態，並將以單位像素40作為選擇狀態而對信號線26讀取自放大電晶體44輸出之信號。
由上述可知，自單位像素40將重設後之FD部46之電位作為重設位準Vreset，接著，將傳送信號電荷後之FD部46之電位作為信號位準Vsig依次由信號線26進行讀取。因此，信號位準Vsig中亦包含重設位準Vreset之成分。
再者，此處，針對選擇電晶體45，雖設為連接於放大電晶體44之源極電極與信號線26之間之電路構成，但亦可採用連接於像素電源VDD與放大電晶體44之汲極電極之間之電路構成。
又，作為單位像素40並非限於包含上述4個電晶體之像素構成者。例如，亦可為包含於放大電晶體44中具有選擇電晶體45之功能之3個電晶體之像素構成，或於複數個光電轉換元件間(像素間)共用FD部46以後之電晶體之像素構成等，而不管其像素電路之構成。
(第2晶片側之電路構成)
接著，對第2晶片30側之電路構成利用圖2進行說明。於第2晶片30側，除先前所述之信號處理部31、記憶體部32、資料處理部33、及控制部34以外，亦設有電流源35、解碼器36、列解碼器37及介面(IF)部38等。
電流源35連接於自像素陣列部21之各像素40於每像素行讀取信號之各信號線26之各者。電流源35係例如包含以對信號線26供給一定之電流之方式，使閘極電位以一定電位進行旁通之MOS電晶體之所謂負載MOS電路之構成。包含該負載MOS電路之電流源35係藉由對選擇列之單位像素40之放大電晶體44供給恒定電流，而使該放大電晶體44作為源極隨耦器(source follower)而動作。
解碼器36係於控制部34之控制下對像素陣列部31之各像素40以列單位進行選擇時，對列選擇部25賦予指定其選擇列之位址之位址信號。列解碼器37係於控制部34之控制下，指定或對記憶體部32寫入像素資料時，或自記憶體部32讀取像素資料時之列位址。
信號處理部31至少包含對自像素陣列部21之各像素40通過信號線26讀取之類比像素信號進行數位化(AD轉換)之AD轉換器51，且對該類比像素信號以像素行單位並列進行信號處理(行並列AD)之構成。
信號處理部31進而包含生成於以AD轉換器51進行AD轉換時所用之參考電壓之參考電壓生成部52。參考電壓生成部52係生成隨著時間經過電壓值以階梯狀變化之所謂斜坡(RAMP)波形(傾斜狀之波形)之參考電壓。關於參考電壓生成部52，例如可利用DAC(數位-類比轉換)電路而構成。
AD轉換器51例如設置於像素陣列部21之每像素行，即每信號線26。即，AD轉換器51係配置僅像素陣列部21之像素行之數量而成之所謂行並列AD轉換器。且，AD轉換器51係生成例如於時間軸方向具有對應於像素信號之位準大小之大小(脈衝寬度)之脈衝信號，藉由計測該脈衝信號之脈衝寬度之期間之長度而進行AD轉換之處理。
更具體而言，如圖2所示，AD轉換器51係成為至少包含比較器(COMP)511及計數器512之構成。比較器511係將通過信號線26自像素陣列部21之各像素40讀取之類比像素信號(先前所述之信號位準Vsig及重設位準Vreset)設為比較輸入，將自參考電壓生成部52供給之斜坡波之參考電壓Vref設為基準輸入，從而比較兩個輸入。
接著，比較器511例如於參考電壓Vref大於像素信號時，輸出成為第1狀態(例如高位準)，於參考電壓Vref為像素信號以下時，輸出成為第2狀態(例如低位準)。該比較器511之輸出信號係成為具有與像素信號之位準大小對應之脈衝寬度之脈衝信號。
作為計數器512，例如使用遞增/遞減計數器。對計數器512，在與對比較器511開始供給參考電壓Vref之時序相同之時序賦予時脈CK。遞增/遞減計數器即計數器512係藉由與時脈CK同步進行遞減(DOWN)計數或遞增(UP)計數，而計測比較器51之輸出脈衝之脈衝寬度之期間，即自比較動作開始至比較動作結束之比較時間。進行該計測動作時，針對自單位像素40依次讀取之重設位準Vreset及信號位準Vsig，計數器512對重設位準Vreset進行遞減計數，對信號位準Vsig進行遞增計數。
藉由該遞減計數/遞增計數之動作，可取得信號位準Vsig與重設位準Vreset之差值。其結果，於AD轉換器51中，除AD轉換處理以外亦進行CDS(Correlated Double Sampling：相關雙取樣)處理。此處，所謂「CDS處理」係藉由取得信號位準Vsig與重設位準Vreset之差值，除去單位像素40之重設雜訊或放大電晶體44之臨限值不均等之像素固有之固定圖樣雜訊之處理。因此，計數器512之計數結果(計數值)成為對類比像素信號進行數位化後之數位值。
(信號處理部之構成之一例)
圖3係顯示第1實施形態之固體攝像裝置10A之信號處理部31之具體構成之一例之方塊圖。
本例之信號處理部31，除了AD轉換器51以外，亦包含資料閂鎖部53及並列-串列(以下簡稱為「並串」)轉換部54，且成為將以AD轉換器51數位化之像素資料管線傳送至記憶體部32之管線構成。此時，信號處理部31係進行於1水平期間內利用AD轉換器51之數位化處理，並進行將經數位化之像素資料於下一個1水平期間內向資料閂鎖部53傳送之處理。
另一方面，於記憶體部32設有行解碼器/感測放大器39作為其周邊電路。先前所述之列解碼器37(參照圖2)係對記憶體部32指定列位址，與此相對，行解碼器係對記憶體部32指定行解碼器。又，感測放大器 係將自記憶體部32通過位元線讀取之微弱電壓放大至可作為數位位準操作之位準。然後，通過行解碼器/感測放大器39讀取之像素資料經由資料處理部33及介面部38向第2晶片30之外部輸出。
再者，此處，雖以行並列之AD轉換器51為1個之情形為例舉例，但並非限於此，亦可採用設置2個以上AD轉換器51，且於該等2個以上AD轉換器51並列地進行數位化處理之構成。
該情形時，2個以上AD轉換器51係分開配置於像素陣列部21之信號線26之伸長方向即像素陣列部21之上下兩側。於設置2個以上AD轉換器51之情形時，對應於此，資料閂鎖部53、並串轉換部54、及記憶體部32等亦設置2個(2系統)以上。
如此，於採用設置例如2系統AD轉換器51等構成之固體攝像裝置中，以2個像素列為單位進行列掃描。然後，分別對一像素列之各像素之信號於像素陣列部21之上下方向之一側讀取，對另一像素列之各像素之信號於像素陣列部21之上下方向之另一側讀取，並以2個AD轉換器51並列地進行數位化處理。對以後之信號處理亦並列進行。其結果，與以1個像素列為單位進行列掃描之情形相比，可實現像素資料之高速讀取。
[2-3.電路動作]
接著，對上述構成之第1實施形態之固體攝像裝置10A之電路動作利用圖4之時序圖進行說明。
(高速讀取)
首先，藉由於滾動快門下進行之滾動讀取來自第1晶片20側之像素陣列部21之各像素40之像素信號，而以較幀速率快之讀取速度，例如240[fps]之讀取速度進行高速讀取。利用滾動讀取而讀取之類比像素信號係自第1晶片20通過通孔(VIA)231、232傳輸至第2晶片30側之信號處理部31。
接著，於信號處理部31中，利用AD轉換器51進行類比像素信號之數位化。然後，將以AD轉換器51數位化之像素資料管線傳送至記憶體部32，並保存於該記憶體部32。此時，於信號處理部31中，於1水平期間內進行利用AD轉換器51之數位化處理，並於下一個1水平期間內進行向記憶體部32之管線傳送。
將進行該數位化處理後之像素資料向記憶體部32傳送之速度係利用滾動讀取之讀取速度，即240[fps]。因此，信號處理部31係將以AD轉換器51數位化之像素資料以較幀速率快之速度(第1速度)向記憶體部傳送。
然而，於滾動快門下進行之滾動讀取中，如周知般，會產生於1畫面中曝光時序與每像素或每列(line)不同之失真(以下有時亦稱為「滾動失真」)。
相對於此，於本實施形態中，自各單位像素40以較幀速率快之高速讀取對像素信號進行讀取，且，將經數位化之像素資料以較幀速率快之第1速度高速傳送至記憶體部32而保存。如此，由於藉由將像素資料暫時保存至記憶體部32，可謀求像素資料之同時化，故可防止滾動失真之產生。
保存至記憶體部32之像素資料係經由行解碼器/感測放大器39，利用資料處理部33以較第1速度慢之第2速度，例如80[fps]之讀取速度進行讀取，且經由介面部38向第2晶片30外輸出。如此，藉由自記憶體部32進行以較第1速度慢之第2速度之像素資料之讀取(所謂低速讀取)，可實現使動作速度變慢之量的耗電化。
由圖4之時序圖可知，自記憶體部32之像素資料讀取係於曝光期間中進行。因此，於專利文獻1所揭示之先前技術中，由於採用將像素資料保存至記憶體部後進入待機狀態，並於其後開始攝影之構成，故無法進行即時之圖像攝影。相對於此，於本實施形態中，由於採用使 自記憶體部32之像素資料讀取於曝光期間中進行之構成，故可即時地讀取動畫、靜畫之像素資料。
又，作為記憶體部32，無論非揮發性、揮發性均可使用各種類型之記憶體。例如，藉由使自向記憶體部32寫入像素資料開始至利用資料處理部33讀取像素資料完成之前以20[fps]以上之速度進行，亦可使揮發性記憶體(例如DRAM)不再需要以50[msec]左右為必需之更新動作。
另一方面，於現在之CMOS影像感測器中，使AD轉換與資料輸出以數[μ sec]左右之管線傳送進行。DRAM之寫入速度係同等以下，即數[μ sec]以下。因此，於圖3所示之管線構成中，可進行自像素信號之讀取至記憶體部32之像素資料之寫入。
具體而言，於1水平期間(XHS)內實施AD轉換器51之數位化處理，且將其數位資料於下一個水平期間內向資料閂鎖部53傳送，並保存至該資料閂鎖部53。其後，以串轉換部54將並列信號轉換為串列信號，於利用列解碼器37之列位址指定及利用行解碼器/感測放大器39之行解碼器之行位址指定之下對記憶體部32寫入像素資料。即，藉由將像素資料並列地以AD轉換器51進行AD轉換並閂鎖至資料閂鎖部53之後，並列地寫入記憶體部32，從而實現管線傳送。再者，除了可於1水平期間內自資料閂鎖部53寫入記憶體部32之管線傳送之構成以外，亦可採用以資料閂鎖部53進行保存，並於下一個1水平期間將記憶體寫入與下一列之數位資料保存至資料閂鎖部53之管線傳送之技術。
(幀期間中之待機)
於本實施形態中，以更低耗電化為目的，採用自記憶體部32讀取像素資料時，將連接於各信號線26之電流源35之動作及信號處理部31之至少AD轉換器51之動作以例如垂直同步信號XVS單位予以停止之構成。此處，所謂「自記憶體部32讀取像素資料時」可為以管線傳送 將像素資料高速保存至記憶體部32後，亦可為曝光期間中。
因此，以低耗電化為目的，存在有於攝影(曝光)期間中切斷包含AD轉換器之類比前端電路之電源而成為待機狀態之先前技術(例如參照日本特開2006-81048號公報)。於該先前技術中，由於採用自像素信號之讀取結束至曝光開始之前成為待機狀態之構成，故無法高速驅動，又，因曝光時間導致停止期間變動，從而作為電源變動之抑制或低耗電化之效果亦較為有限。
相對於此，於本實施形態中，如圖4之時序圖所示，例如使240[fps]設為1垂直期間(垂直同步信號XVS相互間之期間)，並以4垂直期間作為1幀(1V=1/60[sec])之感測器動作而動作。然後，於像素信號之讀取後之3垂直期間，將於像素信號之讀取時使用之電流源35之動作及至少AD轉換器51之動作停止。
如此，藉由不依存於曝光期間，一面與垂直同步信號XVS同步(以垂直同步信號XVS單位)一面進行電路動作之停止而使電源設計變得容易。電流源35之動作及信號處理部31之至少AD轉換器51之動作之停止係於控制部34之控制下執行。
於本實施形態中，藉由於240[fps]之高速滾動讀取後重設(快門動作)單位像素40而開始曝光。曝光期間中可停止電流源35及AD轉換器51之各動作。因此，藉由將電流源35及AD轉換器51之各動作從自當前幀之記憶體部32讀取像素資料開始至自下一幀之單位像素40讀取像素信號開始為止之期間停止，可於其停止期間削減電流源35及AD轉換器51本來消耗之量的消耗電力。
電流源35之動作停止可藉由控制部34之控制下切斷(截斷)信號線26與電流源35之間之電流通路而執行。具體而言，例如如圖5所示，可藉由於信號線26與電流源35之間插入電晶體Q1，並利用低位準之控制信號使該電晶體Q1成為非導通狀態，從而停止電流源35之動作。
此處，於停止電流源35之動作時，不僅切斷信號線26與電流源35之間之電流通路，亦可對信號線26賦予固定電位。具體而言，例如如圖5所示，可藉由於信號線26與固定電位之間連接電晶體Q2，並使該電晶體Q2利用經過反相器INV之上述控制信號之反相控制信號成為導通狀態，從而對信號線26賦予固定電位。
如此，於停止電流源35之動作時對信號線26賦予固定電位之理由為消除由信號線26成為浮動狀態引起之對單位像素40之FD部46之影響。即，若信號線26成為浮動狀態，且例如信號線26之電位不穩定，則存在其電位之不穩定因由放大電晶體44之寄生電容引起之耦合而使FD部46之電位變動之情形。為消除此對FD部46之影響，而對信號線26賦予固定電位。
又，依據設定曝光時間而定，而有快門動作跨及最初之垂直期間(1XVS)與下一個垂直期間(2XVS)之情形。於如此情形時，可以於快門動作後停止電流源35之動作之方式進行控制。如此，藉由使電流源35之動作停止於快門動作後進行，可防止電流源35之待機動作之影響，即可防止電源電位之不穩定或信號線26之電位不穩定。再者，若快門開始係在下一個垂直期間(2XVS)以後，則不存在電流源35之待機動作之影響。
(向記憶體部之資料保存及自記憶體部之資料輸出)
接著，利用圖6對自資料閂鎖部53向記憶體部32保存資料，且自記憶體部32輸出資料之動作進行說明。再者，於圖6中，以設置2系統之AD轉換器31、與伴隨其之電路部分，即資料閂鎖部53(531、532)或記憶體部32(321、322)等電路部分之情形為例舉例。但，可以說於1系統之情形亦基本相同。
將AD轉換後之像素資料閂鎖至資料閂鎖部53。對該經閂鎖之資料，利用並串轉換部54以例如128本單位於行解碼器高速緩衝存取16 kbit大小。接著，利用感測放大器將資料保存至記憶體部32。於圖6中，針對記憶體部32雖設定為4組構成，但此僅為一例，亦可以可將像素資料以水平像素單位保存之方式決定組數。
於本實施形態中，由於採用與滾動讀取並行地於各記憶體部之位元進行資料寫入之管線構成，故可使自資料閂鎖部53向記憶體部32之資料保存於1垂直期間完成。向記憶體部32之資料寫入結束後，如上所述般停止電流源35及AD轉換器51之各動作，並開始自記憶體部32之資料讀取。
關於自記憶體部32之資料讀取，係於曝光期間中之3垂直期間(本例中為80[fps])，一方面利用多工器55(551，552)及資料處理部33進行資料之重新排列或合成，並自介面部38輸出。向記憶體部32之資料寫入時，由於不自記憶體部32輸出資料，故可利用使介面部38之輸出固定等技術謀求消耗電力之削減。具體而言，例如可藉由停止對介面部38之輸出部賦予時脈而謀求低耗電化。
(信號處理部之構成之其他例)
圖7係顯示第1實施形態之固體攝像裝置之信號處理部之具體構成之其他例之方塊圖。
本例之信號處理部31係成為除AD轉換器51、資料閂鎖部53及並串轉換部54以外，亦包含資料壓縮部56，且將以AD轉換器51數位化之像素資料管線傳送至記憶體部32之管線構成。此時，信號處理部31係於1水平期間內進行利用AD轉換器51之數位化處理，並將經數位化之像素資料於下一個1水平期間內向資料閂鎖部53傳送。
資料壓縮部56例如設置於資料閂鎖部53與並串轉換部54之間，且對自資料閂鎖部53輸出之像素資料進行壓縮，並供給至並串轉換部54。作為資料壓縮部56之壓縮方式，例如可例示DPCM(differential pulse-code modulation：差分脈衝碼壓縮)。
如此，藉由於資料閂鎖部53與記憶體部32之間設置資料壓縮部56，且以該資料壓縮部56進行資料壓縮後存儲於記憶體部32，可減少記憶體部32之記憶體容量。然後，藉由記憶體部32之容量減少，可謀求搭載有信號處理部31之第2晶片30之佈局面積之削減。
[2-4.積層晶片之佈局]
此處，如先前所述，對採用設置複數系統，例如2系統之AD轉換器51及與伴隨其之電路部分，且對2個像素列之各像素信號並列地進行信號處理之構成之情形之積層晶片，即第1晶片20與第2晶片30積層而成之晶片之佈局予以考慮。
於採用設置例如2系統之AD轉換器51及伴隨其之電路部分之構成之情形時，2個像素列之各像素信號係於像素陣列部21之信號線26之伸長方向之兩側，即像素陣列部21之上下兩側進行讀取。
因此，如專利文獻1所揭示之先前技術，採用於與像素陣列部相同基板(晶片)上配置記憶體部之構成之情形時，將AD轉換器等配置於像素陣列部之上下，伴隨於此，有必要將記憶體部分割為上下。該情形時，作為記憶體部之輸出部之佈局距離，必須為(像素陣列部上下方向之尺寸+記憶體部上下方向之尺寸)左右之距離，而由於資料輸出部之佈局配置成為其他構成故導致晶片尺寸變大。又，於LVDS(low voltage differential signaling：低電壓差動信號)等之時脈同步方式中，需要具有其他系統之時脈，且與信號處理晶片之通道數之增加有關聯。
對此，於本實施形態中，採用使形成有像素陣列部21之第1晶片20、及形成有包含AD轉換器51之信號處理部31、記憶體部32、資料處理部33及控制部34之第2晶片30積層而成之積層晶片之構成。藉此，如圖8所示，可於第2晶片30之上下兩側(亦可稱為像素陣列部21之上下兩側)配置AD轉換器511、512，且伴隨於此，於AD轉換器511、512間鄰接配置記憶體部321、322。
如此，藉由可鄰接配置記憶體部321、322，可一致地構成記憶體部321、322之資料輸出部(資料輸出路徑)。藉此，由於可將資料通過相同輸出部輸出，且時脈同步信號為1組即可，故可防止後段信號處理晶片之通道數增加。因此，控制部34係設置於記憶體部321與記憶體部322之間等之空出區域。
於上述佈局例中，雖以採用設置2系統之AD轉換器51及伴隨其之電路部分之構成之情形為例舉例說明，但於採用設置3系統以上，提高來自像素陣列部21之像素信號之並列讀取度之構成之情形可謂亦相同。例如，以下對採用設置4系統之AD轉換器51及伴隨其之電路部分之構成之情形之佈局例進行說明。
圖9係顯示採用設置4系統之AD轉換器51及伴隨其之電路部分之構成之情形之積層晶片之佈局例1之佈局圖。於本佈局例1中，於像素陣列部21之上下方向之中央部亦設置2系統通孔(VIA)，且將4個像素列之各像素之信號通過像素陣列部21之上下兩側之2系統之通孔231、232、及中央部之2系統之通孔233、234同時由第2晶片30側讀取。
然後，於第2晶片30側，於各通孔231~234之附近，配置4個AD轉換器511~514。又，於AD轉換器511與AD轉換器513之間配置記憶體部321、323，於AD轉換器512與AD轉換器514之間鄰接配置記憶體部322、324。如此，於採用設置4系統之AD轉換器51及伴隨其之電路部分之構成之情形時，亦可分別鄰接配置記憶體部321、323及記憶體部322、324。其結果，於本佈局例1中，亦可獲得與圖8之佈局例之情形相同之作用、效果。
圖10係顯示採用設置4系統之AD轉換器51及伴隨其之電路部分之構成之情形之積層晶片之佈局例2之佈局圖。於本佈局例2中，係與圖8之佈局例之情形同樣地，於像素陣列部21之上下兩側設置2系統之通孔231、232之構成。
於第2晶片30側，於一側之通孔231附近鄰接配置2個AD轉換器511、513，於另一側之通孔232附近鄰接配置2個AD轉換器512、514。然後，於AD轉換器513與AD轉換器514之間，鄰接配置對應於AD轉換器511、513之記憶體部3213與對應於AD轉換器512、514之記憶體部3224。於本佈局例2之情形時，亦可鄰接配置記憶體部3213與記憶體部3224。其結果，於本佈局例2中，亦可獲得與圖8之佈局例之情形相同之作用、效果。
[2-5.第1實施形態之作用、效果]
根據以上說明之第1實施形態之固體攝像裝置10A，可獲得如下之作用、效果。即，藉由於搭載記憶體部32，進行對於該記憶體部32之高速傳送、及進行自記憶體部32讀取像素資料時利用將電流源35及AD轉換器51之動作停止之間歇驅動之低速讀取，可以更低消耗電力實現像素資料之高速讀取。又，於信號處理部31中，藉由不僅停止AD轉換器51，亦停止其他電路部分之動作，可謀求進一步之低耗電化。
又，藉由使資料處理部33之讀取速度，即資料之輸出率較向記憶體部32之像素資料之傳送速度慢，可削減介面部38之通道，或可將後段之信號處理區塊(例如DSP)之處理速度設定為低速。藉此，可有助於包含後段之信號處理區塊之系統整體之低耗電化。
又，由於藉由將第1晶片20與第2晶片30連接於積層晶片，並於控制部34之控制下使第1晶片20側之電路與第2晶片30側之電路成為同步，可將AD轉換後之資料管線傳送至記憶體部32，故同步設計變得容易。
又，由於在曝光期間中自記憶體部32讀取像素資料，故與採用於將資料保存至記憶體部後進入待機狀態，隨後開始攝影之構成之先前技術相比，可即時讀取動畫、靜畫之像素資料。因此，可實現即時攝像。
又，由於在採用於資料閂鎖部53與記憶體部32之間設置資料壓縮部56，且以該資料壓縮部56進行資料壓縮後存儲於記憶體部32之構成之情形時，可減少記憶體部32之記憶體容量，故可謀求第2晶片30之佈局面積之削減。
又，藉由設置2系統以上AD轉換器51及伴隨其之電路部分，且將AD轉換後之資料管線傳送至記憶體部32，而有可進一步改善滾動失真之優點。
<3.第2實施形態之固體攝像裝置>
接著，對本發明之第2實施形態之固體攝像裝置進行說明。此處，亦與第1實施形態同樣地，作為第2實施形態之固體攝像裝置，以CMOS影像感測器之情形為例舉例說明。但，並非限於向CMOS影像感測器之應用者。
[3-1.系統構成]
第2實施形態之固體攝像裝置亦與第1實施形態之固體攝像裝置同樣地，係使第1晶片20與第2晶片30積層而成之積層構造。而且，係於第1晶片20側形成像素陣列部(像素部)21，於第2晶片側30形成包含AD轉換器51之信號處理部31、記憶體部32、資料處理部33及控制部34等電路部分之構成。
[3-2.電路構成]
圖11係顯示第2實施形態之固體攝像裝置之第1晶片側之電路之具體構成之電路圖，圖12係顯示第2實施形態之固體攝像裝置之第2晶片側之電路之具體構成之電路圖。
本實施形態之固體攝像裝置10B係採用以像素陣列部21之特定數量之像素40為組(單位)，且於每個該組自各像素40讀取像素信號，並將該讀取之像素信號以組單位並列進行包含AD轉換之信號處理之構成。即，第1實施形態之固體攝像裝置10A係將像素信號以像素行單位 並列地進行AD轉換之行並列AD轉換方式，相對於此，第2實施形態之固體攝像裝置10B係以特定數量像素之組單位並列進行AD轉換之像素並列AD轉換方式。
於將特定數量之像素設為組(1單位)時，作為一例，可認為將屬於相同像素列之相互鄰接之複數個像素設為1單位，或將於上下左右鄰接之複數個像素設為1單位等。又，並非限於以複數個像素為1單位而以組單位讀取像素信號之構成，畢竟，亦可採用以像素各單位讀取像素信號之構成。
於本實施形態之構成中，連接第1晶片20側之像素陣列部21、第2晶片30側之信號處理部31之通孔(VIA)23必須為組單位或像素單位。為使該晶片間電性連接之通孔23可藉周知之配線間接合技術實現。然後，以組單位或像素單位讀取之像素信號係通過以組單位或像素單位設置之通孔23而自第1晶片20側傳輸至第2晶片30側。
(第1晶片側之電路構成)
由於採用像素並列AD轉換之構成，故於第1晶片20側，如圖11所示，除像素陣列部21及列選擇部25以外，亦設置行選擇部27。行選擇部27係基於自第2晶片30側賦予之位址信號，對像素陣列部21之各像素40於像素行之排列方向(列方向)以組單位(或像素單位)進行選擇。再者，此處，雖採用將列選擇部25及行選擇部27設置於第1晶片20側之構成，但亦可採用設置於第2晶片30側之構成。
又，單位像素40係成為除傳送電晶體42、重設電晶體43及放大電晶體44以外，亦包含2個選擇電晶體45、47之構成。2個選擇電晶體45、47係相對放大電晶體44共同串聯連接。一選擇電晶體45係由自列選擇部25賦予之列選擇信號VSEL而驅動。另一選擇電晶體47係由自行選擇部27賦予之行選擇信號HSEL而驅動。
再者，由於在列選擇部25及行選擇部27之驅動下以組單位進行選 擇掃描，且將組內之複數個像素之信號通過1個通孔23傳輸至第2晶片30側之原因，故自組內之複數個像素以特定順序讀取像素信號。然後，於第2晶片30側，將於特定數量之像素之每組讀取之類比像素信號針對該組內之複數個像素以特定順序(像素信號之讀取順序)進行信號處理。
(第2晶片側之電路構成)
將單位像素40以特定數量為單位進行組化，並對每組設置通孔23，對應於此，於第2晶片30上，如圖12所示，配線連接於通孔23之信號線26。於該信號線26上連接電流源35，且聯接AD轉換器51，進而連接記憶體部32。
即，將包含信號線26、電流源35、AD轉換器51及記憶體部32等之信號處理部31以將特定數量之像素作為單位之組單位進行設置。作為記憶體部32，雖可例示DRAM，但並非特別限定者。即，與第1實施形態之情形同樣地，記憶體部32可為揮發性記憶體，亦可為非揮發性記憶體。
於採用先前所述之行並列AD轉換方式之第1實施形態之固體攝像裝置10A中，於水平期間(XHS)中進行AD轉換且資料輸出。於以更高速之幀速率讀取資料時，有必要增加同時進行AD轉換之像素數。為增加同時進行AD轉換之像素數，必須不為行並列，而是像素並列(複數像素單位)之AD轉換處理。
由於若可以像素並列AD轉換使讀取速度高速化，則可以該部分延長AD轉換器51之停止期間，故可實現更低耗電化。作為一例，藉由以960[fps]之讀取速度進行感測器讀取(像素信號之讀取)，且使自記憶體部32之資料輸出以64[fps]之速度進行，可將AD轉換器51之動作期間設為資料輸出期間之1/10以下。
[3-3.電路動作]
接著，對上述構成之第2實施形態之固體攝像裝置10B之電路動作利用圖13之時序圖進行說明。
為進行960[fps]之讀取速度之像素信號之讀取，例如對像素陣列部21之各像素40，以250像素左右例如16×16像素設為1單位(組)。若將AD轉換器51之AD轉換時間設為4[μ sec]，則可對250像素之像素信號以1[msec]以下之時間進行讀取。惟此處所例示之數值為一例，且並非限定於該等數值。
以16×16像素為1單位之像素單元(組)係根據利用自列選擇部25賦予之列選擇信號VSEL及自行選擇部27賦予之行選擇信號HSEL之位址指定而進行選擇。然後，將自藉由列選擇信號VSEL及行選擇信號HSEL選擇之像素單元內之某1個像素讀取之類比像素信號以AD轉換器51進行AD轉換。
於進行AD轉換時，藉由計數器512之對於重設位準Vreset之遞減計數、對於信號位準Vsig之遞增計數而進行CDS處理。該CDS處理後之像素資料係於利用列解碼器37之列位址之指定及利用行解碼器/感測放大器39之行解碼器之行位址之指定之下被寫入記憶體部32。
列選擇部25及行選擇部27係以像素單元(組)之單位進行選擇掃描，另一方面，對經選擇之像素單元內之複數個像素，以像素單元之單位按特定順序並列進行像素之選擇掃描。作為像素單元內之像素選擇，可例示利用光柵掃描方式之選擇。
其後，針對像素單元內之剩餘像素，由列選擇信號VSEL及行選擇信號HSEL，以光柵掃描方式進行像素選擇與AD轉換，且將CDS處理後之像素資料存儲於記憶體部32。針對存儲於記憶體部32之資料，藉由通過行解碼器/感測放大器39進行讀取，可以低速進行資料輸出(讀取)。
然後，與第1實施形態之固體攝像裝置10A同樣地，於自記憶體部 32讀取像素資料時，進行將電流源35之動作及信號處理部31之至少AD轉換器51之動作停止之控制。此處，於本實施形態之固體攝像裝置10B中，由於採用像素並列AD轉換方式，故可將像素信號之讀取速度高速化。藉此，由於可延長AD轉換器51之停止期間，故可謀求更低耗電化。
[3-4.積層晶片之佈局]
圖14係顯示第2實施形態之固體攝像裝置10B之積層晶片之佈局例之佈局圖。
如圖14所示，於第1晶片20中，像素陣列部21係以列行狀2維排列以特定數量之像素為1單位之像素單元(組)，且於每像素單元形成通孔23之構成。另一方面，於第2晶片30中，信號處理部31係使包含AD轉換器51及記憶體部32等之電路部(圖中為像素AD單位)與像素陣列部21之像素單元對應而設置，且對每像素AD單位以與像素單元對應而形成通孔23之構成。
再者，於圖11中，雖以採用將列選擇部25及行選擇部27設置於第1晶片20側之構成之情形為例舉例，但如圖14之佈局例所示，亦可採用作為周邊電路(HSEL、VSEL)而設置於第2晶片30側之構成。採用如此之構成者具有可將第1晶片20之更多面積作為像素陣列部21之區域而使用之優點。
[3-5.第2實施形態之作用、效果]
根據以上說明之第2實施形態之固體攝像裝置10B，基本上除第1實施形態之固體攝像裝置10A之先前所述之作用、效果以外，亦可獲得如下之作用、效果。即，由於藉由像素並列AD轉換方式可使像素信號之讀取速度高速化，故可延長AD轉換器51之停止期間。因此，與行並列AD轉換方式之第1實施形態之固體攝像裝置10A相比可謀求進一步之低耗電化。
<4.第3實施形態之固體攝像裝置>
接著，對本發明之第3實施形態之固體攝像裝置予以說明。此處亦與第1、第2實施形態同樣地，作為第3實施形態之固體攝像裝置，以CMOS影像感測器之情形為例舉例說明。但，並非限於向CMOS影像感測器之應用。
[4-1.系統構成]
第3實施形態之固體攝像裝置亦與第1、第2實施形態之固體攝像裝置同樣地，係使第1晶片20與第2晶片30積層而成之積層構造。而且，係於第1晶片20側形成像素陣列部(像素部)21，於第2晶片側30形成包含AD轉換器51之信號處理部31、記憶體部32、資料處理部33及控制部34等電路部分之構成。
[4-2.電路構成]
圖15係顯示第3實施形態之固體攝像裝置之第1晶片側之電路之具體構成之電路圖，圖16係顯示第3實施形態之固體攝像裝置之第2晶片側之電路之具體構成之電路圖。
本實施形態之固體攝像裝置10C亦與第2實施形態之固體攝像裝置10B同樣地，採用像素並列AD轉換方式。即，本實施形態之固體攝像裝置10C係成為以像素陣列部21之特定數量之像素40為組，且對每該組自各像素40讀取像素信號，並將該讀取之像素信號以組單位並列進行包含AD轉換之信號處理之構成。
但，本實施形態之固體攝像裝置10C於以下方面與第2實施形態之固體攝像裝置10B不同。即，於第2實施形態之固體攝像裝置10B中，採用於信號處理部31內與AD轉換器51一起設置記憶體部32之構成，亦即，使AD轉換器51與記憶體部32混載而成之構成。對此，於本實施形態之固體攝像裝置10C中，採用將記憶體部32設置於信號處理部31外之構成。
關於以特定數量為單位之單位像素40之組化，係與第2實施形態 之情形相同，作為一例，可認為將屬於相同像素列之相互鄰接之複數個像素設為1單位，或將於上下左右鄰接之複數個像素設為1單位等。又，並非限於以複數個像素為1單位而以組單位讀取像素信號之構成，畢竟，亦可採用以像素各單位讀取像素信號之構成。
於本實施形態之構成中，連接第1晶片20側之像素陣列部21、第2晶片30側之信號處理部31之通孔(VIA)23必須為組單位或像素單位。為使該晶片間電性連接之通孔23可藉周知之配線間接合技術實現。然後，以組單位或像素單位讀取之像素信號通過以組單位或像素單位設置之通孔23而自第1晶片20側傳輸至第2晶片30側。
(第1晶片側之電路構成)
關於第1晶片20側之構成，基本上與第2實施形態之情形相同。即，由於採用像素並列AD轉換之構成，故於第1晶片20側，如圖15所示，除像素陣列部21及列選擇部25以外，亦設置對像素陣列部21之各像素40於列方向以組單位(或像素單位)進行選擇之行選擇部27。再者，針對列選擇部25及行選擇部27亦可採用設置於第2晶片30側之構成。
(第2晶片側之電路構成)
將單位像素40以特定數量為單位進行組化，並對每組設置通孔23，對應於此，於第2晶片30上，如圖16所示，配線連接於通孔23之信號線26。於該信號線26上連接電流源35。進而於每信號線26設置信號處理部31。
關於信號處理部31，第2實施形態之情形係成為使AD轉換器51與記憶體部32混載之構成，與此相對，本實施形態之情形係不包含記憶體部32之構成。即，於本實施形態中，採用將記憶體部32設置於信號處理部31之外部之構成。
AD轉換器51係成為包含比較器(COMP)511、Nbit(N為2以上之整 數)之計數器512、及閂鎖部513之構成。於該AD轉換器51中，閂鎖部513包含計數器512之Nbit大小之單位電路(閂鎖電路)，且藉由比較器511及計數器512之作用進行AD轉換，並對根據計數器512之遞增/遞減之計數動作而經CDS之1像素大小之數位資料(像素資料)進行閂鎖。
再者，作為列解碼器37，設置有對信號處理部31內之閂鎖部513進行選擇之列解碼器371、對記憶體部32之各單元以列單位進行選擇之列解碼器372。
[4-3.電路動作]
接著，對上述構成之第3實施形態之固體攝像裝置10C之電路動作予以說明。
關於藉由以列選擇信號VSEL及行選擇信號HSEL進行位址指定而選擇之像素單元內之1像素，將其像素信號以AD轉換器51進行AD轉換，且將根據計數器512之遞增/遞減之計數動作進行CDS處理而獲得之數位資料閂鎖至閂鎖部513。然後，將閂鎖於閂鎖部513之數位資料藉由以自列解碼器371賦予之選擇信號RSEL進行選擇，從而以行解碼器/感測放大器39之感測放大器依次進行讀取。其後，藉由使經由資料閂鎖部53而寫入記憶體部32這個動作以複數個像素同時進行，從而進行管線動作。
如此，以光柵掃描方式進行像素選擇與AD轉換之動作，且進行將以計數器512之CDS處理後之數位資料經由閂鎖部513及行解碼器/感測放大器39之感測放大器寫入記憶體部32之動作。
且，不以1像素單位進行AD轉換，而藉由配置複數AD轉換器，以自2像素以上之複數像素同時讀取信號，亦可提高讀取速度。
再者，針對閂鎖部513，於對單位電路(閂鎖電路)配置計數器512之Nbit大小較為困難之情形時，亦可以少於Nbit之數bit單位對單位電路進行配置，且以該bit單位由選擇信號RSEL進行選擇後，以行解碼器 /感測放大器39之感測放大器進行讀取，並寫入記憶體部32。藉此，可形成更少像素數之像素單元，獲得讀取速度高速化之優點。
針對存儲於記憶體部32之資料，藉由通過資料閂鎖部53及行解碼器/感測放大器39進行讀取，可以低速進行資料輸出(讀取)。
然後，與第1、第2實施形態之固體攝像裝置10A、10B同樣地，於自記憶體部32讀取像素資料時，進行將電流源35之動作及信號處理部31之至少AD轉換器51之動作停止之控制。此處，本實施形態之固體攝像裝置10C亦與第2實施形態之固體攝像裝置10B同樣地，由於採用像素並列AD轉換方式，故可使像素信號之讀取速度高速化。藉此，由於可延長AD轉換器51之停止期間，故可謀求更低耗電化。
[4-4.積層晶片之佈局]
圖17係顯示第3實施形態之固體攝像裝置10C之積層晶片之佈局之一例之佈局圖。
如圖17所示，於第1晶片20中，像素陣列部21係以列行狀2維排列以特定數量之像素為1單位之像素單元(組)，且於每像素單元形成通孔23。另一方面，於第2晶片30中，包含AD轉換器51等之電路部(圖中為像素AD單位)係與像素陣列部21之像素單元對應而設置，且對每像素AD單位與像素單元對應而形成通孔23，進而，記憶體部32係設置於信號處理部31之形成區域外。
再者，於圖15中，雖以採用將列選擇部25及行選擇部27設置於第1晶片20側之構成之情形為例舉例，但如圖17之佈局例所示，亦可採用作為周邊電路(HSEL、VSEL)而設置於第2晶片30側之構成。採用如此之構成者具有可將第1晶片20之更多面積作為像素陣列部21之區域而使用之優點。
圖18係顯示第3實施形態之固體攝像裝置10C之積層晶片之佈局之其他例之佈局圖。
於上述佈局例中，採用使第1晶片20及第2晶片30之2個晶片積層而成之2層積層構造，相對於此，於本佈局例中，採用使第1晶片20、第2晶片30、及第3晶片60之3個晶片積層而成之3層積層構造。但，並非限於3層積層構造，亦可設為4層以上之積層構造。
如圖18所示，本佈局例係於第1晶片20配置像素陣列部21，於第2晶片30配置包含AD轉換器51等之電路部(圖中為像素AD單位)，於第3晶片60配置記憶體部32，且將例如第2晶片30設置於中間積層而成之構造。再者，第1晶片20、第2晶片30、及第3晶片60之積層順序雖為任意，但將搭載有包含控制部35之周邊電路之第2晶片30設置於中間時，由於成為控制部35之控制對象的第1、第3晶片20、60位於第2晶片30之正上方、正下方，故較佳。
如本佈局例所示，藉由採用在與設置包含AD轉換器51等之電路部，或包含控制部35之周邊電路之第2晶片30不同之晶片，即第3晶片60上設置記憶體部32之構成，與在第2晶片30設置記憶體部32之佈局例相比，可縮小晶片面積。關於該點自圖17與圖18之對比即可明瞭。該情形時，考慮將搭載有包含AD轉換器51等之電路部等之第2晶片30、與搭載有記憶體部32等之第3晶片60之間以通孔(VIA2)連接之構成。為使該晶片間電性連接之通孔(VIA1/VIA2)可藉周知之配線間接合技術實現。
[4-5.第3實施形態之作用、效果]
根據以上說明之第3實施形態之固體攝像裝置10C，與第2實施形態之固體攝像裝置10B同樣地，由於為像素並列AD轉換方式且可使像素信號之讀取速度高速化，故可延長AD轉換器51之停止期間。因此，與行並列AD轉換方式之第1實施形態之固體攝像裝置10A相比可謀求進一步之低耗電化。
又，於本實施形態之固體攝像裝置10C中，並非為如第2實施形態 之固體攝像裝置10B般將AD轉換器51與記憶體部32混載於信號處理部31內之形態，而採用將記憶體部32設置於信號處理部31之外部之構成。藉此，本實施形態之固體攝像裝置10C成為於DRAM等類比電路與記憶體部32之井分離等較為困難之情形亦可對應者。
<5.其他構成例>
於上述各實施形態，雖以應用於積層構造之固體攝像裝置之情形為例舉例說明，但本發明之技術並非限於向積層構造之固體攝像裝置之應用。即，於自記憶體部32讀取像素資料時，進行利用將電流源35之動作及信號處理部31之至少AD轉換器51之動作停止之間歇驅動之低速讀取之技術對於使像素陣列部21與其周邊電路配置於同一基板(晶片)上而成之所謂平置構造之固體攝像裝置亦可適用。
但，於第2、第3實施形態之固體攝像裝置中，由於為像素並列AD轉換方式，故為積層構造之固體攝像裝置者，由於可採用使像素陣列部21之像素單元、與信號處理部31之像素AD單位經由通孔23而直接連接之連接構造，故較佳。
<6.電子機器>
應用本發明之技術之固體攝像裝置可於數位靜態相機或攝錄影機等攝像裝置，或行動電話等之具有攝像功能之攜帶式終端裝置，或於圖像讀出部使用固體攝像裝置之影印機等電子機器全體中作為其攝像部(圖像取得部)而使用。再者，亦存在將搭載於電子機器之上述模組狀之形態、即相機模組設為攝像裝置之情形。
[攝像裝置]
圖19係顯示本發明之電子機器之一例即攝像裝置(相機裝置)之構成例之方塊圖。
如圖19所示，本發明之攝像裝置100包含具有透鏡群101等之光學系、攝像元件102、相機信號處理部即DSP電路103、幀記憶體104、顯 示裝置105、記錄裝置106、操作系107、及電源系108等。而且，係DSP電路103、幀記憶體104、顯示裝置105、記錄裝置106、操作系107、及電源系108經由匯流線109相互連接而成之構成。
透鏡群101係引入來自被攝體之入射光(像光)而成像於攝像元件102之攝像面上。攝像元件102係將利用透鏡群101而成像於攝像面上之入射光之光量以像素單位轉換為電性信號而作為像素信號輸出。
顯示裝置105包含液晶顯示裝置或有機EL(electro luminescence：電致發光)顯示裝置等之面板型顯示裝置，且顯示以攝像元件102攝像之動畫或靜畫。記錄裝置106係將以攝像元件102攝像之動畫或靜畫記錄於記憶卡或錄影帶或DVD(Digital Versatile Disk：數位多功能光碟)等記錄媒體。
操作系107係於使用者之操作下對本攝像裝置100所具有之各種功能發出操作指令。電源系108係將成為DSP電路103、幀記憶體104、顯示裝置105、記錄裝置106、及操作系107之動作電源之各種電源對該等供給對象適當進行供給。
如此之攝像裝置100係應用於攝錄影機或數位靜態相機，進而應用於向行動電話等之移動機器之相機模組。而且，於該攝像裝置100中，作為攝像元件102，可使用以更低消耗電力實現像素資料之高速讀取之先前所述之各實施形態之固體攝像裝置。藉此，可大有助於攝像裝置100之低耗電化。
<7.本發明之構成>
再者，本發明亦可採用以下構成。
[1]一種固體攝像裝置，其包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送； 記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
[2]如上述[1]之固體攝像裝置，其中控制部係將電流源之動作及AD轉換器之動作以垂直同步信號單位停止。
[3]如上述[1]或[2]之固體攝像裝置，其中信號處理部、記憶體部、資料處理部、及控制部係形成於與形成有像素陣列部之晶片不同之至少1個晶片；且成為形成有像素陣列部之晶片與其他至少1個晶片積層而成之構造。
[3A]如上述[3]之固體攝像裝置，其中像素陣列部係形成於第1晶片；信號處理部、記憶體部、資料處理部及控制部係形成於第2晶片；且成為第1晶片與第2晶片積層而成之構造。
[3B]如上述[3]之固體攝像裝置，其中像素陣列部係形成於第1晶片；信號處理部及控制部係形成於第2晶片；記憶體部及資料處理部係形成於第3晶片；且成為第1晶片與第2晶片與第3晶片積層而成之構造。
[4]如上述[3]之固體攝像裝置，其中控制部係一面將形成有像素陣列部之晶片側之電路、與其他至少1個晶片側之電路同步一面進行控制。
[5]如上述[1]至[4]中任一項之固體攝像裝置，其中信號處理部係 對依每像素列自像素陣列部之各像素讀取之類比像素信號，以像素行單位並列進行信號處理。
[6]如上述[5]之固體攝像裝置，其中信號處理部包含：資料閂鎖部，其將經AD轉換器予以數位化之像素資料進行閂鎖；及並列-串列轉換部，其係將自資料閂鎖部輸出之像素資料由並列資料轉換為串列資料；且將經AD轉換器予以數位化之像素資料管線傳送至記憶體部。
[7A]如上述[6]之固體攝像裝置，其中信號處理部係於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內傳送至資料閂鎖部。
[7B]如上述[6]之固體攝像裝置，其中信號處理部係於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內經由資料閂鎖部及行解碼器而傳送至資料閂鎖部。
[8]如上述[5]之固體攝像裝置，其中信號處理部包含：資料閂鎖部，其將經AD轉換器予以數位化之像素資料進行閂鎖；資料壓縮部，其將自資料閂鎖部輸出之像素資料進行壓縮；及並列-串列轉換部，其將自資料壓縮部輸出之像素資料由並列資料轉換為串列資料；且將以AD轉換器數位化之像素資料管線傳送至記憶體部。
[9A]如上述[8]之固體攝像裝置，其中信號處理部係於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內傳送至資料閂鎖部。
[9B]如上述[8]之固體攝像裝置，其中信號處理部係於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內經由資料閂鎖部及行解碼器而傳送至記憶體部。
[10]如上述[5]至[9]中任一項之固體攝像裝置，其中信號處理部包含2個以上之AD轉換器，且於該等2個以上之AD轉換器中並列進行數位化之信號處理。
[11]如上述[10]之固體攝像裝置，其中2個以上AD轉換器係分開配置於像素陣列部之信號線之伸長方向之兩側。
[12]如上述[1]至[4]中任一項之固體攝像裝置，其中連接於信號線之電流源、信號處理部、及記憶體部係以特定數量之像素為單位而依每該單位設置；且信號處理部係對依特定數量之像素的每單位自像素陣列部之各像素讀取之類比像素信號以該單位並列進行信號處理。
[13]如上述[12]之固體攝像裝置，其中信號處理部係將依特定數量之像素之每單位讀取之類比像素信號針對該單位內之複數個像素以特定順序進行信號處理。
[14]如上述[1]至[13]中任一項之固體攝像裝置，其中資料處理部係包含對記憶體部指定行位址之解碼器、及讀取經指定之位址之像素資料之感測放大器；且通過感測放大器及解碼器自記憶體部讀取像素資料。
[15]如上述[1]至[14]中任一項之固體攝像裝置，其中資料處理部係於曝光期間中自記憶體部讀取像素資料。
[16]如上述[1]至[15]中任一項之固體攝像裝置，其中控制部係於將連接於信號線之電流源之動作停止時，切斷信號線與電流源之間之電流通路。
[17]如上述[16]之固體攝像裝置，其中控制部係於切斷信號線與電流源之間之電流通路時對信號線賦予固定電位。
[18]一種固體攝像裝置，其係積層包含形成有像素陣列部之晶片之複數個晶片而成；且使下述各構件形成於與形成有像素陣列部之晶 片不同之至少1個晶片上：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送，記憶體部，其保持自信號處理部傳送之像素資料，資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料之；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
[18A]如上述[18]之固體攝像裝置，其係使第1晶片與第2晶片積層而成；且於第1晶片形成像素陣列部；於第2晶片形成信號處理部、記憶體部、資料處理部、及控制部。
[18B]如上述[18]之固體攝像裝置，其係積層第1晶片與第2晶片與第3晶片而成；且於第1晶片形成像素陣列部；於第2晶片形成信號處理部、資料處理部及控制部；於第3晶片形成記憶體部。
[19]一種固體攝像裝置之驅動方法，其中該固體攝像裝置包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送，記憶體部，其保持自信號處理部傳送之像素資料，及資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；該驅動方法係於固體攝像裝置驅動時，於自記憶體部讀取像素資料之際，進行將連接於信號線之電流源 之動作及信號處理部之至少AD轉換器之動作停止之驅動。
[20]一種具有固體攝像裝置之電子機器，該固體攝像裝置包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號進行數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
10A‧‧‧固體攝像裝置
20‧‧‧第1晶片
21‧‧‧像素陣列部
25‧‧‧列選擇部
26‧‧‧信號線
30‧‧‧第2晶片
31‧‧‧信號處理部
32‧‧‧記憶體部
33‧‧‧資料處理部
34‧‧‧控制部
35‧‧‧電流源
36‧‧‧解碼器
37‧‧‧列解碼器
38‧‧‧介面(IF)部
40‧‧‧單位像素
41‧‧‧光電二極體
42‧‧‧傳送電晶體
43‧‧‧重設電晶體
44‧‧‧放大電晶體
45‧‧‧選擇電晶體
46‧‧‧FD部
51‧‧‧AD轉換器
52‧‧‧參考電壓生成部
53‧‧‧資料閂鎖部
511‧‧‧比較器
512‧‧‧計數器
CK‧‧‧時脈
FD‧‧‧浮動擴散區域
RST‧‧‧重設信號
SEL‧‧‧選擇信號
TRG‧‧‧傳送信號
VDD‧‧‧像素電源
Vref‧‧‧參考電壓

Claims (20)

  1. 一種固體攝像裝置，其包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
  2. 如請求項1之固體攝像裝置，其中控制部係將電流源之動作及AD轉換器之動作以垂直同步信號單位停止。
  3. 如請求項1之固體攝像裝置，其中信號處理部、記憶體部、資料處理部、及控制部係形成於與形成有像素陣列部之晶片不同之至少1個晶片上；且成為形成有像素陣列部之晶片與其他至少1個晶片積層而成之構造。
  4. 如請求項3之固體攝像裝置，其中控制部係一面將形成有像素陣列部之晶片側之電路、與其他至少1個晶片側之電路同步一面進行控制。
  5. 如請求項1之固體攝像裝置，其中信號處理部係對依每像素列自像素陣列部之各像素讀取之類比像素信號，以像素行之單位並列地進行信號處理。
  6. 如請求項5之固體攝像裝置，其中信號處理部包含：資料閂鎖部，其將經AD轉換器予以數位化之像素資料閂鎖；及並列-串列轉換部，其將自資料閂鎖部輸出之像素資料由並列資料轉換為串列資料；且將經AD轉換器予以數位化之像素資料管線傳送至記憶體部。
  7. 如請求項6之固體攝像裝置，其中信號處理部係於1水平期間內進行利用AD轉換器之數位化處理，並於下一個1水平期間內將經數位化之像素資料傳送至資料閂鎖部。
  8. 如請求項5之固體攝像裝置，其中信號處理部包含：資料閂鎖部，其將經AD轉換器予以數位化之像素資料閂鎖；資料壓縮部，其將自資料閂鎖部輸出之像素資料壓縮；及並列-串列轉換部，其係將自資料壓縮部輸出之像素資料由並列資料轉換為串列資料；且將以AD轉換器數位化之像素資料管線傳送至記憶體部。
  9. 如請求項8之固體攝像裝置，其中信號處理部係於1水平期間內進行利用AD轉換器之數位化處理，並將經數位化之像素資料於下一個1水平期間內傳送至資料閂鎖部。
  10. 如請求項5之固體攝像裝置，其中信號處理部包含2個以上之AD轉換器，且於該等2個以上之AD轉換器中並列地進行數位化之信號處理。
  11. 如請求項10之固體攝像裝置，其中2個以上AD轉換器係分開配置於像素陣列部之信號線之伸長方向之兩側。
  12. 如請求項1之固體攝像裝置，其中連接於信號線之電流源、信號處理部、及記憶體部係以特定數量之像素為單位而依每該單位設置；且信號處理部係對依特定數量之像素之每單位自像素陣列部之 各像素讀取之類比像素信號以該單位並列地進行信號處理。
  13. 如請求項12之固體攝像裝置，其中信號處理部係將依特定數量之像素之每單位讀取之類比像素信號針對該單位內之複數個像素以特定順序進行信號處理。
  14. 如請求項1之固體攝像裝置，其中資料處理部係包含對記憶體部指定行位址之解碼器、及讀取經指定之位址之像素資料之感測放大器；且通過感測放大器及解碼器自記憶體部讀取像素資料。
  15. 如請求項1之固體攝像裝置，其中資料處理部係於曝光期間中自記憶體部讀取像素資料。
  16. 如請求項1之固體攝像裝置，其中控制部係於將連接於信號線之電流源之動作停止時，切斷信號線與電流源之間之電流通路。
  17. 如請求項16之固體攝像裝置，其中控制部係於切斷信號線與電流源之間之電流通路時對信號線賦予固定電位。
  18. 一種固體攝像裝置，其係積層包含形成有像素陣列部之晶片之複數個晶片而成；且使下述各構件形成於與形成有像素陣列部之晶片不同之至少1個晶片上：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
  19. 一種固體攝像裝置之驅動方法，其中該固體攝像裝置包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送、記憶體部，其保持自信號處理部傳送之像素資料、及資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；該驅動方法係於上述固體攝像裝置之驅動時，於自記憶體部讀取像素資料之際，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之驅動。
  20. 一種具有固體攝像裝置之電子機器，其中該固體攝像裝置包含：信號處理部，其包含將自像素陣列部之各像素讀取至信號線之類比像素信號進行數位化之AD轉換器，且將經數位化之像素資料以較幀速率更快之第1速度進行傳送；記憶體部，其保持自信號處理部傳送之像素資料；資料處理部，其自記憶體部以較第1速度更慢之第2速度讀取像素資料；及控制部，其於自記憶體部讀取像素資料時，進行將連接於信號線之電流源之動作及信號處理部之至少AD轉換器之動作停止之控制。
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