CN104429057B - 固态成像设备、固态成像设备的驱动方法以及电子装置 - Google Patents

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Abstract

本公开的固态成像设备包括:信号处理单元,包括AD转换器,该AD转换器对使用信号线从像素阵列的每个像素读出的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像素数据;存储器单元,保存从该信号处理单元传送的像素数据;数据处理单元,以低于该第一速度的第二速度从该存储器单元读出像素数据;以及控制单元,当从该存储器单元读取像素数据时,该控制单元进行控制以停止与该信号线连接的电流源的操作以及该信号处理单元的至少该AD转换器的操作。

Description

固态成像设备、固态成像设备的驱动方法以及电子装置

技术领域

[0001]本公开涉及固态成像设备和固态成像设备的驱动方法以及电子装置。

背景技术

[0002]近年来,固态成像设备、特别是CMOS (互补金属氧化物半导体)图像传感器通过利 用低功耗和高速性能己经广泛安装在诸如移动电话、数码相机、单镜头反射像机、摄像放像 机、监视摄像机等的电子装置中。此外,其中甚至诸如用于图像处理的块的功能电路块与像 素阵列电路一起形成在芯片上的具有高性能和高图像质量的图像传感器近来也开始出现。

[0003] 传统上,作为从CMOS图像传感器中的像素阵列的每个像素读取信号的方法,存在 一种技术,其中非易失性存储器提供在对从像素读取的模拟像素信号数字化的信号处理单 元的后级中,由此实现使用非易失性存储器的高速读取(例如参见专利文献1)。

[0004] 引用列表

[0005] 专利文献

[0006] 专利文献 1:JP 2004-64410A

发明内容

[0007] 本发明要解决的问题

[0008] 在上述的传统技术中,在将像素数据存储在非易失性存储器中之后,致使从非易 失性存储器输出(读取)像素数据的数据输出单元以比像素数据到非易失性存储器的传送 速度更慢的低速而操作,由此实现低功耗。但是,在这样的传统技术中,因为仅通过数据输 出单元的低速操作而实现低功耗,所以降低功耗的效果小。

[0009] 这样,本公开的一个目标是提供能够以低功耗实现以高速读出像素数据的固态成 像设备以及固态成像设备的驱动方法,并且提供具有这样的固态成像设备的电子装置。

[0010] 问题的解决方案

[0011] 用于实现上述目标的本公开的固态成像设备是包括以下的固态成像设备:

[0012] 信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到 信号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像 素数据;

[0013] 存储器单元,存储从该信号处理单元传送的像素数据;

[0014] 数据处理单元,以低于该第一速度的第二速度从该存储器单元读取像素数据;以 及

[0015] 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号 线连接的电流源的操作以及该信号处理单元的至少该AD转换器的操作。

[0016] 此外,用于实现上述目标的本公开的固态成像设备的驱动方法是固态成像设备的 驱动方法,该方法包括:

[0017] 在驱动包括以下的固态成像设备时:

[0018] 信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到 信号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像 素数据;

[0019] 存储器单元,存储从该信号处理单元传送的像素数据;以及

[0020]数据处理单元,以低于该第一速度的第二速度从该存储器单元读取像素数据, [0021]当从存储器单元读取像素数据时,进行驱动以停止与该信号线连接的电流源的操 作以及该信号处理单元的至少该AD转换器的操作。

[0022]通过以高于帧速率的第一速度从信号处理单元向存储器单元传送像素数据(所谓 的高速传送),能够实现比帧速率更快的高速读出。此外,通过以低于第一速度的第二速度 进行从存储器单元读出像素数据(所谓的低速读出),能够通过减慢的操作速度而实现较低 功耗。另外,当从存储器单元读取像素数据时,通过进行其中停止电流源的操作以及信号处 理单元的至少AD转换器的操作的所谓的间断驱动,能够将功率降低在停止时段期间将由电 流源和AD转换器消耗的量。这样,能够进一步降低功耗。

[0023] 本发明的效果

[0024]根据本公开,通过使用存储器单元并且由于间歇驱动而进行关于该存储器单元的 高速传送以及低速读出,能够以较低功耗实现像素数据的高速读出。

附图说明

[0025]图1是例示根据本公开的实施例的固态成像设备的示例性配置的示意性透视图。 [0026]图2是例示在根据第一实施例的固态成像设备中的第一芯片侧上的电路以及第二 芯片侧上的电路的具体配置的电路图。

[0027]图3是例示根据第一实施例的固态成像设备中的信号处理单元的具体配置的示例 的框图。

[0028]图4是用于说明根据第一实施例的固态成像设备的电路操作的时序图。

[0029]图5是例示用于在电流源的操作停止时中断(切断)信号线和电流源之间的电流路 径的示例性电路配置的电路图。

[0030]图6是用于说明将数据从数据锁存单元存储到存储器单元并且从存储器单元输出 数据的操作的框图。

[0031 ]图7是例示根据第一实施例的固态成像设备中的信号处理单元的具体配置的另一 示例的框图。

[0032]图8是例示在采用其中提供每个具有AD转换器和与其相关联的电路的两个系统的 配置的情况下的分层芯片的示例性布局的布局图。

[0033]图9是例示在采用其中提供每个具有AD转换器和与其相关联的电路的四个系统的 配置的情况下的分层芯片的示例性布局1的布局图。

[0034]图10是例示在采用其中提供每个具有AD转换器和与其相关联的电路的四个系统 的配置的情况下的分层芯片的示例性布局2的布局图。

[0035]图11是例示在根据第二实施例的固态成像设备中的第一芯片侧上的电路的具体 配置的电路图。 '

[0036]图I2是例示在根据第二实施例的固态成像设备中的第二芯片侧上的电路的具体 配置的电路图。

[0037]图I3是用于说明根据第二实施例的固态成像设备的电路操作的时序图。

[0038]图14是例示根据第二实施例的固态成像设备中的分层芯片的示例性布局的布局 图。

[0039]图15是例示根据第三实施例的固态成像设备中的第一芯片侧上的电路的具体配 置的电路图。

[0040]图16是例示在根据第三实施例的固态成像设备中的第二芯片侧上的电路的具体 配置的电路图。

[0041]图17是例示根据第三实施例的固态成像设备中的分层的芯片的示例性布局的布 局图。

[0042]图18是例示根据第三实施例的固态成像设备中的分层芯片的另一示例性布局的 布局图。

[0043]图19是例不作为本公开的电子装置的示例的成像设备的示例性配置的框图。

具体实施方式

[0044]下文中,将使用附图详细描述用于实施本公开的模式(下文中称为“实施例”)。本 公开不限于这些实施例,并且为了例示的目的使用实施例的各种数值。在以下描述中,相同 的要素或者具有相同功能的要素由相同的参考标记表示,并且省略重复描述。应该注意,将 按以下顺序给出描述。

[0045] 1.本公开的固态成像设备、固态成像设备的驱动方法以及电子装置的总描述

[0046] 2•根据第一实施例的固态成像设备(列并行AD转换方法的示例)

[0047] 2-1.系统配置

[0048] 2-2.电路配置

[0049] 2-3.电路操作

[0050] 2-4.分层芯片的布局

[0051] 2_5 •第一实施例的动作和有益效果

[0052] 3•根据第二实施例的固态成像设备(像素并行AD转换方法的示例)

[0053] 3-1.系统配置

[0054] 3-2.电路配置

[0055] 3-3.电路操作

[0056] 3-4•分层芯片的布局

[0057] 3_5 •第二实施例的动作和有益效果

[0058] 4 •根据第三实施例的固态成像设备(像素并行AD转换方法的另一示例)

[0059] 4-1.系统配置

[0060] 4-2.电路配置

[0061] 4-3.电路操作

[0062] 4-4.分层芯片的布局

[0063] 4-5.第三实施例的动作和有益效果

[0064] 5 •其他示例性配置

[0065] 6.电子装置(成像设备的示例)

[0066] 7.本公开的配置

[0067] <1.本公开的固态成像设备、固态成像设备的驱动方法以及电子装置的总描述〉

[0068] 本公开的固态成像设备配置为除了像素阵列单元之外还包括信号处理单元、存储 器单元、数据处理单元和控制单元。形成像素阵列单元使得包括光电转换元件的单位像素 (下文中可以简称为“像素”)以矩阵二维布置。这意味着本公开的固态成像设备是能够以一 个像素为单位、以多个像素为单位或者以一行或多行(线)为单位读取像素信号的X-Y地址 型固态成像设备。作为典型的X-Y地址型固态成像设备,可以以CMOS图像传感器作为例子。 [0069]在像素阵列单元中,关于矩阵中的像素阵列,基于每像素行连线控制线(行控制 线),并且基于每像素列连线信号线(列信号线/垂直信号线)。每个信号线可以配置为与电 流源连接。关于信号线,从像素阵列单元的每个像素读取信号(模拟像素信号)。读出可以配 置为在卷帘快门(rolling shutter)下进行,其中基于每像素或者每条线(行)进行曝光。在 卷帘快门下的读出可以称为卷动读出。

[0070]信号处理单元包括AD (模拟-数字)转换器,其将从像素阵列单元的每个像素读取 到信号线的模拟像素信号数字化,并且该信号处理单元可以配置为将经历了 AD转换的图像 数据以高于帧速率(每秒可以成像的图像的数量)的速度(第一速度)传送到存储器单元。以 此方式,通过以比帧速率更高的第一速度将像素数据传送到存储器单元(高速传送),能够 实现比帧速率更快的高速读出。

[0071]不特别限制存储器单元。存储器单元可以是非易失性存储器或者易失性存储器。 数据处理单元可以配置为以比第一速度(即信号处理单元的传送速度)更慢的速度(第二速 度)从存储器单元读取像素数据。以此方式,通过以比第一速度更低的速度进行像素数据的 读出(低速读出),能够通过降低的操作速度而实现低功耗。

[0072] 此外,能够实现进行间歇驱动的配置,其中当在控制单元的控制下从存储器单元 读取像素数据时,在与相应信号线连接的电流源的操作以及信号处理单元的至少AD转换器 的操作停止时读取像素数据。以此方式,通过进行其中当从存储器单元读取像素数据时电 流源的操作和AD转换器的操作停止的间歇驱动,因为能够将功耗降低在停止的时段期间将 由电流源和AD转换器消耗的量,所以可以实现低得多的功耗。

[0073]通过上述配置,能够实现能够以较低功耗进行像素数据的高速读出的固态成像设 备,即,本公开的固态成像设备可以用作诸如具有成像功能的诸如移动电话、数码相机、单 镜头反射相机、摄像放像机、监视相机等的移动终端的电子装置中的成像单元(图像捕捉单 元)。

[0074]在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中,在 从存储器单元读取像素数据时停止电流源的操作和AD转换器的操作的情况下,能够采取基 于垂直同步信号将它们停止的模式。“基于垂直同步信号停止”也意味着“与垂直同步信号 同步地停止”。

[0075]此外,在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置 中,信号处理单元、存储器单元、数据处理单元和控制单元可以形成在除了在其上形成像素 阵列单元的芯片之外的至少一个芯片上,并且可以采取在其上形成像素阵列单元的芯片以 及另外的该至少一个芯片被分层的结构(所谓的分层结构)。在该情况下,控制单元可以配 置为彼此同步地控制在其上形成像素阵列单元的芯片侧上的电路以及另外的该至少一个 芯片侧上的电路。

[0076]在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置中,信 号处理单元可以配置为以像素列为单位并行地对通过每个像素行从像素阵列单元的相应 像素读取的模拟像素信号进行信号处理。

[0077] 此外,信号处理单元可以配置为包括数据锁存单元和并行-串行转换单元,并且进 行由AD转换器数字化的像素数据向存储器单元的的流水线传送。在该情况下,优选由ADR 换器在一个水平时段内进行数字化处理,并且在下一水平时段内将数字化的像素数据传送 到数据锁存单元。在本文中,数据锁存单元锁存由AD转换器数字化的像素数据。此外,并行-串行转换单元将从数据锁存单元输出的像素数据从并行数据转换为串行数据。

[0078]可替换地,信号处理单元可以配置为包括数据锁存单元、数据压缩单元以及并行-串行转换单元,并且进行由AD转换器数字化的像素数据向存储器单元的流水线传送。在该 情况下,优选由AD转换器在一个水平时段内进行数字化处理,并且在下一水平时段内将数 字化的像素数据传送到数据锁存单元。在本文中,数据压缩单元压缩从数据锁存单元输出 的像素数据。此外,并行-串行转换单元将从数据压缩单元输出的像素数据从并行数据转换 为串行数据。

[0079]此外,在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置 中,信号处理单元可以配置为包括两个或更多AD转换器并且在两个或更多AD转换器中并行 地进行数字化的信号处理。在该情况下,优选将两个或更多AD转换器分开地布置在像素阵 列单元的信号线的延伸方向的两侧。

[0080]此外,在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置 中,与信号线连接的电流源、信号处理单元以及存储器单元可以配置为针对由预定数量的 像素构成的每个单元而提供。在该情况下,关于由预定数量的像素构成的每个单元从像素 阵列单元的相应像素读取的像素信号,信号处理单元可以处于在以这样的单位并行(像素 并行)地进行信号处理、并且优选地对单位中的像素以预定顺序进行信号处理的模式中。 [0081]此外,在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置 中,数据处理单元可以配置为包括指定列地址到存储器单元的解码器以及读取指定的地址 的像素数据的感测放大器。在该情况下,能够通过感测放大器和解码器从存储器单元读取 像素数据。

[0082]此外,在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置 中,数据处理单元可以配置为在曝光时段期间从存储器单元读取像素数据。

[0083]此外,在包括上述优选配置的本公开的固态成像设备及其驱动方法以及电子装置 中,控制单元可以配置为在基于垂直同步信号而停止与信号线连接的电流源时切断在信号 线和电流源之间的电流路径。在这点上,优选将固定电势施加于信号线。

[0084] 〈2 _根据第一实施例的固态成像设备〉

[0085]图1是例示根据本公开的第一实施例的固态成像设备的示例性配置的示意性透 视图。在本文中,作为根据第一实施例的固态成像设备,将描述CMOS图像传感器的情况作为 例子。但是,本公开不限于应用于CMOS图像传感器。

[0086] [2-1 •系统配置]

[0087] 如图1所示,根据第一实施例的固态成像设备10A包括第一芯片(半导体基板)20和 第二芯片30,具有使得用作上侧芯片的第一芯片20和用左下侧芯片的第二芯片30分层的结 构(所谓的分层结构)。

[0088] 该分层结构中,上侧的第一芯片20是在其上形成像素阵列单元(像素单元)21的像 素芯片,该像素阵列单元21由包括在矩阵中二维地布置的光电转换元件的单位像素40配 置。在第一芯片20的外围,提供用于建立与外部的电连接的焊盘22:和焊盘222以及用于建立 与第二芯片30的电连接的通孔23i和通孔232。

[0089] 尽管本实施例具有其中焊盘22:和焊盘222被提供在跨过像素阵列单元21的左右两 侧上的配置,但是能够采用其中它们被提供在左右两侧之一上的配置。此外,尽管本实施例 具有其中通孔23:和通孔232被提供在跨过像素阵列单元21的上下两侧上的配置,但是能够 采用其中它们被提供在上下两侧之一上的配置。此外,还能够采用其中焊盘被提供在下侧 的第二芯片30上并且打开第一芯片20用于接合到第二芯片30侧上的焊盘的配置,或者其中 从第二芯片30通过TSV (娃通孔)安装基板的配置。

[0090] 应该注意,从像素阵列单元21的每个像素40获得的像素信号是模拟信号,并且将 该模拟信号从第一芯片20经过通孔23jD232传送到第二芯片30。

[0091] 下侧上的第二芯片30是在其上除了用于驱动在第一芯片20上形成的像素阵列单 元21的各个像素的驱动单元(未示出)之外还形成包括信号处理单元31、存储器单元32、数 据处理单元33、控制单元34等的外围电路的电路芯片。

[0092] 信号处理单元31对从像素阵列单元21的每个像素40读取的模拟像素信号进行包 括数字化(AD转换)的预定信号处理。存储器单元32存储由信号处理单元31对其进行预定信 号处理的像素数据。数据处理单元33进行处理以按预定顺序读取在存储器单元32中存储的 像素数据并将其输出到芯片的外部。

[0093] 控制单元34基于例如从芯片的外部提供的水平同步信号XHS、垂直同步信号XVS和 诸如主时钟MCK的参考信号来控制上述的驱动单元以及诸如信号处理单元31、存储器单元 32和数据处理单元33的外围电路的相应操作。在这点上,控制单元34彼此同步地控制第一 芯片20侧上的电路(像素阵列单元21)和第二芯片20侧上的电路(信号处理单元31、存储器 单元32和数据处理单元33)。

[0094]如上所述,在由分层的第一芯片20和第二芯片30配置的固态成像设备10A中,因为 第一芯片20仅需要可以在其上形成像素阵列单元21的大小(面积),所以第一芯片20的大小 (面积)以及进一步的整个芯片的大小可以小。此外,因为能够分别将适合于创建像素40的 工艺应用于第一芯片20以及将适合于创建电路的工艺应用于第二芯片30,所以还具有的优 点是,在制造固态成像设备10A时可以优化工艺。

[0095]此外,在从第一芯片2〇侧向第二芯片30侧传输模拟像素信号时,通过其中用于进 行模拟和数字处理的电路形成在在相同的基板(第二芯片30)上的配置以及其中彼此同步 地控制第一芯片20侧上的电路和第二芯片30侧上的电路的配置,能够实现高速处理。顺带 地,在采用将像素信号作为数字数据在不同的芯片间传输的配置的情况下,由于寄生电容 等的影响,引起时钟延迟,这阻止了高速处理。

[0096] [2-2 •电路配置]

[0097]图2是例示根据第一实施例的固态成像设备10A中的第一芯片20侧上的电路和第 二芯片30侧上的电路的具体配置的电路图。如上所述,使得第一芯片20侧上的电路和第二 芯片30侧上的电路之间的电连接经过图1所示的通孔234P232。

[0098] (第一芯片侧上的电路配置)

[0099] 首先,将使用图2描述第一芯片20侧上的电路配置。在第一芯片20侧上,除了由以 矩阵布置的单位像素20配置的像素阵列单元21之外,还提供行选择单元25,其基于从第二 芯片30侧提供的地址信号以行为基础选择像素阵列单元21的相应像素40。应该注意,尽管 本实施例采用其中在第一芯片20侧上提供行选择单元25的配置,但是也能够采用其中将其 提供在第二芯片30侧上的配置。

[0100] 如图2所示,单位像素40包括例如光电二极管41作为光电转换元件。除了光电二极 管41之外,单位像素40还包括例如四个晶体管,即传送晶体管(传送栅极)42、复位晶体管 43、放大晶体管44和选择晶体管45。

[0101] 在此实施例中,例如使用N沟道晶体管作为四个晶体管42到45。但是,在本文所示 的示例性的传送晶体管42、复位晶体管43、放大晶体管44和选择晶体管45的导电类型的组 合仅仅是例子,并且不限于此组合。这意味着在需要时可以使用利用P-沟道的组合。

[0102] 有时通过行选择单元25适当地将作为用于驱动像素40的驱动信号的传送信号 TRG、复位信号RST和选择信号SEL提供到单位像素40。这意味着分别将传送信号TRG施加到 传送晶体管42的栅电极,将复位信号RST施加到复位晶体管43的栅电极,并且将选择信号 SEL施加到选择晶体管45的栅电极。

[0103] 光电二极管41配置为使得阳极电极与低电势侧电源(例如地)连接,并且将接收的 光(入射光)光电转换为具有与光量对应的电荷量的光电荷(在此实施例中,光电子),并且 累积该光电荷。光电二极管41的阴极电极经由传送晶体管42与放大晶体管44的栅电极连 接。与放大晶体管44的栅电极电链接的节点妨称为FD (浮置扩散)单元。

[0104] 传送晶体管42连接在光电二极管41的阴极电极与ro单元46之间。通过行选择单元 25向传送晶体管42的栅电极施加传送信号TRG,其中高电平(例如VDD电平)有效(下文中称为 “高有效”)。响应于传送信号TRG,传送晶体管似变为导通状态,并且将经历了光电二极管41 的光电转换的光电荷传送到FD单元46。

[0105] 复位晶体管43配置为使得分别是漏电极与像素电源VDD连接并且源电极与FD单元 46连接。通过行选择单元25向复位晶体管43的栅电极施加高有效复位信号RST。响应于复位 信号RST,复位晶体管43变为导通状态,并且将单元妨的电荷放电到像素电源VDD,由此对 FD单元46复位。

[0106] 放大晶体管44配置为使得分别是栅电极与ro单元46连接并且漏电极与像素电源 VDD连接。放大晶体管44输出在被复位晶体管43复位后的FD单元46的电势作为复位信号(复 位电平)Vreset。此外,放大晶体管44输出在信号电荷已经被传送晶体管42传送后ro单元46的 电势作为光累积信号(信号电平)Vsig。

[0107] 选择晶体管45配置为使得分别为例如漏电极与放大晶体管44的源电极连接并且 源电极与信号线26连接。通过行选择单元25向选择晶体管45的栅电极施加高有效选择信号 SEL。响应于选择信号SEL,选择晶体管45变为导通状态,并且致使单位像素40处于被选状态 并且将从放大晶体管44输出的信号读取到信号线26上。

[0108] 如从以上描述清楚,顺序地从单位像素40读取在复位之后FD单元46的电势作为复 位电平Vreset,然后将在信号电荷的传送后ro单元46的电势读取到信号线26作为信号电平 Vsig。应该注意,信号电平Vsig包括复位电平Vraset的分量。

[0109] 应该注意,尽管本实施例具有选择晶体管45连接在放大晶体管44的源电极与信号 线26之间的电路配置,但是还能够采用其中选择晶体管45连接在像素电源VDD与放大晶体管 44的漏电极之间的电路配置。

[0110] 此外,单位像素40不限于具有由上述的四个晶体管形成的像素配置。例如,可以使 用由三个晶体管形成的、其中放大晶体管44具有选择晶体管45的功能的像素配置以及其中 在FD单元46之后的晶体管由光电转换元件(由像素)共享的像素配置。像素电路的任意配置 是可接受的。

[0111] (第二芯片侧上的电路配置)

[0112] 接下来,将使用图2描述在第二芯片30侧上的电路配置。在第二芯片30侧上,除了 上述的信号处理单元31、存储器单元32、数据处理单元33和控制单元34以及电流源35之外, 还提供解码器36、行解码器37、接口(IF)单元38等。

[0113] 电流源35与相应的信号线26连接,其中基于像素列从像素阵列单元21的相应像素 40读取信号。电流源35具有所谓的负载M0S电路的配置,该负载M0S电路由M0S晶体管形成, 在该M0S晶体管中栅极电势被偏压到恒定电势以便向信号线供应恒定电流。由负载M0S电路 形成的电流源35向所选行中的单位像素40的放大晶体管44供应恒定电流,由此将放大晶体 管44操作为源极跟随器。

[0114] 解码器36配置为使得当其在控制单元34的控制下基于行选择像素阵列单元21的 相应像素40时,解码器36为行选择单元25提供指定所选行的地址的地址信号。行解码器37 在其在控制单元34的控制下将像素数据写入存储器单元32中或者从存储器单元32读取像 素数据时指定行地址。

[01151信号处理单元31配置为至少包括AD转换器f51,AD转换器51将通过信号线26从像素 阵列单元21的每个像素40读取的模拟信号数字化(进行AD转换),并且基于像素列并行地对 该模拟像素信号进行信号处理(列并行AD)。

[0116]信号处理单元31还包括参考电压产生单元M,其产生要在AD转换器51的AD转换中 使用的参考电压。参考电压产生单元52产生所谓的斜坡波形(倾斜波形)的参考电压,其中 电压值随着时间流逝逐步变化。可以使用例如DAC (数字-模拟转换)电路来配置参考电压产 生单元52。

[0117]例如,为像素阵列单元21的每个像素列(即每个信号线26)提供AD转换器51。这意 味着AD转换器51被形成为所谓的列并行AD转换器,其中转换器布置在像素阵列单元21的多 个像素列中。AD转换器51产生具有例如与像素信号的电平的量值对应的在时间轴方向上的 大小(脉冲宽度)的脉冲信号,并且通过测量脉冲信号的脉冲宽度的时段长度来进行AD转换 的处理。

[0118]更具体地,如图2所示,AD转换器51配置为至少包括比较器(C0MP) 511和计数器 f512。比较器511使用通过信号线26从像素阵列单元W的每个像素40读取的模拟像素信号 (上述的信号电平Vsig和复位电平Vreset)作为比较输入,并且使用从参考电压产生单元52提 供的斜坡波的参考电压Vref作为参考输入,并且比较这两个输入。

[0119]然后,在比较器5U中,当参考电压Vref高于像素信号时输出变为第一状态(例如高 电平),并且当参考电压Vrrf不高于像素信号时输出变为第二状态(例如低电平)。比较器511 的输出信号变为具有与像素信号的电平的量值对应的脉冲宽度的脉冲信号。

[0120]作为计数器512,例如使用上/下计数器。在与参考电压Vref向比较器511的供应开 始时间系统的时间将时钟CK提供给计数器512。作为上/下计数器的计数器512与时钟CK同 步地进行下计数或者上计数,由此测量比较器511的输出脉冲的脉冲宽度的时段,即从比较 操作的开始到比较操作的结束的比较时段。当进行测量操作时,关于顺序地从单位像素40 读取的复位电平Vreset和信号电平Vsig,计数器512对复位电平Vreset进行下计数,并且对信号 电平Vsig进行上计数。

[0121]通过下计数/上计数的操作,可以获得信号电平Vsig和复位电平Vreset之间的差。因 此,在AD转换器51中,除了 AD转换处理之外还进行⑶S (相关双采样)处理。在此“CDS处理”是 通过获得信号电平Vsig和复位电平Vre5se5t之间的差而移除诸如单位像素40的复位噪声、放大 晶体管44中的阈值变化等的每个像素特有的固定样式噪声的处理。然后,计数器512的计数 结果(计数值)变为通过对模拟像素信号数字化而获得的数字值。

[0122](信号处理单元的示例性配置)

[0123]图3是例示根据第一实施例的固态成像设备10A中的信号处理单元31的具体配置 的例子的框图。

[0124]除了 AD转换器51之外根据本示例的信号处理单元31还包括数据锁存单元53和并 行-串行(下文中缩写为“并/串”)转换单元54,并且具有流水线配置,其中由AD转换器51数 字化的像素数据通过流水线传送被传送到存储器单元32。在该方面,信号处理单元31在一 个水平时段内通过AD转换器51进行数字化处理,并且在下一水平时段内进行将数字化的像 素数据传送到数据锁存单元53的处理。

[0125]另一方面,存储器单元32配备有列解码器/感测放大器39作为其外围电路。上述的 行解码器37 (见图2)指定行地址到存储器单元32,列解码器指定列地址到存储器单元32。此 夕卜,感测放大器将通过位线从存储器单元32读取的弱电压放大到高达如下电平:处于该电 平的电压能够被处理为数字电平。然后,通过列解码器/感测放大器39读取的像素数据通过 数据处理单元33和接口单元38被输出到第二芯片38的外部。

[0126] 应该注意,尽管本实施例描述了其中提供一个列并行AD转换器51的例子,但是不 公开不限于此。还能够采用其中提供两个或更多AD转换器51并且在两个或更多AD转换器51 中并行地进行数字化处理的配置。

[0127] 在该情况下,两个或更多AD转换器51将分别布置在像素阵列单元21的信号线26的 延伸方向上,即在像素阵列单元21的顶部和底部两侧上。在提供两个或更多AD转换器51的 情况下,相应地将提供两个(两个系统)或更多数据锁存单元53、并/串转换单元54、存储器 单元32等。

[0128]在采用具有上述的两个系统的AD转换器51等的配置的固态成像设备中,通过两个 像素行进行行扫描。分别地,一个像素行中的每个像素的信号被读取到像素阵列单元21的 上下方向的一侧,并且另一像素行上的每个像素的信号被读取到像素阵列单元21的上下方 向的另一侧,并且两个AD转换器51并行地进行数字化。随后的信号处理也并行地进行。因 此,与通过一个像素行进行行扫描的情况相比,能够实现像素数据的高速读取。

[0129] [2-3 •电路操作]

[0130]接下来,将使用图4的时序图描述具有上述配置的根据第一实施例的固态成像设 备10A的电路操作。

[0131] (快速读出)

[0132] 首先,通过卷动在卷帘快门下进行的读出,以比帧速率更高的速度、即以例如240 [fps]的读出速度在第一芯片上从像素阵列单元21的每个像素高速读取像素信号。通过卷 动读出而读取的模拟像素信号从第一芯片20通过通孔23i和232传输到第二芯片30侧的信号 处理单元31。

[0133]接下来,在信号处理单元31中,由AD转换器51进行模拟像素信号的数字化。然后, 由AD转换器S1数字化的像素数据通过流水线传送被传送到存储器单元32,并且存储在存储 器单元32中。在此步骤中,在信号处理单元31中,在一个水平时段内进行AD转换器51的数字 化处理,并且在下一水平时段内进行到存储器单元32的流水线传送。

[0134]将在数字化处理之后的像素数据传送到存储器单元32的速度是卷动读出的读出 速度,即240 [fps]。这意味着信号处理单元31将由AD转换器51数字化的像素数据以高于帧 速率的速度传送到存储器单元32。

[0135]同时,在卷帘快门下进行的卷动读出中,因为如公知的,在一个屏幕中的曝光定时 按每个像素或者每条线(每行)而不同,所以引起失真(下文中可以称为“卷动失真,’)。

[0136]相对照,在本实施例中,通过以高于帧速率的速度的高速读出从每个单位像素4〇 读取像素信号,并且以高于帧速率的第一速度将数字化的像素数据以高速传送到存储器单 元,并且存储。以此方式,通过将像素数据暂时存储在存储器单元32中,可以使得像素数据 同步,由此可以防止产生卷动失真。

[0137]由数据处理单元33通过列解码器/感测放大器洲以低于该第一速度的第二速度、 即以S0[fps]的读出速度读取存储在存储器单元32中的像素数据,并且通过接口单元38将 其输出到第二芯片30的外部。以此方式,通过进行以低于第一速度的第二速度从存储器单 元32读出像素数据(所谓的低速读出),可以通过降低的操作速度减少功耗。

[0138]如从图4的时序图很明显,在曝光时段期间进行从存储器单元32读出像素数据。顺 便提及,在专利文献1中描述的传统技术采用如下配置:在该配置中,在像素数据被存储在 存储器单元中之后,状态变为等待状态,然后开始图像捕捉。这样,不能实时捕捉图像。相对 照,因为本实施例采用其中在曝光时段期间进行从存储器单元32读出像素数据的配置,所 以能够实时地读取运动图像和静止图像的像素数据。

[0139]此外,作为存储器单元32,可以使用各种类型的存储器,无论是非易失性的还是易 失性的。例如,通过进行从向存储器单元32写像素数据的开始直到由数据处理单元33以高 于20 [fps]的速度读出像素数据的完成为止的处理,不需要进行易失性存储器(例如dram) 对于其需要大约50 [msec]的刷新操作。

[0M0]另一方面,在当前的CMOS图像传感器中,以大约几[ysec]通过流水线传送进行AD 转换和数据输出。DRAM的写速度类似或更低,即几[ysec]或更低。因而,能够通过图3所示的 流水线配置进行从像素信号的读出直到在存储器单元32中写入像素数据的处理。

[0141]具体地,在一个水平时段(XHS)内进行AD转换器51中的数字化处理,并且在下一水 平时段内数字数据被传送到数据锁存单元53,并且被存储在数据锁存单元23中。然后,并/ 串转换单元54将其从并行信号转换为串行信号,并且在行解码器37对行地址的指定以及列 跡妈器/感测放大器39的列解码器对列地址的指定下该像素数据被写到存储器单元32中。 这意味着像素数据经历AD转换器51的并行AD转换,并且在由数据锁存单元53锁存之后,数 据被并行写到存储器单元32中,由此实现流水线传送。应该注意,除了在一个水平时段内进 行其中数据可以从数据锁存单元53写到存储器单元32的流水线传送的配置之外,还能够采 用流水线传送的方法,其中数据被存储在数据锁存单元53中,并且在下一水平时段中,进行 向存储器的写入以及将下一行的数字数据存储到数据锁存单元53中。

[0142] (在帧时段期间的等待)

[0143] 为了进一步降低功耗,本实施例采用如下配置:其中当从存储器单元32读取像素 数据时,例如,基于垂直同步信号XVS,停止与相应信号线26连接的电流源35的操作以及信 号处理单元31的至少AD转换器51的操作。在此,“当从存储器单元32读取像素数据时”也可 以说成是在通过流水线传送以高速将像素数据存储在存储器单元32中之后,或者在曝光时 段期间。

[0144]顺便提及,为了降低功耗,存在一种传统技术,其中允许包括AD转换器的模拟前端 电路的电源在图像捕捉(曝光)时段期间下降以便实现等待状态(例如见JP 2006-81048A)。 因为该传统技术采用其中从像素信号读出的结束直到曝光的开始的时段采取等待状态的 配置,所以不能进行高速驱动。此外,因为停止的时段取决于曝光时间而变化,所以限制对 电源波动的抑制以及低功耗的效果。

[0145] 相对照,在本实施例中,如图4的时序图中所示,在四个垂直时段中进行一帧(1V= l/60[Sec])中的传感器操作,其中一个垂直时段(在垂直同步信号XVS之间的时段)花费例 如240[fpS]。然后,在读出像素信号之后的三个垂直时段中,停止用于像素信号读出的电流 源35的操作以及至少AD转换器51的操作。

[0146] 以此方式,通过与垂直同步信号XVS同步地(基于垂直同步信号XVS)而不依赖于曝 光时段来停止电路操作,便利电源设计。在控制单元34的控制下进行信号处理单元31的电 流源35的操作的停止以及信号处理单元31的至少AD转换器51的操作的停止。

[0147] 在本实施例中,在以240[fps]高速卷动读出之后,单位像素40被复位(快门操作), 由此开始曝光。在曝光时段期间,能够停止电流源35的操作以及AD转换器51的操作。相应 地,通过在从存储器单元32读出当前帧的像素数据的开始直到从单位像素40读出下一帧的 像素信号的开始为止的时段期间停止电流源35的操作以及AD转换器51的操作,能够将功耗 降低在停止的时段期间将被电流源35以及AD转换器51消耗的量。

[0148] 可以通过在控制单元34的控制下中断(切断)信号线26和电流源35之间的电流路 径来进行电流源35的操作的停止。具体地,如图5所示,在信号线26和电流源35之间插入晶 体管Q:,并且通过低电平控制信号致使晶体管&amp;处于非导通状态,由此能够停止电流源35的 操作。

[0149] 在此,当停止电流源35的操作时,优选不仅中断信号线26和电流源35之间的电流 路径,而且将固定电势施加到信号线26。具体地,如图5所示,晶体管Q2连接在信号线26和固 定电势之间,并且通过上述控制信号经由反相器INV的反相控制信号致使晶体管Q2处于非 导通状态,由此能够将该固定电势施加到信号线26。

[0150] 如上所述用于在停止电流源35的操作时将固定电势施加到信号线26的接地要消 除由变为浮置状态的信号线26引起的对单位像素40的ro单元妨的影响。这意味着例如如果 信号线26变为浮置状态并且信号线26的电势波动,则由于放大晶体管44的寄生电容的耦 合,电势的波动可能改变FD单元46的电势。为了消除对FD单元46的这种影响,将固定电势施 加到信号线26。

[0151] 此外,取决于曝光时间的设置,快门操作可以延伸超过第一垂直时段(1XVS)和下 一垂直时段(2XVS)。在该情况下,优选进行控制以便在快门操作之后停止电流源35的操作。 通过在快门操作之后停止电流源35的操作,能够防止电流源35的等待操作的影响,即电源 电势的波动以及信号线26的电势的波动。应该注意,如果快门开始于下一垂直时段(2XVS) 或更晚,则没有电流源35的等待操作的影响。

[0152](将数据存储到存储器单元以及从存储器单元输出数据)

[0153]接下来,将使用图6描述将数据从数据锁存单元53存储到存储器单元32以及从存 储器单元32输出数据的操作。应该注意,图6例示了AD转换器31以及与其相关联的电路(即 诸如数据锁存单元53 (53US32)和存储器单元32 02^3¾))被提供在两个系统中的情况的 例子。但是,这基本上也适用于一个系统的情况。

[0154]在AD转换之后的像素数据被锁存到数据锁存单元53。关于锁存的数据,其16k位数 据由并/串转换单元54以128行为单位高速缓存在列解码器中。然后,通过使用感测放大器, 数据被存储在存储器单元32中。在图6中,尽管存储器单元32具有四存储体(bank)配置,但 是这仅仅是例子。优选确定存储体的数量以便能够以水平像素为单位存储图像数据。

[0155]在本实施例中,因为采取其中与卷动读出并行地对每个存储器单元的位写入数据 的流水线配置,所以可以在一个垂直时段中完成将数据从数据锁存单元53存储到存储器单 元32中。在完成将数据写到存储器单元32中之后,如上所述停止电流源35的操作以及AD转 换器51的操作,并且从存储器单元32的数据读出开始。

[0156]关于从存储器单元32读出数据,在曝光时段期间的三个垂直时段(在本例子中,80 [fps])中,数据从接口单元38输出,同时由复用器55 (55i,552)和数据处理单元33进行数据 的重新布置以及合成。在将数据写到存储器单元32时,因为不从存储器单元32输出数据,所 以能够通过例如使得接口单元3S的输出固定的方法而降低功耗。具体地,例如,能够通过停 止被给予接口单元38的输出选择的时钟而实现低功耗。

[0157](信号处理单元的另一示例性配置)

[0158]图7是例示在根据第一实施例的固态成像设备中的信号处理单元的具体配置的另 一例子的框图。 '

[0159]除了AD转换器51、数据锁存单元53和并/串转换单元54之外,根据本示例的信号处 理单元31还包括数据压缩单元56,并且具有其中通过流水线传送将由AD转换器5丨数字化的 像素数据传送到存储器单元32的流水线配置。在该方面,信号处理单元31在一个水平时段 内通过AD转换器51进行数字化处理,并且在下一水平时段内将数字化的像素数据传送到数 据锁存单元53。

[0160]例如,数据压缩单元56被提供在数据锁存单元53和并/串转换单元54之间,压缩从 数据锁存单兀53输出的像素数据,并将其供应到并/串转换单元54。作为由数据压缩单元56 使用的压缩方法,例如可以示例性示出DPCM(差分脉冲码调制)。

[0161]以此方式,通过将数据压缩单元56提供在数据锁存单元53和存储器单元32之间, 并且在通过数据压缩单元56压缩数据之后将该数据存储在存储器单元32中,可以降低存储 器单元32的存储器容量。由于存储器单元32的容量降低,能够减小在其上安装信号处理单 元31的第二芯片3〇的布局面积。

[0162] [2-4 •分层芯片的布局]

[0163] 在此,将给出关于采用如下配置的分层芯片的布局(即由被分层的第一芯片20和 第二芯片30形成的芯片的布局)的考虑:在该配置中,如上所述提供了多个系统,例如每个 具有AD转换器51和与其相关联的电路的两个系统,并且并行地对两个像素行中的相应像素 的信号进行信号处理。

[0164] 在采用其中例如提供了每个包括AD转换器51以及与其相关联的电路的两个系统 的配置的情况下,例如,两个像素行上的相应像素的信号被读取到在像素阵列单元2丨的信 号线26的延伸方向上的两侧,即像素阵列单元21的上侧和下侧。

[0165] 顺便提及,在采用了其中如在专利文献1中所述的传统技术中那样存储器单元与 在像素阵列单元的顶部和底部的AD转换器等的布置一起被布置在与像素阵列单元相同的 基板(芯片)上的情况下,还需要划分在顶部和底部的存储器单元。在该情况下,作为存储器 单元的输出单元的布局距离,需要大约(像素阵列单元的上下方向的尺寸+存储器单元的上 下方向的尺寸)的距离,并且因为数据输出单元的布局布置在另一配置中,所以芯片尺寸将 变大。此外,在诸如LVDS (低电压差分信号)的时钟同步方案中,需要包括另一系统的时钟, 这导致信号处理芯片的信道数量的增加。

[0166] 相对照,本实施例采用包括被分层的第一芯片20以及第二芯片30的分层芯片的配 置,其中在第一芯片20上形成像素阵列单元21,在第二芯片30上形成包括AD转换器51、存储 器单元32、数据处理单元33和控制单元34的信号处理单元31。由此,如图8所示,随着AD转换 器51jP512被布置在第二芯片30的上下两侧(也可说成是在像素阵列单元21的上下两侧)一 起,存储器单元32i和322可以彼此相邻地布置在AD转换器51i和512之间。

[0167]以此方式,因为存储器单元324P322可以彼此相邻地布置,所以存储器单元 322的数据输出单元(数据输出路径)可以统一配置。由此,因为数据可以通过相同的输出单 元而输出,所以仅需要一组时钟同步信号。这样,能够防止后一级的信号处理芯片的信道数 量的增加。顺便提及,控制单元34将被提供在诸如存储器单元32i和存储器单元322之间的空 间这样的空闲空间中。

[0168]尽管在上述的布局例子中己经给出了关于采用其中提供每个具有AD转换器51和 与其相关联的电路的两个系统的配置的描述,但是这也适用于采用其中提供三个或更多系 统以g增加像素信号从像素阵列单元21的并行读出的速率的配置的情况。例如,以下将描 述在采用其中提供每个具有AD转换器51和与其相关联的电路的四个系统的配置的情况下 的示例性布局。

[0169]图9是例示在采用其中提供每个具有AD转换器51和与其相关联的电路的四个系统 的配置的情况下的分层芯片的示例性布局1的布局图。在本示例性布局丨中,在像素阵列单 元21的上下方向上的中心部分中提供两个系统的通孔,并且四个像素行上的相应像素的信 号通过在像素阵列单元21的上下两侧的两个系统的通孔23jP232以及在该中心部分中的两 个系统的通孔233和234同时被读取到第二芯片30侧。

[0_在第二芯片30侧,四个AD转换器叫到%被布置在相应通孔现到234的附近。此 夕卜,彼此相邻地,存储器单元32i和323布置在AD转换器5UPAD转换器5h之间,并且存储器 单兀32s和324布置在AD转换器512和AD转换器514之间。以此方式,甚至在采用其中提供了每 个具有AD转换器51和与其相关联的电路的四个系统的配置的情况下,存储器单元321和323 以及存储器单元恐和324也可以彼此相邻地布置。从而,甚至在本示例性布局1中,也可以实 现与在图8的示例性布局的情况下相同的动作和效果。

[0171]图1〇是例示在采用其中提供了每个具有AD转换器51和与其相关联的电路的四个 系统的配置的情况下的分层芯片的示例性布局2的布局图。本示例性布局2具有其中两个系 统的通孔2:^和232被提供在像素阵列单元21的上下两侧的配置,这与图8的示例性布局相 同。

[0172]在第二芯片3〇侧,AD转换器51dP513彼此相邻地被布置在一个通孔23:附近,并且 AD转换器5h和514彼此相邻地被布置在另一个通孔232附近。在AD转换器513和AD转换器514 之间,彼此相邻地布置与AD转换器51dP513对应的存储器单元3213以及与AD转换器512和5U 对应的存储器单元3 224。甚至在本示例性布局2的情况下,存储器单元3212和存储器单元3224 可以彼此相邻地布置。从而,甚至在本示例性布局2的情况下,也可以实现与在图8的示例性 布局的情况下相同的动作和效果。

[0173] [2_5 •第一实施例的动作和有利效果]

[0174]根据上述的按照第一实施例的固态成像设备10A,可以实现以下动作和效果。即, 通过提供存储器单元32并且在向存储器单元32高速传送以及从存储器单元32读出数据时 通过其中停止电流源35的操作以及AD转换器51的操作的间断驱动进行低速读出,能够以低 功耗实现像素数据的高速读出。此外,在信号处理单元31中,通过不仅停止AD转换器51的操 作而且停止其他电路的操作,可以进一步降低功耗。

[0175] 此外,通过允许数据处理单元33的读出速度(即数据输出速率)低于像素数据到存 储器单元32的传送速度,可以实现后一级中的接口单元38的信道的减少以及信号处理块 (例如DSP)的较低处理速度。这可以有助于包括后一级中的信号处理块的整个系统的低功 耗。

[0176] 此外,因为第一芯片20和第二芯片30连接以便形成层压的芯片并且第一芯片20侧 上的电路以及第二芯片30侧上的电路在控制单元34的控制下彼此同步,在AD转换后的数据 可以通过流水线传送被传送到存储器单元32,所以有利于同步设计。

[0177] 此外,因为在曝光时段期间从存储器单元32读取像素数据,所以与采用其中在像 素数据被存储在存储器单元中之后状态变为等待状态并且然后图像捕捉开始的配置的传 统技术相比,可以实时地读取运动图像和静止图像的像素数据。因而,可以进行实时图像捕 捉。

[0178] 此外,在采用其中数据压缩单元56被提供在数据锁存单元53和存储器单元32之间 并且数据由数据压缩单元56压缩然后存储在存储器单元32中的配置的情况下,可以降低 存储器单元32的存储器容量,由此可以减小第二芯片30的布局面积。

[0179] 此外,通过提供每个具有AD转换器51和与其相关联的电路的两个或更多系统并且 通过流水线传送将在AD转换后的数据传送到存储器单元32,存在可以进一步改善卷动失真 的优点。

[0180] <3.根据第二实施例的固态成像设备〉

[0181] 接下来,将描述根据本公开的第二实施例的固态成像设备。甚至在此实施例中, CMOS图像传感器的情况将被示例性描述为第二实施例的固态成像设备,这与第一实施例相 同。但是,本实施例不限于应用于CMOS图像传感器。

[0182] [3-1 •系统配置]

[0183]类似于根据第一实施例的固态成像设备,根据第二实施例的固态成像设备具有分 层结构,其中第一芯片20和第二芯片30被分层。该设备被配置为使得在第一芯片20侧上形 成像素阵列单元(像素单元)21,并且在第二芯片30侧上形成诸如包括AD转换器51、存储器 单元32、数据处理单元33和控制单元M的信号处理单元31的电路。

[0184] [3-2.电路配置]

[0185]图11是例示第二实施例的固态成像设备中的第一芯片侧上的电路的具体配置的 电路图,图12是例示第二实施例的固态成像设备中的第二芯片侧上的电路的具体配置的电 路图。

[0186]根据本实施例的固态成像设备10B采用将像素阵列单元21的预定数量的像素40分 组(作为单元)、基于组从相应像素读取像素信号并且以组为单位对读取的像素信号并行地 进行包括AD转换的信号处理的配置。这意味着尽管根据第一实施例的固态成像设备10A使 用其中基于像素列对像素信号进行AD转换的列并行AD转换方法,但是根据第二实施例的固 态成像设备10B使用其中基于具有预定数量的像素的组并行地进行AD转换的像素并行ADR 换方法。

[0187]当将预定数量的像素分组(在一个单位中)时,例如,考虑将属于同一像素行的彼 此相邻的多个像素分组在一个单位中,将上下左右相邻的多个像素分组在一个单位中等 等。此外,不限于按由多个像素构成的每个组读取像素信号的配置。最终,能够采用作为单 位读取单个的像素信号的配置。

[0188] 在本实施例的配置中,基于组或者基于像素,需要用于连接第一芯片20侧上的像 素阵列单元21与第二芯片30侧上的信号处理单元31的通孔23。允许芯片之间的电连接的通 孔23可以由公知的布线间接合技术实现。基于组或者基于像素读取的像素信号从第一芯片 20侧经过基于组或者基于像素提供的通孔23传输到第二芯片30侧。

[0189](第一芯片侧上的电路配置)

[0190]因为在第一芯片20侧上采用像素并行AD转换的配置,所以除了像素阵列单元21和 行选择单元25之外提供列选择单元27,如图11所示。列选择单元27基于从第二芯片30侧提 供的地址信号在像素列的阵列方向(行方向)上基于组(或者基于像素)选择像素阵列单元 21的相应像素40。应该注意,尽管本实施例采用其中在第一芯片20侧上提供行选择单元25 和列选择单元27的配置,但是能够采用其中将它们提供在第二芯片30侧上的配置。

[0191] 此外,单位像素40配置为除了传送晶体管42、复位晶体管43和放大晶体管44之外 还包括两个选择晶体管45和47。这两个选择晶体管45和47相对于放大晶体管44串联连接。 一个选择晶体管45由行选择单元25提供的行选择信号VSEL驱动。另一选择晶体管47由列选 择单元27提供的列选择信号HSEL驱动。

[0192] 应该注意,在行选择单元25和列选择单元27的驱动下基于组进行选择扫描,并且 组中的多个像素的信号经过一个通孔23被传送到第二芯片30侧。这样,以预定顺序从组中 的像素读取像素信号。然后,在第二芯片30侧上,以组中的像素的预定顺序(像素信号的读 出顺序)对按由预定数量的像素构成的每个组读取的模拟像素信号进行信号处理。

[0193](第二芯片侧的电路配置)

[0194]对应于其中预定数量的单位像素40被分组为单元并且为每个组提供通孔23的配 置,导向通孔23的信号线26在第二芯片30上布线,如图12所示。信号线26与电流源35连接, 并且还与AD转换器以及进一步与存储器单元32连接。

[0195]这样,按由预定数量的像素构成的组提供包括信号线26、电流源35、AD转换器51、 存储器单元32等的信号处理单元31。作为存储器单元32,可以示例性示出DRAM,但是不限于 此。这样,存储器单元32可以是易失性存储器或者非易失性存储器,这与第一实施例的情况 相同。

[0196]在采用如上所述的列并行AD转换方法的根据第一实施例的固态成像设备10A中, 在水平时段(XHS)期间进行AD转换,并且输出数据。为了以更高帧速率读取数据,需要增加 同时对其进行AD转换的像素的数量。为了增加同时对其进行AD转换的像素的数量,需要(以 像素为单位的)像素并行AD转换处理而不是列并行。

[0197]如果通过像素并行AD转换读出速度可以更快,则因为通过该量AD转换器51的停止 时段可以更长,所以能够进一步降低功耗。作为例子,如果以960[fps]的读出速度进行传感 器读出(像素信号的读出)并且以64 [fps]的速度进行从存储器单元32输出数据,则能够将 AD转换器51的操作时段减少到数据输出时段的十分之一或更短。

[0198] [3-3 •电路操作]

[01"]接下来,将使用图13的时序图描述具有上述配置的根据第二实施例的固态成像设 备10B的电路操作。

[0200]为了以960[fps]的读出速度读取像素信号,假设像素阵列单元21的像素40中的大 约250个像素(S卩16*16个像素)形成一个单元(组)。假设AD转换器51的AD转换时间是4 [u sec],则在1 [msec]或更短的时间内能够读取250个像素的像素信号。但是,在此示出的示例 性的数值仅仅是例子而不被限制。

[0201]由ie*16个像素构成的像素单元(组)通过从行选择单元25提供的行选择信号VSEL 以及从列选择单兀27提供的列选择信号HSEL所指定的地址而被选择。然后,从由该行选择 信号VSEL和列选择信号HSEL所选择的像素单元中的一个像素读取的模拟像素信号经历AD 转换器51的AD转换。

[0202] 在AD转换时,通过在计数器512中关于复位电平Vreset的下计数以及关于信号电平 Vsig的上计数进行CDS处理。在CSD处理之后的像素数据在行解码器37的行地址的指定以及 列解码器/感测放大器39的列解码器的列地址的指定下被写到存储器单元32中。

[0203]行选择单元25和列选择单元27基于像素单元(组)进行选择扫描,而关于所选像素 单元中的像素,基于像素单元以预定顺序并行地对像素进行选择扫描。作为对像素单元中 的像素的选择,可以示出通过光栅扫描方法的选择作为例子。

[0204]然后,关于像素单元中的其余像素,由行选择信号VSEL和列选择信号HSEL通过光 栅扫描方法进行像素选择和AD转换,并且在CDS处理之后的像素数据被存储在存储器单元 32中。关于存储在存储器单元32中的数据,能够通过进行经过列解码器/感测放大器39的读 出而以低速输出(读取)该数据。

[0205]然后,如在根据第一实施例的固态成像设备10A的情况下那样,当从存储器单元32 读取像素数据时,进行控制以停止电流源35的操作以及信号处理单元31的至少AD转换器51 的操作。在此,因为在根据本实施例的固态成像设备10B中采用了像素并行AD转换方法,所 以像素信号的读出速度可以更快。由此,因为AD转换器51的停止时段可以取得更长,所以能 够实现较低功耗。

[0206] [3-4 •分层芯片的布局]

[0207]图14是例示根据第二实施例的固态成像设备10B中的层压芯片的示例性布局的布 局图。

[0208]如图14所示,在第一芯片20中,像素阵列单元21配置为使得其中预定数量的像素 形成一个单位的像素单元(组)以矩阵二维布置,并且为每个像素单元形成通孔23。另一方 面,在第二芯片3〇中,信号处理单元31配置为使得与像素阵列单元21的像素单元对应地提 供包括AD转换器51、存储器单元32等的电路(图中的像素AD单位),并且按像素AD单位与像 素单元对应地形成通孔23。

[0209]应该注意,尽管图11示例性例示了采用其中行选择单元25和列选择单元27被提供 在第一芯片20侧上的配置的情况,但是能够采用其中它们被提供为第二芯片30侧上的外围 电路(HSEL,VSEL)的配置,如图14的示例性布局中所示。如果采用这样的配置,则存在的优 点是,第一芯片20的更大面积可以被用作像素阵列单元21的区域。

[0210] [3-5.第二实施例的动作和有利效果]

[0211]按照上述的根据第二实施例的固态成像设备10B,除了第一实施例的固态成像设 备10A的上述动作和有利效果之外,还可以实现以下动作和有利效果。即,因为通过使用像 素并行AD转换方法,像素信号的读出速度可以更快,所以能够取AD转换器51的更长的停止 时段。因而,与使用列并行AD转换方法的根据第一实施例的固态成像设备10A的情况相比, 能够进一步降低功耗。

[0212] <4.根据第三实施例的固态成像设备〉

[0213]接下来,将描述根据本公开的第三实施例的固态成像设备。甚至在此实施例中, CMOS图像传感器的情况将被示例性地描述为第三实施例的固态成像设备,这与第一实施例 和第二实施例相同。但是,本实施例不限于应用于CMOS图像传感器。

[0214] [4-1 •系统配置]

[0215]类似于根据第一实施例和第二实施例的固态成像设备,根据第三实施例的固态成 像设备具有分层结构,其中第一芯片20和第二芯片30被分层。该设备被配置为使得在第一 芯片2〇侧上形成像素阵列单元(像素单元)21,并且在第二芯片30侧上形成诸如包括AD转换 器51、存储器单元32、数据处理单元:33和控制单元34的信号处理单元31的电路。

[0216] [4-2 •电路配置]

[0217]图15是例示在第三实施例的固态成像设备中的第一芯片侧上的电路的具体配置 的电路图,图16是例示在第三实施例的固态成像设备中的第二芯片侧上的电路的具体配置 的电路图。

[0218]类似于根据第二实施例的固态成像设备10B,根据本实施例的固态成像设备10C也 采用像素并行AD转换方法。这样,根据本实施例的固态成像设备10C具有将像素阵列单元21 的预定数量的像素40分组、按组从相应像素40读取像素信号并且以组为单位对读取的像素 信号并行地进行包括AD转换的信号处理的配置。

[0219]但是,根据第三实施例的固态成像设备10C不同于根据第二实施例的固态成像设 备10B在于以下方面。即,根据第二实施例的固态成像设备i〇B采用其中在信号处理单元31 中与AD转换器51—起提供存储器单元32的配置,即其中一起安装AD转换器51和存储器单元 32两者的配置。相对照,根据本实施例的固态成像设备l〇C采用其中在信号处理单元31外部 提供存储器单元32的配置。

[0220]当分组其中预定数量的像素形成一个单位的单位像素40时,例如,考虑将属于同 一像素行的彼此相邻的多个像素分组在一个单位中,将上下左右相邻的多个像素分组在一 个单位中等等,这与第二实施例的情况相同。此外,本实施例不限于具有按由多个像素构成 的每个组读取像素信号的配置。最终,能够采用作为单位读取单个像素信号的配置。

[0221]甚至在本实施例的配置中,基于组或者基于像素,需要用于连接第一芯片20侧上 的像素阵列单元21与第二芯片30侧上的信号处理单元31的通孔23。允许芯片之间的电连接 的通孔23可以由公知的布线间接合技术。基于组或者基于像素读取的像素信号从第一芯片 20侧经过基于组或者基于像素提供的通孔23传输到第二芯片30侧。

[0222](第一芯片侧上的电路配置)

[0223] 第一芯片20侧上的配置基本上类似于第二实施例的配置。即,因为在第一芯片20 侧上采用像素并行AD转换的配置,所以除了像素阵列单元21和行选择单元25之外还提供了 列选择单元27,如图15所示,该列选择单元27在行方向上以组为单位(或者以像素为单位) 选择像素阵列单元21的相应像素40。应该注意,能够采用其中将行选择单元25和列选择单 元27提供在第二芯片30侧的配置。

[0224](第二芯片侧上的电路配置)

[0225]对应于其中预定数量的单位像素40被分组为单元并且为每个组提供通孔23的配 置,导向通孔23的信号线26在第二芯片30上布线,如图16所示。信号线26与电流源35连接。 此外,为每个信号线26提供信号处理单元31。

[0226]关于信号处理单元31,尽管在第二实施例的情况下采用一起提供AD转换器51和存 储器单元32两者的配置,但是本实施例具有不包括存储器单元32的配置。这样,本实施例采 用其中将存储器单元32提供在信号处理单元31外部的配置。

[0227] AD转换器51配置为包括比较器(C0MP) 511、N位(N是2或更大的整数)计数器512以 及锁存单元513。在AD转换器51中,锁存单元53由计数器512的N位单元电路(锁存电路)形 成,并且锁存经历了通过比较器511和计数器512的动作的AD转换以及经历了通过计数器 512的上/下计数操作的⑶S的一个像素的数字数据(像素数据)。

[0228] 应该注意,作为行解码器37,提供了选择信号处理单元31中的锁存单元513的行解 码器37i以及基于行选择存储器单元32中的相应单元的行解码器372。

[0229] [4-3.电路操作]

[0230]接下来,将描述如上配置的根据第二实施例的固态成像设备10C的电路操作。

[0231] 关于根据由行选择信号VSEL和列选择信号HSEL的地址指定而选择的像素单元中 的一个像素,其像素信号经历AD转换器51的AD转换,并且经过由计数器512的上/下计数操 作的CDS处理而获得的数字数据被锁存到锁存单元513。然后,通过使用由行解码器37i提供 的选择信号RSEL选择被锁存到锁存单元513的数字数据,通过列解码器/感测放大器30的感 测放大器顺序地读取该数据。然后,通过进行经过数据锁存单元53到存储器单元32中的写 入操作同时对多个像素进行流水线操作。

[0232] 以此方式,通过光栅扫描方法进行像素选择和AD转换的操作,并且经过锁存单元 513和列解码器/感测放大器39的感测放大器进行将通过计数器512的CSD处理之后的数字 数据写到存储器单元32中的操作。

[0233] 应该注意,通过布置多个AD转换器51并且同时从两个或更多像素读取信号而不是 基于像素进行AD转换,能够使得读出速度更快。

[0234] 此外,关于锁存单元53,如果难以布置用于计数器512的N位的单元电路(锁存电 路),则能够基于小于N位的几位布置单元电路,并且在基于几位通过选择信号RSEL进行选 择之后,通过列解码器/感测放大器39的感测放大器进行读出并且进行向存储器单元32的 写入。由此,能够用较少数量的像素形成像素单元,这提供了读出速度变得更快的优点。 [0235]关于存储在存储器单元32中的数据,能够通过经数据锁存单元53和列解码器/感 测放大器39读取该数据而以低速输出(读取)该数据。

[0236]然后,与根据第一实施例和第二实施例的固态成像设备10A和10B相同,当从存储 器单元32读取像素数据时,进行控制以停止电流源35的操作以及信号处理单元31的至少AD 转换器51的操作。在此,因为甚至在根据本实施例的固态成像设备10C中采用了像素并行AD 转换方法,这与根据第二实施例的固态成像设备10B的情况相同,所以像素信号的读出速度 可以更快。由此,因为可以取AD转换器51的更长的停止时段,所以能够进一步降低功耗。 [0237] [4-4.分层芯片的布局]

[0238]图17是例示根据第三实施例的固态成像设备10C中的分层芯片的示例性布局的布 局图。

[0239]如图I7所示,在第一芯片20上,像素阵列单元21配置为使得其中预定数量的像素 形成一个单位的像素单元(组)以矩阵二维布置,并且为每个像素单元形成通孔23。另一方 面,在第二芯片3〇上,与像素阵列单元21的像素单元对应地提供包括AD转换器51等的电路 (图中的像素AD单位),并且对于每个像素AD单位与像素单元对应地形成通孔23,进一步地, 将存储器单元32提供在形成信号处理单元31的区域之外。

[0240]应该注意,尽管图15示例性例示了采用其中行选择单元25和列选择单元27被提供 在第一芯片20侧上的配置的情况,但是能够采用其中它们被提供为第二芯片30侧上的外围 电路(HSEL,VSEL)的配置,如图I7的示例性布局中所示。如果采用这样的配置,则存在的优 点是,第一芯片20的更大面积可以被用作像素阵列单元21的区域。

[0241]图is是例不根据第二实施例的固态成像设备10C中的分层芯片的另一示例性布局 的布局图。

[0242] 尽管上述的示例性布局采用了其中两个芯片(即第一芯片2〇和第二芯片30)被分 层的具有两层的分层结构,但是本示例性布局采用具有三层的分层结构,其中三个芯片(gp 第一芯片20、第二芯片3〇以及第三芯片6〇)被分层。但是,本实施例不限于具有三层的分层 结构,并且也可接受具有四层或更多层的分层结构。

[0243] 如图18所示,本示例性布局具有其中像素阵列单元21被布置在第一芯片20上、包 括AD转换器51的电路(图中的像素AD单位)被布置在第二芯片30上、存储器单元32被布置在 第三芯片60上的结构,例如,它们被层压使得第二芯片30被放置在中间。应该注意,尽管第 一芯片20、第二芯片30和第三芯片60的层压顺序是任意的,但是优选将其上安装包括控制 单元34的电路的第二芯片30放置在中间,因为将被控制单元34控制的第一芯片20和第三芯 片60定位为紧挨在第二芯片30以上和紧挨在第二芯片30以下。

[0244]如在本示例性布局中那样,通过采用其中存储单元32被提供在作为不同于第二芯 片30的第三芯片60上的配置,其中包括AD转换器51等的电路以及包括控制单元M等的电路 被提供在第二芯片30上,与其中存储器单元32被提供在第二芯片30上的示例性布局相比, 能够减小芯片面积。这从图17和图18的比较是显而易见的。在该情况下,考虑其中使用通孔 (通孔2)将其上安装了包括AD转换器51等的电路的第二芯片30以及其上安装了存储器单元 32等的第三芯片彼此连接的配置。允许芯片之间的电连接的通孔(通孔1/通孔2)可以由公 知的布线间接合技术实现。

[0245] [4-5 •第三实施例的动作和有利效果]

[0246]按照上述的根据第三实施例的固态成像设备10C,因为通过使用像素并行AD转换 方法,像素信号的读出速度可以更快,这与根据第二实施例的固态成像设备10B相同,所以 能够取AD转换器51的更长的停止时段。因而,与使用列并行AD转换方法的根据第一实施例 的固态成像设备10A的情况相比,能够进一步降低功耗。

[0247]此外,根据本实施例的固态成像设备10C采用其中存储器单元32被提供在信号处 理单元31外部的配置,这与其中AD转换器51和存储器单元32—起被提供在信号处理单元31 中的第二实施例的固态成像设备10B不同。由此,根据本实施例的固态成像设备10C可适用 于难以很好地实现诸如DRAM的模拟电路与存储器单元32的隔离的情况。

[0248] <5.另一示例性配置〉

[0249] 在上述的每个实施例中,尽管作为例子已经关于将该技术应用于具有分层结构的 固态成像设备的情况给出描述,但是本公开的技术不限于应用于具有分层结构的固态成像 设备。也就是说,其中在从存储器单元32读出像素数据时停止电流源35的操作以及信号处 理单元31的至少AD转换器51的操作的、通过间断驱动进行低速读出的技术也可以应用于所 谓的平坦型固态成像设备,其被形成为使得像素阵列单元21及其外围电路被布置在相同的 基板(芯片)上。

[0250]但是,因为第二和第三实施例的固态成像设备使用像素并行AD转换方法,所以可 以说具有分层结构的固态成像设备是优选的,这是因为能够采用其中像素阵列单元21的像 素单元以及信号处理单元31的像素AD单位可以通过通孔23直接连接的连接结构。

[0251] <6.电子装置〉

[0252]本公开的技术可应用于的固态成像设备可以被用作通常包括诸如数码相机和摄 像机的成像设备的电子装置、诸如移动电话的具有成像功能的移动终端设备、使用固态成 像设备用于图像读取单元的复印机等中的成像单元(图像捕捉单元)。应该注意,存在要安 装在电子装置上的上述模块状态中的模式(即相机模块)被用作成像设备的情况。 t〇253][成像设备]

[0254]图19是例示作为本公开的电子装置的例子的成像设备(相机设备)的示例性配置 的框图。

[0255]如图19所示,本公开的成像设备100包括包含镜头组的光学系统101、成像元件 1〇2、作为相机信号处理单元的DSP电路103、帧存储器104、显示设备105、记录设备106、操作 系统107、电源系统108等。成像设备100配置为使得DSP电路103、帧存储器1〇4、显示设备 105、记录设备106、操作系统107和电源系统108通过总线109彼此连接。

[0256]纟ia头组1〇1取得来自被摄体的入射光(图像光)并且在成像元件102的成像表面上 形成图像。成像元件1〇2基于像素将通过镜头组101在成像面上成像的入射光的光量转换为 电信号,并且将其输出作为像素信号。

[0257]显不设备105由诸如液晶显不设备、有机EL (电致发光)显示设备等的面板显示设 备形成,并且显示由成像元件1〇2成像的运动图像或静止图像。记录设备106将由成像元件 102成像的运动图像或静止图像记录在诸如存储卡、视频带、DVD (数字多功能盘)等的记录 介质上。

[0258]操作系统107在用户的操作下发出与成像设备1〇〇的各种功能有关的操作命令。电 源系统108将用作DSP电路103、帧存储器104、显示设备105、记录设备106和操作系统107的 操作电源的各种类型的电源适当地提供给这些供应目标。

[0259]如上配置的成像设备100可应用于诸如摄像机、数码相机、移动电话等的移动设备 的相机模块。在这样的成像设备100中,能够以较低功耗实现像素数据的高速读出的、根据 上述的每个实施例的固态成像设备可以被用作成像元件102。这对成像设备1〇〇中的功耗降 低做出极大贡献。

[0260] <7.本公开的配置〉

[0261] 应该注意,本公开也能够采用如下所述的配置。

[0262] [1]固态成像设备,包括:

[0263]信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到 信号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像 素数据;

[0264]存储器单元,存储从该信号处理单元传送的像素数据;

[0265]数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据; 以及

[0266] 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号 线连接的电流源的操作以及该信号处理单元的至少AD转换器的操作。

[0267] [2]根据[1]的固态成像设备,其中

[0268]该控制单元基于垂直同步信号停止该电流源的操作以及该AD转换器的操作。

[0269] [3]根据[1]或[2]的固态成像设备,其中

[0270]该信号处理单元、该存储器单元、该数据处理单元以及该控制单元被形成在与在 其上形成该像素阵列单元的芯片不同的至少一个芯片上,以及

[0271]该固态成像设备具有其中在其上形成该像素阵列单元的芯片与另外至少一个芯 片分层的结构。

[0272] [3A]根据[3]的固态成像设备,其中

[0273] 该像素阵列单元形成在第一芯片上,

[0274] 该信号处理单元、该存储器单元、该数据处理单元以及该控制单元形成在第二芯 片上,以及

[0275] 该固态成像设备具有其中第一芯片和第二芯片被分层的结构。

[0276] [3B]根据[3]的固态成像设备,其中

[0277]该像素阵列单元形成在第一芯片上,

[0278]该信号处理单元和该控制单元形成在第二芯片上,

[0279]该存储器单元和该数据处理单元形成在第三芯片上,以及

[0280]该固态成像设备具有其中第一芯片、第二芯片和第三芯片被分层的结构。

[0281] [4]根据[3]的固态成像设备,其中

[0282]该控制单元彼此同步地控制在其上形成该像素阵列单元的芯片侧上的电路以及 该另外至少一个芯片侧上的电路。

[0283] [5]根据[1]到[4]的任一项的固态成像设备,其中

[0284]该信号处理单元基于每像素列并行地对基于每像素行从像素阵列单元的像素读 取的模拟像素信号进行信号处理。 ^

[0285] [6]根据[5]的固态成像设备,其中该信号处理单元包括

[0286] 数据锁存单元,其锁存由AD转换器数字化的像素数据;以及

[0287]并行-串行转换单元,其将从该数据锁存单元输出的像素数据从并行数据转换为 串行数据,以及

[0288]通过流水线传送将由该AD转换器数字化的像素数据传送到该存储器单元。

[0289] [7A]根据[6]的固态成像设备,其中

[0290]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理,并且在下一 水平时段内将数字化的像素数据传送到数据锁存单元。

[0291] [7B]根据[6]的固态成像设备,其中

[0292]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理,并且在下一 水平时段内通过数据锁存单元和列解码器将数字化的像素数据传送到该存储器单元。

[0293] [8]根据[5]的固态成像设备,其中

[0294] 该信号处理单元包括:

[0295]数据锁存单元,其锁存由该AD转换器数字化的像素数据;

[0296]数据压缩单元,其压缩从该数据锁存单元输出的像素数据;以及

[0297]并行-串行转换单元,其将从该数据压缩单元输出的像素数据从并行数据转换为 串行数据,以及

[0298]通过流水线传送将由该AD转换器数字化的像素数据传送到该存储器单元。

[0299] [9A]根据[8]的固态成像设备,其中

[0300]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理,并且在下一 水平时段内将数字化的像素数据传送到数据锁存单元。

[0301] [9B]根据[8]的固态成像设备,其中

[0302]该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理,并且在下一 水平时段内通过数据锁存单元和列解码器将数字化的像素数据传送到该存储器单元。

[0303] [10]根据[5]到[9]的任一项的固态成像设备,其中

[0304]该信号处理单元包括两个或更多AD转换器,并且在所述两个或更多AD转换器中并 行地进行用于数字化的信号处理。

[0305] [11]根据[10]的固态成像设备,其中

[0306]该两个或更多AD转换器分离布置在该像素阵列单元的信号线的延伸方向上的两 侧。

[0307] [12]根据[1]到[4]的任一项的固态成像设备,其中

[0308]基于每单位提供与该信号线连接的该电流源、该信号处理单元和该存储器单元, 该单位由预定数量的像素形成,以及

[0309]该信号处理单元按该预定数量的像素的单位并行地对按该单位从像素阵列单元 的相应像素读取的模拟像素信号进行信号处理。

[0310] [13]根据[2]的固态成像设备,其中

[0311]信号处理单元按照关于该预定数量的像素的单位中的像素的预定顺序对按该单 位读取的模拟像素信号进行信号处理。

[0312] [14]根据[1]到[13]的任一项的固态成像设备,其中

[0313]该数据处理单元包括解码器和感测放大器,该解码器指定列地址到该存储器单 元,该感测放大器读取指定的地址的像素数据,以及

[0314] 通过该感测放大器和该解码器从该存储器单元读取像素数据。

[0315] [15]根据[1]到[14]的任一项的固态成像设备,其中

[0316] 该数据处理单元在曝光时段期间从该存储器单元读取像素数据。

[0317] [ 16]根据[1 ]到[15]的任一项的固态成像设备,其中

[0318] 当该控制单元停止与该信号线连接的电流源的操作时,该控制单元中断在该信号 线和该电流源之间的电流路径。

[0319] [17]根据[16]的固态成像设备,其中

[0320]当该控制单元中断在该信号线和该电流源之间的电流路径时,该控制单元将固定 电势施加到该信号线。

[0321] [18]包括多个分层的芯片的固态成像设备,所述多个分层的芯片包括在其上形成 像素阵列单元的芯片,其中

[0322] 在与在其上形成该像素阵列单元的芯片不同的至少一个芯片上形成:

[0323] 信号处理单元,包括AD转换器,该AD转换器对从该像素阵列单元的每个像素读取 到信号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的 像素数据;

[0324] 存储器单元,存储从该信号处理单元传送的像素数据;

[0325] 数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据; 以及

[0326] 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号 线连接的电流源的操作以及该信号处理单元的至少AD转换器的操作。

[0327] [ 18A]根据[18]的固态成像设备,其中

[0328] 该固态成像设备包括层压的第一芯片和第二芯片,

[0329] 在该第一芯片上,形成像素阵列单元,以及

[0330] 在该第二芯片上,形成该信号处理单元,该存储器单元、该数据处理单元和该控制 单元。

[0331] [18B]根据[18]的固态成像设备,其中

[0332] 该固态成像设备包括层压的第一芯片、第二芯片和第三芯片,

[0333] 在该第一芯片上,形成像素阵列单元,

[0334]在该第二芯片上,形成该信号处理单元,该数据处理单元和该控制单元,以及 [0335]在该第三芯片上,形成该存储器单元。

[0336] [19]固态成像设备的驱动方法,该方法包括,

[0337]在驱动包括以下的固态成像设备时:

[0338]信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到 信号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像 素数据;

[0339]存储器单元,存储从该信号处理单元传送的像素数据;以及

[0340] 数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据,

[0341] 当从存储器单元读取像素数据时,进行驱动以停止与该信号线连接的电流源的操 作以及该信号处理单元的至少该AD转换器的操作。

[0342] [20]包括固态成像设备的电子装置,该固态成像设备包括:

[0343]信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到 信号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像 素数据;

[0344] 存储器单元,存储从该信号处理单元传送的像素数据;

[0345]数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据; 以及

[0346] 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号 线连接的电流源的操作以及该信号处理单元的至少AD转换器的操作。

[0347] 参考标记列表

[0348] 10A根据第一实施例的固态成像设备

[0349] 10B根据第二实施例的固态成像设备

[0350] 10C根据第三实施例的固态成像设备

[0351] 20第一芯片

[0352] 21像素阵列单元(像素单元)

[0353] 22h222焊盘

[0354] 23 (23i到234)通孔

[0355] 25行选择单元

[0356] 26信号线

[0357] 27列选择单元

[0358] 30第二芯片

[0359] 31信号处理单元

[0360] 32 (32^322,32^(132¾)存储器单元

[0361] 33数据处理单元

[0362] 34控制单元

[0363] 35电流源

[0364] 36解码器

[0365] 37行解码器

[0366] 38接口(IF)单元

[0367] 39列解码器/感测放大器

[0368] 40单位像素

[0369] 41光电二极管

[0370] 42传送晶体管(传送栅极)

[0371] 43复位晶体管

[0372] 44放大晶体管

[0373] 45,47选择晶体管

[0374] 46FD 单元

[0375] 51 (51i 到 5U)AD 转换器

[0376] 52参考电压产生单元

[0377] 53 (53a,53b)数据锁存单元

[0378] 54并/串(并行_串行)转换单元

[0379] 55 (55a,55b)多路复用器

[0380] 56数据压缩单元

[0381] 60第三芯片

Claims (20)

1. 一种固态成像设备,包括: 信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到信号 线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像素数 据; 存储器单元,存储从该信号处理单元传送的像素数据; 数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据;以及 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号线连 接的电流源的操作以及该信号处理单元的至少该AD转换器的操作。
2. 根据权利要求1的固态成像设备,其中 该控制单元基于垂直同步信号停止该电流源的操作以及该AD转换器的操作。
3. 根据权利要求1的固态成像设备,其中 该信号处理单元、该存储器单元、该数据处理单元以及该控制单元被形成在与形成该 像素阵列单元的芯片不同的至少一个芯片上,以及 该固态成像设备具有其中在其上形成该像素阵列单元的芯片与另外至少一个芯片分 层的结构。
4. 根据权利要求3的固态成像设备,其中 该控制单元彼此同步地控制在其上形成该像素阵列单元的芯片侧的电路以及该另外 至少一个芯片侧的电路。
5. 根据权利要求1的固态成像设备,其中 该信号处理单元基于每像素列并行地对基于每像素行从像素阵列单元的像素读取的 模拟像素信号进行信号处理。
6. 根据权利要求5的固态成像设备,其中 该信号处理单元包括 数据锁存单元,其锁存由AD转换器数字化的像素数据;以及 并行-串行转换单元,其将从该数据锁存单元输出的像素数据从并行数据转换为串行 数据,以及 通过流水线传送将由该AD转换器数字化的像素数据传送到该存储器单元。
7. 根据权利要求6的固态成像设备,其中 该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理,并且在下一水平 时段内将数字化的像素数据传送到数据锁存单元。
8. 根据权利要求5的固态成像设备,其中 该信号处理单元包括: 数据锁存单元,其锁存由该AD转换器数字化的像素数据; 数据压缩单元,其压缩从该数据锁存单元输出的像素数据;以及 并行-串行转换单元,其将从该数据压缩单元输出的像素数据从并行数据转换为串行 数据,以及 通过流水线传送将由该AD转换器数字化的像素数据传送到该存储器单元。
9. 根据权利要求8的固态成像设备,其中 该信号处理单元在一个水平时段内通过该AD转换器进行数字化处理,并且在下一水平 时段内将数字化的像素数据传送到数据锁存单元。
10. 根据权利要求5的固态成像设备,其中 该信号处理单元包括两个或更多AD转换器,并且在所述两个或更多AD转换器中并行地 进行用于数字化的信号处理。
11. 根据权利要求10的固态成像设备,其中 该两个或更多AD转换器分离布置在该像素阵列单元的信号线的延伸方向上的两侧。
12. 根据权利要求1的固态成像设备,其中 基于每单位提供与该信号线连接的该电流源、该信号处理单元和该存储器单元,该单 位由预定数量的像素形成,以及 该信号处理单元按该预定数量的像素的单位并行地对按该单位从像素阵列单元的相 应像素读取的模拟像素信号进行信号处理。
13. 根据权利要求12的固态成像设备,其中 该信号处理单元按照关于该预定数量的像素的单位中的像素的预定顺序对按该单位 读取的模拟像素信号进行信号处理。
14. 根据权利要求1的固态成像设备,其中 该数据处理单元包括解码器和感测放大器,该解码器向该存储器单元指定列地址,该 感测放大器读取指定的地址的像素数据,以及 通过该感测放大器和该解码器从该存储器单元读取像素数据。
15. 根据权利要求1的固态成像设备,其中 该数据处理单元在曝光时段期间从该存储器单元读取像素数据。
16. 根据权利要求1的固态成像设备,其中 当该控制单元停止与该信号线连接的电流源的操作时,该控制单元中断在该信号线和 该电流源之间的电流路径。
17. 根据权利要求16的固态成像设备,其中 当该控制单元中断在该信号线和该电流源之间的电流路径时,该控制单元将固定电势 施加到该信号线。
18. —种包括多个分层的芯片的固态成像设备,所述多个分层的芯片包括在其上形成 像素阵列单元的芯片,其中 在与在其上形成该像素阵列单元的芯片不同的至少一个芯片上形成: 信号处理单元,包括AD转换器,该AD转换器对从该像素阵列单元的每个像素读取到信 号线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像素 数据; 存储器单元,存储从该信号处理单元传送的像素数据; 数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据;以及 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号线连 接的电流源的操作以及该信号处理单元的至少AD转换器的操作。
19.一种固态成像设备的驱动方法,该方法包括, 在驱动包括以下的固态成像设备时: 信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到信号 线的模拟像素彳目号数字化,该信号处理单元以高于巾贞速率的第一速度传送数字化的像素数 据; 存储器单元,存储从该信号处理单元传送的像素数据;以及 数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据, 当从存储器单元读取像素数据时,进行驱动以停止与该信号线连接的电流源的操作以 及该信号处理单元的至少该AD转换器的操作。
20.—种包括固态成像设备的电子装置,该固态成像设备包括: 信号处理单元,包括AD转换器,该AD转换器对从像素阵列单元的每个像素读取到信号 线的模拟像素信号数字化,该信号处理单元以高于帧速率的第一速度传送数字化的像素数 据; 存储器单元,存储从该信号处理单元传送的像素数据; 数据处理单元,以低于所述第一速度的第二速度从该存储器单元读取像素数据;以及 控制单元,当从该存储器单元读取像素数据时,该控制单元控制以停止与该信号线连 接的电流源的操作以及该信号处理单元的至少AD转换器的操作。
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CN101753866A (zh) * 2005-06-02 2010-06-23 索尼株式会社 半导体图像传感器模块及其制造方法

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