JP7046678B2 - 半導体装置、機器 - Google Patents

半導体装置、機器 Download PDF

Info

Publication number
JP7046678B2
JP7046678B2 JP2018068576A JP2018068576A JP7046678B2 JP 7046678 B2 JP7046678 B2 JP 7046678B2 JP 2018068576 A JP2018068576 A JP 2018068576A JP 2018068576 A JP2018068576 A JP 2018068576A JP 7046678 B2 JP7046678 B2 JP 7046678B2
Authority
JP
Japan
Prior art keywords
conductive pattern
chip
signal
pixels
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018068576A
Other languages
English (en)
Other versions
JP2019179859A (ja
Inventor
岳彦 曽田
和敏 虎島
靖 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2018068576A priority Critical patent/JP7046678B2/ja
Priority to US16/363,328 priority patent/US10804311B2/en
Publication of JP2019179859A publication Critical patent/JP2019179859A/ja
Priority to US17/018,671 priority patent/US11081515B2/en
Priority to US17/362,742 priority patent/US11764244B2/en
Application granted granted Critical
Publication of JP7046678B2 publication Critical patent/JP7046678B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Geometry (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、複数のチップが積層された半導体装置、および半導体装置を有する機器に関する。
複数のチップが積層された半導体装置において、各チップの導電パターンを接合することで、導電パターンの接合部を介してチップ間の電気的接続を行う配線を形成することができる。
特許文献１には、複数のＣｕ－Ｃｕ接合部を介して、一方のチップから他方のチップに電源電圧（特許文献１ではＶＳＳ２２）を供給する構成が示されている。
特開２０１７－１１７８２８号公報
特許文献１には、画素が出力する画素信号を伝送する経路に関する、チップ間の接続に関する検討が為されていない。したがって、画素信号を伝送する経路において、チップ間の接続の接続不良が有った場合、画素信号が別のチップに伝送されないこととなる。
本発明は、画素信号を伝送する経路におけるチップ間の接続に関し、検討を行ったものである。
本発明は上記の課題を鑑みて為されたものであり、一の態様は、各々が光電変換部と、前記光電変換部の電荷に対応した信号レベルを出力する出力ノードとを有するとともに、複数行および複数列に渡って配された複数の画素を有する第１チップと、前記複数列のうちの対応する列の、前記複数行の画素の各々の前記出力ノードがそれぞれ接続された複数の信号線と、複数のセルが配された第２チップと、を有し、前記第１チップは、前記複数の信号線のうちの１つの信号線にそれぞれが接続されるとともに、それぞれが銅を主成分とする第１導電パターンおよび第２導電パターンと、第５導電パターンと、第１制御線と、を有し、前記第２チップは、前記複数のセルのうちの１つのセルにそれぞれが接続されるとともに、それぞれが銅を主成分とする第３導電パターンおよび第４導電パターンと、第６導電パターンと、前記複数の画素を制御する制御部と、第２制御線と、を有し、前記第１導電パターンと前記第３導電パターンとが接合面にて接合され、前記第２導電パターンと前記第４導電パターンとが前記接合面にて接合され、前記第５導電パターンと前記第６導電パターンとが前記接合面にて接合され、前記制御部と前記複数の画素とが、前記第１制御線、前記第５導電パターン、前記第６導電パターン、前記第２制御線を介して接続され前記第１導電パターンと前記第２導電パターンとの間と、前記第３導電パターンと前記第４導電パターンとの間の少なくとも一方に絶縁層が配され、前記第１チップにおける、前記１つの信号線に接続される、第１導電パターンと第２導電パターンとを含む導電パターンの数が、前記第１チップにおける、前記第２制御線に接続される、第５導電パターンを含む導電パターンの数よりも少ないことを特徴とする半導体装置である。
本発明により、画素信号を伝送する経路におけるチップ間の接続を良好なものとすることができる。
半導体装置の模式図 半導体装置の模式図 半導体装置の模式図 半導体装置の模式図 半導体装置の模式図 半導体装置の模式図 半導体装置の模式図 半導体装置の模式図
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。なお、実施形態の開示内容は、本明細書に明記したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また、同様の名称で異なる符号を付した構成については、第１構成、第２構成、第３構成などとして区別することが可能である。
図１（ａ）は、半導体装置ＡＰＲを示している。半導体装置ＡＰＲの全部または一部が、チップ１とチップ２の積層体である半導体デバイスＩＣである。本例の半導体装置ＡＰＲは、例えば、イメージセンサーやＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサー、測光センサー、測距センサーとして用いることができる光電変換装置である。半導体装置ＡＰＲにおいて、複数のセル１０が複数行および複数列に渡って配されたチップ１と、複数のセル２０が複数行および複数列に渡って配されたチップ２と、が積層されている。セル２０はＰ型トランジスタおよびＮ型トランジスタを含むことができる。図１（ａ）の線４はチップ１とチップ２の輪郭が略一致して、チップ１とチップ２とが積層されていることを示している。チップ１は複数のセル１０が行列状に配されたエリア１３を有し、チップ２は複数のセル２０が行列状に配されたエリア２３を有する。エリア１３とエリア２３は、重畳領域５において互いに重なる。エリア１３の全体とエリア２３の全体が重なってもよいが、エリア１３の一部がエリア２３に重ならなくてもよく、エリア２３の一部がエリア１３に重ならなくてもよい。図１（ａ）では、エリア１３とエリア２３の面積が等しい場合を示しているが、エリア１３とエリア２３の面積が異なる場合もありうる。
チップ１は、複数のセル１０を構成する複数の半導体素子（不図示）が設けられた半導体層１１と、複数のセル１０を構成するＭ層の配線層（不図示）を含む配線構造１２と、を含む。チップ２は、複数のセル２０を構成する複数の半導体素子（不図示）が設けられた半導体層２１と、複数のセル２０を構成するＮ層の配線層（不図示）を含む配線構造２２と、を含む。配線構造１２が半導体層１１と半導体層２１との間に配されている。配線構造２２が配線構造１２と半導体層２１との間に配されている。
詳細は後述するが、セル１０は画素回路であり、フォトダイオードなどの光電変換素子とトランジスタなどの能動素子を含む。セル２０は、セル１０を駆動したり、セル１０からの信号を処理したりする電気回路である。
図１（ｂ）は、半導体装置ＡＰＲを備える機器ＥＱＰを示している。半導体デバイスＩＣはセル１０を含む画素ＰＸＣが行列状に配列された画素エリアＰＸを有する。画素ＰＸＣはセル１０に含まれる光電変換素子に加えてマイクロレンズやカラーフィルタを含むことができる。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲにはセル１０以外の回路を配置することができる。半導体装置ＡＰＲは半導体デバイスＩＣに加えて、半導体デバイスＩＣを格納するパッケージＰＫＧを含むことができる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかを更に備え得る。処理装置ＰＲＣは、半導体装置ＡＰＲが出力する信号を用いて画像を生成する信号処理部である。
図２は、図１（ａ）に示した重畳領域５を含む半導体装置ＡＰＲの断面図である。配線構造１２は、Ｍ層（本例ではＭ＝４）の配線層として、配線層１２１、１２１、１２３、１２４を含む。複数の配線層１２１、１２１、１２３、１２４の周囲には層間絶縁膜１２０が設けられている。最上配線層が配線層１２４である。配線層１２４はチップ１に配された複数の導電パターン１２４１、１２４２、１２４３を含む。配線構造２２は、Ｎ層（本例ではＮ＝４）の配線層として、配線層２２１、２２１、２２３、２２４を含む。複数の配線層２２１、２２１、２２３、２２４の周囲には層間絶縁膜２２０が設けられている。最上配線層が配線層２２４である。配線層２２４はチップ２に配された複数の導電パターン２２４１、２２４２、２２４３を含む。
半導体層１１と半導体層２１との間には、配線構造１２、２２によって形成され、チップ１とチップ２との間の電気的な接続を行う複数の配線３００（チップ間配線）が設けられている。なお、チップ１とチップ２には、チップ内だけの配線（チップ内配線）も設けられうるが、ここでは説明を省略する。複数の配線３００の各々は、チップ１に配された複数の導電パターン１２４１、１２４２、１２４３のいずれかとチップ２に配された複数の導電パターン２２４１、２２４２、２２４３のいずれかとの接合部３３０を有する。例えば複数の接合部３３０の内の接合部３３１では、導電パターン１２４１と導電パターン２２４１とが接合している。複数の接合部３３０の内の接合部３３２では、導電パターン１２４２と導電パターン２２４２とが接合している。複数の接合部３３０の内の接合部３３３では、導電パターン１２４３と導電パターン２２４３とが接合している。これらの接合部３３０が他の配線層１２１、１２１、１２３を介して半導体層１１のコンタクト１１０と導通している。これらの接合部３３０が他の配線層２２１、２２１、２２３を介して半導体層２１のコンタクト２１０と導通している。これにより、チップ１とチップ２との間の電気的な接続が行われる。なお、チップ１とチップ２との間の機械的な接続を強化するため、層間絶縁膜１２０と層間絶縁膜２２０とが接合している。導電パターン同士の接合と、層間絶縁膜同士の接合は接合面４０にて行われる。各導電パターンの構成元素は、銅を主成分とする。なお、各導電パターンをアルミニウムと銅の合金で構成することもできるが、この場合には銅が主たる成分となるよう、銅がアルミニウムよりも多く含まれるように構成される。
本実施形態は、重畳領域５に複数の種類の配線３００が設けられていることが特徴である。図２には、配線３００の種類として、種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの８種類の配線３００を例示している。例えば種類Ａの配線３００は１つの接合部３３１を含んで構成される。例えば種類Ｃの配線３００は、２つの接合部３３２、３３３を含んで構成される。例えば種類Ｄの配線３００は、２つのコンタクト１１２、１１３を含んで構成される。例えば種類Ｅの配線３００は、２つのコンタクト２１２、２１３を含んで構成される。
表１には、各種類の配線３００におけるコンタクト１１０、接合部３３０、コンタクト２１０の数を示している。複数の配線３００の内の各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００とチップ１の半導体層１１とのコンタクト１１０の数をＸとする。複数の配線３００の内の各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００に含まれる接合部３３０の数をＹとする。複数の配線３００の内の各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００とチップ２の半導体層２１とのコンタクト２１０の数をＺとする。
表１では、各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００における数Ｘ、Ｙ、Ｚのそれぞれがとりうる数をＳ，Ｌで模式的に示している。ここで１≦Ｓ＜Ｌの関係にある。図２の例ではＳ＝１であり、Ｌ＝２であるが、例えばＳ＝２、Ｌ＝３であってもよい。
Figure 0007046678000001
各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００に含まれる接合部３３０の数Ｙに対する、当該配線３００とチップ１の半導体層１１とのコンタクト１１０の数Ｘの比をＸ／Ｙとする。Ｘ／Ｙ＞１（つまりＸ＞Ｙ）を満たす種類については“＋”を、Ｘ／Ｙ＝１（つまりＸ＝Ｙ）を満たす種類については“＝”を、Ｘ／Ｙ＜１（つまりＸ＜Ｙ）を満たす種類については“－”を、それぞれ記載している。
各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００に含まれる接合部３３０の数Ｙに対する、当該配線３００とチップ２の半導体層２１とのコンタクト２１０の数Ｚの比をＺ／Ｙとする。Ｚ／Ｙ＞１（つまりＺ＞Ｙ）を満たす種類については“＋”を、Ｚ／Ｙ＝１（つまりＺ＝Ｙ）を満たす種類については“＝”を、Ｚ／Ｙ＜１（つまりＺ＜Ｙ）を満たす種類については“－”を、それぞれ記載している。
表１に示すように、種類Ｄ、ＨについてはＸ／Ｙ＝“＋”であり、種類Ａ、Ｃ、Ｆ、ＧについてはＸ／Ｙは“＝”であり、種類Ｂ、ＥについてはＸ／Ｙは“－”である。種類Ｆ、ＨについてはＺ／Ｙ＝“＋”であり、種類Ａ、Ｄ、Ｅ、ＧについてはＺ／Ｙは“＝”であり、種類Ｂ、ＣについてはＺ／Ｙは“－”である。
重畳領域５には各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００のうち、少なくとも２種類の配線３００を設けることができる。その場合には、重畳領域５における複数の配線３００の内の或る配線３００に含まれる接合部の数Ｙが、重畳領域における複数の配線３００の内の別の配線３００に含まれる接合部の数Ｙよりも大きい。表１に示すように、種類Ｂ、Ｃ、Ｅ、ＧについてはＹ＝Ｌであり、種類Ａ、Ｄ、Ｆ、ＨについてはＹ＝Ｓである。そのため、重畳領域５には、種類Ｂ、Ｃ、Ｅ、Ｇの内のいずれかの種類の配線３００と、種類Ａ、Ｄ、Ｆ、Ｈの内のいずれかの種類の配線３００とが設けられていればよい。このように、１つの配線３００における接合部の数Ｙを配線３００ごとに異ならせることで、配線３００ごとの信頼性や特性を最適化できる。例えば、配線３００に含まれる接合部が多いほうが配線３００を低抵抗化できる。一方、接合部が多いと配線３００の寄生容量が増大する。
重畳領域５には各種類Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの配線３００のうち、少なくとも２種類の配線３００が設けることができる。その場合には、重畳領域５における複数の配線３００の内の或る配線３００における比Ｘ／Ｙが、重畳領域５における複数の配線３００の内の別の配線３００における比Ｘ／Ｙよりも大きい。そのため、重畳領域５には、種類Ｄ、Ｈの内のいずれかの種類の配線３００と、種類Ｂ、Ｅの内のいずれかの種類の配線３００とが設けられていればよい。あるいは、重畳領域５には、種類Ｄ、Ｈの内のいずれかの種類の配線３００と、種類Ａ、Ｃ、Ｆ、Ｇの内のいずれかの種類の配線３００とが設けられていればよい。あるいは、重畳領域５には、種類Ａ、Ｃ、Ｆ、Ｇの内のいずれかの種類の配線３００と、種類Ｂ、Ｅの内のいずれかの種類の配線３００とが設けられていればよい。このように、１つの配線３００における比Ｘ／Ｙを配線３００ごとに異ならせることで、配線３００の分岐の仕方や、接合部の共有の仕方を最適化できる。
コンタクトの数Ｘ、Ｙは、１つの配線３００が接続されたトランジスタの数であってもよい。或る配線３００に接続されたチップ１のトランジスタの数をＸとし、或る配線３００に含まれる接合部３３０の数をＹとする。別の配線３００に接続されたチップ２のトランジスタの数をＺとし、別の配線３００に含まれる接合部３３０の数をＹとする。この時、比Ｘ／Ｙは比Ｚ／Ｙよりも大きい。
表２には、表１に示した種類の他の種類の配線３００の例を示している。表１の例との違いは、数Ｓと数Ｌの他に数Ｍを考慮することである。具体的には、種類ＡＦ、Ｊ、ＪＫ、Ｋ、ＢＥ、Ｐ、ＰＱ、Ｑ、Ｒ、ＲＴ、ＴＵ、Ｕ、ＵＶ、Ｖ、ＤＨ、ＨＷ、Ｗ、ＷＣ、ＣＧである。ここでＳ＜Ｍ＜Ｌの関係にある。例えば、種類Ｋのように、数Ｘと数Ｙと数Ｚとが互いに異なるような配線３００を用いることで、チップ間配線を最適化することが可能となる。また、配線３００毎の数Ｘ、Ｙ、Ｚの少なくともいずれかを３種類以上とすることでも、チップ間配線を最適化することが可能となる。
Figure 0007046678000002
図３を用いて、セル１０、セル２０のより具体的な構成と、セル１０、２０に接続された配線３００の好適な組み合わせについて説明する。
図３では、図１に示した複数行および複数列に渡って配されるセル１０の一例である画素５０の、エリア１３における配列を示している。図３では、画素５０が備えるカラーフィルタの色と、画素５０の位置を示している。画素５０の位置は、それぞれが自然数であるｎ、ｍを用い、ｎ行目ｍ列目に配されていることをｎｍとして表している。例えば、Ｒ１１と記載された画素５０は、赤色のカラーフィルタを備え、１行目１列目に配されていることを示している。同様にＧ１２と記載された画素５０は、緑色のカラーフィルタを備え、１行目２列目に配されていることを示している。同様にＢ２２と記載された画素５０は、青色のカラーフィルタを備え、２行目２列目に配されていることを示している。図３に示したように、本実施例の画素５０のカラーフィルタの配列は、ベイヤー配列である。
図４は、本実施例の半導体装置の構成を示した図である。
図３に示した画素５０は、図４では画素５１－１、５１－２、５２－１、５２－２として示している。以下の説明では、画素５１－１、５１－２、５２－１、５２－２に共通する説明を行う際には、画素の符号を画素５ｎとして記載することとする。
画素５ｎは、典型的にはフォトダイオードである光電変換部１、転送トランジスタ３、リセットトランジスタ５、増幅トランジスタ７、選択トランジスタ９を有する。
以降述べる各導電パターンのいずれも、上述した、銅を主成分とする導電パターンである。
画素５１－１、５１－２の転送トランジスタ３のゲートは、行制御線１４６、接続制御線１３５、導電パターン１６５、導電パターン１７５、接続制御線２３５を介してチップ２に設けられた垂直走査回路２８０に接続されている。これにより、垂直走査回路２８０から画素５１－１、５１－２の転送トランジスタ３のゲートに信号ＴＸ（ｎ）が伝送される。
画素５１－１、５１－２のリセットトランジスタ５のゲートは、行制御線１４７、接続制御線１３６、導電パターン１６６、導電パターン１７６、接続制御線２３６を介してチップ２に設けられた垂直走査回路２８０に接続されている。これにより、垂直走査回路２８０から画素５１－１、５１－２のリセットトランジスタ５のゲートに信号ＰＲＥＳ（ｎ）が伝送される。増幅トランジスタ７と転送トランジスタ３とが接続されるノード（浮遊拡散部）に、リセットトランジスタ５が接続されている。
画素５１－１、５１－２の選択トランジスタ９のゲートは、行制御線１４６、接続制御線１３４、導電パターン１６４、導電パターン１７４、接続制御線２３４を介してチップ２に設けられた垂直走査回路２８０に接続されている。これにより、垂直走査回路２８０から画素５１－１、５１－２の選択トランジスタ９のゲートに信号ＰＳＥＬ（ｎ）が伝送される。
接続制御線２３１～２３６のそれぞれは、垂直走査回路２８０と、対応する導電パターン１７１～１７６とを接続する第１制御線である。
接続制御線１３１～１３６のそれぞれは、対応する行制御線１４１～１４３および１４５～１４７と、導電パターン１６１～１６６とを接続する第２制御線である。
また、垂直走査回路２８０は、複数行の画素５ｎを行ごとに制御する制御部である。
また、電圧供給部２９０は、画素５ｎに駆動電圧である電源電圧ＶＤＤを供給する制御部である。
接続制御線１３４は、行制御線１４５が設けられた配線層よりも、導電パターン１６４に近接する配線層に形成される。図２の構成で言えば、種類Ａにおいて、種類Ｈで示した配線１２３が設けられた配線層と同じ層に、接続制御線１３４が設けられる。そして、種類Ａにおいて、種類Ｈで示した配線１２２が設けられた配線層と同じ層に、行制御線１４６が設けられる。
同じように、接続制御線１３５は、行制御線１４６が設けられた配線層よりも、導電パターン１６５に近接する配線層に形成される。
同じように、接続制御線１３６は、行制御線１４７が設けられた配線層よりも、導電パターン１６６に近接する配線層に形成される。
リセットトランジスタ５、増幅トランジスタ７のそれぞれの主ノード（典型的にはドレイン）は、チップ２が有する電圧供給部２９０から電源電圧ＶＤＤが供給される。この電源電圧ＶＤＤが供給される電気的経路に、電圧線１４４、電圧線１４８、接続電圧線１３７、導電パターン１６７、導電パターン１７７、接続電圧線２３７が含まれる。
画素５２－１、５２－２のそれぞれの転送トランジスタ３、リセットトランジスタ５、選択トランジスタ９のそれぞれのゲートは、対応する接続制御線と、対応する導電パターン１６１～１６３、１７１～１７３を介して、垂直走査回路２８０に接続されている。導電パターン１６１～１６７のそれぞれは第５導電パターンの一例である。また、導電パターン１７１～１７７のそれぞれは第６導電パターンの一例である。
また、画素５１－１、５２－１の選択トランジスタ９のそれぞれの出力ノード（ソース）は、信号線１０１－１に接続されている。また、画素５１－２、５２－２の選択トランジスタ９のそれぞれの出力ノード（ソース）は、信号線１０１－２に接続されている。つまり、複数の信号線１０１－１、１０１－２のそれぞれは、複数の画素５ｎが配された複数列の１列に対応して配されている。ただし、本実施例はこの例に限定されるものでは無く、１列の画素５ｎに対し、複数の信号線１０１が配されていてもよい。また、１つの信号線１０１に対し、複数列の画素５ｎが接続される例であってもよい。
信号線１０１－１は、第１導電パターン１５１－１、第２導電パターン１５２－１に接続される。そして、第１導電パターン１５１－１、第２導電パターン１５２－１のそれぞれは、接合面５１０にて、チップ２が有する第３導電パターン２５１－１、第４導電パターン２５２－１と接合される。この接合面５１０は、図２に示した接合面４０に対応する。第１導電パターン１５１－１と第２導電パターン１５２－１には、図２に示した層間絶縁膜１２０の一部に対応する絶縁層３１５－１が設けられている。また、第３導電パターン２５１－１と第４導電パターン２５２－１との間には、図２に示した層間絶縁膜２２０の一部に対応する絶縁層３１０－１が設けられている。つまり、本実施例では、第１導電パターン１５１－１と第２導電パターン１５２－１との間と、第３導電パターン２５１－１と第４導電パターン２５２－１との間の両方に絶縁層が配されている。
信号線１０１－２は、第１導電パターン１５１－２、第２導電パターン１５２－２に接続される。そして、第１導電パターン１５１－２、第２導電パターン１５２－２のそれぞれは、接合面５１０にて、チップ２が有する第３導電パターン２５１－２、第４導電パターン２５２－２と接合される。
なお、この接合面５１０では、導電パターン１６１と導電パターン１７１、導電パターン１６２と導電パターン１７２、導電パターン１６３と導電パターン１７３のそれぞれが接合される。さらに接合面５１０では、導電パターン１６４と導電パターン１７４、導電パターン１６５と導電パターン１７５、導電パターン１６６と導電パターン１７６、導電パターン１６７と導電パターン１７７のそれぞれが接合される。
第３導電パターン２５１－１、第４導電パターン２５２－１には、信号線２１０－１（第２信号線）を介して、チップ２が有するセル２０－１が接続される。本実施例では、複数のセル２０のそれぞれは、対応する画素５ｎが出力する画素信号をデジタル信号に変換するＡＤ変換回路である。
具体的には、第３導電パターン２５１－１、第４導電パターン２５２－１には、チップ２が有する電流源２０１－１が接続される。この電流源２０１－１は、アクティブレベルの信号ＰＳＥＬが入力された選択トランジスタ９に接続された増幅トランジスタ７に電流を供給する。この電流源２０１－１から増幅トランジスタ７に至る電流供給経路に、第３導電パターン２５１－１、第４導電パターン２５２－１、第１導電パターン１５１－１、第２導電パターン１５２－１、信号線１０１－１が含まれる。
また、第３導電パターン２５１－１、第４導電パターン２５２－１には、チップ２が有する比較器２０３－１が接続される。比較器２０３－１には、ランプ信号生成部２７０からランプ信号Ｒａｍｐが供給される。ランプ信号Ｒａｍｐは、時間の経過に伴って電位が変化する参照信号である。ランプ信号生成部２７０は、例えば、ＤＡＣ（デジタルアナログ変換器）や、容量に電流を積分する積分回路を用いることができる。ランプ信号Ｒａｍｐは、複数列のセル２０が有する、複数の比較器２０３に共通に供給される。
比較器２０３は、対応する信号線１０１から入力される、画素５ｎが出力する画素信号の信号レベルとランプ信号Ｒａｍｐの信号レベルとを比較した比較結果信号を、後段のメモリ２０５に出力する。画素信号の信号レベルとランプ信号Ｒａｍｐの信号レベルの大小関係が逆転したタイミングに対応するタイミングに、比較結果信号の信号レベルが変化する。
カウンタ２６５は、ランプ信号生成部２７０がランプ信号Ｒａｍｐの時間の経過に応じた電位の変化を開始してからクロック信号の計数を行う。これによって、カウンタ２６５は、ランプ信号生成部２７０がランプ信号Ｒａｍｐの時間の経過に応じた電位の変化を開始してからの経過時刻をカウントする。このカウントした信号を、カウンタ２６５はカウント信号Ｃｏｕｎｔとして、複数列のセル２０の各々が有するメモリ２０５に出力する。
メモリ２０５は、対応する比較器２０３が出力する比較結果信号の信号レベルが変化したことに応じて、そのタイミングにおけるカウント信号Ｃｏｕｎｔを保持する。このメモリ２０５が保持するカウント信号Ｃｏｕｎｔは、ランプ信号Ｒａｍｐの電位の変化の開始から、比較結果信号の信号レベルが変化するまでの経過時間に対応する値を有する。よって、このメモリ２０５が保持したカウント信号Ｃｏｕｎｔは、画素信号に対応するデジタル信号である。
チップ２が有する水平走査回路４１は、各列のセル２０のメモリ２０５を順次走査する。これにより、各列のセル２０のメモリ２０５から、順次、画素信号に対応するデジタル信号が不図示の出力線に出力される。
ここで、図２に示した接合パターンと、本実施例の各導電パターンの接合パターンとの対応関係を説明する。
第１導電パターン１５１－１、第２導電パターン１５２－１、第３導電パターン２５１－１、第４導電パターン２５２－１の接合パターンは、図２に示したＢの接合パターンに対応する。つまり、図２で示した導電パターン１２４４、１２４５の一方が第１導電パターン１５１－１であり、他方が第２導電パターン１５２－１である。また、図２に示した導電パターン２２４４、２２４５の一方が第３導電パターン２５１－１であり、他方が第４導電パターン２５２－１である。
また、導電パターン１６１、１７１の接合は、図２に示したＡの接合パターンに対応する。つまり、図２で示した導電パターン１２４１が導電パターン１６１である。また、図２に示した導電パターン２２４１が導電パターン２２４１である。同様に、垂直走査回路２８０が出力する他の信号の信号線の接合も図２のＡの接合パターンとすることができる。
また、導電パターン１６７、１７７の接合は、図２に示したＡ～Ｈのいずれのパターンであってもよい。電源電圧ＶＤＤの電圧を安定化させる場合には、Ｅ～Ｈのように、複数のコンタクト２１０を用いて電源電圧ＶＤＤを供給すると良い。
本実施例では、信号線１０１－１と、セル２０とを接続する接合部として、複数の接合部を設けた。この複数の接合部とは、第１導電パターン１５１－１と第３導電パターン２５１－１との第１接合部と、第２導電パターン１５２－１と第４導電パターン２５２－１との第２接合部である。これにより、第１接合部と第２接合部の一方が接合不良を生じたとしても、他方の接合部が接合することにより、信号線１０１－１と、セル２０との間の電気的導通を得ることができる。つまり、画素信号を伝送する経路である、信号線１０１－１、信号線２１０－１におけるチップ間の接続を良好なものとしている。
このようにして、本実施例の半導体装置は、複数の接合部を設けることにより、画素信号を伝送する経路におけるチップ間の接続を良好なものとすることができる。
なお、本実施例では、画素５ｎが選択トランジスタ９を備えていたが、この例に限定されるものでは無い。他の例として、増幅トランジスタ７が、トランジスタを介さずに信号線１０１に接続されていてもよい。この場合には、リセットトランジスタ５のドレインの電位を、複数の電源電圧（例えばＶＤＤ１、ＶＤＤ２とする）のうちの一方を入力できる構成とする。画素信号を読み出さない行の画素５ｎのリセットトランジスタ５のドレインの電源電圧をＶＤＤ１とする。そして、リセットトランジスタ５をオンさせることで増幅トランジスタ７のゲート（浮遊拡散部）の電位を電源電圧ＶＤＤ１に対応する電位とする。この電位は、増幅トランジスタ５のゲートとソースとの間の電圧が閾値電圧よりも小さくなるような電圧である。したがって、画素信号を読み出さない行の画素５ｎの増幅トランジスタ５はオフ状態となる。一方、画素信号を読み出す行の画素５ｎのリセットトランジスタ５のドレインの電源電圧をＶＤＤ２とする。そして、リセットトランジスタ５をオンさせることで増幅トランジスタ７のゲート（浮遊拡散部）の電位を電源電圧ＶＤＤ２に対応する電位とする。この電位は、増幅トランジスタ５のゲートとソースとの間の電圧が閾値電圧よりも大きくなるような電圧である。したがって、画素信号を読み出す行の画素５ｎの増幅トランジスタ５はオン状態となる。このように、選択トランジスタ９を画素５ｎが有しない構成においても、画素信号を読み出す行と、画素信号を読み出さない行とを選択することができる。
（実施例２）
本実施例の半導体装置において、実施例１と異なる点を中心に説明する。
実施例１の半導体装置では、第１導電パターン１５１－１と第２導電パターン１５２－１との間と、第３導電パターン２５１－１と第４導電パターン２５２－１との間の両方に絶縁層が配されていた。本実施例では、第１導電パターン１５１－１と第２導電パターン１５２－１との間に節演奏が配され、第３導電パターン２５１－１と第４導電パターン２５２－１との間には絶縁層が配されない形態である。
図５は、本実施例の半導体装置の構成を示した図である。
図４において示した部材と同じ機能を有する部材には、図４で付した符号と同じ符号が、図５においても付されている。
本実施例においても第１導電パターン１５１－１と、第２導電パターン１５２－１との間には絶縁層３１５－１が配されている。一方、本実施例では、第３導電パターン２６０と第４導電パターン２６１を含む導電パターン２５５－１を有する。つまり、導電パターン２５５－１は、第１導電パターン１５１－１と接合される第３導電パターン２６０と、第２導電パターン１５２－１と接合される第４導電パターン２６１とを含む。そして、第３導電パターン２６０と第４導電パターン２６１との間には絶縁層は配されていない。
このような接合形態においても、第１導電パターン１５１－１と第３導電パターン２６０の接合と、第２導電パターン１５２－１と第４導電パターン２６１の接合の一方に接合不良が生じても他方で接合することができる。これにより、実施例１の半導体装置と同様に、複数の接合部を設けることにより、画素信号を伝送する経路におけるチップ間の接続を良好なものとすることができる。
なお、本実施例では、第１導電パターン１５１－１、第２導電パターン１５２－１との間に絶縁層３１５－１が配され、第３導電パターン２６０、第４導電パターン２６１との間には絶縁層を配していない。他の例として、本実施例と逆の構成としてもよい。つまり、第１導電パターン１５１－１、第２導電パターン１５２－１との間に絶縁層を配さず、第３導電パターン２６０、第４導電パターン２６１との間に絶縁層を配するようにしてもよい。
（実施例３）
本実施例の半導体装置について、実施例１と異なる点を中心に説明する。
本実施例の半導体装置は、チップ２が、複数の信号線２１０－ｎ同士を接続する接続スイッチ６０を有する。
図６は、本実施例の半導体装置の構成を示した図である。図４において示した部材と同じ機能を有する部材には、図４で付した符号と同じ符号が、図６においても付されている。
本実施例の半導体装置は、チップ２が、複数の信号線２１０－ｎ同士を接続する接続スイッチ６０を有する。この接続スイッチ６０を有することにより、複数列の画素５ｎのそれぞれの画素信号を、１つの信号としてビニングした信号を得ることができる。なお、接続スイッチ６０－１～６０－５は、接続する信号線２１０－ｎの列数に応じて、導通状態とする接続スイッチ数を任意に変更することができる。例えば、接続スイッチ６０－１～６０－５のすべてを導通状態とすれば、信号線１０１－１～１０１－６に出力された画素信号を、１つの信号としてビニングすることができる。
本実施例では、接続スイッチ６０をチップ２が有する形態としている。接続スイッチ６０は、チップ１よりもチップ２に設けることが好ましい。一般的に、信号線１０１は、画素５０が形成された半導体基板の下部（光の入射面に対して対抗する面側）に形成される半導体層に設けられる。したがって、複数の信号線１０１同士を接続する接続スイッチ（半導体基板に形成される）をチップ２に設ける場合には、接続スイッチと信号線１０１とを接続するコンタクトをさらに設ける必要が有る。このコンタクトを設ける工程の増加、コンタクトによる信号線１０１の寄生容量の増加、コンタクトによる信号線１０１その他配線の配線レイアウトの制約が生じる。場合によっては、光電変換部１の平面視における面積の低下が生じる。
一方、チップ２に接続スイッチ６０を設ける場合には、接続スイッチ６０を設けることによる、コンタクトのさらなる追加は不要とすることができる。したがって、接続スイッチ６０を設ける場合には、チップ１に設けるよりも、チップ２に設けることが好ましい。
このように、本実施例の半導体装置は、複数列の画素５ｎの各々の画素信号を、好適にビニングすることができる。
（実施例４）
本実施例の半導体装置について、実施例３と異なる点を中心に説明する。
本実施例の半導体装置は、１列の画素５ｎに対し、複数の信号線１１１－１、１１１－２が配された形態である。
図７は、本実施例の半導体装置の構成を示した図である。図６において示した部材と同じ機能を有する部材には、図６で付した符号と同じ符号が、図７においても付されている。
本実施例の半導体装置は、１列の画素５ｎに対し、複数の信号線１１１、１１２が配されている。
この信号線１１１―１と、信号線２７１－１は、導電パターン１５１－１、１５２－１、２５１－１、２５２－１を介して接続されている。また、信号線１１１－２と、信号線２７１－２は、導電パターン１５３－１、１５４－１、２５３－１、２５４－１を介して接続されている。
奇数列の画素５ｎに対応して配された信号線２７１－１、信号線２７１－５、信号線２７１－９は接続スイッチ７１－１を介して接続される。また、偶数列の画素５ｎに対応して配された信号線２７１－２、信号線２７１－６、信号線２７１－１０は接続スイッチ７１－２を介して接続される。このようにして、ｎ列目、ｎ＋４列目、ｎ＋８列目の各々に対応する複数の信号線２７１が接続スイッチ７０を介して接続される。
このようにして、本実施例の半導体装置は、３列の信号線１１１に出力された画素信号のそれぞれを１つの信号にビニングすることができる。
これにより、本実施例の半導体装置は、実施例３の半導体装置よりも、さらに多くの画素信号を１つの信号にビニングすることができる。
（実施例５）
本実施例の半導体装置について、実施例４と異なる点を中心に説明する。
本実施例の半導体装置は、画素５ｎの各々が有する、増幅トランジスタ７と転送トランジスタ３とが接続されるノード（浮遊拡散部）を奇数行の複数の画素５ｎ同士と、偶数行の複数の画素５ｎ同士で接続するＦＤ接続スイッチを有する。
図８は、本実施例の半導体装置の構成を示した図である。図７において示した部材と同じ機能を有する部材には、図７で付した符号と同じ符号が、図８においても付されている。
本実施例の半導体装置は、上述したように、ＦＤ接続スイッチ８１を有する。このＦＤ接続スイッチ８１を導通状態とすることにより、複数の画素５ｎの光電変換部１が蓄積した電荷を加算（平均）することができる。これにより、実施例４の半導体装置に比べて、さらに多くの画素５ｎの画素信号を１つの信号にビニングすることができる。
１ 光電変換部（フォトダイオード）
９ 選択トランジスタ
２０ セル（ＡＤ変換回路）
５１、５２ 画素
１０１ 信号線（チップ１）
２０１ 電流源
２０５ メモリ
２１０－ｎ 信号線（チップ２）
１５１、１５２、２５１、２５２ 導電パターン
１６１～１６６、１７１～１７６ 導電パターン
２６５ カウンタ
２７０ ランプ信号生成部
２９０ 電圧供給部
３１５ 絶縁層
５１０ 接合面

Claims (14)

  1. 各々が光電変換部と、前記光電変換部の電荷に対応した信号レベルを出力する出力ノードとを有するとともに、複数行および複数列に渡って配された複数の画素を有する第１チップと、
    前記複数列のうちの対応する列の、前記複数行の画素の各々の前記出力ノードがそれぞれ接続された複数の信号線と、
    複数のセルが配された第２チップと、を有し、
    前記第１チップは、前記複数の信号線のうちの１つの信号線にそれぞれが接続されるとともに、それぞれが銅を主成分とする第１導電パターンおよび第２導電パターンと、第５導電パターンと、第１制御線と、を有し、
    前記第２チップは、前記複数のセルのうちの１つのセルにそれぞれが接続されるとともに、それぞれが銅を主成分とする第３導電パターンおよび第４導電パターンと、第６導電パターンと、前記複数の画素を制御する制御部と、第２制御線と、を有し、
    前記第１導電パターンと前記第３導電パターンとが接合面にて接合され、前記第２導電パターンと前記第４導電パターンとが前記接合面にて接合され、前記第５導電パターンと前記第６導電パターンとが前記接合面にて接合され、
    前記制御部と前記複数の画素とが、前記第１制御線、前記第５導電パターン、前記第６導電パターン、前記第２制御線を介して接続され、
    前記第１導電パターンと前記第２導電パターンとの間と、前記第３導電パターンと前記第４導電パターンとの間の少なくとも一方に絶縁層が配され、
    前記第１チップにおける、前記１つの信号線に接続される、第１導電パターンと第２導電パターンとを含む導電パターンの数が、
    前記第１チップにおける、前記第２制御線に接続される、第５導電パターンを含む導電パターンの数よりも少ないことを特徴とする半導体装置。
  2. 前記第１チップは、前記第１制御線と、前記複数行のうちの１つの行の複数の画素とに接続された行制御線をさらに有し、
    前記第１制御線が配された配線層が、前記行制御線が配された配線層と、前記第５導電パターンとの間に配されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記制御部が、前記複数の画素を、前記複数行の行ごとに走査する垂直走査回路であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記制御部が、前記複数の画素に駆動電圧を供給する電圧供給部であることを特徴とする請求項１に記載の半導体装置。
  5. 各々が光電変換部と、前記光電変換部の電荷に対応した信号レベルを出力する出力ノードとを有するとともに、複数行および複数列に渡って配された複数の画素を有する第１チップと、
    前記複数列のうちの対応する列の、前記複数行の画素の各々の前記出力ノードがそれぞれ接続された複数の信号線と、
    複数のセルが配された第２チップと、を有し、
    前記第１チップは、前記複数の信号線のうちの１つの信号線にそれぞれが接続されるとともに、それぞれが銅を主成分とする第１導電パターンおよび第２導電パターンを有し、前記第２チップは、前記複数のセルのうちの１つのセルにそれぞれが接続されるとともに、それぞれが銅を主成分とする第３導電パターンおよび第４導電パターンを有し、
    前記第１導電パターンと前記第３導電パターンとが接合面にて接合され、前記第２導電パターンと前記第４導電パターンとが前記接合面にて接合され、
    前記第１導電パターンと前記第２導電パターンとの間と、前記第３導電パターンと前記第４導電パターンとの間の少なくとも一方に絶縁層が配され、
    前記第１チップにおいて、前記第２チップから前記第１チップに出力される信号を伝送する１本の配線に対応する導電パターンの個数よりも前記第１チップから前記第２チップに出力される信号を伝送する１本の配線に対応する前記導電パターンの個数が多いことを特徴とする半導体装置。
  6. 前記第２チップは、前記複数のセルのうちの対応する１つのセルに、各々が接続された複数の第２信号線と、
    複数の前記第３導電パターンと、複数の前記第４導電パターンとをさらに有し、
    前記複数の第３導電パターンの１つと、前記複数の第４導電パターンの１つとが前記複数の第２信号線の１つに接続されるように、前記複数の第３導電パターンと、前記複数の第４導電パターンに対して前記複数の第２信号線が対応して設けられ、
    前記複数の第２信号線を互いに接続するスイッチを有することを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記スイッチは、前記複数の第２信号線のうち、前記複数列のうちの奇数列の画素に各々が対応する複数の第２信号線を互いに接続することを特徴とすることを特徴とする請求項６に記載の半導体装置。
  8. 前記複数列のうちの奇数列の画素は、第１色のカラーフィルタを有し、
    前記複数列のうちの偶数列の画素は、第２色のカラーフィルタを有し、
    前記スイッチは、前記複数の第２信号線のうち、前記奇数列の画素に各々が対応する複数の第２信号線を互いに接続することを特徴とすることを特徴とする請求項６に記載の半導体装置。
  9. 前記奇数列の画素のうち、奇数行の画素が前記第１色のカラーフィルタを有し、
    前記奇数列の画素のうち、偶数行の画素が第３色のカラーフィルタを有し、
    前記第１チップは、前記奇数列の画素のうちの前記奇数行の画素の各々の前記光電変換部の電荷を加算するスイッチをさらに有することを特徴とする請求項８に記載の半導体装置。
  10. 前記複数のセルの各々が、前記画素が出力する信号をデジタル信号に変換するＡＤ変換回路を含むことを特徴とする請求項１～９のいずれか１項に記載の半導体装置。
  11. 各々がアナログ信号を出力する複数の出力ノードを有する第１チップと、
    前記出力ノードがそれぞれ接続された複数の信号線と、
    複数のセルが配された第２チップと、を有し、
    前記第１チップは、前記複数の信号線のうちの１つの信号線にそれぞれが接続されるとともに、それぞれが銅を主成分とする第１導電パターンおよび第２導電パターンと、第５導電パターンと、第１制御線と、を有し、
    前記第２チップは、前記複数のセルのうちの１つのセルにそれぞれが接続されるとともに、それぞれが銅を主成分とする第３導電パターンおよび第４導電パターンと、第６導電パターンと、デジタル信号を出力する制御部と、第２制御線と、を有し、
    前記アナログ信号が、前記第１導電パターンと前記第３導電パターンまたは前記第２導電パターンと前記第４導電パターンを介して出力され、
    前記デジタル信号が、前記第１制御線、前記第５導電パターン、前記第６導電パターン、前記第２制御線を介して出力され、
    前記第１導電パターンと前記第２導電パターンとの間と、前記第３導電パターンと前記第４導電パターンとの間の少なくとも一方に絶縁層が配され、
    前記第１チップにおける、前記１つの信号線に接続される、第１導電パターンと第２導電パターンとを含む導電パターンの数が、
    前記第１チップにおける、前記第２制御線に接続される、第５導電パターンを含む導電パターンの数よりも少ないことを特徴とする半導体装置。
  12. 前記第１導電パターンと前記第２導電パターンとの間と、前記第３導電パターンと前記第４導電パターンとの間の両方に絶縁層が配されていることを特徴とする請求項１～１１のいずれか１項に記載の半導体装置。
  13. 前記複数のセルの各々が、前記複数の信号線のうちの対応する信号線に電流を供給する電流源を含むことを特徴とする請求項１～１２のいずれか１項に記載の半導体装置。
  14. 請求項１～１３のいずれか１項に記載の半導体装置と、
    半導体装置が出力する信号を処理することによって画像を生成する処理装置とを有することを特徴とする機器。
JP2018068576A 2018-03-30 2018-03-30 半導体装置、機器 Active JP7046678B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018068576A JP7046678B2 (ja) 2018-03-30 2018-03-30 半導体装置、機器
US16/363,328 US10804311B2 (en) 2018-03-30 2019-03-25 Semiconducting device, and appliance having the semiconducting device
US17/018,671 US11081515B2 (en) 2018-03-30 2020-09-11 Semiconducting device, and appliance having the semiconducting device
US17/362,742 US11764244B2 (en) 2018-03-30 2021-06-29 Semiconducting device, and appliance having the semiconducting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018068576A JP7046678B2 (ja) 2018-03-30 2018-03-30 半導体装置、機器

Publications (2)

Publication Number Publication Date
JP2019179859A JP2019179859A (ja) 2019-10-17
JP7046678B2 true JP7046678B2 (ja) 2022-04-04

Family

ID=68055538

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018068576A Active JP7046678B2 (ja) 2018-03-30 2018-03-30 半導体装置、機器

Country Status (2)

Country Link
US (3) US10804311B2 (ja)
JP (1) JP7046678B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200108133A (ko) * 2019-03-06 2020-09-17 삼성전자주식회사 이미지 센서 및 이미징 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013033900A (ja) 2011-07-05 2013-02-14 Sony Corp 半導体装置、電子機器、及び、半導体装置の製造方法
JP2017117828A (ja) 2015-12-21 2017-06-29 ソニー株式会社 固体撮像素子および電子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5802432B2 (ja) 2011-05-18 2015-10-28 オリンパス株式会社 固体撮像装置、撮像装置および信号読み出し方法
US8957358B2 (en) 2012-04-27 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor chips with stacked scheme and methods for forming the same
US8629524B2 (en) 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
TWI583195B (zh) * 2012-07-06 2017-05-11 新力股份有限公司 A solid-state imaging device and a solid-state imaging device, and an electronic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013033900A (ja) 2011-07-05 2013-02-14 Sony Corp 半導体装置、電子機器、及び、半導体装置の製造方法
JP2017117828A (ja) 2015-12-21 2017-06-29 ソニー株式会社 固体撮像素子および電子装置

Also Published As

Publication number Publication date
US11081515B2 (en) 2021-08-03
US20190305028A1 (en) 2019-10-03
US10804311B2 (en) 2020-10-13
US20210327944A1 (en) 2021-10-21
US11764244B2 (en) 2023-09-19
US20200411579A1 (en) 2020-12-31
JP2019179859A (ja) 2019-10-17

Similar Documents

Publication Publication Date Title
CN107017229B (zh) 半导体器件
KR101863368B1 (ko) 고체 촬상 장치 및 전자 기기
JP6650116B2 (ja) 固体撮像装置および製造方法、並びに電子機器
JP7353729B2 (ja) 半導体装置、半導体装置の製造方法
CN108695349B (zh) 具有层压层的半导体装置和设备
KR101750567B1 (ko) 고체 촬상 장치 및 전자 기기
US11817471B2 (en) Imaging device and electronic device configured by bonding a plurality of semiconductor substrates
WO2018116559A1 (ja) 固体撮像装置、固体撮像装置の製造方法および電子機器
CN110506337A (zh) 固态成像元件
TW201206185A (en) Semiconductor device, solid-state imaging device, and camera system
JP2016058532A (ja) 固体撮像素子、並びに、電子機器
KR20200018465A (ko) 웨이퍼 접합 이면 조사형 이미저
JPWO2016052219A1 (ja) 固体撮像装置、信号処理方法、及び、電子機器
JP7046678B2 (ja) 半導体装置、機器
WO2021171795A1 (ja) 撮像素子
JP5504065B2 (ja) 撮像装置
JP2022186618A (ja) イメージセンサ及びイメージセンサの製造方法
JPWO2016067386A1 (ja) 固体撮像装置
JP2022112593A (ja) 半導体素子、機器、チップ
US12125867B2 (en) Imaging device and electronic device
TWI693705B (zh) 固體攝像裝置及電子機器
US20220013565A1 (en) 3d image sensor
JP2019024067A (ja) 半導体装置および固体撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220323

R151 Written notification of patent or utility model registration

Ref document number: 7046678

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151