JPWO2010029709A1 - 試験装置、試験方法、回路システム、ならびに電源装置、電源評価装置、電源環境のエミュレート方法 - Google Patents

Abstract

メイン電源１０は、ＤＵＴ１００の電源端子１０２に電源電圧Ｖｄｄを供給する。制御パターン生成部２２は、パルス列を含む制御パターンＣＮＴを生成する。補償回路２０は、制御パターンＣＮＴに応じて間欠的に、メイン電源１０とは別の経路からＤＵＴ１００の電源端子１０２に補償電流Ｉｃｍｐを注入する。スイッチ２０ｂは電圧源２０ａの出力端子とＤＵＴ１００の電源端子１０２の間に設けられ、制御パターンＣＮＴに応じてオン、オフが切りかえられる。

Description

本発明は、電源の安定化技術に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。つまり、ＤＵＴに流れる消費電流（負荷電流）の合計は、動作状態にあるゲート（トランジスタ）の割合（動作率）に応じて、つまり試験の内容などに応じて時々刻々と変動する。

ＤＵＴに電源電圧を供給する電源回路はレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電源電圧を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。

電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。

この問題を解決するために、ＤＵＴに供給されるテストパターンに応じて、電源電圧を補正し、ＤＵＴ端での電源電圧を安定化させる技術が提案されている（特許文献１）。
特開２００７−２０５８１３号公報

特許文献１に開示される技術では、ＤＵＴに印加するテストパターンを読み取ってから電源電圧を補償するため、急峻な電源電圧に追従できず、試験パターンに対して電源電圧補償の遅れが生ずる可能性がある。また補償回路が電源回路の一部として構成されるため、電源回路とＤＵＴの間のインピーダンスにより制限された周波数帯域でしか補償することができない。また、補償する電源変動の可変量、分解能に応じた多ビットのＤ／Ａコンバータが必要となる。

本発明はこうした課題に鑑みてなされたものであり、その目的のひとつは、電源電圧変動を補償可能な試験装置の提供にある。

本発明のある態様は、回路システムである。この回路システムは、半導体デバイスと、半導体デバイスの電源端子に電源電圧を供給するメイン電源と、半導体デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、半導体デバイスが上記処理を実行する間、制御パターンに応じて間欠的に、メイン電源とは別の経路から半導体デバイスの電源端子に補償電流を注入する補償回路と、を備える。

本発明のさらに別の態様もまた、回路システムである。この回路システムは、半導体デバイスと、半導体デバイスの電源端子に電源電圧を供給するメイン電源と、半導体デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、半導体デバイスが上記処理を実行する間、制御パターンに応じて間欠的に、メイン電源からの電源電流の一部を補償電流として半導体デバイスとは別の経路に引き込む補償回路と、を備える。

制御パターン生成部は、半導体デバイスに内蔵されており、半導体デバイスの動作状態に応じてパルス列のデューティ比を変化させてもよい。

本発明の別の態様は、被試験デバイスを試験する試験装置に関する。この試験装置は、被試験デバイスの電源端子に電源電圧を供給するメイン電源と、半導体デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、半導体デバイスが上記処理を実行する間、制御パターンに応じて間欠的に、メイン電源とは別の経路から被試験デバイスの電源端子に補償電流（補償電荷）を注入する補償回路と、を備える。

この態様によると、パルス列のデューティ比を制御することにより、電源電圧の変動を抑制し、もしくは意図的に電源電圧を変動させることができる。「デューティ比」とは、パルスのハイレベルとローレベルの時間比率を意味し、１周期内の時間比率のみでなく、複数の周期の平均的な時間比率をも含む概念である。

制御パターン生成部は、被試験デバイスの電源端子に流れ込む電流が変化するタイミングに所定時間先行して、補償電流を変化させる制御パターンを前記補償回路に出力してもよい。
制御パターンを印加して補償電流が流れ始めてから、電源電圧に影響が現れるまでには遅延が発生する場合がある。この場合に、遅延を考慮して制御パターンを与えることにより、さらに電源電圧の変動を抑制できる。

所定時間は以下のように決定してもよい。
１． 被試験デバイスに電源電圧が変化しない動作を実行させた状態で、第１のタイミングで補償電流を変化させる制御パターンを補償回路に出力する。
２． 続いて、制御パターンを与えた結果、被試験デバイスの電気的特性が変化する第２のタイミングを検出する。
３． 第１のタイミングと第２のタイミングの時間差に応じて所定時間を設定する。

被試験デバイスに生ずる電気的特性の変化は、被試験デバイスから出力されるデータのタイミング（出力タイミング）であってもよい。あるいは、被試験デバイスに内蔵されるリングオシレータの周波数であってもよい。

補償回路と被試験デバイスの間の配線長は、メイン電源と被試験デバイスの間の配線長よりも短くてもよい。
この場合、補償回路が、メイン電源と被試験デバイスの間のインピーダンスの影響を受けないため、高い周波数の電源変動まで補償できる。

補償回路は、メイン電源により生成される電源電圧より高い電圧を生成する電圧源と、電圧源の出力端子と被試験デバイスの電源端子の間に設けられ、制御パターンに応じてオン、オフが切り換えられるスイッチと、を含んでもよい。

補償回路は、所定の定電流を生成する電流源と、電流源と被試験デバイスの電源端子の間に設けられ、制御パターンに応じてオン、オフが切り換えられるスイッチと、を含んでもよい。

本発明の別の態様もまた、被試験デバイスを試験する試験装置に関する。この試験装置は、被試験デバイスの電源端子に電源電圧を供給するメイン電源と、パルス列を含む制御パターンを生成する制御パターン生成部と、制御パターンに応じて間欠的に、メイン電源からの電源電流を被試験デバイスとは別の経路に引き込む補償回路と、を備える。

この態様によると、パルス列のデューティ比を制御することにより、電源電圧の変動を抑制し、もしくは意図的に電源電圧を変動させることができる。

補償回路は、メイン電源により生成される電源電圧より高い電圧を生成する電圧源と、電圧源の出力端子と被試験デバイスの電源端子の間に設けられ、制御パターンに応じてオン、オフが切り換えられるスイッチと、を含んでもよい。

補償回路は、所定の定電流を生成する電流源と、電流源と被試験デバイスの電源端子の間に設けられ、制御パターンに応じてオン、オフが切り換えられるスイッチと、を含んでもよい。

本発明の別の態様もまた、試験装置に関する。この試験装置は、被試験デバイスの電源端子に電源電圧を供給するメイン電源と、パルス列を含む制御パターンを生成する制御パターン生成部と、制御パターンに応じて間欠的に、メイン電源からの電源電流の一部を補償電流として被試験デバイスとは別の経路に引き込む補償回路と、を備える。

この態様によると、パルス列のデューティ比を制御することにより、電源電圧の変動を抑制し、もしくは意図的に電源電圧を変動させることができる。

補償回路は、メイン電源の両極端子の間に設けられ、制御パターンに応じてオン、オフが切り換えられるスイッチを含んでもよい。

上述のいくつかの態様の試験装置において、制御パターンは以下のように生成されてもよい。

制御パターン生成部は、被試験デバイスの動作状態に応じてパルス列のデューティ比を変化させてもよい。

制御パターンは、以下のように生成されてもよい。
１． 被試験デバイスに、所定のテストパターンを与えた状態において流れる電流を計算機により算出する。
２． 各サイクルごとの電流から電源電流の連続成分を減算し、その結果に応じてサイクルごとの補償電流の量を算出する。
３． 算出されたサイクルごとの補償電流の量が得られるように、パターン変調によって制御パターンを規定する。
こうして規定された制御パターンをメモリに保存する。被試験デバイスに所定のテストパターンを供給する際、それに対応して規定された制御パターンを読み出すことにより電源電圧の変動を補償できる。

制御パターン生成部は、被試験デバイスの電源端子に流れ込む電流と、補償回路が注入する補償電流の差が時間的に連続となるように、パルス列のデューティ比を変化させてもよい。

制御パターン生成部は、被試験デバイスの電源端子に流れ込む電流と、補償回路が注入する補償電流の差が時間的に一定となるように、パルス列のデューティ比を変化させてもよい。

制御パターン生成部は、被試験デバイスの電源端子に流れ込む電流と、補償回路が引きこむ補償電流の和が時間的に連続となるように、パルス列のデューティ比を変化させてもよい。

被試験デバイスの電源端子に流れ込む電流が、あるタイミングで増加するとき、制御パターン生成部は、補償回路が引きこむ補償電流が、あるタイミングに先立って、時間的に緩やかに増加するように、パルス列のデューティ比を変化させてもよい。
補償回路が引き込む補償電流は、無駄な電流であるところ、この制御を行えば、無駄な電流を減らすことができる。

被試験デバイスの電源端子に流れ込む電流が、あるタイミングで減少するとき、制御パターン生成部は、補償回路が引きこむ補償電流が、あるタイミング以降、時間的に緩やかに減少するように、パルス列のデューティ比を変化させてもよい。

被試験デバイスの電源端子に流れ込む電流が、ある期間増加するとき、制御パターン生成部は、補償回路が引きこむ補償電流が、ある期間に先立って、第１の値から第２の値まで時間的に緩やかに増加し、ある期間、第２の値より小さな第３の値をとり、ある期間が経過した後、第２の値から第４の値まで時間的に緩やかに減少するように、パルス列のデューティ比を変化させてもよい。
補償電流を被試験デバイスとは別経路に引きこむ場合、補償電流は無駄な電流となるところ、この処理を行うことにより、無駄な電流を抑制できる。

制御パターン生成部は、被試験デバイスの電源端子に供給される電源電圧にノイズを重畳させてもよい。
この場合、被試験デバイスのノイズに対する耐性を検査することができる。

制御パターン生成部は、パルス列のデューティ比を変化させて、電源端子から電源側を見たインピーダンスを変化させてもよい。
試験装置に搭載される電源と、実使用時に被試験デバイスに電圧を供給する電源とは、出力インピーダンスなどの性能が異なる場合があり、通常、実使用時の電源の性能は、試験装置のそれに比べて劣る。パルス列のデューティ比を変化させることにより、実使用時の電源の性能をエミュレートすることができる。

ある態様の試験装置は、被試験デバイスに出力すべきテストパターンを生成するパターン発生器をさらに備えてもよい。制御パターンは、テストパターンごとに予め規定されてもよい。

ある態様の試験装置は、被試験デバイスに出力すべきテストパターンを生成するパターン発生器をさらに備えてもよい。制御パターン生成部は、制御パターンを、テストパターンと同期して生成してもよい。

制御パターン生成部は、パルス列を、ΔΣ変調、パルス幅変調、パルス密度変調のいずれかを用いて生成してもよい。

ある態様において、制御パターン生成部は、被試験デバイスが上記処理を実行するときに被試験デバイスを流れると予測されるデバイス電流の波形を単位パルス電流の重ね合わせの形式で定義する予測デバイス電流波形データを生成するデバイス電流モデリング部と、メイン電源から単位パルス電流を引き抜いたとき、それに応答してメイン電源が吐き出し、および／または吸い込む出力電流の波形を記述するインパルス応答波形データを生成するインパルス応答波形データ提供部と、予測デバイス電流波形データが記述する波形と単位パルス電流の波形とを畳み込みするとともに、予測デバイス電流波形データが記述する波形とインパルス応答波形データとを畳み込みし、２つの畳み込みにより得られる２つの波形の差分波形にもとづき、制御パターンを生成する制御パターン演算部と、を備えてもよい。

この態様によれば、被試験デバイスに流れるデバイス電流をパルス電流の重ね合わせとみなしてモデル化し、デバイス電流の予測波形と、電源の出力電流の予測波形の差分に相当する電流を、補償電流として供給することにより、電源電圧の変動を抑制することができる。

デバイス電流モデリング部は、被試験デバイスに供給されるテストパターンと被試験デバイスの回路構造の情報にもとづき、予測デバイス電流波形データを生成してもよい。
被試験デバイスの動作、つまり信号処理は、テストパターンに応じて定まる。したがってテストパターンが既知であれば、被試験デバイス内部のトランジスタ（ゲート）の動作率（スイッチングイベント密度）を予測することができる。つまり、デバイス構造とテストパターンにもとづいて、デバイス電流を予測することができる。

インパルス応答波形データは、以下の処理によってあらかじめ取得されてもよい。
１． メイン電源に被試験デバイスが接続されない状態において、メイン電源の出力ノードからパルス電流を引き抜き、またはメイン電源の出力ノードにパルス電流を供給する。
２． パルス電流をメイン電源に作用させた結果生ずる電源電圧の時間変動波形を測定する。
３． 測定された電源電圧の時間変動波形から、メイン電源が吐き出し、および／または吸い込む出力電流の波形を導出する。

本発明の別の態様は、半導体デバイスの電源端子に電源電圧を供給する電源の評価装置に関する。評価装置は、電源に半導体デバイスが接続されない状態において、電源の出力ノードからパルス電流を引き抜き、または電源の出力ノードにパルス電流を供給する電流源と、パルス電流を作用させた結果生ずる電源電圧の時間変動波形を測定する測定器と、電源電圧の時間変動波形から、電源が吐き出し、および／または吸い込む出力電流の波形を導出するアナライザと、を備える。
この態様によって得られた出力電流の波形は、インパルス応答とみなすことができる。理想電源であれば、それにパルス電流を作用させたとき、瞬時にそれを打ち消すようにインパルス状の出力電流を発生することができる。つまり出力電流とパルス電流は一致するであろう。電源の応答性が劣るにしたがい、出力電流はパルス電流と乖離していく。つまりこの装置により測定された出力電流の波形は、電源の応答性を示す指標として使用することができる。
あるいは別の態様において、電源に任意の電流を作用させたときに、本評価装置により得られたインパルス応答と、その電流波形とを畳み込みすることにより、電源の出力電流を予測することができ、その出力電圧を予測することができる。

本発明のさらに別の態様は、エミュレート機能付き電源装置に関する。電源装置は、被試験デバイスの電源端子に電源電圧を供給するメイン電源と、パルス列を含む制御パターンを生成する制御パターン生成部と、被試験デバイスが所定の処理を実行する間、被試験デバイスの電源端子に制御パターンに応じて間欠的に補償電流を注入し、および／またはメイン電源からの電源電流の一部を補償電流として被試験デバイスとは別の経路に引き込む補償回路と、を備える。制御パターン生成部は、被試験デバイスが所定の処理を実行するときに被試験デバイスを流れると予測されるデバイス電流の波形を単位パルス電流の重ね合わせの形式で定義する予測デバイス電流波形データを生成するデバイス電流モデリング部と、メイン電源から単位パルス電流を引き抜いたとき、それに応答してメイン電源が吐き出し、および／または吸い込む出力電流の波形を記述する第１インパルス応答波形データを提供する第１インパルス応答波形データ提供部と、エミューレート対象の電源から単位パルス電流を引き抜いたとき、それに応答してエミュレート対象の電源が吐き出し、および／または吸い込む出力電流の波形を記述する第２インパルス応答波形データを提供する第２インパルス応答波形データ提供部と、予測デバイス電流波形データが記述する波形と第１インパルス応答波形データが記述する波形とを畳み込みするとともに、予測デバイス電流波形データが記述する波形と第２インパルス応答波形データが記述する波形とを畳み込みし、２つの畳み込みにより得られる２つの波形の差分波形にもとづき、制御パターンを生成する制御パターン演算部と、を含む。

予測デバイス電流波形データが記述する波形と第１インパルス応答波形データが記述する波形との畳み込みで得られる波形は、メイン電源の出力電流の予測波形となる。また予測デバイス電流波形データが記述する波形と第２インパルス応答波形データが記述する波形との畳み込みで得られる波形はエミュレート対象の電源を接続した場合の、出力電流の予測波形となる。したがって２つの予測波形の差分を補償回路により供給することにより、エミュレート対象の電源環境を再現することができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、電源電圧の変動を抑制できる。

第１の実施の形態に係る試験装置の構成を示す回路図である。 制御パターンの生成方法を示すフローチャートである。 図１の試験装置の動作状態を示すタイムチャートである。 第２の実施の形態に係る試験装置の補償回路の構成を示す回路図である。 図５（ａ）、（ｂ）は、図４の補償回路における補償電流と消費電流の関係を示すタイムチャートである。 第３の実施の形態に係る回路システムの構成を示す回路図である。 半導体デバイスと電源を模式的に示すブロック図である。 第４の実施の形態に係る電源評価装置の構成を示すブロック図である。 図８の電源評価装置の動作を示すタイムチャートである。 第５の実施の形態に係る試験装置の構成を示すブロック図である。 第６の実施の形態に係るエミュレート機能付き電源装置の構成を示すブロック図である。

１００…ＤＵＴ、１０２…電源端子、１０４…接地端子、１０６…Ｉ／Ｏ端子、２００…試験装置、３００…回路システム、４００…第１デバイス、４０２…電源端子、４０４…接地端子、４０６…Ｉ／Ｏピン、４０８…制御端子、４１０…第２デバイス、１０…メイン電源、１２…パターン発生器、１４…タイミング発生器、波形整形器、１６…ドライバ、２０…補償回路、２２…制御パターン生成部、２０ａ…電圧源、２０ｂ…スイッチ、２０ｃ…スイッチ、５００…電源評価装置、５０２…電流源、５０４…測定器、５０６…アナライザ、６０２…デバイス電流モデリング部、６０４…インパルス応答波形データ提供部、
６０６…制御パターン演算部、６０８…第１演算部、６１０…第２演算部、６１２…第３演算部、６１４…エンコーダ、７００…電源装置、７０２…デバイス電流モデリング部、７０４ａ…第１インパルス応答波形データ提供部、７０４ｂ…第２インパルス応答波形データ提供部、７０６…制御パターン演算部、７０８…第１演算部、７１０…第２演算部、７１２…第３演算部、７１４…エンコーダ。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置２００の構成を示す回路図である。図１には試験装置２００に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１００が示される。

ＤＵＴ１００は、複数のピンを備え、その中のひとつは電源電圧Ｖｄｄを受けるための電源端子１０２であり、その他のひとつは接地端子１０４である。図１では、電源端子１０２および接地端子１０４がそれぞれ１つずつ設けられる場合を示すが、本発明はそれに限定されない。近年の大規模な集積回路では電源端子、接地端子が複数も受けられる場合があり、こうした集積回路にも本発明は有効である。複数のＩ／Ｏ端子１０６は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２００から出力されるテストパターンを受け、あるいはテストパターンに応じたデータを試験装置２００に対して出力する。

試験装置２００は、メイン電源１０、パターン発生器１２、タイミング発生器ＴＧおよび波形整形器ＦＣ（以下、これらに符号１４を付す）、ドライバ１６に加えて、補償回路２０および制御パターン生成部２２を備える。

メイン電源１０、パターン発生器１２、タイミング発生器１４、ドライバ１６の構成および機能は、一般的な試験装置のそれらと変わるところが無いため、簡単に説明する。以下ではＤＵＴ１００がメモリの場合について説明する。

メイン電源１０は、ＤＵＴ１００の電源端子１０２に供給すべき電源電圧Ｖｄｄを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子１０２に供給される電源電圧Ｖｄｄを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧Ｖｄｄを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１００に対する電源電圧の他、試験装置２００内部のその他のブロックに対する電源電圧も生成する。

試験装置２００は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつかがＤＵＴ１００の複数のＩ／Ｏ端子１０６に割り当てられる。タイミング発生器１４およびドライバ１６はそれぞれ、各チャンネルごとに設けられる。

パターン発生器１２は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１４に供給する。タイミング発生器１４は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロック及び遅延クロック（不図示）を発生して、周期クロックをパターン発生器１２に供給し、遅延クロックを波形整形器１４に供給する。そして、パターン発生器１２は、ＤＵＴ１００の記憶領域を示すアドレス及び書き込むべきテストパターンを発生して、波形整形器１４に供給する。

波形整形器１４は、タイミング発生器１４から供給された遅延クロックにもとづいて、パターン発生器１２が発生したテストパターンのタイミングを調整し、波形整形を行う。ドライバ１６は、波形整形器１４から出力されるアドレス及びテストパターンを受け、ＤＵＴ１００のＩ／Ｏ端子１０６に供給する。

ＤＵＴ１００から読み出されたデータは、図示しない比較判定部において期待値と比較され、ＤＵＴ１００の良否判定や不良箇所の特定がなされる。

以上が試験装置２００と概要である。ＤＵＴ１００は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いて構成され、その動作状態に応じて、消費電流が変動する。ＤＵＴ１００に流れる電流が急激に変動すると、メイン電源１０によるフィードバックが追従できず、電源電圧Ｖｄｄが変動するという問題が生ずる。以下で説明する補償回路２０および制御パターン生成部２２は、電源電圧Ｖｄｄの変動を抑制するために設けられる。

制御パターン生成部２２は、パルス列を含む制御パターンＣＮＴを生成する。制御パターンＣＮＴの生成には、パターン発生器１２、タイミング発生器１４の一部が利用され、図１の試験装置２００では制御パターン生成部２２は、パターン発生器１２および第ｎチャンネルＣＨｎのタイミング発生器１４_ｎを含んで構成される。

補償回路２０は、制御パターンＣＮＴのパルス列に応じて間欠的に、メイン電源１０とは別の経路からＤＵＴ１００の電源端子１０２に補償電流Ｉｃｍｐを注入する。図１において、補償回路２０は電圧源２０ａおよびスイッチ２０ｂを備える。電圧源２０ａは、メイン電源１０により生成される電源電圧Ｖｄｄより高い電圧Ｖｃｍｐを生成する。スイッチ２０ｂは、電圧源２０ａの出力端子とＤＵＴ１００の電源端子１０２の間に設けられ、バイポーラトランジスタあるいはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用して構成される。スイッチ２０ｂは、制御パターンＣＮＴのパルス列に応じてオン、オフが切り換えられる。スイッチ２０ｂはＤＵＴ１００の近傍に配置される。言い換えれば、スイッチ２０ｂとＤＵＴ１００の電源端子１０２の間の配線長は、メイン電源１０とＤＵＴ１００の電源端子の間の配線長よりも短い。スイッチ２０ｂと直列に、あるいはスイッチ２０ｂの内部に、補償電流Ｉｃｍｐの量を調節するための素子、たとえば抵抗や電流源が設けられてもよい。

電圧源２０ａに代えて、所定の電流を生成する電流源を用いてもよい。

制御パターン生成部２２は、ＤＵＴ１００の動作状態に応じて、制御パターンＣＮＴのパルス列のデューティ比を変化させる。ＤＵＴ１００の動作状態は、Ｉ／Ｏ端子１０６に供給されるテストパターンに応じて制御されるから、制御パターン生成部２２はテストパターンに応じたパルス列の制御パターンＣＮＴを生成し、これをスイッチ２０ｂへと供給してもよい。

制御パターン生成部２２は、ＤＵＴ１００の電源端子１０２に流れ込む動作電流（消費電流ともいう）Ｉｄｉｓと、補償回路２０が注入する電荷に応じた補償電流Ｉｃｍｐの差（Ｉｄｉｓ−Ｉｃｍｐ）が連続となるように、言い換えればメイン電源１０から出力される電源電流Ｉｄｄが時間的に連続となるように、パルス列のデューティ比を変化させる。より好ましくは、電流の差（Ｉｄｉｓ−Ｉｃｍｐ）が時間的に一定となるようにパルス列のデューティ比を変化させる。

制御パターン生成部２２は、制御パターンＣＮＴのパルス列を、ΔΣ変調、パルス幅変調、パルス密度変調をはじめとするパルス変調のいずれかを用いて生成する。試験装置２００に搭載されるタイミング発生器１４は、テストサイクルごとに、つまり個々のパルスごとに、そのポジティブエッジのタイミングやパルスの幅を調節可能であるため、上述の変調方式は、試験装置２００との親和性が非常に高く、特に追加的な回路を付加しなくても、簡易にパルス列を生成できるという利点がある。なお、制御パターン生成部２２をパターン発生器１２、タイミング発生器１４を利用せずに構成する場合、パルス周波数変調（ＰＦＭ）などの別の変調方式によってパルス列のデューティ比を調節してもよい。

図２は、制御パターンＣＮＴの生成方法を示すフローチャートである。まず、回路シミュレータを用いてＤＵＴをモデリングし、所定のテストパターンを与えたときの、テストサイクルごとの動作電流Ｉｄｉｓおよび動作率を計算する（Ｓ１００）。動作率および動作電流Ｉｄｉｓは、動作するトランジスタの個数と、各トランジスタの電流量から算出することもできる。

ＤＵＴ１００に流れる動作電流Ｉｄｉｓは、電源電流の時間的に連続する成分Ｉｄｄと、テストサイクルごとに時間的に変動する成分との合計で与えられる。そこで連続成分Ｉｄｄを算出して、各テストサイクルごとの差ΔＩｉを算出する（Ｓ１０２）。
ΔＩｉ＝Ｉｄｉｓｉ−Ｉｄｄ
添え字のｉは、テストサイクルの番号を示す。

算出した差分電流ΔＩｉにもとづいて、各サイクルごとに必要な電流補償量（もしくは電圧補償量）を算出する（Ｓ１０４）。

こうして得られた補償量を、ΔΣ変調やパルス幅変調、パルス密度変調等によって、１、０のパターン列（パルス列）に変換する（Ｓ１０６）。こうして得られたパターン列を、所定のテストパターンに対する制御パターンＣＮＴとして、テストパターンとともに保持しておく（Ｓ１０８）。

以上が試験装置２００の構成である。続いて試験装置２００の動作を説明する。図３は、図１の試験装置２００の動作状態を示すタイムチャートである。あるＤＵＴ１００にテストパターンを供給すると、ＤＵＴ１００はそのテストパターンに応じた処理を実行するため、処理内容に応じて動作率が変化し、消費電流Ｉｄｉｓが変化する。

消費電流Ｉｄｉｓの変動のタイミングおよび変動量は、上述の回路シミュレーション等によって予期可能であり、消費電流Ｉｄｉｓの変動量をキャンセルするように変調された制御パターンＣＮＴが、テストパターンとともにパターン発生器１２から出力される。この制御パターンＣＮＴによってスイッチ２０ｂのオン、オフが制御されることにより、間欠的な補償電流Ｉｃｍｐが注入される。図３には、間欠的な補償電流の包絡線（もしくは平均値）が示されている。この補償電流Ｉｃｍｐによって、消費電流Ｉｄｉｓの変動がキャンセルされ、メイン電源１０から電源端子１０２に流れ込む電源電流Ｉｄｄは一定に保たれ、その結果、電源電圧Ｖｄｄの変動を抑制することができる。

なお、パルス列のデューティ比は、必ずしも差分電流Ｉｄｄ＝（Ｉｄｉｓ−Ｉｃｍｐ）が厳密に一定となるように生成される必要はない。なぜならメイン電源１０自体のフィードバックによって、有る程度の消費電流Ｉｄｉｓの変動には追従することができるからである。つまり補償電流Ｉｃｍｐは、消費電流Ｉｄｉｓの変動のうち、メイン電源１０によって追従不可能な高周波成分をキャンセルすれば足りるのである。

このように、実施の形態に係る試験装置２００によれば、ＤＵＴ１００の消費電流Ｉｄｉｓの変動をキャンセルすることができ、電源電圧Ｖｄｄの変動を抑制できる。電源電圧Ｖｄｄの変動を抑制することにより、試験精度を高めることができる。

この技術は、特許文献１に代表される従来の技術に比べて以下の利点を備える。

利点１．
従来の技術では、テストパターンを読み取り、これを信号処理して電源電圧の変動を補償する。したがって急峻な電源変動に対する追従性には限界があった。これに対して、実施の形態では、テストパターンとは別に、予め補償用の制御パターンを用意しておくことで、急峻な変動にも追従できる。

利点２．
ＤＵＴ１００の電源端子１０２には、キャパシタＣｓが接続される。したがって、従来技術のようにテストパターンに応じて電源電圧の目標値を変化させる手法では、キャパシタＣｓの時定数の分だけ、消費電流の変動補償が遅れることになる。
実施の形態においても、スイッチ２０ｂにある制御パターンＣＮＴを与えるタイミングと、そのタイミングに応じた補償電流Ｉｃｍｐが消費電流Ｉｄｉｓの変動をキャンセルするまでのタイミングには遅延が発生する。しかしながら実施の形態に係る技術では、ＤＵＴに与えるテストパターンとは別に、補償用の制御パターンを発生させるため、遅延を考慮して、補償用の制御パターンをテストパターンに対して先行させることができる。その結果、従来よりも負荷変動に対する追従性を高めることができ、電源電圧Ｖｄｄの変動を抑制できる。

補償用の制御パターンのテストパターンに対する時間的な先行量は、以下のフローに従って決定できる。

ステップ１．
ＤＵＴ１００に対して、電源電圧を変動させないテストパターンを供給し、この状態で、あるタイミングで補償用の制御パターンを切り換え、電源電圧を意図的に変化させる。補償用の制御パターンは、電源電圧を変動させるテストパターンにもとづいて、図２のフローに従って生成されたものを用いることができる。

ステップ２．
ステップ１の状態で、電源電圧が変動すると、それに応じてＤＵＴの回路の状態が変化する。電源電圧の変化に応じて回路の状態の変化タイミングと、制御パターンを切り換えたタイミングの時間差を、先行量として設定する。回路の状態の変化は、以下の手法で検出できる。

ＤＵＴからの出力データの位相（出力タイミング）の変化量を検出する。ＤＵＴからの出力データの位相は、電源電圧の変動に伴って変化する。そこで電源電圧の変化の前後それぞれの出力タイミングの時間差を測定すれば、その時間差を先行量として利用できる。

出力タイミングは、出力データの各ビットをラッチするストローブ信号のタイミングを、所定の時間間隔でスイープさせ、ストローブ信号のタイミングごとのラッチされたデータ列が、期待値と一致するか否かを判定することにより検出できる。これは試験装置に搭載される一般的な機能を利用して実現できる。

１回の測定だけでは特定の１タイミングにおける論理状態しか検出できないが、電源変動を含むテストパターンを何回か印加し、ストローブ信号のタイミングをスイープさせる
ことで、論理状態の検出結果の変化から出力タイミングの位相が検出される。

試験装置にマルチストローブ機能が実装される場合、マルチストローブ機能を利用してもよい。マルチストローブ機能とは、データ１サイクル当たりに、多相のストローブ信号列を発生し、各ストローブ信号のタイミングで、データをラッチして論理状態を判定する機能である。マルチストローブ機能を用いる場合、同じ制御パターンを繰り返し与える必要がないという利点がある。

ＤＵＴは、温度検出や電源電圧を検出するために、リングオシレータなどの発振器が内蔵される場合がある。この場合、出力タイミングの変化を検出する代わりに、発振器の周波数が変化するタイミングを検出してもよい。

これらいずれかの手法によって、制御パターンを切り換えたタイミングと、回路の状態が変化するまでのタイミングの差（遅延）を求め、この遅延だけ、制御パターンをテストパターンよりも先行させることにより、より正確な補償が実現できる。

利点３．
従来の技術では、電源から出力される電源電圧Ｖｄｄを変化させるため、やはり、電源とＤＵＴ間の配線のインピーダンスの影響を受け、制限された周波数帯域でしか補償できない。これに対して実施の形態では、補償回路２０のスイッチ２０ｂを、ＤＵＴ１００の直近に配置することができるため、配線のインピーダンスの影響を十分に小さくすることができ、応答性を高めることができる。

利点４．
従来の技術では、補償すべき電源電圧の変動の量、分解能に応じたＤ／Ａコンバータが必要であったため、回路面積や回路設計の観点から不利であった。これに対して実施の形態では、１ビットのパルス列に応じて補償電流を間欠的に注入することで、電源電圧の変動を補償する。この構成は、別の観点からみれば、高速スイッチングする電流に対して、ＤＵＴ１００の電源端子１０２に接続されたキャパシタＣｓがローパスフィルタとして機能するとも把握することができ、ローパスフィルタのカットオフ周波数と、スイッチングの周波数を最適化することにより、１ビットの補償用の制御パターンによっても、十分に高い補償量と、分解能を得ることができる。さらに１ビットのパルス列の生成は、試験装置が本来具備する機能を利用すれば足りるため、設計が容易であり、また新たに追加すべき回路が少ないという利点がある。

（第２の実施の形態）
図４は、第２の実施の形態に係る試験装置２００ａの補償回路の構成を示す回路図である。補償回路以外の構成は同様であるため説明を省略する。図４の補償回路２０ｃは、パルス列に応じて間欠的に、メイン電源１０からの電源電流Ｉｄｄの一部を、補償電流ＩｃｍｐとしてＤＵＴ１００とは別の経路に引き込む。

図４の補償回路は、メイン電源１０の両極端子の間に設けられ、制御パターンＣＮＴに応じてオン、オフが切り換えられるスイッチ２０ｃを含む。

制御パターン生成部（不図示）は、ＤＵＴ１００の動作状態に応じて、制御パターンＣＮＴのパルス列のデューティ比を変化させる。ＤＵＴ１００の動作状態は、Ｉ／Ｏ端子１０６に供給されるテストパターンに応じて制御されるから、制御パターン生成部２２はテストパターンに応じたパルス列の制御パターンＣＮＴを生成し、これをスイッチ２０ｃへと供給する。

第２の実施の形態において、制御パターン生成部（不図示）は、制御パターンＣＮＴを以下のように生成する。

制御パターン生成部は、ＤＵＴ１００の電源端子１０２に流れ込む消費電流Ｉｄｉｓと、補償回路のスイッチ２０ｃが引きこむ補償電流Ｉｃｍｐの和が時間的に連続となるように、言い換えれば、メイン電源１０から流れ出す電源電流Ｉｄｄが連続となるように、制御パターンＣＮＴのパルス列のデューティ比を変化させる。

以上が第２の実施の形態の補償回路２０ｃの構成である。続いてその動作を説明する。図５（ａ）、（ｂ）は、図４の補償回路２０ｃにおける補償電流Ｉｃｍｐと消費電流Ｉｄｉｓの関係を示すタイムチャートである。

図５（ａ）では、Ｉｄｉｓ＋Ｉｃｍｐが一定値をとるように、制御パターンＣＮＴのデューティ比が設定される場合を示す。このような制御パターンＣＮＴも、図２のフローチャートに従って生成できる。図５（ａ）の補償電流Ｉｃｍｐの波形は、間欠的な波形の包絡線（平均値）を示している。

図５（ａ）の制御によれば、ＤＵＴ１００の動作率が変化して消費電流Ｉｄｉｓが変化しても、消費電流Ｉｄｉｓの減少分が、スイッチ２０ｃ側に流れるため、メイン電源１０から流れ出る電源電流Ｉｄｄが一定値に保たれる。したがってメイン電源１０は、その内部のインピーダンスおよびＤＵＴ１００との間の配線のインピーダンスの影響を受けずに、一定の電源電圧Ｖｄｄを生成することができる。

第２の実施の形態では、スイッチ２０ｃに流れる補償電流Ｉｃｍｐは、ＤＵＴ１００の動作には寄与しない無駄な電流である。図５（ａ）のタイムチャートでは、ＤＵＴ１００の消費電流Ｉｄｉｓが小さい期間、多くの補償電流Ｉｃｍｐが流れるため、試験システム全体としての消費電力が増大するという問題も生じる。この問題が顕著となる場合、図５（ｂ）に示す制御が有効である。

図５（ｂ）では、ＤＵＴ１００の電源端子１０２に流れ込む消費電流Ｉｄｉｓが、時刻ｔ１〜ｔ２のある期間Ｔ増加するとき、補償電流Ｉｃｍｐは以下のように制御される。

制御パターン生成部は、消費電流Ｉｄｉｓが増加するタイミングｔ１に先立ち、補償電流Ｉｃｍｐが時間的に緩やかに増加するように、制御パターンのデューティ比を変化させる。また、消費電流Ｉｄｉｓが減少するタイミングｔ２以降、補償電流Ｉｃｍｐが時間的に緩やかに減少するように、制御パターンのデューティ比を変化させる。

具体的には、補償電流Ｉｃｍｐは、期間Ｔに先立って、第１の値Ｉ１から第２の値Ｉ２まで時間的に緩やかに増加する。期間Ｔの間、補償電流Ｉｃｍｐは第２の値Ｉ２より小さな第３の値Ｉ３をとる。ある期間Ｔが経過した後、補償電流Ｉｃｍｐは第２の値Ｉ２から第４の値Ｉ４まで時間的に緩やかに減少する。

図５（ｂ）の制御を行うことにより、図５（ａ）に比べて補償電流Ｉｃｍｐを低減することができる。低減される電流は破線で示される。図５（ｂ）の場合、ＩｄｉｓとＩｃｍｐの和、つまり電源電流Ｉｄｄは一定値ではなく山型に変化するところ、変化の速度を、メイン電源１０の周波数帯域を考慮して緩やかにすることで、メイン電源１０自身のフィードバック制御によって電源電圧Ｖｄｄの変動を抑えることができる。

以上が第２の実施の形態に係る補償回路２０ｃである。続いて、第１、第２の実施の形態の変形例を説明する。

（第１の変形例）
第１、第２の実施の形態では、制御パターンのパルス列のデューティ比を変化させて、電源電圧の変動を抑制する技術を説明した。これとは反対に、パルス列のデューティ比を変化させて、ＤＵＴ１００の電源端子１０２に供給される電源電圧Ｖｄｄにノイズを重畳してもよい。パルス列の周波数をメイン電源１０のフィードバック帯域よりも高く設定すれば、それに伴う電源電圧Ｖｄｄの変動はノイズ成分としてＤＵＴ１００に印加される。この場合、テストパターンと同期して電源電圧にノイズを与えることができ、ノイズに対する耐性を測定することができる。

（第２の変形例）
一般に試験装置２００に搭載される電源の性能は、ＤＵＴが搭載されるセットの電源よりも高性能である。したがって、試験装置を接続した状態とセットに搭載された状態では、デバイスが同じ性能を発揮するとは限らない。そこで試験時に、セットに搭載される電源の性能をシミュレーションしたい場合がある。この場合、第１、第２の実施の形態において、制御パターン生成部２２は、制御パターンのパルス列のデューティ比を変化させることにより、電源端子１０２からメイン電源１０側を見たインピーダンスを変化させてもよい。この場合、ＤＵＴの実使用時の特性を評価できる。

（第３の実施の形態）
第１、第２の実施の形態は、試験装置に関するものであった。第３の実施の形態は、回路システムに関する。

図６は、第３の実施の形態に係る回路システム３００の構成を示す回路図である。回路システム３００は、第１デバイス４００、第２デバイス４１０、メイン電源１０、補償回路２０を備える。メイン電源１０および補償回路２０については、第１の実施の形態と同様である。

第１デバイス４００は、そのＩ／Ｏ端子４０６に第２デバイス４１０からのデータＰＤを受け、内部の処理回路２４がなんらかの信号処理を実行する。第１デバイス４００の電源端子４０２には、メイン電源１０からの電源電圧Ｖｄｄが供給され、接地端子４０４は接地される。電源端子４０２には図１と同様の補償回路２０が接続されている。

第１デバイス４００はその内部に、制御パターン生成部２２を内蔵しており、制御パターンＣＮＴを制御端子４０８から出力する。制御パターンＣＮＴは、第２デバイス４１０から出力されるデータに応じて設定される。スイッチ２０ｂは、制御パターンＣＮＴのパルス列に応じて間欠的に、メイン電源１０とは別の経路から第１デバイス４００の電源端子４０２に補償電流Ｉｃｍｐを注入する。制御パターン生成部２２には、データのパターンごとに、あるいはそれに応じた信号処理の内容ごとに応じて、変調されたパルス列を含む制御パターンＣＮＴが格納されてもよい。

第３の実施の形態によれば、一般的な回路システムにおいても、第１の実施の形態で説明した利点を享受できる。続いて第３の実施の形態の変形例を説明する。

補償回路２０の一部、たとえばスイッチ２０ｂは、第１デバイス４００に内蔵されてもよい。この場合、制御端子４０８が不要となるため、回路面積が削減できる。

制御パターン生成部２２は、第１デバイス４００ではなく、第２デバイス４１０に内蔵されてもよい。この場合、第２デバイス４１０は制御パターンをデータパターンに対して先行させることができるため、電源電圧の変動をさらに抑制できる。

図６の回路システム３００およびその変形例において、補償回路２０を図４のそれと同様に構成してもよい。この場合、一般的な回路システムにおいても、第２の実施の形態で説明した利点を享受できる。

（第４の実施の形態）
第４の実施の形態は、電源の性能を評価する電源評価装置および評価方法に関する。
図７は、半導体デバイス１００ａと電源１０ａを模式的に示すブロック図である。半導体デバイス１００ａは、ＣＭＯＳプロセスを用いて構成されており、図示のごとく複数のインバータをはじめとするゲート素子を含んでいる。インバータのＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴが同時にオンすると、貫通電流Ｉｔ（through current）が流れる。半導体デバイス１００ａの動作状態に応じて、貫通電流が流れるパスの個数（密度）が変化する。半導体デバイス１００ａの消費電流（以下、デバイス電流ともいう）Ｉｄｉｓは、貫通電流と、図示しない定常的な電流成分およびリーク電流を含んでいる。

電源１０ａの出力ノード１１は半導体デバイス１００ａの電源端子１０２に接続される。出力ノード１１には、電源電圧Ｖｄｄを平滑化するためのキャパシタＣｓが接続されている。キャパシタＣｓは電源１０ａの内部および／または外部に設けられる。

デバイス電流Ｉｄｉｓは、キャパシタＣｓから流れる電流Ｉｃと電源１０ａが吐き出す出力電流Ｉｄｄの和である。電源１０ａはリニアレギュレータやスイッチングレギュレータであり、電源電圧Ｖｏｕｔが一定となるようなフィードバック機能を有している。つまり、デバイス電流Ｉｄｉｓの変化に追従するようにその出力電流Ｉｄｄを調節することで、電源電圧Ｖｄｄを一定に保っている。

電源１０ａのフィードバックの帯域は有限である。したがってデバイス電流Ｉｄｉｓが急速に変化した場合、電源１０ａはそれに追従した出力電流Ｉｄｄを生成することができず、出力電流Ｉｄｄとデバイス電流Ｉｄｉｓの差分がキャパシタＣｓから流れ出る。その結果が電源電圧Ｖｄｄの変動となって現れる。

半導体デバイス１００ａに流れる貫通電流Ｉｔは、きわめて短時間だけ流れるパルス電流（インパルス電流）である。したがって複数の経路で同時に貫通電流Ｉｔが流れると、デバイス電流Ｉｄｉｓが電源１０ａのフィードバック速度を超えるスピードで急速に変化し、電源電圧Ｖｄｄが変動する。

以上の考察をもとに、電源１０ａを評価するための技術について説明する。

図８は、第４の実施の形態に係る電源評価装置の構成を示すブロック図である。電源評価装置５００は、電流源５０２、測定器５０４、アナライザ５０６を備える。図８は、電源評価装置５００を図１に示した試験装置２００に組み込んだ場合の構成を示す。

電源評価装置５００は、評価対象の電源１０ａと接続される。電源１０ａは半導体デバイス（１００ａ）に電源電圧Ｖｄｄを供給するために利用されるものであるが、評価時には半導体デバイスは接続されない。「半導体デバイスが接続されない状態」とは、物理的に接続されていない状態のみでなく、配線では接続されているが、半導体デバイスがオフ状態でありハイインピーダンスである状態も含む。評価対象の電源１０ａは、図１の試験装置２００に設けられるメイン電源１０であってもよい。あるいは半導体デバイスの実使用時に電源電圧を供給するための別の電源であってもよい。

電流源５０２は、電源１０ａの出力ノード１１からパルス電流Ｉｐを引き抜き、または電源１０ａの出力ノード１１にパルス電流Ｉｐを供給する。図８では、引き抜く場合が示される。このパルス電流Ｉｐは、電源１０ａが電源電圧Ｖｄｄを供給すべき半導体デバイスに流れる貫通電流Ｉｔに相当する電流である。つまりパルス電流Ｉｐのパルス幅は、半導体デバイスを構成するトランジスタの実動作時のオン、オフのスイッチングの遷移時間程度である。この観点から、電流源５０２は図８の右に示すように、ＭＯＳＦＥＴで構成することが好ましい。ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴを２段積みにして電流源５０２を構成してもよい。電流源５０２をＭＯＳＦＥＴで構成する場合、そのＷ／Ｌ（ゲート幅／ゲート長）を半導体デバイス１００ａを構成するＭＯＳＦＥＴに応じて決定することで半導体デバイス１００ａの貫通電流Ｉｔを再現することができる。なお電流源５０２はその他の形式の定電流源などで構成してもよい。

タイミング発生器１４は、パルス電流Ｉｐに対応するパルス幅を有するパルス信号を発生する。ドライバ１６はパルス信号にもとづいて電流源５０２のオンし、パルス電流Ｉｐを発生させる。

測定器５０４は、電源１０ａに対してパルス電流Ｉｐを作用させた結果生ずる電源電圧の時間波形Ｖｄｄ（ｔ）を測定する。

アナライザ５０６は、電源電圧の時間的な変動波形Ｖｄｄ（ｔ）から、電源１０ａが吐き出し、および／または吸い込む出力電流Ｉｄｄ_ＩＲの波形を導出し、出力電流Ｉｄｄ_ＩＲの波形を記述するデータ（以下、インパルス応答波形データＤ_ＩＲという）を生成する。

電荷保存則から、
Ｉｃ（ｔ）＝−Ｃｓ×ｄＶｄｄ（ｔ）／ｄｔ …（１）
が成り立つ。またノード１１におけるキルヒホッフの法則から、
Ｉｐ（ｔ）＝Ｉｄｄ_ＩＲ（ｔ）＋Ｉｃ（ｔ） …（２）
なる関係が導かれる。式（１）、（２）から、
Ｉｄｄ_ＩＲ（ｔ）＝Ｉｐ（ｔ）＋Ｃｓ×ｄＶｄｄ（ｔ）／ｄｔ …（３）
を得る。パルス電流Ｉｐのパルス幅が十分に短いとき、このようにして得られた出力電流Ｉｄｄ_ＩＲ（ｔ）は、インパルス応答とみなすことができる。以下、出力電流Ｉｄｄ_ＩＲ（ｔ）をインパルス応答波形とも称する。

アナライザ５０６は、電源電圧Ｖｄｄ（ｔ）の波形データを受け、式（３）にもとづいてインパルス応答波形データＤ_ＩＲを生成することができる。ただしアナライザ５０６のデータ処理はこれに限定されるものではなく、その他のアプローチからインパルス応答波形データＤ_ＩＲを生成してもよい。

以上が電源評価装置５００の構成である。図９は、図８の電源評価装置５００の動作を示すタイムチャートである。図９の縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。

電源評価装置５００によって取得されたインパルス応答波形Ｉｄｄ_ＩＲ（ｔ）は、評価対象の電源１０ａの応答性を示している。すなわち出力インピーダンスがゼロの理想電源であれば、出力電流Ｉｄｄ_ＩＲ（ｔ）はパルス電流Ｉｐ（ｔ）と完全に一致するであろう。反対に、出力電流Ｉｄｄ_ＩＲ（ｔ）がパルス電流Ｉｐ（ｔ）と乖離すればするほど、電源１０ａの応答性は低いといえる。

このように図８の電源評価装置５００によれば、電源１０ａの性能を評価することができる。

図８の電源評価装置５００により得られたインパルス応答波形Ｉｄｄ_ＩＲ（ｔ）を利用すると、電源１０ａに任意のデバイス電流を作用させたときの、電源１０ａの出力電流波形Ｉｄｄ（ｔ）を予測することができる。さらにその出力電流波形Ｉｄｄ（ｔ）から電源電圧波形Ｖｄｄ（ｔ）を予測することもできる。

この点については、後述の第５、第６の実施の形態で詳しく説明する。

（第５の実施の形態）
第５の実施の形態では、図１や図４の試験装置において、制御パターンデータＣＮＴを好適に生成する技術を説明する。図１０は、第５の実施の形態に係る試験装置２００ｂの構成を示すブロック図である。

制御パターン生成部２２以外の構成は図１と同様であるから説明を省略する。

制御パターン生成部２２は、デバイス電流モデリング部６０２と、インパルス応答波形データ提供部６０４、制御パターン演算部６０６を備える。

デバイス電流モデリング部６０２は、所定の処理を実行させたときにＤＵＴ１００に流れると予測されるデバイス電流Ｉｄｉｓ_ＰＲＥ（ｔ）の波形を示す予測デバイス電流波形データＤ_ＰＲＥを生成する。図７を参照して説明したように、ＤＵＴ１００に流れるデバイス電流Ｉｄｉｓは、単位パルス電流Ｉｐ（貫通電流Ｉｔ）の重ね合わせ（集合体）とみなすことができる。したがってデバイス電流Ｉｄｉｓは、単位パルス電流Ｉｐの密度関数の形式でモデル化することができる。関数Ｉｄｉｓ_ＰＲＥ（ｔ）は、デバイス電流Ｉｄｉｓを時間軸方向に離散化するとともに、各時刻における電流値を単位パルス電流Ｉｐで正規化した関数と考えてもよい。ある時刻ｔ_１においてデバイス電流Ｉｄｉｓがゼロであればその時刻ｔ_１における密度関数Ｉｄｉｓ_ＰＲＥ（ｔ_１）はゼロである。時刻ｔ_２において非ゼロであれば、Ｉｄｉｓ_ＰＲＥ（ｔ_２）も非ゼロの値となる。

貫通電流Ｉｔは、ＤＵＴ１００内のゲート素子がスイッチングするタイミングにおいて発生する。ＤＵＴ１００において発生するゲート素子のスイッチングイベントは、ＤＵＴ１００の動作状態に依存し、その動作状態はＤＵＴ１００に供給されるパターンデータＰＡＴから予測することができる。したがってデバイス電流モデリング部６０２は、ＤＵＴ１００に供給されるテストパターンＰＡＴと、ＤＵＴ１００の回路構造の情報Ｄ_ＤＥＶにもとづき、予測デバイス電流波形データＤ_ＰＲＥを生成することができる。

インパルス応答波形データ提供部６０４は、メイン電源１０から単位パルス電流Ｉｐを引き抜いたとき、それに応答してメイン電源１０が吐き出し、および／または吸い込む出力電流のインパルス応答波形Ｉｄｄ_ＩＲ（ｔ）を記述するインパルス応答波形データＤ_ＩＲを出力する。インパルス応答波形データ提供部６０４としては、第４の実施の形態で説明した図８の電源評価装置５００を好適に利用することができる。あるいは図８の電源評価装置５００を用いずに、シミュレーションなどによってインパルス応答波形データＤ_ＩＲを生成してもよい。

制御パターン演算部６０６の第１演算部６０８は、予測デバイス電流波形データＤ_ＰＲＥが示す波形Ｉｄｉｓ_ＰＲＥ（ｔ）と単位パルス電流の波形Ｉｐ（ｔ）とを畳み込みすることによりデバイス電流Ｉｄｉｓ（ｔ）の波形を予測する。
Ｉｄｉｓ（ｔ）＝Ｉｄｉｓ_ＰＲＥ（ｔ）＊Ｉｐ（ｔ） …（４）
「＊」は、畳み込みを示す演算子である。

また第２演算部６１０は、波形Ｉｄｉｓ_ＰＲＥ（ｔ）とインパルス応答波形Ｉｄｄ_ＩＲ（ｔ）とを畳み込みすることによりメイン電源１０の出力電流Ｉｄｄ（ｔ）の波形を予測する。
Ｉｄｄ（ｔ）＝Ｉｄｉｓ_ＰＲＥ（ｔ）＊Ｉｄｄ_ＩＲ（ｔ）…（５）

第３演算部６１２は、予測されたデバイス電流Ｉｄｉｓ（ｔ）の波形と予測されたメイン電源１０の出力電流Ｉｄｄ（ｔ）の波形との差分ΔＩ（ｔ）の波形を計算する。エンコーダ６１４は、差分ΔＩ（ｔ）にもとづいて制御パターンＣＮＴを生成する。エンコーダ６１４は差分ΔＩ（ｔ）にΔΣ変調、パルス幅変調、パルス密度変調のいずれかを施すことにより、制御パターンＣＮＴを生成してもよい。

以上が制御パターン生成部２２の構成である。差分ΔＩ（ｔ）は、デバイス電流Ｉｄｉｓとメイン電源１０が供給できる電流Ｉｄｄ（ｔ）の差分であり、補償回路２０によって補償すべき電流成分を示している。そこで差分ΔＩ（ｔ）をパルス状の制御パターンに変換し、補償回路２０に供給することにより、適切な補償電流Ｉｃｍｐを発生させることができ、電源電圧Ｖｄｄの変動を抑制することができる。

図１０の試験装置２００ｂにおいて、補償電流Ｉｃｍｐは、メイン電源１０の出力ノード１１に流れ込む方向にのみ生成されるが、本発明はそれに限定されない。つまり、スイッチ２０ｂに加えて、接地端子とメイン電源１０の出力ノード１１の間にスイッチ２０ｃを設けてもよい。

図９に示すように電源電圧Ｖｄｄの波形が単調に変化する場合には補償回路２０ｃは不要である。しかしながらパルス電流Ｉｐを作用させた結果、図９に破線で示すように電源電圧Ｖｄｄがリンギングを起こすような場合、メイン電源１０の出力電流Ｉｄｄが過剰供給されることを意味する。このような場合、スイッチ２０ｃを設けて負の補償電流Ｉｃｍｐを発生することにより、電源電圧Ｖｄｄをより安定化することができる。

なお、式（４）、（５）を利用することにより、補償電流Ｉｃｍｐをゼロとした場合、つまりメイン電源１０のみによって半導体デバイスに電源を供給するときの電源電圧の波形をシミュレートすることができる。このことは、任意の電源から、任意のデバイス電流波形を引き抜いたときに、電源電圧がどのように変動するかを予測できることを意味する。

（第６の実施の形態）
第６の実施の形態は、任意の電源環境をエミュレートする技術に関する。図１１は、第６の実施の形態に係るエミュレート機能付きの電源装置７００の構成を示すブロック図である。図１１では、電源装置７００が試験装置に組み込まれる形態を示すが、本発明はそれに限定されず、試験装置と無関係に構成してもよい。

電源装置７００は、メイン電源１０および補償回路２０を用いて、任意の電源環境をエミュレートする。エミュレート対象の電源を、メイン電源１０と区別するため仮想電源と称する。

制御パターン生成部２２ｂのデバイス電流モデリング部７０２は、図１０のデバイス電流モデリング部６０２と同様に、密度関数Ｉｄｉｓ_ＰＲＥ（ｔ）を記述する予測デバイス電流波形データＤ_ＰＲＥを生成する。

第１インパルス応答波形データ提供部７０４ａおよび第２インパルス応答波形データ提供部７０４ｂは、図１０のインパルス応答波形データ提供部６０４と同様である。
第１インパルス応答波形データ提供部７０４ａは、メイン電源１０から単位パルス電流Ｉｐを引き抜いたとき、それに応答してメイン電源１０が吐き出す出力電流Ｉｄｄ_ＩＲ１（ｔ）の波形を記述する第１インパルス応答波形データＤ_ＩＲ１を提供する。
第２インパルス応答波形データ提供部７０４ｂは、エミューレート対象の仮想電源（不図示）から単位パルス電流Ｉｐを引き抜いたとき、それに応答して仮想電源が吐き出す出力電流Ｉｄｄ_ＩＲ２（ｔ）の波形を記述する第２インパルス応答波形データＤ_ＩＲ２を提供する。第１インパルス応答波形データ提供部７０４ａおよび第２インパルス応答波形データ提供部７０４ｂは、図８の電源評価装置５００であってもよい。

制御パターン演算部７０６の第１演算部７０８は、密度関数Ｉｄｉｓ_ＰＲＥ（ｔ）と第１インパルス応答波形データＩｄｄ_ＩＲ１（ｔ）とを畳み込みすることにより、メイン電源１０の出力電流Ｉｄｄ１（ｔ）の波形を予測する。
Ｉｄｄ１（ｔ）＝Ｉｄｉｓ_ＰＲＥ（ｔ）＊Ｉｄｄ_ＩＲ１（ｔ） …（６）

第２演算部７１０は、密度関数Ｉｄｉｓ_ＰＲＥ（ｔ）と第２インパルス応答波形データＩｄｄ_ＩＲ２（ｔ）とを畳み込みすることにより、仮想電源の出力電流Ｉｄｄ２（ｔ）の波形を予測する。
Ｉｄｄ２（ｔ）＝Ｉｄｉｓ_ＰＲＥ（ｔ）＊Ｉｄｄ_ＩＲ２（ｔ） …（７）

第３演算部７１２は、予測されたメイン電源１０の出力電流Ｉｄｄ１（ｔ）の波形と予測された仮想電源の出力電流Ｉｄｄ２（ｔ）の波形との差分ΔＩ（ｔ）を算出する。
エンコーダ７１４は、差分電流ΔＩ（ｔ）にもとづき、制御パターンＣＮＴを生成する。

以上が電源装置７００の構成である。差分ΔＩ（ｔ）は、仮想電源が供給するであろう電流Ｉｄｄ２（ｔ）と、メイン電源１０が実際に供給しうる電流Ｉｄｄ１（ｔ）の差分である。したがって補償回路２０から差分ΔＩ（ｔ）が供給されるように制御パターンＣＮＴを生成することにより、ＤＵＴ１００に仮想電源が接続されているときの電源環境が再現できる。

図１１の電源装置７００においても、メイン電源１０の出力ノード１１と接地端子の間に、スイッチ２０ｃをさらに設け、負の補償電流Ｉｃｍｐを発生できるようにしてもよい。これは、メイン電源１０よりも性能が劣る仮想電源をエミュレートする際に必要となる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明のある態様は、電子回路技術に利用できる。

Claims (35)

1. 半導体デバイスと、
   前記半導体デバイスの電源端子に電源電圧を供給するメイン電源と、
   前記半導体デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、
   前記半導体デバイスが前記処理を実行する間、前記制御パターンに応じて間欠的に、前記メイン電源とは別の経路から前記半導体デバイスの電源端子に補償電流を注入する補償回路と、
   を備えることを特徴とする回路システム。
2. 半導体デバイスと、
   前記半導体デバイスの電源端子に電源電圧を供給するメイン電源と、
   前記半導体デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、
   前記半導体デバイスが前記処理を実行する間、前記制御パターンに応じて間欠的に、前記メイン電源からの電源電流の一部を、補償電流として前記半導体デバイスとは別の経路に引き込む補償回路と、
   を備えることを特徴とする回路システム。
3. 前記制御パターン生成部は、前記半導体デバイスに内蔵されており、前記半導体デバイスの動作状態に応じて前記パルス列のデューティ比を変化させることを特徴とする請求項１または２に記載の回路システム。
4. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電源電圧を供給するメイン電源と、
   前記被試験デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、
   前記被試験デバイスが前記処理を実行する間、前記制御パターンに応じて間欠的に、前記メイン電源とは別の経路から前記被試験デバイスの電源端子に補償電流を注入する補償回路と、
   を備えることを特徴とする試験装置。
5. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電源電圧を供給するメイン電源と、
   前記被試験デバイスが実行する処理に応じたパルス列を含む制御パターンを生成する制御パターン生成部と、
   前記被試験デバイスが前記処理を実行する間、前記制御パターンに応じて間欠的に、前記メイン電源からの電源電流の一部を補償電流として前記被試験デバイスとは別の経路に引き込む補償回路と、
   を備えることを特徴とする試験装置。
6. 前記制御パターン生成部は、前記被試験デバイスの電源端子に流れ込む電流が変化するタイミングに所定時間先行して、前記補償電流を変化させる前記制御パターンを前記補償回路に出力することを特徴とする請求項４または５に記載の試験装置。
7. 前記被試験デバイスに電源電圧が変化しない動作を実行させた状態で、第１のタイミングで前記補償電流を変化させる前記制御パターンを前記補償回路に出力するステップと、
   前記制御パターンを与えた結果、前記被試験デバイスの電気的特性が変化する第２のタイミングを検出するステップと、
   を実行し、
   前記所定時間は、前記第１のタイミングと前記第２のタイミングの時間差に応じて定められることを特徴とする請求項６に記載の試験装置。
8. 前記補償回路と前記被試験デバイスの間の配線長は、前記メイン電源と前記被試験デバイスの間の配線長よりも短いことを特徴とする請求項４または５に記載の試験装置。
9. 前記補償回路は、
   前記メイン電源により生成される前記電源電圧より高い電圧を生成する電圧源と、
   前記電圧源の出力端子と前記被試験デバイスの電源端子の間に設けられ、前記制御パターンに応じてオン、オフが切りかえられるスイッチと、
   を含むことを特徴とする請求項４に記載の試験装置。
10. 前記補償回路は、
    所定の定電流を生成する電流源と、
    前記電流源と前記被試験デバイスの電源端子の間に設けられ、前記制御パターンに応じてオン、オフが切りかえられるスイッチと、
    を含むことを特徴とする請求項４に記載の試験装置。
11. 前記補償回路は、前記メイン電源の両極端子の間に設けられ、前記制御パターンに応じてオン、オフが切りかえられるスイッチを含むことを特徴とする請求項５に記載の試験装置。
12. 前記制御パターン生成部は、前記被試験デバイスの動作状態に応じて前記パルス列のデューティ比を変化させることを特徴とする請求項４から１１のいずれかに記載の試験装置。
13. 前記制御パターンは、
    前記被試験デバイスに、所定のテストパターンを与えた状態において流れる電流を計算機により算出するステップと、
    各サイクルごとの電流から電源電流の連続成分を減算し、その結果に応じてサイクルごとの補償電流の量を算出するステップと、
    算出された前記サイクルごとの補償電流の量が得られるように、パターン変調によって前記制御パターンを規定するステップと、
    を実行して得られることを特徴とする請求項４または５に記載の試験装置。
14. 前記制御パターン生成部は、前記被試験デバイスの電源端子に流れ込む電流と、前記補償回路が注入する補償電流の差が時間的に連続となるように、前記パルス列のデューティ比を変化させることを特徴とする請求項４に記載の試験装置。
15. 前記制御パターン生成部は、前記被試験デバイスの電源端子に流れ込む電流と、前記補償回路が注入する補償電流の差が時間的に一定となるように、前記パルス列のデューティ比を変化させることを特徴とする請求項４に記載の試験装置。
16. 前記制御パターン生成部は、前記被試験デバイスの電源端子に流れ込む電流と、前記補償回路が引きこむ補償電流の和が時間的に連続となるように、前記パルス列のデューティ比を変化させることを特徴とする請求項５に記載の試験装置。
17. 前記被試験デバイスの電源端子に流れ込む電流が、あるタイミングで増加するとき、
    前記制御パターン生成部は、前記補償回路が引きこむ補償電流が、前記あるタイミングに先立って、時間的に緩やかに増加するように、前記パルス列のデューティ比を変化させることを特徴とする請求項５に記載の試験装置。
18. 前記被試験デバイスの電源端子に流れ込む電流が、あるタイミングで減少するとき、
    前記制御パターン生成部は、前記補償回路が引きこむ補償電流が、前記あるタイミング以降、時間的に緩やかに減少するように、前記パルス列のデューティ比を変化させることを特徴とする請求項５に記載の試験装置。
19. 前記制御パターン生成部は、前記被試験デバイスの電源端子に供給される電源電圧にノイズを重畳させることを特徴とする請求項４または５に記載の試験装置。
20. 前記制御パターン生成部は、前記パルス列のデューティ比を変化させて、前記電源端子から電源側を見たインピーダンスを変化させることを特徴とする請求項４または５に記載の試験装置。
21. 前記被試験デバイスに出力すべきテストパターンを生成するパターン発生器をさらに備え、
    前記制御パターンは、テストパターンごとに予め規定されることを特徴とする請求項４または５に記載の試験装置。
22. 前記被試験デバイスに出力すべきテストパターンを生成するパターン発生器をさらに備え、
    前記制御パターン生成部は、前記制御パターンを、前記テストパターンと同期して生成することを特徴とする請求項４または５に記載の試験装置。
23. 前記制御パターン生成部は、前記制御パターンを、ΔΣ変調、パルス幅変調、パルス密度変調のいずれかを用いて生成することを特徴とする請求項４または５に記載の試験装置。
24. 前記制御パターン生成部は、
    前記被試験デバイスが前記処理を実行するときに前記被試験デバイスを流れると予測されるデバイス電流の波形を単位パルス電流の重ね合わせの形式で定義する予測デバイス電流波形データを生成するデバイス電流モデリング部と、
    前記メイン電源から前記単位パルス電流を引き抜いたとき、それに応答して前記メイン電源が吐き出し、および／または吸い込む出力電流の波形を記述するインパルス応答波形データを生成するインパルス応答波形データ提供部と、
    前記予測デバイス電流波形データが記述する波形と前記単位パルス電流の波形とを畳み込みするとともに、前記予測デバイス電流波形データが記述する波形と前記インパルス応答波形データとを畳み込みし、２つの畳み込みにより得られる２つの波形の差分波形にもとづき、前記制御パターンを生成する制御パターン演算部と、
    を備えることを特徴とする請求項４または５に記載の試験装置。
25. 前記デバイス電流モデリング部は、前記被試験デバイスに供給されるテストパターンと前記被試験デバイスの回路構造の情報にもとづき、前記予測デバイス電流波形データを生成することを特徴とする請求項２４に記載の試験装置。
26. 前記インパルス応答波形データは、
    前記メイン電源に前記被試験デバイスが接続されない状態において、前記メイン電源の出力ノードからパルス電流を引き抜き、または前記メイン電源の出力ノードにパルス電流を供給するステップと、
    前記パルス電流を前記メイン電源に作用させた結果生ずる前記電源電圧の時間変動波形を測定するステップと、
    測定された前記電源電圧の時間変動波形から、前記メイン電源が吐き出し、および／または吸い込む出力電流の波形を導出するステップと、
    によってあらかじめ取得されることを特徴とする請求項２４または２５に記載の試験装置。
27. 被試験デバイスの試験方法であって、
    メイン電源を用いて前記被試験デバイスの電源端子に電源電圧を供給するステップと、
    パルス列を含む制御パターンを生成するステップと、
    前記被試験デバイスが所定の処理を実行する間、前記メイン電源とは別に設けられた補償回路を用いて、前記制御パターンに応じて間欠的に前記被試験デバイスの電源端子に補償電流を注入し、および／または前記電源端子から前記被試験デバイスとは別経路に補償電流を引き抜くステップと、
    を備え、
    前記制御パターンを生成するステップは、
    前記被試験デバイスが前記所定の処理を実行するときに前記被試験デバイスを流れると予測されるデバイス電流の波形を単位パルス電流の重ね合わせの形式で定義する予測デバイス電流波形データを提供するステップと、
    前記メイン電源から前記単位パルス電流を引き抜いたとき、それに応答して前記メイン電源が吐き出し、および／または吸い込む出力電流の波形を記述するインパルス応答波形データを提供するステップと、
    前記予測デバイス電流波形データが記述する波形と前記単位パルス電流の波形とを畳み込みするとともに、前記予測デバイス電流波形データが記述する波形と前記インパルス応答波形データが記述する波形とを畳み込みし、２つの畳み込みにより得られる２つの波形の差分波形にもとづき、前記制御パターンを生成するステップと、
    を含むことを特徴とする試験方法。
28. 前記予測デバイス電流波形データは、前記被試験デバイスに供給されるテストパターンと前記被試験デバイスの回路構造の情報にもとづき生成されることを特徴とする請求項２７に記載の試験方法。
29. 前記インパルス応答波形データは、
    前記メイン電源に前記被試験デバイスが接続されない状態において、前記メイン電源の出力ノードからパルス電流を引き抜き、または前記メイン電源の出力ノードにパルス電流を供給するステップと、
    前記パルス電流を前記メイン電源に作用させた結果生ずる前記電源電圧の時間変動波形を測定するステップと、
    測定された前記電源電圧の時間変動波形から、前記メイン電源が吐き出し、および／または吸い込む出力電流の波形を導出するステップと、
    によってあらかじめ取得されることを特徴とする請求項２７または２８に記載の試験方法。
30. 半導体デバイスの電源端子に電源電圧を供給する電源の評価装置であって、
    前記電源に前記半導体デバイスが接続されない状態において、前記電源の出力ノードからパルス電流を引き抜き、または前記電源の出力ノードにパルス電流を供給する電流源と、
    前記パルス電流を作用させた結果生ずる前記電源電圧の時間変動波形を測定する測定器と、
    前記電源電圧の時間変動波形から、前記電源が吐き出し、および／または吸い込む出力電流の波形を導出するアナライザと、
    を備えることを特徴とする評価装置。
31. 半導体デバイスの電源端子に電源電圧を供給する電源の評価方法であって、
    前記電源に前記半導体デバイスが接続されない状態において、前記電源の出力ノードからパルス電流を引き抜き、または前記電源の出力ノードにパルス電流を供給するステップと、
    前記パルス電流を前記電源に作用させた結果生ずる前記電源電圧の時間変動波形を測定するステップと、
    測定された前記電源電圧の時間変動波形から、前記電源が吐き出し、および／または吸い込む出力電流の波形を導出するステップと、
    を備えることを特徴とする評価方法。
32. エミュレート機能付き電源装置であって、
    被試験デバイスの電源端子に電源電圧を供給するメイン電源と、
    パルス列を含む制御パターンを生成する制御パターン生成部と、
    前記被試験デバイスが所定の処理を実行する間、前記被試験デバイスの電源端子に前記制御パターンに応じて間欠的に補償電流を注入し、および／または前記メイン電源からの電源電流の一部を補償電流として前記被試験デバイスとは別の経路に引き込む補償回路と、
    を備え、
    前記制御パターン生成部は、
    前記被試験デバイスが前記所定の処理を実行するときに前記被試験デバイスを流れると予測されるデバイス電流の波形を単位パルス電流の重ね合わせの形式で定義する予測デバイス電流波形データを生成するデバイス電流モデリング部と、
    前記メイン電源から前記単位パルス電流を引き抜いたとき、それに応答して前記メイン電源が吐き出し、および／または吸い込む出力電流の波形を記述する第１インパルス応答波形データを提供する第１インパルス応答波形データ提供部と、
    エミューレート対象の電源から前記単位パルス電流を引き抜いたとき、それに応答して前記エミュレート対象の電源が吐き出し、および／または吸い込む出力電流の波形を記述する第２インパルス応答波形データを提供する第２インパルス応答波形データ提供部と、
    前記予測デバイス電流波形データが記述する波形と前記第１インパルス応答波形データが記述する波形とを畳み込みするとともに、前記予測デバイス電流波形データが記述する波形と前記第２インパルス応答波形データが記述する波形とを畳み込みし、２つの畳み込みにより得られる２つの波形の差分波形にもとづき、前記制御パターンを生成する制御パターン演算部と、
    を含むことを特徴とする電源装置。
33. 前記第１、第２インパルス応答波形データはそれぞれ、
    電源に前記被試験デバイスが接続されない状態において、前記電源の出力ノードからパルス電流を引き抜き、または前記電源の出力ノードにパルス電流を供給するステップと、
    前記パルス電流を前記電源に作用させた結果生ずる前記電源電圧の時間変動波形を測定するステップと、
    測定された前記電源電圧の時間変動波形から、前記電源が吐き出し、および／または吸い込む出力電流の波形を導出するステップと、
    によってあらかじめ取得されることを特徴とする請求項３２に記載の電源装置。
34. 電源環境のエミュレート方法であって、
    メイン電源を用いて被試験デバイスの電源端子に電源電圧を供給するステップと、
    パルス列を含む制御パターンを生成するステップと、
    前記被試験デバイスが所定の処理を実行する間、前記メイン電源とは別に設けられた補償回路を用いて、前記被試験デバイスの電源端子に前記制御パターンに応じて間欠的に補償電流を注入し、および／または前記電源端子から前記被試験デバイスとは別経路に補償電流を引き抜くステップと、
    を備え、
    前記制御パターンを生成するステップは、
    前記被試験デバイスが前記所定の処理を実行するときに前記被試験デバイスを流れると予測されるデバイス電流の波形を単位パルス電流の重ね合わせの形式で定義する予測デバイス電流波形データを提供するステップと、
    前記メイン電源から前記単位パルス電流を引き抜いたとき、それに応答して前記メイン電源が吐き出し、および／または吸い込む出力電流の波形を記述する第１インパルス応答波形データを提供するステップと、
    エミュレート対象の電源から前記単位パルス電流を引き抜いたとき、それに応答して前記エミュレート対象の電源が吐き出し、および／または吸い込む出力電流の波形を記述する第２インパルス応答波形データを提供するステップと、
    前記予測デバイス電流波形データが記述する波形と前記第１インパルス応答波形データが記述する波形とを畳み込みするとともに、前記予測デバイス電流波形データが記述する波形と前記第２インパルス応答波形データが記述する波形とを畳み込みし、２つの畳み込みにより得られる２つの波形の差分波形にもとづき、前記制御パターンを生成するステップと、
    を含むことを特徴とするエミュレート方法。
35. 前記第１、第２インパルス応答波形データはそれぞれ、
    電源に前記被試験デバイスが接続されない状態において、前記電源の出力ノードからパルス電流を引き抜き、または前記電源の出力ノードにパルス電流を供給するステップと、
    前記パルス電流を前記電源に作用させた結果生ずる前記電源電圧の時間変動波形を測定するステップと、
    測定された前記電源電圧の時間変動波形から、前記電源が吐き出し、および／または吸い込む出力電流の波形を導出するステップと、
    によりあらかじめ取得されることを特徴とする請求項３４に記載のエミュレート方法。

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