JP6986910B2

JP6986910B2 - 電圧印加装置および出力電圧波形の形成方法

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Publication number: JP6986910B2
Application number: JP2017174700A
Authority: JP
Inventors: 滋樹石井; 克昌杉山; 健一成川; 衡二品川; 卓身名倉
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2017-09-12
Filing date: 2017-09-12
Publication date: 2021-12-22
Anticipated expiration: 2037-09-12
Also published as: CN111051904B; US11293978B2; JP2019050331A; TW201932861A; WO2019054059A1; KR20200041966A; CN111051904A; US20200278392A1; TWI770267B; KR102320086B1

Description

本発明は、デバイスの電気的検査を行うテスタに用いられる、デバイスに電圧を印加する電圧印加装置および出力電圧波形の形成方法に関する。

半導体デバイスの製造プロセスにおいては、半導体ウエハ（以下単にウエハと記す）における全てのプロセスが終了した段階で、ウエハに形成されている複数の被検査デバイス（Device Under Test；ＤＵＴ）について、種々の電気的検査が行われる。

このような検査対象デバイスであるＤＵＴの電気的特性の検査は、プローブカードを介してテスタにより行われる。プローブカードは、ウエハ上のＤＵＴの電極パッドに接触させらせる複数のプローブ（接触子）を備えており、各プローブをウエハ上の各電極パッドに接触させた状態で、テスタから各プローブに電気信号を送ることにより、ウエハ上のＤＵＴの検査が行われる。

テスタは、ＤＵＴに所定の電圧を印加する電圧印加装置であるデバイス電源（Device Power Supply；ＤＰＳ）を有し、ＤＰＳからＤＵＴに所定の電圧が印加される。ＤＰＳの出力電圧の立ち上がり波形（過渡電圧）は、ＤＰＳの回路特性や、デバイス電源ラインに接続される負荷によって決まる。具体的には、ＤＰＳからＤＵＴまでのデバイス電源ラインに大容量負荷を接続する構成と、大容量負荷を接続しない構成が存在するが、大容量負荷を接続する構成にＤＰＳの受動素子で構成される位相補償回路を最適化させると、大容量負荷を接続しない場合にＤＰＳの出力電圧の立ち上がり波形が劣化し、例えばオーバーシュートが発生する。

このように出力電圧の立ち上がり波形が劣化すると、出力電圧が単調に増加しないことでＤＵＴが誤動作したり、立ち上がり波形に過大なオーバーシュートが発生している場合には、ＤＵＴにストレスを与えてしまうという問題がある。

このような問題に対応した技術として、特許文献１には、テスタの電源から半導体ウエハの半導体素子に電圧を印加する際にステップ状に電圧を印加する技術が提案されている。

実開平３−１７５８１号公報（実願平１−７８１３８号のマイクロフィルム）

しかし、特許文献１の技術では、単にステップ状に電圧を印加するだけで、時間管理がされていないため、各段でオーバーシュートが発生するおそれがあり、ＤＵＴに対する悪影響を確実に解消することは困難である。また、各段でのオーバーシュートを発生させないようにするためには、１段あたりの電圧上昇を小さくして回数を増やす必要があるが、この場合には、定常電圧になるまで非常に時間がかかってしまう。

したがって、本発明は、回路の変更をともなうことなく、ＤＵＴに印加される出力電圧の立ち上がり波形の劣化を抑制して、短時間で設定電圧値に到達させることができる技術を提供することを課題とする。

上記課題を解決するため、本発明の第１の観点は、基板上に形成された複数の被検査デバイスに対して電気的特性を検査するテスタにおいて、前記被検査デバイスに電圧を印加する電圧印加装置であって、前記電圧印加装置は、設定電圧値を含む所定の設定条件が与えられた際に、前記所定の設定条件に適合した、複数の過渡ステップを有するステップ状の過渡電圧波形が形成されるように、過渡電圧設定パラメータとして、過渡ステップ数、ステップ時間、ステップ電圧を設定する電圧設定部を有し、前記電圧印加装置は、前記電圧設定部で設定された前記過渡電圧設定パラメータに基づいて、前記ステップ状の過渡電圧波形を有する出力電圧を出力し、前記出力電圧を、前記電圧印加装置に接続された前記被検査デバイスへステップ入力した際の応答が、設定電圧に対しオーバーシュートが生じる２次以上の高次遅れ系であり、前記電圧設定部に設定された前記各過渡ステップの前記ステップ時間の終点が、前記高次遅れ系のステップ応答曲線における立ち上がり時間の終点から行き過ぎ時間までの間の時間になるように設定されることを特徴とする電圧印加装置を提供する。

上記第１の観点において、前記デバイス電源は、デジタルアナログコンバータと、出力回路とをさらに有し、前記電圧設定部で設定された前記過渡電圧設定パラメータを含む信号が、前記デジタルアナログコンバータおよび前記出力回路を経て、前記ステップ状の過渡電圧波形を有する出力電圧として出力される構成とすることができる。

前記過渡電圧波形は、前記過渡ステップの前記ステップ電圧が、前記過渡ステップが進行するにつれて小さくなるように形成されることが好ましい。

前記電圧設定部は、前記所定の設定条件に対応して、前記過渡電圧設定パラメータとして、前記過渡ステップ数、前記ステップ時間、前記ステップ電圧が複数記憶されたデータベースから、前記所定の設定条件に適合した前記過渡ステップ数、前記ステップ時間、前記ステップ電圧を取得する構成とすることができる。

前記電圧印加装置として、デバイス電源（ＤＰＳ）、パラメトリック測定ユニット（ＰＭＵ）を挙げることができる。

本発明の第２の観点は、基板上に形成された複数の被検査デバイスに対して電気的特性を検査するテスタにおいて、前記被検査デバイスに電圧を印加する電圧印加装置から出力する出力電圧波形の形成方法であって、設定電圧値を含む所定の設定条件が与えられた際に、前記所定の設定条件に適合した複数の過渡ステップを有するステップ状の過渡電圧波形が形成されるように、過渡電圧設定パラメータとして、過渡ステップ数、ステップ時間、ステップ電圧を設定し、前記過渡電圧設定パラメータに基づいて、前記ステップ状の過渡電圧波形を有する出力電圧を形成し、前記電圧印加装置から出力された出力電圧を、前記電圧印加装置に接続された前記被検査デバイスへステップ入力した際の応答が、設定電圧に対しオーバーシュートが生じる２次以上の高次遅れ系であり、前記各過渡ステップの前記ステップ時間の終点が、前記高次遅れ系のステップ応答曲線における立ち上がり時間の終点から行き過ぎ時間までの間の時間になるように設定されることを特徴とする出力電圧波形の形成方法を提供する。

本発明によれば、設定電圧値を含む所定の設定条件が与えられた際に、前記所定の設定条件に適合した、複数の過渡ステップを有するステップ状の過渡電圧波形が形成されるように、過渡電圧設定パラメータとして、過渡ステップ数、ステップ時間、ステップ電圧を設定し、設定された過渡電圧設定パラメータに基づいて、ステップ状の過渡電圧波形を有する出力電圧を出力するにあたり、電圧印加装置から出力された出力電圧をデバイス電源に接続された被検査デバイスへステップ入力した際の応答が設定電圧に対しオーバーシュートが生じる２次以上の高次遅れ系であることから、電圧設定部に設定された各過渡ステップのステップ時間の終点が、高次遅れ系のステップ応答曲線における立ち上がり時間の終点から行き過ぎ時間までの間の時間になるように設定する。これにより電圧印加装置の出力回路の変更をともなうことなく、被検査デバイスに印加される過渡電圧波形を、オーバーシュート等がほとんど生じないものとすることができる。また、これによりステップ時間を短時間とすることもでき、短時間で設定電圧値に到達させることができる。

本発明の一実施形態に係るデバイス電源が用いられる検査装置の一例の概略構成を示す断面図である。図１の検査装置における制御部のハードウェア構成を示す断面図である。本発明の一実施形態に係るデバイス電源を示すブロック図である。出力電圧の立ち上がり波形を形成する方法を示すフローチャートである。図４の出力電圧の立ち上がり波形を形成する方法により形成された出力電圧の過渡電圧波形の一例を模式的に示す図である。一般的な、２次遅れ系のステップ応答出力の曲線を示す図である。０．５Ｖ、０．２Ｖ、０．１５Ｖ、０．１Ｖ、０．０５Ｖの電圧をそれぞれ出力した場合の２次遅れ系のステップ応答を示す図である。ステップ電圧を０．５Ｖ→０．２Ｖ→０．１５Ｖ→０．１Ｖ→０．０５Ｖとしたステップ状の過渡電圧波形を出力し、各ステップにおけるステップ時間の終点を、立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間の時間になるように設定して重畳し、合計が１Ｖとなるように出力した際の過渡電圧波形の２次遅れ系のステップ応答を示す図である。ＤＰＳから１Ｖの電圧を出力し、ＤＵＴ端に大きなオーバーシュートが生じる条件において、実際に、ＤＰＳから出力される過渡電圧波形を、ステップ電圧を０．５Ｖ→０．２Ｖ→０．１５Ｖ→０．１Ｖ→０．０５Ｖと変化させた５ステップとし、各ステップのステップ時間を、立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間に対応する時間になるように設定して出力した過渡電圧波形を示す図である。図９の過渡電圧波形が出力された際に、実際のＤＵＴ端での応答波形を示す写真である。

以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
＜検査装置＞
図１は、本発明の一実施形態に係るデバイス電源が用いられる検査装置の一例の概略構成を示す断面図である。

図１において、検査装置１は、ウエハＷに形成された複数のＤＵＴに対し、検査信号の授受を行うためのプローブを接触させるためのプローバ２と、ウエハＷの各ＤＵＴに電気信号を送るとともに、ＤＵＴからの応答信号を受信してウエハＷ上のＤＵＴの電気的特性検査を行うテスタ３とを備えている。

プローバ２は、複数のウエハＷを収納する容器であるＦＯＵＰ１０が載置され、ウエハＷを搬送する搬送装置（図示せず）を有するローダ部１１と、ウエハＷの検査が行われる検査室１２と、検査室１２内でウエハＷを載置した状態で、ウエハＷをＸ、Ｙ、Ｚ及びθ方向に移動させる駆動部（図示せず）を有する載置台１３と、載置台１３の上方に配置されたホルダ１４と、このホルダ１４に支持され、支持基板１５ａと複数のプローブ（接触子）１５ｂとを有するプローブカード１５と、複数のプローブ１５ｂとウエハＷに形成された複数のＤＵＴの電極パッド（図示せず）との位置合わせを行うアライメント機構１６と、プローバ２の制御を行うプローバ制御部１７とを備えている。プローブカード１５は、ポゴピンを介して多数の接続端子を有する接続リング２１およびインターポーザ（パフォーマンスボード）２２を介してテスタ３に接続されている。

テスタ３は、テスタ本体３１と、テスタ制御部３２とを有している。テスタ本体３１は、ウエハＷのＤＵＴに電圧を印加する電圧印加装置であるデバイス電源（ＤＰＳ）３３と、ＤＵＴのテストを行うために必要な回路およびコンデンサ等の部品（図示せず）とを有している。

テスタ制御部３２は、テスタ３の各構成部を制御する。本実施形態では、特に、ＤＰＳ３３の制御に特徴があり、ＤＰＳ３３の一部として機能する電圧設定部４１を有している。テスタ制御部３２は、典型的にはコンピュータである。図２は、図１に示したテスタ制御部３２のハードウェア構成の一例を示している。テスタ制御部３２は、主制御部１０１と、キーボード、マウス等の入力装置１０２と、プリンタ等の出力装置１０３と、表示装置１０４と、記憶装置１０５と、外部インターフェース１０６と、これらを互いに接続するバス１０７とを備えている。主制御部１０１は、ＣＰＵ（中央処理装置）１１１、ＲＡＭ（ランダムアクセスメモリ）１１２およびＲＯＭ（リードオンリメモリ）１１３を有している。記憶装置１０５は、コンピュータ読み取り可能な記憶媒体に対する情報の記録および読み取りを行うようになっている。記憶媒体としては、例えばハードディスク、光ディスク、フラッシュメモリのような半導体メモリ等を挙げることができる。記憶媒体には、本実施形態に係る検査方法を行うためのレシピ等が記憶されている他、後述する、ＤＰＳ３３の電圧設定部において設定されるＤＵＴへの印加電圧を設定するためのデータベースとしても機能する。

＜デバイス電源＞
次に、電圧印加装置であるデバイス電源３３について説明する。図３は、本発明の一実施形態に係るデバイス電源を示すブロック図である。
図３に示すように、ＤＰＳ３３は、ＤＰＳ本体４０と、テスタ制御部３２の一部をなす電圧設定部４１とを有する。ＤＰＳ本体４０は、デジタルアナログコンバータ（ＤＡＣ）４２と、出力回路４３とを有し、電圧設定部４１からの設定電圧信号（デジタル信号）が入力され、ＤＡＣ４２によりアナログ信号に変換され、出力回路４３を経て所定の出力電圧が出力される。出力電圧は給電線路４４を介してＤＵＴ４５に印加される。給電線路４４のＤＰＳ３３側がＤＰＳ端４４ａであり、ＤＵＴ４５側がＤＵＴ端４４ｂである。給電線路４４のＤＵＴ端４４ｂ側に、負荷４６が設けられている。負荷４６の値は検査の種類等により変化し、ゼロの場合もある。

電圧設定部４１は、ＤＵＴ４５に印加されるＤＵＴ端の電圧が、オーバーシュート等がない適切なものとなるように、ＤＰＳ端における出力電圧の立ち上がり波形（過渡電圧波形）を形成するためのパラメータを設定するものである。具体的には、記憶装置１０５の記憶媒体におけるデータベースには、設定電圧値（定常値）を含む条件、例えば、設定電圧値の他、出力回路４３の回路特性、ＤＵＴ端の負荷４６の値等に対応して、出力電圧の立ち上がり波形（過渡電圧波形）を設定するための過渡電圧設定パラメータが複数記憶されており、設定電圧値（定常値）を含む条件が与えられたときにデータベースから適合する過渡電圧設定パラメータを取得して、後述するように出力電圧の立ち上がり波形（過渡電圧波形）を設定する。

＜出力電圧波形の形成方法＞
次に、出力電圧波形の形成方法について説明する。ここでは、電圧設定部４１は、出力電圧の立ち上がり波形（過渡電圧波形）を設定し、ＤＵＴ端における立ち上がり波形（過渡電圧波形）がオーバーシュートしないように出力電圧波形を形成する。具体的には、電圧設定部４１は、出力電圧の立ち上がり波形（過渡電圧波形）がステップ状になるように電圧設定する。

図４は、出力電圧の立ち上がり波形を形成する方法を示すフローチャートである。最初に、設定電圧値（定常値）の値を含む条件が与えられたときに、それに応じて、記憶装置１０５の記憶媒体におけるデータベースから入力電圧の立ち上がり波形（過渡電圧波形）の過渡電圧設定パラメータを取得する（ステップ１）。

本実施形態では出力電圧の立ち上がり波形（過渡電圧波形）をステップ状（階段状）に設定するため、過渡電圧設定パラメータとしては、過渡ステップ数、ステップ時間、ステップ電圧が用いられ、データベースには、設定電圧値（定常値）を含む条件、例えば、設定電圧値の他、出力回路４３の回路特性、ＤＵＴ端の負荷４６の値等に対応した、過渡ステップ数、ステップ時間、およびステップ電圧のデータが複数格納されている。過渡ステップ数は、ステップ状の過渡電圧波形のステップ数であり、ステップ時間は過渡電圧波形の一つのステップの時間であり、ステップ電圧は過渡電圧波形の一つのステップにおける上昇電圧である。このとき、設定電圧値（定常値）を含む条件が与えられると、その条件に応じた過渡ステップ数、ステップ時間、ステップ電圧を取得し、設定する。

設定すべき過渡ステップがあるか否かを判断し(ステップ２)、設定すべき過渡ステップがある場合には過渡電圧を設定（出力）する（ステップ３）。ステップ時間の終了を判断し（ステップ４）、終了した時点でステップ２に戻り、過渡ステップがある場合、次の過渡ステップについて、ステップ３の過渡電圧の設定（出力）を行う。これを繰り返して、次に設定する過渡ステップがなくなった時点で、設定電圧すなわち出力電圧の立ち上がり波形（過渡電圧波形）を出力する（ステップ５）。

このときの実際に設定した出力電圧の過渡電圧波形の一例を図５に示す。本例は、設定電圧値を１Ｖ、過渡ステップ数を６とした場合の例である。図５では、便宜上、ステップ時間、ステップ電圧を均等にした例を示しているが、これらの値は、条件によって最適化される。

＜パラメータの設定手法＞
次に、電圧設定パラメータである過渡ステップ数、ステップ時間、ステップ電圧の設定手法について説明する。

テスタに接続されるＤＵＴは、寄生キャパシタや寄生インダクタンスを考慮するとＲＬＣ回路であると考えられ、ステップ入力に対する応答は、例えば２次遅れ系になり、オーバーシュートが発生するものと考えられる。

２次遅れ系のステップ応答出力の曲線は、一般的に図６のようになることが知られている。図６中、Ａ_ｍａｘは最大行き過ぎ量（オーバーシュート）、すなわち出力値と目標値との差が最大となる値である。Ｔ_ｐは行き過ぎ時間であり、これは最大行き過ぎ量になるまでの時間である。Ｔ_ｒは、出力値が目標値の１０％から９０％に達するまでの時間である立ち上がり時間である。Ｔ_ｄは、出力値が目標値の５０％に値に達するまでの時間である遅延時間である。Ｔ_ｓは目標値からがある誤差範囲に入るまでの時間である整定時間であり、Ｔ_Ｌはむだ時間である。

また、２次遅れ系のステップ応答の式は以下の（１）式で表される。

ただし、ｔ：時間、ω_ｎ：固有角周波数、ξ：減衰係数であり、０＜ξ＜１である。

本実施形態のように、過渡電圧をステップ状に印加する場合、各ステップでオーバーシュートが発生せず、迅速に設定電圧値（定常値）まで上昇させることが必要である。そのためには、各過渡ステップにおける電圧値に対応して得られる図６の曲線において、立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間で次の設定出力に切り替えることが有効であることが判明した。したがって、本実施形態では、上述した各過渡ステップのステップ時間の終点を、各過渡ステップのステップ電圧に対応する２次遅れ系のステップ応答の曲線における立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐまでの間の時間になるように設定する。

このとき、過渡ステップのステップ電圧は、過渡ステップが進行するにつれて小さくなることが好ましい。すなわち、過渡ステップｔの設定電圧をＶ_ｔとし、その前段の過渡ステップｔ−１の設定電圧をＶ_ｔ−１、その後段の過渡ステップｔ＋１の設定電圧をＶ_ｔ＋１とした場合、Ｖ_ｔ−Ｖ_ｔ−１＞Ｖ_ｔ＋１−Ｖ_ｔとなるようにすることが好ましい。このときの過渡ステップｔのステップ電圧がＶ_ｔ−Ｖ_ｔ−１であり、過渡ステップｔ＋１のステップ電圧がＶ_ｔ＋１−Ｖ_ｔである。このようにすることにより、オーバーシュートをより生じ難くすることができる。

例えば、上記（１）式に従えば、０．５Ｖ、０．２Ｖ、０．１５Ｖ、０．１Ｖ、０．０５Ｖの電圧をそれぞれ出力した場合の２次遅れ系のステップ応答は、図７に示すようになる。そして、図８に示すように、１Ｖの電圧を出力した場合の２次遅れ系のステップ応答では大きなオーバーシュートを生じるのに対し、ステップ電圧を０．５Ｖ→０．２Ｖ→０．１５Ｖ→０．１Ｖ→０．０５Ｖとしたステップ状の過渡電圧波形を出力し、各ステップにおけるステップ時間の終点を、立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間の時間になるように設定して重畳し、合計が１Ｖとなるように出力することにより、２次遅れ系のステップ応答においてオーバーシュートを除去できることがわかる。なお、立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間に対応する時間では、各ステップにおいて、理論的にはオーバーシュートが発生する場合もあり得るが、実際には、各電圧が重畳される際に応答の遅れが存在し、オーバーシュートはほとんど生じない。

このように、本実施形態では、設定電圧値を含む複数の設定条件に対応して、過渡電圧設定パラメータとして、過渡ステップ数、ステップ時間、およびステップ電圧のデータが複数格納されており、テスタ３のＤＰＳ３３において、電圧設定部４１が、与えられた所定の設定条件に応じて、データベースから過渡ステップ数、ステップ時間、ステップ電圧を取得し、ステップ状に出力電圧を形成する。このとき、テスタに接続されるＤＵＴは、寄生キャパシタや寄生インダクタンスを考慮するとＲＬＣ回路であると考えられ、ステップ入力に対する応答は例えば２次遅れ系になるものと考えられることから、各過渡ステップにおけるステップ時間の終点を、２次遅れ系のステップ応答曲線における立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間に対応する時間になるように設定する。これにより、ＤＰＳ３３の出力回路４３の変更をともなうことなく、ＤＰＳ３３から出力されてＤＵＴ端４４ｂに印加される電圧の立ち上がり波形を、オーバーシュート等がほとんど生じないものとすることができる。また、これによりステップ時間を短時間とすることもでき、短時間で設定電圧値に到達させることができる。

ＤＰＳから１Ｖの電圧を出力し、ＤＵＴ端に大きなオーバーシュートが生じる条件において、実際に、図９に示すように、ＤＰＳ３３から出力される過渡電圧波形を、ステップ電圧を０．５Ｖ→０．２Ｖ→０．１５Ｖ→０．１Ｖ→０．０５Ｖと変化させた５ステップとし、各ステップのステップ時間を、立ち上がり時間Ｔｒの終点から行き過ぎ点Ｔｐの間に対応する時間になるように設定して出力した。その結果、ＤＵＴ端での応答波形は図１０のように、出力応答が重畳されてスロープが形成されたものとなり、オーバーシュートが生じないことが確認された。

従来、テスタにおいては、プローブカードと接続されるポゴピンの端部（ポゴ端）での性能がスペックされるため、ＤＵＴ端に負荷を接続した場合は、期待した電源波形が得られるかどうかを評価することが必要になり、評価した結果、オーバーシュート等が発生する場合は、補償回路をプローブカードに作りこむ等の対策が必要であったが、本実施形態では、ＤＰＳ回路の変更が不要であるばかりでなく、このような補償回路も用いる必要もなく、かつ、期待した電源波形が得られるかどうかは評価の時間も必要なく、簡易にオーバーシュートを抑制することができる。このため、本実施形態の技術は極めて有用である。

＜他の適用＞
以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されることはなく、本発明の思想の範囲内で種々の変形が可能である。例えば、上記実施形態では、ステップ電圧をステップの進行にともなって徐々に減少させたが、これに限るものでなく、電圧が一定の場合や、後続のステップの電圧の増加分が増加する場合、増加および減少が混在する場合等であってもよい。

また、上記実施形態ではＤＵＴ端における電圧の二次遅れ系のオーバーシュートを抑制する場合について示したが、これに限らず、電圧のオーバーシュートが生じる高次遅れ系であれば適用でき、さらに、ＤＵＴ端における電圧が単調に増加しない等、他の立ち上がり波形不良の場合にも適用することができる。

さらに、上記実施形態では、テスタに用いられる、デバイスに電圧を印加する電圧印加装置として、ＤＰＳの場合について説明したが、これに限らず、ＤＵＴに電圧を印加する際に用いられるテスタ構成要素のパラメトリック測定ユニット（ＰＭＵ）や、各種ドライバ等、他の電圧印加装置に本発明を適用することもできる。

１；検査装置
２；プローバ
３；テスタ
３１；テスタ本体
３２；テスタ制御部
３３；デバイス電源（ＤＰＳ）
４０；ＤＰＳ本体
４１；電圧設定部
４５；ＤＵＴ
４６；負荷
Ｗ；ウエハ

Claims

基板上に形成された複数の被検査デバイスに対して電気的特性を検査するテスタにおいて、前記被検査デバイスに電圧を印加する電圧印加装置であって、
前記電圧印加装置は、設定電圧値を含む所定の設定条件が与えられた際に、前記所定の設定条件に適合した、複数の過渡ステップを有するステップ状の過渡電圧波形が形成されるように、過渡電圧設定パラメータとして、過渡ステップ数、ステップ時間、ステップ電圧を設定する電圧設定部を有し、
前記電圧印加装置は、前記電圧設定部で設定された前記過渡電圧設定パラメータに基づいて、前記ステップ状の過渡電圧波形を有する出力電圧を出力し、
前記出力電圧を、前記電圧印加装置に接続された前記被検査デバイスへステップ入力した際の応答が、設定電圧に対しオーバーシュートが生じる２次以上の高次遅れ系であり、
前記電圧設定部に設定された前記各過渡ステップの前記ステップ時間の終点が、前記高次遅れ系のステップ応答曲線における立ち上がり時間の終点から行き過ぎ時間までの間の時間になるように設定されることを特徴とする電圧印加装置。
デジタルアナログコンバータと、出力回路とをさらに有し、前記電圧設定部で設定された前記過渡電圧設定パラメータを含む信号が、前記デジタルアナログコンバータおよび前記出力回路を経て、前記ステップ状の過渡電圧波形を有する出力電圧として出力されることを特徴とする請求項１に記載の電圧印加装置。
前記過渡電圧波形は、前記過渡ステップの前記ステップ電圧が、前記過渡ステップが進行するにつれて小さくなるように形成されることを特徴とする請求項１または請求項２に記載の電圧印加装置。
前記電圧設定部は、前記所定の設定条件に対応して、前記過渡電圧設定パラメータとして、前記過渡ステップ数、前記ステップ時間、前記ステップ電圧が複数記憶されたデータベースから、前記所定の設定条件に適合した前記過渡ステップ数、前記ステップ時間、前記ステップ電圧を取得することを特徴とする請求項１から請求項３のいずれか１項に記載の電圧印加装置。
デバイス電源（ＤＰＳ）またはパラメトリック測定ユニット（ＰＭＵ）のいずれかであることを特徴とする請求項１から請求項４のいずれか１項に記載の電圧印加装置。
基板上に形成された複数の被検査デバイスに対して電気的特性を検査するテスタにおいて、前記被検査デバイスに電圧を印加する電圧印加装置から出力する出力電圧波形の形成方法であって、
設定電圧値を含む所定の設定条件が与えられた際に、前記所定の設定条件に適合した複数の過渡ステップを有するステップ状の過渡電圧波形が形成されるように、過渡電圧設定パラメータとして、過渡ステップ数、ステップ時間、ステップ電圧を設定し、
前記過渡電圧設定パラメータに基づいて、前記ステップ状の過渡電圧波形を有する出力電圧を形成し、
前記電圧印加装置から出力された出力電圧を、前記電圧印加装置に接続された前記被検査デバイスへステップ入力した際の応答が、設定電圧に対しオーバーシュートが生じる２次以上の高次遅れ系であり、
前記各過渡ステップの前記ステップ時間の終点が、前記高次遅れ系のステップ応答曲線における立ち上がり時間の終点から行き過ぎ時間までの間の時間になるように設定されることを特徴とする出力電圧波形の形成方法。
前記過渡電圧波形は、前記過渡ステップの前記ステップ電圧が、前記過渡ステップが進行するにつれて小さくなるように形成されることを特徴とする請求項６に記載の出力電圧波形の形成方法。
前記所定の設定条件に対応して、前記過渡電圧設定パラメータとして、前記過渡ステップ数、前記ステップ時間、前記ステップ電圧が複数記憶されたデータベースから、前記所定の設定条件に適合した前記過渡ステップ数、前記ステップ時間、前記ステップ電圧を取得することを特徴とする請求項６または請求項７に記載の出力電圧波形の形成方法。