TWI770267B - 電壓施加裝置及輸出電壓波形之形成方法 - Google Patents

電壓施加裝置及輸出電壓波形之形成方法 Download PDF

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Abstract

[課題] 提供一種「不需伴隨電路的變更，即可抑制被施加至DUT之輸出電壓的上升波形之惡化且使其在短時間內到達設定電壓值」的技術。 [解決手段] 在測試器中，將電壓施加至被檢查元件之電壓施加裝置，係在賦予了預定之設定條件之際，以形成適合其條件的具有複數個暫態階梯之階梯狀之暫態電壓波形的方式，將暫態階梯數、階梯時間、階梯電壓設定作為暫態電壓設定參數，並基於該些，形成具有階梯狀之暫態電壓波形的輸出電壓。「將輸出電壓階梯式輸入至DUT之際」的響應，係產生過沖之二階以上的高階延遲系統，各暫態階梯之階梯時間的終點，係被設定成二階延遲系統的階梯響應曲線中之從上升時間的終點至過衝時間之期間的時間。

Description

電壓施加裝置及輸出電壓波形之形成方法
本發明，係關於「用於進行元件之電性檢查的測試器，將電壓施加至元件」之電壓施加裝置及輸出電壓波形之形成方法。
在半導體元件之製造程序中，係於半導體晶圓(以下僅記載為晶圓)中之所有程序結束後的階段下，針對被形成於晶圓之複數個被檢查元件(Device Under Test；DUT)進行各種電性檢查。
像這樣的檢查對象元件即DUT之電性特性的檢查，係經由探針卡而藉由測試器來進行。探針卡，係具備有接觸於晶圓上之DUT之電極焊墊的複數個探針(接觸件)，在使各探針接觸於晶圓上之各電極焊墊的狀態下，藉由將電信號從測試器發送至各探針的方式，進行晶圓上之DUT的檢查。
測試器，係具有將預定電壓施加至DUT之電壓施加裝置即元件電源(Device Power Supply；DPS)，從DPS對DUT施加預定電壓。DPS之輸出電壓的上升波形(暫態電壓)，係藉由DPS之電路特性或被連接於元件電源線的負載所決定。具體而言，雖係存在將大容量負載連接於從DPS至DUT之元件電源線的構成與不連接大容量負載的構成，但當在連接大容量負載的構成中，使由DPS之被動元件所構成的相位補償電路最佳化時，則在不連接大容量負載的情況下，DPS之輸出電壓的上升波形會惡化，例如產生過沖(overshoot)。
當輸出電壓之上升波形像這樣惡化時，則存在如下述問題：在因輸出電壓不單調地增加而DUT產生誤動作或上升波形產生過大之過沖的情況下，會造成對DUT賦予應力。
作為與像這樣的問題對應之技術，在專利文獻1中，係提出如下述技術：在從測試器之電源將電壓施加至半導體晶圓的半導體元件之際，階梯狀地施加電壓。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本實開平3-17581號公報(實願平 1-78138號之微縮膠卷)
[本發明所欲解決之課題]
但是，在專利文獻1之技術中，係由於僅階梯狀地施加電壓而未進行時間管理，因此，在各階中有產生過沖之虞，從而難以確實地消解對於DUT的不良影響。又，為了不在各階中產生過沖，係必需降低每1階的電壓上升且增加次數，但在該情況下，直至成為恆定電壓為止非常耗費時間。
因此，本發明，係以提供一種「不需伴隨電路的變更，即可抑制被施加至DUT之輸出電壓的上升波形之惡化且使其在短時間內到達設定電壓值」的技術為課題。 [用以解決課題之手段]
為了解決上述課題，本發明之第1觀點，係提供一種電壓施加裝置，其在對被形成於基板上之複數個被檢查元件檢查電性特性的測試器中，將電壓施加至前述被檢查元件，該電壓施加裝置，其特徵係，前述電壓施加裝置，係具有：電壓設定部，在賦予了包含設定電壓值的預定之設定條件之際，以形成適合前述預定之設定條件的具有複數個暫態階梯之階梯狀之暫態電壓波形的方式，將暫態階梯數、階梯時間、階梯電壓設定作為暫態電壓設定參數，基於由前述電壓設定部所設定之前述暫態電壓設定參數，輸出具有前述階梯狀之暫態電壓波形的輸出電壓，「將從前述元件電源所輸出之輸出電壓階梯式輸入至被連接於前述電壓施加裝置的前述被檢查元件之際」的響應，係相對於設定電壓而產生過沖之二階以上的高階延遲系統，前述電壓設定部所設定之前述各暫態階梯之前述階梯時間的終點，係被設定成前述高階延遲系統的階梯響應曲線中之從上升時間的終點至過衝時間之期間的時間。
在上述第1觀點中，前述元件電源，係可構成為更具有：數位類比轉換器；及輸出電路，包含由前述電壓設定部所設定之前述暫態電壓設定參數的信號，係經由前述數位類比轉換器及前述輸出電路，輸出作為具有前述階梯狀之暫態電壓波形的輸出電壓。
前述暫態電壓波形，係被形成為前述暫態階梯之前述階梯電壓隨著前述暫態階梯進行而減小為較佳。
前述電壓設定部，係可構成為對應於包含設定電壓值之複數個設定條件，從記憶有複數個前述暫態階梯數、前述階梯時間、前述階梯電壓之資料庫，取得適合前述預定之設定條件的前述暫態階梯數、前述階梯時間、前述階梯電壓作為前述暫態電壓設定參數。
作為前述電壓施加裝置，可列舉出元件電源(DPS)、參數測定單元(PMU)及各種驅動器。
本發明之第2觀點，係提供一種輸出電壓波形之形成方法，其在對被形成於基板上之複數個被檢查元件檢查電性特性的測試器中，從將電壓施加至前述被檢查元件之電壓施加裝置進行輸出，該輸出電壓波形之形成方法，其特徵係，在賦予了包含設定電壓值的條件之際，以形成適合前述條件的具有複數個暫態階梯之階梯狀之暫態電壓波形的方式，將暫態階梯數、階梯時間、階梯電壓設定作為暫態電壓設定參數，基於前述暫態電壓設定參數，形成具有前述階梯狀之暫態電壓波形的輸出電壓，「將從前述電壓施加裝置所輸出之輸出電壓階梯式輸入至被連接於前述電壓施加裝置的前述被檢查元件之際」的響應，係相對於設定電壓而產生過沖之二階以上的高階延遲系統，前述各暫態階梯之前述階梯時間的終點，係被設定成前述高階延遲系統的階梯響應曲線中之從上升時間的終點至過衝時間之期間的時間。 [發明之效果]
根據本發明，在賦予了包含設定電壓值的預定之設定條件之際，以形成適合前述預定之設定條件的具有複數個暫態階梯之階梯狀之暫態電壓波形的方式，將暫態階梯數、階梯時間、階梯電壓設定作為暫態電壓設定參數，由於當基於所設定之暫態電壓設定參數，輸出具有階梯狀之暫態電壓波形的輸出電壓時，「將從電壓施加裝置所輸出之輸出電壓階梯式輸入至被連接於元件電源的被檢查元件之際」的響應，係相對於設定電壓而產生過沖之二階以上的高階延遲系統，因此，電壓設定部所設定之各暫態階梯之階梯時間的終點，係設定成高階延遲系統的階梯響應曲線中之從上升時間的終點至過衝時間之期間的時間。藉此，不需伴隨電壓施加裝置之輸出電路的變更，即可使被施加至被檢查元件之暫態電壓波形成為幾乎不產生過沖等者。又，藉此，亦可使階梯時間成為短時間，並使其在短時間內到達設定電壓值。
以下，參閱附加圖面，詳細地說明關於本發明之實施形態。 ＜檢查裝置＞ 圖1，係表示使用本發明之一實施形態之元件電源之檢查裝置之一例之概略構成的剖面圖。
在圖1中，檢查裝置1，係具備有：針測機2，用於使「用以進行檢查信號之傳輸」的探針接觸於被形成在晶圓W的複數個DUT；及測試器3，將電信號發送至晶圓W之各DUT，並且接收來自DUT之響應信號而進行晶圓W上之DUT的電性特性檢查。
針測機2，係具備有：裝載部11，具有搬送裝置(未圖示)，該搬送裝置，係載置收納複數個晶圓W之容器即FOUP10並搬送晶圓W；檢查室12，進行晶圓W之檢查；載置台13，具有驅動部(未圖示)，該驅動部，係當在檢查室12內載置有晶圓W的狀態下，使晶圓W在X、Y、Z及θ方向移動；保持器14，被配置於載置台13之上方；探針卡15，被支撐於該保持器14，並具有支撐基板15a與複數個探針(接觸件)15b；定位機構16，進行複數個探針15b與被形成於晶圓W之複數個DUT的電極焊墊(未圖示)之對位；及針測機控制部17，進行針測機2之控制。探針卡15，係經由彈簧銷且經由具有多數個連接端子之連接環21及中介層(性能板)22被連接於測試器3。
測試器3，係具有測試器本體31與測試器控制部32。測試器本體31，係具有將電壓施加至晶圓W之DUT的電壓施加裝置即元件電源(DPS)33及進行DUT之測試所需之電路及電容等的零件(未圖示)。
測試器控制部32，係控制測試器3之各構成部。在本實施形態中，係特別是在DPS33的控制上具有特徵，且具有作為DPS33之一部分而發揮功能的電壓設定部41。測試器控制部32，係典型為電腦。圖2，係表示圖1所示之測試器控制部32之硬體構成的一例。測試器控制部32，係具備有主控制部101、鍵盤、滑鼠等的輸入裝置102、印表機等的輸出裝置103、顯示裝置104、記憶裝置105、外部介面106及將該些相互連接的匯流排107。主控制部101，係具有CPU(中央處理裝置)111、RAM(隨機存取記憶體)112及ROM(唯讀記憶體)113。記憶裝置105，係進行對電腦可讀取之記憶媒體記錄及讀取資訊。作為記憶媒體，係例如可列舉出如硬碟、光碟、快閃記憶體般的半導體記憶體等。在記憶媒體，係除了記憶有用以進行本實施形態之檢查方法的配方等以外，亦作為後述之「用以設定對在DPS33的電壓設定部所設定之DUT施加的施加電壓」之資料庫而發揮功能。
＜元件電源＞ 其次，說明關於電壓施加裝置即元件電源33。圖3，係表示本發明之一實施形態之元件電源的方塊圖。 如圖3所示般，DPS33，係具有：DPS本體40；及電壓設定部41，形成測試器控制部32之一部分。DPS本體40，係具有數位類比轉換器(DAC)42與輸出電路43，且輸入有來自電壓設定部41之設定電壓信號(數位信號)，並藉由DAC42變換成類比信號而經由輸出電路43輸出預定的輸出電壓。輸出電壓，係經由供電線路44被施加至DUT45。供電線路44之DPS33側為DPS端44a，DUT45側為DUT端44b。在供電線路44之DUT端44b側設置有負載46。負載46之值，係藉由檢查之種類等而產生變化，亦有為0的情形。
電壓設定部41，係以使被施加至DUT45之DUT端的電壓成為無過沖等的適當者之方式，設定用以形成DPS端之輸出電壓的上升波形(暫態電壓波形)之參數者。具體而言，在記憶裝置105的記憶媒體中之資料庫，係對應於包含設定電壓值(恆定值)的條件，例如除了設定電壓值以外，亦對應於輸出電路43之電路特性、DUT端之負載46的值等，記憶有複數個用以設定輸出電壓之上升波形(暫態電壓波形)的暫態電壓設定參數，在賦予了包含設定電壓值(恆定值)之條件時，從資料庫取得適合的暫態電壓設定參數，且如後述般地設定輸出電壓之上升波形(暫態電壓波形)。
＜輸出電壓波形之形成方法＞ 其次，說明輸出電壓波形之形成方法。在此，電壓設定部41，係設定輸出電壓之上升波形(暫態電壓波形)，並以使DUT端之上升波形(暫態電壓波形)不產生過沖的方式，形成輸出電壓波形。具體而言，電壓設定部41，係以使輸出電壓之上升波形(暫態電壓波形)形成為階梯狀的方式，進行電壓設定。
圖4，係表示形成輸出電壓之上升波形之方法的流程圖。首先，在賦予了包含設定電壓值(穩定態值)之值的條件時，與之相應地從記憶裝置105的記憶媒體中之資料庫取得輸入電壓之上升波形(暫態電壓波形)的暫態電壓設定參數(步驟1)。
在本實施形態中，係為了將輸出電壓之上升波形(暫態電壓波形)設定成階梯狀(階段狀)，而使用暫態階梯數、階梯時間、階梯電壓作為暫態電壓設定參數，在資料庫，係對應於包含設定電壓值(恆定值)的條件，例如除了設定電壓值以外，亦對應於輸出電路43之電路特性、DUT端之負載46的值等，記憶有複數個暫態階梯數、階梯時間及階梯電壓的資料。暫態階梯數，係階梯狀之暫態電壓波形的階梯數，階梯時間，係暫態電壓波形之一個階梯的時間，階梯電壓，係暫態電壓波形的一個階梯中之上升電壓。此時，當賦予包含設定電壓值(恆定值)的條件時，則取得與其條件相應的暫態階梯數、階梯時間、階梯電壓並進行設定。
判斷是否存在待設定之暫態階梯(步驟S2)，當存在待設定之暫態階梯的情況下，係設定(輸出)暫態電壓(步驟3)。判斷階梯時間之結束(步驟4)，於結束的時點返回到步驟2，當存在暫態階梯的情況下，針對接下來的暫態階梯，進行步驟3之暫態階梯的設定(輸出)。如此反覆進行，於接下來設定之暫態階梯消失後的時點，輸出設定電壓亦即輸出電壓之上升波形(暫態電壓波形)(步驟5)。
在圖5中，表示此時之實際設定之輸出電壓之暫態電壓波形的一例。本例子，係將設定電壓值設成為1V且將暫態階梯數設成為6之情形的例子。在圖5中，係為了方便起見，雖表示使階梯電壓成為均等的例子，但該些值，係根據條件而最佳化。
＜參數之設定手法＞ 其次，說明關於電壓設定參數即暫態階梯數、階梯時間、階梯電壓之設定手法。
當考慮寄生電容或寄生電感時，連接於測試器之DUT被認為是RLC電路，相對於階梯輸入之響應，係例如成為二階延遲系統並被認為是產生過沖者。
二階延遲系統之階梯響應輸出的曲線，係一般已知如圖6般。圖6中，Amax ，係最大過衝量(過沖)，亦即輸出值與目標值之差成為最大的值。Tp ，係過衝時間，此為成為最大過衝量為止的時間。Tr ，係輸出值從目標值之10%達到90%為止的時間即上升時間。Td ，係輸出值達到目標值之50%之值為止的時間即延遲時間。Ts ，係從目標值進入某誤差範圍為止的時間即安定時間，TL ，係空滯時間。
又，二階延遲系統之階梯響應的數式，係由以下數式(1)來表示。
Figure 02_image001
其中，t：時、ωn ：固有角頻率、ξ：衰減係數、0＜ξ＜1。
如本實施形態般，在階梯狀地施加暫態電壓的情況下，必需使其迅速地上升至設定電壓值(恆定值)而各階梯中不產生過沖。因此，在與各暫態階梯之電壓值對應所獲得的圖6之曲線中，發現到在上升時間Tr 之終點至過衝點Tp 的期間切換成接下來的設定輸出是有效果的。因此，在本實施形態中，係將上述之各暫態階梯之階梯時間的終點設定成與各暫態階梯的階梯電壓對應之二階延遲系統之階梯響應的曲線中之從上升時間Tr 的終點至過衝點Tp 之期間的時間。
此時，暫態階梯之階梯電壓，係隨著暫態階梯進行而減小為較佳。亦即，在使暫態階梯t之設定電壓成為Vt 、使其前段的暫態階梯t-1之設定電壓成為Vt-1 、使其後段的暫態階梯t+1之設定電壓成為Vt+1 的情況下，滿足Vt -Vt-1 ＞Vt+1 -Vt 為較佳。此時之暫態階梯t的階梯電壓為 Vt -Vt-1 ，暫態階梯t+1的階梯電壓為Vt+1 -Vt 。藉由像這樣，可使過沖更難以產生。
例如，根據上述(1)式，分別輸出了0.5V、0.2V、0.15V、0.1V、0.05V之電壓的情況之二階延遲系統的階梯響應，係如圖7所示般。而且，如圖8所示般，已知：在輸出了1V之電壓的情況之二階延遲系統的階梯響應中，係產生較大的過沖，相對於此，輸出將階梯電壓設成為0.5V→0.2V→0.15V→0.1V→0.05V之階梯狀的暫態電壓波形，並將各階梯中之階梯時間的終點設定成從上升時間Tr 之終點至過衝點Tp 之期間的時間且疊加而以總計成為1V的方式進行輸出，藉此，在二階延遲系統之階梯響應中，可去除過沖。另外，在與從上升時間Tr 之終點至過衝點Tp 之期間對應的時間中，雖係在各階梯中，理論上亦可能有產生過沖的情形，但實際上，在各電壓被疊加之際，存在響應之延遲且幾乎不產生過沖。
如此一來，在本實施形態中，係對應於包含設定電壓值的複數個設定條件，儲存複數個暫態階梯數、階梯時間及階梯電壓的資料作為暫態電壓設定參數，在測試器3之DPS33中，電壓設定部41，係因應所賦予的預定之設定條件，從資料庫取得暫態階梯數、階梯時間、階梯電壓而階梯狀地形成輸出電壓。此時，由於當考慮寄生電容或寄生電感時，連接於測試器之DUT被認為是RLC電路，相對於階梯輸入之響應，係例如成為二階延遲系統者，因此，將各暫態階梯中之階梯時間的終點設定成二階延遲系統的階梯響應曲線中之與從上升時間Tr 之終點至過衝點Tp 之期間對應的時間。藉此，不需伴隨DPS33之輸出電路43的變更，即可使從DPS33所輸出而被施加至DUT端44b之電壓的上升波形成為幾乎不產生過沖等者。又，藉此，亦可使階梯時間成為短時間，並使其在短時間內到達設定電壓值。
在從DPS輸出1V之電壓，並於DUT端產生較大之過沖的條件中，實際上如圖9所示般，將從DPS33所輸出之暫態電壓波形設成為使階梯電壓變化為0.5V→0.2V →0.15V→0.1V→0.05V的5階梯，並將各階梯之階梯時間設定成與從上升時間Tr 之終點至過衝點Tp 之期間對應的時間而輸出。其結果確認到，DUT端之響應波形，係如圖10般，輸出響應被疊加而形成斜度，且不產生過沖。
以往，在測試器中，係由於與探針卡連接之彈簧銷之端部(彈簧端)的性能被加以規範，因此，在將負載連接於DUT端的情況下，係必需評估是否可獲得所期待之電源波形，而評估之結果，在產生過沖等的情況下，雖係需要在探針卡上製作補償電路等的對策，但在本實施形態中，係不只不需要DPS電路的變更，而且亦不需要使用像這樣的補償電路，且亦不需要評估是否可獲得所期待之電源波形的時間，且可輕易地抑制過沖。因此，本實施形態之技術，係非常有用。
＜其他應用＞ 以上，雖說明了關於本發明之實施形態，但本發明，係不限定於上述實施形態，可在本發明的思想範圍內進行各種變形。例如，在上述實施形態中，雖係伴隨階梯之進行而使階梯電壓慢慢地減少，但並不限於此，亦可為電壓固定的情形或後續之階梯的電壓之增加量增加的情形、混合有增加及減少的情形等。
又，在上述實施形態中，雖係表示了關於抑制DUT端之電壓的二階延遲系統之過沖的情形，但並不限於此，只要為產生電壓之過沖的高階延遲系統則可應用，而且，亦可應用於DUT端之電壓不單調地增加等、其他上升波形不良的情形。
而且，在上述實施形態中，雖係說明了關於將DPS作為「用於測試器，將電壓施加至元件」之電壓施加裝置的情形，但並不限於此，亦可將本發明應用於對DUT施加電壓之際所使用之測試器構成要素的參數測定單元(PMU)或各種驅動器等、其他電壓施加裝置。
1‧‧‧檢查裝置 2‧‧‧針測機 3‧‧‧測試器 31‧‧‧測試器本體 32‧‧‧測試器控制部 33‧‧‧元件電源(DPS) 40‧‧‧DPS本體 41‧‧‧電壓設定部 45‧‧‧DUT 46‧‧‧負載 W‧‧‧晶圓
[圖1] 表示使用本發明之一實施形態之元件電源之檢查裝置之一例之概略構成的剖面圖。 [圖2] 表示圖1的檢查裝置中之控制部之硬體構成的剖面圖。 [圖3] 表示本發明之一實施形態之元件電源的方塊圖。 [圖4] 表示形成輸出電壓之上升波形之方法的流程圖。 [圖5] 示意地表示藉由形成圖4之輸出電壓之上升波形之方法所形成的輸出電壓之暫態電壓波形之一例的圖。 [圖6] 表示一般之二階延遲系統之階梯響應輸出之曲線的圖。 [圖7] 表示分別輸出了0.5V、0.2V、0.15V、0.1V、0.05V之電壓的情況之二階延遲系統之階梯響應的圖。 [圖8] 表示輸出將階梯電壓設成為0.5V→0.2V→0.15V →0.1V→0.05V之階梯狀的暫態電壓波形，並將各階梯中之階梯時間的終點設定成從上升時間Tr 之終點至過衝點Tp 之期間的時間且疊加而以總計成為1V的方式進行輸出之際之暫態電壓波形之二階延遲系統之階梯響應的圖。 [圖9] 表示在從DPS輸出1V之電壓，並於DUT端產生較大之過沖的條件中，實際上將從DPS所輸出之暫態電壓波形設成為使階梯電壓變化為0.5V→0.2V→0.15V→0.1V→ 0.05V的5階梯，並將各階梯之階梯時間設定成與從上升時間Tr 之終點至過衝點Tp 之期間對應的時間而輸出之暫態電壓波形的圖。 [圖10] 表示在輸出了圖9的暫態電壓波形之際，實際的DUT端之響應波形之照片。

Claims (7)

  1. 一種電壓施加裝置，係在對被形成於基板上之複數個被檢查元件檢查電性特性的測試器中，將電壓施加至前述被檢查元件，該電壓施加裝置，其特徵係，前述電壓施加裝置，係具有：電壓設定部，在賦予了包含設定電壓值的預定之設定條件之際，以形成適合前述預定之設定條件的具有複數個暫態階梯之階梯狀之暫態電壓波形的方式，將暫態階梯數、階梯時間、階梯電壓設定作為暫態電壓設定參數，基於由前述電壓設定部所設定之前述暫態電壓設定參數，輸出具有前述階梯狀之暫態電壓波形的輸出電壓，「將從前述電壓施加裝置所輸出之輸出電壓階梯式輸入至被連接於前述電壓施加裝置的前述被檢查元件之際」的響應，係相對於設定電壓而產生過沖之二階以上的高階延遲系統，前述電壓設定部所設定之前述各暫態階梯之前述階梯時間的終點，係被設定成前述高階延遲系統的階梯響應曲線中之從上升時間的終點至過衝時間之期間的時間。
  2. 如申請專利範圍第1項之電壓施加裝置，其中，更具有：數位類比轉換器；及輸出電路，基於由前述電壓設定部所設定之前述暫態電壓設定參數，經由前述數位類比轉 換器及前述輸出電路，輸出具有前述階梯狀之暫態電壓波形的輸出電壓。
  3. 如申請專利範圍第1或2項之電壓施加裝置，其中，前述暫態電壓波形，係被形成為前述暫態階梯之前述階梯電壓隨著前述暫態階梯進行而減小。
  4. 如申請專利範圍第1或2項之電壓施加裝置，其中，前述電壓設定部，係對應於包含設定電壓值之複數個設定條件，從記憶有複數個前述暫態階梯數、前述階梯時間、前述階梯電壓之資料庫，取得適合前述預定之設定條件的前述暫態階梯數、前述階梯時間、前述階梯電壓作為前述暫態電壓設定參數。
  5. 一種輸出電壓波形之形成方法，係在對被形成於基板上之複數個被檢查元件檢查電性特性的測試器中，從將電壓施加至前述被檢查元件之電壓施加裝置進行輸出，該輸出電壓波形之形成方法，其特徵係，在賦予了包含設定電壓值的條件之際，以形成適合前述條件的具有複數個暫態階梯之階梯狀之暫態電壓波形的方式，將暫態階梯數、階梯時間、階梯電壓設定作為暫態電壓設定參數，基於前述暫態電壓設定參數，形成具有前述階梯狀之暫態電壓波形的輸出電壓， 「將從前述電壓施加裝置所輸出之輸出電壓階梯式輸入至被連接於前述電壓施加裝置的前述被檢查元件之際」的響應，係相對於設定電壓而產生過沖之二階以上的高階延遲系統，前述各暫態階梯之前述階梯時間的終點，係被設定成前述高階延遲系統的階梯響應曲線中之從上升時間的終點至過衝時間之期間的時間。
  6. 如申請專利範圍第5項之輸出電壓波形之形成方法，其中，前述暫態電壓波形，係被形成為前述暫態階梯之前述階梯電壓隨著前述暫態階梯進行而減小。
  7. 如申請專利範圍第5或6項之輸出電壓波形之形成方法，其中，對應於包含設定電壓值之複數個設定條件，從記憶有複數個前述暫態階梯數、前述階梯時間、前述階梯電壓之資料庫，取得適合前述預定之設定條件的前述暫態階梯數、前述階梯時間、前述階梯電壓作為前述暫態電壓設定參數。
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