TW201333509A - 測試裝置、測試方法以及電源環境的模擬方法 - Google Patents

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Abstract

一種測試裝置，包括：主電源10，對待測試元件(DUT 100)的電源端子102供給電源電壓Vdd；控制圖案發生部22，生成包含脈衝列的控制圖案CNT；以及，補償電路20，對應於控制圖案CNT而間歇地經由與主電源10不同的其他路徑對DUT 100的電源端子102輸入補償電流ICmp。開關20b設置在電壓源20a的輸出端子與DUT 100的電源端子102之間，對應控制圖案CNT而切換成接通或斷開。

Description

測試裝置、測試方法以及電源環境的模擬方法
本發明為關於電源的安定化技術。
在進行使用互補金屬氧化半導體(CMOS,Complementary Metal Oxide Semiconductor)技術的中央處理器(Central Processor Unit,CPU)、數位訊號處理器(Digital Signal Processor,DSP)、記憶體等的半導體積體電路(以下稱為DUT)的測試時，DUT內的正反器(flip-flop)或鎖存器(latch)在供給時脈(clock)的動作中有電流通過，在時脈停止時電路成為靜的狀態而電流減少。亦即，在DUT流動的消耗電流(負載電流)的合計，其對應在動作狀態中的閘極(電晶體)的比例(動作率)、即對應測試的內容等而時時刻刻發生變動。
對DUT供給電源電壓的電源電路為使用調節器之構成，較理想的情況為不管負載電流的變化，皆可能供給一定的電源電壓。但是實際的電源電路皆有不能忽視的輸出阻抗，又在電源電路與DUT之間亦存在不能忽視的阻抗成分，故電源電壓會隨負載 變動而變動。
電源電壓的變動，對DUT的測試容限(test margin)有深刻之影響。又電源電壓的變動，對測試裝置內的其他電路區塊(例如生成圖案供給到DUT的圖案發生器、或控制圖案遷移時序(timing)的時序發生器等)的動作發生影響，而致測試精度惡化。
為解決上述之問題，已有對應供給到DUT的測試圖案，而補正電源電壓以穩定化在DUT端的電源電壓之技術的提案(專利文獻1)。
〔專利文獻1〕日本專利特開2007-205813號公報
在專利文獻1揭露的技術中，因為是在讀出施加至DUT的測試圖案後再進行電源電壓的補償，故不能追隨陡峭的(steeply)的電源電壓變動，所以對應測試圖案的電源電壓的補償有發生延遲之可能。又，因補償電路成為電源電路之一部分之構造，故只能在電源電路與DUT之間的阻抗所限制的頻率帶域內進行補償。又，有必要使用多位元的類比數位轉換器(D/A converter)，以對應要補償之電源變動的可變量與解析能力。
本發明因鑑於上述問題而形成，其目的之一為提供一種可補償電源電壓變動的測試裝置。
本發明的某一形態為一種電路系統，該電路系統包括：半導體元件；主電源，對半導體元件的電源端子供給電源電壓； 控制圖案發生部，生成控制圖案，該控制圖案包含對應於半導體元件執行的處理的脈衝列；以及補償電路，在半導體元件執行上述處理之期間，對應控制圖案而間歇地經由與主電源不同的路徑，對半導體元件的電源端子輸入補償電流。
本發明的另一形態為一種電路系統，包括：半導體元件；主電流，對半導體元件的電源端子供給電源電壓；控制圖案發生部，生成控制圖案，該控制圖案包含對應於半導體元件執行之處理的脈衝列；以及補償電路，在半導體元件執行上述處理之期間，對應控制圖案而間歇地以主電源的電源電流之一部分為補償電流，引導至該半導體元件以外的其他路徑。
控制圖案發生部亦可內置於半導體元件內，對應半導體元件的動作狀態變化脈衝列的工作比(duty ratio)。
本發明的別的形態為一種有關測試被測試元件用的測試裝置，該測試裝置包括：主電源，對被測試元件的電源端子供給電源電壓；控制圖案發生部，生成控制圖案該控制圖案包含對應於半導體元件執行之處理的脈衝列；以及補償電路，在半導體元件執行上述處理之期間，對應控制圖案而間歇地經由與主電源不同的其他路徑，而對半導體元件的電源端子供給補償電流(修正電荷)。
依上述形態，可藉由控制脈衝列的工作比，而控制電源電壓的變動，或可計劃性地變動電源電壓。所謂「工作比」為脈衝的高準位與低準位的時間比率之意，不只是指一個週期內的時 間比率，亦包含多個週期的平均時間比率。
控制圖案發生部亦可在流入被測試元件的電源端子之電流發生變化的時序之前的規定時間，先將使補償電流變化的控制圖案輸出到前述補償電路。
從施加控制圖案使補償電流開始流動起到對電流電壓顯現影響為止，有時會發生延遲。此時，可考慮此延遲而施加控制圖案，更能夠抑制電源電壓的變動。
該規定時間亦可用下述方法決定。
1.在對被測試元件執行電源電壓不發生變化之動作的狀態下，於第一時序對補償電路輸出使補償電流變化的控制圖案。
2.接著，檢測出施加控制圖案之結果，使被測試元件的電氣特性發生變化的第二時序。
3.對應第一時序與第二時序的時間差，設定該規定時間。
上述在被測試元件發生的電氣特性變化，可為從被測試元件輸出資料的時序(輸出時序)。或為，內置於被測試元件的環形振盪器(ring oscillator)的頻率數。
補償電路與被測試元件之間的配線長度，亦可較主電源與被測試元件之間的配線長度短。
此時，因補償電路不受主電源與被測試元件之間的阻抗之影響，故能補償高頻率的電源變動。
補償電路亦可包括：電壓源，產生比主電源發生的電源電壓更高的電壓；以及開關，設在該電壓源的輸出端子與被測試 元牛的電源端子之間，對應控制圖案而切換成接通(ON)、斷開(OFF)。
補償電路亦可包括：電流源，產生規定的定電流；以及開關，設於該電流源與被測試元件的電源端子之間，對應控制圖案而切換成接通、斷開。
本發明的別的形態亦可為對被測試元件進行測試的測試裝置。此測試裝置包括：主電源，對被測試元件的電源端子供給電源電壓；控制圖案發生部，產生包含脈衝列的控制圖案；以及補償電路，對應控制圖案而間歇地將從主電源的電源電流引入到與被測試元件不同的其他路徑。
依本實施形態，可藉由控制脈衝列的工作比而抑制電源電的變動，或計劃性的變動電源電壓。
補償電路亦可包括：電壓源，產生比主電源發生的電源電壓更高的電壓；以及開關，設在該電壓源的輸出端子與被測試元件的電源端子之間，對應控制圖案而切換成接通、斷開。
補償電路亦可包括：電流源，產生規定的定電流；以及開關，設於該電流源與被測試元件的電源端子之間，對應控制圖案而切換成接通、斷開。
本發明的別的形態亦為關於測試裝置。該測試裝置包括：主電源，對被測試元件的電源端子供給電源電壓；控制圖案發生部，產生包含脈衝列的控制圖案；以及補償電路，對應控制圖案而間歇地以從主電源的電源電流之一部分作為補償電流，引 入到與被測試元件不同的其他路徑。
依此形態，可藉由控制脈衝列的工作比來抑制電源電壓的變動，或有計劃地變動電源電壓。
補償電路可包含開關，設在主電源的兩電極端子之間，以對應控制圖案進行切換成接通、斷開。
上述的數個形態的測試裝置，其控制圖案亦可以如下述方法產生：控制圖案發生部，可對應被測試元件的動作狀態變化脈衝列的工作比。
控制圖案亦可以用如下所述方法產生：
1.利用計算機算出，對被測試元件施加規定的測試圖案之狀態時流動之電流。
2.自每一個週期的電流減算電源電流的連續成份，對應該結果而算出每一週期的補償電流的量。
3.藉由圖案調變，使計算的各週期的補償電流的量可以算出，來規定控制圖案。
如此，將規定的控制圖案儲存於記憶體。在對被測試元件供給所定的測試圖案時，讀出與其對應的規定之控制圖案就能補償電源電壓的變動。
控制圖案發生部亦可變化脈衝列的工作比，使流入被測試元件的電源端子之電流、與補償電路注入的補償電流之差形成為時間性連續。
控制圖案發生部亦可變化脈衝列的工作比，使流入被測 試元件的電源端子之電流、與補償電路注入的補償電流之差形成為時間性的一定量。
控制圖案發生部亦可變化脈衝列的工作比，使流入被測試元件的電源端子之電流、與補償電路引入的補償電流之和形成為時間性的連續。
要使流入到被測試元件的電源端子的電流在某一時序增加時，控制圖案發生部可變化脈衝列的工作比，使補償電路引入之補償電流在某一時序之前，先時間性地緩慢增加。
在補償電路引入之補償電路為浪費之電流時，進行上述之控制，可減小浪費之電流。
要使流入到被測試元件的電源端子之電流在某一時序減少時，控制圖案發生部可變化脈衝列的工作比，使補償電路引入之補償電流在某一時序以後時間性地緩慢減少。
要使流入到被測試元件的電源端子之電流在某一期間增加時，控制圖案發生部可變化脈衝列的工作比，使補償電路引入之補償電流在某一期間之前，先從第一值至第二值為時間性地緩慢增加。在該某一期間採用比第二值小的第三值。在該期間經過之後再由第二值時間性地緩慢減小至第四值。
將補償電流引導入被測試元件以外的其他路徑時，補償電流成為浪費的電流時，進行上述之處理，可抑制浪費的電流。
控制圖案發生部，可對於供給到被測試元件的電源端子的電源電壓重疊雜訊。
此時，能夠檢測被測試元件對雜訊的耐性。
控制圖案發生部亦可變化脈衝列的工作比，使電源端子至電源側所見的阻抗發生變化。
因在測試裝置搭載的電源，與實際使用時對測試元件供給電壓的電源，有時輸出阻抗等性能不同。通常，實際使用時的電源性能比測試裝置的電源性能差。因此，可藉由變化脈衝列的工作比來模擬實際使用時的電源之性能。
某一形態的測試裝置可加設圖案發生器，產生應輸出至被測試元件的測試圖案。控制圖案可在各測試圖案中預先規定。
某一形態的測試裝置可加設圖案發生器，產生應輸出至被測試元件的測試圖案。控制圖案發生部可與測試圖案同步產生控制圖案。
控制圖案發生部可使用△Σ調度、脈衝幅度調變及脈衝密度調變之任一項，來產生脈衝列。
某一形態中，控制圖案發生部包括：元件電流模擬部，產生預測元件電流波形資料，在被測試元件實行上述處理時，流經被測試元件的電流及預測的元件電流之波形是用單位脈衝電流重疊的形式來定義；脈衝應答波形資料提供部產生脈衝應答波形資料，該脈衝應答波形資料記述在從主電源引出單位脈衝電流時，對此應答而在主電源吐出及/或吸入的輸出電流的波形；以及控制圖案計算部，將預測元件電流波形資料所記述的波形與單位脈衝電流的波形重疊，並將預測元件電流波形資料所記述的波形 與脈衝應答波形資料重疊，且依據二個重疊所得的二個波形的差分波形，而產生控制圖案。
依此形態，將流經被測試元件的元件電流視為脈衝電流的重疊而模型化，以元件電流的預測波形與電源輸出電流的預測波形之差分相當之電流作為補償電流而供給，來抑制電源電壓的變動。
元件電流模擬部亦可依據供給被測試元件的測試圖案及被測試元件的電路構造資訊，產生預測元件電流波形資料。
被測試元件的動作，亦即訊號處理依據測試圖案而決定。因此，若測試圖案為已知，就能夠預測被測試元件內部的電晶體(閘極)的動作率(開關事件switching event)。亦即，能夠依據元件構造及測試圖案預測元件電流。
脈衝應答波形資料亦可利用以下之處理取得。
1.在主電源不連接被測試元件之狀態，從主電源的輸出節點引出脈衝電流，或對主電流的輸出節點供給脈衝電流。
2.檢測脈衝電流對主電源作用之結果而生成的電源電壓的時間變動波形。
3.從檢測的電源電壓的時間變動波形，推導出主電源輸出及/或吸入的輸出電流之波形。
本發明別的形態為關於對半導體元件的電源端子供給的電源電壓的電源之評估裝置。該評估裝置包括：電流源，在電源不連接半導體元件之狀態時，從電源的輸出節點引出脈衝電流、 或對電源的輸出節點供給脈衝電流；檢測器，檢測脈衝電流作用結果產生的電源電壓的時間變動波形；以及分析儀，從電源電壓的時間變動波形，推導出電源的輸出及/或吸入之輸出電流的波形。
依此形態所得的輸出電流之波形，可視作為脈衝應答。若為理想電源，就可在使脈衝電流作用時，可於瞬時間將其打消而產生脈衝狀的輸出電流。亦即，可能使輸出電流與脈衝電流成為一致。隨著電源應答性之劣化，輸出電流與脈衝電流逐漸分離(乖離)。即，依本裝置所檢測的輸出電流的波形，可被使用作為表示電源之應答性的指標。
或在別的形態中，在對電源作用任意的電流時，使用此評估裝置檢測所得的脈衝應答與該電流波形重疊，可預測電源的輸出電流，亦可預測其輸出電壓。
本發明再一別的形態，為關於附有模擬功能的電源裝置。該電源裝置包括：主電源，對半導體元件的電源端子供給電源電壓；控制圖案發生部，產生包含脈衝列的控制圖案；以及補償電路，在被測試元件進行規定的處理期間，對應控制圖案而間歇地對被測試元件的電源端子注入補償電流，及/或以主電源的電源流之一部分為補償電流而引導至該被測試元件以外的其他路徑。上述控制圖案發生部包括：元件電流模擬部，產生預測之元件電流波形資料，在被測試元件進行規定的處理時，流經被測試元件的電流及預測的元件電流之波形是使用單位脈衝電流的重疊之形式來定義；第一脈衝應答波形資料提供部，提供第一脈衝應 答波形資料，該第一脈衝應答波形資料記述在從主電源引出單位脈衝電流時，對此應答而在主電源吐出及/或吸入之輸出電流的波形；第二脈衝應答波形資料提供部，提供第二脈衝應答波形資料，該第二脈衝應答波形資料記述在從模擬對象電源引出單位脈衝電流時，對此應答而在模擬對象電源吐出及/或吸入之輸出電流的波形；以及控制圖案計算部，將預測元件電流波形資料所記述的波形與第一脈衝應答波形資料所記述之波形重疊，並將預測元件電流波形資料所記述的波形與第二脈衝應答波形資料所記述之波形重疊，依據二個重疊所得的二個波形的差分波形，而產生控制圖案。
由預測元件電流波形資料所記述之波形與第一脈衝應答波形資料所記述之波形重疊所得波形，成為主電源之輸出電流的預測波形。又，預測元件電流波形資料所記述之波形與第二脈衝應答波形資料所記述之波形重疊得的波形，成為模擬對象電源連接時的輸出電流之預測波形。因此，將二個預測波形的差分經補償電路供給，可重現模擬對象的電源環境。
又，以上之構成要素的任意組合，或本發明之構成要素的實現、方法、裝置等之間互相換置者亦屬本發明有效形態。
依本發明之形態，能夠有效抑制電源電壓之變動。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧DUT
102、402‧‧‧電源端子
104、404‧‧‧接地端子
106、406‧‧‧I/O端子
200‧‧‧測試裝置
300‧‧‧電路系統
400‧‧‧第一元件
408‧‧‧控制端子
410‧‧‧第二元件
10‧‧‧主電源
12‧‧‧圖案發生器
14‧‧‧時序發生器(波形整形器)
16‧‧‧驅動器
20‧‧‧補償電路
20a‧‧‧電壓源
20b、20c‧‧‧開關
22‧‧‧控制圖案發生部
500‧‧‧電源評估裝置
502‧‧‧電流源
504‧‧‧檢測器
506‧‧‧分析儀
602‧‧‧元件電流模擬部
604‧‧‧脈衝應答波形資料提供部
606‧‧‧控制圖案計算部
608、708‧‧‧第一計算部
610、710‧‧‧第二計算部
613、712‧‧‧第三計算部
614、714‧‧‧編碼器
700‧‧‧電源裝置
702‧‧‧元件電流模擬部
704a‧‧‧第一脈衝應答波形資料提供部
704b‧‧‧第二脈衝應答波形資料提供部
706‧‧‧控制圖案計算部
圖1繪示第一實施例之測試裝置的構成的電路圖。
圖2繪示控制圖案產生方法的流程圖。
圖3繪示圖1之測試裝置的動作狀態之時序圖。
圖4繪示第二實施例之測試裝置的補償電路之構成的電路圖。
圖5(a)、圖5(b)繪示圖4之補償電路的補償電流與消耗電流之關係的時序圖。
圖6繪示第三實施例電路系統之構成的電路圖。
圖7繪示半導體元件與電源的模式化方塊圖。
圖8繪示第四實施例的電源評估裝置之構成的方塊圖。
圖9繪示電源評估裝置之動作的流程示意圖。
圖10繪示第五實施例的測試裝置之構成的方塊圖。
圖11繪示第六實施例的附有模擬功能的電源裝置之構成的方塊圖。
以下，參照附圖說明本發明較佳實施例。在各圖面所示的同一或同等的構成元件、部件及處理是附加同一符號，且省略適當重複的說明。又，實施例的形態僅為例示，並不限定本發明。又，實施例所記述的全部之特徵或其組合，亦未必是本發明本質 上所必需的。
在本說明書中，「部件A連接在部件B之狀態」包含：部件A與部件B物理性直接連接，或部件A與部件B隔著不影響電連接狀態的其他構件而間接連接之情況。同樣地，「部件C設在部件A與部件B之間之狀態」表示除部件A部件C、或部件B與部件C直接連接之情況外，亦包含隔著不影響電連接狀態的其他構件而間接連接之情況。
(第一實施例)
圖1繪示第一實施例之測試裝置200的構成之電路圖。圖1中除測試裝置200之外，尚有測試對象的半導體元件(以下稱為DUT)100。
DUT 100具有多個接腳(pin)，其中之一個是接受電源電壓Vdd的電源端子102，其他的一個為接地端子104。圖1中表示電源端子102及接地端子104各設一個之情況，但本發明不受此限制。近年之大規模的積體電路中，有設置多個電源端子與接地端子之情況，對此種積體電路本發明亦有效。多個輸入/輸出(I/O)端子106為接收來自外部的資料，或為向外部輸出資料而設，在進行測試時，接收測試裝置200輸出的測試圖案，或者對測試裝置200輸出回應測試圖案的資料。
測試裝置200包括：主電源10、圖案發生器12、時序發生器TG及波形整形器FC(以下對此二者附註符號14)、驅動器16、補償電路20以及控制圖案發生部22。
主電源10、圖案發生器12、時序發生器14及驅動器16的構造及功能，與一般之測試裝置所用者没有改變，故說明簡化。以下，對DUT 100為記憶體之情況進行說明。
主電源10產生應供給到DUT 100之電源端子102的電源電壓Vdd。例如，主電源10為線性調節器(linear regulator)或交換調節器(switching regulator)等構成，且進行回饋控制使供給到電源端子102的電源電壓Vdd與目標值一致。電容器Cs乃為使電源電壓Vdd平滑化而設。主電源10除對DUT 100供給電源電壓之外，亦產生供給測試裝置200內部的其他區塊之電源電壓。
測試裝置200具有多數之n個通道CH1~CHn，其中，數個分配給DUT 100的多個I/O端子106。各通道分別設有時序發生器14及驅動器16。
圖案發生器12產生時序集(timing set)訊號(以下稱「TS訊號」)、且供給到時序發生器14。時序發生器14依據TS訊號指定的時序資料而產生週期時脈(clock)及延遲時脈(未圖示)，將週期時脈供給到圖案發生器12，並將延遲時脈供給到波形整形器14。然後，圖案發生器12產生表示DUT 100的記憶區域之位址、及應寫入之測試圖案，且供給到波形整形器14。
波形整形器14依據時序發生器14所供給的延遲時脈，而調整由圖案發生器12產生的測試圖案之時序，並進行波形整形。驅動器16接收由波形整形器14輸出的位址及測試圖案，供給到DUT 100的I/O端子106。
從DUT 100讀出的資料，在未圖示的比較判定部與期望值比較，以判定DUT 100的良否或指定其不良之處所。
以上為測試裝置200及其概要。DUT 100為利用互補金屬氧化半導體CMOS(Complementary Metal Oxide Semiconductor)技術之構成，對應其動作狀態消耗電流會變動。流經DUT 100的電流急速變動時，主電流10不能追蹤回饋，會發生電源電壓Vdd變動的問題。以下說明的補償電路20及控制圖案發生部22是為抑制電源電壓Vdd之變動而設置。
控制圖案發生部22產生包含脈衝列的控制圖案CNT。在產生控制圖案CNT時利用圖案發生器12及時序發生器14的一部分。在圖1的測試裝置200中的控制圖案發生部22之構成包含：圖案發生器12及第n個通道CHn的時序發生器14n。
補償電路20對應控制圖案CNT的脈衝列，間歇地由與主電源10不同的別的路徑而對DUT 100的電源端子注入補償電流Icmp。在圖1中，補償電路20包括：電壓源20a及開關20b。電壓源20a產生比主電源10產生之電源電壓Vdd更高的電壓Vcmp。開關20b設在電壓源20a的輸出端子與DUT 100的電源端子102之間，為利用雙極電晶體(bipolar transistor)的所謂之金屬氧化半導體場效應電晶體MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的構成。開關20b可對應控制圖案CNT的脈衝列而切換成接通或斷開。開關20b配設在DUT 100的近傍。換言之，開關20b與DUT 100的電源端子102之間的配線長度， 短於主電源10與DUT 100的電源端子之間的配線長度。為調節補償電流Icmp的量的元件，其可與開關20b串聯或位在開關20b內部，可設置例如電阻或電流源等元件。
亦可使用產生規定之電流的電流源，取代電壓源20a。
控制圖案發生部22可對應DUT 100動作狀態，而變化控制圖案CNT的脈衝列的工作比(duty ratio)。因DUT 100的動作狀態可對應供給到I/O端子106的測試圖案而被控制，故控制圖案發生部22產生與測試圖案對應的脈衝列之控制圖案CNT，亦可將控制圖案CNT供給到開關20b。
控制圖案發生部22使流入DUT 100的電源端子102的動作電流(亦稱消耗電流)Idis、與於補償電路20注入電荷對應的補償電流Icmp之差(Idis-Icmp)成為連續性。換言之，變化脈衝列的工作比，以使從主電源10輸出的電源電流Idd形成為時間性連續。更佳的方式為，變化脈衝列的工作比，以使電流之差(Idis-Icmp)形成為時間性的一定值。
控制圖案發生部22使用以△Σ調變、脈衝列幅度調變、脈衝列密度調變為主的脈衝調變的任一個，而生成控制圖案CNT的脈衝列。測試裝置200中搭載的時序發生器14，在每一個測試週期(test cycle)、亦即各個脈衝，能夠調節其正邊緣(positive edge)的時序或脈衝之幅度，故上述的調變方式與測試裝置200的親和性非常高。特別是，具有不附加追加的電路、亦能簡易的產生脈衝列之優點。又，在控制圖案發生部22不利用圖案發生器12與 時序發生器14構成之情況，亦可使用脈衝頻率調變(PFM)等之別的調變方式，來調節脈衝列的工作比。
圖2繪示控制圖案CNT的產生方法的流程圖。首先，利用電路模擬器模擬(modeling)DUT，且計算在供給規定的測試圖案時，每個測試週期的動作電流Idis及動作率(S100)。動作率及動作電流Idis亦可由動作之電晶體個數與各電晶體的電流量來計算。
所供給的流經DUT 100的動作電流Idis，為電源電流的時間性連續成分Idd、與在各測試週期時間性發生變動之成分的合計。在該處計算出連續成分Idd，再算出各測試週期之差△Ii(S102)。
△Ii=Idisi-Idd
所附加的字i，表示測試週期之編號。
依據算出的差分電流△Ii，而計算各個週期必要的電流補償量(或電壓補償量)(S104)。
將上述所得的補償量，藉由△Σ調變或脈衝幅度調變、脈衝密度調變等，變換成1、0的圖案列(脈衝列)(S106)。如此所得之圖案列作為對規定的測試圖案之控制圖案CNT，與測試圖案一起保存(S108)。
以上為測試裝置200之構成。繼續說明測試裝置200的動作。圖3繪示圖1之測試裝置200的動作狀態的時序圖(time chart)。在供給某一DUT 100測試圖案時，DUT 100會進行對應該測試圖案的處理，因而對應處理內容使動作率變化，且消耗電流 Idis亦變化。
消耗電流Idis的變動時序及變動量，可由上述的電路模擬等而預期。經調變以消除消耗電流Idis之變動量的控制圖案CNT，與測試圖案一起自圖案發生器12輸出。藉由該控制圖案CNT可控制開關20b的ON、OFF，而可間歇性注入補償電流Icmp。圖3中表示間歇性的補償電流的包絡線(或者平均值)。利用此補償電流Icmp使消耗電流Idis的變動被消除，從主電源10流入電源端子102的電源電流Idd保持一定，其結果可抑制電源電壓Vdd的變動。
又，脈衝列的工作比，並不必要使差分電流Idd=(Idis-Icmp)嚴密地形成一定。因為，主電源10由於自身的回饋作用，某一程度的消耗電流之變動能夠追踪。亦即，補償電流Icmp只要能夠消除消耗電流Idis的變動之中的、不能由主電源10追隨的高頻率成分即足。
如上述，若依照本實施例的測試裝置200，能夠消除DUT 100之消耗電流Idis的變動，可抑制電源電壓Vdd的變動。藉由抑制電源電壓Vdd的變動，可提高測試精度。
此項技術，與專利文獻1代表的先前技術相比，有以下之優點。
優點1.
先前的技術為先讀取測試圖案，對測試圖案進行訊號處理後、再進行電源電壓的變動的補償。因此，對於陡峭的電源變 動，其追隨性有界限。對於此點，本實施例中，在測試圖案之外，另預先準備補償用的控制圖案，故能夠追隨陡峭的變動。
優點2.
在DUT 100的電源端子102連接有電容器Cs。因此，如先前技術的對應測試圖案變化電源電壓之目標值的方法，消耗電流的變動補償會延遲，且僅有電容器Cs的時間常數部分。
在本實施例中亦有，在對開關20b供給控制圖案CNT之時序，至該時序對應的補償電流Icmp消除消耗電流Idis的變動之時序的期間發生延遲的現象。但是，在本實施例之技術中，在供給DUT測試圖案之外，另產生補償用的控制圖案，故能考慮該延遲，可使補償用的控制圖案相對於測試圖案先行執行。其結果，能夠比先前技術提高對負載變動的追隨性，可抑制電源電壓Vdd的變動。
補償用控制圖案的相對於測試圖案之先執行的時間的先行量，可用以下之流程決定。
步驟1.
對DUT 100供給電壓電源没有變動的測試圖案，在此狀態，於某一時序切換補償用控制圖案，計劃性的變化電源電壓。補償用控制圖案是依據使電源電壓變動的測試圖案，且可使用依照圖2之流程而產生的圖案。
步驟2.
在步驟1的狀態，如電源電壓發生變動，則對其反應DUT 的電路狀態發生變化。將反應電源電壓的變化而使電路狀態變化的時序、與切換控制圖案的時序之時間差，設定為先行量。電路狀態的變化，可以下述之方法進行檢測。
檢測來自DUT的輸出資料之相位(輸出時序)的變化量。來自DUT的輸出資料之相位是隨著電源電壓的變動而變化。在此，若測定電源電壓變化前後的各輸出時序的時間差，就可利用該時間差作為先行量。
輸出時序可依下述方法檢測，即，將鎖住輸出資料之各位元的選通訊號之時序在所定時間間隔進行掃描(sweep)，並判定選通訊號的各時序鎖住的資料列是否與期望值一致。此方法可利用測試裝置搭載的一般的功能來實現。
只作一次的檢測，不能測出特定一個時序的邏輯狀態，但可將包含電源變動的測試圖案施加數次，並掃描選通訊號的時序，就可由邏輯狀態之檢測結果的變化而檢測出輸出時序之相位。
在測試裝置安裝多選通(multi-strobe)功能時，亦可利該多選通功能。所謂之多選通功能，為在每一個資料週期發生多相的選通訊號列，在各選通訊號的時序將資料鎖住並判定邏輯狀態之功能。使用多選通功能時，有不必要重複供給相同控制圖案的優點。
DUT為了檢測溫度或檢測電源電壓，有時會內置環形振盪器(ring oscillator)等振盪器。此時，亦可檢測振盪器的頻率變化之時序，以取代檢測輸出時序的變化。
可依上述之任一方法，推求切換控制圖案的時序、與至電路的狀態發生變化為止之時序的差(延遲)。藉由將控制圖案比測試圖案之前先進行僅此延遲量，就可實現更正確之補償。
優點3.
在先前的技術，要變化從電源輸出的電源電壓Vdd，仍然受到電源與DUT間的配線之阻抗的影響，僅能在被限制的頻率帶域內進行補償。對於此點，本實施例因可將補償電路20的開關20b配設在DUT 100近傍，使配線的阻抗的影響非常的小，可提高應答性。
優點4.
先前的技術，有必要使用D/A轉換器來對應需補償的電源電壓的變動量、解析能力，所以不利於電路面積或電路設計。對此，本實施例中，因對應於一位元的脈衝列而間歇性注入補償電流，以補償電源電壓的變化。此構成從別觀點視之，對於高速切換的電流，在DUT 100的電源端子102連接的電容器Cs能夠作為低通濾波器(low pass filter)而發揮功能。藉由使低通濾波器的截止(cut off)頻率與切換的頻率之最佳化，即使利用一位元之補償用控制圖案亦可得到充分高的補償量及解析能力。又，因一位元的脈衝列之發生，可利用本測試裝置本來具備之功能就足夠，有設計容易及需新追加之電路少之優點。
(第二實施例)
圖4繪示第二實施例的測試裝置200a的補償電路之構成 的電路圖。補償電路以外的構成與前述相同，省略說明。圖4的補償電路20c，為了對應於脈衝列而間歇地將來自主電源10的電源電流Idd之一部分作為補償電流Icmp，且引入與DUT 100不同的別的路徑。
圖4的補償電路設在主電源10的兩極端子之間，補償電路包含對應於控制圖案CNT而進行ON、OFF切換的開關20c。
控制圖案發生部(不圖示)對應於DUT 100的動作狀態，而變化控制圖案CNT的脈衝列之工作比。因DUT 100的動作狀態對應於供給I/O端子106的測試圖案而受控制，所以控制圖案發生部22發生與測試圖案對應的脈衝列之控制圖案CNT，並供給到開關20c。
第二實施例中，控制圖案發生部(不圖示)以如下之方法產生控制圖案CNT。
控制圖案發生部使流入DUT 100的電源端子102的消耗電流Idis、與補償電路的開關20c引入的補償電流Icmp之和，形成時間性連續。換言之，變化控制圖案CNT之脈衝列的工作比，使從主電源10流出的電源電流Idd形成連續。
以上所述為第二實施例補償電路20c之構成，繼續說明其動作。圖5(a)、圖5(b)表示圖4之補償電路20c的補償電流Icmp與消耗電流Idis之關係的時序圖。
在圖5(a)中表示，設定控制圖案CNT的工作比使Idis+Icmp成為一定值之情況。如此之控制圖案CNT亦可依照圖2 之流程圖產生。圖5(a)的補償電流Icmp的波形顯示為間歇的波形的包絡線(平均值)。
依照圖5(a)的控制，即使DUT 100的動作率變化使消耗電流Idis發生變化，由於消耗電流Idis的減少部分流向開關20c側，所以從主電源10流出的電源電流Idd保持一定值。因此，主電源10不受其內部的阻抗、及與DUT 100之間的配線的阻抗的影響，能夠產生一定的電源電壓Vdd。
在第二實施例，流到開關20c的補償電流Icmp為對DUT 100的動作沒有貢獻的無效電流。圖5(a)的時序圖中，在DUT 100的消耗電流Idis小的期間，由於有大量的補償電流Icmp流出，所以有測試系統全體的消耗電力增大之問題。此問題較顯著時，圖5(b)所示的控制顯得有效。
在圖5(b)中，流入DUT 100的電源端子102之消耗電流Idis在時間t1~t2之某期間T增加時，補償電流Icmp以如下之方式控制。
控制圖案發生部在消耗電流Idis要增加的時序t1之前，先行變化控制圖案的工作比，以使補償電流Icmp時間性地緩慢增加。又，在消耗電流Idis要減少的時序t2以後，變化控制圖案的工作比，以使補償電流Icmp時間性地緩慢減少。
具體地說，補償電流Icmp在期間T之前，從第一值I1至第二值I2時間性地緩慢增加。在期間T之間，補償電流Icmp採用比第二值I2小的第三值I3。在某期間T經過之後，補償電流 Icmp從第二值I2至第四值I4為止時間性地緩慢滅少。
進行圖5(b)的控制，比圖5(a)更能減低補償電流Icmp。可減低的電流如虛線所示。圖5(b)之情況，在Idis與Icmp之和即電源電流Idd非為一定值而呈山形變化之處，考慮主電源10的頻率帶域使變化之速度緩和，以能夠藉由主電源10自身的回饋控制，而抑制電源電壓Vdd的變動。
以上所述為第二實施例的補償電路20c。接著說明第一、第二實施例的變形例。
(第一變形例)
第一、第二實施中說明，利用變化控制圖案的脈衝列之工作比，來抑制電源電壓之變動的技術。與此相反地，亦可變化脈衝列的工作比，來對於供給到DUT 100的電源端子102之電源電壓Vdd重疊雜訊(noise)。若將脈衝列的頻率設定成較主電源10的回饋帶域更高，與其相伴之電源電壓Vdd變動成為雜訊成分、且可施加到DUT 100。此時，可與測試圖案同步對電源電壓施加雜訊，能夠檢測對雜訊的耐性。
(第二變形例)
通常，在測試裝置200側搭載的電源之性能，比DUT搭載的裝置(set)之電源有更高之性能。因此，在連接測試裝置之狀態與搭載在裝置之狀態，不限制元件發揮同樣的性能。在該測試時，有時需要模擬搭載於裝置的電源之性能。此情況，在第一、第二實施例中，控制圖案發生部22可藉由變化控制圖案的脈衝列 之工作比，來變化自電源端子102至主電源10側所見的阻抗。此時，能評估DUT實際使用時的特性。
(第三實施例)
第一、第二實施例是關於測試裝置，第三實施例為關於電路系統。
圖6繪示第三實施例的電路系統300之構成的電路圖。電路系統300包括：第一元件400、第二元件410、主電源10以及補償電路20。主電源10及補償電路20與第一實施例相同。
第一元件400由其I/O端子406接收來自第二元牛410的資料PD，再由內部的處理電路24執行一些訊號處理，在第一元件400電源端子402處，由主電源10供給電源電壓Vdd，且接地端子404接地。在電源端子402連接與圖1同樣的補償電路20。
第一元件400在內部內置控制圖案發生部22，且從控制端子408輸出控制圖案CNT。控制圖案CNT對應於第二元件410輸出的資料而設定。開關20b對應於控制圖案CNT的脈衝列，間歇的從與主電源10不同的路徑而對第一元件400的電源端子402注入補償電流Icmp。在控制圖案發生部22亦可收納：包含在資料的每個圖案，或與圖案對應的各訊號處理內容，對應的經調變後的脈衝列之控制圖案CNT。
依第三實施例，對一般的電路系統，亦可享受在第一實施例所說明的優點。繼續說明第三實施例的變形例。
亦可在第一元件400內置補償電路20的一部分，例如開 關20b。此情況因不需要控制端子408，可減少電路面積。
控制圖案發生部22亦可不設在第一元件400，而內置於第二元件410。此情況，第二元件410可將控制圖案相對於測試圖案而先行實行，故能進一步抑制電源電壓的變動。
圖6的電路系統300及其變形例中，補償電路20亦可使用與圖4所示之相同的構成。此情況對一般的電路系統亦可享受第二實施例所說明之優點。
(第四實施例)
第四實施例為關於評估電源性能的電源評估裝置及評估方法。
圖7繪示半導體元件100a與電源10a的模式化方塊圖。半導體元件100a使用CMOS程序(process)構成，如圖所示包含多個以反相器(inverter)為首的閘單元。將反相器的P通道MOSFET與N通道MOSFET同時ON時，則貫通電流It(through current)流通。對應於半導體元件100a的動作狀態，貫通電流通過(pass)的個數(密度)發生變化。半導體元件100a的消耗電流(以下亦稱元件電流)Idis，包含貫通電流與未圖示的穩定性電流成分以及漏失(leak)電流。
電源10a的輸出節點11連接半導體元件100a的電源端子102。在輸出節點11連接電容器Cs用以平滑化電源電壓Vdd。電容器Cs可設於電源10a的內部及/或外部。
元件電流Idis為從電容器Cs流出的電流Ic、與電源10a 吐出之輸出電流Idd之和。電源10a為線性調節器或交換調節器，具有回饋功能使電源電壓Vdd保持一定。亦即，追隨元件電流Idis的變化而調節該輸出電流Idd，以使電源電壓Vdd保持一定。
電源10a的回饋之帶域是有限制的，因此在元件電流Idis急速變化時，電源10a不能產生追隨該元件電流Idis的輸出電流Idd。該輸出電流Idd與元件電流Idis的差分從電容器Cs流出，其結果形成電源電壓Vdd的變動。
在半導體元件100a流動的貫通電流It，為只在極短時間流動之脈衝電流(impulse current)。因此，在多個電路同時流通貫通電流It，則元件電流Idis以超過電源10a的回饋速度急速變化，使電源電壓Vdd發生變動。
以下，說明根據上述考察而一起評估電源10a的技術。
圖8繪示第四實施例的電源評估裝置之構成的方塊圖。電源評估裝置500包括：電流源502、檢測器504及分析儀(analyzer)506。圖8繪示將電源評估裝置500組合入圖1所示的測試裝置200時的構成。
電源評估裝置500與評估對象的電源10a連接。電源10a是用以對半導體元件(100a)供給電源電壓Vdd，但在進行評估時不連接半導體元件。所謂「不連接半導體元件之狀態」不只是物理的不連接之狀態，尚包括雖在配線有連接，但半導體元件在OFF狀態下形成高阻抗之情況。評估對象的電源10a，可為設置於圖1之測試裝置200的主電源10，或為半導體元件在實際使用時供給 電源電壓的別的電源。
電流源502從電源10a的輸出節點11引出脈衝電流Ip，或對電流10a的輸出節點11供給脈衝電流Ip。圖8中繪示引出之狀態。該脈衝電流Ip為相當於電源10a應供給電源電壓Vdd而在半導體元件流動之貫通電流It之電流。亦即，脈衝電流Ip的脈衝幅度，為構成半導體元件之電晶體在實際動作時的ON、OFF切換之轉換時間程度。由此觀點，電源502如圖8的右側所示，用MOSFET構成較佳。亦可用N通道MOSFET與P通道MOSFET二段堆積構成電流源502。電流源502用MOSFET構成之情況，其W/L(閘幅度/閘長度)依對應於構成半導體元件100a的MOSFET而決定，而能夠再現半導體元件100a的貫通電流It。又，電流源502亦可用其他形式的定電流源等構成。
時序發生器14發生具有與脈衝電流Ip對應之脈衝幅度的脈衝訊號。驅動器16依據脈衝訊號使電流源ON，以發生脈衝電流Ip。
檢測器504檢測對於電源10a讓脈衝電流Ip起了作用之結果而產生的電源電壓的時間波形Vdd(t)。
分析儀506由電源電壓的時間變動波形Vdd(t)，導出電源10a吐出及/或吸入之輸出電流IddIR的波形，並生成記述該輸出電流IddIR的波形之資料(以下稱為脈衝應答波形資料DIR)。
由電荷守恆定律形成下式，Ic(t)=-Cs×dVdd(t)/dt...(1)
又，依克希霍夫定律(Kirchhoff’s law)，可導出在節點11之如下之關係式，Ip(t)=IddIR(t)+Ic(t)...(2)
由式(1)及(2)可導出，IddIR(t)=Ip(t)+Cs×dVdd(t)/dt...(3)
脈衝電流Ip的脈衝幅度極短時，如上述推得的輸出電流IddIR(t)可視為脈衝(impulse)應答。以下，稱輸出電流IddIR(t)為脈衝應答波形。
分析儀506接收電源電壓Vdd(t)的波形資料，可依據式(3)產生脈衝應答波形資料DIR。但，分析儀506的資料處理不限定於此，亦可由其他的近似方式(approach)產生脈衝應答波形資料DIR。
以上所述為電源評估裝置500之構成。圖9繪示圖8的電源評估裝置500的動作之時序圖。圖9的縱軸及橫軸為容易理解而適宜地擴大或縮小，而且所示的波形亦為容易理解而簡略化。
由電源評估裝置500取得的脈衝應答波形IddIR(t)，表示評估對象之電源10a的應答性。亦即，在輸出阻抗為零的理想電源時，輸出電流IddIR(t)可能與脈衝電流Ip(t)完全一致。相反地，輸出電流IddIR(t)與脈衝電流Ip(t)乖離時，則隨該乖離程度減低電源10a的應答性。
如利用上述圖8的電源評估裝置500，能夠評估電源10a的性能。
利用圖8的電源評估裝置500所得的脈衝應答波形 IddIR(t)，能預測在電源10a作用任意的元件電流時、電源10a的輸出電流波形Idd(t)。更可由該輸出電流波形Idd(t)預測電源電壓波形Vdd(t)。
對此點，在後述之第五、第六實施例中詳細說明。
(第五實施例)
第五實施例為說明圖1或圖4的測試裝置中，較適合地生成控制圖案CNT之技術。圖10繪示第五實施例的測試裝置200b之構成的方塊圖。
在圖10中，除了控制圖案發生部22之外，其它構成與圖1相同，省略其說明。
控制圖案發生部22包括：元件電流模擬(modeling)部602、脈衝應答波形資料提供部604及控制圖案計算部606。
元件電流模擬部602生成預測元件電流波形資料DPRE，亦即，表示預測的在進行規定的處理時流經DUT 100的元件電流IdisPRE(t)之波形。請參考圖7的說明，流經DUT 100的元件電流Idis可視為單位脈衝電流Ip(貫通電流It)的重疊(集合體)。因此，元件電流Idis可用單位脈衝電流Ip的密度函數之形式而模式化。函數IdisPRE(t)可假想為將元件電流Idis在時間軸方向離散，並且在各時刻的電流值用單位脈衝電流Ip標準化的函數。若在某時刻t1時元件電流Idis為零，則該時刻t1時的密度函數IdisPRE(t1)亦為零。在時刻t2時元件電流Idis不是零，則IdisPRE(t2)亦非零值。
貫通電流It在DUT 100內的閘單元進行轉換之時序發 生。在DUT 100中發生的閘單元之開關事件(switching event)與DUT 100的動作狀態相關連，該動作狀態可由供給DUT 100的圖案資料PAT來預測。因此，元件電流模擬部602依據供給DUT 100的測試圖案PAT、與DUT 100的電路構造之資料DDEV，而能夠生成預測元件電流波形資料DPRE。
脈衝應答波形資料提供部604在從主電源10引出單位脈衝電流Ip時，將記述主電源10對此應答而吐出及/或吸入的輸出電流之脈衝應答波形IddIR(t)的脈衝應答波形資料DIR輸出。脈衝應答波形資料提供部604可利用第四實施例說明的圖8之電源評估裝置500。或不使用圖8的電源評估裝置500，而藉由模擬等產生脈衝應答波形資料DIR亦可。
控制圖案計算部606的第一計算部608，藉由將預測元件電流波形資料DPRE顯示之波形IdisPRE(t)、與單位脈衝電流之波形Ip(t)疊合，來預測元件電流Idis(t)的波形。
Idis(t)=IdisPRE(t)＊ Ip(t)...(4)
「＊」表示疊合的運算子(operator)，又，第二計算部610藉由將波形IdisPRE(t)與脈衝應答波形IddIR(t)疊合，來預測主電源10的輸出電流Idd(t)的波形。
Idd(t)=IdisPRE(t)＊ IddIR(t)...(5)
第三計算部612計算預測的元件電流Idis(t)之波形與預測的主電流10的輸出電流Idd(t)之波形的差分△I(t)之波形。編碼器614依據該差分△I(t)而產生控制圖案CNT。編碼器614對該差 分△I(t)實施△Σ調變、脈衝幅度調變或脈衝密度調變的任一種，來產生控制圖案CNT也可以。
以上說明控制圖案發生部22的構成。該差分△I(t)為元件電流Idis(t)與主電源10能供給的電流Idd(t)的差分，表示需由補償電路20補償的電流成分。將該差分△I(t)變換成脈衝狀控制圖案、且供給到補償電路20，就可發生適合的補償電流Icmp，而能夠抑制電流電壓Vdd的變動。
在圖10的測試裝置200b中，補償電流Icmp只在流入主電源10的輸出節點11之方向發生，但本發明不限定於此。亦即，設開關20b之外，亦可在接地端子與主電源10的輸出節點11之間加設開關20c。
如圖9所示，電源電壓Vdd的波形變化成單調(monotone)時，不需要補償電路20c。不過，在脈衝電流Ip作用之結果，如圖9之虛線所示之電源電壓Vdd發生振盪(ringing)時，表示主電源10的輸出電流Idd供給過剩。此情況，可利用設置開關20c發生負的補償電流Icmp，可使電源電壓Vdd更安定化。
又，利用式(4)、(5)使補償電流Icmp為零時，能夠模擬僅由主電源10供給半導體元件電源時的電源電壓之波形。此事意味，能夠預測從任意的電源引出任意的元件電流波形時、電源電壓會如何變動。
(第六實施例)
第六實施例為關於模擬任意的電源環境之技術。圖11繪 示第六實施例的附設模擬功能之電源裝置700的構成之方塊圖。圖11中表示電源裝置700組合入測試裝置之形態，但本發明不限定於此，亦可組裝於與測試裝置無關之構成。
電源裝置700利用主電源10及補償電路20模擬任意的電源環境。將模擬對象的電源稱為假想電源，以與主電源10有區別。
控制圖案發生部22b的元件電流模擬部702，與圖10的元件電流模擬部602同樣地，生成記述密度函數IdisPRE(t)的預測元件電流波形資料DPRE。
第一脈衝應答波形資料提供部704a及第二脈衝應答波形資料提供部704b，與圖10的脈衝應答波形資料提供部604相同。
第一脈衝應答波形資料提供部704a提供在從主電源10引出單位脈衝電流Ip時，記述主電源10應答而吐出的輸出電流IddIR1(t)之波形的第一脈衝應答波形資料DIR1。
第二脈衝應答波形資料提供部704b提供在從模擬對象的假想電源(不圖示)引出單位脈衝電流Ip時，記述假想電源應答而吐出的輸出電流IddIR2(t)之波形的第二脈衝應答波形資料DIR2。第一脈衝應答波形資料提供部704a及第二脈衝應答波形資料提供部704b亦可為圖8的電源評估裝置500。
控制圖案計算部706的第一計算部708藉由將密度函數IdisPRE(t)與第一脈衝應答波形資料IddIR1(t)疊合，來預測主電源10的輸出電流Idd1(t)之波形。
Idd1(t)=IdisPRE(t)＊ IddIR1(t)...(6)
第二計算部710藉由將密度函數IdisPRE(t)與第二脈衝應答波形資料IddIR2(t)疊合，來預測假想電源的輸出電流Idd2(t)的波形。
Idd2(t)=IdisPRE(t)＊ IddIR2(t)...(7)
第三計算部712計算出預測的主電源10的輸出電流Idd1(t)的波形、與預測的假想電源的輸出電流Idd2(t)的波形之差分△I(t)。
編碼器714依據該差分△I(t)而生成控制圖案CNT。
以上為電源裝置700之構成。該差分△I(t)為假想電源可能供給之電源Idd2(t)與主電源10實際供給之電源Idd1(t)的差分。因此，可藉由生成控制圖案CNT使補償電路20供給該差分△I(t)，而再現DUT 100連接假想電源時的電源環境。
圖11的電源裝置700亦可在主電源10的輸出節點11與接地端子之間再設置開關20c，使能夠發生負的補償電流Icmp。此項，在模擬的假想電源之性能較主電源10差時有必要。
以上依據實施例說明本發明，但實施例僅表示本發明的原理與應用，實施例中，在不脫離本發明的申請專利範圍規定的思想之範圍內，可有甚多的變形例或配置之變更。
本發明的某一形態，可在電子電路技術利用。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內， 當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧DUT(被測試元件)
102‧‧‧電源端子
104‧‧‧接地端子
106‧‧‧I/O端子
200‧‧‧測試裝置
10‧‧‧主電源
12(22)‧‧‧控制圖案發生部(圖案發生器)
14‧‧‧時序發生器(波形整形器)
16‧‧‧驅動器
20a‧‧‧電壓源
20b‧‧‧開關
Cs‧‧‧電容器
CNT‧‧‧控制圖案
Icmp‧‧‧補償電流

Claims (7)

  1. 一種電源裝置，為附帶模擬功能的電源裝置，包括：主電源，對被測試元件的電源端子供給電源電壓；控制圖案發生部，生成包含脈衝列的控制圖案；以及補償電路，在該被測試元件進行規定的處理期間，對應於該控制圖案而間歇地對該被測試元件的電源端子注入補償電流、及/或以該主電源的電源電流之一部分作為補償電流而引導至該被測試元件以外的其他路徑；上述控制圖案發生部包括：元件電流模擬部，生成預測元件電流波形資料，在該被測試元件進行該規定的處理時，流經該被測試元件的電流與預測元件電流的波形是用單位脈衝電流重疊的形式來定義；第一脈衝應答波形資料提供部，提供第一脈衝應答波形資料，該第一脈衝應答波形資料記述在從該主電源引出該單位脈衝電流時，對此應答而在該主電源吐出及/或吸入的輸出電流的波形；第二脈衝應答波形資料提供部，提供第二脈衝應答波形資料，該第二脈衝應答波形資料記述在從模擬對象電源引出單位脈衝電流時，對此應答而在該模擬對象電源吐出及/或吸入的輸出電流的波形；以及控制圖案計算部，將該預測元件電流波形資料所記述的波形與該第一脈衝應答波形資料所記述的波形重疊，並且將該預測元件電流波形資料所記述的波形與該第二脈衝應答波形資料所記述 的波形重疊，且依據二個重疊所得二個波形的差分波形，而生成該控制圖案。
  2. 如申請專利範圍第1項所述的電源裝置，其中，該第一、第二脈衝應答波形資料分別依以下的步驟而預先取得：在電源不連接該被測試元件的狀態，從該電源的輸出節點引出脈衝電流、或對該電源的輸出節點供給脈衝電流的步驟；檢測該脈衝電流對該電源作用結果而生成的該電源電壓的時間變動波形的步驟；以及由所檢測的該電源電壓的時間變動波形，推導出該電源吐出及/或吸入的輸出電流的波形的步驟。
  3. 一種電源環境的模擬方法，包括：使用主電源對被測試元件的電源端子供給電源電壓的步驟；生成包含脈衝列的控制圖案的步驟；以及在該被測試元件進行規定的處理的期間，使用與該主電源不同的另外設置的補償電路，對應於前述控制圖案而間歇地對前述被測試元件的電源端子注入補償電流、及/或從該電源端子經由與該被測試元件不同的其他路徑引出補償電流的步驟；上述控制圖案生成步驟包括預測元件電流波形資料提供步驟，在該被測試元件進行該規定的處理時，流經該被測試元件的電流與預測元件電流的波形是以單位脈衝電流重疊的形式來定義；第一脈衝應答波形資料提供步驟，提供第一脈衝應答波形資 料，該第一脈衝應答波形資料記述在從該主電源引出該單位脈衝電流時，對此應答而在該主電源吐出及/或吸入的輸出電流的波形；第二脈衝應答波形資料提供步驟，提供第二脈衝應答波形資料，該第二脈衝應答波形資料記述在從模擬對象電源引出該單位脈衝電流時，對此應答而從該模擬對象電源吐出及/或吸入的輸出電流的波形；以及生成該控制圖案的步驟，將該預測元件電流波形資料所記述的波形與該第一脈衝應答波形資料所記述的波形重疊，並且將該預測元件電流波形資料所記述的波形與該第二脈衝應答波形資料所記述的波形重疊，且依二個重疊所得的二個波形的差分波形，而生成該控制圖案。
  4. 如申請專利範圍第3項所述的電源環境的模擬方法，其中，該第一、第二脈衝應答波形資料分別依以下步驟預先取得：在電源不連接該被測試元件的狀態，從該電源的輸出節點引出脈衝電流，或對該電源的輸出節點供給脈衝電流的步驟；檢測該脈衝電流對該電源作用結果而生成該電源電壓的時間變動波形的步驟；以及由所檢測的該電源電壓的時間變動波形，推導出該電源吐出及/或吸入的輸出電流的波形的步驟。
  5. 一種測試方法，為對被測試元件的測試方法，包括：利用主電源對該被測試元件的電源端子供給電源電壓的步驟；生成包含脈衝列的控制圖案的步驟；以及 在該被測試元件進行規定的處理的期間，使用與該主電源不同的另外設置的補償電路，對應於該控制圖案而間歇地對該被測試元件的電源端子注入補償電流、及/或從該電流端子向與該被測試元件不同的其他路徑引出補償電流；生成該控制圖案的步驟包括：預測元件電流波形資料提供步驟，即在該被測試元件在進行該規定的處理時流經該被測試元件的電流，且預測元件電流的波形是用單位脈衝電流重疊的形式來定義；提供脈衝應答波形資料步驟，該脈衝應答波形資料記述在從該主電源引出該單位脈衝電流時，對此應答而在該主電源吐出及/或吸入的輸出電流的波形；以及控制圖案生成步驟，將該預測元件電流波形資料所記述的波形與該單位脈衝電流波形重疊，並將該預測元件電流波形資料所記述的波形與該脈衝應答波形資料所記述的波形重疊，且依據二個重疊所得二個波形的差分波形，而生成該控制圖案。
  6. 如申請專利範圍第5項所述的測試方法，其中，該預測元件電流波形資料依據供給到該被測試元件的測試圖案、與該被測試元件的電路構造資訊而生成。
  7. 如申請專利範圍第5項或第6項所述的測試方法，其中，該脈衝應答波形資料依以下的步驟而預先取得：在該主電源不連接該被測試元件的狀態，從該主電源的輸出節點引出脈衝電流，或對該主電源的輸出節點供給脈衝電流的步驟；檢測該脈衝電流對該主電源作用的結果而生成的該電流電壓的時間變動波形的步驟；以及從所檢測的該電源電壓的時間變動波形，推導出該主電源吐出及 /或吸入的輸出電流的波形的步驟。
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