JPS5990957A - ラテラルｐｎｐトランジスタとその製造方法 - Google Patents
ラテラルｐｎｐトランジスタとその製造方法Info
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- JPS5990957A JPS5990957A JP20082382A JP20082382A JPS5990957A JP S5990957 A JPS5990957 A JP S5990957A JP 20082382 A JP20082382 A JP 20082382A JP 20082382 A JP20082382 A JP 20082382A JP S5990957 A JPS5990957 A JP S5990957A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はラテラルＰＩＰ）ランジスタとその製造方法に
関し、低電圧電源で使用する高い電流増幅率を有し大電
流を駆動できるラテラルＰＮＰトランジスタに係る。
関し、低電圧電源で使用する高い電流増幅率を有し大電
流を駆動できるラテラルＰＮＰトランジスタに係る。
従来、ラテラルＰＮＰ）ランジスタに於て、高い電流増
幅率を得る為にベース領域に高不純物濃１変の拡散層を
形成しているが電気的特性も不充分であり、製造工程上
も拡散工程が増す欠点がある。
幅率を得る為にベース領域に高不純物濃１変の拡散層を
形成しているが電気的特性も不充分であり、製造工程上
も拡散工程が増す欠点がある。
１だ、高い電流増幅率を得る為に、ラテラルＰＮＰトラ
ンジスタとＮＰＮ ）ランジスタを組み合せてダーリン
トン回路を形成すれば、単位面積当りの半導体基板利用
効率を低下させ好ましくない。
ンジスタとＮＰＮ ）ランジスタを組み合せてダーリン
トン回路を形成すれば、単位面積当りの半導体基板利用
効率を低下させ好ましくない。
本発明は上述に鑑みなされたもので、その主な目的は高
い電流増幅率を治するラテラルＰＮＰトランジスタを提
供するにある。
い電流増幅率を治するラテラルＰＮＰトランジスタを提
供するにある。
他の目的は晶い電流増幅率を有するラテラルＰＮＰ）ラ
ンジスタによってηう位面積当りの半導体基板利用効率
を向上させるにある。
ンジスタによってηう位面積当りの半導体基板利用効率
を向上させるにある。
また他の目的は低電圧電源に適したラテラルＰＮＰ）ラ
ンジスタを提供するにある。
ンジスタを提供するにある。
更にまた他の目的は同一半導体基板にＮＰＮ）ランジス
タと同時に製造が可能なラテラルＰＮＰトランジスタの
製造方法を提供するにある。
タと同時に製造が可能なラテラルＰＮＰトランジスタの
製造方法を提供するにある。
以下に本発明のラテラルＰＮＰ）ランジスタとその製造
方法に就いて図〔１１１に基づき説明する。
方法に就いて図〔１１１に基づき説明する。
本発明のラテラルＰＩＰ）ランジスタの一実施例を第１
図乃至第３図に基づき説明する。第２図と第３図は夫々
第１図をＸ−Ｘ軸、Ｙ−Ｙ軸に沿って切断した断？ｒｉ
’＋図である。
図乃至第３図に基づき説明する。第２図と第３図は夫々
第１図をＸ−Ｘ軸、Ｙ−Ｙ軸に沿って切断した断？ｒｉ
’＋図である。
第１図に於て、４． 、４□ 、４．は同一拡散工程
からなるＰ＋導＠型拡散層であって、夫々の拡ｕＨ４は
アイソレーション領域、第１のコレクタ領域、第１のエ
ミッタ領域である。斜線；で示した５電５２けＰ＋ ；
ｐｉ電型拡散層からなる第２のコレクタ領域と第２のエ
ミッタ領域である。また、斜線で示したＮ十導電型拡散
層６は点線で示した被−スミ極７の下部に形成され、そ
の拡散層の一部が延びたＮ十導電型拡散層６□がコレク
タ領域４．。
からなるＰ＋導＠型拡散層であって、夫々の拡ｕＨ４は
アイソレーション領域、第１のコレクタ領域、第１のエ
ミッタ領域である。斜線；で示した５電５２けＰ＋ ；
ｐｉ電型拡散層からなる第２のコレクタ領域と第２のエ
ミッタ領域である。また、斜線で示したＮ十導電型拡散
層６は点線で示した被−スミ極７の下部に形成され、そ
の拡散層の一部が延びたＮ十導電型拡散層６□がコレク
タ領域４．。
５、を横切ってコレクタ領域４雪 とエミッタ領域４３
間にまで延在している。そのＮ十導電型拡散層６２がコ
レクタ領域４霊 とエミッタ領域４８ の拡散層に接触
している。
間にまで延在している。そのＮ十導電型拡散層６２がコ
レクタ領域４霊 とエミッタ領域４８ の拡散層に接触
している。
また、第２図に示すように、第１のコレクタ領域４２と
第１のエミッタ領域４３はアイソレーション領域４１と
同時に形成され、埋込層２に到達している。そして、１
Ｆｉ、Ｐ導電型半導体基板であり、２は埋込層、１０は
二酸化シリコン膜である。
第１のエミッタ領域４３はアイソレーション領域４１と
同時に形成され、埋込層２に到達している。そして、１
Ｆｉ、Ｐ導電型半導体基板であり、２は埋込層、１０は
二酸化シリコン膜である。
更に、コレクタ電極８の下部は第３図に示すように二酸
化シリコン膜１１がＮ＋導電型拡散層６゜を覆って、コ
レクタ領域４．．５１ とエミッタ電極８が接触するの
を防いでいる。
化シリコン膜１１がＮ＋導電型拡散層６゜を覆って、コ
レクタ領域４．．５１ とエミッタ電極８が接触するの
を防いでいる。
次に本発明に係るラテラルＰＮＰ ）ランジスタの他の
実施例に就いて第４図乃至第６図に基づき説明する。第
５図、第６図は夫々第４図のＸ−Ｘ軸、ｙ−ｙｌｌ＋に
沿って切断した断面図である。尚、第１図乃至第３図と
関連する部分には同−打上が付与されている。
実施例に就いて第４図乃至第６図に基づき説明する。第
５図、第６図は夫々第４図のＸ−Ｘ軸、ｙ−ｙｌｌ＋に
沿って切断した断面図である。尚、第１図乃至第３図と
関連する部分には同−打上が付与されている。
第４図の実施例では点線で示したコレクタ電極８の位置
が第１図の場合と異なる。そして、第４図のコレクタ領
域４２ ｅ ｓｔ のＰ十導電型拡散領域が第１図の実
施例とは異なる。後者に就いて説明する。点線で示した
ベース電極７の下部に形成されたＮ十導電型拡散層６か
ら延在されたＮ十導電型拡散層６１ はＰ十導電型拡散
層からなるコレクタ領域４２ と交差することなくコ
レクタ領域４□とエミッタ領域４３間に延びている。Ｎ
＋導電型拡散層６１ の下部にはコレクタ領域４２ が
形成さまた、コレクタ電極８は第１図の実施例のように
Ｎ十導電型拡散層６１ を交差するように形成しても
よい。
が第１図の場合と異なる。そして、第４図のコレクタ領
域４２ ｅ ｓｔ のＰ十導電型拡散領域が第１図の実
施例とは異なる。後者に就いて説明する。点線で示した
ベース電極７の下部に形成されたＮ十導電型拡散層６か
ら延在されたＮ十導電型拡散層６１ はＰ十導電型拡散
層からなるコレクタ領域４２ と交差することなくコ
レクタ領域４□とエミッタ領域４３間に延びている。Ｎ
＋導電型拡散層６１ の下部にはコレクタ領域４２ が
形成さまた、コレクタ電極８は第１図の実施例のように
Ｎ十導電型拡散層６１ を交差するように形成しても
よい。
第７図は第１図のラテラルＰＮＰ）ランジスタのｊｌｌ
！ｌ造方法である。Ｅ’＋’Ｇ ７図に基づきその製造
方法に就いて説明する。半導体基板１にＰＮＰ）ランジ
スタが形成される領域ＡとＮＰＮ）ランジスタが形成さ
れる領域Ｂに夫々Ｎ＋導電型埋込層２□。
！ｌ造方法である。Ｅ’＋’Ｇ ７図に基づきその製造
方法に就いて説明する。半導体基板１にＰＮＰ）ランジ
スタが形成される領域ＡとＮＰＮ）ランジスタが形成さ
れる領域Ｂに夫々Ｎ＋導電型埋込層２□。
２□を形成してＮ導電型エピタキシャル層３を気相成長
させる（第７図ａ）。そして、各素子を形成する領域を
互いに電気的に分離するようにＰ＋導ｆｆ１ｌｒ、型拡
散Ｒ・ｉ４１を拡散する。このアイソレーション領域の
拡散層［程と同時にラテラルＰＮＰ）ランジスタのコレ
クタ領域４２とエミッタ領域４３を拡散する。ぞして、
コレクタ領域４２とエミッタ領域４ｓ のＰ＋導電型拡
散層の先端は埋込１層２、に到達する（第７図ｂ）。次
に、ＮＰＮ）ランジスクＢのベース拡散５３と同時にラ
テラルＰＮＰトランジスタＡのコレクタ領域４．とエミ
ッタ類ｂ！Ｉｔ、 ４ 、の！；： １ｆ１ｉ部分を棧
うようにＰ＋導電型拡散５１．５２が拡散される（紀７
図Ｃ）。続いて、ＨＰＮトランジスタＢのコレクタ電極
部の拡散６ｓ とエミッタ拡ｉｋ、 ６４ と同時に
ラテラルＰＮＰ）ランジスタＡのベース電極部のＮ十導
電型拡散６を形成する（第７図ｄ）。その後、二酸化シ
リコン膜１０のラテラルＰＮＰ）ランジスタＡとＮＰＮ
）ランジスタＢの電極を形成する部分に開口部を設けて
アルミニウム等の導電膜を被着してラテラルＰＮＰ）ラ
ンジスタへのペース電４ｉ！ｉｊ７、コレクタ電極８．
エミッタ電極９及びＮＰＮ）ランジスタＢのコレクタ電
極１２．ベース電極１３．エミッタ電極１４を形成する
（第７図ｅ）。
させる（第７図ａ）。そして、各素子を形成する領域を
互いに電気的に分離するようにＰ＋導ｆｆ１ｌｒ、型拡
散Ｒ・ｉ４１を拡散する。このアイソレーション領域の
拡散層［程と同時にラテラルＰＮＰ）ランジスタのコレ
クタ領域４２とエミッタ領域４３を拡散する。ぞして、
コレクタ領域４２とエミッタ領域４ｓ のＰ＋導電型拡
散層の先端は埋込１層２、に到達する（第７図ｂ）。次
に、ＮＰＮ）ランジスクＢのベース拡散５３と同時にラ
テラルＰＮＰトランジスタＡのコレクタ領域４．とエミ
ッタ類ｂ！Ｉｔ、 ４ 、の！；： １ｆ１ｉ部分を棧
うようにＰ＋導電型拡散５１．５２が拡散される（紀７
図Ｃ）。続いて、ＨＰＮトランジスタＢのコレクタ電極
部の拡散６ｓ とエミッタ拡ｉｋ、 ６４ と同時に
ラテラルＰＮＰ）ランジスタＡのベース電極部のＮ十導
電型拡散６を形成する（第７図ｄ）。その後、二酸化シ
リコン膜１０のラテラルＰＮＰ）ランジスタＡとＮＰＮ
）ランジスタＢの電極を形成する部分に開口部を設けて
アルミニウム等の導電膜を被着してラテラルＰＮＰ）ラ
ンジスタへのペース電４ｉ！ｉｊ７、コレクタ電極８．
エミッタ電極９及びＮＰＮ）ランジスタＢのコレクタ電
極１２．ベース電極１３．エミッタ電極１４を形成する
（第７図ｅ）。
本発明のラテラルＰＮＰ）ランジスタはエミッタ領域と
コレクタ領域がベース領域である埋込層と接触しており
、電流増幅率を高める為に何れも拡散層及び埋込層が高
不純物濃度であるので、逆耐圧は従来のラテラルＰＮＰ
）ランジスタより劣化する。しかし、約５，５層程度の
逆耐圧は存在するので、電源電圧が４．５層程度の低い
電圧源では十分な特性を得ることができる。そして電流
増幅率は従来のラテラルＰＩＰ）ランジスタの電流増幅
率ｈ が１０〜３０であるのに対し、本発明のｉｉ ラテラルＰＮＰ）ランジスタの電流増幅率は１００以上
を達成することができる優れた＠僧を有している。゛ま
たラテラルＰＮＰ）ランジスタのコレクタ領域とエミッ
タ領域にはＮＰＮ）ランジスタのベース拡散と同一工程
に誹る４′１４方向に拡がったＰ＋導電型拡散ん７５１
．５２が艙或され、それによって大電流を流すのに効果
的な構造となっている。
コレクタ領域がベース領域である埋込層と接触しており
、電流増幅率を高める為に何れも拡散層及び埋込層が高
不純物濃度であるので、逆耐圧は従来のラテラルＰＮＰ
）ランジスタより劣化する。しかし、約５，５層程度の
逆耐圧は存在するので、電源電圧が４．５層程度の低い
電圧源では十分な特性を得ることができる。そして電流
増幅率は従来のラテラルＰＩＰ）ランジスタの電流増幅
率ｈ が１０〜３０であるのに対し、本発明のｉｉ ラテラルＰＮＰ）ランジスタの電流増幅率は１００以上
を達成することができる優れた＠僧を有している。゛ま
たラテラルＰＮＰ）ランジスタのコレクタ領域とエミッ
タ領域にはＮＰＮ）ランジスタのベース拡散と同一工程
に誹る４′１４方向に拡がったＰ＋導電型拡散ん７５１
．５２が艙或され、それによって大電流を流すのに効果
的な構造となっている。
一方、本発明のラテラルＰＮＰ）ランジスタは従来のよ
うにベースハイドープ工程を増すことなく、同一半導体
基板にＮＰＮ ）ランジスタと同時にラテラルＰＮＰ
）ランジスタを製造することが可能である。
うにベースハイドープ工程を増すことなく、同一半導体
基板にＮＰＮ ）ランジスタと同時にラテラルＰＮＰ
）ランジスタを製造することが可能である。
また、従来のようにラテラルＰＩＰ ）ランジスタとＮ
ＰＮ）ランジスタを組み合せてダーリントン回路を形成
して、等測的に高電流増幅率のＰ ＮＰトランジスタを
形成していたのに対し、本発明のラテラルＰＮＰ）ラン
ジスタは一つのラテラルＰＮＰ）ランジスタで高電流増
幅率の特性を得ることができる為に、半導体基板の有効
利用率を向上させることが可能と々る。
ＰＮ）ランジスタを組み合せてダーリントン回路を形成
して、等測的に高電流増幅率のＰ ＮＰトランジスタを
形成していたのに対し、本発明のラテラルＰＮＰ）ラン
ジスタは一つのラテラルＰＮＰ）ランジスタで高電流増
幅率の特性を得ることができる為に、半導体基板の有効
利用率を向上させることが可能と々る。
熱論、第１図乃至＠３図の実施例のコレクタ電極８は第
３図の断面図に示すようにＮ十導電型拡散層６とコレク
タ電極が二酸化シリコン膜１１と交差するように形成さ
れているが、第４図に示すような位置にコレクタ電極８
を配置してもよいことは明らかである。また、第４図の
実施例のようにコレクタ領域とＮ十導電型拡散層６、が
交差する部分はＰ＋導電型拡散を形成しない方が電流増
幅率等の特性がよい。更にまた、ラテラルＰＮＰトラン
ジスタの埋込層２はラテラルＰＮＰトランジスタのコレ
クタ領域とエミッタ領域の先端部が埋込層２を通過する
ことのないように十分な厚さを必要とする。
３図の断面図に示すようにＮ十導電型拡散層６とコレク
タ電極が二酸化シリコン膜１１と交差するように形成さ
れているが、第４図に示すような位置にコレクタ電極８
を配置してもよいことは明らかである。また、第４図の
実施例のようにコレクタ領域とＮ十導電型拡散層６、が
交差する部分はＰ＋導電型拡散を形成しない方が電流増
幅率等の特性がよい。更にまた、ラテラルＰＮＰトラン
ジスタの埋込層２はラテラルＰＮＰトランジスタのコレ
クタ領域とエミッタ領域の先端部が埋込層２を通過する
ことのないように十分な厚さを必要とする。
本発明のラテラルＰＮＰ ）ランジスタの特徴は、エミ
ッタ拡散とコレクタ拡散が高不純物濃度を有する埋込層
と接触している点と、大１Ｅ流慣性を改善するためにＮ
ＰＮ ）ランジスタのベース拡散と同時ＫＰ＋導電型拡
散層５８．５□が形成されている点にある。また、製造
工程に於ける特徴ｒ：Ｊ： ＮＰＮ）ランジスタと同一
工程によってラテラルＰＮＰ）７ンジスタが製造できる
点にある。
ッタ拡散とコレクタ拡散が高不純物濃度を有する埋込層
と接触している点と、大１Ｅ流慣性を改善するためにＮ
ＰＮ ）ランジスタのベース拡散と同時ＫＰ＋導電型拡
散層５８．５□が形成されている点にある。また、製造
工程に於ける特徴ｒ：Ｊ： ＮＰＮ）ランジスタと同一
工程によってラテラルＰＮＰ）７ンジスタが製造できる
点にある。
上述の如く、本発明のラテラルＰＮＰトランジスタは種
々の効果を奏するものであり、本発明は極めて有効であ
る。
々の効果を奏するものであり、本発明は極めて有効であ
る。
第１図は本発明のラテラルＰ’ＮＰ）ランジスタの平面
図である。 第２図はｍ １図ノｘ−ＸＩＩＩｌ）Ｉニ沿ッテ切断シ
矢印方向から見た断面図である。 第３図は第１図のＹ−Ｙ軸に沿って切断し矢印方向から
見た断面図である。 第４図は本発明のラテラルＰＮＰ）ランジスタの他の実
施例を示す平面図である。 第５図はＦＡ４図のＸ−Ｘ軸に沿って切断し矢印方向か
ら見た断面図である。 ｆＡｄ図はｆｆ１．４１！ＷｌのＹ−Ｙ軸に沿って切断
し矢印方向から見た断面図である。 １：半導体基板。 ２．２□ 、２２ ＋Ｎ＋導電型埋込層。 ３：Ｎ４ｔに、型エピタキシャル層。 十 ４１＋ Ｐ ４’ｔｔ型拡散層のアイソレーション領
域。 ４□：Ｐ十漕電、型拡散層のコレクタ領域。 ４３：Ｐ十導電型拡散層のエミッタ領域。 ５１ ：コレクタ領域のＰ十導電型拡散層。 ５□ ：エミッタ領域のＰ十導電型拡散層。 ６；ペース電極下部のＮ十梼（１’＋、”ｌ’Ｊ拡散層
。 ７：ペース電極、 ８：コレクタ電極。 ９：エミッタ電極、 １０＋１１：二酔゛化シリコ
ン１１１′＼。 １２：コレクタ電極、１６！ベース電４ニヤ。 １４：エミッタＮ、極 慣許出顆人 東光株式会社 第 １ 図 第４図 第 ５ 図 手続補正書（方式） 昭和５８年３月２２．日 特許庁長官 若杉和夫 殿 ２、発明の名称 ラテラルＰＮＰ ）ランジスタとその製造方法３、 補
正をする者 知性との関係 特許出願人 住所（至）４５） 東京都大［Ｌ１区東雪谷２丁目１
番１７号名称（５０８） 東光株式会社 昭和５８年２月２日（発送Ｅｌ、昭和５８年２月２２日
）５、 補正の対象 明細書の図面のＦｔＩ羊な説明の欄 ６、 補正の内容 明細柑の＠１１ｊｉｔ上から１５行目と１６行目の１１
１１に［第７図（８）乃至（ｅ）は本発明のラテラルｐ
ｉ＋Ｐ トランジスタの製造Ｔ稈を示す断面図である。 １を押入する。 ２７１−
図である。 第２図はｍ １図ノｘ−ＸＩＩＩｌ）Ｉニ沿ッテ切断シ
矢印方向から見た断面図である。 第３図は第１図のＹ−Ｙ軸に沿って切断し矢印方向から
見た断面図である。 第４図は本発明のラテラルＰＮＰ）ランジスタの他の実
施例を示す平面図である。 第５図はＦＡ４図のＸ−Ｘ軸に沿って切断し矢印方向か
ら見た断面図である。 ｆＡｄ図はｆｆ１．４１！ＷｌのＹ−Ｙ軸に沿って切断
し矢印方向から見た断面図である。 １：半導体基板。 ２．２□ 、２２ ＋Ｎ＋導電型埋込層。 ３：Ｎ４ｔに、型エピタキシャル層。 十 ４１＋ Ｐ ４’ｔｔ型拡散層のアイソレーション領
域。 ４□：Ｐ十漕電、型拡散層のコレクタ領域。 ４３：Ｐ十導電型拡散層のエミッタ領域。 ５１ ：コレクタ領域のＰ十導電型拡散層。 ５□ ：エミッタ領域のＰ十導電型拡散層。 ６；ペース電極下部のＮ十梼（１’＋、”ｌ’Ｊ拡散層
。 ７：ペース電極、 ８：コレクタ電極。 ９：エミッタ電極、 １０＋１１：二酔゛化シリコ
ン１１１′＼。 １２：コレクタ電極、１６！ベース電４ニヤ。 １４：エミッタＮ、極 慣許出顆人 東光株式会社 第 １ 図 第４図 第 ５ 図 手続補正書（方式） 昭和５８年３月２２．日 特許庁長官 若杉和夫 殿 ２、発明の名称 ラテラルＰＮＰ ）ランジスタとその製造方法３、 補
正をする者 知性との関係 特許出願人 住所（至）４５） 東京都大［Ｌ１区東雪谷２丁目１
番１７号名称（５０８） 東光株式会社 昭和５８年２月２日（発送Ｅｌ、昭和５８年２月２２日
）５、 補正の対象 明細書の図面のＦｔＩ羊な説明の欄 ６、 補正の内容 明細柑の＠１１ｊｉｔ上から１５行目と１６行目の１１
１１に［第７図（８）乃至（ｅ）は本発明のラテラルｐ
ｉ＋Ｐ トランジスタの製造Ｔ稈を示す断面図である。 １を押入する。 ２７１−
Claims (3)
- （１） ラテラルｊＮＰ）ランジスタに於て、該ラテ
ラルＰＮＰ）ランジスタのベース領域が第一導電型のア
イソレーション拡散層と半導体基板に囲まれた第二導電
型のエピタキシャル層と埋込層からなり、該ベース領域
に第一導電型拡散層のエミッタ領域とコレクタ領域が骸
埋込層に到達する如く形成されたラテラルＰＩＰ）ラン
ジスタ。 - （２） ラテラルＰＮＰ）ランジスタに於て、核ラテ
ラルＰＮＰ）ランジスタのベース領域が第−導′Ｉ［Ｌ
型のアイソレーション拡散層と半導体基板に囲まれた第
二導電型のエピタキシャル層と埋込層からなり、該ベー
ス領域に第一導電型拡散層からなる第一のエミッタ領域
と第一のコレクタ領域が該埋込層に到達する如く形成さ
れ、且つ該第−のエミッタ領域と該第−のコレクタ領域
のエピタキシャル層表面部に該第−のエミッタ領域と該
第−のコレクタ領域より広い拡散面積を有し高不純物濃
度の第一導電型拡散層からなる第二のエミッタ領域と第
二のコレクタ領域が形成され、ベース電極下部に高不純
物濃度の第二導電型拡散層が該第−のエミッタ領域と該
第−のコレ２夕領域開を覆う如く延在して形成されたこ
とを特徴とするラテラルＰＮＰ ）ランジスタ。 - （３）ＮＰＮ）ランジスタと同時にラテラルＰＮＰトラ
ンジスタを同一半導体基体に形成する製造方法に於て、
第一導電型半導体基板に高不純物濃度の第二導電型埋込
層を形成した後、第二導電型のエピタキシャル層を形成
する工程と、該埋込層の外周に高不純物濃度の第一導電
型拡散層によりアイソレーション領域を形成すると同時
にラテラルＰＮＰ）ランジスタの第一のコレクタ領域と
第一のエミッタ領域を該埋込層に到達する如く形成する
工程と、ＮＰＮ）ランジスタのベース拡散と同時に該ラ
テラルＰＮＰ）ランジスタの該第−のコレクタ領域と該
第−のエミッタ領域を慴う領域にラテラルＰＮＰ ）ラ
ンジスタの第二のエミツタ領域と第二のコレクタ領域を
形成する工程と、ＮＰＮトランジスタのエミッタ領域と
同時にラテラルＰＮＰ）ランジスタのベース電極下部に
高不純物濃度の第二導電型拡散層を１第一のエミッタ領
域と該第−のコレクタ領域間に延在する拡散工程からな
ることを特徴とするラテラルＰＮＰ）ランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20082382A JPS5990957A (ja) | 1982-11-16 | 1982-11-16 | ラテラルｐｎｐトランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20082382A JPS5990957A (ja) | 1982-11-16 | 1982-11-16 | ラテラルｐｎｐトランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990957A true JPS5990957A (ja) | 1984-05-25 |
Family
ID=16430794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20082382A Pending JPS5990957A (ja) | 1982-11-16 | 1982-11-16 | ラテラルｐｎｐトランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990957A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198859A (ja) * | 1984-03-23 | 1985-10-08 | New Japan Radio Co Ltd | 半導体装置 |
| JPS63216374A (ja) * | 1987-03-04 | 1988-09-08 | Nec Corp | ラテラル型半導体装置 |
| JPH07169772A (ja) * | 1993-12-13 | 1995-07-04 | Nec Corp | バイポ−ラトランジスタ及びその製造方法 |
| WO2017110006A1 (ja) * | 2015-12-26 | 2017-06-29 | 新電元工業株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50108890A (ja) * | 1974-02-01 | 1975-08-27 | ||
| JPS5530883A (en) * | 1978-08-28 | 1980-03-04 | Mitsubishi Electric Corp | Latral directioned transistor |
| JPS577157A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
-
1982
- 1982-11-16 JP JP20082382A patent/JPS5990957A/ja active Pending
Patent Citations (3)
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| WO2017110006A1 (ja) * | 2015-12-26 | 2017-06-29 | 新電元工業株式会社 | 半導体装置 |
| JPWO2017110006A1 (ja) * | 2015-12-26 | 2017-12-21 | 新電元工業株式会社 | 半導体装置 |
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