WO2017110006A1 - 半導体装置 - Google Patents

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WO2017110006A1
WO2017110006A1 PCT/JP2015/086451 JP2015086451W WO2017110006A1 WO 2017110006 A1 WO2017110006 A1 WO 2017110006A1 JP 2015086451 W JP2015086451 W JP 2015086451W WO 2017110006 A1 WO2017110006 A1 WO 2017110006A1
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WO
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layer
collector
semiconductor device
base layer
base
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Application number
PCT/JP2015/086451
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English (en)
French (fr)
Inventor
清水　隆史
朋子 園部
倫生 安孫子
Original Assignee
新電元工業株式会社
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Publication date
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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device.
  • the conventional semiconductor device 900 includes an n ⁇ -type base layer 916 formed on the surface of the semiconductor substrate 910 and a p ++ formed on a predetermined region of the surface of the base layer 916.
  • Type emitter region 918 a p + type collector layer 920 formed in a region surrounding the emitter region 918 in plan view on the surface of the base layer 916, and spaced apart from the emitter region 918, a base layer An n ++ -type base contact region 924 is formed in a predetermined region surrounding the collector layer 920 when viewed in plan on the surface of 916 and spaced from the collector layer 920.
  • the base layer 916, the emitter region 918, and the collector layer 920 constitute a bipolar transistor.
  • the semiconductor substrate 910 includes an SOI (Silicon On Insulator) substrate made of an n + type support substrate 912, a buried oxide film 914, and an n ⁇ type semiconductor layer.
  • the base layer 916 is isolated from surrounding regions by a p ++ type semiconductor region (not shown) formed so as to reach the buried oxide film 914 from the surface of the n ⁇ type semiconductor layer.
  • reference numeral 922 indicates a p ++ type collector contact region
  • reference numeral 926 indicates a protective insulating film
  • reference numeral 928 indicates a contact hole
  • reference numeral 930 indicates an emitter electrode
  • reference numeral 932 indicates Reference numeral 934 denotes a base electrode.
  • the conventional semiconductor device 900 since the buried oxide film 914 having lower thermal conductivity than the semiconductor material such as silicon exists in the lower layer of the bipolar transistor, the region exceeding the maximum rating of power (voltage ⁇ current). When it is used in, it is easy to cause thermal destruction. For this reason, the conventional semiconductor device 900 has been devised in various ways to improve heat dissipation, but has a problem that a special material is required and the process becomes complicated. Such a problem does not exist only when an SOI substrate having an n ⁇ type base layer on the buried oxide film is used, but has an n ⁇ type base layer on the p + type buried layer.
  • the present invention has been made to solve these problems, and a semiconductor device that does not easily cause thermal destruction without causing a problem that a special material is required or a process is complicated is provided.
  • the purpose is to provide.
  • a semiconductor device includes a first conductivity type base layer (n ⁇ type base layer) formed on a surface of a semiconductor substrate, and a second conductivity formed on a predetermined region of the surface of the base layer.
  • Type emitter region p ++ type emitter region
  • a region of the second conductivity type formed in a region surrounding the emitter region in plan view on the surface of the base layer and spaced apart from the emitter region.
  • a collector layer (p + -type collector layer) and a first conductivity type formed in a predetermined region surrounding the collector layer in plan view on the surface of the base layer and spaced apart from the collector layer
  • a base contact region (n ++ type base contact region), and a bipolar transistor is constituted by the base layer, the emitter region, and the collector layer.
  • the collector layer has a depth reaching the vicinity of the bottom surface of the base layer, and has a predetermined gap D along the circumferential direction of the collector layer when seen in a plan view.
  • the collector voltage V CE voltage rating of the bipolar transistor it is preferable that the impurity concentration of the base layer and the interval of the gap D are set so that the gap D is in a pinch-off state before reaching.
  • the collector layer has a depth reaching the bottom surface of the base layer.
  • the collector layer has a depth not reaching the bottom surface of the base layer, the collector voltage V CE while flowing a predetermined base current I B in said bipolar transistor As the voltage increases, the depletion layer extending from the bottom surface of the collector layer reaches the bottom surface of the base layer before the collector voltage V CE reaches the rated voltage of the bipolar transistor. It is preferable that the impurity concentration and the depth of the collector layer are set.
  • the gap D is formed on a side of the collector layer facing the base contact region when seen in a plan view.
  • the collector layer along the circumferential direction of the collector layer in plan view, the second gap D 2 having a shorter interval than the interval of the gap D Furthermore, it is preferable to have.
  • the semiconductor substrate includes a support substrate and a buried oxide film located on the support substrate, and a bottom surface of the base layer is in contact with the buried oxide film. It is preferable.
  • the semiconductor substrate has a support substrate and a second conductivity type buried layer positioned on the support substrate, and the bottom surface of the base layer has the second conductivity type. It is preferable to be in contact with the buried layer.
  • the semiconductor substrate has a support substrate of a second conductivity type, and the bottom surface of the base layer is in contact with the support substrate.
  • a semiconductor device of the present invention includes a first conductivity type base layer formed on a surface of a semiconductor substrate, a second conductivity type emitter region formed in a predetermined surface area of the base layer, A second conductivity type collector layer formed in a region surrounding the emitter region as viewed in plan on the surface of the base layer and spaced apart from the emitter region, and as viewed in plan on the surface of the base layer A base contact region of a first conductivity type formed in a predetermined region surrounding the collector layer and spaced apart from the collector layer, and bipolar by the base layer, the emitter region and the collector layer A semiconductor device comprising a transistor, wherein the collector layer has a depth that does not reach a bottom surface of the base layer, and is provided in the bipolar transistor.
  • the semiconductor device of the present invention is a semiconductor device including a bipolar transistor, when and raising the collector voltage V CE in a state in which the bipolar transistor shed predetermined base current I B, the collector voltage The collector current I C stops flowing before V CE reaches the rated voltage of the bipolar transistor.
  • the collector layer formed in the region surrounding the emitter region has a depth that reaches the vicinity of the bottom surface of the element isolation layer, and the collector is viewed in plan view. Since there is a predetermined gap D along the circumferential direction of the layer (see FIGS. 1 and 2C), when a predetermined collector voltage V CE is applied between the collector layer and the emitter region, the collector The predetermined gap D is pinched off by the depletion layer extending from the layer toward the base layer (see FIGS. 3A to 3D).
  • the collector layer formed in the region surrounding the emitter region has a depth reaching the bottom surface of the base layer, and the bipolar transistor has a predetermined base current I B.
  • the collector voltage V CE is increased with the current flowing, the depletion layer extending from the bottom surface of the collector layer reaches the bottom surface of the base layer before the collector voltage V CE reaches the rated voltage of the bipolar transistor.
  • the impurity concentration of the base layer and the depth of the collector layer are set (see FIGS. 15 and 16), when a predetermined collector voltage V CE is applied between the collector layer and the emitter region.
  • the collector voltage V CE when and raising the collector voltage V CE while flowing a predetermined base current I B to the bipolar transistor, the collector voltage V CE is the rated voltage of the bipolar transistor since the longer the collector current I C flows before it reaches (see FIGS. 4 (a) and 4 (b).), than conventional, thermal breakdown is difficult to occur.
  • FIG. 1 is a plan view of a semiconductor device 100 according to Embodiment 1.
  • FIG. 1 is a cross-sectional view of a semiconductor device 100 according to Embodiment 1.
  • FIG. 2A is a cross-sectional view taken along line ⁇ - ⁇ ′ of FIG. 1
  • FIG. 2B is a cross-sectional view taken along line ⁇ - ⁇ ′ of FIG. 1
  • FIG. 2C is a cross-sectional view taken along line ⁇ - ⁇ ′ of FIG.
  • FIG. 2D is a sectional view taken along the line ⁇ - ⁇ ′ of FIG.
  • FIG. 6 is a diagram for explaining the effect of the semiconductor device 100 according to the first embodiment.
  • FIG. 3 (d) is a depletion layer when and raising the collector voltage V CE while flowing a predetermined base current I B in the bipolar transistor of the semiconductor device 100 according to Embodiment 1 It is a figure which shows a mode that it expands.
  • FIG. 6 is a diagram for explaining the effect of the semiconductor device 100 according to the first embodiment.
  • 4 (a) is the voltage-current characteristics when is gradually increased collector voltage V CE under a stream of voltage-current characteristics (given to the bipolar transistor base current I B of the semiconductor device 100 according to Embodiment 1 ) is a diagram showing, FIG.
  • FIG. 4 (b) when is gradually increased collector voltage V CE while flowing a predetermined base current I B to the voltage-current characteristic (a bipolar transistor of a conventional semiconductor device 900 It is a figure which shows the voltage-current characteristic.
  • 6 is a view for explaining a manufacturing process of the semiconductor device 100 according to the first embodiment.
  • FIG. 5 (a) to 5 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • 6 is a view for explaining a manufacturing process of the semiconductor device 100 according to the first embodiment.
  • FIG. 6 (a) to 6 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • FIG. 6 is a view for explaining a manufacturing process of the semiconductor device 100 according to the first embodiment.
  • FIG. 7 (a) to 7 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • 6 is a view for explaining a manufacturing process of the semiconductor device 100 according to the first embodiment.
  • FIG. 8 (a) to 8 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • 6 is a cross-sectional view of a semiconductor device according to a modification (Modification 1) of Embodiment 1.
  • FIG. 9 (a) to 9 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • FIG. 9 (a) to 9 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • FIG 10 is a diagram for explaining an effect of the semiconductor device according to the modification (Modification 1) of Embodiment 1.
  • Figure 10 (a) ⁇ FIG 10 (d) is not high collector voltage V CE while flowing the base current I B to the bipolar transistor of a given semiconductor device according to a modification of Embodiment 1 (Modification 1) It is a figure which shows a mode that a depletion layer expands when it comes out.
  • 7 is a plan view of a semiconductor device 102 according to a modification (Modification 2) of Embodiment 1.
  • FIG. FIG. 11 is a diagram for explaining an effect of the semiconductor device 102 according to the modification (Modification 2) of the first embodiment.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a second embodiment.
  • 13 (a) to 13 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS. 2 (a) to 2 (d).
  • FIG. 6 is a cross-sectional view of a semiconductor device according to a third embodiment.
  • 14 (a) to 14 (d) are cross-sectional views corresponding to the cross-sectional views of FIGS.
  • FIG. 11 is a plan view of a conventional semiconductor device 900.
  • FIG. 18A is a cross-sectional view taken along line ⁇ - ⁇ ′ of FIG. 17
  • FIG. 18B is a cross-sectional view taken along line ⁇ - ⁇ ′ of FIG. 17
  • FIG. 18C is a cross-sectional view taken along line ⁇ - ⁇ ′ of FIG.
  • FIG. 18D is a cross-sectional view taken along the line ⁇ - ⁇ ′ of FIG.
  • a semiconductor device 100 according to Embodiment 1 includes an n ⁇ -type base layer 116 formed on the surface of the semiconductor substrate 100 and a predetermined surface area of the base layer 116, as shown in FIGS. in the p ++ type emitter region 118 formed by forming, in plan view in the region surrounding the emitter region 118 at the surface of the base layer 116, and formed by spaced apart the emitter region 118 p + -type A collector layer 120 and an n ++ -type base contact region 124 formed in a predetermined region surrounding the collector layer 120 when viewed in plan on the surface of the base layer 116 and spaced from the collector layer 120.
  • the semiconductor device includes a bipolar transistor that includes a base layer 116, an emitter region 118, and a collector layer 120.
  • the semiconductor substrate 110 is composed of an SOI substrate including an n + type support substrate 112, a buried oxide film 114, and an n ⁇ type semiconductor layer. Therefore, the bottom surface of the base layer 116 is in contact with the buried oxide film 114.
  • Base layer 116 is isolated from surrounding regions by a p ++ type semiconductor region (not shown) formed so as to reach buried oxide film 114 from the surface of the n ⁇ type semiconductor layer.
  • reference numeral 122 indicates a p ++ type collector contact region
  • reference numeral 126 indicates a protective insulating film
  • reference numeral 128 indicates a contact hole
  • reference numeral 130 indicates an emitter electrode
  • reference numeral 132 indicates A collector electrode is shown
  • reference numeral 134 denotes a base electrode.
  • the n + -type support substrate 112 has a thickness in the range of 100 ⁇ m to 400 ⁇ m, for example, and an impurity concentration in the range of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , for example.
  • the buried oxide film 114 has a thickness in the range of 1 ⁇ m to 10 ⁇ m, for example, and is made of silicon dioxide.
  • the n ⁇ type semiconductor layer has a depth in the range of 3 ⁇ m to 50 ⁇ m, for example, and an impurity concentration in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 , for example.
  • Base layer 116, n - has the same depth as type semiconductor layer, n - has the same impurity concentration type semiconductor layer.
  • the emitter region 118 has a depth in the range of 1 ⁇ m to 3 ⁇ m, for example, and an impurity concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • the collector layer 120 has the same depth as the base layer 116 and has an impurity concentration in the range of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , for example.
  • the collector contact region 122 has a depth in the range of 1 ⁇ m to 3 ⁇ m, for example, and an impurity concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • the base contact region 124 has a depth in the range of 1 ⁇ m to 3 ⁇ m, for example, and an impurity concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 , for example.
  • the width of the collector layer 120 is, for example, in the range of 2 ⁇ m to 5 ⁇ m.
  • the distance between the emitter layer 118 and the collector layer 120 is, for example, in the range of 5 ⁇ m to 15 ⁇ m.
  • the collector layer 120 has a depth that reaches the bottom surface of the base layer 116, and the circumferential direction of the collector layer 120 in plan view It has a predetermined gap D along.
  • the impurity concentration of the base layer 116 and the interval of the gap D are set so that the gap D is in a pinch-off state.
  • the gap D is formed on the side facing the base contact region 124 of the collector layer 120 when viewed in plan.
  • the collector voltage V CE when and raising the collector voltage V CE while flowing a predetermined base current I B to the bipolar transistor, the collector voltage V CE is a bipolar transistor rated now the collector current I C is interrupted before reaching the voltage (FIGS. 4 (a) and 4 (b) see.), thermal breakdown is less likely to occur than conventional.
  • the collector layer 120 since the collector layer 120 has a predetermined gap D along the circumferential direction of the collector layer 120 when viewed in plan, the collector voltage V CE is higher than the rated voltage. If it is within the range of less commonly used voltage, a predetermined clearance D is not the pinch-off state, so that the usual flow normally collector current I C.
  • the mask for forming the collector layer 120 can be manufactured only by changing from the conventional one, as in the inventions described in Patent Documents 1 and 2, the special device is used. No problem is required, and the process is complicated.
  • the depletion layer 136 that extends from the collector layer 120 toward the base layer 116 described above. always if a predetermined clearance D is a pinch-off state, when and raising the collector voltage V CE while flowing a predetermined base current I B, a collector before the collector voltage V CE reaches the rated voltage of the bipolar transistor a characteristic that a current I C is interrupted so realized.
  • the gap D is formed on the side facing the base contact region 124 of the collector layer 120 in a plan view, so that the base current I B (emitter region) The resistance of the portion through which the current flowing from 118 to the base contact region 124 flows can be reduced.
  • the semiconductor device 100 is a semiconductor device including a bipolar transistor, when and raising the collector voltage V CE while flowing a predetermined base current I B to the bipolar transistor, the collector voltage V CE Has a characteristic that the collector current I C is cut off before reaching the rated voltage of the bipolar transistor, and the semiconductor device is less susceptible to thermal breakdown than in the prior art.
  • the collector current I C before the collector voltage V CE reaches the rated voltage of the bipolar transistor when the collector voltage V CE is increased in a state where a predetermined base current IB is passed through the bipolar transistor, the collector current I C before the collector voltage V CE reaches the rated voltage of the bipolar transistor. “C is cut off” means that when the collector voltage V CE is increased in a state where a predetermined base current I B is passed through the bipolar transistor, the collector current I C is less than 1/10 (preferably less than 1/100). And more preferably less than 1/1000).
  • the semiconductor device 100 according to Embodiment 1 can be manufactured by the following manufacturing process, for example.
  • a mask M1 made of silicon dioxide is formed in a predetermined region on the surface of the semiconductor substrate 110, and p-type impurities are introduced and the introduced impurities are activated by using the mask M1 as a mask.
  • P + -type collector layer 120 is formed (see FIG. 5).
  • a mask M2 made of silicon dioxide is formed in a predetermined region of the surface of the semiconductor substrate 110, p-type impurities are introduced using the mask M2 as a mask, and the introduced impurities are activated. As a result, a p ++ type emitter region 118 and a p ++ type collector contact region 122 are formed (see FIG. 6).
  • a mask M3 made of silicon dioxide is formed in a predetermined region on the surface of the semiconductor substrate 110, and n-type impurities are introduced and the introduced impurities are activated using the mask M3 as a mask.
  • an n ++ type base contact region 124 is formed (see FIG. 7).
  • a protective insulating film 126 made of silicon dioxide is formed in a predetermined region of the surface of the semiconductor substrate 110, and a metal film is formed so as to cover the protective oxide film 126. Thereafter, an appropriate portion of the metal film is removed by etching to form the emitter electrode 130 on the emitter region 118 via the protective oxide film 126, and the collector electrode on the collector contact region 122 via the protective oxide film 126.
  • An electrode 132 is formed, and a base electrode 134 is formed over the base contact region 124 via a protective oxide film 126 (see FIG. 8).
  • the semiconductor device 100 according to the first embodiment can be manufactured.
  • the collector layer 120 has a depth that reaches the bottom surface of the base layer 116, but the present invention is not limited to this. As shown in FIG. 9, the collector layer 120 may have a depth that does not reach the bottom surface of the base layer 116. Such a semiconductor device is referred to as a semiconductor device according to the first modification.
  • the semiconductor device when and raising the collector voltage V CE while flowing a predetermined base current I B to the bipolar transistor, before the collector voltage V CE reaches the rated voltage of the bipolar transistor.
  • the impurity concentration of the base layer 116 and the collector layer 120 so that the depletion layer 136 extending from the bottom surface 121 of the collector layer 120 reaches the bottom surface of the base layer 116 (see FIGS. 10A to 10D).
  • the depth of is set.
  • the semiconductor device according to the first modification is different from the semiconductor device 100 according to the first embodiment in that the collector layer 120 has a depth that does not reach the bottom surface of the base layer 116. If between the emitter region 118 is predetermined collector voltage V CE is applied, a predetermined gap D as described above by the depletion layer 136 extending toward the collector layer 120 into the base layer 116 in addition to a pinch-off state, since the gap between the bottom surface of the bottom surface 121 and the base layer 116 of the collector layer 120 is pinched off, as in the case of the semiconductor device 100 according to embodiment 1, flow a predetermined base current I B to the bipolar transistor when and raising the collector voltage V CE, the collector voltage V CE reaches the rated voltage of the bipolar transistor in the state Now the collector current I C is interrupted before the thermal destruction occurs hardly semiconductor device than before.
  • the collector layer 120 does not have another gap other than the gap D along the circumferential direction of the collector layer 120 when seen in a plan view. It is not limited. As shown in FIG. 11, the collector layer 120 further includes a second gap D2 having a shorter interval than the gap D along the circumferential direction of the collector layer 120 when seen in a plan view. Also good.
  • a semiconductor device is referred to as a semiconductor device according to Modification 2.
  • the semiconductor device according to the second modification the collector layer 120, along the circumferential direction of the collector layer 120 in plan view, the second gap D 2 having a shorter interval than the interval of the gap D is different from the case of the semiconductor device 100 according to the first embodiment in that it has further when and raising the collector voltage V CE while flowing a predetermined base current I B to the bipolar transistor, a gap D is pinched off second gap D 2 from be a pinch-off state (FIG.
  • the semiconductor device according to the second embodiment basically has the same configuration as the semiconductor device 100 according to the first embodiment, but the configuration of the semiconductor substrate is different from that of the semiconductor device 100 according to the first embodiment. That is, in the semiconductor device according to the second embodiment, as shown in FIG. 13, the semiconductor substrate 210 includes an n + type support substrate 212 and a p + type buried layer 214 located on the support substrate 212. And the bottom surface of the base layer 216 is in contact with the buried layer 214.
  • the semiconductor device according to the second embodiment differs from the semiconductor device 100 according to the first embodiment in the configuration of the semiconductor substrate, but the collector layer 220 is the same as in the semiconductor device 100 according to the first embodiment.
  • the predetermined collector voltage V CE is applied between the emitter region 218 and the emitter region 218, the predetermined gap D is pinched off by the depletion layer 236 extending from the collector layer 220 toward the base layer 216.
  • the collector voltage V CE is the rated voltage of the bipolar transistor now the collector current I C is interrupted before is reached, the thermal breakdown occurs hardly semiconductor device than conventional
  • the semiconductor device according to the third embodiment basically has the same configuration as the semiconductor device 100 according to the first embodiment, but the configuration of the semiconductor substrate is different from that of the semiconductor device 100 according to the first embodiment. That is, in the semiconductor device according to the third embodiment, as illustrated in FIG. 14, the semiconductor substrate 310 has a p + -type support substrate 312 and the bottom surface of the base layer 316 is in contact with the support substrate 312. Have.
  • the configuration of the semiconductor substrate is different from that of the semiconductor device 100 according to the first embodiment, but the collector layer 320 is the same as in the semiconductor device 100 according to the first embodiment.
  • the predetermined collector voltage V CE is applied between the emitter region 318 and the emitter region 318, the predetermined gap D is pinched off by the depletion layer 336 extending from the collector layer 320 toward the base layer 316.
  • the collector voltage V CE is the rated voltage of the bipolar transistor now the collector current I C is interrupted before is reached, the thermal breakdown occurs hardly semiconductor device than conventional
  • the present invention has been described using a semiconductor device in which the first conductivity type is n-type and the second conductivity type is p-type.
  • the present invention is not limited to this. Absent.
  • the present invention is also applicable to a semiconductor device in which the first conductivity type is p-type and the second conductivity type is n-type.
  • the semiconductor device configured as described above when and raising the collector voltage V CE while flowing a predetermined base current I B to the bipolar transistor, the collector voltage V CE is but realizes the characteristics of the collector current I C is interrupted before reaching the rated voltage of the bipolar transistor, the present invention is not limited thereto.
  • the collector current I C before the collector voltage V CE reaches the rated voltage of the bipolar transistor If it is a semiconductor device having the characteristic that is interrupted, it will be a semiconductor device that is less susceptible to thermal breakdown than in the past.
  • a semiconductor device for example, a semiconductor device in which the gap D is deleted from the semiconductor device according to Modification 1, that is, a collector layer having a depth that does not reach the bottom surface of the base layer and having no gap D
  • the semiconductor device provided with can be illustrated (see FIG. 15).
  • Such a semiconductor substrate is referred to as a semiconductor device according to Modification 3.
  • the semiconductor device when a predetermined collector voltage V CE is applied between the collector layer 120 and the emitter region 118, the bottom surface 121 of the collector layer 120 is changed to the bottom surface of the base layer 116.
  • the gap between the bottom surface 121 of the collector layer 120 and the bottom surface of the base layer 116 is pinched off by the depletion layer 136 that extends toward the bottom, so that the bipolar transistor is the same as in the semiconductor device 100 according to the first embodiment.
  • the collector voltage V CE is increased in a state where a predetermined base current I B is supplied to the collector current, the collector current I C is cut off before the collector voltage V CE reaches the rated voltage of the bipolar transistor,
  • the semiconductor device is less susceptible to thermal breakdown than before.

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Abstract

ベース層１１６と、ベース層の表面所定領域に形成されてなるエミッタ領域１１８と、エミッタ領域を取り囲む領域に形成されてなるコレクタ層１２０と、コレクタ層を取り囲む領域の所定領域に形成されてなるベースコンタクト領域１２４とを備え、ベース層、エミッタ領域及びコレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、コレクタ層は、ベース層の底面近傍に達する深さを有し、かつ、コレクタ層の周方向に沿った所定の隙間Ｄを有する半導体装置１００。　本発明の半導体装置１００によれば、所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層からベース層に向かって伸張する空乏層によって隙間Ｄがピンチオフ状態となる結果、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも、熱破壊が起こり難くなる。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、バイポーラトランジスタからなるパワー素子と、各種論理素子やメモリー素子などの非パワー素子とを備える半導体装置が知られている（例えば、特許文献１及び２参照。）。従来の半導体装置９００は、図１７及び図１８に示すように、半導体基板９１０の表面に形成されてなるｎ－型のベース層９１６と、ベース層９１６の表面所定領域に形成されてなるｐ＋＋型のエミッタ領域９１８と、ベース層９１６の表面において平面的に見てエミッタ領域９１８を取り囲む領域に、かつ、エミッタ領域９１８と離間して形成されてなるｐ＋型のコレクタ層９２０と、ベース層９１６の表面において平面的に見てコレクタ層９２０を取り囲む領域の所定領域に、かつ、コレクタ層９２０と離間して形成されてなるｎ＋＋型のベースコンタクト領域９２４とを備える。従来の半導体装置９００においては、ベース層９１６、エミッタ領域９１８及びコレクタ層９２０によりバイポーラトランジスタが構成されている。
　半導体基板９１０は、ｎ＋型の支持基板９１２、埋め込み酸化膜９１４及びｎ－型半導体層からなるＳＯＩ（Silicon On Insulator）基板からなる。ベース層９１６は、ｎ－型半導体層の表面から埋め込み酸化膜９１４に達するように形成されたｐ＋＋型半導体領域（図示せず）によって周りの領域から素子分離されている。なお、図１７及び図１８中、符号９２２はｐ＋＋型のコレクタコンタクト領域を示し、符号９２６は保護絶縁膜を示し、符号９２８はコンタクトホールを示し、符号９３０はエミッタ電極を示し、符号９３２はコレクタ電極を示し、符号９３４はベース電極を示す。
特開２００９－０１００８７号公報 特開２００８－３１１４１０号公報
　しかしながら、従来の半導体装置９００においては、バイポーラトランジスタの下層に、シリコンなどの半導体材料よりも熱伝導性の低い埋め込み酸化膜９１４が存在するため、電力（電圧×電流）の最大定格を超えた領域で使用した場合には、熱破壊を起こし易い。このため、従来の半導体装置９００においては、放熱性を高めるための様々な工夫が行われているが、特殊な材料が必要であったり、工程が複雑になったりするという問題があった。なお、このような問題は、埋め込み酸化膜上にｎ－型のベース層を有するＳＯＩ基板を用いた場合だけに存在する問題ではなく、ｐ＋型埋め込み層上にｎ－型のベース層を有する半導体基体を用いた場合や、ｐ＋型半導体基板上にｎ－型のベース層を有する半導体基板を用いた場合にも存在する問題である。また、埋め込み酸化膜上にｐ－型のベース層を有するＳＯＩ基板を用いた場合、ｎ＋型埋め込み層上にｐ－型のベース層を有する半導体基体を用いた場合、及び、ｎ＋型半導体基板上にｐ－型のベース層を有する半導体基板を用いた場合にも存在する問題である。
　そこで、本発明は、これらの問題を解決するためになされたもので、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こさずに、熱破壊を起こし難い半導体装置を提供することを目的とする。
［１］本発明の半導体装置は、半導体基板の表面に形成されてなる第１導電型のベース層（ｎ－型ベース層）と、前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域（ｐ＋＋型エミッタ領域）と、前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層（ｐ＋型コレクタ層）と、前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域（ｎ＋＋型ベースコンタクト領域）とを備え、前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有することを特徴とする。
［２］本発明の半導体装置においては、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記隙間Ｄがピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Ｄの間隔が設定されていることが好ましい。
［３］本発明の半導体装置においては、前記コレクタ層は、前記ベース層の底面に達する深さを有することが好ましい。
［４］本発明の半導体装置においては、前記コレクタ層は、前記ベース層の底面に達しない深さを有し、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることが好ましい。
［５］本発明の半導体装置においては、前記隙間Ｄは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることが好ましい。
［６］本発明の半導体装置においては、前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有することが好ましい。
［７］本発明の半導体装置においては、前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、前記ベース層の底面は、前記埋め込み酸化膜に接していることが好ましい。
［８］本発明の半導体装置においては、前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、前記ベース層の底面は、前記第２導電型埋め込み層に接していることが好ましい。
［９］本発明の半導体装置においては、前記半導体基板は、第２導電型の支持基板を有し、前記ベース層の底面は、前記支持基板に接していることが好ましい。
［１０］本発明の半導体装置は、半導体基板の表面に形成されてなる第１導電型のベース層と、前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、前記コレクタ層は、前記ベース層の底面に達しない深さを有し、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
［１１］本発明の半導体装置は、バイポーラトランジスタを含む半導体装置であって、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記コレクタ電流ＩＣが流れなくなることを特徴とする。
　本発明の半導体装置（請求項１）によれば、エミッタ領域を取り囲む領域に形成されてなるコレクタ層が、素子分離層の底面近傍に達する深さを有し、かつ、平面的に見てコレクタ層の周方向に沿った所定の隙間Ｄを有することから（図１及び図２（ｃ）参照。）、コレクタ層とエミッタ領域との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層からベース層に向かって伸張する空乏層によって上記した所定の隙間Ｄがピンチオフ状態となる（図３（ａ）～図３（ｄ）参照。）。その結果、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり（図４（ａ）及び図４（ｂ）参照。）、従来よりも、熱破壊が起こり難くなる。また、本発明の半導体装置（請求項１）は、コレクタ層を形成する際のマスクを従来のものから変更するだけで製造できることから、特許文献１及び２に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
　本発明の半導体装置（請求項１０）によれば、エミッタ領域を取り囲む領域に形成されてなるコレクタ層が、ベース層の底面近傍に達する深さを有し、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に、コレクタ層の底面から伸張する空乏層がベース層の底面に到達するように、ベース層の不純物濃度及びコレクタ層の深さが設定されていることから（図１５及び図１６参照。）、コレクタ層とエミッタ領域との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層の底面からベース層の底面に向かって伸張する空乏層によって、コレクタ層の底面とベース層の底面との間の隙間がピンチオフ状態となる（図１６（ａ）～図１６（ｄ）参照。）。その結果、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり（図４（ａ）及び図４（ｂ）参照。）、従来よりも、熱破壊が起こり難くなる。また、本発明の半導体装置（請求項１１）は、コレクタ層の深さを従来よりも浅くするだけで製造できることから、特許文献１及び２に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
　本発明の半導体装置（請求項１１）によれば、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが流れなくなることから（図４（ａ）及び図４（ｂ）参照。）、従来よりも、熱破壊が起こり難くなる。
実施形態１に係る半導体装置１００の平面図である。 実施形態１に係る半導体装置１００の断面図である。図２（ａ）は図１のα－α’断面図であり、図２（ｂ）は図１のβ－β’断面図であり、図２（ｃ）は図１のγ－γ’断面図であり、図２（ｄ）は図１のδ－δ’断面図である。 実施形態１に係る半導体装置１００の効果を説明するために示す図である。図３（ａ）～図３（ｄ）は実施形態１に係る半導体装置１００のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。 実施形態１に係る半導体装置１００の効果を説明するために示す図である。図４（ａ）は実施形態１に係る半導体装置１００の電圧電流特性（バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを徐々に高くしていったときの電圧電流特性）を示す図であり、図４（ｂ）は従来の半導体装置９００の電圧電流特性（バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを徐々に高くしていったときの電圧電流特性）を示す図である。 実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図５（ａ）～図５（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図６（ａ）～図６（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図７（ａ）～図７（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図８（ａ）～図８（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 実施形態１の変形例（変形例１）に係る半導体装置の断面図である。図９（ａ）～図９（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 実施形態１の変形例（変形例１）に係る半導体装置の効果を説明するために示す図である。図１０（ａ）～図１０（ｄ）は実施形態１の変形例（変形例１）に係る半導体装置のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。 実施形態１の変形例（変形例２）に係る半導体装置１０２の平面図である。 実施形態１の変形例（変形例２）に係る半導体装置１０２の効果を説明するために示す図である。図１２（ａ）～図１２（ｄ）は実施形態１の変形例（変形例２）に係る半導体装置１０２のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。 実施形態２に係る半導体装置の断面図である。図１３（ａ）～図１３（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 実施形態３に係る半導体装置の断面図である。図１４（ａ）～図１４（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 本発明の変形例（変形例３）に係る半導体装置の断面図である。図１５（ａ）～図１５（ｄ）は図２（ａ）～図２（ｄ）の各断面図に対応する各断面図である。 本発明の変形例（変形例３）に係る半導体装置の効果を説明するために示す図である。図１６（ａ）～図１６（ｄ）は本発明の変形例（変形例３）に係る半導体装置のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。 従来の半導体装置９００の平面図である。 従来の半導体装置９００の断面図である。図１８（ａ）は図１７のα－α’断面図であり、図１８（ｂ）は図１７のβ－β’断面図であり、図１８（ｃ）は図１７のγ－γ’断面図であり、図１８（ｄ）は図１７のδ－δ’断面図である。
［実施形態１］
　以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
１．半導体装置の構成
　実施形態１に係る半導体装置１００は、図１及び図２に示すように、半導体基板１００の表面に形成されてなるｎ－型のベース層１１６と、ベース層１１６の表面所定領域に形成されてなるｐ＋＋型のエミッタ領域１１８と、ベース層１１６の表面において平面的に見てエミッタ領域１１８を取り囲む領域に、かつ、エミッタ領域１１８と離間して形成されてなるｐ＋型のコレクタ層１２０と、ベース層１１６の表面において平面的に見てコレクタ層１２０を取り囲む領域の所定領域に、かつ、コレクタ層１２０と離間して形成されてなるｎ＋＋型のベースコンタクト領域１２４とを備え、ベース層１１６、エミッタ領域１１８及びコレクタ層１２０によりバイポーラトランジスタが構成されてなる半導体装置である。
　半導体基板１１０は、ｎ＋型の支持基板１１２、埋め込み酸化膜１１４及びｎ－型半導体層からなるＳＯＩ基板からなる。従って、ベース層１１６の底面は、埋め込み酸化膜１１４に接している。ベース層１１６は、ｎ－型半導体層の表面から埋め込み酸化膜１１４に達するように形成されたｐ＋＋型半導体領域（図示せず）によって周りの領域から素子分離されている。なお、図１及び図２中、符号１２２はｐ＋＋型のコレクタコンタクト領域を示し、符号１２６は保護絶縁膜を示し、符号１２８はコンタクトホールを示し、符号１３０はエミッタ電極を示し、符号１３２はコレクタ電極を示し、符号１３４はベース電極を示す。
　ｎ＋型の支持基板１１２は、厚さが例えば１００μｍ～４００μｍの範囲内にあり、不純物濃度が例えば１×１０１６ｃｍ－３～１×１０１８ｃｍ－３の範囲内にある。埋め込み酸化膜１１４は、厚さが例えば１μｍ～１０μｍの範囲内にあり、二酸化珪素からなる。ｎ－型半導体層は、深さが例えば３μｍ～５０μｍの範囲内にあり、不純物濃度が例えば１×１０１５ｃｍ－３～１×１０１６ｃｍ－３の範囲内にある。ベース層１１６は、ｎ－型半導体層と同じ深さを有し、ｎ－型半導体層と同じ不純物濃度を有する。エミッタ領域１１８は、深さが例えば１μｍ～３μｍの範囲内にあり、不純物濃度が例えば１×１０１８ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。コレクタ層１２０は、ベース層１１６と同じ深さを有し、不純物濃度が例えば１×１０１６ｃｍ－３～１×１０１８ｃｍ－３の範囲内にある。コレクタコンタクト領域１２２は、深さが例えば１μｍ～３μｍの範囲内にあり、不純物濃度が例えば１×１０１８ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。ベースコンタクト領域１２４は、深さが例えば１μｍ～３μｍの範囲内にあり、不純物濃度が例えば１×１０１８ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。コレクタ層１２０の幅は、例えば２μｍ～５μｍの範囲内にある。エミッタ層１１８とコレクタ層１２０との間隔は、例えば５μｍ～１５μｍの範囲内にある。
　上記のように構成された、実施形態１に係る半導体装置１００においては、コレクタ層１２０は、ベース層１１６の底面に達する深さを有し、かつ、平面的に見てコレクタ層１２０の周方向に沿った所定の隙間Ｄを有することを特徴としている。
　実施形態１に係る半導体装置１００においては、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に隙間Ｄがピンチオフ状態となるように、ベース層１１６の不純物濃度及び隙間Ｄの間隔が設定されている。
　実施形態１に係る半導体装置１００においては、隙間Ｄは、平面的に見てコレクタ層１２０のベースコンタクト領域１２４に対向する辺に形成されている。
２．半導体装置の効果
　上記のように構成された、実施形態１に係る半導体装置１００においては、コレクタ層１２０とエミッタ領域１１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層１２０からベース層１１６に向かって伸張する空乏層１３６によって上記した所定の隙間Ｄがピンチオフ状態となる（図３（ａ）～図３（ｄ）参照。）。
　その結果、実施形態１に係る半導体装置１００によれば、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり（図４（ａ）及び図４（ｂ）参照。）、従来よりも熱破壊が起こり難くなる。なお、実施形態１に係る半導体装置１００においては、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿った所定の隙間Ｄを有することから、コレクタ電圧ＶＣＥが定格電圧よりも低い通常使用電圧の範囲内である場合には、所定の隙間Ｄがピンチオフ状態とはならず、通常通り正常にコレクタ電流ＩＣが流れることとなる。
　また、実施形態１に係る半導体装置１００によれば、コレクタ層１２０を形成する際のマスクを従来のものから変更するだけで製造できることから、特許文献１及び２に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
　また、実施形態１に係る半導体装置１００によれば、コレクタ層１２０がベース層１１６の底面に達する深さを有することから、コレクタ層１２０からベース層１１６に向かって伸張する空乏層１３６によって上記した所定の隙間Ｄがピンチオフ状態となれば必ず、所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性が実現するようになる。
　また、実施形態１に係る半導体装置１００によれば、隙間Ｄが、平面的に見てコレクタ層１２０のベースコンタクト領域１２４に対向する辺に形成されていることから、ベース電流ＩＢ（エミッタ領域１１８からベースコンタクト領域１２４に流れる電流）が流れる部分の抵抗を低くすることができる。
　実施形態１に係る半導体装置１００は、バイポーラトランジスタを含む半導体装置であって、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を有し、従来よりも熱破壊が起こり難い半導体装置となる。
　なお、この場合において、、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるとは、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電流ＩＣが１／１０未満（好ましくは１／１００未満、さらに好ましくは１／１０００未満）になるということである。
３．半導体装置の製造方法
　実施形態１に係る半導体装置１００は、例えば以下のような製造工程により製造することができる。
（１）ベース層の形成
　ｎ＋型の支持基板１１２、埋め込み酸化膜１１４及びｎ－型半導体層からなるＳＯＩ基板におけるｎ－型半導体層の表面から、埋め込み酸化膜１１４に達するように素子分離用のｐ＋＋型半導体領域を形成することにより、周りの領域から素子分離されたｎ－型のベース層１１６（図示せず。）を形成する。
（２）コレクタ層の形成
　次に、半導体基板１１０の表面所定領域に二酸化珪素からなるマスクＭ１を形成し、当該マスクＭ１をマスクとしてｐ型不純物を導入するとともに導入した不純物を活性化することにより、ｐ＋型のコレクタ層１２０を形成する（図５参照。）。
（３）エミッタ領域及びコレクタコンタクト領域の形成
　次に、半導体基板１１０の表面所定領域に二酸化珪素からなるマスクＭ２を形成し、当該マスクＭ２をマスクとしてｐ型不純物を導入するとともに導入した不純物を活性化することにより、ｐ＋＋型のエミッタ領域１１８及びｐ＋＋型のコレクタコンタクト領域１２２を形成する（図６参照。）。
（４）ベースコンタクト領域の形成
　次に、半導体基板１１０の表面所定領域に二酸化珪素からなるマスクＭ３を形成し、当該マスクＭ３をマスクとしてｎ型不純物を導入するとともに導入した不純物を活性化することにより、ｎ＋＋型のベースコンタクト領域１２４を形成する（図７参照。）。
（５）電極の形成
　次に、半導体基板１１０の表面所定領域に二酸化珪素からなる保護絶縁膜１２６を形成するとともに、当該保護酸化膜１２６を覆うように金属膜を形成する。その後、当該金属膜のうち適宜の部分をエッチング除去することにより、エミッタ領域１１８上に保護酸化膜１２６を介してエミッタ電極１３０を形成し、コレクタコンタクト領域１２２上に保護酸化膜１２６を介してコレクタ電極１３２を形成し、ベースコンタクト領域１２４上に保護酸化膜１２６を介してベース電極１３４を形成する（図８参照。）。
　以上のようにして、実施形態１に係る半導体装置１００を製造することができる。
［変形例１］
　実施形態１に係る半導体装置１００においては、コレクタ層１２０がベース層１１６の底面に達する深さを有しているが、本発明はこれに限定されるものではない。図９に示すように、コレクタ層１２０がベース層１１６の底面に達しない深さを有してもよい。このような半導体装置を変形例１に係る半導体装置ということにする。
　変形例１に係る半導体装置においては、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に、コレクタ層１２０の底面１２１から伸張する空乏層１３６がベース層１１６の底面に到達するように（図１０（ａ）～図１０（ｄ）参照。）、ベース層１１６の不純物濃度及びコレクタ層１２０の深さが設定されている。
　このように、変形例１に係る半導体装置は、コレクタ層１２０がベース層１１６の底面に達しない深さを有する点で実施形態１に係る半導体装置１００の場合とは異なるが、コレクタ層１２０とエミッタ領域１１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層１２０からベース層１１６に向かって伸張する空乏層１３６によって上記した所定の隙間Ｄがピンチオフ状態となるに加えて、コレクタ層１２０の底面１２１とベース層１１６の底面との間の隙間がピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
［変形例２］
　実施形態１に係る半導体装置１００においては、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿って隙間Ｄ以外の別の隙間を有しないものであるが、本発明はこれに限定されるものではない。図１１に示すように、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿って、隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有するものであってもよい。このような半導体装置を変形例２に係る半導体装置ということにする。　
　このように、変形例２に係る半導体装置は、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿って、隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有する点で実施形態１に係る半導体装置１００の場合とは異なるが、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、隙間Ｄがピンチオフ状態になる前に第２の隙間Ｄ２がピンチオフ状態となることから（図１２（ａ）～図１２（ｄ）参照。）、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
［実施形態２］
　実施形態２に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、半導体基板の構成が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態２に係る半導体装置においては、図１３に示すように、半導体基板２１０が、ｎ＋型の支持基板２１２と、当該支持基板２１２上に位置するｐ＋型の埋め込み層２１４とを有し、ベース層２１６の底面が埋め込み層２１４に接している構成を有する。
　このように、実施形態２に係る半導体装置は、半導体基板の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、コレクタ層２２０とエミッタ領域２１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層２２０からベース層２１６に向かって伸張する空乏層２３６によって上記した所定の隙間Ｄがピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
［実施形態３］
　実施形態３に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、半導体基板の構成が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態３に係る半導体装置においては、図１４に示すように、半導体基板３１０が、ｐ＋型の支持基板３１２を有し、ベース層３１６の底面が支持基板３１２に接している構成を有する。
　このように、実施形態３に係る半導体装置は、半導体基板の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、コレクタ層３２０とエミッタ領域３１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層３２０からベース層３１６に向かって伸張する空乏層３３６によって上記した所定の隙間Ｄがピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした半導体装置を用いて本発明を説明したが、本発明はこれに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型とした半導体装置にも適用可能である。
（２）上記各実施形態においては、上記のように構成された半導体装置により、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を実現しているが、本発明はこれに限定されるものではない。どのような構成であっても、所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を有する半導体装置であれば、従来よりも熱破壊が起こり難い半導体装置となる。
　そのような半導体装置としては、例えば、変形例１に係る半導体装置から隙間Ｄを削除した半導体装置、すなわち、ベース層の底面に達しない深さを有し、かつ、隙間Ｄを有しないコレクタ層を備えた半導体装置を例示することができる（図１５参照。）。このような半導体基板を変形例３に係る半導体装置ということにする。
　変形例３に係る半導体装置においては、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に、コレクタ層１２０の底面１２１から伸張する空乏層１３６がベース層１１６の底面に到達するように（図１６（ａ）～図１６（ｄ）参照。）、ベース層１１６の不純物濃度及びコレクタ層１２０の深さが設定されている。
　このため、変形例３に係る半導体装置によれば、コレクタ層１２０とエミッタ領域１１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層１２０の底面１２１からベース層１１６の底面に向かって伸張する空乏層１３６によって、コレクタ層１２０の底面１２１とベース層１１６の底面との間の隙間がピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
［３］すなわち、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にエミッタ領域とベースコンタクト領域との間の電流経路が遮断されるような構成を有する半導体装置であれば、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を実現でき、従来よりも熱破壊が起こり難い半導体装置となる。
　１００，１０２，９００…半導体装置、１１０，２１０，３１０，９１０…半導体基板、１１２，２１２，３１２，９１２…支持基板、１１４，９１４…埋め込み酸化膜、１１６，２１６，３１６，９１６…ベース層、１１８，２１８，３１８，９１８…エミッタ領域、１２０，２２０，３２０，９２０…コレクタ層、１２１…コレクタ層の底面、１２２，２２２，３２２，９２２…コレクタコンタクト領域、１２４，２２４，３２４，９２４…ベースコンタクト領域、１２６，２２６，３２６，９２６…保護絶縁膜、１２８，２２８，３２８，９２８…コンタクトホール、１３０，２３０，３３０，９３０…エミッタ電極、１３２，２３２，３２２，９３２…コレクタ電極、１３４，２３４，３３４，９３４…ベース電極、１３６…空乏層、２１４…（ｐ＋型の）埋め込み層

Claims (11)

  1. 　半導体基板の表面に形成されてなる第１導電型のベース層と、
    　前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
    　前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
    　前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
    　前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
    　前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有することを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを増加させていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記隙間がピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Ｄの間隔が設定されていることを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記コレクタ層は、前記ベース層の底面に達する深さを有することを特徴とする半導体装置。
  4. 　請求項１又は２に記載の半導体装置において、
    　前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
    　前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
  5. 　請求項１～４のいずれかに記載の半導体装置において、
    　前記隙間Ｄは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることを特徴とする半導体装置。
  6. 　請求項１～５のいずれかに記載の半導体装置において、
    　前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有することを特徴とする半導体装置。
  7. 　請求項１～６のいずれかに記載の半導体装置において、
    　前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、
    　前記ベース層の底面は、前記埋め込み酸化膜に接していることを特徴とする半導体装置。
  8. 　請求項１～６のいずれかに記載の半導体装置において、
    　前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、
    　前記ベース層の底面は、前記第２導電型埋め込み層に接していることを特徴とする半導体装置。
  9. 　請求項１～６のいずれかに記載の半導体装置において、
    　前記半導体基板は、第２導電型の支持基板を有し、
    　前記ベース層の底面は、前記支持基板に接していることを特徴とする半導体装置。
  10. 　半導体基板の表面に形成されてなる第１導電型のベース層と、
    　前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
    　前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
    　前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
    　前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
    　前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
    　前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
  11. 　バイポーラトランジスタを含む半導体装置であって、
    　前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記コレクタ電流ＩＣが流れなくなることを特徴とする半導体装置。
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