JPWO2017110006A1 - 半導体装置 - Google Patents
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Abstract
ベース層116と、ベース層の表面所定領域に形成されてなるエミッタ領域118と、エミッタ領域を取り囲む領域に形成されてなるコレクタ層120と、コレクタ層を取り囲む領域の所定領域に形成されてなるベースコンタクト領域124とを備え、ベース層、エミッタ領域及びコレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、コレクタ層は、ベース層の底面近傍に達する深さを有し、かつ、コレクタ層の周方向に沿った所定の隙間Dを有する半導体装置100。本発明の半導体装置100によれば、所定のコレクタ電圧VCEが印加されると、コレクタ層からベース層に向かって伸張する空乏層によって隙間Dがピンチオフ状態となる結果、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり、従来よりも、熱破壊が起こり難くなる。
Description
本発明は、半導体装置に関する。
従来、バイポーラトランジスタからなるパワー素子と、各種論理素子やメモリー素子などの非パワー素子とを備える半導体装置が知られている(例えば、特許文献1及び2参照。)。従来の半導体装置900は、図17及び図18に示すように、半導体基板910の表面に形成されてなるn−型のベース層916と、ベース層916の表面所定領域に形成されてなるp++型のエミッタ領域918と、ベース層916の表面において平面的に見てエミッタ領域918を取り囲む領域に、かつ、エミッタ領域918と離間して形成されてなるp+型のコレクタ層920と、ベース層916の表面において平面的に見てコレクタ層920を取り囲む領域の所定領域に、かつ、コレクタ層920と離間して形成されてなるn++型のベースコンタクト領域924とを備える。従来の半導体装置900においては、ベース層916、エミッタ領域918及びコレクタ層920によりバイポーラトランジスタが構成されている。
半導体基板910は、n+型の支持基板912、埋め込み酸化膜914及びn−型半導体層からなるSOI(Silicon On Insulator)基板からなる。ベース層916は、n−型半導体層の表面から埋め込み酸化膜914に達するように形成されたp++型半導体領域(図示せず)によって周りの領域から素子分離されている。なお、図17及び図18中、符号922はp++型のコレクタコンタクト領域を示し、符号926は保護絶縁膜を示し、符号928はコンタクトホールを示し、符号930はエミッタ電極を示し、符号932はコレクタ電極を示し、符号934はベース電極を示す。
しかしながら、従来の半導体装置900においては、バイポーラトランジスタの下層に、シリコンなどの半導体材料よりも熱伝導性の低い埋め込み酸化膜914が存在するため、電力(電圧×電流)の最大定格を超えた領域で使用した場合には、熱破壊を起こし易い。このため、従来の半導体装置900においては、放熱性を高めるための様々な工夫が行われているが、特殊な材料が必要であったり、工程が複雑になったりするという問題があった。なお、このような問題は、埋め込み酸化膜上にn−型のベース層を有するSOI基板を用いた場合だけに存在する問題ではなく、p+型埋め込み層上にn−型のベース層を有する半導体基体を用いた場合や、p+型半導体基板上にn−型のベース層を有する半導体基板を用いた場合にも存在する問題である。また、埋め込み酸化膜上にp−型のベース層を有するSOI基板を用いた場合、n+型埋め込み層上にp−型のベース層を有する半導体基体を用いた場合、及び、n+型半導体基板上にp−型のベース層を有する半導体基板を用いた場合にも存在する問題である。
そこで、本発明は、これらの問題を解決するためになされたもので、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こさずに、熱破壊を起こし難い半導体装置を提供することを目的とする。
[1]本発明の半導体装置は、半導体基板の表面に形成されてなる第1導電型のベース層(n−型ベース層)と、前記ベース層の表面所定領域に形成されてなる第2導電型のエミッタ領域(p++型エミッタ領域)と、前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第2導電型のコレクタ層(p+型コレクタ層)と、前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第1導電型のベースコンタクト領域(n++型ベースコンタクト領域)とを備え、前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Dを有することを特徴とする。
[2]本発明の半導体装置においては、前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に前記隙間Dがピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Dの間隔が設定されていることが好ましい。
[3]本発明の半導体装置においては、前記コレクタ層は、前記ベース層の底面に達する深さを有することが好ましい。
[4]本発明の半導体装置においては、前記コレクタ層は、前記ベース層の底面に達しない深さを有し、前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることが好ましい。
[5]本発明の半導体装置においては、前記隙間Dは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることが好ましい。
[6]本発明の半導体装置においては、前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Dの間隔よりも短い間隔を有する第2の隙間D2をさらに有することが好ましい。
[7]本発明の半導体装置においては、前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、前記ベース層の底面は、前記埋め込み酸化膜に接していることが好ましい。
[8]本発明の半導体装置においては、前記半導体基板は、支持基板と、当該支持基板上に位置する第2導電型埋め込み層とを有し、前記ベース層の底面は、前記第2導電型埋め込み層に接していることが好ましい。
[9]本発明の半導体装置においては、前記半導体基板は、第2導電型の支持基板を有し、前記ベース層の底面は、前記支持基板に接していることが好ましい。
[10]本発明の半導体装置は、半導体基板の表面に形成されてなる第1導電型のベース層と、前記ベース層の表面所定領域に形成されてなる第2導電型のエミッタ領域と、前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第2導電型のコレクタ層と、前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第1導電型のベースコンタクト領域とを備え、前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、前記コレクタ層は、前記ベース層の底面に達しない深さを有し、前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
[11]本発明の半導体装置は、バイポーラトランジスタを含む半導体装置であって、前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に前記コレクタ電流ICが流れなくなることを特徴とする。
本発明の半導体装置(請求項1)によれば、エミッタ領域を取り囲む領域に形成されてなるコレクタ層が、素子分離層の底面近傍に達する深さを有し、かつ、平面的に見てコレクタ層の周方向に沿った所定の隙間Dを有することから(図1及び図2(c)参照。)、コレクタ層とエミッタ領域との間に所定のコレクタ電圧VCEが印加されると、コレクタ層からベース層に向かって伸張する空乏層によって上記した所定の隙間Dがピンチオフ状態となる(図3(a)〜図3(d)参照。)。その結果、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり(図4(a)及び図4(b)参照。)、従来よりも、熱破壊が起こり難くなる。また、本発明の半導体装置(請求項1)は、コレクタ層を形成する際のマスクを従来のものから変更するだけで製造できることから、特許文献1及び2に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
本発明の半導体装置(請求項10)によれば、エミッタ領域を取り囲む領域に形成されてなるコレクタ層が、ベース層の底面近傍に達する深さを有し、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前に、コレクタ層の底面から伸張する空乏層がベース層の底面に到達するように、ベース層の不純物濃度及びコレクタ層の深さが設定されていることから(図15及び図16参照。)、コレクタ層とエミッタ領域との間に所定のコレクタ電圧VCEが印加されると、コレクタ層の底面からベース層の底面に向かって伸張する空乏層によって、コレクタ層の底面とベース層の底面との間の隙間がピンチオフ状態となる(図16(a)〜図16(d)参照。)。その結果、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり(図4(a)及び図4(b)参照。)、従来よりも、熱破壊が起こり難くなる。また、本発明の半導体装置(請求項11)は、コレクタ層の深さを従来よりも浅くするだけで製造できることから、特許文献1及び2に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
本発明の半導体装置(請求項11)によれば、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが流れなくなることから(図4(a)及び図4(b)参照。)、従来よりも、熱破壊が起こり難くなる。
[実施形態1]
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
1.半導体装置の構成
実施形態1に係る半導体装置100は、図1及び図2に示すように、半導体基板100の表面に形成されてなるn−型のベース層116と、ベース層116の表面所定領域に形成されてなるp++型のエミッタ領域118と、ベース層116の表面において平面的に見てエミッタ領域118を取り囲む領域に、かつ、エミッタ領域118と離間して形成されてなるp+型のコレクタ層120と、ベース層116の表面において平面的に見てコレクタ層120を取り囲む領域の所定領域に、かつ、コレクタ層120と離間して形成されてなるn++型のベースコンタクト領域124とを備え、ベース層116、エミッタ領域118及びコレクタ層120によりバイポーラトランジスタが構成されてなる半導体装置である。
実施形態1に係る半導体装置100は、図1及び図2に示すように、半導体基板100の表面に形成されてなるn−型のベース層116と、ベース層116の表面所定領域に形成されてなるp++型のエミッタ領域118と、ベース層116の表面において平面的に見てエミッタ領域118を取り囲む領域に、かつ、エミッタ領域118と離間して形成されてなるp+型のコレクタ層120と、ベース層116の表面において平面的に見てコレクタ層120を取り囲む領域の所定領域に、かつ、コレクタ層120と離間して形成されてなるn++型のベースコンタクト領域124とを備え、ベース層116、エミッタ領域118及びコレクタ層120によりバイポーラトランジスタが構成されてなる半導体装置である。
半導体基板110は、n+型の支持基板112、埋め込み酸化膜114及びn−型半導体層からなるSOI基板からなる。従って、ベース層116の底面は、埋め込み酸化膜114に接している。ベース層116は、n−型半導体層の表面から埋め込み酸化膜114に達するように形成されたp++型半導体領域(図示せず)によって周りの領域から素子分離されている。なお、図1及び図2中、符号122はp++型のコレクタコンタクト領域を示し、符号126は保護絶縁膜を示し、符号128はコンタクトホールを示し、符号130はエミッタ電極を示し、符号132はコレクタ電極を示し、符号134はベース電極を示す。
n+型の支持基板112は、厚さが例えば100μm〜400μmの範囲内にあり、不純物濃度が例えば1×1016cm−3〜1×1018cm−3の範囲内にある。埋め込み酸化膜114は、厚さが例えば1μm〜10μmの範囲内にあり、二酸化珪素からなる。n−型半導体層は、深さが例えば3μm〜50μmの範囲内にあり、不純物濃度が例えば1×1015cm−3〜1×1016cm−3の範囲内にある。ベース層116は、n−型半導体層と同じ深さを有し、n−型半導体層と同じ不純物濃度を有する。エミッタ領域118は、深さが例えば1μm〜3μmの範囲内にあり、不純物濃度が例えば1×1018cm−3〜1×1020cm−3の範囲内にある。コレクタ層120は、ベース層116と同じ深さを有し、不純物濃度が例えば1×1016cm−3〜1×1018cm−3の範囲内にある。コレクタコンタクト領域122は、深さが例えば1μm〜3μmの範囲内にあり、不純物濃度が例えば1×1018cm−3〜1×1020cm−3の範囲内にある。ベースコンタクト領域124は、深さが例えば1μm〜3μmの範囲内にあり、不純物濃度が例えば1×1018cm−3〜1×1020cm−3の範囲内にある。コレクタ層120の幅は、例えば2μm〜5μmの範囲内にある。エミッタ層118とコレクタ層120との間隔は、例えば5μm〜15μmの範囲内にある。
上記のように構成された、実施形態1に係る半導体装置100においては、コレクタ層120は、ベース層116の底面に達する深さを有し、かつ、平面的に見てコレクタ層120の周方向に沿った所定の隙間Dを有することを特徴としている。
実施形態1に係る半導体装置100においては、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前に隙間Dがピンチオフ状態となるように、ベース層116の不純物濃度及び隙間Dの間隔が設定されている。
実施形態1に係る半導体装置100においては、隙間Dは、平面的に見てコレクタ層120のベースコンタクト領域124に対向する辺に形成されている。
2.半導体装置の効果
上記のように構成された、実施形態1に係る半導体装置100においては、コレクタ層120とエミッタ領域118との間に所定のコレクタ電圧VCEが印加されると、コレクタ層120からベース層116に向かって伸張する空乏層136によって上記した所定の隙間Dがピンチオフ状態となる(図3(a)〜図3(d)参照。)。
上記のように構成された、実施形態1に係る半導体装置100においては、コレクタ層120とエミッタ領域118との間に所定のコレクタ電圧VCEが印加されると、コレクタ層120からベース層116に向かって伸張する空乏層136によって上記した所定の隙間Dがピンチオフ状態となる(図3(a)〜図3(d)参照。)。
その結果、実施形態1に係る半導体装置100によれば、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり(図4(a)及び図4(b)参照。)、従来よりも熱破壊が起こり難くなる。なお、実施形態1に係る半導体装置100においては、コレクタ層120が、平面的に見てコレクタ層120の周方向に沿った所定の隙間Dを有することから、コレクタ電圧VCEが定格電圧よりも低い通常使用電圧の範囲内である場合には、所定の隙間Dがピンチオフ状態とはならず、通常通り正常にコレクタ電流ICが流れることとなる。
また、実施形態1に係る半導体装置100によれば、コレクタ層120を形成する際のマスクを従来のものから変更するだけで製造できることから、特許文献1及び2に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
また、実施形態1に係る半導体装置100によれば、コレクタ層120がベース層116の底面に達する深さを有することから、コレクタ層120からベース層116に向かって伸張する空乏層136によって上記した所定の隙間Dがピンチオフ状態となれば必ず、所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるという特性が実現するようになる。
また、実施形態1に係る半導体装置100によれば、隙間Dが、平面的に見てコレクタ層120のベースコンタクト領域124に対向する辺に形成されていることから、ベース電流IB(エミッタ領域118からベースコンタクト領域124に流れる電流)が流れる部分の抵抗を低くすることができる。
実施形態1に係る半導体装置100は、バイポーラトランジスタを含む半導体装置であって、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるという特性を有し、従来よりも熱破壊が起こり難い半導体装置となる。
なお、この場合において、、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるとは、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電流ICが1/10未満(好ましくは1/100未満、さらに好ましくは1/1000未満)になるということである。
3.半導体装置の製造方法
実施形態1に係る半導体装置100は、例えば以下のような製造工程により製造することができる。
実施形態1に係る半導体装置100は、例えば以下のような製造工程により製造することができる。
(1)ベース層の形成
n+型の支持基板112、埋め込み酸化膜114及びn−型半導体層からなるSOI基板におけるn−型半導体層の表面から、埋め込み酸化膜114に達するように素子分離用のp++型半導体領域を形成することにより、周りの領域から素子分離されたn−型のベース層116(図示せず。)を形成する。
n+型の支持基板112、埋め込み酸化膜114及びn−型半導体層からなるSOI基板におけるn−型半導体層の表面から、埋め込み酸化膜114に達するように素子分離用のp++型半導体領域を形成することにより、周りの領域から素子分離されたn−型のベース層116(図示せず。)を形成する。
(2)コレクタ層の形成
次に、半導体基板110の表面所定領域に二酸化珪素からなるマスクM1を形成し、当該マスクM1をマスクとしてp型不純物を導入するとともに導入した不純物を活性化することにより、p+型のコレクタ層120を形成する(図5参照。)。
次に、半導体基板110の表面所定領域に二酸化珪素からなるマスクM1を形成し、当該マスクM1をマスクとしてp型不純物を導入するとともに導入した不純物を活性化することにより、p+型のコレクタ層120を形成する(図5参照。)。
(3)エミッタ領域及びコレクタコンタクト領域の形成
次に、半導体基板110の表面所定領域に二酸化珪素からなるマスクM2を形成し、当該マスクM2をマスクとしてp型不純物を導入するとともに導入した不純物を活性化することにより、p++型のエミッタ領域118及びp++型のコレクタコンタクト領域122を形成する(図6参照。)。
次に、半導体基板110の表面所定領域に二酸化珪素からなるマスクM2を形成し、当該マスクM2をマスクとしてp型不純物を導入するとともに導入した不純物を活性化することにより、p++型のエミッタ領域118及びp++型のコレクタコンタクト領域122を形成する(図6参照。)。
(4)ベースコンタクト領域の形成
次に、半導体基板110の表面所定領域に二酸化珪素からなるマスクM3を形成し、当該マスクM3をマスクとしてn型不純物を導入するとともに導入した不純物を活性化することにより、n++型のベースコンタクト領域124を形成する(図7参照。)。
次に、半導体基板110の表面所定領域に二酸化珪素からなるマスクM3を形成し、当該マスクM3をマスクとしてn型不純物を導入するとともに導入した不純物を活性化することにより、n++型のベースコンタクト領域124を形成する(図7参照。)。
(5)電極の形成
次に、半導体基板110の表面所定領域に二酸化珪素からなる保護絶縁膜126を形成するとともに、当該保護酸化膜126を覆うように金属膜を形成する。その後、当該金属膜のうち適宜の部分をエッチング除去することにより、エミッタ領域118上に保護酸化膜126を介してエミッタ電極130を形成し、コレクタコンタクト領域122上に保護酸化膜126を介してコレクタ電極132を形成し、ベースコンタクト領域124上に保護酸化膜126を介してベース電極134を形成する(図8参照。)。
次に、半導体基板110の表面所定領域に二酸化珪素からなる保護絶縁膜126を形成するとともに、当該保護酸化膜126を覆うように金属膜を形成する。その後、当該金属膜のうち適宜の部分をエッチング除去することにより、エミッタ領域118上に保護酸化膜126を介してエミッタ電極130を形成し、コレクタコンタクト領域122上に保護酸化膜126を介してコレクタ電極132を形成し、ベースコンタクト領域124上に保護酸化膜126を介してベース電極134を形成する(図8参照。)。
以上のようにして、実施形態1に係る半導体装置100を製造することができる。
[変形例1]
実施形態1に係る半導体装置100においては、コレクタ層120がベース層116の底面に達する深さを有しているが、本発明はこれに限定されるものではない。図9に示すように、コレクタ層120がベース層116の底面に達しない深さを有してもよい。このような半導体装置を変形例1に係る半導体装置ということにする。
実施形態1に係る半導体装置100においては、コレクタ層120がベース層116の底面に達する深さを有しているが、本発明はこれに限定されるものではない。図9に示すように、コレクタ層120がベース層116の底面に達しない深さを有してもよい。このような半導体装置を変形例1に係る半導体装置ということにする。
変形例1に係る半導体装置においては、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前に、コレクタ層120の底面121から伸張する空乏層136がベース層116の底面に到達するように(図10(a)〜図10(d)参照。)、ベース層116の不純物濃度及びコレクタ層120の深さが設定されている。
このように、変形例1に係る半導体装置は、コレクタ層120がベース層116の底面に達しない深さを有する点で実施形態1に係る半導体装置100の場合とは異なるが、コレクタ層120とエミッタ領域118との間に所定のコレクタ電圧VCEが印加されると、コレクタ層120からベース層116に向かって伸張する空乏層136によって上記した所定の隙間Dがピンチオフ状態となるに加えて、コレクタ層120の底面121とベース層116の底面との間の隙間がピンチオフ状態となることから、実施形態1に係る半導体装置100の場合と同様に、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
[変形例2]
実施形態1に係る半導体装置100においては、コレクタ層120が、平面的に見てコレクタ層120の周方向に沿って隙間D以外の別の隙間を有しないものであるが、本発明はこれに限定されるものではない。図11に示すように、コレクタ層120が、平面的に見てコレクタ層120の周方向に沿って、隙間Dの間隔よりも短い間隔を有する第2の隙間D2をさらに有するものであってもよい。このような半導体装置を変形例2に係る半導体装置ということにする。
このように、変形例2に係る半導体装置は、コレクタ層120が、平面的に見てコレクタ層120の周方向に沿って、隙間Dの間隔よりも短い間隔を有する第2の隙間D2をさらに有する点で実施形態1に係る半導体装置100の場合とは異なるが、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、隙間Dがピンチオフ状態になる前に第2の隙間D2がピンチオフ状態となることから(図12(a)〜図12(d)参照。)、実施形態1に係る半導体装置100の場合と同様に、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
[実施形態2]
実施形態2に係る半導体装置は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体基板の構成が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態2に係る半導体装置においては、図13に示すように、半導体基板210が、n+型の支持基板212と、当該支持基板212上に位置するp+型の埋め込み層214とを有し、ベース層216の底面が埋め込み層214に接している構成を有する。
実施形態2に係る半導体装置は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体基板の構成が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態2に係る半導体装置においては、図13に示すように、半導体基板210が、n+型の支持基板212と、当該支持基板212上に位置するp+型の埋め込み層214とを有し、ベース層216の底面が埋め込み層214に接している構成を有する。
このように、実施形態2に係る半導体装置は、半導体基板の構成が実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、コレクタ層220とエミッタ領域218との間に所定のコレクタ電圧VCEが印加されると、コレクタ層220からベース層216に向かって伸張する空乏層236によって上記した所定の隙間Dがピンチオフ状態となることから、実施形態1に係る半導体装置100の場合と同様に、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
[実施形態3]
実施形態3に係る半導体装置は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体基板の構成が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態3に係る半導体装置においては、図14に示すように、半導体基板310が、p+型の支持基板312を有し、ベース層316の底面が支持基板312に接している構成を有する。
実施形態3に係る半導体装置は、基本的には実施形態1に係る半導体装置100と同様の構成を有するが、半導体基板の構成が実施形態1に係る半導体装置100の場合と異なる。すなわち、実施形態3に係る半導体装置においては、図14に示すように、半導体基板310が、p+型の支持基板312を有し、ベース層316の底面が支持基板312に接している構成を有する。
このように、実施形態3に係る半導体装置は、半導体基板の構成が実施形態1に係る半導体装置100の場合とは異なるが、実施形態1に係る半導体装置100の場合と同様に、コレクタ層320とエミッタ領域318との間に所定のコレクタ電圧VCEが印加されると、コレクタ層320からベース層316に向かって伸張する空乏層336によって上記した所定の隙間Dがピンチオフ状態となることから、実施形態1に係る半導体装置100の場合と同様に、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記各実施形態においては、第1導電型をn型とし、第2導電型をp型とした半導体装置を用いて本発明を説明したが、本発明はこれに限定されるものではない。第1導電型をp型とし、第2導電型をn型とした半導体装置にも適用可能である。
(2)上記各実施形態においては、上記のように構成された半導体装置により、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるという特性を実現しているが、本発明はこれに限定されるものではない。どのような構成であっても、所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるという特性を有する半導体装置であれば、従来よりも熱破壊が起こり難い半導体装置となる。
そのような半導体装置としては、例えば、変形例1に係る半導体装置から隙間Dを削除した半導体装置、すなわち、ベース層の底面に達しない深さを有し、かつ、隙間Dを有しないコレクタ層を備えた半導体装置を例示することができる(図15参照。)。このような半導体基板を変形例3に係る半導体装置ということにする。
変形例3に係る半導体装置においては、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前に、コレクタ層120の底面121から伸張する空乏層136がベース層116の底面に到達するように(図16(a)〜図16(d)参照。)、ベース層116の不純物濃度及びコレクタ層120の深さが設定されている。
このため、変形例3に係る半導体装置によれば、コレクタ層120とエミッタ領域118との間に所定のコレクタ電圧VCEが印加されると、コレクタ層120の底面121からベース層116の底面に向かって伸張する空乏層136によって、コレクタ層120の底面121とベース層116の底面との間の隙間がピンチオフ状態となることから、実施形態1に係る半導体装置100の場合と同様に、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
[3]すなわち、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にエミッタ領域とベースコンタクト領域との間の電流経路が遮断されるような構成を有する半導体装置であれば、バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、コレクタ電圧VCEがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ICが遮断されるという特性を実現でき、従来よりも熱破壊が起こり難い半導体装置となる。
100,102,900…半導体装置、110,210,310,910…半導体基板、112,212,312,912…支持基板、114,914…埋め込み酸化膜、116,216,316,916…ベース層、118,218,318,918…エミッタ領域、120,220,320,920…コレクタ層、121…コレクタ層の底面、122,222,322,922…コレクタコンタクト領域、124,224,324,924…ベースコンタクト領域、126,226,326,926…保護絶縁膜、128,228,328,928…コンタクトホール、130,230,330,930…エミッタ電極、132,232,322,932…コレクタ電極、134,234,334,934…ベース電極、136…空乏層、214…(p+型の)埋め込み層
Claims (11)
- 半導体基板の表面に形成されてなる第1導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第2導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第2導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第1導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Dを有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを増加させていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に前記隙間がピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Dの間隔が設定されていることを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記コレクタ層は、前記ベース層の底面に達する深さを有することを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。 - 請求項1〜4のいずれかに記載の半導体装置において、
前記隙間Dは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることを特徴とする半導体装置。 - 請求項1〜5のいずれかに記載の半導体装置において、
前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Dの間隔よりも短い間隔を有する第2の隙間D2をさらに有することを特徴とする半導体装置。 - 請求項1〜6のいずれかに記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、
前記ベース層の底面は、前記埋め込み酸化膜に接していることを特徴とする半導体装置。 - 請求項1〜6のいずれかに記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する第2導電型埋め込み層とを有し、
前記ベース層の底面は、前記第2導電型埋め込み層に接していることを特徴とする半導体装置。 - 請求項1〜6のいずれかに記載の半導体装置において、
前記半導体基板は、第2導電型の支持基板を有し、
前記ベース層の底面は、前記支持基板に接していることを特徴とする半導体装置。 - 半導体基板の表面に形成されてなる第1導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第2導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第2導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第1導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。 - バイポーラトランジスタを含む半導体装置であって、
前記バイポーラトランジスタに所定のベース電流IBを流した状態でコレクタ電圧VCEを高くしていったとき、前記コレクタ電圧VCEが前記バイポーラトランジスタの定格電圧に達する前に前記コレクタ電流ICが流れなくなることを特徴とする半導体装置。
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