JPS63216374A - ラテラル型半導体装置 - Google Patents
ラテラル型半導体装置Info
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- JPS63216374A JPS63216374A JP5060387A JP5060387A JPS63216374A JP S63216374 A JPS63216374 A JP S63216374A JP 5060387 A JP5060387 A JP 5060387A JP 5060387 A JP5060387 A JP 5060387A JP S63216374 A JPS63216374 A JP S63216374A
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 7
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラテラル型半導体装置に関する。
ラテラル型半導体装置における従来のＰＮＰ型トランジ
スタは第３図に示す如く、Ｐ型半導体基板１と、エピタ
キシャル波長によシ形成されるＮ型ベース領域２と、隣
接して形成されたＰ型エミッタ領域３及びエミッタ領域
を囲むように形成されたＰ型コレクタ領域４と、Ｎ型埋
込領域５及びＰ型絶縁領域６により主に構成されていた
。
スタは第３図に示す如く、Ｐ型半導体基板１と、エピタ
キシャル波長によシ形成されるＮ型ベース領域２と、隣
接して形成されたＰ型エミッタ領域３及びエミッタ領域
を囲むように形成されたＰ型コレクタ領域４と、Ｎ型埋
込領域５及びＰ型絶縁領域６により主に構成されていた
。
このような構造のラテラル型トランジスタは、Ｐ型エミ
ッタ領域３から注入されたキャリアの横方向に拡散する
成分はＰ型コレクタ領域４に捕獲されやすいが、垂面方
向に拡散する成分はＮ型埋込領域５に到達してベース電
流となったり、Ｐ型絶縁領域６に到達し、寄生効果を生
起し、ラテラル型トランジスタの電流増幅率を低下せし
めるという欠点がめった。
ッタ領域３から注入されたキャリアの横方向に拡散する
成分はＰ型コレクタ領域４に捕獲されやすいが、垂面方
向に拡散する成分はＮ型埋込領域５に到達してベース電
流となったり、Ｐ型絶縁領域６に到達し、寄生効果を生
起し、ラテラル型トランジスタの電流増幅率を低下せし
めるという欠点がめった。
上述した欠点を改良する方法として、従来、第４図に示
すようにＰ型コレクタ領域４の外側に第２のコレクタ領
域９を設け、相互にアルミニウム等の電極１０によって
接続することにより、キャリアの捕獲率を高め、電流増
幅率を改善する方法が提案されている。しかしながら、
この方法によっても垂直方向のキャリア成分は相変らず
存在するために、Ｎ型埋込領域５やＰ型絶縁領域６に到
達するキャリア成分を十分抑えることができず、電流増
幅率の大幅な改善は見込めなかった。
すようにＰ型コレクタ領域４の外側に第２のコレクタ領
域９を設け、相互にアルミニウム等の電極１０によって
接続することにより、キャリアの捕獲率を高め、電流増
幅率を改善する方法が提案されている。しかしながら、
この方法によっても垂直方向のキャリア成分は相変らず
存在するために、Ｎ型埋込領域５やＰ型絶縁領域６に到
達するキャリア成分を十分抑えることができず、電流増
幅率の大幅な改善は見込めなかった。
本発明の目的は、上記欠点を除去し、電流増幅率の向上
したラテラル型半導体装置を提供することにある。
したラテラル型半導体装置を提供することにある。
本発明のラテラル型半導体装置は、−導電型半纏体基板
上に形成された逆導電型埋込層と、該埋込層上に形成さ
れた逆導電型ベース領域と、このベース領域中に形成さ
れ前記埋込層に接する一導電型エミッタ領域と、このエ
ミッタ領域を囲みかつ前記埋込層と直接又は空乏層を介
して接する一導電型コレクタ領域とを含んで構成される
。
上に形成された逆導電型埋込層と、該埋込層上に形成さ
れた逆導電型ベース領域と、このベース領域中に形成さ
れ前記埋込層に接する一導電型エミッタ領域と、このエ
ミッタ領域を囲みかつ前記埋込層と直接又は空乏層を介
して接する一導電型コレクタ領域とを含んで構成される
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図でめる。
第１図において８ｉからなるＰ型半導体基板１上にはＮ
型埋込領域５が形成されておシ、このＮ型埋込領域５上
にはエピタキシャル成長によりＮ型ベース領域２が形成
されている。そしてＰ型エミヅタ領域３及びＰ型コレク
タ領域４がこのＮ型ベース領域２内に形成され、両者と
もＮ型埋込領域５に接している。
型埋込領域５が形成されておシ、このＮ型埋込領域５上
にはエピタキシャル成長によりＮ型ベース領域２が形成
されている。そしてＰ型エミヅタ領域３及びＰ型コレク
タ領域４がこのＮ型ベース領域２内に形成され、両者と
もＮ型埋込領域５に接している。
Ｐ型エミッタ領域３及びＰ型コレクタ領域４はボロン拡
散によ多形成されるが、エピタキシャル層の厚さと同程
度拡散する必要があるため、エピタキシャル層の浅いプ
ロセスがよシ好ましい。ここで、Ｐ型エミヅタ領域３と
Ｎ型埋込領域５との接合およびＰ型エミッタ領域３とＮ
型ベース領域２との接合を比較すると、Ｎ型埋込領域５
はＮ型ベース領域２よシも不純物濃度が高いのが常であ
るから、前者の接合の方が後者の接合よシ接合電位が大
きくなるため、キャリアの拡散が後者よシ抑見られる。
散によ多形成されるが、エピタキシャル層の厚さと同程
度拡散する必要があるため、エピタキシャル層の浅いプ
ロセスがよシ好ましい。ここで、Ｐ型エミヅタ領域３と
Ｎ型埋込領域５との接合およびＰ型エミッタ領域３とＮ
型ベース領域２との接合を比較すると、Ｎ型埋込領域５
はＮ型ベース領域２よシも不純物濃度が高いのが常であ
るから、前者の接合の方が後者の接合よシ接合電位が大
きくなるため、キャリアの拡散が後者よシ抑見られる。
その結果、垂直方向のキャリア成分を減少させることが
でき、電流増幅率を向上させることができる。
でき、電流増幅率を向上させることができる。
例えばＮ型埋込領域５を表面濃度１０２０／７の砒素で
形成し、５Ｘ１０ ７ｄのリンを含むエピタキシャル層
を２μｍ成長した場合、エピタキシャル層のオートドー
ピングにょる埋込層の広がシ量は成長方法によって異な
るが、これを０．６μｍとすればベース領域の厚さは１
．４μｍとなる。ここでエミツタ及びコレクタ領域を例
えば１００００１時間のボロン拡散及び１０００’Ｃ１
時間のドライブインにて形成すれば、Ｎ型埋込領域と１
０１７７７程度の１度差で接合が形成される。この場合
、Ｐ型エミッタ領域３とＮ型ベース領域２との接合電位
は０．６５ Ｖ程度、Ｐシュぐツタ領域３とＮ型コレク
タ領域との接合電位は０．８５ Ｖ程度となυ両液合間
に約０．２ Ｖの電位差が生じる。この電位差により垂
直方向のキャリア成分を従来の方法に比べ約３桁抑える
ことができる。
形成し、５Ｘ１０ ７ｄのリンを含むエピタキシャル層
を２μｍ成長した場合、エピタキシャル層のオートドー
ピングにょる埋込層の広がシ量は成長方法によって異な
るが、これを０．６μｍとすればベース領域の厚さは１
．４μｍとなる。ここでエミツタ及びコレクタ領域を例
えば１００００１時間のボロン拡散及び１０００’Ｃ１
時間のドライブインにて形成すれば、Ｎ型埋込領域と１
０１７７７程度の１度差で接合が形成される。この場合
、Ｐ型エミッタ領域３とＮ型ベース領域２との接合電位
は０．６５ Ｖ程度、Ｐシュぐツタ領域３とＮ型コレク
タ領域との接合電位は０．８５ Ｖ程度となυ両液合間
に約０．２ Ｖの電位差が生じる。この電位差により垂
直方向のキャリア成分を従来の方法に比べ約３桁抑える
ことができる。
さらに、本第１の実施例では、Ｐ型コレクタ領域４もＮ
型埋込領域５に接しているため、Ｐ型絶縁領域６に到達
するキャリア成分を低減でき、寄生効果を十分抑制でき
る。
型埋込領域５に接しているため、Ｐ型絶縁領域６に到達
するキャリア成分を低減でき、寄生効果を十分抑制でき
る。
第２図は本発明の第２の実施例の断面図である。
第２図においてＰ型エミヅタ領域はＮ型埋込領域に接す
る第１のＰ型エミッタ領域７と、動作時に空乏層がＮ型
埋込領域５に到達する第２のＰ型エミッタ領域８とから
なる。また、Ｐ型コレクタ領域４は第２のＰ型エミッタ
領域８の形成時に同時に形成する。本第２の実施例によ
るトランジスタはコレクターベース間接合耐圧を大きく
とシたい場合に有効である。
る第１のＰ型エミッタ領域７と、動作時に空乏層がＮ型
埋込領域５に到達する第２のＰ型エミッタ領域８とから
なる。また、Ｐ型コレクタ領域４は第２のＰ型エミッタ
領域８の形成時に同時に形成する。本第２の実施例によ
るトランジスタはコレクターベース間接合耐圧を大きく
とシたい場合に有効である。
第１の実施例と同様の方法でＮ型埋込領域５及びＮ型ベ
ース領域２を形成した場合、第１のＰ型エミヅタ領域７
は第１の実施例のＰ型エミッタ領域３と同一の拡散条件
でよい。
ース領域２を形成した場合、第１のＰ型エミヅタ領域７
は第１の実施例のＰ型エミッタ領域３と同一の拡散条件
でよい。
次に第２のＰ型エミヅタ領域８を形成する場合について
説明する。
説明する。
空乏層の幅Ｘは、接合を階段接合で近似することにより
一般に次の（１）式で与えられる。
一般に次の（１）式で与えられる。
ここでεｓｉはシリコンの誘電率に１１．７ ） Ｉ
６０は真空の誘電率、ｑは電荷、■はベース・コレク夕
間印加電位、φはベース・コレクタ領域間の拡散電位、
ＮＤ及び８人はドナー及びアクセプター濃度である。
６０は真空の誘電率、ｑは電荷、■はベース・コレク夕
間印加電位、φはベース・コレクタ領域間の拡散電位、
ＮＤ及び８人はドナー及びアクセプター濃度である。
ラテラルＰＮＰ）ランジスタでは８人＞ＮＤと近似する
ことにより（１）式よシ次の（２）式が得られる。
ことにより（１）式よシ次の（２）式が得られる。
従ってＮ型ベース領域の不純物濃度を５Ｘ１０１５／ｄ
、φ＝０．６５Ｖ、ベース・コレクタ間印加電圧■を３
Ｖとすると空乏層の幅Ｘは約０．８μｍとなる。
、φ＝０．６５Ｖ、ベース・コレクタ間印加電圧■を３
Ｖとすると空乏層の幅Ｘは約０．８μｍとなる。
これより厚さ１．４μｍのＮ型ベース領域２に対しては
第２のエミッタ領域８の接合深さは１μｍ弱であればよ
い。
第２のエミッタ領域８の接合深さは１μｍ弱であればよ
い。
そのためには例えば１０００℃２０分のボロン拡散及び
１００Ｑ℃４０分のドライブインを行えばよく、このと
き接合耐圧は約２０Ｖとｌυ、コレクターベース間の接
合耐圧を大きくできる。また、この第２のＰ型エミッタ
領域８の形成時の熱処理で２ｇ１のＰ型エミ’ＩＴ夕領
域７のドライブインが達成される。
１００Ｑ℃４０分のドライブインを行えばよく、このと
き接合耐圧は約２０Ｖとｌυ、コレクターベース間の接
合耐圧を大きくできる。また、この第２のＰ型エミッタ
領域８の形成時の熱処理で２ｇ１のＰ型エミ’ＩＴ夕領
域７のドライブインが達成される。
以上説明したように本発明は、−導電型エミッタ領域を
逆導電型埋込層に接して形成すると共に、エミッタ領域
を囲み、埋込層と直接又は空乏層を介して接する一導電
型コレクタ領域を形成することによシ、トランジスタ動
作に寄与することの少ないエミッタから垂直方向に拡散
するキャリア成分を減少させ、ラテラル型トランジスタ
の電流増幅率を向上させつる効果がある。
逆導電型埋込層に接して形成すると共に、エミッタ領域
を囲み、埋込層と直接又は空乏層を介して接する一導電
型コレクタ領域を形成することによシ、トランジスタ動
作に寄与することの少ないエミッタから垂直方向に拡散
するキャリア成分を減少させ、ラテラル型トランジスタ
の電流増幅率を向上させつる効果がある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来のラテラル型
トランジスタの一例の断面図、第４図は従来のラテラル
型トランジスタの他の例の断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型ベ
ース領域、３・・・・・・Ｐ型エミッタ領域、４・・・
・・・Ｐ型コレクタ領域、５・・・・・・Ｎ型埋込領域
、６・・・・・・Ｐ型絶縁領域、７・・・・・・第１の
Ｐ型エミヅタ領域、８・・・・・・第２のＰ型子ミッタ
領域、９・・・・・・第２のコレクタ領域、１０・・・
・・・電極。 わお、ｆ、オオ 、原 晋、・・偽 一 牛２ 図 磐３ 図
明の第２の実施例の断面図、第３図は従来のラテラル型
トランジスタの一例の断面図、第４図は従来のラテラル
型トランジスタの他の例の断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型ベ
ース領域、３・・・・・・Ｐ型エミッタ領域、４・・・
・・・Ｐ型コレクタ領域、５・・・・・・Ｎ型埋込領域
、６・・・・・・Ｐ型絶縁領域、７・・・・・・第１の
Ｐ型エミヅタ領域、８・・・・・・第２のＰ型子ミッタ
領域、９・・・・・・第２のコレクタ領域、１０・・・
・・・電極。 わお、ｆ、オオ 、原 晋、・・偽 一 牛２ 図 磐３ 図
Claims (1)
- 一導電型半導体基板上に形成された逆導電型埋込層と、
該埋込層上に形成された逆導電型ベース領域と、該ベー
ス領域中に形成され前記埋込層に接する一導電型エミッ
タ領域と、該エミッタ領域を囲みかつ前記埋込層と直接
又は空乏層を介して接する一導電型コレクタ領域とを含
むことを特徴とするラテラル型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060387A JPS63216374A (ja) | 1987-03-04 | 1987-03-04 | ラテラル型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060387A JPS63216374A (ja) | 1987-03-04 | 1987-03-04 | ラテラル型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63216374A true JPS63216374A (ja) | 1988-09-08 |
Family
ID=12863541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060387A Pending JPS63216374A (ja) | 1987-03-04 | 1987-03-04 | ラテラル型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63216374A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5496975A (en) * | 1978-01-17 | 1979-07-31 | Nec Corp | Semiconductor device |
| JPS577157A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
| JPS5990957A (ja) * | 1982-11-16 | 1984-05-25 | Toko Inc | ラテラルｐｎｐトランジスタとその製造方法 |
-
1987
- 1987-03-04 JP JP5060387A patent/JPS63216374A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5496975A (en) * | 1978-01-17 | 1979-07-31 | Nec Corp | Semiconductor device |
| JPS577157A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
| JPS5990957A (ja) * | 1982-11-16 | 1984-05-25 | Toko Inc | ラテラルｐｎｐトランジスタとその製造方法 |
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