JPS60198859A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、サージ耐量を増加させるために降伏電圧を下
げたバイポーラ型の半導体装置に関する。

例えば、ラテラル・バーチカル型のｐｎｐトランジスタ
では、そのラテラル・トランジスタのヘース領域に低濃
度のｎ型エピタキシャル成長層を使用し、コレクタ領域
を高濃度のｐ型頭域としている。このため、このコレク
タ領域とエピタキシャル成長層との間のｐｎ接合部の耐
圧が高い（破壊し易い降伏電圧がｔｏｏ　＝　１５０　
ｖ　）ため、この部分にサージが加わると、容易に破壊
する。しかし、この耐圧となるようにエピタキシャル成
長ｊ−の抵抗が選ばれるので、改良が困難である。

ところで、ここでＩＣ（集積回路）におけるダイオード
（ｐｎ接合部）のサージ耐量について考えてみる。第１
図１ａ）はその試験回路を示すもので、電圧■の電源に
よりコンデンサＣ（２００ＰＦ　）をその電圧Ｖまで充
電し、この後スイッチＳＷを切り換えて、このコンデン
サＣの電圧Ｖを試験用のダイオードＤに印加すると、第
１図１ｂ）に示す等価回路となり、電流■が流れる。Ｖ
、はダイオードの降伏電圧、ｒは内部抵抗である。ダイ
オードＤに加わるパワーＷは（Ｗ＝Ｉ−ＶＲであるから
）、Ｗ＝　（（１／ｒ）（Ｖ　−ＶＲ）（１ｅ−Ｊ））
ＶＲ・・・（１） となるが、簡単のため電流波形をデルタ関数で近似して
、 Ｗ＝　（（１／ｒ）（Ｖ−ＶＲ）ＶＲ−Ａ・・・（２） としてみる。

パワーＷが、ある形状のダイオードがサージ破壊するエ
ネルギーであるとすると、このパワーＷを固定して、電
圧Ｖと■８との関係を調べてみる。

（２）式から、 （Ｖ−ＶＲ）　ＶＲ＝　ｒ　−Ｗ／Ａ −Ｂ　・・・（３） としてＢを見掛は上のパワーとするすると、ｖ　−Ｖ、
＋Ｂ／ＶＲ・（４１ である。そこで、この（４）式をグラフで表すと、第２
図に不すようになる。そして、（４）式の両辺を■８で
微分すると、 ｄ　Ｖ／ｄ　ＶＲ＝　１−Ｂ／ＶＲ２・・・（５）とな
る。よって、 ＶＲ＝Ａ　・・・（６） のときが最小値となる。そして、この（６）式を（４）
式に代入すれば、この最小値の時の電圧■が判明する。

この電圧■は、 Ｖ＝２ん　・・・（７） であり、また、 Ｖ−２ＶＲ・・・（８） である。

即ち、コンデンサＣの容量、内部抵抗ｒ、及びダイオー
ドＤに印加するパワーＷを一定とすると、つまり見掛は
上のパワーＢを一定とすると、電圧■（サージ耐圧）は
、降伏電圧■Ｒの２倍で、このときが最小ということに
なり、このときの降伏電圧ｖＲ＝Ａである。この降伏電
圧■８が犀よりも小さくても或いは大きくてもサージ耐
圧■は大きくなる。これは、降伏電圧Ｖ、が大きくなれ
ば、ダイオードに流れる電流が減少し、−力その降伏電
圧■Ｒが小さくなれば、ダイオードにかかる電圧が小さ
くなるのでダイオードに消費されるパワーが小さくなる
からと解釈できる（第３図）。

以上から明らかなように、形状が一定ならば、可能な範
囲でｐｎ接合部の降伏電圧ＶＲを小さくすることがサー
ジ耐量を上げることになる。

本発明は、以上のような点に鑑みてなされたもので、そ
の目的は、上記理論に沿って降伏電圧を小さくし、これ
によりサージ耐量を向上させた半導体装置を提供するこ
とである。

以下、本発明の実施例について説明する。第４図はその
一実施例を丞すラテラル・トランジスタの構造を示すも
のである。ｌはｐ型の低濃度のサブストレート、２はそ
のサブストレート１の上面に形成したｎ型の低濃度のエ
ピタキシャル成長層で成るベース領域、３はｐ型の高濃
度のアイソレーション領域である。４はｐ型のｉｌ；Ｉ
Ｉｓ度のエミッタ領域、５は同様にｐ型の同濃度のコレ
クタ領域、６はｎ型の高濃度のベース取出領域である。

また、７は絶縁保護被膜、８はエミッタ電極、９ばコレ
クタ電極、１０はベース電極である。

以上は通常のラテラル・トランジスタの構造であり、こ
の構造では前記したように、エピタキシャル成長層で成
るベース領域２とコレクタ領域５との間のｐｎ接合部の
降伏電圧が＾いので、サージに対して弱いという問題が
あった。

本実施例では、上記構造に加えて、更にコレクタ領域５
の下面にｎ型の高濃度の埋め込んだ領域１１を形成し、
この領域１１とコレクタ領域５とによりｐｎ接合部を構
成している。

従って、この構造によれば、領域１１が同濃度であるの
で、そこにおける同様に高濃度のコレクタ領域５との間
のｐｎ接合の降伏電圧は低くなる。

なお、この降伏電圧は、コレクタ電極９とベース電極１
０間の動作電圧よりも低いと、當時降伏することになり
、正常な動作が行なわれないので、その動作電圧よりは
高く設定する。

上記領域１１の形成方法は、エピタキシャル成長層２を
まず半分の厚みだけ形成して、この時点でその領域１１
を形成すべき不純物を拡散或いはイオン打込により形成
し、この後残りの厚みの工ピクキシャル成長層を形成す
る。或いは、エピタキシャル成長層２の上面からその領
域１１を不純物の拡散或いはイオン打込により形成して
、その上からコレクタ領域５を同様な方法で形成する。

第５図は別の実施例を示すものであり、コレクタ領域５
の上部分にｎ型の高濃度の領域１１′を形成して、その
領域１１’　とコレクタ領域５との間に高濃度のｐｎ接
合部を形成したものである。

この例においても、そのｐｎ接合部の降伏電圧が低くな
る。

以上のように、いずれの実施例においても、エピタキシ
ャル成長層２とコレクタ領域５との間の高い降伏電圧の
ｐｎ接合部分に並列に、低い降伏電圧のｐｎ接合部が接
続されるようになるので、そのエピタキシャル成長１舗
２とコレクタ領域５との間の降伏電圧を下げることがで
きるようになり、よってその部分のサージ耐量を増加さ
せることができる。

以上から本発明によれば、サージ耐量が増加し、コレク
タを接地から浮かせて使用するｐｎｐラテラル・トラン
ジスタを具備するＩＣに好適である。

【図面の簡単な説明】

第１図（ａ）はダイオードのサージ耐量の試験回路図、
（ｂｌは電圧印加時の等価回路図、第２図は降伏電圧と
サージ耐圧との関係を示す特性図、第３図は降伏電圧と
パワーの関係を示す特性図、第４図と第５図は本発明の
一実施例の半導体装置の断面図である。 １・・・サブストレート、２・・・ベース領域（エピタ
キシャル成長層）、３・・・アイソレーション領域、４
・・・エミッタ領域、５・・・コレクタ領域、６・・・
ベース取出領域、７・・・絶縁保護被膜、８・・・エミ
ック電極、９・・・コレクタ電極、１０・・・ベース電
極、１１．１１′　・・・領域。 特許出願人　新日本無線株式会社 代　理　人　弁理士　長尾當明 第１図 （。）（ｂ） 第２図　第３■ 儒　−ｖＲＸＪ／／２ｖ 　ＶＲ 第４図 ■ 第５図

Claims (1)

1. 【特許請求の範囲】 （ｌ）、第一導電型の低濃度のサブストレートの上面に
   該第−導電型と反対の第二導電型の低濃度のエピタキシ
   ャル成長層を形成し、該エピタキシャル成長層の上面か
   ら下方に向けて第一導電型の高濃度のエミッタ領域及び
   コレクタ領域、第二導電型の高濃度のベース取出領域を
   各々形成した半導体装置において、 上記コレクタ領域の周囲の少なくとも一部に第二導電型
   の高濃度の領域を形成し、該領域と上記コレクタ領域と
   により、該領域がないときにおける上記コレクタ領域と
   上記エピタキシャル成長１ｉとの間の降伏電圧よりも低
   く、且つ上記コレクタ領域と上記ベース取出領域の間の
   動作電圧よりも高い降伏電圧のｐｎ接合部を形成したこ
   とを特徴とする半導体装置。