JPH1078593A - 表示装置 - Google Patents
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Abstract
クティブマトリクス型の表示装置を提供する。 【解決手段】 ソース線105及びゲイト線104とI
TOでなる画素電極107を一部で重ねた状態とする。
この重なった領域がブラックマトリクスとなる。また、
106で示されるITOパターンを配置し、このパター
ンを利用して補助容量を形成する。こうすることで、開
口率を低下させずに必要とする補助容量値を得ることが
できる。
Description
透過型の液晶表示装置の構成に関する。またはその作製
方法に関する。
ルディスプレイが知られている。光が液晶パネルを透過
し、その透過光を液晶パネルでもって光学変調する形式
を有する透過型の液晶表示装置においては、画素の輪郭
を明確にするためにブラックマトリクスと呼ばれる遮光
手段が必要とされている。具体的には画素電極の周辺部
を遮光性の枠で覆うような構成が必要とされている。
合、このブラクマトリクスが重要な役割を果たす。
の有効面積(この割合を開口率という)を減少させるも
のであり、画面を暗くするというデメリットがある。
ビデオカメラや携帯型の情報端末)にフラットパネルデ
ィスプレイを利用することが試みられている。
される低消費電力特性である。即ち、画面表示に用いら
れる電力消費を低減する構成が必要とされる。
の裏側から光を照射するバックライトが消費する電力を
いかに削減するかが問題となる。バックライトの消費電
力を低減するには、画素の開口率を高めることにより、
バックライトの明るさを小さくすればよい。
て液晶が有する容量を補うために補助容量と呼ばれる容
量を配置することが必要となる。この補助容量は、所定
の時間間隔をもって書き換えられる画素電極に書き込ま
れた情報(電荷量に対応する)を次の書換えまで保持す
る機能を有している。この補助容量の値が小さいと表示
のチラツキや色ムラ(特にカラー表示時に顕在化する)
が発生してしまう。
は、ブラックマトリクスを配置する場合と同様に画素の
開口率を低下させる要因となる。
高めるためにブラックマトリクスを配置することや補助
容量を配置することは、画素の開口率を低下させる要因
となる。この開口率の低下は別の意味で画質の低下を招
く。
ックマトリクスの作用)と明るい画像を得ること(開口
率のアップ)とは矛盾する要求事項となる。
抑制する(補助容量の作用)と明るい画像を得ること
(開口率のアップ)とも矛盾する要求事項となる。
要求事項を解決する技術を提供することを課題とする。
の一つは、アクティブマトリクス型の表示装置であっ
て、ソース及びゲイト線と画素電極との間に透明導電膜
でなる電極パターンが配置され、該電極パターンと画素
電極との間で補助容量が形成されていることを特徴とす
る。
型の表示装置であって、ソース及びゲイト線と画素電極
との間に透明導電膜でなる電極パターンが配置され、前
記画素電極の縁はソース及びゲイト線と重なって配置さ
れ、前記透明導電膜でなる電極パターンと画素電極との
間で補助容量が形成されていることを特徴とする。
膜でなる電極パターンは、ソース及びゲイト線と画素電
極とを電気的に遮蔽するシールド膜として機能する。
型の表示装置であって、ソース及びゲイト線を覆うよう
に透明導電膜でなる電極パターンが配置されていること
を特徴とする。
パターンは一部で画素電極と重なっており補助容量を形
成している。また、透明導電膜でなる電極パターンは、
ソース及びゲイト線と画素電極とを電気的に遮蔽するシ
ールド膜として機能する。
な一例は、図1にその画素構造を示すように、ソース線
105及びゲイト線104と画素電極107との間に透
明導電膜でなる電極パターン106が配置され、該電極
パターン106と画素電極107との間で補助容量が形
成されていることを特徴とする。
〜図3に示すのは、透過型の形式を有するアクティブマ
トリクス型の液晶表示装置の1画素の部分を上面から拡
大した状態を示している。
図1を用いてその構成を説明する。図1において、10
1が薄膜トランジスタの活性層を構成するパターンであ
る。活性層101は結晶性珪素膜で構成されている。
イン領域と呼ばれる領域である。103はソース領域と
呼ばれる領域である。これらの領域は、Nチャネル型で
あればN型、Pチャネル型であればP型を有している。
ゲイト線104と活性層101が重なる部分における活
性層101の領域がチャネル領域となる。またゲイト線
104の活性層101と重なる領域がゲイト電極として
機能する。
は、コンタクト111を介して、ソース領域103にコ
ンタクトしている。
向の位置関係は以下のようになっている。即ち、活性層
101上に図示しないゲイト絶縁膜が形成され、さらに
その上にゲイト線104が形成されている。
間絶縁膜が形成されており、その上にソース線105が
形成されている。
するためのITOでなる電極パターンである。この電極
パターンはアクティブマトリクス領域全体で見ると、格
子状のパターンを有している。
極パターン106は、適当な一定電位(基準電位)に保
たれる構成となっている。具体的には、図示しないアク
ティブマトリクス回路の端部において、対向基板の電極
(この電極は対向電極に接続されている)にコンタクト
する構成となっている。こうして、対向電極と同じ電位
となるようになっている。
06の形状は、図1に示されるような形状に限定される
ものでない。電極パターン106はITO(または適当
な透明導電膜)で構成されているので、その形状に大き
な自由度がある。
るITOでなるパターンである。このパターン107の
縁は、108の破線で示される。即ち、画素電極107
の縁は、ソース105及びゲイト線104と一部が重な
ったものとなっている。
強調した図を図2に示す。即ち、図2において、斜線で
示される領域が画素電極107である。
めのITOでなる電極パターン106上に形成された図
示しない第2の層間絶縁膜上に形成されている。
ンタクト110を介して、活性層パターン101のドレ
イン領域102にコンタクトしている。
うに、画素電極107は、ゲイト線104及びソース線
105とその縁が重なるように配置されている。この画
素電極107とソース線104及びゲイト線105とが
重なった領域が、画素電極の縁周辺を遮光するブラック
マトリクスとなる。
るための電極パターン106と図2に斜線で示される画
素電極パターン107とは、図3の斜線部109で示さ
れる領域において重なる。
領域で補助容量が形成される。即ち、液晶と対向電極と
の間に形成される容量と並列に接続された容量(この容
量を補助容量と称する)が形成される。
作成工程を示す。また図9以下に対応する断面の作製工
程を示す。
(または石英基板)901上に下地膜として酸化珪素膜
902をスパッタリング法によって3000Åの厚さに
成膜する。なお、図4のB−B’で切った断面が図9
(A)に対応する。
D法により、500Åの厚さに成膜する。この非晶質珪
素膜は後に薄膜トランジスタの活性層を構成する出発膜
となる。
ーザー光の照射を行う。このレーザー光の照射を行うこ
とにより、非晶質珪素膜は結晶化され、結晶性珪素膜が
得られる。
し、図4及び図9(A)の101でそのパターンが示さ
れる活性層101を形成する。後の工程において、この
活性層中にソース/ドレイン領域やチャネル領域が形成
される。
得る。次に図9(B)に示すようにゲイト絶縁膜として
機能する酸化珪素膜903をプラズマCVD法により、
1000Åの厚さに成膜する。(図4には図示せず)
成する。このゲイト線104はアルミニウムでもって形
成する。また図からは明らかでないが、アルミニウムの
表面には陽極酸化膜を保護膜して形成する。なお、図9
にはゲイト線104は示されていない。(即ち、図9の
切断面にはゲイト線は存在しない)
が重なる活性層の領域がチャネル領域となる。即ち、図
5の501と502で示される領域がチャネル領域とな
る。本実施例の場合、チャネル領域が2つ存在してい
る。この構成は、等価的に2つの薄膜トランジスタが直
列に接続された構造となる。
タに加わる電圧がそれぞれのトランジスタ部に分圧され
るので、逆方向リーク電流や劣化の度合いを小さくする
ことができる。
において、不純物のドーピングを行う。ここでは、Nチ
ャネル型の薄膜トランジスタを作製するために、P(リ
ン)元素のドーピングをプラズマドーピング法でもって
行う。
イト線104がマスクとなり、自己整合的にソース領域
103とドレイン領域102が形成される。また2つの
チャネル領域501と502の位置も自己整合的に決定
される。
ー光の照射を行うことにより、ドーピングされた元素の
活性化とドーピング時の活性層の損傷のアニールとを行
う。この活性化はランプ照射や加熱処理によって行って
もよい。
904とポリイミド膜905でなる積層膜を形成する。
この積層膜は第1の層間絶縁膜として機能する。こうし
て図9(B)に示す状態を得る。
利用した場合、その表面を平坦なものとすることができ
る。
05の積層体でなる第1の層間絶縁膜にコンタクトホー
ル111を形成する。そして、図6及び図9(C)に示
すようにソース線105を形成する。
1を介してソース領域103とコンタクトした状態とな
る。なお、図6のC−C’で切った断面が図9(C)に
対応する。
2の層間絶縁膜として、ポリイミド膜906を形成す
る。
形成するためのパターン)106を形成する。ここで、
図7のD−D’で切った断面が図9(D)に対応する。
層間絶縁膜としてポリイミド膜907を形成する。さら
にITOでなる画素電極107を形成する。
ソース線105(及びゲイト線)とが重なった領域がブ
ラックマトリクスとなる。また、ITO電極106と画
素電極107とが重なった領域908が補助容量とな
る。
とにより、以下のような有意性を得ることができる。
及びゲイト線と重ねることで、この重なった領域をブラ
ックマトリクスとして機能させることができる。このよ
うにすることにより、開口率を最大限高めることができ
る。
Oでなるパターン106と画素電極107との間で90
8で示される補助容量を形成することで、開口率の低下
をきたすことなく、必要とする容量値を得ることができ
る。特に必要とする容量を得るために、画素電極に重ね
て形成するITOパターンの自由度を高めることができ
る。
助容量を形成するためのITOパターン106をソース
線105より大きな面積を有するパターンとし、また適
当な基準電位に保持する。こうすることにより、ITO
パターン106を電気的に画素電極107とソース線1
05とを遮蔽するシールド膜とすることができる。そし
て、ソース線105と画素電極107との間におけるク
ロストークを抑制することができる。この効果は、画素
電極とゲイト線との間においても同様に得られる。
した構成に関する。実施例1に示した構成は、ソース線
及びゲイト線と画素電極とを重ね、その重なった領域を
BM(ブラックマトリクス)として機能させている。
する上で有用な構成である。しかし、要求される画質や
表示方法によっては、ブラックマトリクスの面積をより
大きくした構成が求められる場合もある。
構成に関する。図11に本実施例の画素部分の断面を示
す。図11は図10に対応するもので、図10と同じ符
号は同じ箇所を示す。
(また適当な金属膜)でなるブラックマトリクスを構成
する膜1102が配置され、その一部とITOでなる画
素電極107の縁の部分とが重なる構成となっている。
するためにブラックマトリクス1102を覆って、それ
よりさらに大きな面積を有するITOパターンである。
この補助容量を形成するためのITOパターンは、その
面積を大きくしても開口率を低下させることがない。
で、画素の開口率を下げることなくブラックマトリクス
を設けることができる。
必要とする補助容量を設けることができる。
て、ソース線及びゲイト線と画素電極とのクロストーク
を抑制する構成とすることができる。
上面図。
上面図。
上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程断面図。
作製工程断面図。
作製工程断面図。
極を構成するITO電極とが重なる領域 501、502 チャネル領域 111 ソース領域のへのコンタクト部(コン
タクトホール) 110 ドレイン領域へのコンタクト部(コン
タクトホール) 901 ガラス基板 902 下地膜(酸化珪素膜) 903 ゲイト絶縁膜(酸化珪素膜) 904 第1の層間絶縁膜を構成する窒化珪素
膜 905 第1の層間絶縁膜を構成するポリイミ
ド膜 906 第2の層間絶縁膜を構成するポリイミ
ド膜 907 第3の層間絶縁膜を構成するポリイミ
ド膜 908 補助容量の形成部 1101 補助容量を構成するITO電極 1102 ブラックマトリクスを構成する金属電
極
上面図。
上面図。
上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程上面図。
作製工程断面図。
作製工程断面図。
作製工程断面図。
極を構成するITO電極とが重なる領域 501、502 チャネル領域 111 ソース領域のへのコンタクト部(コン
タクトホール) 110 ドレイン領域へのコンタクト部(コン
タクトホール) 901 ガラス基板 902 下地膜(酸化珪素膜) 903 ゲイト絶縁膜(酸化珪素膜) 904 第1の層間絶縁膜を構成する窒化珪素
膜 905 第1の層間絶縁膜を構成するポリイミ
ド膜 906 第2の層間絶縁膜を構成するポリイミ
ド膜 907 第3の層間絶縁膜を構成するポリイミ
ド膜 908 補助容量の形成部 1101 補助容量を構成するITO電極 1102 ブラックマトリクスを構成する金属電
極
Claims (6)
- 【請求項1】アクティブマトリクス型の表示装置であっ
て、 ソース及びゲイト線と画素電極との間に透明導電膜でな
る電極パターンが配置され、 該電極パターンと画素電極との間で補助容量が形成され
ていることを特徴とする表示装置。 - 【請求項2】アクティブマトリクス型の表示装置であっ
て、 ソース及びゲイト線と画素電極との間に透明導電膜でな
る電極パターンが配置され、 前記画素電極の縁はソース及びゲイト線と重なって配置
され、 前記透明導電膜でなる電極パターンと画素電極との間で
補助容量が形成されていることを特徴とする表示装置。 - 【請求項3】請求項1または請求項2において、 透明導電膜でなる電極パターンは、ソース及びゲイト線
と画素電極とを電気的に遮蔽するシールド膜として機能
することを特徴とする表示装置。 - 【請求項4】アクティブマトリクス型の表示装置であっ
て、 ソース及びゲイト線を覆うように透明導電膜でなる電極
パターンが配置されていることを特徴とする表示装置。 - 【請求項5】請求項4において、 透明導電膜でなう電極パターンは一部で画素電極と重な
っており補助容量を形成していることを特徴とする表示
装置。 - 【請求項6】請求項4において、 透明導電膜でなる電極パターンは、ソース及びゲイト線
と画素電極とを電気的に遮蔽するシールド膜として機能
することを特徴とする表示装置。
Priority Applications (12)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25381796A JP3634089B2 (ja) | 1996-09-04 | 1996-09-04 | 表示装置 |
US08/922,951 US6115088A (en) | 1996-09-04 | 1997-09-03 | Display device |
KR1019970045637A KR100538181B1 (ko) | 1996-09-04 | 1997-09-03 | 액티브매트릭스형표시장치,반도체장치및반도체표시장치 |
US09/546,636 US6421101B1 (en) | 1996-09-04 | 2000-04-07 | Display device including a transparent electrode pattern covering and extending along gate & source lines |
US10/196,878 US7046313B2 (en) | 1996-09-04 | 2002-07-15 | Semiconductor device including a source line formed on interlayer insulating film having flattened surface |
KR1020050008463A KR100653409B1 (ko) | 1996-09-04 | 2005-01-31 | 반도체장치 |
US11/069,982 US7023502B2 (en) | 1996-09-04 | 2005-03-03 | Semiconductor device having light-shielded thin film transistor |
KR1020050053385A KR100700485B1 (ko) | 1996-09-04 | 2005-06-21 | 반도체장치 |
US11/382,412 US7646022B2 (en) | 1996-09-04 | 2006-05-09 | Display device |
US12/610,450 US7863618B2 (en) | 1996-09-04 | 2009-11-02 | Display device |
US12/982,255 US8586985B2 (en) | 1996-09-04 | 2010-12-30 | Display device |
US13/587,958 US8536577B2 (en) | 1996-09-04 | 2012-08-17 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25381796A JP3634089B2 (ja) | 1996-09-04 | 1996-09-04 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1078593A true JPH1078593A (ja) | 1998-03-24 |
JP3634089B2 JP3634089B2 (ja) | 2005-03-30 |
Family
ID=17256555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25381796A Expired - Fee Related JP3634089B2 (ja) | 1996-09-04 | 1996-09-04 | 表示装置 |
Country Status (3)
Country | Link |
---|---|
US (8) | US6115088A (ja) |
JP (1) | JP3634089B2 (ja) |
KR (3) | KR100538181B1 (ja) |
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KR100498254B1 (ko) * | 2001-02-28 | 2005-06-29 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 전기장의 측면 누설을 방지하기 위한 제어전극을 구비한액정디스플레이 |
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