JPH1015244A - 多機能の周辺処理サブシステムを備えた高性能／低価格のビデオゲームシステム - Google Patents
多機能の周辺処理サブシステムを備えた高性能／低価格のビデオゲームシステムInfo
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- JPH1015244A JPH1015244A JP8352111A JP35211196A JPH1015244A JP H1015244 A JPH1015244 A JP H1015244A JP 8352111 A JP8352111 A JP 8352111A JP 35211196 A JP35211196 A JP 35211196A JP H1015244 A JPH1015244 A JP H1015244A
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Abstract
(57)【要約】
【課題】 多機能周辺処理サブシステムが遊戯者用操作
器の入出力を統御するためのコマンドを実行することに
より、グラフィックス処理システムの処理負担を軽減さ
せることである。 【解決手段】 遊戯者用操作器処理サブシステムは、ゲ
ームのプレイ中に、遊戯者用操作器の入出力処理を制御
するため、及び、ゲームの認証セキュリティチェックを
実行するために使用される。遊戯者用操作器のチャネル
インタフェイスその他の周辺インタフェイスの構成部品
は、相互に動作して、遊戯者用操作器のコマンドを効率
的に処理し、さらに、有意なメインプロセッサの処理時
間を必要とすることなく他の重要な機能を実行する。周
辺インタフェイスマクロは、各周辺装置との読み出し又
は書き込みトランザクションを実行した後、ＲＡＭに格
納されたトランザクションの結果を、ゲームマイクロプ
ロセッサのメインメモリに送信する。
器の入出力を統御するためのコマンドを実行することに
より、グラフィックス処理システムの処理負担を軽減さ
せることである。 【解決手段】 遊戯者用操作器処理サブシステムは、ゲ
ームのプレイ中に、遊戯者用操作器の入出力処理を制御
するため、及び、ゲームの認証セキュリティチェックを
実行するために使用される。遊戯者用操作器のチャネル
インタフェイスその他の周辺インタフェイスの構成部品
は、相互に動作して、遊戯者用操作器のコマンドを効率
的に処理し、さらに、有意なメインプロセッサの処理時
間を必要とすることなく他の重要な機能を実行する。周
辺インタフェイスマクロは、各周辺装置との読み出し又
は書き込みトランザクションを実行した後、ＲＡＭに格
納されたトランザクションの結果を、ゲームマイクロプ
ロセッサのメインメモリに送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、高性能／低価格ビ
デオゲームシステムに関し、より特定的には、多機能な
遊戯者用操作器処理サブシステムと、弾力的に拡張可能
な出力端子の少ないビデオゲーム外部メモリとを有する
高性能／低価格ビデオゲームシステムに関する。
デオゲームシステムに関し、より特定的には、多機能な
遊戯者用操作器処理サブシステムと、弾力的に拡張可能
な出力端子の少ないビデオゲーム外部メモリとを有する
高性能／低価格ビデオゲームシステムに関する。
【０００２】
【従来の技術】×××エンタテインメントシステム（以
下、「ＮＥＳ」と略記する）及びスーパー×××エンタ
テインメントシステム（以下、「ＳＮＥＳ」と略記す
る）のような、マイクロプロセッサに基づく家庭用ビデ
オゲームシステムは、アニメーション化された多くの運
動物を含む刺激的なビデオグラフィックスを、対話的に
発生させることができるので、一部において大いに成功
を収めている。本願明細書に記載されているビデオゲー
ムシステムは、従来のビデオゲームシステムを遙かに凌
ぐ奥行き感および写実性をもった、三次元画像を含むゲ
ーム遊戯を可能にする。過去のコンピュータシステム
は、このような画像を対話的に発生させるために何万ド
ルもの費用を必要とした。かかる高性能のビデオゲーム
を平均的な消費者が購入可能な価格で提供するために、
ビデオゲームシステムの多くの特徴が独自に最適化され
た。そのために、本願明細書で開示するシステムには、
出力端子は少ないが、将来の拡張に対する融通性の高い
新規な多機能部品を用いて、多くの独特な特徴が組み込
まれている。上述したＮＥＳやＳＮＥＳのようなビデオ
ゲームシステムのプロセッサ及び／又は画像処理ユニッ
トは、遊戯者用の入力／ゲーム制御装置、すなわち遊戯
者用操作器からの信号処理の直接的な制御を行う。これ
ら従来技術に係るシステムは、入力／出力に関連する遊
戯者用操作器を統御するためのコマンドを処理するため
に、ゲームマイクロプロセッサ及び画像処理ユニットと
共に働く遊戯者用操作器処理サブシステムを含んでいな
い。本発明は、ゲーム用マイクロプロセッサ外部の多機
能周辺処理サブシステムに、部分的に向けられており、
さらに、遊戯者用操作器の入力／出力を統御するための
コマンドを実行し、これによって、グラフィックス処理
サブシステムをわずらわす処理を減らすためのコプロセ
ッサを開示する。周辺処理サブシステムは、遊戯者用操
作器の入力／出力処理を制御するため、及び、ゲームプ
レイ中継続的に、ゲームの認証機密保護のチェックを継
続的に実行するために用いられる。周辺処理サブシステ
ムはまた、最初のゲームプレイを可能にするためにブー
トＲＯＭに格納されている命令を用いて、ゲームカート
リッジ／ビデオゲームシステムコンソールの初期通信プ
ロトコルの間に用いられる。
下、「ＮＥＳ」と略記する）及びスーパー×××エンタ
テインメントシステム（以下、「ＳＮＥＳ」と略記す
る）のような、マイクロプロセッサに基づく家庭用ビデ
オゲームシステムは、アニメーション化された多くの運
動物を含む刺激的なビデオグラフィックスを、対話的に
発生させることができるので、一部において大いに成功
を収めている。本願明細書に記載されているビデオゲー
ムシステムは、従来のビデオゲームシステムを遙かに凌
ぐ奥行き感および写実性をもった、三次元画像を含むゲ
ーム遊戯を可能にする。過去のコンピュータシステム
は、このような画像を対話的に発生させるために何万ド
ルもの費用を必要とした。かかる高性能のビデオゲーム
を平均的な消費者が購入可能な価格で提供するために、
ビデオゲームシステムの多くの特徴が独自に最適化され
た。そのために、本願明細書で開示するシステムには、
出力端子は少ないが、将来の拡張に対する融通性の高い
新規な多機能部品を用いて、多くの独特な特徴が組み込
まれている。上述したＮＥＳやＳＮＥＳのようなビデオ
ゲームシステムのプロセッサ及び／又は画像処理ユニッ
トは、遊戯者用の入力／ゲーム制御装置、すなわち遊戯
者用操作器からの信号処理の直接的な制御を行う。これ
ら従来技術に係るシステムは、入力／出力に関連する遊
戯者用操作器を統御するためのコマンドを処理するため
に、ゲームマイクロプロセッサ及び画像処理ユニットと
共に働く遊戯者用操作器処理サブシステムを含んでいな
い。本発明は、ゲーム用マイクロプロセッサ外部の多機
能周辺処理サブシステムに、部分的に向けられており、
さらに、遊戯者用操作器の入力／出力を統御するための
コマンドを実行し、これによって、グラフィックス処理
サブシステムをわずらわす処理を減らすためのコプロセ
ッサを開示する。周辺処理サブシステムは、遊戯者用操
作器の入力／出力処理を制御するため、及び、ゲームプ
レイ中継続的に、ゲームの認証機密保護のチェックを継
続的に実行するために用いられる。周辺処理サブシステ
ムはまた、最初のゲームプレイを可能にするためにブー
トＲＯＭに格納されている命令を用いて、ゲームカート
リッジ／ビデオゲームシステムコンソールの初期通信プ
ロトコルの間に用いられる。
【０００３】周辺インタフェイスは、３ビット幅のシリ
アルバスによってコプロセッサにカップルされる。周辺
インタフェイスは、このシリアルバスにおける、第１の
シリアルラインを介してコマンドを受け取り、第２のシ
リアルラインを介してクロック信号を受け取り、そし
て、第３のシリアルラインを介してコプロセッサへの応
答を送信する。周辺インタフェイスは、周辺インタフェ
イスの様々な機能を制御するためのマイクロプロセッサ
と、読み出し／書き込み可能なＲＡＭ（ランダムアクセ
スメモリ）と、ブートＲＯＭと、コプロセッサコマンド
チャネルインタフェイスと、遊戯者用操作器チャネルイ
ンタフェイス等を含んでいる。周辺インタフェイスが含
むこれらの構成は、相互に作用し、遊戯者用操作器のコ
マンドを効率的に処理する一方で、メインプロセッサの
処理時間をさほど必要とすることなく他の重要な機能を
実行する。
アルバスによってコプロセッサにカップルされる。周辺
インタフェイスは、このシリアルバスにおける、第１の
シリアルラインを介してコマンドを受け取り、第２のシ
リアルラインを介してクロック信号を受け取り、そし
て、第３のシリアルラインを介してコプロセッサへの応
答を送信する。周辺インタフェイスは、周辺インタフェ
イスの様々な機能を制御するためのマイクロプロセッサ
と、読み出し／書き込み可能なＲＡＭ（ランダムアクセ
スメモリ）と、ブートＲＯＭと、コプロセッサコマンド
チャネルインタフェイスと、遊戯者用操作器チャネルイ
ンタフェイス等を含んでいる。周辺インタフェイスが含
むこれらの構成は、相互に作用し、遊戯者用操作器のコ
マンドを効率的に処理する一方で、メインプロセッサの
処理時間をさほど必要とすることなく他の重要な機能を
実行する。
【０００４】コプロセッサコマンドチャネルインタフェ
イスは、ＲＡＭ及びブートＲＯＭへのアクセスを許可す
るために、コプロセッサクロック信号及びコマンド制御
信号に応答し、周辺インタフェイスマイクロプロセッサ
に割り込むための制御信号を発生する。周辺インタフェ
イスマクロは、各周辺機器との読み出し又は書き込みト
ランザクションを開始するために実行され、さらに、そ
の後、ＲＡＭに格納されたトランザクションの結果を、
ゲームマイクロプロセッサのメインメモリに転送する。
イスは、ＲＡＭ及びブートＲＯＭへのアクセスを許可す
るために、コプロセッサクロック信号及びコマンド制御
信号に応答し、周辺インタフェイスマイクロプロセッサ
に割り込むための制御信号を発生する。周辺インタフェ
イスマクロは、各周辺機器との読み出し又は書き込みト
ランザクションを開始するために実行され、さらに、そ
の後、ＲＡＭに格納されたトランザクションの結果を、
ゲームマイクロプロセッサのメインメモリに転送する。
【０００５】本発明の他の側面に従えば、可搬型の記憶
装置は、多重化されたアドレス／データバスを用いるこ
とに一部起因して、例示した実施形態において、出力端
子の少ないゲームカートリッジの形態で用いられる。メ
モリアクセスに関連するタイミング信号はカートリッジ
に送信され、当該カートリッジは、ビデオゲームシステ
ムに使用される記憶装置の種別を設定するために用いら
れる、検出されたアドレスドメインに応じてプログラマ
ブルに変更されうる。
装置は、多重化されたアドレス／データバスを用いるこ
とに一部起因して、例示した実施形態において、出力端
子の少ないゲームカートリッジの形態で用いられる。メ
モリアクセスに関連するタイミング信号はカートリッジ
に送信され、当該カートリッジは、ビデオゲームシステ
ムに使用される記憶装置の種別を設定するために用いら
れる、検出されたアドレスドメインに応じてプログラマ
ブルに変更されうる。
【０００６】
【発明の実施の形態】図１は、本発明に係るビデオゲー
ムシステム５０の一実施形態を示している。図示したビ
デオゲームシステム５０は、メインコンソール５２と、
ビデオゲーム記憶装置５４と、遊戯者用操作器５６ａ及
びｂ（又は、他のユーザ入力装置）とを含んでいる。メ
インコンソール５２は、一般的なホームカラーテレビジ
ョンセット５８に接続される。テレビジョンセット５８
は、３Ｄビデオゲームの映像を、テレビ画面６０上に表
示し、さらに、ステレオサウンドを、スピーカ６２ａ及
びｂを通じて再生する。
ムシステム５０の一実施形態を示している。図示したビ
デオゲームシステム５０は、メインコンソール５２と、
ビデオゲーム記憶装置５４と、遊戯者用操作器５６ａ及
びｂ（又は、他のユーザ入力装置）とを含んでいる。メ
インコンソール５２は、一般的なホームカラーテレビジ
ョンセット５８に接続される。テレビジョンセット５８
は、３Ｄビデオゲームの映像を、テレビ画面６０上に表
示し、さらに、ステレオサウンドを、スピーカ６２ａ及
びｂを通じて再生する。
【０００７】図示した実施形態において、ビデオゲーム
記憶装置５４は、取り替え可能なメモリカートリッジの
形態を有しており、コンソール５２の上面６６にあるス
ロット６４に装着できる。本発明では、このビデオゲー
ム記憶装置として、例えば、ＣＤ−ＲＯＭやフレキシブ
ルディスク、その他様々なプログラム記憶装置が想定さ
れる。本実施形態において、ビデオゲーム記憶装置５４
は、プリント回路基板７０を収納するプラスチックハウ
ジング６８を備えている。プリント回路基板７０は、多
くの電気接点７４が設けられていることを特徴とするエ
ッジ７２を有する。ビデオゲーム記憶装置５４がメイン
コンソールのスロット６４に挿入されると、カートリッ
ジの電気接点７４は、メインコンソールの内部にあっ
て、エッジ７２に対応する“エッジコネクタ”に設けら
れている電気接点とかみ合う。この動作によって、記憶
装置のプリント回路基板７２は、メインコンソール５２
が内部に有する電子機器と電気的に接続されることとな
る。本実施形態においては、記憶装置のハウジング６８
内のプリント回路基板７０上には、少なくとも１つのＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）チップ７６
がマウントされており、このＲＯＭチップ７６は、特定
のビデオゲームに関連するインストラクション及びその
他の情報を記憶している。あるゲーム記憶装置５４向け
のＲＯＭチップ７６には、アドベンチャーゲーム用のイ
ンストラクション及びその他の情報が格納されていても
よいし、また、他の記憶装置５４向けのＲＯＭチップ７
６には、カーレースのゲームや教育ゲームなどをプレイ
するためのインストラクション及びその他の情報が格納
されていてもよい。ビデオゲームシステム６０のユーザ
は、プレイするゲームを変更するには、メインコンソー
ルのスロット６４に、好みのゲームが格納されている記
憶装置５４を差し込む必要がある。これによって、記憶
装置のＲＯＭチップ７６（及び当該記憶装置に含まれう
るその他の回路）は、コンソール５２に接続されること
となり、コンソール５２内に組み込まれたコンピュータ
システムは、ＲＯＭ７６内に格納されている情報にアク
セスできるようになる。この情報は、ＲＯＭ内のゲーム
プログラムに関する情報の制御下で指定されたとおり
に、カラーテレビジョンセット５８に画像を表示し、音
響を再生することによって、ユーザの好みのビデオゲー
ムを映し出すために、コンソールのコンピュータシステ
ムを制御する。
記憶装置５４は、取り替え可能なメモリカートリッジの
形態を有しており、コンソール５２の上面６６にあるス
ロット６４に装着できる。本発明では、このビデオゲー
ム記憶装置として、例えば、ＣＤ−ＲＯＭやフレキシブ
ルディスク、その他様々なプログラム記憶装置が想定さ
れる。本実施形態において、ビデオゲーム記憶装置５４
は、プリント回路基板７０を収納するプラスチックハウ
ジング６８を備えている。プリント回路基板７０は、多
くの電気接点７４が設けられていることを特徴とするエ
ッジ７２を有する。ビデオゲーム記憶装置５４がメイン
コンソールのスロット６４に挿入されると、カートリッ
ジの電気接点７４は、メインコンソールの内部にあっ
て、エッジ７２に対応する“エッジコネクタ”に設けら
れている電気接点とかみ合う。この動作によって、記憶
装置のプリント回路基板７２は、メインコンソール５２
が内部に有する電子機器と電気的に接続されることとな
る。本実施形態においては、記憶装置のハウジング６８
内のプリント回路基板７０上には、少なくとも１つのＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）チップ７６
がマウントされており、このＲＯＭチップ７６は、特定
のビデオゲームに関連するインストラクション及びその
他の情報を記憶している。あるゲーム記憶装置５４向け
のＲＯＭチップ７６には、アドベンチャーゲーム用のイ
ンストラクション及びその他の情報が格納されていても
よいし、また、他の記憶装置５４向けのＲＯＭチップ７
６には、カーレースのゲームや教育ゲームなどをプレイ
するためのインストラクション及びその他の情報が格納
されていてもよい。ビデオゲームシステム６０のユーザ
は、プレイするゲームを変更するには、メインコンソー
ルのスロット６４に、好みのゲームが格納されている記
憶装置５４を差し込む必要がある。これによって、記憶
装置のＲＯＭチップ７６（及び当該記憶装置に含まれう
るその他の回路）は、コンソール５２に接続されること
となり、コンソール５２内に組み込まれたコンピュータ
システムは、ＲＯＭ７６内に格納されている情報にアク
セスできるようになる。この情報は、ＲＯＭ内のゲーム
プログラムに関する情報の制御下で指定されたとおり
に、カラーテレビジョンセット５８に画像を表示し、音
響を再生することによって、ユーザの好みのビデオゲー
ムを映し出すために、コンソールのコンピュータシステ
ムを制御する。
【０００８】ユーザは、ゲームプレイのためにビデオゲ
ームシステム５０をセットアップするには、最初に、カ
ラーテレビジョンセット５８にコンソール５２をケーブ
ル７８によって接続する。コンソール５２は、カラーテ
レビジョンセット５８を制御するために、ビデオ信号と
オーディオ信号とを生成する。ビデオ信号は、テレビジ
ョンのスクリーン６０に表示される画像を制御し、さら
に、オーディオ信号は、テレビジョンのスピーカ６２を
通じて音声として再生される。カラーテレビジョン５８
の仕様によっては、一般的なＲＦモジュレータが、コン
ソール５２とカラーテレビジョンセット５８との間に接
続されることが必要な場合がある。このＲＦモジュレー
タ（図示せず）は、コンソール５２のビデオ出力とオー
ディオ出力とを放送形式のテレビジョン信号に変換す
る。このテレビジョン信号は、テレビジョンセットの内
部チューナを用いて受信され、処理される。その他の一
般的なカラーテレビジョンセット５８は、ダイレクトビ
デオ及びダイレクトオーディオの入力端子を有している
ので、このようなＲＦモジュレータを要しない。
ームシステム５０をセットアップするには、最初に、カ
ラーテレビジョンセット５８にコンソール５２をケーブ
ル７８によって接続する。コンソール５２は、カラーテ
レビジョンセット５８を制御するために、ビデオ信号と
オーディオ信号とを生成する。ビデオ信号は、テレビジ
ョンのスクリーン６０に表示される画像を制御し、さら
に、オーディオ信号は、テレビジョンのスピーカ６２を
通じて音声として再生される。カラーテレビジョン５８
の仕様によっては、一般的なＲＦモジュレータが、コン
ソール５２とカラーテレビジョンセット５８との間に接
続されることが必要な場合がある。このＲＦモジュレー
タ（図示せず）は、コンソール５２のビデオ出力とオー
ディオ出力とを放送形式のテレビジョン信号に変換す
る。このテレビジョン信号は、テレビジョンセットの内
部チューナを用いて受信され、処理される。その他の一
般的なカラーテレビジョンセット５８は、ダイレクトビ
デオ及びダイレクトオーディオの入力端子を有している
ので、このようなＲＦモジュレータを要しない。
【０００９】ユーザは、次に、電源にコンソール５２を
接続する必要がある。電源は、一般的なＡＣアダプタ
（図示せず）を備えている。ＡＣアダプタを一般家庭の
壁ソケットに差し込むと、当該ＡＣアダプタは、商用電
圧を、コンソール５２の駆動に適した低電圧ＤＣ信号に
変換する。ユーザは、次に、メインユニットのフロント
パネル８２上にあるコネクタ８０ａ〜８０ｄにおいて対
応する部分に、最大４個の操作器５６ａ、５６ｂを接続
する。操作器５６は、様々な形態をとりうるが、本実施
形態においては、様々な機能を制御するプッシュボタン
８４ａ〜ｃ、さらに、例えば、テレビジョンセットのス
クリーン６０上に表示されており、遊戯者により制御さ
れるキャラクタが動くべき方向（上下左右）を特定する
Ｘ−Ｙスイッチ８６ａ並びにｂを含んでいる。他の操作
器として、ジョイスティック、マウス、その他様々なユ
ーザ入力装置を用いることもできる。
接続する必要がある。電源は、一般的なＡＣアダプタ
（図示せず）を備えている。ＡＣアダプタを一般家庭の
壁ソケットに差し込むと、当該ＡＣアダプタは、商用電
圧を、コンソール５２の駆動に適した低電圧ＤＣ信号に
変換する。ユーザは、次に、メインユニットのフロント
パネル８２上にあるコネクタ８０ａ〜８０ｄにおいて対
応する部分に、最大４個の操作器５６ａ、５６ｂを接続
する。操作器５６は、様々な形態をとりうるが、本実施
形態においては、様々な機能を制御するプッシュボタン
８４ａ〜ｃ、さらに、例えば、テレビジョンセットのス
クリーン６０上に表示されており、遊戯者により制御さ
れるキャラクタが動くべき方向（上下左右）を特定する
Ｘ−Ｙスイッチ８６ａ並びにｂを含んでいる。他の操作
器として、ジョイスティック、マウス、その他様々なユ
ーザ入力装置を用いることもできる。
【００１０】本システムは、未だ仕様化されていない様
々な周辺機器を組み込むための将来的な拡張に対応する
ように設計されている。このことは、プログラマブルな
周辺機器の入出力システム（以下に詳説）を組み込むこ
とによって達成され、この入出力システムは、プログラ
ムコマンドにより機器のタイプ及びステータスを特定す
ることを可能にする。
々な周辺機器を組み込むための将来的な拡張に対応する
ように設計されている。このことは、プログラマブルな
周辺機器の入出力システム（以下に詳説）を組み込むこ
とによって達成され、この入出力システムは、プログラ
ムコマンドにより機器のタイプ及びステータスを特定す
ることを可能にする。
【００１１】本システムの使用に際し、ユーザは、好み
のビデオゲームを格納する記憶装置５４を選んで、コン
ソールのスロット６４に挿入する（これによって、ＲＯ
Ｍ７６及びカートリッジが内部に有する他の電子機器
が、メインコンソールの電子機器に電気的に接続され
る）。ユーザは、次に、ビデオゲームシステム５０を起
動させるために電源スイッチ８８を操作し、さらに、操
作器８６ａ、ｂ（図示したコンソールでは、プレイする
ビデオゲームに応じて、４人の遊戯者向けに最大４個ま
での操作器を同時に用いることができる）を操作してコ
ンソール５２に入力を与え、ビデオゲームのプレイを制
御する。例えば、ゲームを開始させるためには、プッシ
ュボタン８４ａ〜ｃの１つを押すようにすればよい。移
動方向スイッチ８６は、テレビジョンのスクリーン６０
上で、アニメのキャラクタを様々な方向へと動かせる。
操作器５６が有するプッシュボタン８４やスイッチ８６
は、記憶装置５４が内部に格納するビデオゲームに応じ
て、異なる時に異なる機能を実行することができる。ま
た、ユーザは、ゲームを最初から再スタートしたいと
き、又は、そのゲームを最後にセーブした時点から再ス
タートしたいときには、リセットボタン９０を押せばよ
い。
のビデオゲームを格納する記憶装置５４を選んで、コン
ソールのスロット６４に挿入する（これによって、ＲＯ
Ｍ７６及びカートリッジが内部に有する他の電子機器
が、メインコンソールの電子機器に電気的に接続され
る）。ユーザは、次に、ビデオゲームシステム５０を起
動させるために電源スイッチ８８を操作し、さらに、操
作器８６ａ、ｂ（図示したコンソールでは、プレイする
ビデオゲームに応じて、４人の遊戯者向けに最大４個ま
での操作器を同時に用いることができる）を操作してコ
ンソール５２に入力を与え、ビデオゲームのプレイを制
御する。例えば、ゲームを開始させるためには、プッシ
ュボタン８４ａ〜ｃの１つを押すようにすればよい。移
動方向スイッチ８６は、テレビジョンのスクリーン６０
上で、アニメのキャラクタを様々な方向へと動かせる。
操作器５６が有するプッシュボタン８４やスイッチ８６
は、記憶装置５４が内部に格納するビデオゲームに応じ
て、異なる時に異なる機能を実行することができる。ま
た、ユーザは、ゲームを最初から再スタートしたいと
き、又は、そのゲームを最後にセーブした時点から再ス
タートしたいときには、リセットボタン９０を押せばよ
い。
【００１２】図２は、図１に示すコンソール５２にゲー
ムカートリッジ５４が結合されているときのブロック図
であって、メインプロセッサ１００と、コプロセッサ２
００と、拡張モジュール３０２を内部に含むメインメモ
リ３００とを示している。メインプロセッサ１００は、
記憶装置５４内のビデオゲームプログラムを実行するコ
ンピュータである。本実施形態において、メインプロセ
ッサ１００は、コプロセッサ２００との間にある通信パ
ス１０２、コプロセッサ２００、及び、当該コプロセッ
サ２００とビデオゲームの記録装置５４との間にある他
の通信パス１０４ａ，ｂを介して、ビデオゲームプログ
ラムにアクセスする。あるいは、メインプロセッサ１０
０は、コプロセッサ２００を制御して、ビデオゲームの
記録装置５４からビデオゲームのプログラムを、パス１
０６を介してメインメモリ３００にコピーする。メイン
プロセッサ１００は、パス１０２、パス１０６及びコプ
ロセッサ２００を介してメインメモリ３００にコピーさ
れたビデオゲームプログラムにアクセスするようにして
もよい。メインプロセッサ１００は、ビデオゲームのプ
ログラム実行中、ゲーム操作器５６からの入力を受け取
る。
ムカートリッジ５４が結合されているときのブロック図
であって、メインプロセッサ１００と、コプロセッサ２
００と、拡張モジュール３０２を内部に含むメインメモ
リ３００とを示している。メインプロセッサ１００は、
記憶装置５４内のビデオゲームプログラムを実行するコ
ンピュータである。本実施形態において、メインプロセ
ッサ１００は、コプロセッサ２００との間にある通信パ
ス１０２、コプロセッサ２００、及び、当該コプロセッ
サ２００とビデオゲームの記録装置５４との間にある他
の通信パス１０４ａ，ｂを介して、ビデオゲームプログ
ラムにアクセスする。あるいは、メインプロセッサ１０
０は、コプロセッサ２００を制御して、ビデオゲームの
記録装置５４からビデオゲームのプログラムを、パス１
０６を介してメインメモリ３００にコピーする。メイン
プロセッサ１００は、パス１０２、パス１０６及びコプ
ロセッサ２００を介してメインメモリ３００にコピーさ
れたビデオゲームプログラムにアクセスするようにして
もよい。メインプロセッサ１００は、ビデオゲームのプ
ログラム実行中、ゲーム操作器５６からの入力を受け取
る。
【００１３】メインプロセッサ１００は、時々、コプロ
セッサ２００が実行すべきインストラクションのリスト
を生成する。本実施形態において、コプロセッサ２００
は、３Ｄグラフィック情報及びデジタルオーディオ情報
を迅速に実行するために最適化されたＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ；特定用途向け集積回路）を内
部に有している。図示した実施形態に記載したコプロセ
ッサは、本願出願人とシリコングラフィックス社との合
弁事業による製品である。しかし、本願発明は、上記の
コプロセッサと共に用いる場合のみに限定されるもので
はない。つまり、３Ｄグラフィックス及びデジタルオー
ディオの迅速処理をサポートするものであれば、どのよ
うなものでも本願発明に適用することができる。コプロ
セッサ２００は、パス１０２を介してメインプロセッサ
１００から受け取ったインストラクションのリストに応
答して、メインメモリ３００及び／又はビデオゲームの
記憶装置５４の内部に格納されているデータに基づい
て、カラーテレビジョンセット５８に適するビデオ出力
及びオーディオ出力を生成する。
セッサ２００が実行すべきインストラクションのリスト
を生成する。本実施形態において、コプロセッサ２００
は、３Ｄグラフィック情報及びデジタルオーディオ情報
を迅速に実行するために最適化されたＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ；特定用途向け集積回路）を内
部に有している。図示した実施形態に記載したコプロセ
ッサは、本願出願人とシリコングラフィックス社との合
弁事業による製品である。しかし、本願発明は、上記の
コプロセッサと共に用いる場合のみに限定されるもので
はない。つまり、３Ｄグラフィックス及びデジタルオー
ディオの迅速処理をサポートするものであれば、どのよ
うなものでも本願発明に適用することができる。コプロ
セッサ２００は、パス１０２を介してメインプロセッサ
１００から受け取ったインストラクションのリストに応
答して、メインメモリ３００及び／又はビデオゲームの
記憶装置５４の内部に格納されているデータに基づい
て、カラーテレビジョンセット５８に適するビデオ出力
及びオーディオ出力を生成する。
【００１４】図２はまた、コプロセッサ２００のオーデ
ィオ出力及びビデオ出力が、本実施形態においては、テ
レビジョンセット５８に直接与えられず、その代わり
に、コプロセッサの外部の電子機器により処理されるこ
とを示している。具体的には、本実施形態において、コ
プロセッサ２００は、デジタル形式でオーディオ情報及
びビデオ情報を出力するが、一般的な家庭用カラーテレ
ビジョンセット５８は、アナログ形式のオーディオ信号
及びビデオ信号を必要とする。したがって、コプロセッ
サ２００のデジタル出力は、アナログ形式に変換されな
ければならない。つまり、ＤＡＣ（Ｄ／Ａ Ｃｏｎｖｅ
ｒｔｅｒ）及びミキサアンプ１４０がアナログのオーデ
ィオ情報に変換し、また、ＶＤＡＣ（Ｖｉｄｅｏ Ｄ／
Ａ Ｃｏｎｖｅｒｔｅｒ）及びエンコーダ１４４が、ア
ナログのビデオ情報に変換する。ＤＡＣ１４０で生成さ
れたアナログオーディオ信号は、当該ＤＡＣが内部に有
するオーディオアンプにより増幅され、ろ波される。オ
ーディオアンプはまた、コンソール５２の外部で発生さ
れ、コネクタ１５４からＥＸＴＳＯＵＮＤ Ｌ／Ｒ信号
を介して入力した混合オーディオ信号を増幅し、ろ波す
ることもできる。ＶＤＡＣ１４４において生成されたア
ナログビデオ信号は、当該ＶＤＡＣが内部に有するビデ
オエンコーダに与えられる。このビデオエンコーダは、
例えば、“ＲＧＢ”入力を、民生用のテレビセットに適
用しうるコンポジットビデオ信号に変換してもよい。Ａ
ＤＡＣ及びミキサアンプ１４０内のオーディオアンプに
よって増幅されたステレオオーディオ出力と、ＶＤＡＣ
及びビデオエンコーダ１４４のコンポジットビデオ出力
とは、家庭用カラーテレビジョンセット５８に与えら
れ、これを直接制御する。上記ＶＤＡＣにより生成され
るコンポジット同期信号は、ビデオエンコーダに結合さ
れ、さらに、例えば、オプションのライトペンや光線銃
が用いることができるように、外部コネクタ１５４に結
合される。
ィオ出力及びビデオ出力が、本実施形態においては、テ
レビジョンセット５８に直接与えられず、その代わり
に、コプロセッサの外部の電子機器により処理されるこ
とを示している。具体的には、本実施形態において、コ
プロセッサ２００は、デジタル形式でオーディオ情報及
びビデオ情報を出力するが、一般的な家庭用カラーテレ
ビジョンセット５８は、アナログ形式のオーディオ信号
及びビデオ信号を必要とする。したがって、コプロセッ
サ２００のデジタル出力は、アナログ形式に変換されな
ければならない。つまり、ＤＡＣ（Ｄ／Ａ Ｃｏｎｖｅ
ｒｔｅｒ）及びミキサアンプ１４０がアナログのオーデ
ィオ情報に変換し、また、ＶＤＡＣ（Ｖｉｄｅｏ Ｄ／
Ａ Ｃｏｎｖｅｒｔｅｒ）及びエンコーダ１４４が、ア
ナログのビデオ情報に変換する。ＤＡＣ１４０で生成さ
れたアナログオーディオ信号は、当該ＤＡＣが内部に有
するオーディオアンプにより増幅され、ろ波される。オ
ーディオアンプはまた、コンソール５２の外部で発生さ
れ、コネクタ１５４からＥＸＴＳＯＵＮＤ Ｌ／Ｒ信号
を介して入力した混合オーディオ信号を増幅し、ろ波す
ることもできる。ＶＤＡＣ１４４において生成されたア
ナログビデオ信号は、当該ＶＤＡＣが内部に有するビデ
オエンコーダに与えられる。このビデオエンコーダは、
例えば、“ＲＧＢ”入力を、民生用のテレビセットに適
用しうるコンポジットビデオ信号に変換してもよい。Ａ
ＤＡＣ及びミキサアンプ１４０内のオーディオアンプに
よって増幅されたステレオオーディオ出力と、ＶＤＡＣ
及びビデオエンコーダ１４４のコンポジットビデオ出力
とは、家庭用カラーテレビジョンセット５８に与えら
れ、これを直接制御する。上記ＶＤＡＣにより生成され
るコンポジット同期信号は、ビデオエンコーダに結合さ
れ、さらに、例えば、オプションのライトペンや光線銃
が用いることができるように、外部コネクタ１５４に結
合される。
【００１５】図２はまた、他のコンソール５２の構成部
品とのタイミングを合わせるため及び同期を確立させる
ためのタイミング信号を生成するクロックジェネレータ
１３６（これは、例えば、図５に示すクリスタル１４８
によって制御される）を示している。異なるコンソール
の構成部品は異なるクロック周波数を必要とする。その
ため、クロックジェネレータ１３６は、適切なクロック
周波数出力（または、例えば、分周により、適切なクロ
ック周波数が得られるような周波数）を与える。
品とのタイミングを合わせるため及び同期を確立させる
ためのタイミング信号を生成するクロックジェネレータ
１３６（これは、例えば、図５に示すクリスタル１４８
によって制御される）を示している。異なるコンソール
の構成部品は異なるクロック周波数を必要とする。その
ため、クロックジェネレータ１３６は、適切なクロック
周波数出力（または、例えば、分周により、適切なクロ
ック周波数が得られるような周波数）を与える。
【００１６】本実施形態において、ゲーム操作器５６
は、メインプロセッサ１００に直接接続されるのではな
く、シリアル周辺インタフェイス１３８を通じてコンソ
ール５２に接続される。シリアル周辺インタフェイス１
３８は、４つまで又は５つのゲーム操作器５６（例え
ば、４つの操作器についてはＩ／Ｏバス１５１から、そ
して、１つの操作器についてはコネクタ１５４から）か
ら入力するシリアルデータ信号を分離し、さらに、予め
定められたフォーマットを有するこのデータを、コプロ
セッサ２００を介してメインプロセッサ１００に与え
る。シリアル周辺インタフェイス１３８は２方向性を有
している。つまり、シリアル周辺インタフェイス１３８
は、メインプロセッサ１００によって特定されるシリア
ル情報を、フロントパネルにあるコネクタ８０ａ〜ｄか
ら送信したり、当該コネクタ８０ａ〜ｄから入力される
シリアル情報を受信したりする能力を有する。シリアル
インタフェイス１３８は、メインメモリＲＤＲＡＭのデ
ータ、クロック信号やコマンドを受信したり、コプロセ
ッサシリアルインタフェイス（図示せず）を介して、デ
ータやレスポンスを送信したりする。Ｉ／Ｏコマンド
は、シリアルインタフェイス１３８に送信され、当該シ
リアルインタフェイス１３８の内部プロセッサによって
実行される（後述）。このような態様において、周辺イ
ンタフェイスのプロセッサ（図１０における２５０）
は、Ｉ／Ｏタスクを統御することにより、メインプロセ
ッサ１００にかかる処理負担を少なくする。図１０を参
照して以下に詳説するように、シリアル周辺インタフェ
イス１３８はまた、ブートＲＯＭを含んでおり、当該ブ
ートＲＯＭは、若干のイニシャルプログラムロード（Ｉ
ＰＬ）コードを記憶している。周辺インタフェイスのブ
ートＲＯＭ内に格納されているＩＰＬコードは、メイン
プロセッサ１００によって、起動時及び／又はリセット
時に実行され、これによって、メインプロセッサ１００
は、記憶装置５４内のゲームプログラムインストラクシ
ョン１０８の実行を始めることができる。イニシャルゲ
ームインストラクション１０８は、次に、メインメモリ
３００にアクセスするのに必要となるドライバ及び操作
器を初期化するためにメインプロセッサ１００を制御す
る。
は、メインプロセッサ１００に直接接続されるのではな
く、シリアル周辺インタフェイス１３８を通じてコンソ
ール５２に接続される。シリアル周辺インタフェイス１
３８は、４つまで又は５つのゲーム操作器５６（例え
ば、４つの操作器についてはＩ／Ｏバス１５１から、そ
して、１つの操作器についてはコネクタ１５４から）か
ら入力するシリアルデータ信号を分離し、さらに、予め
定められたフォーマットを有するこのデータを、コプロ
セッサ２００を介してメインプロセッサ１００に与え
る。シリアル周辺インタフェイス１３８は２方向性を有
している。つまり、シリアル周辺インタフェイス１３８
は、メインプロセッサ１００によって特定されるシリア
ル情報を、フロントパネルにあるコネクタ８０ａ〜ｄか
ら送信したり、当該コネクタ８０ａ〜ｄから入力される
シリアル情報を受信したりする能力を有する。シリアル
インタフェイス１３８は、メインメモリＲＤＲＡＭのデ
ータ、クロック信号やコマンドを受信したり、コプロセ
ッサシリアルインタフェイス（図示せず）を介して、デ
ータやレスポンスを送信したりする。Ｉ／Ｏコマンド
は、シリアルインタフェイス１３８に送信され、当該シ
リアルインタフェイス１３８の内部プロセッサによって
実行される（後述）。このような態様において、周辺イ
ンタフェイスのプロセッサ（図１０における２５０）
は、Ｉ／Ｏタスクを統御することにより、メインプロセ
ッサ１００にかかる処理負担を少なくする。図１０を参
照して以下に詳説するように、シリアル周辺インタフェ
イス１３８はまた、ブートＲＯＭを含んでおり、当該ブ
ートＲＯＭは、若干のイニシャルプログラムロード（Ｉ
ＰＬ）コードを記憶している。周辺インタフェイスのブ
ートＲＯＭ内に格納されているＩＰＬコードは、メイン
プロセッサ１００によって、起動時及び／又はリセット
時に実行され、これによって、メインプロセッサ１００
は、記憶装置５４内のゲームプログラムインストラクシ
ョン１０８の実行を始めることができる。イニシャルゲ
ームインストラクション１０８は、次に、メインメモリ
３００にアクセスするのに必要となるドライバ及び操作
器を初期化するためにメインプロセッサ１００を制御す
る。
【００１７】本実施形態においては、シリアル周辺イン
タフェイス１３８は、プロセッサ（図１０における２５
０）を含んでおり、当該プロセッサは、上述したＩ／Ｏ
タスクの実行に加え、記憶装置５４が内部に有する機密
保護プロセッサ１５２と通信を行う。この一対の機密保
護プロセッサ（一方は記憶装置５４内にあり、他方はコ
ンソール５２内にある）は、メインプロセッサ１００と
共に動作して、ビデオゲームコンソール５２に純正の記
録装置のみが用いられることを保証するための認証処理
を実行する。
タフェイス１３８は、プロセッサ（図１０における２５
０）を含んでおり、当該プロセッサは、上述したＩ／Ｏ
タスクの実行に加え、記憶装置５４が内部に有する機密
保護プロセッサ１５２と通信を行う。この一対の機密保
護プロセッサ（一方は記憶装置５４内にあり、他方はコ
ンソール５２内にある）は、メインプロセッサ１００と
共に動作して、ビデオゲームコンソール５２に純正の記
録装置のみが用いられることを保証するための認証処理
を実行する。
【００１８】図２及び３に示すように、周辺インタフェ
イス１３８は、リセットＩＣ１３９から電源リセット信
号を受信する。リセットＩＣ１３９は、適切なしきい値
電圧レベルを検出した後、電源リセット信号を発生す
る。電源リセット信号は、結果的に、回路１６２によっ
て発生されるコールドリセット信号になり、コールドリ
セット信号は、メインプロセッサ１００のリセット入力
に結合される。コールドリセット信号が適正な時に発生
されるために、遅延信号ＣＬＤＣＡＰは、コールドリセ
ット信号発生回路１６２に結合される。コールドリセッ
ト信号発生器１６２は、シュミットトリガ回路（リセッ
トＩＣ１３９からのリセットＩＣ信号を受信する）を含
んでおり、当該シュミットトリガ回路の出力はアンドゲ
ートの第１の入力に結合される。シュミットトリガ回路
の出力はまた、バッファインバータに結合されており、
当該バッファインバータの出力及びＣＬＤＣＡＰ信号
は、アンドゲートの第２の入力に結合される。図３に示
すように、アンドゲートの出力はコールドリセット信号
として、マイクロプロセッサ２５０及びメインプロセッ
サ１００に結合され、さらに、アンドゲートの出力は、
マイクロプロセッサ１５２にも与えられる。コールドリ
セット発生器により発生されるコールドリセット信号
は、ダイオード（図示せず）を通じて発生器１６２の入
力にフィードバックされる。コールドリセット信号はま
た、周辺インタフェイス１３８（図１０参照）が内部に
有するプロセッサ２５０のリセット入力と、機密保護プ
ロセッサ１５２のリセット入力に結合されるコネクタ１
５４のリセット端子とに結合される。図４は、リセット
ＩＣ（ＲＥＳＩＣ）、コールドリセット（ＣＬＤＲＥ
Ｓ）及びＣＬＤＣＡＰの信号を示している。図４や図５
などに示される信号は、理解を容易にするために、反転
されているか否かとは無関係に本願明細書（及び、図２
や図３）に表されている。しかし、図４及び図５並びに
本願明細書に開示したタイミング図それぞれにおいて
は、信号が反転されているか否かは、慣用的な表記方法
である信号（又は、端子）表記の上に表されるラインに
よって示される。
イス１３８は、リセットＩＣ１３９から電源リセット信
号を受信する。リセットＩＣ１３９は、適切なしきい値
電圧レベルを検出した後、電源リセット信号を発生す
る。電源リセット信号は、結果的に、回路１６２によっ
て発生されるコールドリセット信号になり、コールドリ
セット信号は、メインプロセッサ１００のリセット入力
に結合される。コールドリセット信号が適正な時に発生
されるために、遅延信号ＣＬＤＣＡＰは、コールドリセ
ット信号発生回路１６２に結合される。コールドリセッ
ト信号発生器１６２は、シュミットトリガ回路（リセッ
トＩＣ１３９からのリセットＩＣ信号を受信する）を含
んでおり、当該シュミットトリガ回路の出力はアンドゲ
ートの第１の入力に結合される。シュミットトリガ回路
の出力はまた、バッファインバータに結合されており、
当該バッファインバータの出力及びＣＬＤＣＡＰ信号
は、アンドゲートの第２の入力に結合される。図３に示
すように、アンドゲートの出力はコールドリセット信号
として、マイクロプロセッサ２５０及びメインプロセッ
サ１００に結合され、さらに、アンドゲートの出力は、
マイクロプロセッサ１５２にも与えられる。コールドリ
セット発生器により発生されるコールドリセット信号
は、ダイオード（図示せず）を通じて発生器１６２の入
力にフィードバックされる。コールドリセット信号はま
た、周辺インタフェイス１３８（図１０参照）が内部に
有するプロセッサ２５０のリセット入力と、機密保護プ
ロセッサ１５２のリセット入力に結合されるコネクタ１
５４のリセット端子とに結合される。図４は、リセット
ＩＣ（ＲＥＳＩＣ）、コールドリセット（ＣＬＤＲＥ
Ｓ）及びＣＬＤＣＡＰの信号を示している。図４や図５
などに示される信号は、理解を容易にするために、反転
されているか否かとは無関係に本願明細書（及び、図２
や図３）に表されている。しかし、図４及び図５並びに
本願明細書に開示したタイミング図それぞれにおいて
は、信号が反転されているか否かは、慣用的な表記方法
である信号（又は、端子）表記の上に表されるラインに
よって示される。
【００１９】図２はまた、ビデオゲームのコンソール５
２が内部に有するコネクタ１５４を示している。図２に
おいて、コネクタ１５４は、使用に際し、記憶装置のプ
リント回路基板７０のエッジ７２にある電気接点７４に
接続される。これによって、コネクタ１５４は、記憶装
置のＲＯＭ７６に、コプロセッサ２００を電気的に接続
する。さらに、コネクタ１５４は、記憶装置の機密保護
プロセッサ１５２を、メインユニットのシリアル周辺イ
ンタフェイス１３８に接続する。コネクタ１５４は、特
に図２に示す実施形態においては、主として、ＲＯＭ７
６からデータ及びインストラクションを読み出すために
用いられる。しかし、コネクタが２方向性を有するよう
に、つまり、メインユニットが、記録装置５４に情報を
送って、ＲＡＭ７７に情報を格納したり、ＲＡＭ７７か
ら情報を読み出したりできるように、本システム５０は
構成されている。
２が内部に有するコネクタ１５４を示している。図２に
おいて、コネクタ１５４は、使用に際し、記憶装置のプ
リント回路基板７０のエッジ７２にある電気接点７４に
接続される。これによって、コネクタ１５４は、記憶装
置のＲＯＭ７６に、コプロセッサ２００を電気的に接続
する。さらに、コネクタ１５４は、記憶装置の機密保護
プロセッサ１５２を、メインユニットのシリアル周辺イ
ンタフェイス１３８に接続する。コネクタ１５４は、特
に図２に示す実施形態においては、主として、ＲＯＭ７
６からデータ及びインストラクションを読み出すために
用いられる。しかし、コネクタが２方向性を有するよう
に、つまり、メインユニットが、記録装置５４に情報を
送って、ＲＡＭ７７に情報を格納したり、ＲＡＭ７７か
ら情報を読み出したりできるように、本システム５０は
構成されている。
【００２０】メインメモリ３００は、ＣＰＵインストラ
クション１０８の形式で、ビデオゲームプログラムを記
憶する。メインメモリ３００へのすべてのアクセスは、
パス１０６を介し、コプロセッサ２００を通じて行われ
る。これらのＣＰＵインストラクションは、典型的に
は、記憶装置５４に格納されているゲームプログラム／
データ１０８からコピーされ、ＲＤＲＡＭ３００にダウ
ンロードされる。このアーキテクチャはまた、ＣＤ−Ｒ
ＯＭその他の大容量媒体装置との使用に容易に対応する
ことができる。ＣＰＵ１００は、記録装置のＲＯＭ７６
からインストラクションを直接実行することもできる。
しかし、ＲＯＭからそれぞれのインストラクションをア
クセスするのに要する時間は、メインメモリ３００から
インストラクションをアクセスするのに要する時間より
はるかに長い。したがって、メインメモリ１００は、典
型的には、必要に応じてブロックごとに、ＲＯＭ７６か
らメインメモリ３００に、ゲームのプログラムやデータ
をコピーし、インストラクションを実際に実行するため
にメインメモリ３００をアクセスする。メモリＲＤＲＡ
Ｍ３００としては、５００Ｍバイト／秒のアクセス時間
を達成できる高速アクセスＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲＡＭ）を用いることが好ましい。その一例として、本
実施形態においては、ＲＡＭＢＵＳ社により販売されて
いるＤＲＡＭが用いられている。メモリ３００は、９ビ
ット幅の単一バスを介してコプロセッサ２００に結合さ
れ、当該バスの制御は、コプロセッサ２００により調停
される。メモリ３００は、コンソールのメモリ拡張ポー
ト（図示せず）を介してコンソール５２に、例えば、８
Ｍバイトのメモリカードを差し込むだけで拡張できる。
クション１０８の形式で、ビデオゲームプログラムを記
憶する。メインメモリ３００へのすべてのアクセスは、
パス１０６を介し、コプロセッサ２００を通じて行われ
る。これらのＣＰＵインストラクションは、典型的に
は、記憶装置５４に格納されているゲームプログラム／
データ１０８からコピーされ、ＲＤＲＡＭ３００にダウ
ンロードされる。このアーキテクチャはまた、ＣＤ−Ｒ
ＯＭその他の大容量媒体装置との使用に容易に対応する
ことができる。ＣＰＵ１００は、記録装置のＲＯＭ７６
からインストラクションを直接実行することもできる。
しかし、ＲＯＭからそれぞれのインストラクションをア
クセスするのに要する時間は、メインメモリ３００から
インストラクションをアクセスするのに要する時間より
はるかに長い。したがって、メインメモリ１００は、典
型的には、必要に応じてブロックごとに、ＲＯＭ７６か
らメインメモリ３００に、ゲームのプログラムやデータ
をコピーし、インストラクションを実際に実行するため
にメインメモリ３００をアクセスする。メモリＲＤＲＡ
Ｍ３００としては、５００Ｍバイト／秒のアクセス時間
を達成できる高速アクセスＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲＡＭ）を用いることが好ましい。その一例として、本
実施形態においては、ＲＡＭＢＵＳ社により販売されて
いるＤＲＡＭが用いられている。メモリ３００は、９ビ
ット幅の単一バスを介してコプロセッサ２００に結合さ
れ、当該バスの制御は、コプロセッサ２００により調停
される。メモリ３００は、コンソールのメモリ拡張ポー
ト（図示せず）を介してコンソール５２に、例えば、８
Ｍバイトのメモリカードを差し込むだけで拡張できる。
【００２１】メインプロセッサ１００には、好ましく
は、インストラクションに対するアクセス時間をさらに
短くするために、内部キャッシュメモリ（図示せず）が
含まれる。記憶装置５４はまた、所定のゲームのグラフ
ィック及びサウンドを与えるために必要となるグラフィ
ック及びサウンドデータ１１２のデータベースを格納し
ている。メインプロセッサ１００は、通常、必要に応じ
て、記憶装置５４からグラフィック及びサウンドデータ
１１２を読み出し、テクスチャデータ、サウンドデータ
及びグラフィックスデータの形式でメインメモリ３００
に当該グラフィック及びサウンドデータ１１２を格納す
る。本実施形態においては、コプロセッサ２００は、内
部にテクスチャメモリを有するディスプレイプロセッサ
を含んでいる。テクスチャメモリには、ディスプレイプ
ロセッサにより使用されるテクスチャデータが、必要に
応じてコピーされる。
は、インストラクションに対するアクセス時間をさらに
短くするために、内部キャッシュメモリ（図示せず）が
含まれる。記憶装置５４はまた、所定のゲームのグラフ
ィック及びサウンドを与えるために必要となるグラフィ
ック及びサウンドデータ１１２のデータベースを格納し
ている。メインプロセッサ１００は、通常、必要に応じ
て、記憶装置５４からグラフィック及びサウンドデータ
１１２を読み出し、テクスチャデータ、サウンドデータ
及びグラフィックスデータの形式でメインメモリ３００
に当該グラフィック及びサウンドデータ１１２を格納す
る。本実施形態においては、コプロセッサ２００は、内
部にテクスチャメモリを有するディスプレイプロセッサ
を含んでいる。テクスチャメモリには、ディスプレイプ
ロセッサにより使用されるテクスチャデータが、必要に
応じてコピーされる。
【００２２】記憶装置５４はまた、コプロセッサマイク
ロコード１５６を格納する。本実施形態においては、コ
プロセッサ２００が内部に有する信号処理回路は、様々
なグラフィックス及びオーディオ機能を実行するための
コンピュータプログラムを実行する。このコンピュータ
プログラムは、マイクロコードと呼ばれており、記録装
置５４により与えられる。典型的には、メインプロセッ
サ１００が、システム起動時にメインメモリ３００にマ
イクロコード１５６をコピーし、さらに、信号処理回路
を制御して、マイクロコードの一部分を実行するために
必要となる部分を、当該信号処理回路が内部に有するイ
ンストラクションメモリにコピーする。マイクロコード
１５６は記憶装置５４により与えられるので、記憶装置
が異なればマイクロコードも異なる。したがって、ソフ
トウェアの制御下で、コプロセッサ２００により与えら
れる機能を部分的に加工することができる。一般的にマ
イクロコード１５６のサイズは大きく、信号処理回路が
内部に有するインストラクションメモリの容量では、当
該マイクロコードを一度に格納しきれない。それゆえ、
マイクロコードのページごと若しくは部分ごとに、必要
に応じて、メインメモリ３００から信号処理回路のイン
ストラクションメモリにロードされることが必要な場合
もある。例えば、マイクロコード１５６の一部分が、画
像処理のために信号処理回路にロードされ、また、マイ
クロコードの他の部分が、音声処理のために信号処理回
路にロードされる。
ロコード１５６を格納する。本実施形態においては、コ
プロセッサ２００が内部に有する信号処理回路は、様々
なグラフィックス及びオーディオ機能を実行するための
コンピュータプログラムを実行する。このコンピュータ
プログラムは、マイクロコードと呼ばれており、記録装
置５４により与えられる。典型的には、メインプロセッ
サ１００が、システム起動時にメインメモリ３００にマ
イクロコード１５６をコピーし、さらに、信号処理回路
を制御して、マイクロコードの一部分を実行するために
必要となる部分を、当該信号処理回路が内部に有するイ
ンストラクションメモリにコピーする。マイクロコード
１５６は記憶装置５４により与えられるので、記憶装置
が異なればマイクロコードも異なる。したがって、ソフ
トウェアの制御下で、コプロセッサ２００により与えら
れる機能を部分的に加工することができる。一般的にマ
イクロコード１５６のサイズは大きく、信号処理回路が
内部に有するインストラクションメモリの容量では、当
該マイクロコードを一度に格納しきれない。それゆえ、
マイクロコードのページごと若しくは部分ごとに、必要
に応じて、メインメモリ３００から信号処理回路のイン
ストラクションメモリにロードされることが必要な場合
もある。例えば、マイクロコード１５６の一部分が、画
像処理のために信号処理回路にロードされ、また、マイ
クロコードの他の部分が、音声処理のために信号処理回
路にロードされる。
【００２３】図２には示されていないが、コプロセッサ
２００はまた、ＣＰＵインタフェイスと、シリアルイン
タフェイスと、パラレル周辺インタフェイスと、オーデ
ィオインタフェイスと、ビデオインタフェイスと、メイ
ンメモリＤＲＡＭのコントローラ／インタフェイスと、
メイン内部バスと、タイミング制御回路とを含んでい
る。コプロセッサのメインバスは、コプロセッサ２００
が内部に有する主要な構成要素それぞれを、相互に通信
できるよう接続する。ＣＰＵインタフェイスは、メイン
プロセッサ１００とコプロセッサ２００との間のゲート
ウェイである。メインプロセッサ１００は、ＣＰＵとコ
プロセッサとをつなぐバスを介して、コプロセッサのＣ
ＰＵからデータを読み出し、さらに、コプロセッサのＣ
ＰＵにデータを書き込む。コプロセッサシリアルインタ
フェイスは、シリアル周辺インタフェイス１３８とコプ
ロセッサ２００の間のインタフェイスであるのに対し、
コプロセッサパラレルインタフェイスは、コプロセッサ
２００と、記憶装置５４やコネクタ１５４に接続される
他のパラレル機器との間のインタフェイスである。
２００はまた、ＣＰＵインタフェイスと、シリアルイン
タフェイスと、パラレル周辺インタフェイスと、オーデ
ィオインタフェイスと、ビデオインタフェイスと、メイ
ンメモリＤＲＡＭのコントローラ／インタフェイスと、
メイン内部バスと、タイミング制御回路とを含んでい
る。コプロセッサのメインバスは、コプロセッサ２００
が内部に有する主要な構成要素それぞれを、相互に通信
できるよう接続する。ＣＰＵインタフェイスは、メイン
プロセッサ１００とコプロセッサ２００との間のゲート
ウェイである。メインプロセッサ１００は、ＣＰＵとコ
プロセッサとをつなぐバスを介して、コプロセッサのＣ
ＰＵからデータを読み出し、さらに、コプロセッサのＣ
ＰＵにデータを書き込む。コプロセッサシリアルインタ
フェイスは、シリアル周辺インタフェイス１３８とコプ
ロセッサ２００の間のインタフェイスであるのに対し、
コプロセッサパラレルインタフェイスは、コプロセッサ
２００と、記憶装置５４やコネクタ１５４に接続される
他のパラレル機器との間のインタフェイスである。
【００２４】コプロセッサのオーディオインタフェイス
は、メインメモリ３００が内部に有するオーディオバッ
ファからの情報を読み出して、オーディオＤＡＣ１４０
に出力する。同様に、コプロセッサのビデオインタフェ
イスは、ＲＤＲＡＭのフレームバッファからの情報を読
み出して、ビデオＤＡＣ１４４に出力する。コプロセッ
サのＤＲＡＭコントローラ／インタフェイスは、コプロ
セッサ２００がメインメモリ３００をアクセスするため
のゲートウェイである。コプロセッサのタイミング制御
回路は、クロック発生器１３６からのクロック信号を受
信し、コプロセッサ２００が内部に有する他の様々な回
路に、クロック信号（必要な場合には、適正なものに分
周したクロック信号）を分配する。
は、メインメモリ３００が内部に有するオーディオバッ
ファからの情報を読み出して、オーディオＤＡＣ１４０
に出力する。同様に、コプロセッサのビデオインタフェ
イスは、ＲＤＲＡＭのフレームバッファからの情報を読
み出して、ビデオＤＡＣ１４４に出力する。コプロセッ
サのＤＲＡＭコントローラ／インタフェイスは、コプロ
セッサ２００がメインメモリ３００をアクセスするため
のゲートウェイである。コプロセッサのタイミング制御
回路は、クロック発生器１３６からのクロック信号を受
信し、コプロセッサ２００が内部に有する他の様々な回
路に、クロック信号（必要な場合には、適正なものに分
周したクロック信号）を分配する。
【００２５】本実施形態においては、メインプロセッサ
１００として、ＭＩＰＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ社
製のＭＩＰＳ Ｒ４３００ ＲＩＳＣプロセッサが用い
られる。このメインプロセッサ１００の詳細について
は、例えば、文献“Ｈｅｉｎｒｉｃｈ，ＭＩＰＳ Ｍｉ
ｃｒｏｐｒｏｃｅｓｓｏｒ Ｒ４０００ Ｕｓｅｒ’ｓ
Ｍａｎｕａｌ（ＭＩＰＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ，
Ｉｎｃ．，１９８４，Ｓｅｃｏｎｄ Ｅｄ．）”に記載
されている。
１００として、ＭＩＰＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ社
製のＭＩＰＳ Ｒ４３００ ＲＩＳＣプロセッサが用い
られる。このメインプロセッサ１００の詳細について
は、例えば、文献“Ｈｅｉｎｒｉｃｈ，ＭＩＰＳ Ｍｉ
ｃｒｏｐｒｏｃｅｓｓｏｒ Ｒ４０００ Ｕｓｅｒ’ｓ
Ｍａｎｕａｌ（ＭＩＰＳ Ｔｅｃｈｎｏｌｏｇｉｅｓ，
Ｉｎｃ．，１９８４，Ｓｅｃｏｎｄ Ｅｄ．）”に記載
されている。
【００２６】メインプロセッサ１００である従来のＲ４
３００は、６つのハードウェア割込み、１つの内部（タ
イマ）割込み、２つのソフトウェア割込み及び１つのマ
スク不可能割込み（ＮＭＩ）をサポートしている。本実
施形態においては、６つのハードウェア割込みのうちの
３つの入力（ＩＮＴＯ、ＩＮＴ１及びＩＮＴ２）と、マ
スク不可能割込み（ＮＭＩ）入力とが、本システム５０
の他の部分をメインプロセッサに割込み可能にする。具
体的には、メインプロセッサのＩＮＴＯは、コプロセッ
サ２００がメインプロセッサに割り込めるように接続さ
れる。メインプロセッサの割込みＩＮＴ１は、記憶装置
５４又は他の外部装置がメインプロセッサに割り込める
ように接続される。そして、メインプロセッサの割込み
ＩＮＴ２及びＮＭＩは、シリアル周辺インタフェイス１
３８がメインプロセッサに割り込むことができるように
接続される。プロセッサは、割り込まれたときはいつで
も、割込みの原因を決定するために、内部の割込みレジ
スタを参照し、適当な方法、例えば、ステータスレジス
タを読み出したり、他の適当な動作を実行したりするな
どの方法で応答する。シリアル周辺インタフェイス１３
８からのＮＭＩ割込み入力を除くすべての割込み入力
は、マスク可能（つまり、メインプロセッサ１００は、
ソフトウェアの制御下で、当該割込み入力を、選択的に
イネーブル又はディスエーブルにすることができる）で
ある。
３００は、６つのハードウェア割込み、１つの内部（タ
イマ）割込み、２つのソフトウェア割込み及び１つのマ
スク不可能割込み（ＮＭＩ）をサポートしている。本実
施形態においては、６つのハードウェア割込みのうちの
３つの入力（ＩＮＴＯ、ＩＮＴ１及びＩＮＴ２）と、マ
スク不可能割込み（ＮＭＩ）入力とが、本システム５０
の他の部分をメインプロセッサに割込み可能にする。具
体的には、メインプロセッサのＩＮＴＯは、コプロセッ
サ２００がメインプロセッサに割り込めるように接続さ
れる。メインプロセッサの割込みＩＮＴ１は、記憶装置
５４又は他の外部装置がメインプロセッサに割り込める
ように接続される。そして、メインプロセッサの割込み
ＩＮＴ２及びＮＭＩは、シリアル周辺インタフェイス１
３８がメインプロセッサに割り込むことができるように
接続される。プロセッサは、割り込まれたときはいつで
も、割込みの原因を決定するために、内部の割込みレジ
スタを参照し、適当な方法、例えば、ステータスレジス
タを読み出したり、他の適当な動作を実行したりするな
どの方法で応答する。シリアル周辺インタフェイス１３
８からのＮＭＩ割込み入力を除くすべての割込み入力
は、マスク可能（つまり、メインプロセッサ１００は、
ソフトウェアの制御下で、当該割込み入力を、選択的に
イネーブル又はディスエーブルにすることができる）で
ある。
【００２７】マスク不可能割込みの信号が、ビデオゲー
ムのリセットスイッチ９０が押されると、周辺インタフ
ェイス回路１３８によって発生され、図２に示すように
メインプロセッサ１００に結合される。ＮＭＩ信号は、
しかしながら、結果的に、マスク不可能割込み信号とな
り、予め定められた初期化状態に、即座にブランチす
る。ブランチングにより、リセットスイッチ９０の操作
に応答することを可能とするために、図３に示すリセッ
トスイッチ回路が用いられ、現時点における最高のゲー
ム水準を実現する。リセットスイッチ９０が押される
と、Ｉ／Ｏポート１６４は、内部に有する論理回路をセ
ットするリセットスイッチ入力信号を受信し、プロセッ
サ１００にＩＮＴ２信号を即座に結合する。ＩＮＴ２信
号は、ＮＭＩの事前警告信号であって、例えば、ゲーム
プロセッサ１００のトリガ信号に用いられ、ゲームの状
態を予め定められたレジスタにセーブする。Ｉ／Ｏポー
ト１６４が内部に有する論理回路は時間遅延回路であっ
てもよく、当該時間遅延回路は、図４に示すタイミング
信号を参照すれば理解できるように、ＩＮＴ２信号の入
力後０．５秒後にＮＭＩ信号を確実に発生する。図４の
左側の部分は、リセットスイッチの押された時間が０．
５秒以下の場合に発生される信号を示している。また、
図４の右側の部分は、リセットスイッチの押された時間
が０．５秒を超える場合に発生される信号を示してい
る。したがって、個々のゲームプログラムは、ＮＭＩ信
号の発生前のＩＮＴ２信号に応じて、予め定義されてい
るインストラクションのセットを実行することにより、
リセットスイッチ９０の操作に対する応答を、好きなよ
うにデザインすることができる。ＣＰＵ１００はまた、
関連するオーディオ及びビデオシステムのための遮断処
理を開始することにより、又は、当該ＣＰＵ１００が内
部に有するキャッシュメモリ及びその他の回路を、遮断
処理に備えさせることにより、ＮＭＩの事前警告信号で
あるＩＮＴ２信号に対して応答する。このようにして、
単なるゲーム開始時点ではなく、好みの既知の状態にゲ
ームを戻すことを可能にする。このＮＭＩ信号はまた、
周辺インタフェイスのマイクロプロセッサ２５０にも結
合される。
ムのリセットスイッチ９０が押されると、周辺インタフ
ェイス回路１３８によって発生され、図２に示すように
メインプロセッサ１００に結合される。ＮＭＩ信号は、
しかしながら、結果的に、マスク不可能割込み信号とな
り、予め定められた初期化状態に、即座にブランチす
る。ブランチングにより、リセットスイッチ９０の操作
に応答することを可能とするために、図３に示すリセッ
トスイッチ回路が用いられ、現時点における最高のゲー
ム水準を実現する。リセットスイッチ９０が押される
と、Ｉ／Ｏポート１６４は、内部に有する論理回路をセ
ットするリセットスイッチ入力信号を受信し、プロセッ
サ１００にＩＮＴ２信号を即座に結合する。ＩＮＴ２信
号は、ＮＭＩの事前警告信号であって、例えば、ゲーム
プロセッサ１００のトリガ信号に用いられ、ゲームの状
態を予め定められたレジスタにセーブする。Ｉ／Ｏポー
ト１６４が内部に有する論理回路は時間遅延回路であっ
てもよく、当該時間遅延回路は、図４に示すタイミング
信号を参照すれば理解できるように、ＩＮＴ２信号の入
力後０．５秒後にＮＭＩ信号を確実に発生する。図４の
左側の部分は、リセットスイッチの押された時間が０．
５秒以下の場合に発生される信号を示している。また、
図４の右側の部分は、リセットスイッチの押された時間
が０．５秒を超える場合に発生される信号を示してい
る。したがって、個々のゲームプログラムは、ＮＭＩ信
号の発生前のＩＮＴ２信号に応じて、予め定義されてい
るインストラクションのセットを実行することにより、
リセットスイッチ９０の操作に対する応答を、好きなよ
うにデザインすることができる。ＣＰＵ１００はまた、
関連するオーディオ及びビデオシステムのための遮断処
理を開始することにより、又は、当該ＣＰＵ１００が内
部に有するキャッシュメモリ及びその他の回路を、遮断
処理に備えさせることにより、ＮＭＩの事前警告信号で
あるＩＮＴ２信号に対して応答する。このようにして、
単なるゲーム開始時点ではなく、好みの既知の状態にゲ
ームを戻すことを可能にする。このＮＭＩ信号はまた、
周辺インタフェイスのマイクロプロセッサ２５０にも結
合される。
【００２８】メインプロセッサ１００は、自身が実行す
る動作において、ゲーム操作器５６からの入力を受け取
る。メインプロセッサ１００は、記憶装置５４により与
えられるビデオゲームのプログラムを実行して、ゲーム
処理やアニメーションを与え、さらに、グラフィックス
及びサウンドコマンドを組み立てる。メインプロセッサ
１００により発生されたグラフィックス及びサウンドコ
マンドは、コプロセッサ２００により実行される。本実
施形態において、コプロセッサは、グラフィックスの表
示コマンドを発生させるため、３Ｄ幾何学変換及びライ
ティングを実行する。次に、コプロセッサは、スクリー
ン上に表示させるために、かかる表示コマンドを用いて
ポリゴンを描く。上述したように、コプロセッサ２００
は、信号処理回路とディスプレイプロセッサとを含んで
いる。３Ｄ幾何学変換及びライティングは、本実施形態
においては、信号処理回路により実行され、また、ポリ
ゴンのラスタライゼーション及びテクスチャリングは、
ディスプレイプロセッサ５００により実行される。ディ
スプレイプロセッサは、自身の出力をメインメモリ３０
０が内部に有するフレームバッファに書き込む。このフ
レームバッファは、テレビジョンのスクリーン６０に表
示されるべき画像を、デジタル情報として格納する。こ
のフレームバッファが内部に保持する情報を、コプロセ
ッサ２００内の他の回路が読み出し、さらに、当該情報
を表示させるテレビジョン５８に出力する。同時に、信
号処理回路はまた、デジタルオーディオ信号処理技術を
用い、メインプロセッサ１００から受け取った音響コマ
ンドを実行する。信号処理回路は、デジタルオーディオ
出力をメインメモリ３００に書き込む。このとき、メイ
ンメモリは、一時的に、音響出力をバッファリング（即
ち、記憶）する。コプロセッサ２００内の他の回路は、
メインメモリ３００から、バッファリングされたサウン
ドデータを読み出し、テレビジョン５８に適応し、さら
に再生されるように、電気的なオーディオ信号（ステレ
オ多重放送の右側信号及び左側信号）に変換する。
る動作において、ゲーム操作器５６からの入力を受け取
る。メインプロセッサ１００は、記憶装置５４により与
えられるビデオゲームのプログラムを実行して、ゲーム
処理やアニメーションを与え、さらに、グラフィックス
及びサウンドコマンドを組み立てる。メインプロセッサ
１００により発生されたグラフィックス及びサウンドコ
マンドは、コプロセッサ２００により実行される。本実
施形態において、コプロセッサは、グラフィックスの表
示コマンドを発生させるため、３Ｄ幾何学変換及びライ
ティングを実行する。次に、コプロセッサは、スクリー
ン上に表示させるために、かかる表示コマンドを用いて
ポリゴンを描く。上述したように、コプロセッサ２００
は、信号処理回路とディスプレイプロセッサとを含んで
いる。３Ｄ幾何学変換及びライティングは、本実施形態
においては、信号処理回路により実行され、また、ポリ
ゴンのラスタライゼーション及びテクスチャリングは、
ディスプレイプロセッサ５００により実行される。ディ
スプレイプロセッサは、自身の出力をメインメモリ３０
０が内部に有するフレームバッファに書き込む。このフ
レームバッファは、テレビジョンのスクリーン６０に表
示されるべき画像を、デジタル情報として格納する。こ
のフレームバッファが内部に保持する情報を、コプロセ
ッサ２００内の他の回路が読み出し、さらに、当該情報
を表示させるテレビジョン５８に出力する。同時に、信
号処理回路はまた、デジタルオーディオ信号処理技術を
用い、メインプロセッサ１００から受け取った音響コマ
ンドを実行する。信号処理回路は、デジタルオーディオ
出力をメインメモリ３００に書き込む。このとき、メイ
ンメモリは、一時的に、音響出力をバッファリング（即
ち、記憶）する。コプロセッサ２００内の他の回路は、
メインメモリ３００から、バッファリングされたサウン
ドデータを読み出し、テレビジョン５８に適応し、さら
に再生されるように、電気的なオーディオ信号（ステレ
オ多重放送の右側信号及び左側信号）に変換する。
【００２９】より具体的には、メインプロセッサ１００
は、メインメモリ３００に格納されているビデオゲーム
プログラム１０８を読み出す。メインプロセッサ１００
は、このビデオゲームプログラム１０８の実行に応じ
て、コプロセッサ２００向けのコマンドのリストを作成
する。このコマンドリストは、通常、２種類のコマン
ド、つまり、グラフィックスコマンド及びオーディオコ
マンドを含んでいる。グラフィックスコマンドは、コプ
ロセッサ２００がテレビジョンセット５８上で発生させ
る画像を制御し、オーディオコマンドは、コプロセッサ
２００がテレビジョンのスピーカ６２を通じて再生する
音声を特定する。グラフィックスコマンドのリストは、
コプロセッサ２００がテレビジョンのスクリーン６０上
で表示させる画像を制御するものであるから、ディスプ
レイリストと呼ばれ、また、オーディオコマンドのリス
トは、スピーカ６２を通じて奏でられる音声を制御する
ためのものであるから、プレイリストと呼ばれる。一般
に、メインプロセッサ１００は、カラーテレビジョンセ
ット５８の映像についてのフレームごとに、ディスプレ
イリスト及びプレイリストの両方を特定する。
は、メインメモリ３００に格納されているビデオゲーム
プログラム１０８を読み出す。メインプロセッサ１００
は、このビデオゲームプログラム１０８の実行に応じ
て、コプロセッサ２００向けのコマンドのリストを作成
する。このコマンドリストは、通常、２種類のコマン
ド、つまり、グラフィックスコマンド及びオーディオコ
マンドを含んでいる。グラフィックスコマンドは、コプ
ロセッサ２００がテレビジョンセット５８上で発生させ
る画像を制御し、オーディオコマンドは、コプロセッサ
２００がテレビジョンのスピーカ６２を通じて再生する
音声を特定する。グラフィックスコマンドのリストは、
コプロセッサ２００がテレビジョンのスクリーン６０上
で表示させる画像を制御するものであるから、ディスプ
レイリストと呼ばれ、また、オーディオコマンドのリス
トは、スピーカ６２を通じて奏でられる音声を制御する
ためのものであるから、プレイリストと呼ばれる。一般
に、メインプロセッサ１００は、カラーテレビジョンセ
ット５８の映像についてのフレームごとに、ディスプレ
イリスト及びプレイリストの両方を特定する。
【００３０】本実施形態においては、メインプロセッサ
１００は、メインメモリ３００にディスプレイ／プレイ
リスト１１０をコピーすることによって、当該リストを
コプロセッサ２００に与える。メインプロセッサ１００
はまた、グラフィックス及びオーディオのデータベース
を保持するメインメモリ３００をアレンジする。ディス
プレイ／プレイリスト１１０において要求されるグラフ
ィックス及びオーディオを、コプロセッサ２００が発生
するために必要なデータすべてを、かかるデータベース
は含んでいる。例えば、メインプロセッサ１００は、記
憶装置のＲＯＭ７６から適当なグラフィックス及びオー
ディオデータを読み出して、メインメモリ３００が内部
に格納しているグラフィックス及びオーディオデータベ
ースにコピーすればよい。メインプロセッサ１００は、
メインメモリ３００内に書き込んだディスプレイ／プレ
イリスト１００がどこに書き込まれているか、及び、コ
プロセッサ２００が用いるべきグラフィックス及びオー
ディオデータベース１１２の部分を特定してコプロセッ
サ２００に通知する。
１００は、メインメモリ３００にディスプレイ／プレイ
リスト１１０をコピーすることによって、当該リストを
コプロセッサ２００に与える。メインプロセッサ１００
はまた、グラフィックス及びオーディオのデータベース
を保持するメインメモリ３００をアレンジする。ディス
プレイ／プレイリスト１１０において要求されるグラフ
ィックス及びオーディオを、コプロセッサ２００が発生
するために必要なデータすべてを、かかるデータベース
は含んでいる。例えば、メインプロセッサ１００は、記
憶装置のＲＯＭ７６から適当なグラフィックス及びオー
ディオデータを読み出して、メインメモリ３００が内部
に格納しているグラフィックス及びオーディオデータベ
ースにコピーすればよい。メインプロセッサ１００は、
メインメモリ３００内に書き込んだディスプレイ／プレ
イリスト１００がどこに書き込まれているか、及び、コ
プロセッサ２００が用いるべきグラフィックス及びオー
ディオデータベース１１２の部分を特定してコプロセッ
サ２００に通知する。
【００３１】コプロセッサが内部に有する信号処理回路
は、メインメモリ１００から、ディスプレイ／プレイリ
スト１１０を読み出し、このリストを処理する（必要に
応じて、グラフィックス及びオーディオデータベースに
格納されている付加的なデータにもアクセスして処理す
る）。信号処理回路は、２つの主要な出力、つまり、デ
ィスプレイプロセッサによって処理されるグラフィック
ス表示コマンドと、メインメモリ３００内で一時的に記
録されるオーディオ出力データとを発生する。信号処理
回路４００がメインメモリ３００にオーディオ出力デー
タを書き込むと、コプロセッサ２００の他の部分である
オーディオインタフェイス（図示せず）が、このオーデ
ィオデータを読み出し、テレビジョンのスピーカ６２に
出力する。テレビジョンのスピーカ６２は、このオーデ
ィオデータを再生する。
は、メインメモリ１００から、ディスプレイ／プレイリ
スト１１０を読み出し、このリストを処理する（必要に
応じて、グラフィックス及びオーディオデータベースに
格納されている付加的なデータにもアクセスして処理す
る）。信号処理回路は、２つの主要な出力、つまり、デ
ィスプレイプロセッサによって処理されるグラフィック
ス表示コマンドと、メインメモリ３００内で一時的に記
録されるオーディオ出力データとを発生する。信号処理
回路４００がメインメモリ３００にオーディオ出力デー
タを書き込むと、コプロセッサ２００の他の部分である
オーディオインタフェイス（図示せず）が、このオーデ
ィオデータを読み出し、テレビジョンのスピーカ６２に
出力する。テレビジョンのスピーカ６２は、このオーデ
ィオデータを再生する。
【００３２】信号処理回路は、グラフィックディスプレ
イコマンドを、コプロセッサ２００内のパスを介して、
ディスプレイプロセッサに直接与えることもできる。あ
るいは、信号処理回路がグラフィックディスプレイコマ
ンドをメインメモリ３００に書き込み、ディスプレイプ
ロセッサが、メインメモリからグラフィックディスプレ
イコマンドを取り出すようにしてもよい。これらグラフ
ィックディスプレイコマンドは、テレビジョンのスクリ
ーン６０上に特定の幾何画像を描かせる（レンダリング
させる）ために、ディスプレイプロセッサを制御する。
例えば、ディスプレイプロセッサは、グラフィックディ
スプレイコマンドに基づいて、線、三角形又は四角形を
描くことができる。さらに、ディスプレイプロセッサ
は、この三角形や四角形を、メインメモリ３００に格納
されている所定のテクスチャ（例えば、図８（ａ）〜
（ｃ）及び図９（ｄ）〜（ｆ）におけるスクリーンの表
示の例に示されるような、木の葉やレンガ壁のレンガの
イメージ）で満たすようにしてもよいが、すべてはグラ
フィックディスプレイコマンドにより特定される。メイ
ンプロセッサ１００は、ディスプレイプロセッサを直接
制御するように、グラフィックスディスプレイコマンド
を、メインメモリ３００に直接書き込むこともできる。
コプロセッサのディスプレイプロセッサは、その出力と
して、テレビジョンのスクリーン６０に映し出す画像を
デジタル化したものを発生する。
イコマンドを、コプロセッサ２００内のパスを介して、
ディスプレイプロセッサに直接与えることもできる。あ
るいは、信号処理回路がグラフィックディスプレイコマ
ンドをメインメモリ３００に書き込み、ディスプレイプ
ロセッサが、メインメモリからグラフィックディスプレ
イコマンドを取り出すようにしてもよい。これらグラフ
ィックディスプレイコマンドは、テレビジョンのスクリ
ーン６０上に特定の幾何画像を描かせる（レンダリング
させる）ために、ディスプレイプロセッサを制御する。
例えば、ディスプレイプロセッサは、グラフィックディ
スプレイコマンドに基づいて、線、三角形又は四角形を
描くことができる。さらに、ディスプレイプロセッサ
は、この三角形や四角形を、メインメモリ３００に格納
されている所定のテクスチャ（例えば、図８（ａ）〜
（ｃ）及び図９（ｄ）〜（ｆ）におけるスクリーンの表
示の例に示されるような、木の葉やレンガ壁のレンガの
イメージ）で満たすようにしてもよいが、すべてはグラ
フィックディスプレイコマンドにより特定される。メイ
ンプロセッサ１００は、ディスプレイプロセッサを直接
制御するように、グラフィックスディスプレイコマンド
を、メインメモリ３００に直接書き込むこともできる。
コプロセッサのディスプレイプロセッサは、その出力と
して、テレビジョンのスクリーン６０に映し出す画像を
デジタル化したものを発生する。
【００３３】このデジタル化された画像は、ビットマッ
プと時々呼ばれている。メインメモリ３００が内部に有
するフレームバッファは、カラーテレビジョンセット５
８によって映し出されるビデオフレームごとに、このデ
ジタル化された画像を（深さ又はＺの情報とともに）格
納する。コプロセッサ２００の他の部分は、ビデオイン
タフェイス（図示せず）と呼ばれる。このビデオインタ
フェイスは、フレームバッファから読み出した内容を、
カラーテレビジョンセット５８に適するビデオ信号に変
換する。
プと時々呼ばれている。メインメモリ３００が内部に有
するフレームバッファは、カラーテレビジョンセット５
８によって映し出されるビデオフレームごとに、このデ
ジタル化された画像を（深さ又はＺの情報とともに）格
納する。コプロセッサ２００の他の部分は、ビデオイン
タフェイス（図示せず）と呼ばれる。このビデオインタ
フェイスは、フレームバッファから読み出した内容を、
カラーテレビジョンセット５８に適するビデオ信号に変
換する。
【００３４】図８（ａ）〜（ｃ）はそれぞれ、３次元モ
デルを用いて発生させたものであり、この３次元ワール
ドにおいて、丘の頂上にあるお城を表現したものであ
る。このモデルは、幾何学的な形状により定義された表
面上にマッピングされる幾何学的形状（つまり、線、三
角形又は四角形）及びテクスチャ（デジタル的に取り込
まれた写真）から構成されている。システム５０は、こ
れらの幾何学的形状を適当に、変倍し、回転させ、さら
に動かせたものを、スクリーン６０上に一緒に配置して
投影することにより、どのような方向から見ても、リア
ルな３次元ワールドの画像を提供する。システム５０
は、ユーザによるゲーム操作器５６の操作に対してリア
ルタイムに応答し、これを対話的に実現する。
デルを用いて発生させたものであり、この３次元ワール
ドにおいて、丘の頂上にあるお城を表現したものであ
る。このモデルは、幾何学的な形状により定義された表
面上にマッピングされる幾何学的形状（つまり、線、三
角形又は四角形）及びテクスチャ（デジタル的に取り込
まれた写真）から構成されている。システム５０は、こ
れらの幾何学的形状を適当に、変倍し、回転させ、さら
に動かせたものを、スクリーン６０上に一緒に配置して
投影することにより、どのような方向から見ても、リア
ルな３次元ワールドの画像を提供する。システム５０
は、ユーザによるゲーム操作器５６の操作に対してリア
ルタイムに応答し、これを対話的に実現する。
【００３５】図８（ａ）〜（ｃ）及び図９（ｆ）は、異
なる４方向から見たお城の鳥瞰図である。注意を要する
のは、各光景は遠近感をもって表現されていることであ
る。システム５０は、これらの光景（及び、これらの中
間の光景）を、ほとんど認識できないような遅延でもっ
て、対話的に発生させる。そのため、ビデオゲームの遊
戯者は、あたかも、自分がお城の上空を実際に飛んでい
るように思うであろう。
なる４方向から見たお城の鳥瞰図である。注意を要する
のは、各光景は遠近感をもって表現されていることであ
る。システム５０は、これらの光景（及び、これらの中
間の光景）を、ほとんど認識できないような遅延でもっ
て、対話的に発生させる。そのため、ビデオゲームの遊
戯者は、あたかも、自分がお城の上空を実際に飛んでい
るように思うであろう。
【００３６】図９（ｄ）及び（ｅ）は、地上からお城を
見上げたときの光景及びお城の門付近の光景を示してい
る。システム５０は、お城の前に着地したポイントにお
ける光景を与える旨を示す、及び、異なる方向に向いた
“仮想観察者”（即ち、３Ｄワールドを移動する仮想的
な人物の目を通じての光景が表示される。）の視界を与
えることを示すゲーム操作器の入力に、リアルタイムに
応答して対話的に、これらの光景を発する。また、図９
（ｄ）は、“テクスチャマッピング”の一例を示してお
り、リアルな画像をつくるために、レンガ壁のテクスチ
ャ（ピクチャ）がお城の壁にマッピングされている。
見上げたときの光景及びお城の門付近の光景を示してい
る。システム５０は、お城の前に着地したポイントにお
ける光景を与える旨を示す、及び、異なる方向に向いた
“仮想観察者”（即ち、３Ｄワールドを移動する仮想的
な人物の目を通じての光景が表示される。）の視界を与
えることを示すゲーム操作器の入力に、リアルタイムに
応答して対話的に、これらの光景を発する。また、図９
（ｄ）は、“テクスチャマッピング”の一例を示してお
り、リアルな画像をつくるために、レンガ壁のテクスチ
ャ（ピクチャ）がお城の壁にマッピングされている。
【００３７】図５は、図２に示すブロック図のより詳細
な実施形態の例を含んでいる。図５に示す構成要素にお
いて、図２に示したものと同一のものには、同一の参照
番号が付されている。図５に示す構成要素の大部分は、
図２を参照して既に説明したので、その詳細な説明を省
略する。
な実施形態の例を含んでいる。図５に示す構成要素にお
いて、図２に示したものと同一のものには、同一の参照
番号が付されている。図５に示す構成要素の大部分は、
図２を参照して既に説明したので、その詳細な説明を省
略する。
【００３８】図５は、システムの部品と装置の端子で受
信される具体的な信号とのインタフェイスを、図２にお
いて示したものよりも詳細に示している。図５におい
て、ＶＤＤは＋３．３Ｖを表しており、ＶＣＣは＋５Ｖ
を表している。
信される具体的な信号とのインタフェイスを、図２にお
いて示したものよりも詳細に示している。図５におい
て、ＶＤＤは＋３．３Ｖを表しており、ＶＣＣは＋５Ｖ
を表している。
【００３９】まず、図５中の周辺インタフェイス１３８
について説明する。例えば、ＣＬＤＲＥＳ，ＮＭＩ、Ｒ
ＥＳＩＣ、ＣＬＤＣＡＰ及びＲＳＷＩＮは、図２〜４を
参照して既に説明したので、ここではそれらの説明を省
略する。コプロセッサ２００と周辺インタフェイス１３
８との間で通信される３つの信号として、ＰＣＨＣＬ
Ｋ、ＰＣＨＣＭＤ及びＰＣＨＲＳＰが示されている。こ
れらの信号は、図２及び５に示されるように、３ビット
幅の周辺インタフェイスチャネルバス上を送信される。
クロック信号であるＰＣＨＣＬＫは、周辺インタフェイ
スのデータ及びコマンドのサンプリングを開始するタイ
ミングを合わせるために用いられる。このクロック信号
は、コプロセッサ２００から周辺インタフェイス１３８
へと送られてくる。
について説明する。例えば、ＣＬＤＲＥＳ，ＮＭＩ、Ｒ
ＥＳＩＣ、ＣＬＤＣＡＰ及びＲＳＷＩＮは、図２〜４を
参照して既に説明したので、ここではそれらの説明を省
略する。コプロセッサ２００と周辺インタフェイス１３
８との間で通信される３つの信号として、ＰＣＨＣＬ
Ｋ、ＰＣＨＣＭＤ及びＰＣＨＲＳＰが示されている。こ
れらの信号は、図２及び５に示されるように、３ビット
幅の周辺インタフェイスチャネルバス上を送信される。
クロック信号であるＰＣＨＣＬＫは、周辺インタフェイ
スのデータ及びコマンドのサンプリングを開始するタイ
ミングを合わせるために用いられる。このクロック信号
は、コプロセッサ２００から周辺インタフェイス１３８
へと送られてくる。
【００４０】コプロセッサ２００及びＣＰＵ１００は、
記憶装置５４に格納されているビデオゲームのプログラ
ムに基づいて、周辺インタフェイス１３８がＰＣＨＣＭ
Ｄ制御ライン上で実行すべきコマンドを供給する。この
コマンドは、開始ビットフィールド、コマンドコードの
フィールド及びデータと、その他の情報とを含む。
記憶装置５４に格納されているビデオゲームのプログラ
ムに基づいて、周辺インタフェイス１３８がＰＣＨＣＭ
Ｄ制御ライン上で実行すべきコマンドを供給する。この
コマンドは、開始ビットフィールド、コマンドコードの
フィールド及びデータと、その他の情報とを含む。
【００４１】周辺インタフェイス回路（詳細については
後述する）は、コマンドをデコードし、さらに、当該コ
マンドに応答して送るデータの準備が整っていれば、応
答信号ＡＣＫを備える応答信号であるＰＣＨＲＳＰの後
に続けて応答データを送る。周辺インタフェイス１３８
が応答信号ＡＣＫを発した後、おおむね２つのクロック
パルスで、データ転送が開始される。周辺インタフェイ
ス１３８から受信されたデータは、ブートＲＯＭに格納
された情報／インストラクション、又は、操作器の状態
若しくは操作器のデータなどである。
後述する）は、コマンドをデコードし、さらに、当該コ
マンドに応答して送るデータの準備が整っていれば、応
答信号ＡＣＫを備える応答信号であるＰＣＨＲＳＰの後
に続けて応答データを送る。周辺インタフェイス１３８
が応答信号ＡＣＫを発した後、おおむね２つのクロック
パルスで、データ転送が開始される。周辺インタフェイ
ス１３８から受信されたデータは、ブートＲＯＭに格納
された情報／インストラクション、又は、操作器の状態
若しくは操作器のデータなどである。
【００４２】図６は、ＰＣＨＣＬＫ、ＰＣＨＣＭＤ及び
ＰＣＨＲＥＳラインを介して送信される代表的な信号を
示している。図６には、クロック信号と周辺インタフェ
イスによりサンプリングされるＰＣＨＣＭＤラインとの
関係、及び、クロック信号と周辺インタフェイスにより
出力される応答との関係が示されている。さらに、図６
には、クロック信号と、コプロセッサ２００（ＲＣＰ）
によって出力されるＰＣＨＣＭＤとの関係、及びコプロ
セッサによりサンプリングされたＰＣＨＲＳＰとの関係
が示されている。図６により示されているように、クロ
ック信号のハイレベルとローレベルは、本システムがＮ
ＴＳＣで用いられるか、ＰＡＬで用いられるかに基づく
異なるパルス幅を有する。図７は、４つの例示的なコマ
ンドのために周辺インタフェイスのチャネルに現れる信
号の例を示している。この４つのコマンドとは、メモリ
から４バイトのデータを読み出すコマンド、メモリに４
バイトのデータを書き込むコマンド、周辺インタフェイ
スのマクロインストラクションを実行するコマンド、又
は、周辺インタフェイスのバッファメモリに６４バイト
のデータを書き込むコマンドである。なお、周辺インタ
フェイス装置及びこれらのコマンドの説明は、以下に詳
細に記載されている。
ＰＣＨＲＥＳラインを介して送信される代表的な信号を
示している。図６には、クロック信号と周辺インタフェ
イスによりサンプリングされるＰＣＨＣＭＤラインとの
関係、及び、クロック信号と周辺インタフェイスにより
出力される応答との関係が示されている。さらに、図６
には、クロック信号と、コプロセッサ２００（ＲＣＰ）
によって出力されるＰＣＨＣＭＤとの関係、及びコプロ
セッサによりサンプリングされたＰＣＨＲＳＰとの関係
が示されている。図６により示されているように、クロ
ック信号のハイレベルとローレベルは、本システムがＮ
ＴＳＣで用いられるか、ＰＡＬで用いられるかに基づく
異なるパルス幅を有する。図７は、４つの例示的なコマ
ンドのために周辺インタフェイスのチャネルに現れる信
号の例を示している。この４つのコマンドとは、メモリ
から４バイトのデータを読み出すコマンド、メモリに４
バイトのデータを書き込むコマンド、周辺インタフェイ
スのマクロインストラクションを実行するコマンド、又
は、周辺インタフェイスのバッファメモリに６４バイト
のデータを書き込むコマンドである。なお、周辺インタ
フェイス装置及びこれらのコマンドの説明は、以下に詳
細に記載されている。
【００４３】図５の周辺インタフェイス１３８におい
て、ＳＥＣＣＬＫ、ＳＥＣＴＲＣ及びＳＥＣＴＲＤは、
機密保護に関する信号であって、周辺インタフェイス１
３８及びゲームカートリッジ内部に１つずつあるセキュ
リティプロセッサ同士を結合する。ＳＥＫＣＬＫは、ク
ロック信号であって、周辺インタフェイス及びゲームカ
ートリッジ双方におけるセキュリティプロセッサの動作
のクロックに用いられる。ＳＥＣＴＲＣは、周辺インタ
フェイス１３８からゲームカートリッジに送られてくる
信号であって、データ転送クロック信号窓を定義する。
この信号窓の内部においては、データが有効となる。Ｓ
ＥＣＴＲＤはデータ転送バス信号であって、この信号に
よって、周辺インタフェイス１３８からのデータとゲー
ムカートリッジのセキュリティプロセッサからのデータ
とが、ＳＥＣＴＲＤ転送クロックパルスによって特定さ
れる時間に交換される。最後に、周辺インタフェイス１
３８は、端子ＲＳＷＩＮを含んでおり、当該端子はリセ
ットスイッチからの入力を得る。
て、ＳＥＣＣＬＫ、ＳＥＣＴＲＣ及びＳＥＣＴＲＤは、
機密保護に関する信号であって、周辺インタフェイス１
３８及びゲームカートリッジ内部に１つずつあるセキュ
リティプロセッサ同士を結合する。ＳＥＫＣＬＫは、ク
ロック信号であって、周辺インタフェイス及びゲームカ
ートリッジ双方におけるセキュリティプロセッサの動作
のクロックに用いられる。ＳＥＣＴＲＣは、周辺インタ
フェイス１３８からゲームカートリッジに送られてくる
信号であって、データ転送クロック信号窓を定義する。
この信号窓の内部においては、データが有効となる。Ｓ
ＥＣＴＲＤはデータ転送バス信号であって、この信号に
よって、周辺インタフェイス１３８からのデータとゲー
ムカートリッジのセキュリティプロセッサからのデータ
とが、ＳＥＣＴＲＤ転送クロックパルスによって特定さ
れる時間に交換される。最後に、周辺インタフェイス１
３８は、端子ＲＳＷＩＮを含んでおり、当該端子はリセ
ットスイッチからの入力を得る。
【００４４】前述したように、システム５０は、他の操
作器５６を追加するための拡張機能をもっている。この
ような操作器からのデータは、コネクタ１５４のＥＸＴ
ＪＯＹ Ｉ／Ｏ端子を介して転送される。上述した機密
保護に関する３つの信号は、ゲームカートリッジのセキ
ュリティプロセッサと周辺インタフェイスのプロセッサ
とにおけるＳＥＣＴＲＤ、ＳＥＣＴＲＣ及びＳＥＣＣＬ
Ｋ端子でもって結合される。
作器５６を追加するための拡張機能をもっている。この
ような操作器からのデータは、コネクタ１５４のＥＸＴ
ＪＯＹ Ｉ／Ｏ端子を介して転送される。上述した機密
保護に関する３つの信号は、ゲームカートリッジのセキ
ュリティプロセッサと周辺インタフェイスのプロセッサ
とにおけるＳＥＣＴＲＤ、ＳＥＣＴＲＣ及びＳＥＣＣＬ
Ｋ端子でもって結合される。
【００４５】カートリッジコネクタは、さらに、コール
ドリセット信号ＣＲＥＳＥＴを、ゲームカートリッジの
セキュリティプロセッサに結合し、パワーオンリセット
機能を可能にする。さらに、プロセッサによる認証チェ
ックの間に、例えば、周辺インタフェイスのプロセッサ
が予期せぬデータを受け取った場合、カートリッジのプ
ロセッサは、ＣＲＥＳＥＴの制御端子を介して、リセッ
トの状態におかれる。
ドリセット信号ＣＲＥＳＥＴを、ゲームカートリッジの
セキュリティプロセッサに結合し、パワーオンリセット
機能を可能にする。さらに、プロセッサによる認証チェ
ックの間に、例えば、周辺インタフェイスのプロセッサ
が予期せぬデータを受け取った場合、カートリッジのプ
ロセッサは、ＣＲＥＳＥＴの制御端子を介して、リセッ
トの状態におかれる。
【００４６】ＮＭＩ入力端子は、カートリッジにＮＭＩ
割込み信号を結合するための制御端子である。制御ライ
ンＣＡＲＴＩＮＴは、例えば、もし、ＣＰＵ１００によ
るサービスを要求するような装置がカートリッジに結合
されている場合に、カートリッジから発生される割込み
信号を、ＣＰＵ１００に送信できるように備え付けられ
ている。かかるＣＰＵ１００による割込みサービスを要
求しうる１つの装置として、例えば、ＣＤ−ＲＯＭのよ
うな大容量記憶装置がある。
割込み信号を結合するための制御端子である。制御ライ
ンＣＡＲＴＩＮＴは、例えば、もし、ＣＰＵ１００によ
るサービスを要求するような装置がカートリッジに結合
されている場合に、カートリッジから発生される割込み
信号を、ＣＰＵ１００に送信できるように備え付けられ
ている。かかるＣＰＵ１００による割込みサービスを要
求しうる１つの装置として、例えば、ＣＤ−ＲＯＭのよ
うな大容量記憶装置がある。
【００４７】図５に示されるように、システムバスは、
カートリッジコネクタ１５４に結合されており、ゲーム
カートリッジのＲＯＭ、及び／又は、例えば、ＣＤ−Ｒ
ＯＭなどの大容量の記憶装置からのプログラムのインス
トラクションやデータにアクセスすることを可能にす
る。ＮＥＳ及びＳＮＥＳのような、従来のビデオゲーム
システムと対照的なのは、アドレス及びデータの信号
が、ゲームカートリッジに相異なるバスで個別的に結合
されるのではなく、１６ビット幅のアドレス及びデータ
バス上で多重化されることである。読み出し並びに書き
込み処理の制御信号及びアドレスラッチを可能にする２
値信号であるＡＬＥＨ及びＡＬＥＬはそれぞれ、ゲーム
カートリッジに結合される。このＡＬＥＨ及びＡＬＥＬ
の状態が、１６ビットバス上を転送される情報の有効度
を定義する。読み出し信号ＲＤは、読み出しストローブ
信号であって、ゲームカートリッジが内部に有するマス
クＲＯＭ又はＲＡＭからデータが読み出されることをイ
ネーブルにする。書き込み信号ＷＲは、ストローブ信号
であって、コプロセッサ２００からカートリッジの静的
ＲＡＭ又は大容量媒体装置へのデータの書き込みを可能
にする。多重化された１６ビットのアドレス及びデータ
バスについては、外部メモリのアクセスを説明する際
に、図１７〜図１９を参照して詳細に説明する。
カートリッジコネクタ１５４に結合されており、ゲーム
カートリッジのＲＯＭ、及び／又は、例えば、ＣＤ−Ｒ
ＯＭなどの大容量の記憶装置からのプログラムのインス
トラクションやデータにアクセスすることを可能にす
る。ＮＥＳ及びＳＮＥＳのような、従来のビデオゲーム
システムと対照的なのは、アドレス及びデータの信号
が、ゲームカートリッジに相異なるバスで個別的に結合
されるのではなく、１６ビット幅のアドレス及びデータ
バス上で多重化されることである。読み出し並びに書き
込み処理の制御信号及びアドレスラッチを可能にする２
値信号であるＡＬＥＨ及びＡＬＥＬはそれぞれ、ゲーム
カートリッジに結合される。このＡＬＥＨ及びＡＬＥＬ
の状態が、１６ビットバス上を転送される情報の有効度
を定義する。読み出し信号ＲＤは、読み出しストローブ
信号であって、ゲームカートリッジが内部に有するマス
クＲＯＭ又はＲＡＭからデータが読み出されることをイ
ネーブルにする。書き込み信号ＷＲは、ストローブ信号
であって、コプロセッサ２００からカートリッジの静的
ＲＡＭ又は大容量媒体装置へのデータの書き込みを可能
にする。多重化された１６ビットのアドレス及びデータ
バスについては、外部メモリのアクセスを説明する際
に、図１７〜図１９を参照して詳細に説明する。
【００４８】音響は、カートリッジから及び／又はコネ
クタ１５４を通じて、オーディオミキサ１４２のチャネ
ル１及びチャネル２の入力端子、ＣＨ１ＥＸＴ及びＣＨ
２ＥＸＴにそれぞれ出力される。ＳＯＵＮＤＬ及びＳＯ
ＵＮＤＲから入力する外部の音響は、コプロセッサか
ら、オーディオＤＡＣ１４０及びＣＨ１ＩＮ並びにＣＨ
２ＩＮの入力端子を介する音響出力とミックスされる。
次に、このミックスされた音響は、オーディオミキサの
ＣＨ１ＯＵＴ及びＣＨ２ＯＵＴ出力端子を介して、オー
ディオビデオ出力コネクタ１４９のＡＵＤＩＯＬ及びＡ
ＵＤＩＯＲ入力端子に結合された後、テレビジョンのス
ピーカ６２ａ及びｂに結合される。
クタ１５４を通じて、オーディオミキサ１４２のチャネ
ル１及びチャネル２の入力端子、ＣＨ１ＥＸＴ及びＣＨ
２ＥＸＴにそれぞれ出力される。ＳＯＵＮＤＬ及びＳＯ
ＵＮＤＲから入力する外部の音響は、コプロセッサか
ら、オーディオＤＡＣ１４０及びＣＨ１ＩＮ並びにＣＨ
２ＩＮの入力端子を介する音響出力とミックスされる。
次に、このミックスされた音響は、オーディオミキサの
ＣＨ１ＯＵＴ及びＣＨ２ＯＵＴ出力端子を介して、オー
ディオビデオ出力コネクタ１４９のＡＵＤＩＯＬ及びＡ
ＵＤＩＯＲ入力端子に結合された後、テレビジョンのス
ピーカ６２ａ及びｂに結合される。
【００４９】コネクタ１５４はまた、コンポジット同期
信号ＣＳＹＮＣを受信する。ビデオＤＡＣ１４４の出力
であるコンポジット同期信号ＣＳＹＮＣはさらに、オー
ディオ／ビデオ出力コネクタ１４９にも結合される。コ
ンポジット同期信号ＣＳＹＮＣは、前述したように、例
えば、ライトペンや光線銃の同期を確立するための同期
信号として利用される。
信号ＣＳＹＮＣを受信する。ビデオＤＡＣ１４４の出力
であるコンポジット同期信号ＣＳＹＮＣはさらに、オー
ディオ／ビデオ出力コネクタ１４９にも結合される。コ
ンポジット同期信号ＣＳＹＮＣは、前述したように、例
えば、ライトペンや光線銃の同期を確立するための同期
信号として利用される。
【００５０】カートリッジコネクタはまた、図５に示す
ように、電源供給信号及びグランド信号を受信するため
の端子を含んでいる。＋３．３Ｖの電源供給信号は、例
えば、１６ビットＡＤバス並びに他のカートリッジ装置
を駆動する。＋１２Ｖの電源供給信号は、大容量記憶媒
体装置を駆動するために用いられる。
ように、電源供給信号及びグランド信号を受信するため
の端子を含んでいる。＋３．３Ｖの電源供給信号は、例
えば、１６ビットＡＤバス並びに他のカートリッジ装置
を駆動する。＋１２Ｖの電源供給信号は、大容量記憶媒
体装置を駆動するために用いられる。
【００５１】コプロセッサ２００によって受信され、又
は送信される多くの信号については、既に説明したの
で、ここでは説明を省略する。コプロセッサ２００は、
オーディオデータが、左側チャネルのものであるか、右
側チャネルのものであるかを指示するためのオーディオ
信号、つまり、ＡＵＤＬＲＣＬＫ信号を出力する。シリ
アルオーディオデータは、ＡＵＤＤＡＴＡ端子を通じて
出力される。データをシリアル伝送するためのタイミン
グ信号は、ＡＵＤＣＬＫ端子に与えられる。コプロセッ
サ２００は、７つのビデオ信号ＳＲＧＢ０〜ＳＲＧＢ６
を出力する。これら同期のとれたＲＧＢデジタル信号
は、ビデオＤＡＣ１４４に結合され、アナログ信号に変
換される。コプロセッサ２００は、ＳＲＧＢデータのタ
イミングを制御するタイミング信号ＳＹＮＣを発生し、
当該タイミング信号ＳＹＮＣは、ビデオＤＡＣ１４４の
ＴＳＹＮＣ入力端子に結合される。コプロセッサ２００
は、ＳＲＧＢ信号のタイミングを制御するために、ＶＣ
ＬＫ入力端子を介してクロックジェネレータ１３６から
ビデオクロック入力を受信する。コプロセッサ２００と
メインプロセッサ１００とは、メインプロセッサ１００
が、システムバス上で、有効なコマンド若しくはデータ
識別子、又は、有効なアドレス／データを駆動している
ことを示すＰＶＡＬＩＤ信号を用いる。さらに、コプロ
セッサ２００が、システムバス上で有効なコマンド若し
くはデータ識別子、又は、有効なアドレス／データを駆
動しているかを示すＥＶＡＬＩＤ信号を用いる。コプロ
セッサ２００は、メインプロセッサ１００に、内部処理
のタイミングを合わせるためのマスタークロックパルス
を与える。コプロセッサ２００とメインプロセッサ１０
０とはさらに、コプロセッサ２００がメインプロセッサ
１００のコマンドを受け入れ可能であることを示すＥＯ
Ｋ信号を用いる。
は送信される多くの信号については、既に説明したの
で、ここでは説明を省略する。コプロセッサ２００は、
オーディオデータが、左側チャネルのものであるか、右
側チャネルのものであるかを指示するためのオーディオ
信号、つまり、ＡＵＤＬＲＣＬＫ信号を出力する。シリ
アルオーディオデータは、ＡＵＤＤＡＴＡ端子を通じて
出力される。データをシリアル伝送するためのタイミン
グ信号は、ＡＵＤＣＬＫ端子に与えられる。コプロセッ
サ２００は、７つのビデオ信号ＳＲＧＢ０〜ＳＲＧＢ６
を出力する。これら同期のとれたＲＧＢデジタル信号
は、ビデオＤＡＣ１４４に結合され、アナログ信号に変
換される。コプロセッサ２００は、ＳＲＧＢデータのタ
イミングを制御するタイミング信号ＳＹＮＣを発生し、
当該タイミング信号ＳＹＮＣは、ビデオＤＡＣ１４４の
ＴＳＹＮＣ入力端子に結合される。コプロセッサ２００
は、ＳＲＧＢ信号のタイミングを制御するために、ＶＣ
ＬＫ入力端子を介してクロックジェネレータ１３６から
ビデオクロック入力を受信する。コプロセッサ２００と
メインプロセッサ１００とは、メインプロセッサ１００
が、システムバス上で、有効なコマンド若しくはデータ
識別子、又は、有効なアドレス／データを駆動している
ことを示すＰＶＡＬＩＤ信号を用いる。さらに、コプロ
セッサ２００が、システムバス上で有効なコマンド若し
くはデータ識別子、又は、有効なアドレス／データを駆
動しているかを示すＥＶＡＬＩＤ信号を用いる。コプロ
セッサ２００は、メインプロセッサ１００に、内部処理
のタイミングを合わせるためのマスタークロックパルス
を与える。コプロセッサ２００とメインプロセッサ１０
０とはさらに、コプロセッサ２００がメインプロセッサ
１００のコマンドを受け入れ可能であることを示すＥＯ
Ｋ信号を用いる。
【００５２】メインメモリＲＤＲＡＭ３００、３０２に
ついては、２つのＲＤＲＡＭチップ３００ａ及び３００
ｂが拡張ＲＤＲＡＭモジュール３０２と共に図５に示さ
れている。前述したように、メインメモリＲＤＲＡＭ
は、メモリモジュールをビデオコンソールハウジング内
のメモリ拡張ポートに差し込むことによって拡張でき
る。同様にして、ＲＤＲＡＭモジュール３００ａ、３０
０ｂ及び３０２はそれぞれ、コプロセッサ２００にカッ
プルされる。電源が投入されると、ＲＤＲＡＭ１（３０
０ａ）が最初に初期化され、次に、ＲＤＲＡＭ２（３０
０ｂ）とＲＤＲＡＭ３（３０２）とが初期化される。図
５に示すように、ＲＤＲＡＭ１のＳＩＮ入力端子はＶＤ
Ｄに結線されているので、ＲＤＲＡＭ１はコプロセッサ
２００によって認識される。ＲＤＲＡＭ１がソフトウェ
アの制御下で初期化されると、ＳＯＵＴ信号はハイレベ
ルになる。ハイレベルとなったＳＯＵＴ信号は、ＲＤＲ
ＡＭ２（３００ｂ）のＳＩＮ端子に結合され、ＲＤＲＡ
Ｍ２を初期化する。その後、ＲＤＲＡＭ２のＳＯＵＴ信
号は、ハイレベルになり、ＲＤＲＡＭ３（３０２）を初
期化する。ただし、この初期化は、システム内にＲＤＲ
ＡＭ３が存在する場合にのみ行われる。
ついては、２つのＲＤＲＡＭチップ３００ａ及び３００
ｂが拡張ＲＤＲＡＭモジュール３０２と共に図５に示さ
れている。前述したように、メインメモリＲＤＲＡＭ
は、メモリモジュールをビデオコンソールハウジング内
のメモリ拡張ポートに差し込むことによって拡張でき
る。同様にして、ＲＤＲＡＭモジュール３００ａ、３０
０ｂ及び３０２はそれぞれ、コプロセッサ２００にカッ
プルされる。電源が投入されると、ＲＤＲＡＭ１（３０
０ａ）が最初に初期化され、次に、ＲＤＲＡＭ２（３０
０ｂ）とＲＤＲＡＭ３（３０２）とが初期化される。図
５に示すように、ＲＤＲＡＭ１のＳＩＮ入力端子はＶＤ
Ｄに結線されているので、ＲＤＲＡＭ１はコプロセッサ
２００によって認識される。ＲＤＲＡＭ１がソフトウェ
アの制御下で初期化されると、ＳＯＵＴ信号はハイレベ
ルになる。ハイレベルとなったＳＯＵＴ信号は、ＲＤＲ
ＡＭ２（３００ｂ）のＳＩＮ端子に結合され、ＲＤＲＡ
Ｍ２を初期化する。その後、ＲＤＲＡＭ２のＳＯＵＴ信
号は、ハイレベルになり、ＲＤＲＡＭ３（３０２）を初
期化する。ただし、この初期化は、システム内にＲＤＲ
ＡＭ３が存在する場合にのみ行われる。
【００５３】それぞれのＲＤＲＡＭモジュールは、コプ
ロセッサ２００からバス制御信号及びバスイネーブル信
号を受け取る。データがＲＤＲＡＭ１〜３のいずれか１
つに出力されると、コプロセッサ２００はＴＸＣＬＫ信
号を出力する。さらに、データがＲＤＲＡＭのいずれか
１つから読み出されると、クロック信号ＲＸＣＬＫが出
力される。シリアル入力（ＳＩＮ）端子及びシリアル出
力（ＳＯＵＴ）端子は、前述したように初期化の間中用
いられる。ＲＤＲＡＭは、クロックジェネレータ１３６
の出力端子ＦＳＯからクロック信号を受け取る。
ロセッサ２００からバス制御信号及びバスイネーブル信
号を受け取る。データがＲＤＲＡＭ１〜３のいずれか１
つに出力されると、コプロセッサ２００はＴＸＣＬＫ信
号を出力する。さらに、データがＲＤＲＡＭのいずれか
１つから読み出されると、クロック信号ＲＸＣＬＫが出
力される。シリアル入力（ＳＩＮ）端子及びシリアル出
力（ＳＯＵＴ）端子は、前述したように初期化の間中用
いられる。ＲＤＲＡＭは、クロックジェネレータ１３６
の出力端子ＦＳＯからクロック信号を受け取る。
【００５４】クロックジェネレータ１３６は、３種類の
周波数を有するクロック信号を発生する。例えば、クロ
ックジェネレータ１３６内のオシレータは、約２５０Ｍ
ＨｚのＦＳＯ信号を発生するＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ；位相同期ループ）フェーズロック
ドループに基づくものでもよい。オシレータはまた、Ｆ
ＳＯ信号を分周したもの、例えば、ＦＳＯ信号／５であ
る約５０ＭＨｚの信号を出力する。この分周により得ら
れるＦＳＯ信号は、図５に示すように、コプロセッサ２
００及びビデオＤＡＣ１４４が関わる処理のタイミング
をとるために用いられる。ＦＳＣ信号は、ビデオエンコ
ーダキャリア信号のタイミングを合わせるために利用さ
れる。クロックジェネレータ１３６はまた、周波数選択
入力端子を含んでおり、ＮＴＳＣあるいはＰＡＬのいず
れが使われているかに応じて、周波数が選択される。Ｆ
ＳＥＬ選択信号は、ＮＴＳＣあるいはＰＡＬ向けのオシ
レータを構成するために用いられることを想定している
が、図５に示すように、当該選択信号の入力により、パ
ワーオンリセット条件下で、オシレータはリセットされ
る。パワーオンリセットに接続されると、オシレータが
所定のしきい値電圧に達したときに、オシレータのリセ
ットが解除される。
周波数を有するクロック信号を発生する。例えば、クロ
ックジェネレータ１３６内のオシレータは、約２５０Ｍ
ＨｚのＦＳＯ信号を発生するＰＬＬ（Ｐｈａｓｅ Ｌｏ
ｃｋｅｄ Ｌｏｏｐ；位相同期ループ）フェーズロック
ドループに基づくものでもよい。オシレータはまた、Ｆ
ＳＯ信号を分周したもの、例えば、ＦＳＯ信号／５であ
る約５０ＭＨｚの信号を出力する。この分周により得ら
れるＦＳＯ信号は、図５に示すように、コプロセッサ２
００及びビデオＤＡＣ１４４が関わる処理のタイミング
をとるために用いられる。ＦＳＣ信号は、ビデオエンコ
ーダキャリア信号のタイミングを合わせるために利用さ
れる。クロックジェネレータ１３６はまた、周波数選択
入力端子を含んでおり、ＮＴＳＣあるいはＰＡＬのいず
れが使われているかに応じて、周波数が選択される。Ｆ
ＳＥＬ選択信号は、ＮＴＳＣあるいはＰＡＬ向けのオシ
レータを構成するために用いられることを想定している
が、図５に示すように、当該選択信号の入力により、パ
ワーオンリセット条件下で、オシレータはリセットされ
る。パワーオンリセットに接続されると、オシレータが
所定のしきい値電圧に達したときに、オシレータのリセ
ットが解除される。
【００５５】図１０は、図２に示す周辺インタフェイス
１３８のブロック図である。図３及び図４に関連して先
に述べた周辺インタフェイス１３８の構成部分は、図１
０には示されていない。周辺インタフェイス１３８は、
ゲームのプレイ中に絶えず、例えば、ゲーム操作器５６
の入力/出力処理のようなＩ／Ｏ処理を制御するため、
また、ゲーム機密認証チェックを実行するために用いら
れる。さらに、周辺インタフェイス１３８は、ゲームカ
ートリッジとコプロセッサ２００との間で通信プロトコ
ル処理が実行されている間、ブートＲＯＭ２６２に格納
されているインストラクションを用いて、最初のステー
ジからゲームをプレイできるようにする。周辺インタフ
ェイス１３８は周辺インタフェイスプロセッサ２５０を
含んでいる。この周辺インタフェイスプロセッサ２５０
は、例えばシャープ株式会社により製造された４ビット
マイクロプロセッサで構成されており、プログラムＲＯ
Ｍ２５２から読み出した機密保護プログラムを実行す
る。前述したように、周辺インタフェイスプロセッサ２
５０は、ＳＥＣＴＲＣ信号、ＳＥＣＴＲＤ信号及びＳＥ
ＣＣＬＫ信号を利用して、ゲームカートリッジが有する
機密保護プロセッサと交信する。周辺インタフェイスポ
ート２５４は、ＳＥＣＴＲＣ信号及びＳＥＣＴＲＤ信号
を一時的に記憶するために２つの１ビットレジスタを含
んでいる。
１３８のブロック図である。図３及び図４に関連して先
に述べた周辺インタフェイス１３８の構成部分は、図１
０には示されていない。周辺インタフェイス１３８は、
ゲームのプレイ中に絶えず、例えば、ゲーム操作器５６
の入力/出力処理のようなＩ／Ｏ処理を制御するため、
また、ゲーム機密認証チェックを実行するために用いら
れる。さらに、周辺インタフェイス１３８は、ゲームカ
ートリッジとコプロセッサ２００との間で通信プロトコ
ル処理が実行されている間、ブートＲＯＭ２６２に格納
されているインストラクションを用いて、最初のステー
ジからゲームをプレイできるようにする。周辺インタフ
ェイス１３８は周辺インタフェイスプロセッサ２５０を
含んでいる。この周辺インタフェイスプロセッサ２５０
は、例えばシャープ株式会社により製造された４ビット
マイクロプロセッサで構成されており、プログラムＲＯ
Ｍ２５２から読み出した機密保護プログラムを実行す
る。前述したように、周辺インタフェイスプロセッサ２
５０は、ＳＥＣＴＲＣ信号、ＳＥＣＴＲＤ信号及びＳＥ
ＣＣＬＫ信号を利用して、ゲームカートリッジが有する
機密保護プロセッサと交信する。周辺インタフェイスポ
ート２５４は、ＳＥＣＴＲＣ信号及びＳＥＣＴＲＤ信号
を一時的に記憶するために２つの１ビットレジスタを含
んでいる。
【００５６】ゲームソフトウェアを認証するための全体
の機密保護システムは、メインプロセッサ１００、周辺
インタフェイスプロセッサ２５０、ブートＲＯＭ２６
２、及び、カートリッジ機密保護プロセッサ１５２が相
互に作動することによって制御される。ブートＲＯＭ２
６２は、電源投入の直後（さらに、必要であればリセッ
トスイッチ９０を押したとき）にメインプロセッサ１０
０によって実行される１組のインストラクションを記憶
する。ブートＲＯＭプログラムは、１組の初期プログラ
ムロード（ＩＰＬ）インストラクションを介してメイン
プロセッサ１００及びコプロセッサ２００を初期化する
ためのインストラクションを含んでいる。続いて、メイ
ンプロセッサ１００によって認証演算が行われ、当該演
算結果は、確認のため、周辺インタフェイス１３８内の
周辺インタフェイスプロセッサ２５０に戻される。確認
がなされれば、ゲームプログラムは、初期化された後の
ＲＤＲＡＭへ転送され、さらなる認証チェックが行われ
る。純正のゲームプログラムの確認には、ＲＤＲＡＭ内
のゲームプログラムの実行に対しても、制御が行われ
る。認証演算は、ゲームが行われている間中、周辺イン
タフェイス１３８内の認証プロセッサ及び機密保護プロ
セッサ１５２により継続して行われる。
の機密保護システムは、メインプロセッサ１００、周辺
インタフェイスプロセッサ２５０、ブートＲＯＭ２６
２、及び、カートリッジ機密保護プロセッサ１５２が相
互に作動することによって制御される。ブートＲＯＭ２
６２は、電源投入の直後（さらに、必要であればリセッ
トスイッチ９０を押したとき）にメインプロセッサ１０
０によって実行される１組のインストラクションを記憶
する。ブートＲＯＭプログラムは、１組の初期プログラ
ムロード（ＩＰＬ）インストラクションを介してメイン
プロセッサ１００及びコプロセッサ２００を初期化する
ためのインストラクションを含んでいる。続いて、メイ
ンプロセッサ１００によって認証演算が行われ、当該演
算結果は、確認のため、周辺インタフェイス１３８内の
周辺インタフェイスプロセッサ２５０に戻される。確認
がなされれば、ゲームプログラムは、初期化された後の
ＲＤＲＡＭへ転送され、さらなる認証チェックが行われ
る。純正のゲームプログラムの確認には、ＲＤＲＡＭ内
のゲームプログラムの実行に対しても、制御が行われ
る。認証演算は、ゲームが行われている間中、周辺イン
タフェイス１３８内の認証プロセッサ及び機密保護プロ
セッサ１５２により継続して行われる。
【００５７】図１０において、例えば約１５ＭＨｚの周
波数を有するＰＣＨＣＬＫクロック信号は、クロック発
生器２５６に入力され、当該クロック発生器２５６は、
次に約１ＭＨｚのクロック信号を周辺インタフェイスプ
ロセッサ２５０に供給し、さらに、ＳＥＣＣＬＫライン
に約１ＭＨｚのクロック信号を供給し、ゲームカートリ
ッジ機密保護プロセッサ１５２へ転送する。ＰＩＦチャ
ネルインタフェイス２６０は、ＰＣＨＣＬＫ制御信号及
びＰＣＨＣＭＤ制御信号に応答して、ブートＲＯＭ２６
２及びＲＡＭ２６４へのアクセスを可能にし、さらに、
適切なタイミングで、周辺インタフェイスプロセッサ２
５０の割り込み制御信号を発生する。
波数を有するＰＣＨＣＬＫクロック信号は、クロック発
生器２５６に入力され、当該クロック発生器２５６は、
次に約１ＭＨｚのクロック信号を周辺インタフェイスプ
ロセッサ２５０に供給し、さらに、ＳＥＣＣＬＫライン
に約１ＭＨｚのクロック信号を供給し、ゲームカートリ
ッジ機密保護プロセッサ１５２へ転送する。ＰＩＦチャ
ネルインタフェイス２６０は、ＰＣＨＣＬＫ制御信号及
びＰＣＨＣＭＤ制御信号に応答して、ブートＲＯＭ２６
２及びＲＡＭ２６４へのアクセスを可能にし、さらに、
適切なタイミングで、周辺インタフェイスプロセッサ２
５０の割り込み制御信号を発生する。
【００５８】図１１は、図１０に示すＰＩＦチャネルイ
ンタフェイス２６０のブロック図である。図１１に示す
ように、コマンドは、ＰＣＨＣＬＫのクロックパルスの
制御下で、ＰＣＨＣＭＤライン上のシフトレジスタ２８
２にシリアルにロードされる。シフトレジスタ２８２
は、以下に示すように、シリアル／パラレル変換器及び
パラレル／シリアル変換器として機能する。コントロー
ラ２８４は、シフトレジスタ２８２からパラレルに出力
されるコマンドをデコードして、例えば、ＲＡＭ２６４
からの情報にアクセスしたり、ブートＲＯＭ２６２から
命令を読み出したりするための読出し／書込み制御信号
を発生し、あるいは、ＣＰＵ２５０に送信される割り込
み制御信号を発生し、及び／又は、必要に応じて他の通
常の制御信号（ＣＬＴ）を発生する。ＲＡＭ２６４から
アクセスされる情報、及び、ブートＲＯＭ２６２からア
クセスされるインストラクションは、内部バス２８５を
介して、シフトレジスタ２８２へパラレルにロードされ
た後、シフトレジスタ２８２から応答ラインＰＣＨＲＥ
Ｓ上にクロックに同期してシリアルに出力される。シフ
トレジスタ２８２へロードされたコマンドが、ＲＡＭ２
６４への書き込みコマンドであれば、コントローラ２８
４はこのコマンドをデコードし、書き込み制御信号を発
生し、当該コマンドに関連したデータをシフトレジスタ
からＲＡＭ２６４へパラレルに出力させる。以上に述べ
たように、コントローラ２８４は、ＤＭＡ制御を行っ
て、ＲＡＭ２６４及びブートＲＯＭ２６２内のデータへ
のアクセス、並びに、かかるデータをシフトレジスタ２
８２へロードすることを制御する。さらに、コントロー
ラ２８４は、ＤＭＡ制御を行って、シフトレジスタ２８
２からＲＡＭ２６４へのデータ転送を制御する。ＰＩＦ
チャネルインタフェイス２６０はまた、コントローラ２
８４又は周辺インタフェイスプロセッサ２５０によって
アクセスされるチャネル状態及び／又は制御ビットを記
憶するためのバッファ制御／状態レジスタ２８３を含
む。この制御／状態レジスタは、現在のバッファ２６４
のアクセスサイズ、及び、バッファ２６４の読み出し／
書き込み状態を示す情報を記憶する。
ンタフェイス２６０のブロック図である。図１１に示す
ように、コマンドは、ＰＣＨＣＬＫのクロックパルスの
制御下で、ＰＣＨＣＭＤライン上のシフトレジスタ２８
２にシリアルにロードされる。シフトレジスタ２８２
は、以下に示すように、シリアル／パラレル変換器及び
パラレル／シリアル変換器として機能する。コントロー
ラ２８４は、シフトレジスタ２８２からパラレルに出力
されるコマンドをデコードして、例えば、ＲＡＭ２６４
からの情報にアクセスしたり、ブートＲＯＭ２６２から
命令を読み出したりするための読出し／書込み制御信号
を発生し、あるいは、ＣＰＵ２５０に送信される割り込
み制御信号を発生し、及び／又は、必要に応じて他の通
常の制御信号（ＣＬＴ）を発生する。ＲＡＭ２６４から
アクセスされる情報、及び、ブートＲＯＭ２６２からア
クセスされるインストラクションは、内部バス２８５を
介して、シフトレジスタ２８２へパラレルにロードされ
た後、シフトレジスタ２８２から応答ラインＰＣＨＲＥ
Ｓ上にクロックに同期してシリアルに出力される。シフ
トレジスタ２８２へロードされたコマンドが、ＲＡＭ２
６４への書き込みコマンドであれば、コントローラ２８
４はこのコマンドをデコードし、書き込み制御信号を発
生し、当該コマンドに関連したデータをシフトレジスタ
からＲＡＭ２６４へパラレルに出力させる。以上に述べ
たように、コントローラ２８４は、ＤＭＡ制御を行っ
て、ＲＡＭ２６４及びブートＲＯＭ２６２内のデータへ
のアクセス、並びに、かかるデータをシフトレジスタ２
８２へロードすることを制御する。さらに、コントロー
ラ２８４は、ＤＭＡ制御を行って、シフトレジスタ２８
２からＲＡＭ２６４へのデータ転送を制御する。ＰＩＦ
チャネルインタフェイス２６０はまた、コントローラ２
８４又は周辺インタフェイスプロセッサ２５０によって
アクセスされるチャネル状態及び／又は制御ビットを記
憶するためのバッファ制御／状態レジスタ２８３を含
む。この制御／状態レジスタは、現在のバッファ２６４
のアクセスサイズ、及び、バッファ２６４の読み出し／
書き込み状態を示す情報を記憶する。
【００５９】図６に示すように、ＰＣＨＣＬＫ信号は、
基本的なクロック信号であり、例えば、コプロセッサ２
００と周辺インタフェイス１３８との間の通信処理の同
期をとるために用いられる１５．２ＭＨzの信号であ
る。図６は、また、コプロセッサ２００によって生成さ
れるＰＣＨＣＭＤコマンドが周辺インタフェイス１３８
に送信されるタイミングを示している。ＰＣＨＣＭＤコ
マンドは、ＲＡＭ２６４からの読み出し及びＲＡＭ２６
４への書き込みのため、並びに、ブートＲＯＭ２６２か
らの読み出しのために用いられる。周辺インタフェイス
１３８は、次に、アクセスデータと応答信号とを含むＰ
ＣＨＲＳＰ応答を供給する。図６に示した下３つのタイ
ミング信号は、周辺インタフェイス（ＰＩＦ）の観点か
らの信号であるのに対し、図６に示す上３つのタイミン
グ信号は、コプロセッサの観点からの信号である。
基本的なクロック信号であり、例えば、コプロセッサ２
００と周辺インタフェイス１３８との間の通信処理の同
期をとるために用いられる１５．２ＭＨzの信号であ
る。図６は、また、コプロセッサ２００によって生成さ
れるＰＣＨＣＭＤコマンドが周辺インタフェイス１３８
に送信されるタイミングを示している。ＰＣＨＣＭＤコ
マンドは、ＲＡＭ２６４からの読み出し及びＲＡＭ２６
４への書き込みのため、並びに、ブートＲＯＭ２６２か
らの読み出しのために用いられる。周辺インタフェイス
１３８は、次に、アクセスデータと応答信号とを含むＰ
ＣＨＲＳＰ応答を供給する。図６に示した下３つのタイ
ミング信号は、周辺インタフェイス（ＰＩＦ）の観点か
らの信号であるのに対し、図６に示す上３つのタイミン
グ信号は、コプロセッサの観点からの信号である。
【００６０】本実施形態では、４つのコマンドが想定さ
れており、その中には、ＲＡＭ２６４及びブートＲＯＭ
２６２から読み出しを行うための、読み出し４バイトメ
モリコマンドと、ＲＡＭ２６４に書き込みを行うため
の、書き込み４バイトメモリコマンドと、バッファ２６
４から６４バイトの読み出しを行うため及び遊戯者用操
作器（以下ジョイチャネルという）からの制御／データ
にアクセスするためのＰＩＦマクロコマンドとを含んで
いる。周辺インタフェイスプロセッサ２５０は、ＰＩＦ
マクロインストラクションによってトリガされ、ジョイ
チャネルデータを送ったり、受け取ったりする。以上の
ように、メインプロセッサ１００は、ＰＩＦマクロコマ
ンドを発生する。当該ＰＩＦマクロコマンドは、周辺イ
ンタフェイスプロセッサによるＩ／Ｏ処理動作を開始さ
せ、メインプロセッサ１００の処理負担を少なくする。
メインプロセッサ１００はまた、ＲＡＭ２６４に６４バ
イトの書き込みを行う書き込み６４バイトバッファコマ
ンドを生成する。
れており、その中には、ＲＡＭ２６４及びブートＲＯＭ
２６２から読み出しを行うための、読み出し４バイトメ
モリコマンドと、ＲＡＭ２６４に書き込みを行うため
の、書き込み４バイトメモリコマンドと、バッファ２６
４から６４バイトの読み出しを行うため及び遊戯者用操
作器（以下ジョイチャネルという）からの制御／データ
にアクセスするためのＰＩＦマクロコマンドとを含んで
いる。周辺インタフェイスプロセッサ２５０は、ＰＩＦ
マクロインストラクションによってトリガされ、ジョイ
チャネルデータを送ったり、受け取ったりする。以上の
ように、メインプロセッサ１００は、ＰＩＦマクロコマ
ンドを発生する。当該ＰＩＦマクロコマンドは、周辺イ
ンタフェイスプロセッサによるＩ／Ｏ処理動作を開始さ
せ、メインプロセッサ１００の処理負担を少なくする。
メインプロセッサ１００はまた、ＲＡＭ２６４に６４バ
イトの書き込みを行う書き込み６４バイトバッファコマ
ンドを生成する。
【００６１】図１０において、周辺インタフェイス１３
８はまた、バス調停器２５８を含んでいる。このバス調
停器２５８は、周辺インタフェイス２５０とＰＩＦチャ
ネルインタフェイス２６０との間で、ＲＡＭ２６４への
アクセスを割り当てる。ＲＡＭ２６４は、周辺インタフ
ェイスプロセッサ２５０のためのワーキングＲＡＭとし
て機能し、さらに、カートリッジ認証にかかる演算結果
を記憶する。さらに、ＲＡＭ２６４は、例えば、リセッ
トスイッチが押されているか否かを示す状態データを記
憶する。ＲＡＭ２６４はまた、例えば、内部に有する６
４バイトバッファ内の操作器に係る情報を記憶する。図
７は、６４バイトバッファからの読み出し、及び、６４
バイトバッファへの書き込みを行うためのコマンドフォ
ーマットの例を示している。
８はまた、バス調停器２５８を含んでいる。このバス調
停器２５８は、周辺インタフェイス２５０とＰＩＦチャ
ネルインタフェイス２６０との間で、ＲＡＭ２６４への
アクセスを割り当てる。ＲＡＭ２６４は、周辺インタフ
ェイスプロセッサ２５０のためのワーキングＲＡＭとし
て機能し、さらに、カートリッジ認証にかかる演算結果
を記憶する。さらに、ＲＡＭ２６４は、例えば、リセッ
トスイッチが押されているか否かを示す状態データを記
憶する。ＲＡＭ２６４はまた、例えば、内部に有する６
４バイトバッファ内の操作器に係る情報を記憶する。図
７は、６４バイトバッファからの読み出し、及び、６４
バイトバッファへの書き込みを行うためのコマンドフォ
ーマットの例を示している。
【００６２】ＲＡＭ２６４のバッファ及びブートＲＯＭ
２６２はともに、メインプロセッサ１００のアドレス空
間内にある。周辺インタフェイス１３８のＣＰＵ２５０
はまた、そのアドレス空間内のバッファＲＡＭ２６４に
アクセスすることができる。ＲＡＭ２６４内において認
証演算に用いられる部分への不適切なアクセスを防止す
るため、メモリ保護技術が用いられる。
２６２はともに、メインプロセッサ１００のアドレス空
間内にある。周辺インタフェイス１３８のＣＰＵ２５０
はまた、そのアドレス空間内のバッファＲＡＭ２６４に
アクセスすることができる。ＲＡＭ２６４内において認
証演算に用いられる部分への不適切なアクセスを防止す
るため、メモリ保護技術が用いられる。
【００６３】図３及び４に示すようなリセット信号およ
び割り込み信号、例えば、ＣＬＤＲＥＳ、ＣＬＤＣＡＰ
及びＲＥＳＩＣ信号が上記のように発生及び／又は処理
されることを、図１０は示している。ＲＳＷＩＮ信号
は、リセットスイッチ９０が押されると、ポート２６８
に結合され、上述したように、ＮＭＩ警告信号、及び、
プレＮＭＩ警告信号であるＩＮＴ２が、図４を参照して
前述したようにして発生される。
び割り込み信号、例えば、ＣＬＤＲＥＳ、ＣＬＤＣＡＰ
及びＲＥＳＩＣ信号が上記のように発生及び／又は処理
されることを、図１０は示している。ＲＳＷＩＮ信号
は、リセットスイッチ９０が押されると、ポート２６８
に結合され、上述したように、ＮＭＩ警告信号、及び、
プレＮＭＩ警告信号であるＩＮＴ２が、図４を参照して
前述したようにして発生される。
【００６４】ポート２６８はリセットコントロールレジ
スタを含んでおり、このレジスタは、ＮＭＩ信号を発生
すべきか、ＩＮＴ２信号を発生すべきかを指示するビッ
トを記憶する。リセットコントロールレジスタ内の３番
目のビットは、リセットスイッチ９０が押されたか否か
を示す。
スタを含んでおり、このレジスタは、ＮＭＩ信号を発生
すべきか、ＩＮＴ２信号を発生すべきかを指示するビッ
トを記憶する。リセットコントロールレジスタ内の３番
目のビットは、リセットスイッチ９０が押されたか否か
を示す。
【００６５】前述したように、周辺インタフェイス１３
８は、他の機能に加えて、２以上の遊戯者用操作器向け
の入力／出力処理を行える。図１に示すように、本発明
の実施形態は、４つのソケット８０ａ−ｄを含んでお
り、周辺装置を４つまで接続できる。さらに、本発明
は、コネクタ１５４及びＥＸＴＪＯＹ Ｉ／Ｏ端子を参
照すれば明らかなように、１以上の周辺装置を追加する
こともできるようになっている。６４ビットのメインプ
ロセッサ１００は、ジョイスティック又はクロススイッ
チによる操作器のような周辺装置を直接制御するわけで
はない。即ち、メインプロセッサ１００は、コプロセッ
サ２００を介して周辺インタフェイス１３８にコマンド
を送ることにより、間接的に遊戯者用操作器を制御す
る。この周辺インタフェイス１３８が、メインプロセッ
サ１００に代わって、Ｉ／Ｏ処理を行う。図１０に示す
ように、周辺インタフェイス１３８はまた、チャネルセ
レクタ２８０、デモジュレータ２７８、ジョイスティッ
クチャネルコントローラ２７２、モジュレータ２７４及
びチャネルセレクタ２７６を介して、例えば、５つの遊
戯者用操作器のチャネルからの入力を受け取る。ジョイ
スティックチャネルへのデータは、ポート２６６、ジョ
イスティックチャネルコントローラ２７２、モジュレー
タ２７４及びチャネルセレクタ２７６を介して周辺装置
へと送られる。
８は、他の機能に加えて、２以上の遊戯者用操作器向け
の入力／出力処理を行える。図１に示すように、本発明
の実施形態は、４つのソケット８０ａ−ｄを含んでお
り、周辺装置を４つまで接続できる。さらに、本発明
は、コネクタ１５４及びＥＸＴＪＯＹ Ｉ／Ｏ端子を参
照すれば明らかなように、１以上の周辺装置を追加する
こともできるようになっている。６４ビットのメインプ
ロセッサ１００は、ジョイスティック又はクロススイッ
チによる操作器のような周辺装置を直接制御するわけで
はない。即ち、メインプロセッサ１００は、コプロセッ
サ２００を介して周辺インタフェイス１３８にコマンド
を送ることにより、間接的に遊戯者用操作器を制御す
る。この周辺インタフェイス１３８が、メインプロセッ
サ１００に代わって、Ｉ／Ｏ処理を行う。図１０に示す
ように、周辺インタフェイス１３８はまた、チャネルセ
レクタ２８０、デモジュレータ２７８、ジョイスティッ
クチャネルコントローラ２７２、モジュレータ２７４及
びチャネルセレクタ２７６を介して、例えば、５つの遊
戯者用操作器のチャネルからの入力を受け取る。ジョイ
スティックチャネルへのデータは、ポート２６６、ジョ
イスティックチャネルコントローラ２７２、モジュレー
タ２７４及びチャネルセレクタ２７６を介して周辺装置
へと送られる。
【００６６】ジョイチャネルの通信プロトコルには、コ
マンドプロトコル及び応答プロトコルがある。コマンド
フレームの後には、完了信号が発生される。応答フレー
ムは、常に、コマンドフレームの後に続いてくる。応答
フレーム内には、応答が完了した後に発生される完了信
号が存在する。データはまた、周辺インタフェイス１３
８からジョイチャネル操作器に送られる。周辺インタフ
ェイスのＣＰＵ２５０は、以上のような通信を制御す
る。
マンドプロトコル及び応答プロトコルがある。コマンド
フレームの後には、完了信号が発生される。応答フレー
ムは、常に、コマンドフレームの後に続いてくる。応答
フレーム内には、応答が完了した後に発生される完了信
号が存在する。データはまた、周辺インタフェイス１３
８からジョイチャネル操作器に送られる。周辺インタフ
ェイスのＣＰＵ２５０は、以上のような通信を制御す
る。
【００６７】遊戯者用操作器に結合された各チャネル
は、シリアル双方向バスである。このシリアル双方向バ
スは、チャネルセレクタ２７６を介して選択され、４ビ
ットＣＰＵ２５０の制御下で、周辺装置のひとつに情報
を結合することができる。メインプロセッサ１００は、
遊戯者用操作器又はその他の周辺装置からデータを読み
出したり、遊戯者用操作器又はその他の周辺装置へデー
タを書き込んだりする必要がある場合には、ＲＡＭ２６
４にアクセスしなければならない。図７に示すように、
ＲＡＭ２６４にアクセスするモードは複数ある。６４ビ
ットＣＰＵ１００は、３２ビット語の読み出しインスト
ラクションを周辺インタフェイスＲＡＭ２６４から受け
取って実行し、又は、３２ビット語の書き込みインスト
ラクションを周辺インタフェイスＲＡＭ２６４に与え
る。あるいは、ＣＰＵ１００は、６４バイト書き込みＤ
ＲＡインストラクションを実行することもできる。この
インストラクションは、まず、ＤＭＡ開始アドレスをメ
インＲＡＭアドレスレジスタに書き込むことにより、実
行される。次いで、バッファＲＡＭ２６４のアドレスコ
ードが所定のレジスタに書き込まれ、６４バイトＤＭＡ
書き込み処理のトリガをなり、メインＲＡＭアドレスレ
ジスタからＲＡＭ２６４内の定められた目的アドレスに
データを転送する。
は、シリアル双方向バスである。このシリアル双方向バ
スは、チャネルセレクタ２７６を介して選択され、４ビ
ットＣＰＵ２５０の制御下で、周辺装置のひとつに情報
を結合することができる。メインプロセッサ１００は、
遊戯者用操作器又はその他の周辺装置からデータを読み
出したり、遊戯者用操作器又はその他の周辺装置へデー
タを書き込んだりする必要がある場合には、ＲＡＭ２６
４にアクセスしなければならない。図７に示すように、
ＲＡＭ２６４にアクセスするモードは複数ある。６４ビ
ットＣＰＵ１００は、３２ビット語の読み出しインスト
ラクションを周辺インタフェイスＲＡＭ２６４から受け
取って実行し、又は、３２ビット語の書き込みインスト
ラクションを周辺インタフェイスＲＡＭ２６４に与え
る。あるいは、ＣＰＵ１００は、６４バイト書き込みＤ
ＲＡインストラクションを実行することもできる。この
インストラクションは、まず、ＤＭＡ開始アドレスをメ
インＲＡＭアドレスレジスタに書き込むことにより、実
行される。次いで、バッファＲＡＭ２６４のアドレスコ
ードが所定のレジスタに書き込まれ、６４バイトＤＭＡ
書き込み処理のトリガをなり、メインＲＡＭアドレスレ
ジスタからＲＡＭ２６４内の定められた目的アドレスに
データを転送する。
【００６８】ＰＩＦマクロもまた実行される。ＰＩＦマ
クロは、周辺インタフェイスＲＡＭ２６４と周辺装置と
の間のデータ交換、及び、ＤＭＡによる６４バイトの読
み出しが含まれている。このＰＩＦマクロを用いること
により、周辺装置の状態が決定される。このマクロは、
まず、周辺インタフェイスをセットすることによって開
始され、書き込み６４バイトＤＭＡ動作または、書き込
み４バイト動作を用いて、各々の周辺装置を指定する
（当該指定が事前に行われており指定内容を変更する必
要がなければ、この動作はスキップされる。）。次い
で、ＤＭＡ宛先アドレスがメインＲＡＭアドレスレジス
タに書き込まれ、また、所定のＲＡＭ２６４アドレスコ
ードがコプロセッサ内に割り当てられたＰＩＦマクロレ
ジスタに書き込まれ、ＰＩＦマクロをトリガする。ＰＩ
Ｆマクロは、２つのフェーズを含んでおり、まず、周辺
インタフェイス１３８が、各指定モードで各周辺装置と
ともに、読み出し処理又は書き込み処理を開始し、その
結果、最新の情報が周辺インタフェイスＲＡＭ２６４に
記憶される。その後、読み出し６４バイトＤＭＡ処理が
実行され、ＲＡＭ２６４の所定のＤＭＡ開始アドレスか
らメインＲＡＭ３００内のメインＲＡＭアドレスレジス
タのプログラマブルＤＭＡ宛先アドレスに６４バイトを
転送する（ＰＩＦマクロのタイミング信号に関しては、
図７を参照）。
クロは、周辺インタフェイスＲＡＭ２６４と周辺装置と
の間のデータ交換、及び、ＤＭＡによる６４バイトの読
み出しが含まれている。このＰＩＦマクロを用いること
により、周辺装置の状態が決定される。このマクロは、
まず、周辺インタフェイスをセットすることによって開
始され、書き込み６４バイトＤＭＡ動作または、書き込
み４バイト動作を用いて、各々の周辺装置を指定する
（当該指定が事前に行われており指定内容を変更する必
要がなければ、この動作はスキップされる。）。次い
で、ＤＭＡ宛先アドレスがメインＲＡＭアドレスレジス
タに書き込まれ、また、所定のＲＡＭ２６４アドレスコ
ードがコプロセッサ内に割り当てられたＰＩＦマクロレ
ジスタに書き込まれ、ＰＩＦマクロをトリガする。ＰＩ
Ｆマクロは、２つのフェーズを含んでおり、まず、周辺
インタフェイス１３８が、各指定モードで各周辺装置と
ともに、読み出し処理又は書き込み処理を開始し、その
結果、最新の情報が周辺インタフェイスＲＡＭ２６４に
記憶される。その後、読み出し６４バイトＤＭＡ処理が
実行され、ＲＡＭ２６４の所定のＤＭＡ開始アドレスか
らメインＲＡＭ３００内のメインＲＡＭアドレスレジス
タのプログラマブルＤＭＡ宛先アドレスに６４バイトを
転送する（ＰＩＦマクロのタイミング信号に関しては、
図７を参照）。
【００６９】以下の表は、６４ビットメインプロセッサ
１００が、内部のメモリのアドレス領域を用いて、ジョ
イチャネルと情報交換を行うためにＲＡＭ２６４をアド
レスすることにより通信する方法を例示したものであ
る。
１００が、内部のメモリのアドレス領域を用いて、ジョ
イチャネルと情報交換を行うためにＲＡＭ２６４をアド
レスすることにより通信する方法を例示したものであ
る。
【００７０】
【表１】
【００７１】本実施形態においては、６つのジョイチャ
ネルを利用できる。各チャネルの送信データ及び受信デ
ータのバイトサイズは、パラメータのサイズを設定する
ことによりすべて独立的に指定できる。本実施形態で
は、６チャネルのサイズパラメータすべてが、使用され
ているか否かにかかわらず、設定されなければならな
い。前述したように、ＲＡＭ２６４は、各チャネルのＴ
ｘデータ／Ｒｘデータの割り当てのために用いられる。
Ｔｘデータ／Ｒｘデータの割り当ては、メインプロセッ
サ１００がライト６４Ｂ又はライト４Ｂを用いて、フォ
ーマットフラグ（０ｘ１ＦＣ００７ＦＣ ｂ０）を設定
したときに有効となる。
ネルを利用できる。各チャネルの送信データ及び受信デ
ータのバイトサイズは、パラメータのサイズを設定する
ことによりすべて独立的に指定できる。本実施形態で
は、６チャネルのサイズパラメータすべてが、使用され
ているか否かにかかわらず、設定されなければならな
い。前述したように、ＲＡＭ２６４は、各チャネルのＴ
ｘデータ／Ｒｘデータの割り当てのために用いられる。
Ｔｘデータ／Ｒｘデータの割り当ては、メインプロセッ
サ１００がライト６４Ｂ又はライト４Ｂを用いて、フォ
ーマットフラグ（０ｘ１ＦＣ００７ＦＣ ｂ０）を設定
したときに有効となる。
【００７２】本実施形態では、プロセッサ１００が、Ｔ
ｘデータのサイズとして、“０ｘ００”、“０ｘＦ
Ｄ”、“０ｘＦＥ”又は“０ｘＦＦ”を書き込んだ場合
には、そのデータは、Ｔｘデータのサイズとして認識さ
れず、以下に示すような特別な機能を実行する。これら
の特別な機能は、プロセッサ１００がライト６４Ｂ又は
ライト４Ｂを用いて、フォーマットビット（０ｘ１ＦＣ
００７ＦＣ ｂ０）を設定したときに有効となる。 “０ｘ００”＝チャネルスキップ ０ｘ００がＴｘデータのサイズとして書き込まれた場
合、各ジョイチャネルのトランザクションは実行されな
い。
ｘデータのサイズとして、“０ｘ００”、“０ｘＦ
Ｄ”、“０ｘＦＥ”又は“０ｘＦＦ”を書き込んだ場合
には、そのデータは、Ｔｘデータのサイズとして認識さ
れず、以下に示すような特別な機能を実行する。これら
の特別な機能は、プロセッサ１００がライト６４Ｂ又は
ライト４Ｂを用いて、フォーマットビット（０ｘ１ＦＣ
００７ＦＣ ｂ０）を設定したときに有効となる。 “０ｘ００”＝チャネルスキップ ０ｘ００がＴｘデータのサイズとして書き込まれた場
合、各ジョイチャネルのトランザクションは実行されな
い。
【００７３】“０ｘＦＤ”＝チャネルリセット ０ｘＦＤがＴｘデータのサイズとして書き込まれた場
合、ＰＩＦは、各ジョイチャネルに対してリセット信号
を出力する。
合、ＰＩＦは、各ジョイチャネルに対してリセット信号
を出力する。
【００７４】“０ｘＦＥ”＝フォーマットエンド ０ｘＦＥがＴｘデータのサイズとして書き込まれた場
合、Ｔｘデータ／Ｒｘデータの割り当ては、“０ｘＦ
Ｅ”で終了する。即ち、“０ｘＦＥ”後のＴｘデータの
サイズまたはＲｘデータのサイズは無視される。
合、Ｔｘデータ／Ｒｘデータの割り当ては、“０ｘＦ
Ｅ”で終了する。即ち、“０ｘＦＥ”後のＴｘデータの
サイズまたはＲｘデータのサイズは無視される。
【００７５】“０ｘＦＦ”＝ダミーデータ Ｔｘデータのサイズに書き込まれた０ｘＦＦは、データ
領域をワードアライニングするためのダミーデータとし
て用いられる。
領域をワードアライニングするためのダミーデータとし
て用いられる。
【００７６】各チャネルは４つのフラグを有している。
そのうち２つは、プロセッサ１００からジョイチャネル
に送られる情報を有しており、残りの２つは、ジョイチ
ャネルからプロセッサ１００に送られる情報を有してい
る。
そのうち２つは、プロセッサ１００からジョイチャネル
に送られる情報を有しており、残りの２つは、ジョイチ
ャネルからプロセッサ１００に送られる情報を有してい
る。
【００７７】Ｓｋｉｐ＝チャネルスキップ プロセッサ１００が、このフラグを“１”に設定した場
合、各ジョイチャネル処理は、実行されない。このフラ
グは、フォーマットフラグがなくとも有効となる。
合、各ジョイチャネル処理は、実行されない。このフラ
グは、フォーマットフラグがなくとも有効となる。
【００７８】Ｒｅｓ＝チャネルリセット ６４ビットＣＰＵが、このフラグを“１”に設定した場
合、ＰＩＦは各ジョイチャネルに対してリセット信号を
出力する。このフラグは、フォーマットフラグがなくと
も有効となる。
合、ＰＩＦは各ジョイチャネルに対してリセット信号を
出力する。このフラグは、フォーマットフラグがなくと
も有効となる。
【００７９】ＮＲ＝ジョイチャネルに応答なし 各ジョイチャネルの周辺装置が応答しない場合、各ＮＲ
ビットは、“１”に設定される。これによって、現在接
続されている周辺装置の数を検出することができる。
ビットは、“１”に設定される。これによって、現在接
続されている周辺装置の数を検出することができる。
【００８０】Ｅｒｒ＝ジョイチャネルエラー ＰＩＦと周辺装置の間で通信エラーが生じた場合、Ｅｒ
ｒフラグが“１”に設定される。
ｒフラグが“１”に設定される。
【００８１】６４ビットＣＰＵ１００が、ジョイチャネ
ルのＴｘ／Ｒｘデータの割り当てを変更する必要がある
場合は、３２ビットフォーマットフラグが用いられ、所
定のビットが、所望のフォーマットを特定する。例え
ば、このフラグが“１”のときに、ライト６４Ｂまたは
ライト４Ｂが生成されると、ＰＩＦは各チャネルのＴｘ
／Ｒｘデータのサイズに基づき、各ジョイチャネルのＴ
ｘ／Ｒｘデータの割り当てを実行する。即ち、このフラ
グがライト６４Ｂ又はライト４Ｂについて、“１”に設
定されていなければ、Ｔｘ／Ｒｘデータのエリアの割り
当ては変更されない。Ｔｘ／Ｒｘデータが割り当てられ
た後、このフラグは自動的に“０”にリセットされる。
ルのＴｘ／Ｒｘデータの割り当てを変更する必要がある
場合は、３２ビットフォーマットフラグが用いられ、所
定のビットが、所望のフォーマットを特定する。例え
ば、このフラグが“１”のときに、ライト６４Ｂまたは
ライト４Ｂが生成されると、ＰＩＦは各チャネルのＴｘ
／Ｒｘデータのサイズに基づき、各ジョイチャネルのＴ
ｘ／Ｒｘデータの割り当てを実行する。即ち、このフラ
グがライト６４Ｂ又はライト４Ｂについて、“１”に設
定されていなければ、Ｔｘ／Ｒｘデータのエリアの割り
当ては変更されない。Ｔｘ／Ｒｘデータが割り当てられ
た後、このフラグは自動的に“０”にリセットされる。
【００８２】図１２は、図１０に示すジョイスティック
チャネルコントローラ２７２及びポート２６６のブロッ
ク図である。図１２に示すように、ＣＰＵ２５０に結合
されたバス２８７は、ジョイチャネルに送信されるべき
データを、ポートレジスタ２９０を介してＦＩＦＯバッ
ファ３１２に結合する。コントローラ３１０の制御の下
で、４ビットデータは、シフトレジスタ３１４にパラレ
ルにロードされ、モジュレータ２７４にシリアルに出力
され、アドレスレジスタＲＡ２９９内のアドレスレジデ
ントに基づいてチャネルセレクタ２７６により選択され
たジョイチャネルに出力される。ジョイチャネルから受
信されたデータは、チャネルセレクタ２８０を介してデ
モジュレータ２７８に入力され、次いで、シフトレジス
タ３１４にシリアルにロードされる。このシリアルデー
タは、シフトレジスタ３１４によって、パラレルに変換
された後、ＦＩＦＯ３１２にロードされ、次いで、レジ
スタ２９２を介してＣＰＵ２５０に結合される。コント
ローラ３１０は、本願明細書に記載するデータ交換を制
御するために用いる通常の制御信号（ＣＴＬ）を発生す
る。
チャネルコントローラ２７２及びポート２６６のブロッ
ク図である。図１２に示すように、ＣＰＵ２５０に結合
されたバス２８７は、ジョイチャネルに送信されるべき
データを、ポートレジスタ２９０を介してＦＩＦＯバッ
ファ３１２に結合する。コントローラ３１０の制御の下
で、４ビットデータは、シフトレジスタ３１４にパラレ
ルにロードされ、モジュレータ２７４にシリアルに出力
され、アドレスレジスタＲＡ２９９内のアドレスレジデ
ントに基づいてチャネルセレクタ２７６により選択され
たジョイチャネルに出力される。ジョイチャネルから受
信されたデータは、チャネルセレクタ２８０を介してデ
モジュレータ２７８に入力され、次いで、シフトレジス
タ３１４にシリアルにロードされる。このシリアルデー
タは、シフトレジスタ３１４によって、パラレルに変換
された後、ＦＩＦＯ３１２にロードされ、次いで、レジ
スタ２９２を介してＣＰＵ２５０に結合される。コント
ローラ３１０は、本願明細書に記載するデータ交換を制
御するために用いる通常の制御信号（ＣＴＬ）を発生す
る。
【００８３】以下に、ポート２６６が有する各種のレジ
スタの機能を要約する。レジスタＲＯ（２９０）は、ジ
ョイチャネル出力レジスタであり、モジュレータ２７４
及びチャネルセレクタ２７６を介して出力されるべきデ
ータを受け取る。ジョイスティックチャネルコントロー
ラ２７２は、ジョイチャネルアドレスレジスタＲＡ（２
９９）を用いて、チャネル選択を制御し、データの入出
力のためにあるジョイチャネルを特定する。レジスタＲ
１（２９２）は、４ビットジョイチャネル入力データレ
ジスタである。レジスタＣＲ（２９４）は、ジョイチャ
ネル制御レジスタであり、例えば、データが受信されて
いるのか送信されているのかを識別する。レジスタＳＲ
（２９６）は、ジョイチャネル状態レジスタであり、例
えば、ジョイバスデータレジスタが準備できていること
を示すビット及びジョイバスエラーが検出されたことを
示すビットを含んでいる。レジスタＥＲ（２９８）は、
ジョイバスエラーレジスタであり、衝突エラー、フレー
ムエラー、オーバーランエラー又は応答なしエラーが生
じていないかを示す。応答なし信号に関しては、たとえ
操作器が接続されておらず、その為、応答ができなかっ
た場合であっても、本発明の実施形態においては、応答
がないということは、エラー信号として扱われる。
スタの機能を要約する。レジスタＲＯ（２９０）は、ジ
ョイチャネル出力レジスタであり、モジュレータ２７４
及びチャネルセレクタ２７６を介して出力されるべきデ
ータを受け取る。ジョイスティックチャネルコントロー
ラ２７２は、ジョイチャネルアドレスレジスタＲＡ（２
９９）を用いて、チャネル選択を制御し、データの入出
力のためにあるジョイチャネルを特定する。レジスタＲ
１（２９２）は、４ビットジョイチャネル入力データレ
ジスタである。レジスタＣＲ（２９４）は、ジョイチャ
ネル制御レジスタであり、例えば、データが受信されて
いるのか送信されているのかを識別する。レジスタＳＲ
（２９６）は、ジョイチャネル状態レジスタであり、例
えば、ジョイバスデータレジスタが準備できていること
を示すビット及びジョイバスエラーが検出されたことを
示すビットを含んでいる。レジスタＥＲ（２９８）は、
ジョイバスエラーレジスタであり、衝突エラー、フレー
ムエラー、オーバーランエラー又は応答なしエラーが生
じていないかを示す。応答なし信号に関しては、たとえ
操作器が接続されておらず、その為、応答ができなかっ
た場合であっても、本発明の実施形態においては、応答
がないということは、エラー信号として扱われる。
【００８４】図１２に示されているように、コントロー
ラ３１０は、状態レジスタ及びエラーレジスタに前述し
た状態情報及びエラー情報をパラレルに送り、さらに、
現在の処理モードに従って応答するために、バッファ３
１２及びシフトレジスタ３１４を制御して、制御レジス
タ２９４から制御信号を受け取る。
ラ３１０は、状態レジスタ及びエラーレジスタに前述し
た状態情報及びエラー情報をパラレルに送り、さらに、
現在の処理モードに従って応答するために、バッファ３
１２及びシフトレジスタ３１４を制御して、制御レジス
タ２９４から制御信号を受け取る。
【００８５】本ビデオゲームシステムでは、例えば、Ｒ
ＤＲＡＭ３００を以下に示すようにセットアップするこ
とにより、１人から４人の遊戯者が同時にゲームをプレ
イすることができる。
ＤＲＡＭ３００を以下に示すようにセットアップするこ
とにより、１人から４人の遊戯者が同時にゲームをプレ
イすることができる。
【００８６】
【表２】
【００８７】次いで、ＤＭＡ開始アドレスがＲＤＲＡＭ
コプロセッサ２００のアドレスレジスタに書き込まれ
る。ＲＡＭ２６４のアドレスコードは、コプロセッサ２
００内の書き込み６４バイトレジスタに書き込まれ、書
き込みＤＭＡ宛先アドレスは、コプロセッサ内のＲＤＲ
ＡＭアドレスレジスタに書き込まれる。さらに、６４バ
イトＲＡＭ２６４内のアドレスは、コプロセッサ内のＰ
ＩＦマクロレジスタに書き込まれる。
コプロセッサ２００のアドレスレジスタに書き込まれ
る。ＲＡＭ２６４のアドレスコードは、コプロセッサ２
００内の書き込み６４バイトレジスタに書き込まれ、書
き込みＤＭＡ宛先アドレスは、コプロセッサ内のＲＤＲ
ＡＭアドレスレジスタに書き込まれる。さらに、６４バ
イトＲＡＭ２６４内のアドレスは、コプロセッサ内のＰ
ＩＦマクロレジスタに書き込まれる。
【００８８】コントローラの応答は、ＲＤＲＡＭに戻さ
れる。チャネル１及びチャネル２に操作器が２つだけ接
続されている場合には、ＰＩＦマクロが実行された結
果、ＤＭＡの宛先ＲＡＭ領域は、好ましくは以下に示す
ようになる。しかしながら、操作器がチャネル３又はチ
ャネル４に接続されている場合には、チャネルのＲＡＭ
領域は、チャネル１又はチャネル２と同じ場所に変更さ
れる。
れる。チャネル１及びチャネル２に操作器が２つだけ接
続されている場合には、ＰＩＦマクロが実行された結
果、ＤＭＡの宛先ＲＡＭ領域は、好ましくは以下に示す
ようになる。しかしながら、操作器がチャネル３又はチ
ャネル４に接続されている場合には、チャネルのＲＡＭ
領域は、チャネル１又はチャネル２と同じ場所に変更さ
れる。
【００８９】
【表３】
【００９０】周辺装置のチャネルは、種々のタイプの将
来的な周辺装置に対応できるように設計されている。本
実施形態では、将来的なものも含めた周辺装置によって
解読されうる拡張可能なコマンドが用いられている。こ
のコマンドは、ＲＡＭ２６４内のＴｘデータの領域の最
初のバイトを占める。将来の拡張に備えて、多くのビッ
ト及びコマンドが確保されている。周辺装置に関連する
コマンドの例が以下に示されている。コマンドは、メモ
リカードからデータを読み出したり、メモリカードにデ
ータを書き込んだりするためにも用意されている。ゲー
ムのバックアップデータは、メモリカードに記憶され
る。かかる方式において、メモリカードは、操作器に差
し込まれるので、ゲームのプレイ中に当該メモリカード
用のバックアップバッテリは必要ない。コマンドのなか
には、図１６に示すように遊戯者用操作器５６に差し込
む拡張メモリカードモジュール３１３を想定しているも
のもある。システム５０に用いることができる操作器の
例、および、当該操作器と周辺インタフェイス１３８と
の間の通信プロトコル（並びに関連処理）に関する更な
る詳細については、１９９５年１０月９日出願の特許出
願第００５３４号を参照されたい。操作器のコマンドの
例は、以下に示すとおりである。
来的な周辺装置に対応できるように設計されている。本
実施形態では、将来的なものも含めた周辺装置によって
解読されうる拡張可能なコマンドが用いられている。こ
のコマンドは、ＲＡＭ２６４内のＴｘデータの領域の最
初のバイトを占める。将来の拡張に備えて、多くのビッ
ト及びコマンドが確保されている。周辺装置に関連する
コマンドの例が以下に示されている。コマンドは、メモ
リカードからデータを読み出したり、メモリカードにデ
ータを書き込んだりするためにも用意されている。ゲー
ムのバックアップデータは、メモリカードに記憶され
る。かかる方式において、メモリカードは、操作器に差
し込まれるので、ゲームのプレイ中に当該メモリカード
用のバックアップバッテリは必要ない。コマンドのなか
には、図１６に示すように遊戯者用操作器５６に差し込
む拡張メモリカードモジュール３１３を想定しているも
のもある。システム５０に用いることができる操作器の
例、および、当該操作器と周辺インタフェイス１３８と
の間の通信プロトコル（並びに関連処理）に関する更な
る詳細については、１９９５年１０月９日出願の特許出
願第００５３４号を参照されたい。操作器のコマンドの
例は、以下に示すとおりである。
【００９１】コマンド０：各周辺装置のタイプ及び状態
フラグの問い合わせ Ｔｘサイズ：１バイト Ｒｘサイズ：３バイト このコマンドは、周辺装置のタイプ及び状態フラグを問
い合わせるために用いられ、さらに、その回答は、Ｒｘ
データ領域に戻されることが想定されている。
フラグの問い合わせ Ｔｘサイズ：１バイト Ｒｘサイズ：３バイト このコマンドは、周辺装置のタイプ及び状態フラグを問
い合わせるために用いられ、さらに、その回答は、Ｒｘ
データ領域に戻されることが想定されている。
【００９２】
【表４】
【００９３】周辺装置のタイプ；この周辺装置のタイプ
は、以下に例示されるように、当該周辺装置の機能や特
徴について、接続された周辺装置から与えられる。
は、以下に例示されるように、当該周辺装置の機能や特
徴について、接続された周辺装置から与えられる。
【００９４】
【表５】
【００９５】Ｌ ｂ０：標準的な操作器の場合、当該操
作器は、自身がカウンタを含んでいることを示す“１”
の応答を送信し、さらに、ジョイスティックデータを絶
対値として送信する。 Ｌ ｂ２：標準的な操作器の場合、当該操作器は、図１
６に示す交換可能なメモリカードを接続するジョイポー
トを内部に有することを示す“１”の応答を送信する。
作器は、自身がカウンタを含んでいることを示す“１”
の応答を送信し、さらに、ジョイスティックデータを絶
対値として送信する。 Ｌ ｂ２：標準的な操作器の場合、当該操作器は、図１
６に示す交換可能なメモリカードを接続するジョイポー
トを内部に有することを示す“１”の応答を送信する。
【００９６】状態フラグ；これら状態フラグは、接続さ
れた周辺装置からの応答であって、当該周辺装置の状態
について示している。標準的な操作器の場合、これらの
フラグは、メモリカードのために用いられる。
れた周辺装置からの応答であって、当該周辺装置の状態
について示している。標準的な操作器の場合、これらの
フラグは、メモリカードのために用いられる。
【００９７】
【表６】
【００９８】ｂ０：メモリカードが操作器に接続される
と、状態フラグは、“１”に設定される。メモリカード
が操作器に接続されていなければ、状態フラグは、
“０”に設定される。 ｂ１：操作器が差込まれた後に、メモリカードが引きぬ
かれると、状態フラグは“１”に設定される。メモリカ
ードが接続された状態で、操作器が差込まれかつ電源が
入っているとき、又は、コマンド０若しくはコマンド２
５５（操作器のソフトウェアリセットコマンド）が生成
されているとき、状態フラグは、“０”にリセットされ
る。メモリカードが接続されていない状態で、操作器が
差込まれ、かつ電源が入れられると、状態フラグは、不
確定となる。 ｂ２：アドレスのＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄ
ａｎｃｙ Ｃｏｄｅ）のレポートが、ジョイポートと通
信中である操作器から送られる。このフラグの状態
“１”は、アドレス Ｈ／Ｌが操作器に正しく転送され
ないことを意味する。周辺装置が接続され、かつ電源が
入っているとき、又は、コマンド０若しくは２５５が生
成されているとき、このフラグは“０”にリセットされ
る。
と、状態フラグは、“１”に設定される。メモリカード
が操作器に接続されていなければ、状態フラグは、
“０”に設定される。 ｂ１：操作器が差込まれた後に、メモリカードが引きぬ
かれると、状態フラグは“１”に設定される。メモリカ
ードが接続された状態で、操作器が差込まれかつ電源が
入っているとき、又は、コマンド０若しくはコマンド２
５５（操作器のソフトウェアリセットコマンド）が生成
されているとき、状態フラグは、“０”にリセットされ
る。メモリカードが接続されていない状態で、操作器が
差込まれ、かつ電源が入れられると、状態フラグは、不
確定となる。 ｂ２：アドレスのＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄ
ａｎｃｙ Ｃｏｄｅ）のレポートが、ジョイポートと通
信中である操作器から送られる。このフラグの状態
“１”は、アドレス Ｈ／Ｌが操作器に正しく転送され
ないことを意味する。周辺装置が接続され、かつ電源が
入っているとき、又は、コマンド０若しくは２５５が生
成されているとき、このフラグは“０”にリセットされ
る。
【００９９】コマンド１：操作器のデータの読み出し Ｔｘサイズ：１バイト Ｒｘサイズ：４バイト このコマンド１は、操作器のボタンの状態及びジョイス
ティックの状態を得るために用いられる。ジョイスティ
ックのカウンタは、操作器が差し込まれ、かつ電源が入
れられたとき、コマンド０若しくは２５５が生成された
とき、ジョイチャネルリセットが生成されたとき、又
は、Ｌボタン、Ｒボタン及びスタートボタンが同時に押
されたとき、“０ｘ００”にリセットされる。ＪＳＲｅ
ｓビットは、Ｌボタン、Ｒボタン及びスタートボタンが
同時に押されたことを示す。
ティックの状態を得るために用いられる。ジョイスティ
ックのカウンタは、操作器が差し込まれ、かつ電源が入
れられたとき、コマンド０若しくは２５５が生成された
とき、ジョイチャネルリセットが生成されたとき、又
は、Ｌボタン、Ｒボタン及びスタートボタンが同時に押
されたとき、“０ｘ００”にリセットされる。ＪＳＲｅ
ｓビットは、Ｌボタン、Ｒボタン及びスタートボタンが
同時に押されたことを示す。
【０１００】
【表７】
【０１０１】図１０において、ジョイチャネルは、クロ
ック信号及びデータ信号それぞれのために個別的な２つ
のラインを必要としない。即ち、ジョイチャネルのデー
タは、図１３に示すように、“１”及び“０”に表現さ
れ転送される。かかる方法において必要なのは、電源ラ
イン、グランド及び図１３に示すような転送データのみ
である。図１３に示すように、パルス幅変調方式が、
“１”及び“０”を表現するために用いられる。クロッ
ク信号の中間点で、データをサンプリングすることによ
り、当該データが“１”を表すか、“０”を表すかが決
定される。
ック信号及びデータ信号それぞれのために個別的な２つ
のラインを必要としない。即ち、ジョイチャネルのデー
タは、図１３に示すように、“１”及び“０”に表現さ
れ転送される。かかる方法において必要なのは、電源ラ
イン、グランド及び図１３に示すような転送データのみ
である。図１３に示すように、パルス幅変調方式が、
“１”及び“０”を表現するために用いられる。クロッ
ク信号の中間点で、データをサンプリングすることによ
り、当該データが“１”を表すか、“０”を表すかが決
定される。
【０１０２】図１４及び図１５に示すフローチャート
は、図１３に示すポート２６６と図１０に示すジョイチ
ャネルとの間におけるデータの送信及び受信処理のシー
ケンスを示している。データの送信及び受信のためのル
ーチンがフローチャートに示されており、まず、チャネ
ルモードが設定される（３１５）。次いで、送信カウン
タが目標値にセットされる（３１７）。次いで、ブロッ
ク３１９に示すようにチェックが行われ、送信カウンタ
がゼロに等しいか否かの判断をする。
は、図１３に示すポート２６６と図１０に示すジョイチ
ャネルとの間におけるデータの送信及び受信処理のシー
ケンスを示している。データの送信及び受信のためのル
ーチンがフローチャートに示されており、まず、チャネ
ルモードが設定される（３１５）。次いで、送信カウン
タが目標値にセットされる（３１７）。次いで、ブロッ
ク３１９に示すようにチェックが行われ、送信カウンタ
がゼロに等しいか否かの判断をする。
【０１０３】送信カウンタがゼロに等しければ、ポート
２６６は、受信モードに設定される（３２１）。次に、
受信カウンタが設定される（３２３）。次いで、受信カ
ウンタがゼロかどうかを判断するためのチェックが行わ
れる（３２５）。受信カウンタがゼロであれば、ポート
２６６は、送信モードに設定され（３２７）、次いで、
ＣＰＵ２５０によって実行される呼び出しルーチンにリ
ターンされる。
２６６は、受信モードに設定される（３２１）。次に、
受信カウンタが設定される（３２３）。次いで、受信カ
ウンタがゼロかどうかを判断するためのチェックが行わ
れる（３２５）。受信カウンタがゼロであれば、ポート
２６６は、送信モードに設定され（３２７）、次いで、
ＣＰＵ２５０によって実行される呼び出しルーチンにリ
ターンされる。
【０１０４】ブロック３１９において、送信カウンタが
ゼロに等しくないという判断がなされた場合、ルーチン
は、バイトデータ送信のサブルーチンへと分岐する（３
３１）。図１５（ａ）に示すように、バイトデータ送信
ルーチンに従って、ポート準備フラグがオンになってい
るか否かを判断するためのチェックがなされる（３３
８）。ポート準備フラグがオンになっていない場合、こ
のルーチンは、ポート準備フラグがオンになるまで、循
環する。ポート準備フラグがオンになると、バイトデー
タがメモリからポートへ送られ（３３９）、このルーチ
ンは、図１４に示すブロック３３１を呼び出すためのル
ーチンへと分岐する。バイトデータの送信が完了する
と、送信カウンタがディクリメントされ（３３３）、ル
ーチンは再びブロック３１９に戻る。いったん、送信カ
ウンタがゼロに等しくなると、前述したように、受信モ
ードが実行される。
ゼロに等しくないという判断がなされた場合、ルーチン
は、バイトデータ送信のサブルーチンへと分岐する（３
３１）。図１５（ａ）に示すように、バイトデータ送信
ルーチンに従って、ポート準備フラグがオンになってい
るか否かを判断するためのチェックがなされる（３３
８）。ポート準備フラグがオンになっていない場合、こ
のルーチンは、ポート準備フラグがオンになるまで、循
環する。ポート準備フラグがオンになると、バイトデー
タがメモリからポートへ送られ（３３９）、このルーチ
ンは、図１４に示すブロック３３１を呼び出すためのル
ーチンへと分岐する。バイトデータの送信が完了する
と、送信カウンタがディクリメントされ（３３３）、ル
ーチンは再びブロック３１９に戻る。いったん、送信カ
ウンタがゼロに等しくなると、前述したように、受信モ
ードが実行される。
【０１０５】ブロック３２５のチェックにおいて、受信
カウンタがゼロに等しくないと判断された場合、ルーチ
ンは、図１５（ｂ）に示されるバイトデータ受信のサブ
ルーチンを実行する（３３５）。バイトデータ受信のル
ーチン（３３５）に従って、ポート準備フラグがオンに
なっているか否かを判断するためのチェックがなされる
（３４１）。ポート準備フラグがオンでない場合、この
ルーチンは、ポート準備フラグがオンになるまで、循環
する。続いて、ポートからのバイトデータがメモリに送
られ（３４２）、そして、ルーチンは、ブロック３３５
で呼び出しルーチンを実行する（３４３）。バイトデー
タの受信が完了すると、受信カウンタはディクリメント
され（３３７）、そして、ルーチンは再びブロック３２
５に戻る。
カウンタがゼロに等しくないと判断された場合、ルーチ
ンは、図１５（ｂ）に示されるバイトデータ受信のサブ
ルーチンを実行する（３３５）。バイトデータ受信のル
ーチン（３３５）に従って、ポート準備フラグがオンに
なっているか否かを判断するためのチェックがなされる
（３４１）。ポート準備フラグがオンでない場合、この
ルーチンは、ポート準備フラグがオンになるまで、循環
する。続いて、ポートからのバイトデータがメモリに送
られ（３４２）、そして、ルーチンは、ブロック３３５
で呼び出しルーチンを実行する（３４３）。バイトデー
タの受信が完了すると、受信カウンタはディクリメント
され（３３７）、そして、ルーチンは再びブロック３２
５に戻る。
【０１０６】図１７は、ゲームカートリッジＲＯＭから
情報を読みとるために、さらに、ゲームカートリッジＲ
ＡＭから情報を読み出したり、ゲームカートリッジＲＡ
Ｍに情報を書き込んだりするために、アドレス／データ
１６ビットバスが、どのように使われているかを詳細に
示したブロック図である。コプロセッサ２００は、図１
７に示すＡＬＥＨ端子に入力されるアドレスラッチエネ
ーブルハイ信号を発生する。情報の読み出し及び書き込
み処理のためのタイミング信号が、図１８及び図１９に
例示されている。コプロセッサ２００は、同様に、アド
レスラッチエネーブルロー信号を発生する（図１８参
照）。この信号は、ＡＬＥＬ端子にカップルされた後、
アドレス端子０〜１５上の情報をエネーブルにして入力
バッファ３５２にロードする。入力バッファ３５２から
のビット７、８、１１、１２はアドレスデコーダ３５６
に結合される。本発明の実施形態では、ビット７、８及
び１１、１２が、アドレスデコーダによってデコードさ
れる。これにより、ビット７、８、１１、１２は、マス
クＲＯＭ３６８向けのアドレス空間内の適切なロケーシ
ョンを示す４ビットに確実に応答することができる。以
上により、マスクＲＯＭ３６８は、ＡＤ１６バスメモリ
マップ内に適切なロケーションを確保する。そして、デ
コーダ３５６は、マスクＲＯＭアドレス信号がメモリマ
ップの適切なマスクＲＯＭのロケーションに、確実に応
答できるようにする。以上述べたような応答の検出に際
して、デコーダ３５６は、１ビットチップ選択レジスタ
３６０に信号を出力する。図１８において、ＡＬＥＨが
高レベルから低レベルに変化すると、図１７に示すよう
に、入力バッファ３５２から出力されたビット０〜６
は、７ビットアドレスレジスタ３６２にラッチされる。
同時に、図１７に示すように、アドレスデコーダ３５６
から出力されるデータは、チップ選択レジスタ３６０に
ラッチされ、さらに、レジスタ３５８もまたエネーブル
になる。
情報を読みとるために、さらに、ゲームカートリッジＲ
ＡＭから情報を読み出したり、ゲームカートリッジＲＡ
Ｍに情報を書き込んだりするために、アドレス／データ
１６ビットバスが、どのように使われているかを詳細に
示したブロック図である。コプロセッサ２００は、図１
７に示すＡＬＥＨ端子に入力されるアドレスラッチエネ
ーブルハイ信号を発生する。情報の読み出し及び書き込
み処理のためのタイミング信号が、図１８及び図１９に
例示されている。コプロセッサ２００は、同様に、アド
レスラッチエネーブルロー信号を発生する（図１８参
照）。この信号は、ＡＬＥＬ端子にカップルされた後、
アドレス端子０〜１５上の情報をエネーブルにして入力
バッファ３５２にロードする。入力バッファ３５２から
のビット７、８、１１、１２はアドレスデコーダ３５６
に結合される。本発明の実施形態では、ビット７、８及
び１１、１２が、アドレスデコーダによってデコードさ
れる。これにより、ビット７、８、１１、１２は、マス
クＲＯＭ３６８向けのアドレス空間内の適切なロケーシ
ョンを示す４ビットに確実に応答することができる。以
上により、マスクＲＯＭ３６８は、ＡＤ１６バスメモリ
マップ内に適切なロケーションを確保する。そして、デ
コーダ３５６は、マスクＲＯＭアドレス信号がメモリマ
ップの適切なマスクＲＯＭのロケーションに、確実に応
答できるようにする。以上述べたような応答の検出に際
して、デコーダ３５６は、１ビットチップ選択レジスタ
３６０に信号を出力する。図１８において、ＡＬＥＨが
高レベルから低レベルに変化すると、図１７に示すよう
に、入力バッファ３５２から出力されたビット０〜６
は、７ビットアドレスレジスタ３６２にラッチされる。
同時に、図１７に示すように、アドレスデコーダ３５６
から出力されるデータは、チップ選択レジスタ３６０に
ラッチされ、さらに、レジスタ３５８もまたエネーブル
になる。
【０１０７】コプロセッサ２００が低次のアドレスビッ
トをＡＤ１６バス上に出力すると、このアドレス信号
は、入力バッファ３５２に入力される。ビットは、様々
な所に結合される。図１７に示すように、ビット１〜８
は、８ビットアドレスプリセッタブルカウンタ３６６内
に設定され、ビット９〜１５は、７ビットアドレスレジ
スタ３６４に結合される。ＡＬＥＬ信号（図１８参照）
による制御される時間に、レジスタ３５８及びレジスタ
３６０が設定され、さらに、レジスタ３６２、３６４及
び３６６がロードされると、データの読み出しが開始で
きる状態になる。図１８に示すように、ＡＬＥＬ信号が
高レベルから低レベルに変化した後、データが出力され
るためには、時間ＴＬが必要とされる。ＡＬＥＬ信号が
発せられると、図１７の上部左側に示された端子に、読
み出しパルスＲＤが送られる。読み出し信号は、ゲート
３７４に入力され、他の入力はゲート３７２に結合され
る。レジスタ３５８及びレジスタ３６０の出力と、ＡＬ
ＥＬ信号及びＡＬＥＨ信号とが低レベルであれば、ゲー
ト３７２の出力も低レベルになる。ＲＤ及びゲート３７
２の出力が低レベルであれば、ゲート３７４の出力にク
ロック信号が発せられる。その結果、カウンタ３６６が
クロックされてカウントを開始し、出力バッファ３５４
がエネーブルになる。８ビットアドレスプリセッタブル
カウンタは、選択されるメモリセルアレイの行を決定す
る。さらに、アドレスレジスタ３６２とアドレスレジス
タ３６４との出力の組み合わせによって、選択されるメ
モリセルの列を決定する。出力データは、ラッチ３７０
に一時的に記憶された後、出力バッファ３５４に結合さ
れる。次いで、このデータは、同じ１６ＡＤ０〜１５ラ
インを介してコプロセッサ２００に戻される。
トをＡＤ１６バス上に出力すると、このアドレス信号
は、入力バッファ３５２に入力される。ビットは、様々
な所に結合される。図１７に示すように、ビット１〜８
は、８ビットアドレスプリセッタブルカウンタ３６６内
に設定され、ビット９〜１５は、７ビットアドレスレジ
スタ３６４に結合される。ＡＬＥＬ信号（図１８参照）
による制御される時間に、レジスタ３５８及びレジスタ
３６０が設定され、さらに、レジスタ３６２、３６４及
び３６６がロードされると、データの読み出しが開始で
きる状態になる。図１８に示すように、ＡＬＥＬ信号が
高レベルから低レベルに変化した後、データが出力され
るためには、時間ＴＬが必要とされる。ＡＬＥＬ信号が
発せられると、図１７の上部左側に示された端子に、読
み出しパルスＲＤが送られる。読み出し信号は、ゲート
３７４に入力され、他の入力はゲート３７２に結合され
る。レジスタ３５８及びレジスタ３６０の出力と、ＡＬ
ＥＬ信号及びＡＬＥＨ信号とが低レベルであれば、ゲー
ト３７２の出力も低レベルになる。ＲＤ及びゲート３７
２の出力が低レベルであれば、ゲート３７４の出力にク
ロック信号が発せられる。その結果、カウンタ３６６が
クロックされてカウントを開始し、出力バッファ３５４
がエネーブルになる。８ビットアドレスプリセッタブル
カウンタは、選択されるメモリセルアレイの行を決定す
る。さらに、アドレスレジスタ３６２とアドレスレジス
タ３６４との出力の組み合わせによって、選択されるメ
モリセルの列を決定する。出力データは、ラッチ３７０
に一時的に記憶された後、出力バッファ３５４に結合さ
れる。次いで、このデータは、同じ１６ＡＤ０〜１５ラ
インを介してコプロセッサ２００に戻される。
【０１０８】多重化されたＡＤ０〜１５バスを用いるこ
とによって、このゲームカートリッジの出力端子が少な
くなるという利点が生まれる。
とによって、このゲームカートリッジの出力端子が少な
くなるという利点が生まれる。
【０１０９】図１７に示す回路は、マスクＲＯＭをアク
セスするために設計されているが、例えば、図１９に示
されたタイミング信号を用いた静的ＲＡＭに情報を書き
込むことにも容易に対応できる。静的ＲＡＭの実施形態
において、ＡＬＥＨ信号及びＡＬＥＬ信号の処理は、前
述したレジスタ３５８、３６０、３６２、３６４及び３
６６に情報をロードする場合と同様である。書き込み信
号は、図１９に示されているように、図１７の読み出し
信号のかわりに発生され、ゲート３７４に結合される。
データは、静的ＲＡＭメモリ３６８に書き込みを行うた
めに、データはコプロセッサ２００から出力される。こ
のデータは、バッファ３５２にロードされる。ゲート３
７４の出力においてクロックパルスが発せられ、アドレ
スプリセッタブルカウンタにカウントを開始させ、デー
タを、前述したように読み出すのではなく、メモリ３６
８に書き込む。以下のテーブル１〜３は、図１７におい
て使われている信号を示すとともに、図１８及び図１９
に示された、読み出しのタイミングチャート及び書き込
みのタイミングチャートにおいて使われているタイミン
グ信号を説明している。表９及び表１０において示され
ている時間は、単にイラストとして記載されているもの
にすぎない。
セスするために設計されているが、例えば、図１９に示
されたタイミング信号を用いた静的ＲＡＭに情報を書き
込むことにも容易に対応できる。静的ＲＡＭの実施形態
において、ＡＬＥＨ信号及びＡＬＥＬ信号の処理は、前
述したレジスタ３５８、３６０、３６２、３６４及び３
６６に情報をロードする場合と同様である。書き込み信
号は、図１９に示されているように、図１７の読み出し
信号のかわりに発生され、ゲート３７４に結合される。
データは、静的ＲＡＭメモリ３６８に書き込みを行うた
めに、データはコプロセッサ２００から出力される。こ
のデータは、バッファ３５２にロードされる。ゲート３
７４の出力においてクロックパルスが発せられ、アドレ
スプリセッタブルカウンタにカウントを開始させ、デー
タを、前述したように読み出すのではなく、メモリ３６
８に書き込む。以下のテーブル１〜３は、図１７におい
て使われている信号を示すとともに、図１８及び図１９
に示された、読み出しのタイミングチャート及び書き込
みのタイミングチャートにおいて使われているタイミン
グ信号を説明している。表９及び表１０において示され
ている時間は、単にイラストとして記載されているもの
にすぎない。
【０１１０】
【表８】
【０１１１】
【表９】
【０１１２】
【表１０】
【０１１３】
【表１１】
【０１１４】図２に示されているように、ＡＤ１６バス
は、ＲＯＭ以外の装置をアドレスするために用いること
ができる。例えば、図２は、コネクタ１５４を介してビ
デオゲームシステム５０によってアクセスされる読み出
し／書き込みＲＡＭを示している。例として、ＲＯＭ
は、プロセッサ１００のメモリスペース内のアドレスド
メイン１を占めてもよい。本発明に従えば、異なるアド
レスドメインを有するメモリ装置は、異なるタイミング
パラメータを持つことができる。ＡＤ１６バスは、例え
ば１又は２のような、検出されたアドレスドメインに基
づいて、異なるタイミング特性を有する信号をコネクタ
１５４に結合する。例えば、アドレスドメイン１又は２
のいずれかがアクセスされているかを検出することによ
って、コプロセッサ２００は、２セットのタイミング信
号の中から１つを選択し、コネクタ１５４、および、Ａ
Ｄ１６バスシステムに結合する。かかる方法により、ゲ
ームプログラムは、ビデオゲームシステム５０を構成
し、メモリ媒体に合わせたタイミング信号を発生する。
なお、ゲームはこのメモリ媒体用に設計されている。テ
ーブル３はまた、例えばアドレスドメイン１のような所
定のアドレス空間内のプログラマブルパラメータのセッ
トの例を示したものである。
は、ＲＯＭ以外の装置をアドレスするために用いること
ができる。例えば、図２は、コネクタ１５４を介してビ
デオゲームシステム５０によってアクセスされる読み出
し／書き込みＲＡＭを示している。例として、ＲＯＭ
は、プロセッサ１００のメモリスペース内のアドレスド
メイン１を占めてもよい。本発明に従えば、異なるアド
レスドメインを有するメモリ装置は、異なるタイミング
パラメータを持つことができる。ＡＤ１６バスは、例え
ば１又は２のような、検出されたアドレスドメインに基
づいて、異なるタイミング特性を有する信号をコネクタ
１５４に結合する。例えば、アドレスドメイン１又は２
のいずれかがアクセスされているかを検出することによ
って、コプロセッサ２００は、２セットのタイミング信
号の中から１つを選択し、コネクタ１５４、および、Ａ
Ｄ１６バスシステムに結合する。かかる方法により、ゲ
ームプログラムは、ビデオゲームシステム５０を構成
し、メモリ媒体に合わせたタイミング信号を発生する。
なお、ゲームはこのメモリ媒体用に設計されている。テ
ーブル３はまた、例えばアドレスドメイン１のような所
定のアドレス空間内のプログラマブルパラメータのセッ
トの例を示したものである。
【０１１５】以上、現時点において、もっとも、実践的
であり、かつ、好ましいと思われる実施形態に関連して
本発明を説明したが、本発明は、本願明細書中に開示さ
れた実施形態に限定されるものではなく、添付された請
求項の範囲に含まれる種々の改良及びこれに並ぶものを
も包含するものとして、理解されなければならない。
であり、かつ、好ましいと思われる実施形態に関連して
本発明を説明したが、本発明は、本願明細書中に開示さ
れた実施形態に限定されるものではなく、添付された請
求項の範囲に含まれる種々の改良及びこれに並ぶものを
も包含するものとして、理解されなければならない。
【図１】図１は、本発明の一実施形態に係るビデオゲー
ムシステムの外観斜視図である。
ムシステムの外観斜視図である。
【図２】図２は、図１に示すビデオゲームコンソール５
２及びゲームカートリッジ５４の構成を示すブロック図
である。
２及びゲームカートリッジ５４の構成を示すブロック図
である。
【図３】図３は、図２に示すビデオゲームコンソール５
２が内部に有するリセット関連回路の構成を示すブロッ
クである。
２が内部に有するリセット関連回路の構成を示すブロッ
クである。
【図４】図４は、図３に示すリセット関連回路によって
発生したタイミング信号の波形を示す図である。
発生したタイミング信号の波形を示す図である。
【図５】図５は、図２に示すビデオゲームコンソール５
２のより詳細な構成を示すブロック図である。
２のより詳細な構成を示すブロック図である。
【図６】図６は、周辺インタフェイスサブシステム中に
おけるコプロセッサ間の通信チャネルに現れる信号例の
波形を示している。
おけるコプロセッサ間の通信チャネルに現れる信号例の
波形を示している。
【図７】図７は、この通信チャネルで交信され、例示し
たコマンドのためのタイミング信号の例を示している。
たコマンドのためのタイミング信号の例を示している。
【図８】図８は、本実施形態に係るビデオゲームシステ
ムステムにより達成される３Ｄスクリーン効果の例を示
す図である。
ムステムにより達成される３Ｄスクリーン効果の例を示
す図である。
【図９】図９は、図８に続いて、本実施形態に係るビデ
オゲームシステムステムにより達成される３Ｄスクリー
ン効果の例を示す図である。
オゲームシステムステムにより達成される３Ｄスクリー
ン効果の例を示す図である。
【図１０】図１０は、図２に示す周辺インタフェイス１
３８の構成を示すブロック図である。
３８の構成を示すブロック図である。
【図１１】図１１は、図１０に示すＰＩＦチャネルイン
タフェイス２６０の詳細を示すブロック図である。
タフェイス２６０の詳細を示すブロック図である。
【図１２】図１２は、図１０に示すのブロック図に示し
た１つのポートにおけるジョイスティックチャネルコン
トローラのより詳細な構成を示すブロック図である。
た１つのポートにおけるジョイスティックチャネルコン
トローラのより詳細な構成を示すブロック図である。
【図１３】図１３は、図１０に示す周辺インタフェイス
１３８へ交信される遊戯者用操作器からの例示的なデー
タの波形を示す図である。
１３８へ交信される遊戯者用操作器からの例示的なデー
タの波形を示す図である。
【図１４】図１４は、図１０に示す遊戯者用操作器のチ
ャネル向けのデータ送信及び受信モードの処理を示すフ
ローチャートである。
ャネル向けのデータ送信及び受信モードの処理を示すフ
ローチャートである。
【図１５】図１４に示すフローチャートにおける、デー
タ送信モード（ステップＳ３３１）及び受信モード（ス
テップＳ３３５）の詳細な処理を示すフローチャートで
ある。
タ送信モード（ステップＳ３３１）及び受信モード（ス
テップＳ３３５）の詳細な処理を示すフローチャートで
ある。
【図１６】図１６は、メモリーカード３１３を有する遊
戯者用操作器５６の一例の外観を示す図である。
戯者用操作器５６の一例の外観を示す図である。
【図１７】図１７は、カートリッジメモリ装置及び関連
アクセス回路の一例を示すブロック図である。
アクセス回路の一例を示すブロック図である。
【図１８】図１８は、図１７に示したメモリシステムに
関連したタイミング制御及びデータ信号の一例を示して
いる。
関連したタイミング制御及びデータ信号の一例を示して
いる。
【図１９】図１９は、図１７に示したメモリシステムに
関連したタイミング制御及びデータ信号の一例を示して
いる。
関連したタイミング制御及びデータ信号の一例を示して
いる。
５０…ビデオゲームシステム ５２…メインコンソール ６４…スロット ６６…コンソール５２の上面 ８０…コネクタ ８２…フロントパネル ８８…電源スイッチ ９０…リセットボタン ５６…遊戯者用操作器 ８４…プッシュボタン ８６…Ｘ−Ｙスイッチ ５４…ビデオゲーム記憶装置 ６８…プラスチックハウジング ７０…プリント回路基板 ７２…エッジ ７４…電気接点 ７６…ＲＯＭチップ ５８…ホームカラーテレビジョンセット ６０…テレビ画面 ６２…スピーカ
Claims (36)
- 【請求項１】 ゲームマイクロプロセッサを含み、当該
ゲームマイクロプロセッサに結合されており、ゲームプ
ログラムを実行するために当該ゲームマイクロプロセッ
サと共に動作するコプロセッサと、１人の遊戯者により
操作可能であって、ビデオゲーム制御信号を発生するた
めの少なくとも１つの遊戯者用操作器とを含む、ゲーム
プログラム実行処理システムを有し、当該コプロセッサ
に結合されている遊戯者用操作器プロセッササブシステ
ムを有するビデオゲームシステムコンソールと共に用い
られ、 前記ビデオゲームシステムコンソールの動作を制御する
ための可搬型記憶装置であって、 ビデオゲームインストラクションと、グラフィックス及
び音響データとを記憶するためのメモリ媒体と、 前記メモリ媒体から引き出された前記ビデオゲームイン
ストラクションと、前記グラフィックス及び音響データ
とを前記ビデオゲームシステムコンソールに結合するた
めの手段とを備え、 前記ビデオゲームインストラクションは、前記ゲームプ
ログラム実行処理システムを働かせ、前記遊戯者用操作
器プロセッササブシステムに送信し、これにより、前記
ビデオゲーム制御信号に関わる動作を開始させる前記コ
マンドを実行するための、少なくとも一つの遊戯者用操
作器のインストラクションを含んでいる、記憶装置。 - 【請求項２】 前記コマンドは、マルチバイト読み出し
コマンドである、請求項１に記載の可搬型記憶装置。 - 【請求項３】 前記コマンドは、マルチバイト書き込み
コマンドである、請求項１に記載の可搬型記憶装置。 - 【請求項４】 前記遊戯者用操作器プロセッササブシス
テムは、遊戯者用操作器に関わるデータを記憶するため
のランダムアクセスメモリを含んでおり、 前記マルチバイト読み出しコマンドは、前記ランダムア
クセスメモリからの読み出しに用いられる、請求項２に
記載の可搬型記憶装置。 - 【請求項５】 前記遊戯者用操作器プロセッササブシス
テムは、ブートＲＯＭを含んでおり、前記マルチバイト
読み出しコマンドは、前記ブートＲＯＭからの読み出し
に用いられる、請求項２に記載の可搬型記憶装置。 - 【請求項６】ゲームマイクロプロセッサを含み、当該ゲ
ームマイクロプロセッサに結合されており、ゲームプロ
グラムを実行するために当該ゲームマイクロプロセッサ
と共に動作するコプロセッサと、１人の遊戯者により操
作可能であって、ビデオゲーム制御信号を発生するため
の少なくとも１つの遊戯者用操作器とを含む、ゲームプ
ログラム実行処理システムを有し、当該コプロセッサに
結合されている遊戯者用操作器プロセッササブシステム
を有するビデオゲームシステムコンソールと共に用いら
れ、 前記ビデオゲームシステムコンソールの動作を制御する
ための可搬型記憶装置であって、 ビデオゲームインストラクションと、グラフィックス及
び音響データとを記憶するためのメモリ媒体と、 前記メモリ媒体から引き出された前記ビデオゲームイン
ストラクションと、前記グラフィックス及び音響データ
とを前記ビデオゲームシステムコンソールに結合するた
めの手段とを備え、 前記ビデオゲームインストラクションは、前記ゲームプ
ログラム実行処理システムを働かせ、前記遊戯者用操作
器プロセッササブシステムに送信し、これにより、当該
遊戯者用操作器プロセッササブシステムを働かせ、 １）前記遊戯者用操作器プロセッササブシステムと、少
なくとも１つの遊戯者用操作器との間でデータのトラン
ザクションを開始し、 ２）前記コプロセッサにビデオゲームに関わる制御信号
を転送するための、少なくとも一つの遊戯者用操作器の
インストラクションを含んでいる、記憶装置。 - 【請求項７】 ビデオゲームプログラムを記憶する外部
メモリを有し、ゲームマイクロプロセッサと、当該ゲー
ムマイクロプロセッサに結合されており、当該ビデオゲ
ームプログラムを実行するために当該ゲームマイクロプ
ロセッサとともに動作するコプロセッサと、１人の遊戯
者により操作可能であって、ビデオゲーム制御信号を発
生するための少なくとも１つの遊戯者用操作器とを含む
ゲームプログラム実行処理システムを有するビデオゲー
ムシステムであって、前記ゲームプログラム実行処理シ
ステムは、少なくとも１つの遊戯者用操作器に関わるコ
マンドであって、当該少なくとも１つの遊戯者用操作器
によって発せられる前記ビデオゲーム制御信号に関連し
て実行されるべき動作を要求するものを発するビデオゲ
ームシステムに用いられ、 前記コプロセッサに結合されており、前記遊戯者用操作
器に関わるコマンドを受信し、処理するよう動作する第
１のインタフェイス回路と、 読み出し／書き込み可能なメモリと、 前記少なくとも１つの遊戯者用操作器からビデオゲーム
制御データを受信するため、さらに、前記読み出し／書
き込み可能なメモリに当該ビデオゲーム制御データをロ
ードするための第２のインタフェイス回路とを備える、
周辺処理サブシステム。 - 【請求項８】 前記第１のインタフェイス回路は、遊戯
者用操作器に関わるコマンドを受信するためのシフトレ
ジスタと、前記遊戯者用操作器に関わるコマンドをデコ
ードし、前記ビデオゲーム制御信号と共に実行されるべ
き操作器に関わる動作を特定し、さらに、前記操作器に
関わる動作の実行を制御するための処理回路と、前記遊
戯者用操作器のコマンドに対する応答を前記コプロセッ
サに送信するための手段とを含み、 前記第２のインタフェイス回路は、少なくとも１つのレ
ジスタと、当該レジスタに結合されるバッファ記憶装置
と、少なくとも一つの遊戯者用操作器からデータを受け
取るための、前記バッファ記憶装置に結合されており、
少なくとも１つの遊戯者用操作器からデータを受信する
シリアル／パラレル変換器とを含む、請求項７に記載の
周辺処理サブシステム。 - 【請求項９】 ビデオゲームプログラムを記憶する外部
メモリを有し、ゲームマイクロプロセッサと、当該ゲー
ムマイクロプロセッサに結合されており、当該ゲームプ
ログラムを実行するために当該ゲームマイクロプロセッ
サと共に動作するコプロセッサと、１人の遊戯者により
操作可能であって、遊戯者用操作器に関わるデータを発
生するための少なくとも１つの遊戯者用操作器とを含む
ゲームプログラム実行処理システムを有するビデオゲー
ムシステムであって、前記ゲームプログラム実行処理シ
ステムは、少なくとも１つの遊戯者用操作器に関連する
コマンドであって、当該少なくとも１つの遊戯者用操作
器によって発せられる前記遊戯者用操作器に関わるデー
タに関連して実行されるべき動作を要求するものを発す
るビデオゲームシステムに用いられ、 前記コプロセッサに結合されており、遊戯者用操作器に
関連するコマンドを受信するためのシフトレジスタと、 前記遊戯者用操作器に関わるコマンドをデコードし、前
記遊戯者用操作器に関わるデータと共に実行されるべき
操作器に関わる動作を特定し、さらに、前記操作器に関
わるコマンドの実行を制御するための処理回路と、 前記遊戯者用操作器のコマンドに対する応答を前記コプ
ロセッサに送信するための手段とを備える、周辺サブシ
ステム。 - 【請求項１０】 遊戯者用操作器に関わるデータを記憶
するためのランダムアクセスメモリをさらに含む、請求
項９に記載の周辺処理サブシステム。 - 【請求項１１】 前記処理回路は、マイクロプロセッサ
とインタフェイスコントローラとを含む、請求項９に記
載の周辺サブシステム。 - 【請求項１２】 前記少なくとも１つの遊戯者用操作器
からの遊戯者用操作器に関わるデータを記憶するための
ランダムアクセスメモリを含んでおり、前記インタフェ
イスコントローラは、前記ランダムアクセスメモリから
遊戯者用操作器に関わるデータの読み出しと、当該ラン
ダムアクセスメモリへの当該遊戯者用操作器に関わるデ
ータの書き込みとを制御する、請求項１１に記載の周辺
サブシステム。 - 【請求項１３】 前記外部メモリに格納されているイン
ストラクションが実行されるよりも先に、実行されるべ
きインストラクションを記憶するためのブートＲＯＭを
さらに含む、 前記処理回路は、ブートＲＯＭのインストラクションに
アクセスし、当該ブートＲＯＭから読み出すためのコマ
ンドをデコードする際に、当該インストラクションを前
記コプロセッサに結合するよう動作する、請求項９に記
載の周辺サブシステム。 - 【請求項１４】 前記ブートＲＯＭのインストラクショ
ンは、当該ブートＲＯＭからアクセスされ、前記シフト
レジスタに結合される、請求項１３に記載の周辺サブシ
ステム。 - 【請求項１５】 前記シフトレジスタに結合されてお
り、前記遊戯者用操作器のコマンドをシリアルに当該シ
フトレジスタに与えるためのシリアルバスと、前記シフ
トレジスタに結合されており、前記遊戯者用操作器のコ
マンドを前記シフトレジスタ内にクロックするためのタ
イミング信号を与えるためのタイミングバスとをさらに
含む、請求項９に記載の周辺サブシステム。 - 【請求項１６】 前記シフトレジスタは、シリアル／パ
ラレル変換器として動作し得る、請求項９に記載の周辺
サブシステム。 - 【請求項１７】 ビデオゲームプログラムを記憶する外
部メモリを有し、ゲームマイクロプロセッサと、当該ゲ
ームマイクロプロセッサに結合されており、当該ゲーム
プログラムを実行するために当該ゲームマイクロプロセ
ッサと共に動作するコプロセッサと、１人の遊戯者によ
り操作可能であって、遊戯者用操作器に関わるデータを
発生するための少なくとも１つの遊戯者用操作器とを含
むゲームプログラム実行処理システムを有するビデオゲ
ームシステムであって、前記ゲームプログラム実行処理
システムは、少なくとも１つの遊戯者用操作器に関連す
るコマンドであって、当該少なくとも１つの遊戯者用操
作器によって発せられる前記遊戯者用操作器に関わるデ
ータに関連して実行されるべき動作を要求するものを発
するビデオゲームシステムに用いられ、 前記コプロセッサに結合されており、当該コプロセッサ
からのコマンドを受信するためのレジスタと、 前記少なくとも１つの遊戯者用操作器から受信したデー
タランダムであって、遊戯者用操作器に関わるものを記
憶するランダムアクセスメモリと、 前記外部メモリに格納されているインストラクションが
実行されるよりも先に、実行されるべきインストラクシ
ョンを記憶するためのブートＲＯＭと、 前記コマンドをデコードし、実行されるべき動作を特定
し、さらに、前記動作の実行を制御するための処理回路
と、 前記コマンドのデコードに応答して、前記ランダムアク
セスメモリと前記ブートＲＡＭのいずれか１つから情報
をアクセスする手段とを備える、周辺サブシステム。 - 【請求項１８】 前記遊戯者用操作器からの遊戯者用操
作器データを受信し、さらに、当該遊戯者用操作器デー
タを前記ランダムアクセスメモリに送信するための入力
インタフェイスコントローラをさらに含む、請求項１７
に記載の周辺サブシステム。 - 【請求項１９】 少なくとも一つのレジスタと、当該レ
ジスタに結合されたバッファ記憶装置と、当該バッファ
記憶装置に結合されたシリアル／パラレル変換器とをさ
らに含む、請求項１８に記載の周辺サブシステム。 - 【請求項２０】 外部メモリに記憶されているビデオゲ
ームプログラムを実行するためのゲームマイクロプロセ
ッサと、当該ゲームプログラムを実行するために、当該
ゲームマイクロプロセッサに結合されたコプロセッサと
を有するビデオゲームシステムコンソール、及び、１人
の遊戯者により操作可能であって、遊戯者用操作器に関
わるデータを発生するために少なくとも１つの遊戯者用
操作器と共に用いられ、 前記コプロセッサからの遊戯者用操作器に関わるコマン
ドを受信するための第１のインタフェイス回路と、 遊戯者用操作器に関わるデータを記憶するランダムアク
セスメモリと、 １）遊戯者用操作器からのデータを引き出し、さらに、
前記ランダムアクセスメモリに、かかる遊戯者用操作器
からのデータをロードするため、及び、２）前記ランダ
ムアクセスメモリから、かかる引き出したデータを読み
出し、さらに、前記コプロセッサに送信するために、前
記第１のインタフェイス回路に当該データを転送するた
めの、所定の遊戯者用操作器に関わるコマンドに応答す
る処理回路とを備える、遊戯者用操作器プロセッササブ
システム。 - 【請求項２１】 前記遊戯者用操作器から受信した遊戯
者用操作器のデータを一時的に記憶するため、及び、当
該一時的に記憶されたデータを、前記処理回路の制御下
に、前記ランダムアクセスメモリに結合するための第２
のインタフェイス回路をさらに含む、請求項２０に記載
の遊戯者用操作器プロセッササブシステム。 - 【請求項２２】 ビデオゲームプログラムを格納する外
部メモリと、当該ビデオゲームプログラムを実行するゲ
ームマイクロプロセッサと、１人の遊戯者により操作可
能であって、ビデオゲーム制御信号を発生するための少
なくとも１つの遊戯者用操作器と、当該ゲームマイクロ
プロセッサに結合されており、当該ゲームプログラムを
実行するために当該ゲームマイクロプロセッサと共に動
作するコプロセッサとを有しており、前記コプロセッサ
は、少なくとも１つの遊戯者用操作器に関わるコマンド
であって、当該少なくとも１つの遊戯者用操作器によっ
て発せられる前記ビデオゲーム制御信号に関連して実行
される動作を要求するものを発して動作するようなビデ
オゲームシステムに用いられ、 前記遊戯者用操作器に関わるコマンドによって特定され
るビデオゲーム制御信号に関連する前記動作の実行を制
御するための第１のインストラクションの組と、前記外
部メモリの認証のための第２のインストラクションの組
とを格納するための少なくとも１つの記憶装置と、 前記第１及び第２のインストラクションの組を実行する
ためのマイクロプロセッサとを備える、周辺処理サブシ
ステム。 - 【請求項２３】 ビデオゲームプログラムを格納する外
部メモリと、 前記ビデオゲームプログラムを実行するためのゲームマ
イクロプロセッサと、 １人の遊戯者により操作可能であって、ビデオゲーム制
御信号を発生する少なくとも１つの遊戯者用操作器と、 前記ゲームマイクロプロセッサに結合されており、前記
ゲームプログラムを実行するために当該ゲームマイクロ
プロセッサと共に動作するコプロセッサであって、さら
に、少なくとも１つの遊戯者用操作器に関わるコマンド
であって、当該少なくとも１つの遊戯者用操作器によっ
て発せられる前記ビデオゲーム制御信号に関連して実行
される動作を要求するコマンドを通信するために動作す
るコプロセッサと、 前記コプロセッサに結合されており、前記遊戯者用操作
器に関わるコマンドを受信するように動作し、さらに、
当該コマンドを実行し、これによって、前記ビデオゲー
ム制御信号に関連した処理を実行する周辺処理サブシス
テムとを備える、ビデオゲームシステム。 - 【請求項２４】 ビデオゲームプログラムを実行するた
めのゲームマイクロプロセッサと、当該マイクロプロセ
ッサに結合されており、当該ゲームプログラムを実行す
るために、当該ゲームマイクロプロセッサと共に動作す
るコプロセッサとを有するビデオゲームシステムコンソ
ール、１人の遊戯者により操作可能であって、ビデオゲ
ーム制御信号を発生する少なくとも１つの遊戯者用操作
器、及び、当該コプロセッサに結合された遊戯者用操作
器プロセッササブシステムと共に用い、当該ビデオゲー
ムシステムコンソールの動作を制御するための可搬型記
憶装置であって、 ビデオゲームインストラクションと、グラフィックス及
び音響データを記憶するメモリ媒体と、 使用の際に前記コプロセッサに結合され、前記記憶媒体
にパラレルにアドレス信号を送信するため、及び、当該
記憶媒体からアクセスされた情報の受信するための多重
化バスと、 前記バスから受信し、前記記憶媒体をアドレス指定する
アドレス信号をゲートするアドレス指定論理回路と、 前記記憶媒体から読み出した情報を前記多重化バスに結
合するための読み出し回路とを備える、可搬型記憶装
置。 - 【請求項２５】 前記多重化バスを通じて送信される信
号は、複数のタイミングパラメータを有し、 前記パラメータの少なくともいくつかは、プログラマブ
ルである、請求項２４に記載の可搬型記憶装置。 - 【請求項２６】 前記記憶媒体は、前記ゲームマイクロ
プロセッサのアドレス空間における第１アドレスドメイ
ンを占めており、 前記多重化バスを通じて送信される信号は、複数のタイ
ミングパラメータを有し、 前記タイミングパラメータの少なくともいくつかは、第
２アドレスドメインの代わりに前記第１アドレスドメイ
ンに位置付けられている前記媒体に基づいてプログラマ
ブルである、請求項２４に記載の可搬型記憶装置。 - 【請求項２７】 前記多重化バスは、アドレスのラッチ
を可能にする少なくとも１つの制御ラインをさらに含
む、請求項２４に記載の可搬型記憶装置。 - 【請求項２８】 アドレスのラッチを可能にする前記少
なくとも１つの制御ラインを通じて送信される制御信号
に応答して、前記多重化バスを通じて送信されるアドレ
ス情報を受信するための少なくとも１つのレジスタをさ
らに含む、請求項２７に記載の可搬型記憶装置。 - 【請求項２９】 前記ビデオゲームコンソールは、複合
同期信号を発生するビデオＤＡコンバータを含んでお
り、 前記複合同期信号を受信するための入力端子をさらに含
む、請求項２４に記載の可搬型記憶装置。 - 【請求項３０】 少なくとも一つの割込みに関わる端子
を含む、請求項２４に記載の可搬型記憶装置。 - 【請求項３１】 ビデオゲームプログラムを実行するた
めのゲームマイクロプロセッサと、当該マイクロプロセ
ッサに結合されており、当該ゲームプログラムを実行す
るために、当該ゲームマイクロプロセッサと共に動作す
るコプロセッサとを有するビデオゲームシステムコンソ
ールと共に用い、当該ビデオゲームシステムコンソール
の動作を制御するための可搬型記憶装置であって、 ビデオゲームインストラクションと、グラフィックス及
び音響データを記憶するメモリ媒体と、 使用の際に前記コプロセッサに結合され、前記記憶媒体
にパラレルにアドレス信号を送信するため、及び、当該
記憶媒体からアクセスされた情報の受信するための多重
化バスと、 前記バスから受信し、前記記憶媒体をアドレス指定する
アドレス信号をゲートするアドレス指定論理回路と、 所定の組の前記アドレス信号を受信するため、及び、前
記記憶媒体が前記ゲームマイクロプロセッサのアドレス
空間において所定の部分に限定される場合に、当該記憶
媒体の読み出しを可能にすることに関わる信号を発する
デコード回路と、 前記記憶媒体の読み出しを可能にすることに関わる信号
に応答して、前記アドレス信号によって特定されるメモ
リ媒体の格納場所から情報を読み出すため、及び、当該
記憶媒体から読み出された情報を、前記多重化バスに結
合するための読み出し回路とを備える、可搬型記憶装
置。 - 【請求項３２】 ビデオゲームプログラムを実行するた
めのゲームマイクロプロセッサと、当該マイクロプロセ
ッサに結合されており、当該ゲームプログラムを実行す
るために、当該ゲームマイクロプロセッサと共に動作す
るコプロセッサとを有するビデオゲームシステムコンソ
ールと共に用い、当該ビデオゲームシステムコンソール
の動作を制御するための可搬型記憶装置であって、 ビデオゲームインストラクションと、グラフィックス及
び音響データを記憶するメモリ媒体と、 使用の際に前記コプロセッサに結合され、前記記憶媒体
にパラレルにアドレス信号を送信するため、及び、当該
記憶媒体からアクセスされた情報の受信するための多重
化バスと、 前記バスから受信し、前記記憶媒体をアドレス指定する
アドレス信号をゲートするアドレス指定論理回路と、 前記記憶媒体から読み出された情報を、前記多重化バス
に結合するための読み出し回路と、 前記ゲームシステムコンソールへ情報を送信するため、
及び、当該ゲームシステムコンソールから情報を受信す
るための、メモリ媒体認証プロセッサとを備える、可搬
型記憶装置。 - 【請求項３３】 ビデオゲームプログラムを記憶する外
部メモリと、 前記ビデオゲームプログラムを実行するためのゲームマ
イクロプロセッサであって、所定の割込み信号に応答
し、所定の初期化状態へのブランチするものと、 使用者がゲームを中止することを可能にするリセット信
号を発するリセットスイッチと、 前記リセット信号を受信し、前記ゲームプロセッサに、
前記所定の割込み信号が後に続くことを示す警告信号を
実質的に直ちに結合し、さらに、所定の時間遅延の後
に、当該所定の割込み信号を前記ゲームマイクロプロセ
ッサに結合するための論理回路とを備えるビデオゲーム
システム。 - 【請求項３４】 前記ゲームマイクロプロセッサは、ゲ
ームの最初ではなく所定の時点からゲームを継続できる
ようにゲーム状態を記憶することによって、前記警告信
号に応答する、請求項３３に記載のビデオゲームシステ
ム。 - 【請求項３５】 ビデオゲームプログラムを格納する外
部メモリと、 前記ビデオゲームプログラムを実行するためのゲームマ
イクロプロセッサであって、所定の割込み信号に応答
し、所定の初期化状態へのブランチするものとを有する
ビデオゲームシステムにおける、ゲームプレイのリセッ
ト回路であって、 使用者がゲームを中止することを可能にするリセット信
号を発するリセットスイッチと、 前記リセット信号を受信し、前記ゲームプロセッサに、
前記所定の割込み信号が後に続くことを示す警告信号を
実質的に直ちに結合し、さらに、所定の時間遅延の後
に、当該所定の割込み信号を前記ゲームマイクロプロセ
ッサに結合するための論理回路とを備える、リセット回
路。 - 【請求項３６】 前記ゲームマイクロプロセッサは、ゲ
ームの最初ではなく所定の時点からゲームを継続できる
ようにゲーム状態を記憶することによって前記警告信号
に応答する、請求項３５に記載のリセット回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/562288 | 1995-11-22 | ||
| US08/562,288 US6022274A (en) | 1995-11-22 | 1995-11-22 | Video game system using memory module |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1015244A true JPH1015244A (ja) | 1998-01-20 |
Family
ID=24245638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8352111A Pending JPH1015244A (ja) | 1995-11-22 | 1996-11-22 | 多機能の周辺処理サブシステムを備えた高性能／低価格のビデオゲームシステム |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6022274A (ja) |
| EP (1) | EP0780771B1 (ja) |
| JP (1) | JPH1015244A (ja) |
| CN (1) | CN1103617C (ja) |
| AU (1) | AU722079B2 (ja) |
| CA (1) | CA2190933A1 (ja) |
| DE (1) | DE69623242T2 (ja) |
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