JPH09223098A - 画像拡張機能ボード及びこれを用いた電子装置 - Google Patents
画像拡張機能ボード及びこれを用いた電子装置Info
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- JPH09223098A JPH09223098A JP8030564A JP3056496A JPH09223098A JP H09223098 A JPH09223098 A JP H09223098A JP 8030564 A JP8030564 A JP 8030564A JP 3056496 A JP3056496 A JP 3056496A JP H09223098 A JPH09223098 A JP H09223098A
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- A63F13/00—Video games, i.e. games using an electronically generated display having two or more dimensions
- A63F13/90—Constructional details or arrangements of video game devices not provided for in groups A63F13/20 or A63F13/25, e.g. housing, wiring, connections or cabinets
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- A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
- A63F2300/60—Methods for processing data by generating or executing the game program
- A63F2300/66—Methods for processing data by generating or executing the game program for rendering three dimensional images
Abstract
(57)【要約】
【課題】基本ハードウェアの構成に対し、より高い機能
を付加し得る画像拡張機能ボード及びこれを用いた電子
装置を提供する。 【解決手段】ＣＰＵと、画像情報を記憶するメモリと、
該メモリをアクセスして表示すべき画像の画像情報を読
出し、該ＣＰＵの制御の下で該画像情報に基づき画像デ
ータを作成するビデオ信号処理装置を有する電子装置に
コネクタを通して、接続可能であり、一対のバスと、該
一対のバスの各々に接続される第一、第二のデジタルシ
グナルプロセッサと、該一対のバス間に接続されるＦＩ
ＦＯメモリと、該一対のバスに接続されるインタフェー
ス回路を有し、該インタフェース回路を通して該第一、
第二のデジタルシグナルプロセッサを該ＣＰＵ及び該ビ
デオ信号処理装置に接続するように構成される。
を付加し得る画像拡張機能ボード及びこれを用いた電子
装置を提供する。 【解決手段】ＣＰＵと、画像情報を記憶するメモリと、
該メモリをアクセスして表示すべき画像の画像情報を読
出し、該ＣＰＵの制御の下で該画像情報に基づき画像デ
ータを作成するビデオ信号処理装置を有する電子装置に
コネクタを通して、接続可能であり、一対のバスと、該
一対のバスの各々に接続される第一、第二のデジタルシ
グナルプロセッサと、該一対のバス間に接続されるＦＩ
ＦＯメモリと、該一対のバスに接続されるインタフェー
ス回路を有し、該インタフェース回路を通して該第一、
第二のデジタルシグナルプロセッサを該ＣＰＵ及び該ビ
デオ信号処理装置に接続するように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、画像処理拡張機能
ボード及びこれを用いた電子装置に関する。特に、基本
機能装置に対し、各種画像処理を拡張し得る画像処理拡
張機能ボードの構成と、この画像処理拡張機能ボードを
搭載したビデオゲーム装置に関する。
ボード及びこれを用いた電子装置に関する。特に、基本
機能装置に対し、各種画像処理を拡張し得る画像処理拡
張機能ボードの構成と、この画像処理拡張機能ボードを
搭載したビデオゲーム装置に関する。
【０００２】
【従来の技術】マルチメディアの一つの応用形態とし
て、ビデオゲーム装置がある。かかるビデオゲーム装置
に対して、ユーザーの要求に応えるためにハードウエア
の高速化とともに、プログラムソフトの多様化が進めら
れている。且つ、より現実感のある高度の演出画像を創
作するための研究開発が行われている。
て、ビデオゲーム装置がある。かかるビデオゲーム装置
に対して、ユーザーの要求に応えるためにハードウエア
の高速化とともに、プログラムソフトの多様化が進めら
れている。且つ、より現実感のある高度の演出画像を創
作するための研究開発が行われている。
【０００３】図１０は、本出願人により開発された電子
装置としてのビデオゲーム装置の全体構成を示すブロッ
ク図である。１０は、遊戯者がゲームを操作するための
入力デバイスであるコントロールパッドである。コント
ロールパッド１０は、ビデオゲーム装置本体からコード
により引き出される遊戯者の手に収まる形態のもの、あ
るいはビデオゲーム装置の一部として一体に取り付けら
れた入力ボタン等のものがある。
装置としてのビデオゲーム装置の全体構成を示すブロッ
ク図である。１０は、遊戯者がゲームを操作するための
入力デバイスであるコントロールパッドである。コント
ロールパッド１０は、ビデオゲーム装置本体からコード
により引き出される遊戯者の手に収まる形態のもの、あ
るいはビデオゲーム装置の一部として一体に取り付けら
れた入力ボタン等のものがある。
【０００４】コントロールパッド１０は、更にＩ／Ｏコ
ントローラとなるＳＭＰＣ（SystemManager & Peripher
al Control／システムマネージャ）１４を通してビデオ
ゲーム装置本体のＣ−ＢＵＳ４２に接続されている。こ
のＳＭＰＣ１４は、ビデオゲーム装置全体のリセット管
理や、コントロールパッド１０等の外部機器とのインタ
ーフェース機能を有する。
ントローラとなるＳＭＰＣ（SystemManager & Peripher
al Control／システムマネージャ）１４を通してビデオ
ゲーム装置本体のＣ−ＢＵＳ４２に接続されている。こ
のＳＭＰＣ１４は、ビデオゲーム装置全体のリセット管
理や、コントロールパッド１０等の外部機器とのインタ
ーフェース機能を有する。
【０００５】ビデオゲーム装置には、装置のコネクタに
カートリッジ４が着脱自在に装着される。カートリッジ
４は、読出専用半導体メモリ（ＲＯＭ）を内蔵し、ゲー
ムプログラムが書き込まれ、格納されている。したがっ
て、Ａ−ＢＵＳ４０を通して、本体装置からアクセスさ
れるとともに、読出されたデータが本体装置に入力され
る。
カートリッジ４が着脱自在に装着される。カートリッジ
４は、読出専用半導体メモリ（ＲＯＭ）を内蔵し、ゲー
ムプログラムが書き込まれ、格納されている。したがっ
て、Ａ−ＢＵＳ４０を通して、本体装置からアクセスさ
れるとともに、読出されたデータが本体装置に入力され
る。
【０００６】ＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３もＳ
ＭＰＣ１４と同様にＣ−ＢＵＳ４２に接続されている。
ＣＰＵ１１は、カートリッジ４内のＲＯＭに格納された
ゲームプログラムを読出し、実行するとともにビデオゲ
ーム装置全体を制御する。また、ＣＰＵ１１は、例えば
３２ビットＲＩＳＣタイプの高速ＣＰＵにより構成され
る。
ＭＰＣ１４と同様にＣ−ＢＵＳ４２に接続されている。
ＣＰＵ１１は、カートリッジ４内のＲＯＭに格納された
ゲームプログラムを読出し、実行するとともにビデオゲ
ーム装置全体を制御する。また、ＣＰＵ１１は、例えば
３２ビットＲＩＳＣタイプの高速ＣＰＵにより構成され
る。
【０００７】システムコントローラ１は、ＤＭＡコント
ローラ（ダイナミック・メモリ・アクセス制御装置）及
び割り込みコントローラ等を備え、ＣＰＵ１１のコプロ
セッサとしての機能を有する。
ローラ（ダイナミック・メモリ・アクセス制御装置）及
び割り込みコントローラ等を備え、ＣＰＵ１１のコプロ
セッサとしての機能を有する。
【０００８】サウンドプロセッサ５は、音声（ＰＣＭ／
ＦＭ）を制御しており、Ｄ／Ａ変換器５０によりデジタ
ル信号をアナログ信号に変換し、図示しないスピーカか
ら音声を出力する。
ＦＭ）を制御しており、Ｄ／Ａ変換器５０によりデジタ
ル信号をアナログ信号に変換し、図示しないスピーカか
ら音声を出力する。
【０００９】装置内にあるＢ−ＢＵＳ４１には、システ
ムコントローラ１及びサウンドプロセッサ５とともに、
ゲームに登場するキャラクタの表示を制御する第一のビ
デオディスプレィプロセッサ２（ＶＤＰ１）及び、表示
されるキャラクタに相対的な動きを与えるために、背景
画面の固定、背景画面の上下、左右への回転または移動
等のスクロール制御を行う第二のビデオディスプレィプ
ロセッサ３（ＶＤＰ２）が接続される。
ムコントローラ１及びサウンドプロセッサ５とともに、
ゲームに登場するキャラクタの表示を制御する第一のビ
デオディスプレィプロセッサ２（ＶＤＰ１）及び、表示
されるキャラクタに相対的な動きを与えるために、背景
画面の固定、背景画面の上下、左右への回転または移動
等のスクロール制御を行う第二のビデオディスプレィプ
ロセッサ３（ＶＤＰ２）が接続される。
【００１０】第一のビデオディスプレィプロセッサ２
（ＶＤＰ１）は、コマンドＲＡＭ２０及びフレームバッ
ファメモリ２１が接続される。これら、第一のビデオデ
ィスプレィプロセッサ２、コマンドＲＡＭ２０及びフレ
ームバッファメモリ２１により、前景画面となるスプラ
イト表示の画像処理を行う第一の画像情報処理を構成す
る。
（ＶＤＰ１）は、コマンドＲＡＭ２０及びフレームバッ
ファメモリ２１が接続される。これら、第一のビデオデ
ィスプレィプロセッサ２、コマンドＲＡＭ２０及びフレ
ームバッファメモリ２１により、前景画面となるスプラ
イト表示の画像処理を行う第一の画像情報処理を構成す
る。
【００１１】更に、第一のビデオディスプレィプロセッ
サ２は、ＩＣチップとして半導体チップ上に形成されて
いる。第一のビデオディスプレィプロセッサ２には、コ
マンドＲＡＭ（一例として、ＤＲＡＭで構成される）
と、２面のフレームバッファメモリ２１（例えば、それ
ぞれ２Ｍビットのメモリ容量を有する）が接続されてい
る。
サ２は、ＩＣチップとして半導体チップ上に形成されて
いる。第一のビデオディスプレィプロセッサ２には、コ
マンドＲＡＭ（一例として、ＤＲＡＭで構成される）
と、２面のフレームバッファメモリ２１（例えば、それ
ぞれ２Ｍビットのメモリ容量を有する）が接続されてい
る。
【００１２】コマンドＲＡＭ２０にはＣＰＵ１１からの
コマンドデータ及び前景画の元画となる画像データが格
納される。またフレームバッファ２１には、前景画であ
るスプライト画面が展開される。
コマンドデータ及び前景画の元画となる画像データが格
納される。またフレームバッファ２１には、前景画であ
るスプライト画面が展開される。
【００１３】ＣＰＵ１１がＲＯＭ１３内のプログラムを
実行することにより、第一のビデオディスプレィプロセ
ッサ２にコマンドデータ（描画コマンド）を送り出す。
第一のビデオディスプレィプロセッサ２は、送られたコ
マンドデータをコマンドテーブルとしてコマンドデータ
ＲＡＭ２０に書き込む。
実行することにより、第一のビデオディスプレィプロセ
ッサ２にコマンドデータ（描画コマンド）を送り出す。
第一のビデオディスプレィプロセッサ２は、送られたコ
マンドデータをコマンドテーブルとしてコマンドデータ
ＲＡＭ２０に書き込む。
【００１４】書き込まれたコマンドデータは、選択して
読みだされ、回転、拡大、縮小、色演算等のスプライト
修正処理が行われる。次いで、フレームバッファ２１の
所定のアドレスに書き込まれ、１フレーム分の前景画の
画像データが展開される。
読みだされ、回転、拡大、縮小、色演算等のスプライト
修正処理が行われる。次いで、フレームバッファ２１の
所定のアドレスに書き込まれ、１フレーム分の前景画の
画像データが展開される。
【００１５】第一のビデオディスプレィプロセッサ２
は、フレームバッファ２１に書き込んだ１フレーム分の
画像データを順次読出し、この画像データを第二のビデ
オディスプレィプロセッサ３に供給する。ここで、描画
を制御する情報は、第一のビデオディスプレィプロセッ
サ２内部のシステムレジスタに設定される。
は、フレームバッファ２１に書き込んだ１フレーム分の
画像データを順次読出し、この画像データを第二のビデ
オディスプレィプロセッサ３に供給する。ここで、描画
を制御する情報は、第一のビデオディスプレィプロセッ
サ２内部のシステムレジスタに設定される。
【００１６】第二のビデオディスプレィプロセッサ３
は、ＶＲＡＭ３０とカラーＲＡＭ３１とともに背景画と
なる。スクロール画面の画像処理を行う第二の画像情報
処理部を構成する。
は、ＶＲＡＭ３０とカラーＲＡＭ３１とともに背景画と
なる。スクロール画面の画像処理を行う第二の画像情報
処理部を構成する。
【００１７】第二のビデオディスプレィプロセッサ３
は、第一のビデオディスプレィプロセッサ２と同様に半
導体チップ上に形成されている。この第二のビデオディ
スプレィプロセッサ３には、画像データを生成するため
のデータが設定される図示しないレジスタが内蔵される
とともに、カラーコードが記録された、所定メモリ容量
のカラーＲＡＭ３１と、ＶＲＡＭ３０が接続されてい
る。
は、第一のビデオディスプレィプロセッサ２と同様に半
導体チップ上に形成されている。この第二のビデオディ
スプレィプロセッサ３には、画像データを生成するため
のデータが設定される図示しないレジスタが内蔵される
とともに、カラーコードが記録された、所定メモリ容量
のカラーＲＡＭ３１と、ＶＲＡＭ３０が接続されてい
る。
【００１８】第二のビデオディスプレィプロセッサ３
は、ＶＲＡＭ３０に格納されたデータを先に説明した図
示しない内蔵されたレジスタの設定に従って読み出し、
スクロール画面の画像データレジスタの設定に従って、
優先度を決め、画像データを生成する。
は、ＶＲＡＭ３０に格納されたデータを先に説明した図
示しない内蔵されたレジスタの設定に従って読み出し、
スクロール画面の画像データレジスタの設定に従って、
優先度を決め、画像データを生成する。
【００１９】生成された画像表示データは、表示カラー
データに変換され、Ｄ／Ａ変換器３２を通して、アナロ
グ信号に変換されて、図示しないディスプレー装置に出
力される。ここで画像表示データは、システムコントロ
ーラ１を通してＶＲＡＭ３０とカラーＲＡＭ３１に設定
される。
データに変換され、Ｄ／Ａ変換器３２を通して、アナロ
グ信号に変換されて、図示しないディスプレー装置に出
力される。ここで画像表示データは、システムコントロ
ーラ１を通してＶＲＡＭ３０とカラーＲＡＭ３１に設定
される。
【００２０】ＶＲＡＭ３０は、同じ容量を有するフレー
ムに２分割されている。各フレームにはそれぞれ、縦横
８×８画素のセルのデータであるパターンデータと、セ
ルをｍ×ｎセル分敷き詰めて１フレーム分の背景画を構
成する時、セルの敷き詰め位置に対応してどのカラーＲ
ＡＭ３１に定義されるどのセルを使用するかを指示する
パターンネームデータ（カラーＲＡＭ３１に格納される
パターンデータの格納位置を示すアドレス）が格納され
る。
ムに２分割されている。各フレームにはそれぞれ、縦横
８×８画素のセルのデータであるパターンデータと、セ
ルをｍ×ｎセル分敷き詰めて１フレーム分の背景画を構
成する時、セルの敷き詰め位置に対応してどのカラーＲ
ＡＭ３１に定義されるどのセルを使用するかを指示する
パターンネームデータ（カラーＲＡＭ３１に格納される
パターンデータの格納位置を示すアドレス）が格納され
る。
【００２１】したがって、第一のビデオディスプレィプ
ロッセサ２からの前景画面データと第二のビデオディス
プレィプロッセサ３からの背景画面データとが合成され
て、前記の画像表示データとなる。
ロッセサ２からの前景画面データと第二のビデオディス
プレィプロッセサ３からの背景画面データとが合成され
て、前記の画像表示データとなる。
【００２２】以上説明した図１０の構成において、ビデ
オゲームの内容を変えるには、専らカートリッジ４に搭
載されるゲームソフトウエアの変更により可能である。
かかる場合、ゲームのスピードは、基本的に図１０のハ
ードウエア構成とゲームソフトウエアの工夫により制御
出来る範囲に制限される。
オゲームの内容を変えるには、専らカートリッジ４に搭
載されるゲームソフトウエアの変更により可能である。
かかる場合、ゲームのスピードは、基本的に図１０のハ
ードウエア構成とゲームソフトウエアの工夫により制御
出来る範囲に制限される。
【００２３】
【発明が解決しようとする課題】したがって、本発明の
第一の目的は、かかる基本ハードウェアの構成に対し、
より高い機能を付加し得る画像拡張機能ボードを提供す
ることにある。
第一の目的は、かかる基本ハードウェアの構成に対し、
より高い機能を付加し得る画像拡張機能ボードを提供す
ることにある。
【００２４】更に、本発明の第二の目的は、かかる画像
拡張機能ボードにおいて、機能追加が順次可能な構成を
提供することにある。
拡張機能ボードにおいて、機能追加が順次可能な構成を
提供することにある。
【００２５】また、本発明の第三の目的は、上記画像拡
張機能ボードにおいて、使用目的において接続及びデー
タの流れを容易に変更することを可能とする構成を提供
することにある。
張機能ボードにおいて、使用目的において接続及びデー
タの流れを容易に変更することを可能とする構成を提供
することにある。
【００２６】さらに、本発明の目的は、上記拡張機能ボ
ードを適用する電子装置を提供することにある。
ードを適用する電子装置を提供することにある。
【００２７】また、本発明の第四の目的は、ゲーム実行
画面等において、ＣＰＵが画面座標の二次元座標から、
ＣＰＵ自身が管理している三次元表現のオブジェクトの
存在を判定するための演算を容易にし、ＣＰＵの負荷軽
減を図る前記画像拡張機能ボードの一適用例としての構
成を提供する。
画面等において、ＣＰＵが画面座標の二次元座標から、
ＣＰＵ自身が管理している三次元表現のオブジェクトの
存在を判定するための演算を容易にし、ＣＰＵの負荷軽
減を図る前記画像拡張機能ボードの一適用例としての構
成を提供する。
【００２８】更にまた本発明の目的は、上記各目的に対
応する画像拡張機能ボードを使用する電子装置を提供す
ることにある。
応する画像拡張機能ボードを使用する電子装置を提供す
ることにある。
【００２９】
【課題を解決するため手段】上記の各目的に対応する本
発明の請求項１に記載の画像拡張機能ボードは、ＣＰＵ
と、画像情報を記憶するメモリと、メモリをアクセスし
て表示すべき画像の画像情報を読出し、ＣＰＵの制御の
下で画像情報に基づき画像データを作成するビデオ信号
処理装置を有する電子装置にコネクタを通して、接続可
能であり、一対のバスと、一対のバスの各々に接続され
る第一、第二のデジタルシグナルプロセッサと、一対の
バス間に接続されるＦＩＦＯメモリと、一対のバスに接
続されるインタフェース回路を有し、インタフェース回
路を通して第一、第二のデジタルシグナルプロセッサを
ＣＰＵ及びビデオ信号処理装置に接続するように構成さ
れる。
発明の請求項１に記載の画像拡張機能ボードは、ＣＰＵ
と、画像情報を記憶するメモリと、メモリをアクセスし
て表示すべき画像の画像情報を読出し、ＣＰＵの制御の
下で画像情報に基づき画像データを作成するビデオ信号
処理装置を有する電子装置にコネクタを通して、接続可
能であり、一対のバスと、一対のバスの各々に接続され
る第一、第二のデジタルシグナルプロセッサと、一対の
バス間に接続されるＦＩＦＯメモリと、一対のバスに接
続されるインタフェース回路を有し、インタフェース回
路を通して第一、第二のデジタルシグナルプロセッサを
ＣＰＵ及びビデオ信号処理装置に接続するように構成さ
れる。
【００３０】本発明の請求項２に記載の画像拡張機能ボ
ードは、請求項１に記載の発明において、前記電子装置
は、前記画像情報を記憶するメモリが接続される第一の
バスと、前記ビデオ信号処理装置が接続される第二のバ
スを有し、前記インタフェース回路は、該第一のバス及
び第二のバスと、前記、第一、第二のデジタルシグナル
プロセッサが接続される前記一対のバスを接続するもの
である。これにより、本発明の画像拡張機能ボードは、
使用目的において接続及びデータの流れを容易に変更す
ることを可能とする。
ードは、請求項１に記載の発明において、前記電子装置
は、前記画像情報を記憶するメモリが接続される第一の
バスと、前記ビデオ信号処理装置が接続される第二のバ
スを有し、前記インタフェース回路は、該第一のバス及
び第二のバスと、前記、第一、第二のデジタルシグナル
プロセッサが接続される前記一対のバスを接続するもの
である。これにより、本発明の画像拡張機能ボードは、
使用目的において接続及びデータの流れを容易に変更す
ることを可能とする。
【００３１】更に請求項３に記載の発明では、請求項２
に記載の発明において、前記画像情報を記憶するメモリ
は、前記電子装置に着脱自在であるカセットに収容され
たＲＯＭであることを特徴とする。
に記載の発明において、前記画像情報を記憶するメモリ
は、前記電子装置に着脱自在であるカセットに収容され
たＲＯＭであることを特徴とする。
【００３２】更にまた、請求項４に記載の発明は、請求
項３において、前記電子装置は、更に前記ＣＰＵが接続
される第三のバスを有し、且つ前記カセットが着脱自在
な第一のコネクタと、前記第一乃至第三のバスに接続さ
れる第二乃至第四のコネクタと、少なくともタイミング
信号線に接続される第五のコネクタを搭載したメインボ
ードを有し、メインボードに搭載される第一乃至第五の
コネクタの内、該第二乃至第五のコネクタに対応する位
置に該第二乃至第五のコネクタと勘合するコネクタが一
の面に搭載されている。
項３において、前記電子装置は、更に前記ＣＰＵが接続
される第三のバスを有し、且つ前記カセットが着脱自在
な第一のコネクタと、前記第一乃至第三のバスに接続さ
れる第二乃至第四のコネクタと、少なくともタイミング
信号線に接続される第五のコネクタを搭載したメインボ
ードを有し、メインボードに搭載される第一乃至第五の
コネクタの内、該第二乃至第五のコネクタに対応する位
置に該第二乃至第五のコネクタと勘合するコネクタが一
の面に搭載されている。
【００３３】これにより、本発明の画像拡張機能ボード
において、機能追加が順次可能である。
において、機能追加が順次可能である。
【００３４】また、請求項５に記載の発明は、請求項４
において、前記一の面と反対側の面に前記第二乃至第五
のコネクタに対応するコネクタが搭載されていることを
特徴とする。
において、前記一の面と反対側の面に前記第二乃至第五
のコネクタに対応するコネクタが搭載されていることを
特徴とする。
【００３５】更に上記画像拡張機能ボードを適用する、
請求項６に記載の本発明に従う電子装置は、ＣＰＵと、
画像情報を記憶するメモリと、メモリをアクセスして表
示すべき画像の画像情報を読出し、ＣＰＵの制御の下で
画像情報に基づき画像データを作成するビデオ信号処理
装置を有する電子装置本体と、電子装置本体にコネクタ
を通して、接続され、一対のバスと、一対のバスの各々
に接続される第一、第二のデジタルシグナルプロセッサ
と、一対のバス間に接続されるＦＩＦＯメモリと、一対
のバスに接続されるインタフェース回路を有し、インタ
フェース回路を通して第一、第二のデジタルシグナルプ
ロセッサをＣＰＵ及びビデオ信号処理装置に接続する画
像拡張機能ボードとを有する。
請求項６に記載の本発明に従う電子装置は、ＣＰＵと、
画像情報を記憶するメモリと、メモリをアクセスして表
示すべき画像の画像情報を読出し、ＣＰＵの制御の下で
画像情報に基づき画像データを作成するビデオ信号処理
装置を有する電子装置本体と、電子装置本体にコネクタ
を通して、接続され、一対のバスと、一対のバスの各々
に接続される第一、第二のデジタルシグナルプロセッサ
と、一対のバス間に接続されるＦＩＦＯメモリと、一対
のバスに接続されるインタフェース回路を有し、インタ
フェース回路を通して第一、第二のデジタルシグナルプ
ロセッサをＣＰＵ及びビデオ信号処理装置に接続する画
像拡張機能ボードとを有する。
【００３６】更に、請求項７に記載の電子装置は、請求
項６に記載の電子装置において、前記画像拡張機能ボー
ドは、前記画像情報を記憶するメモリが接続される第一
のバスと、前記ビデオ信号処理装置が接続される第二の
バスを有し、前記インタフェース回路は、第一のバス及
び第二のバスを前記第一、第二のデジタルシグナルプロ
セッサを適宜に接続するものである。
項６に記載の電子装置において、前記画像拡張機能ボー
ドは、前記画像情報を記憶するメモリが接続される第一
のバスと、前記ビデオ信号処理装置が接続される第二の
バスを有し、前記インタフェース回路は、第一のバス及
び第二のバスを前記第一、第二のデジタルシグナルプロ
セッサを適宜に接続するものである。
【００３７】また請求項８に記載の電子装置は、請求項
６に記載の電子装置において、前記画像情報を記憶する
メモリは、電子装置本体に着脱自在に接続されるカセッ
トに収容されたＲＯＭであり、該ＲＯＭは、更にゲーム
プログラムを記憶し、該ゲームプログラムは、前記ＣＰ
Ｕにより実行されることにより、ビデオゲーム装置とし
て機能する。
６に記載の電子装置において、前記画像情報を記憶する
メモリは、電子装置本体に着脱自在に接続されるカセッ
トに収容されたＲＯＭであり、該ＲＯＭは、更にゲーム
プログラムを記憶し、該ゲームプログラムは、前記ＣＰ
Ｕにより実行されることにより、ビデオゲーム装置とし
て機能する。
【００３８】更に、請求項９に記載の電子装置は、請求
項６に記載の電子装置において、前記画像データは、背
景画像と背景画像上に表示されるオブジェクト像のデー
タを有し、更に前記ビデオ信号処理装置は、オブジェク
ト像に対する拡大、縮小等の変形処理を行う第一の処理
装置と、背景画像のスクロールを制御する第二の処理装
置を有する。
項６に記載の電子装置において、前記画像データは、背
景画像と背景画像上に表示されるオブジェクト像のデー
タを有し、更に前記ビデオ信号処理装置は、オブジェク
ト像に対する拡大、縮小等の変形処理を行う第一の処理
装置と、背景画像のスクロールを制御する第二の処理装
置を有する。
【００３９】請求項１０に記載の電子装置は、請求項９
に記載の電子装置において、前記画像拡張機能ボードの
前記インタフェース回路により、前記ＣＰＵ、第一のデ
ジタルシグナルプロセッサ、ＦＩＦＯメモリ及び、第二
のＤＳＰが直列に接続され、更に、第二のＤＳＰに並列
に前記第一の処理装置及び第二の処理装置が接続され
る。
に記載の電子装置において、前記画像拡張機能ボードの
前記インタフェース回路により、前記ＣＰＵ、第一のデ
ジタルシグナルプロセッサ、ＦＩＦＯメモリ及び、第二
のＤＳＰが直列に接続され、更に、第二のＤＳＰに並列
に前記第一の処理装置及び第二の処理装置が接続され
る。
【００４０】請求項１１に記載の電子装置は、請求項９
に記載の電子装置において、前記画像拡張機能ボードの
前記インタフェース回路により、前記ＣＰＵに並列に前
記第一、第二のデジタルシグナルプロセッサが接続さ
れ、更に第一、第二のデジタルシグナルプロセッサの各
々に前記第一の処理装置及び第二の処理装置が並列に接
続される。
に記載の電子装置において、前記画像拡張機能ボードの
前記インタフェース回路により、前記ＣＰＵに並列に前
記第一、第二のデジタルシグナルプロセッサが接続さ
れ、更に第一、第二のデジタルシグナルプロセッサの各
々に前記第一の処理装置及び第二の処理装置が並列に接
続される。
【００４１】請求項１２に記載の電子装置は、請求項９
に記載の電子装置において、前記画像拡張機能ボードの
前記インタフェース回路により、前記ＣＰＵに並列に前
記第一、第二のデジタルシグナルプロセッサが接続さ
れ、更に第一または、第二のデジタルシグナルプロセッ
サに前記第一の処理装置及び第二の処理装置が並列に接
続される。
に記載の電子装置において、前記画像拡張機能ボードの
前記インタフェース回路により、前記ＣＰＵに並列に前
記第一、第二のデジタルシグナルプロセッサが接続さ
れ、更に第一または、第二のデジタルシグナルプロセッ
サに前記第一の処理装置及び第二の処理装置が並列に接
続される。
【００４２】更に、ゲーム実行画面等において、ＣＰＵ
が画面座標の二次元座標から、ＣＰＵ自身が管理してい
る三次元表現のオブジェクトの存在を判定するための演
算を容易にし、ＣＰＵの負荷軽減を図る前記画像拡張機
能ボードの一適用例としての本発明の請求項１３に記載
の電子装置は、請求項６に記載の電子装置において、前
記第一のデジタルシグナルプロセッサにおいて、前記Ｃ
ＰＵから３次元座標系画像データを入力し、対応する２
次元座標画像データに変換し、更に前記ＣＰＵから特定
アドレスを入力し、変換された２次元座標画像データに
おける特定アドレスに対応するデータ位置を比較検出す
る回路を有する。
が画面座標の二次元座標から、ＣＰＵ自身が管理してい
る三次元表現のオブジェクトの存在を判定するための演
算を容易にし、ＣＰＵの負荷軽減を図る前記画像拡張機
能ボードの一適用例としての本発明の請求項１３に記載
の電子装置は、請求項６に記載の電子装置において、前
記第一のデジタルシグナルプロセッサにおいて、前記Ｃ
ＰＵから３次元座標系画像データを入力し、対応する２
次元座標画像データに変換し、更に前記ＣＰＵから特定
アドレスを入力し、変換された２次元座標画像データに
おける特定アドレスに対応するデータ位置を比較検出す
る回路を有する。
【００４３】また請求項１４に記載の電子装置において
は、請求項９において、更に、前記第一の処理装置と同
一機能を有する第３の処理装置を前記画像拡張機能ボー
ドに設け、前記第一のデジタルシグナルプロセッサにお
いて、前記ＣＰＵから３次元座標系画像データを入力
し、対応する２次元座標画像データに変換し、第３の処
理装置に送るとともに、前記ＣＰＵから特定アドレスを
入力し、変換された２次元座標画像データにおける特定
アドレスに対応するデータ位置を比較検出する回路を有
する。
は、請求項９において、更に、前記第一の処理装置と同
一機能を有する第３の処理装置を前記画像拡張機能ボー
ドに設け、前記第一のデジタルシグナルプロセッサにお
いて、前記ＣＰＵから３次元座標系画像データを入力
し、対応する２次元座標画像データに変換し、第３の処
理装置に送るとともに、前記ＣＰＵから特定アドレスを
入力し、変換された２次元座標画像データにおける特定
アドレスに対応するデータ位置を比較検出する回路を有
する。
【００４４】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。尚、図において同一または類似のも
のには同一の参照番号または参照記号付して説明する。
参照して説明する。尚、図において同一または類似のも
のには同一の参照番号または参照記号付して説明する。
【００４５】図１は、本発明の一実施の形態を示すブロ
ック図である。図１において、シスムコントロールユニ
ット１、及び第一、第二のビデオディスプレープロセッ
サ２、３は、図１０において説明した電子装置の基本構
成に含まれるものである。その他の構成部分は、一実施
の形態として本発明の画像拡張機能ボード上に構成され
る構成部分である。即ち、図１において、破線で囲まれ
た部分６が画像拡張機能ボード部分である。
ック図である。図１において、シスムコントロールユニ
ット１、及び第一、第二のビデオディスプレープロセッ
サ２、３は、図１０において説明した電子装置の基本構
成に含まれるものである。その他の構成部分は、一実施
の形態として本発明の画像拡張機能ボード上に構成され
る構成部分である。即ち、図１において、破線で囲まれ
た部分６が画像拡張機能ボード部分である。
【００４６】図１において、画像拡張機能ボード部分６
は、Ａ−ＢＵＳ４０とＢ−ＢＵＳ４１に接続される第一
のインタフェース回路６０を有する。更に第二のインタ
フェース回路６１を有し、第一のインタフェース回路６
０とは、ＤＳＰ＃０−ＢＵＳ４３、ＤＳＰ＃１−ＢＵＳ
４４により接続されている。
は、Ａ−ＢＵＳ４０とＢ−ＢＵＳ４１に接続される第一
のインタフェース回路６０を有する。更に第二のインタ
フェース回路６１を有し、第一のインタフェース回路６
０とは、ＤＳＰ＃０−ＢＵＳ４３、ＤＳＰ＃１−ＢＵＳ
４４により接続されている。
【００４７】ＤＳＰ＃０−ＢＵＳ４３には、第一のワー
クメモリ７０、第一のＤＳＰ（デジタルシグナルプロセ
ッサ）８０が接続され、ＤＳＰ＃１−ＢＵＳ４４には、
第二のワークメモリ７１、第二のＤＳＰ（デジタルシグ
ナルプロセッサ）８１が接続されている。
クメモリ７０、第一のＤＳＰ（デジタルシグナルプロセ
ッサ）８０が接続され、ＤＳＰ＃１−ＢＵＳ４４には、
第二のワークメモリ７１、第二のＤＳＰ（デジタルシグ
ナルプロセッサ）８１が接続されている。
【００４８】ここで、第一、第二のＤＳＰ８０、８１
は、３２ビットの浮動少数点のプロセッサ機能を有し、
所定ビットのプログラム／データ共用高速ＲＡＭを内蔵
し、自由にプログラム可能である。この内部ＲＡＭに
は、後に説明するように、第一のインタフェース回路６
０の切替え機能によりＡ−ＢＵＳ４０、Ｂ−ＢＵＳ４１
のいずれからもアクセス可能である。
は、３２ビットの浮動少数点のプロセッサ機能を有し、
所定ビットのプログラム／データ共用高速ＲＡＭを内蔵
し、自由にプログラム可能である。この内部ＲＡＭに
は、後に説明するように、第一のインタフェース回路６
０の切替え機能によりＡ−ＢＵＳ４０、Ｂ−ＢＵＳ４１
のいずれからもアクセス可能である。
【００４９】２つのＤＳＰ８０、８１は、独立したバス
上にあるので、一方のＤＳＰがシステムコントロールユ
ニット１からのアクセスで専有される場合であっても、
他方のＤＳＰに対しては、何の障害もなく動作させるこ
とが可能である。
上にあるので、一方のＤＳＰがシステムコントロールユ
ニット１からのアクセスで専有される場合であっても、
他方のＤＳＰに対しては、何の障害もなく動作させるこ
とが可能である。
【００５０】また、上記第一、第二のワークメモリ７
０、７１は、更に、ＤＳＰ＃０−ＢＵＳ４３とＤＳＰ＃
１−ＢＵＳ４４にＦＩＦＯ（First-In-First-Out）メモ
リ７が接続され、ＤＳＰ＃０−ＢＵＳ４３からＤＳＰ＃
１−ＢＵＳ４４にデータの転送が可能にされている。
０、７１は、更に、ＤＳＰ＃０−ＢＵＳ４３とＤＳＰ＃
１−ＢＵＳ４４にＦＩＦＯ（First-In-First-Out）メモ
リ７が接続され、ＤＳＰ＃０−ＢＵＳ４３からＤＳＰ＃
１−ＢＵＳ４４にデータの転送が可能にされている。
【００５１】また、第一のビデオディスプレィプロセッ
サ２と同じオブジェクト（スプライト）描画用プロセッ
サとして拡張用ビデオディスプレィプロセッサ２２を有
し、２つのビデオディスプレィプロセッサ２、２２が並
列動作し、高速化を果たすことが出来る。
サ２と同じオブジェクト（スプライト）描画用プロセッ
サとして拡張用ビデオディスプレィプロセッサ２２を有
し、２つのビデオディスプレィプロセッサ２、２２が並
列動作し、高速化を果たすことが出来る。
【００５２】更に拡張用ビデオディスプレィプロセッサ
２２は、所定容量のローカルＲＡＭとしてのＶＲＡＭ２
０２と、２フレーム分のフレームバッファ２１２を有し
ている。
２２は、所定容量のローカルＲＡＭとしてのＶＲＡＭ２
０２と、２フレーム分のフレームバッファ２１２を有し
ている。
【００５３】テキスチャメモリー８は、クリッピング処
理を補うために拡張用のビデオディスプレィプロセッサ
２２のフレームバッファ２１２へのＤＭＡ（ダイナミッ
クメモリアクセス）をサポートする。更に、テキスチャ
メモリー８は、実施例として４Ｍビットの容量を有し、
ＤＭＡ時のデータ読出元となる。
理を補うために拡張用のビデオディスプレィプロセッサ
２２のフレームバッファ２１２へのＤＭＡ（ダイナミッ
クメモリアクセス）をサポートする。更に、テキスチャ
メモリー８は、実施例として４Ｍビットの容量を有し、
ＤＭＡ時のデータ読出元となる。
【００５４】また、ＤＭＡは、第一のビデオディスプレ
ィプロセッサ２からのレジスタセットにより起動され、
１ラスタ分のセル情報を拡張用ビデオディスプレィプロ
セッサ２２に転送する。テキスチャメモリー８は、さら
にＢ−ＢＵＳ４１からも直接にアクセスが可能とされて
いる。
ィプロセッサ２からのレジスタセットにより起動され、
１ラスタ分のセル情報を拡張用ビデオディスプレィプロ
セッサ２２に転送する。テキスチャメモリー８は、さら
にＢ−ＢＵＳ４１からも直接にアクセスが可能とされて
いる。
【００５５】カラーインタフェース回路９は、拡張用ビ
デオディスプレィプロセッサ２２の画像データを第二の
ビデオディスプレィプロセッサ３の外部画面入力にイン
タフェースする回路である。これにより、電子装置の持
つ全ての解像度をサポートし、第二のビデオディスプレ
ィプロセッサ３とは独立のカラーＲＡＭを使用できるよ
うに構成されている。
デオディスプレィプロセッサ２２の画像データを第二の
ビデオディスプレィプロセッサ３の外部画面入力にイン
タフェースする回路である。これにより、電子装置の持
つ全ての解像度をサポートし、第二のビデオディスプレ
ィプロセッサ３とは独立のカラーＲＡＭを使用できるよ
うに構成されている。
【００５６】以上のように構成された画像拡張機能ボー
ドは、電子装置本体に図２に示されるように結合され
る。即ち、図２において、１００は電子装置本体を構成
するメインボードであり、ＪＡＭＭＡコネクタにより、
電子装置本体に電気的に接続される。
ドは、電子装置本体に図２に示されるように結合され
る。即ち、図２において、１００は電子装置本体を構成
するメインボードであり、ＪＡＭＭＡコネクタにより、
電子装置本体に電気的に接続される。
【００５７】メインボード１００は、基板に５つのコネ
クタ１０１〜１０５を有し、そのうち一番目のコネクタ
１０１はカートリッジ４を接続するためのコネクタであ
り、第二のコネクタ１０２はＡ−ＢＵＳ４０に、第三の
コネクタ１０３はクロック及びサウンド回路リセット等
の信号線に、第四のコネクタ１０４はＣＰＵ１１に繋が
るＣ−ＢＵＳ４２に、そして第五のコネクタ１０５はＢ
−ＢＵＳ４１に接続されている。
クタ１０１〜１０５を有し、そのうち一番目のコネクタ
１０１はカートリッジ４を接続するためのコネクタであ
り、第二のコネクタ１０２はＡ−ＢＵＳ４０に、第三の
コネクタ１０３はクロック及びサウンド回路リセット等
の信号線に、第四のコネクタ１０４はＣＰＵ１１に繋が
るＣ−ＢＵＳ４２に、そして第五のコネクタ１０５はＢ
−ＢＵＳ４１に接続されている。
【００５８】更に、図２において１１０は、本発明の対
象とする画像拡張機能ボードであり、４つのコネクタ１
１２〜１１５を有する。４つのコネクタ１１２〜１１５
は、メインボード上の対応するコネクタ１０２〜１０５
に結合される。したがって、画像拡張機能ボード１１０
には、図１に示されるように、メインボード１００上の
Ａ−ＢＵＳ４０、Ｂ−ＢＵＳ４１と接続される。画像拡
張機能ボード１１０上にコネクタ１１４が搭載される
が、Ｃ−ＢＵＳ４０とは接続されていない。
象とする画像拡張機能ボードであり、４つのコネクタ１
１２〜１１５を有する。４つのコネクタ１１２〜１１５
は、メインボード上の対応するコネクタ１０２〜１０５
に結合される。したがって、画像拡張機能ボード１１０
には、図１に示されるように、メインボード１００上の
Ａ−ＢＵＳ４０、Ｂ−ＢＵＳ４１と接続される。画像拡
張機能ボード１１０上にコネクタ１１４が搭載される
が、Ｃ−ＢＵＳ４０とは接続されていない。
【００５９】同様にして、通信ボード１２０を拡張して
搭載する場合は、通信ボード１２０上のコネクタ１２２
〜１２５が画像拡張機能ボード１１０上のコネクタ１１
２〜１１５に接続される。
搭載する場合は、通信ボード１２０上のコネクタ１２２
〜１２５が画像拡張機能ボード１１０上のコネクタ１１
２〜１１５に接続される。
【００６０】ＣＤＲＯＭコントロールボード１３０、サ
ブボード１４０も同様にコネクタを通して、メインボー
ド１００上の必要なバスと接続される。
ブボード１４０も同様にコネクタを通して、メインボー
ド１００上の必要なバスと接続される。
【００６１】図３は、更に画像拡張機能ボード１１０の
コア部分の詳細構成を示すものであり、特に本発明にし
たがう画像拡張機能ボード１１０は、第一、第二のＤＳ
Ｐ８０、８１の接続を処理に応じて組み換え可能であ
る。かかる組み換えを可能とするために第一、第二のイ
ンタフェース回路６０、６１は以下に説明する３つのイ
ンタフェース機能を有している。
コア部分の詳細構成を示すものであり、特に本発明にし
たがう画像拡張機能ボード１１０は、第一、第二のＤＳ
Ｐ８０、８１の接続を処理に応じて組み換え可能であ
る。かかる組み換えを可能とするために第一、第二のイ
ンタフェース回路６０、６１は以下に説明する３つのイ
ンタフェース機能を有している。
【００６２】更に、図３において、システムコントロー
ルユニット１に接続するＡ−ＢＵＳ４０は、アドレスバ
ス４０１とデータバス４０２からなる。一方、Ｂ−ＢＵ
Ｓ４１は、アドレスとデータが多重化されたマルチプレ
ックスバスである。
ルユニット１に接続するＡ−ＢＵＳ４０は、アドレスバ
ス４０１とデータバス４０２からなる。一方、Ｂ−ＢＵ
Ｓ４１は、アドレスとデータが多重化されたマルチプレ
ックスバスである。
【００６３】また、第一のＤＳＰ８０に接続されるＤＳ
Ｐ−ＢＵＳ４３は、アドレスバス４３１とデータバス４
３２を有する。同様に、第二のＤＳＰ８１に接続される
ＤＳＰ−ＢＵＳ４４は、アドレスバス４４１とデータバ
ス４４２を有する。
Ｐ−ＢＵＳ４３は、アドレスバス４３１とデータバス４
３２を有する。同様に、第二のＤＳＰ８１に接続される
ＤＳＰ−ＢＵＳ４４は、アドレスバス４４１とデータバ
ス４４２を有する。
【００６４】上記３つのインタフェース機能のうち第一
のインタフェースは、Ａ−ＢＵＳ４０の第一、第二のＤ
ＳＰ８０、８１に対するアクセス用に用意された回路で
あり、図１のインタフェース回路６０に含まれる。
のインタフェースは、Ａ−ＢＵＳ４０の第一、第二のＤ
ＳＰ８０、８１に対するアクセス用に用意された回路で
あり、図１のインタフェース回路６０に含まれる。
【００６５】更に、アドレス部分とデータ部分を制御す
る回路により構成される。即ち、アドレス部分制御回路
は、アドレスインタフェース回路６０１、６０４が対応
する。
る回路により構成される。即ち、アドレス部分制御回路
は、アドレスインタフェース回路６０１、６０４が対応
する。
【００６６】アドレスインタフェース回路６０１、６０
４は、Ａ−ＢＵＳ４０のアドレスバス４０１からのアド
レスをラッチしてＤＳＰ─ＢＵＳ４３、４４のアドレス
バス４３１、４４１に出力するとともに、ＤＭＡをサポ
ートするためにアドレスをラッチしてアドレス増進する
機能を有する。
４は、Ａ−ＢＵＳ４０のアドレスバス４０１からのアド
レスをラッチしてＤＳＰ─ＢＵＳ４３、４４のアドレス
バス４３１、４４１に出力するとともに、ＤＭＡをサポ
ートするためにアドレスをラッチしてアドレス増進する
機能を有する。
【００６７】データ部分を制御する回路は、データイン
タフェース回路６０２、６０３、６０５及び６０６が対
応し、Ａ−ＢＵＳ４０からの書き込みアクセス、読出ア
クセス及びＤＭＡ転送中のデータをＤＳＰ─ＢＵＳ４
３、４４に転送する機能を有する。
タフェース回路６０２、６０３、６０５及び６０６が対
応し、Ａ−ＢＵＳ４０からの書き込みアクセス、読出ア
クセス及びＤＭＡ転送中のデータをＤＳＰ─ＢＵＳ４
３、４４に転送する機能を有する。
【００６８】書き込みアクセス機能により１６ビットの
データを２回ラッチするように、データインターフェー
ス回路６０２と６０３、６０５と６０６でそれぞれ１６
ビットずつラッチし、３２ビットのデータにバスサイジ
ングした後にＤＳＰ８０、８１に転送するように構成さ
れる。
データを２回ラッチするように、データインターフェー
ス回路６０２と６０３、６０５と６０６でそれぞれ１６
ビットずつラッチし、３２ビットのデータにバスサイジ
ングした後にＤＳＰ８０、８１に転送するように構成さ
れる。
【００６９】また読出アクセス機能は、３２ビットのデ
ータバス４３、４４をラッチし、Ａ−ＢＵＳ４０のデー
タバス４０２にそれぞれインタフェース回路６０２と６
０３、６０５と６０６から１６ビットのデータを２回に
分けて転送する。
ータバス４３、４４をラッチし、Ａ−ＢＵＳ４０のデー
タバス４０２にそれぞれインタフェース回路６０２と６
０３、６０５と６０６から１６ビットのデータを２回に
分けて転送する。
【００７０】ＤＭＡ転送機能は、ＤＭＡ転送アクセス回
路として、インタフェース回路６０２、６０３、６０
５、６０６が対応し、Ａ−ＢＵＳ４０の状態を判別し、
Ａ−ＢＵＳ４０上の１６ビットの読出データを二回ラッ
チし、３２ビットデータにバスサイジングしてＤＳＰバ
ス４３２、４４２に書き込み転送する。
路として、インタフェース回路６０２、６０３、６０
５、６０６が対応し、Ａ−ＢＵＳ４０の状態を判別し、
Ａ−ＢＵＳ４０上の１６ビットの読出データを二回ラッ
チし、３２ビットデータにバスサイジングしてＤＳＰバ
ス４３２、４４２に書き込み転送する。
【００７１】第二のインタフェースは、Ｂ−ＢＵＳ４１
の第一、第二のＤＳＰ８０、８１に対するアクセス用に
用意された回路であり、図１のインタフェース回路６０
に含まれる。
の第一、第二のＤＳＰ８０、８１に対するアクセス用に
用意された回路であり、図１のインタフェース回路６０
に含まれる。
【００７２】アドレスとデータが多重化されたＢ−ＢＵ
Ｓ４１上のアドレスとデータを分割する回路、分割した
アドレスを制御する回路、データを制御する回路と転送
先を制御する回路の４つの機能回路からなる。これら４
つの機能回路は、図３において、回路６０７、６０９に
含まれる。
Ｓ４１上のアドレスとデータを分割する回路、分割した
アドレスを制御する回路、データを制御する回路と転送
先を制御する回路の４つの機能回路からなる。これら４
つの機能回路は、図３において、回路６０７、６０９に
含まれる。
【００７３】アドレス／データ分割回路は、Ｂ−ＢＵＳ
４１上の多重化されたアドレスとデータをそれぞれ分割
し、ラッチする回路である。
４１上の多重化されたアドレスとデータをそれぞれ分割
し、ラッチする回路である。
【００７４】アドレス制御回路は、分割されたアドレス
に対し、一括してアクセス出来るようにアドレス歩進を
行う回路である。更にデータ制御回路は書き込みアクセ
ス用と読出アクセス用回路を有する。書き込みアクセス
用回路は、三段の１６ビットラッチを含み、Ｂ−ＢＵＳ
４１からのバースト転送時のデータを効率よくラッチす
る。ついでＤＳＰ８０、８１のデータバス４３２、４４
２に転送する。
に対し、一括してアクセス出来るようにアドレス歩進を
行う回路である。更にデータ制御回路は書き込みアクセ
ス用と読出アクセス用回路を有する。書き込みアクセス
用回路は、三段の１６ビットラッチを含み、Ｂ−ＢＵＳ
４１からのバースト転送時のデータを効率よくラッチす
る。ついでＤＳＰ８０、８１のデータバス４３２、４４
２に転送する。
【００７５】読出アクセス回路は、二段の３２ビットラ
ッチを含んでおり、ＤＳＰ８０、８１からのデータを効
率よくラッチする。ついで、Ｂ−ＢＵＳ４１の１６ビッ
トデータにバスサイジングして転送する。
ッチを含んでおり、ＤＳＰ８０、８１からのデータを効
率よくラッチする。ついで、Ｂ−ＢＵＳ４１の１６ビッ
トデータにバスサイジングして転送する。
【００７６】Ｂ−ＢＵＳ４１から拡張ボードへのアクセ
ス可能なバスは、第一、第二のＤＳＰバス４３、４４及
び第一、第二のＶＤＰバス４５、４６がある。このため
に転送先制御回路として、Ｂ−ＢＵＳアクセスの転送先
を決定するための内部レジスタ（バンク切替えレジス
タ）を有している。転送制御は目的とする転送先にアク
セスできるようにバンク切替えレジスタの内容に基づき
バッファ６０８、６０９の切替えを行う。
ス可能なバスは、第一、第二のＤＳＰバス４３、４４及
び第一、第二のＶＤＰバス４５、４６がある。このため
に転送先制御回路として、Ｂ−ＢＵＳアクセスの転送先
を決定するための内部レジスタ（バンク切替えレジス
タ）を有している。転送制御は目的とする転送先にアク
セスできるようにバンク切替えレジスタの内容に基づき
バッファ６０８、６０９の切替えを行う。
【００７７】バンク切替えレジスタは、Ａ−ＢＵＳ４０
よりのアクセスにより随時変更可能であり、未だＢ−Ｂ
ＵＳ４１のアクセスが終了していない時に、バンク切替
えを行った場合、Ｂ−ＢＵＳ４１のアクセスの終了を待
ってアクセスを更新する。
よりのアクセスにより随時変更可能であり、未だＢ−Ｂ
ＵＳ４１のアクセスが終了していない時に、バンク切替
えを行った場合、Ｂ−ＢＵＳ４１のアクセスの終了を待
ってアクセスを更新する。
【００７８】次に、第三番目のインタフェース回路とし
て、ＤＳＰバス４３、４４からＶＤＰバス４５、４６へ
のアクセス用に用意されたものがある。書き込みアクセ
ス用と読出アクセス用の２つの回路で構成されている。
て、ＤＳＰバス４３、４４からＶＤＰバス４５、４６へ
のアクセス用に用意されたものがある。書き込みアクセ
ス用と読出アクセス用の２つの回路で構成されている。
【００７９】これらの回路は、図１において第二のイン
タフェース回路６１として示される回路に含まれ、図３
において、インタフェース回路６１１、６１３、バッフ
ァ回路６１２、６１４、６１５が対応する。
タフェース回路６１として示される回路に含まれ、図３
において、インタフェース回路６１１、６１３、バッフ
ァ回路６１２、６１４、６１５が対応する。
【００８０】書き込みアクセス用として、インターフェ
ース回路６１１は、ＤＳＰアドレスバス４３１からのア
ドレスをラッチする回路とＤＳＰアドレスバス４３２か
らのデータをラッチする二段の３２ビットラッチ回路を
含んでいる。
ース回路６１１は、ＤＳＰアドレスバス４３１からのア
ドレスをラッチする回路とＤＳＰアドレスバス４３２か
らのデータをラッチする二段の３２ビットラッチ回路を
含んでいる。
【００８１】同様に、インタフェース回路６１１は、Ｄ
ＳＰアドレスバス４４１からのアドレスをラッチする回
路とＤＳＰアドレスバス４４２からのデータをラッチす
る二段の３２ビットラッチ回路を含んでいる。ラッチさ
れたアドレスとデータは、多重化されてバッファ回路６
１２、６１４及び６１５を通して第一、第二のＶＤＰバ
ス４５、４６に転送される。
ＳＰアドレスバス４４１からのアドレスをラッチする回
路とＤＳＰアドレスバス４４２からのデータをラッチす
る二段の３２ビットラッチ回路を含んでいる。ラッチさ
れたアドレスとデータは、多重化されてバッファ回路６
１２、６１４及び６１５を通して第一、第二のＶＤＰバ
ス４５、４６に転送される。
【００８２】更に、読出しアクセス用として、インタフ
ェース回路６１１は、ＶＤＰバス４５からのアドレスを
ラッチする回路と読出しデータをラッチする三段の１６
ビットラッチ回路を有し、これらを３２ビットにバスサ
イジングしてＤＳＰバス４４に転送する。
ェース回路６１１は、ＶＤＰバス４５からのアドレスを
ラッチする回路と読出しデータをラッチする三段の１６
ビットラッチ回路を有し、これらを３２ビットにバスサ
イジングしてＤＳＰバス４４に転送する。
【００８３】同様に、インターフェース回路６１３は、
ＶＤＰバス４５及び４６からのアドレスをラッチする回
路と読出しデータをラッチする三段の１６ビットラッチ
回路を有し、これらを３２ビットにバスサイジングして
ＤＳＰバス４４に転送する。
ＶＤＰバス４５及び４６からのアドレスをラッチする回
路と読出しデータをラッチする三段の１６ビットラッチ
回路を有し、これらを３２ビットにバスサイジングして
ＤＳＰバス４４に転送する。
【００８４】このように、図３のインタフェース回路の
構成により、図４に示すように第一、第二のＤＳＰ８
０、８１に対して複数のアクセスフローを構成すること
が出来る。したがって、処理方法に対応したアクセスフ
ローを選択使用することが可能であり、電子装置の使用
形態に融通性をもつことが出来る。
構成により、図４に示すように第一、第二のＤＳＰ８
０、８１に対して複数のアクセスフローを構成すること
が出来る。したがって、処理方法に対応したアクセスフ
ローを選択使用することが可能であり、電子装置の使用
形態に融通性をもつことが出来る。
【００８５】即ち、第一、第二のＤＳＰ８０、８１に対
するアクセスの方法としてＡ−ＢＵＳ４０を使う方法、
Ｂ−ＢＵＳ４１を使う方法がある。
するアクセスの方法としてＡ−ＢＵＳ４０を使う方法、
Ｂ−ＢＵＳ４１を使う方法がある。
【００８６】更に、Ａ−ＢＵＳ４０を使うアクセスＣＰ
Ｕ１１から直接にクセスする方法と、Ａ−ＢＵＳ４０上
のデバイス（カートリッジ、ＣＤＲＯＭ等）からＣ−Ｂ
ＵＳあるいはＢ−ＢＵＳへのＤＭＡ転送を利用して間接
にＤＳＰバス４４に転送する方法がある。
Ｕ１１から直接にクセスする方法と、Ａ−ＢＵＳ４０上
のデバイス（カートリッジ、ＣＤＲＯＭ等）からＣ−Ｂ
ＵＳあるいはＢ−ＢＵＳへのＤＭＡ転送を利用して間接
にＤＳＰバス４４に転送する方法がある。
【００８７】図４において、破線内が本発明による画像
拡張機能ボードに含まれる部分である。Ａは、ＣＰＵ１
１からＳＣＵ１を通してＡ−ＢＵＳ４０にアクセスする
ルートである。同様に、ＢはＣＰＵ１１からＳＣＵ１を
通してＢ−ＢＵＳ４１にアクセスするルートである。更
に、ＤはＡ−ＢＵＳ４０からＡ−ＢＵＳインタフェース
（Ｉ／Ｆ）６００を通して第一のＤＳＰ８０をアクセス
するルート、ＣはＡ−ＢＵＳ４０からＡ−ＢＵＳインタ
フェース（Ｉ／Ｆ）６００を通して第二のＤＳＰ８１を
アクセスするルートである。
拡張機能ボードに含まれる部分である。Ａは、ＣＰＵ１
１からＳＣＵ１を通してＡ−ＢＵＳ４０にアクセスする
ルートである。同様に、ＢはＣＰＵ１１からＳＣＵ１を
通してＢ−ＢＵＳ４１にアクセスするルートである。更
に、ＤはＡ−ＢＵＳ４０からＡ−ＢＵＳインタフェース
（Ｉ／Ｆ）６００を通して第一のＤＳＰ８０をアクセス
するルート、ＣはＡ−ＢＵＳ４０からＡ−ＢＵＳインタ
フェース（Ｉ／Ｆ）６００を通して第二のＤＳＰ８１を
アクセスするルートである。
【００８８】また、ＥはＢ−ＢＵＳ４１からＢ−ＢＵＳ
インタフェース（Ｉ／Ｆ）７００を通して第二のＤＳＰ
８１をアクセスするルートである。更にＦは、Ｂ−ＢＵ
Ｓ４１からＢ−ＢＵＳインタフェース（Ｉ／Ｆ）７００
を通して第一のＤＳＰ８０をアクセスするルートであ
る。更にＧは、Ａ−ＢＵＳ４０からＳＣＵ１を通してＣ
ＰＵ１１にアクセスするルートである。
インタフェース（Ｉ／Ｆ）７００を通して第二のＤＳＰ
８１をアクセスするルートである。更にＦは、Ｂ−ＢＵ
Ｓ４１からＢ−ＢＵＳインタフェース（Ｉ／Ｆ）７００
を通して第一のＤＳＰ８０をアクセスするルートであ
る。更にＧは、Ａ−ＢＵＳ４０からＳＣＵ１を通してＣ
ＰＵ１１にアクセスするルートである。
【００８９】したがって、ＣＰＵ１１から第一のＤＳＰ
８０をアクセスする時は、Ａ→Ｄのルートであり、ＣＰ
Ｕ１１から第二のＤＳＰ８１をアクセスする時は、Ａ→
Ｃとなる。また、ＣＰＵ１１から第一のＤＳＰ８０をア
クセスする時は、Ｂ→Ｆのルート、ＣＰＵ１１から第二
のＤＳＰ８１をアクセスする時は、Ｂ→Ｅのルートをと
ることも可能である。
８０をアクセスする時は、Ａ→Ｄのルートであり、ＣＰ
Ｕ１１から第二のＤＳＰ８１をアクセスする時は、Ａ→
Ｃとなる。また、ＣＰＵ１１から第一のＤＳＰ８０をア
クセスする時は、Ｂ→Ｆのルート、ＣＰＵ１１から第二
のＤＳＰ８１をアクセスする時は、Ｂ→Ｅのルートをと
ることも可能である。
【００９０】更に、Ａ−ＢＵＳ４０上のデバイス（カー
トリッジ、ＣＤＲＯＭ等）４からＣ−ＢＵＳ４２あるい
はＢ−ＢＵＳ４２へのＤＭＡ転送を利用してアクセスを
間接的にＤＳＰバスに転送する場合は、Ｇ→ＤまたはＧ
→Ｃのルートとなる。
トリッジ、ＣＤＲＯＭ等）４からＣ−ＢＵＳ４２あるい
はＢ−ＢＵＳ４２へのＤＭＡ転送を利用してアクセスを
間接的にＤＳＰバスに転送する場合は、Ｇ→ＤまたはＧ
→Ｃのルートとなる。
【００９１】尚、図４におけるＡ−ＢＵＳインタフェー
ス（Ｉ／Ｆ）６００及びＢ−ＢＵＳインタフェース（Ｉ
／Ｆ）７００は、図３において説明したように、図１に
おけるインタフェース回路６０の機能を分解して示すも
のであり、更に、図３のインターフェース回路６０１〜
６０６に対応するものである。
ス（Ｉ／Ｆ）６００及びＢ−ＢＵＳインタフェース（Ｉ
／Ｆ）７００は、図３において説明したように、図１に
おけるインタフェース回路６０の機能を分解して示すも
のであり、更に、図３のインターフェース回路６０１〜
６０６に対応するものである。
【００９２】上記の図３及び図４で説明したように、イ
ンターフェース回路の構成に基づき、本発明の画像拡張
機能ボードにおいては、使用目的に合わせてＤＳＰ８
０、８１への種々の接続方法に変更することが可能であ
る。その接続形態の実施例を図５Ａ〜図５Ｃに示す。
ンターフェース回路の構成に基づき、本発明の画像拡張
機能ボードにおいては、使用目的に合わせてＤＳＰ８
０、８１への種々の接続方法に変更することが可能であ
る。その接続形態の実施例を図５Ａ〜図５Ｃに示す。
【００９３】図５Ａは、シリアル・ジオメトリ接続であ
り、ＤＳＰ８０、８１を直列に接続することで、処理を
２つのＤＳＰ８０、８１に分割して作業出来る。したが
って、ＤＳＰ８０とＤＳＰ８１の間にＦＩＦＯ７が存在
し、データ転送のオーバヘッドが発生する欠点はある
が、演算処理の負荷が大きいもの（クリッピングやパー
スペクティブを描写等）を実行するのに適した方法であ
る。
り、ＤＳＰ８０、８１を直列に接続することで、処理を
２つのＤＳＰ８０、８１に分割して作業出来る。したが
って、ＤＳＰ８０とＤＳＰ８１の間にＦＩＦＯ７が存在
し、データ転送のオーバヘッドが発生する欠点はある
が、演算処理の負荷が大きいもの（クリッピングやパー
スペクティブを描写等）を実行するのに適した方法であ
る。
【００９４】図５Ｂは、パラレル・ジオメトリ接続であ
り、ＤＳＰ８０、８１を並列に接続し、それぞれを単独
で動作させることが可能である。ＤＳＰ８０とＤＳＰ８
１に全く同じ処理をさせることや、全く異なる処理をさ
せることが選択できる。また２つのＤＳＰ８０、８１が
２つのＶＤＰ２、３に対してアクセスできるために、Ｖ
ＤＰ２、３への転送量が必要な時に有効な接続方法であ
る。即ち、ＤＳＰ８０は、ＶＤＰ２または３に対してア
クセス可能であり、ＤＳＰ８１も同様に、ＶＤＰ２また
は３に対してアクセス可能である。
り、ＤＳＰ８０、８１を並列に接続し、それぞれを単独
で動作させることが可能である。ＤＳＰ８０とＤＳＰ８
１に全く同じ処理をさせることや、全く異なる処理をさ
せることが選択できる。また２つのＤＳＰ８０、８１が
２つのＶＤＰ２、３に対してアクセスできるために、Ｖ
ＤＰ２、３への転送量が必要な時に有効な接続方法であ
る。即ち、ＤＳＰ８０は、ＶＤＰ２または３に対してア
クセス可能であり、ＤＳＰ８１も同様に、ＶＤＰ２また
は３に対してアクセス可能である。
【００９５】図５Ｃは、コプロセッサ＋ジオメトリ接続
である。上記図５Ｂのパラレル・ジオメトリ接続から派
生したものであり、ＤＳＰ８０をＣＰＵ１１のコプロセ
ッサとして使用する。ジオメトリとして使用していたＤ
ＳＰが１つになるため演算能力が落ちるが、ＤＳＰ８０
をＣＰＵ１１のコプロセッサとして使用出来るのでＣＰ
Ｕ１１の処理を演算させたい時に有効な接続方法であ
る。
である。上記図５Ｂのパラレル・ジオメトリ接続から派
生したものであり、ＤＳＰ８０をＣＰＵ１１のコプロセ
ッサとして使用する。ジオメトリとして使用していたＤ
ＳＰが１つになるため演算能力が落ちるが、ＤＳＰ８０
をＣＰＵ１１のコプロセッサとして使用出来るのでＣＰ
Ｕ１１の処理を演算させたい時に有効な接続方法であ
る。
【００９６】次に、本発明の画像機能拡張ボードを使用
した一応用例について説明する。即ち、画像機能拡張ボ
ードを使用して、ＣＰＵ１１が画面座標等の２次元座標
からＣＰＵ自身が管理している３次元表現のオブジェク
トの存在位置を判定する際の、ＣＰＵ１１の座標変換の
ための演算負荷を軽減するようにしたものである。
した一応用例について説明する。即ち、画像機能拡張ボ
ードを使用して、ＣＰＵ１１が画面座標等の２次元座標
からＣＰＵ自身が管理している３次元表現のオブジェク
トの存在位置を判定する際の、ＣＰＵ１１の座標変換の
ための演算負荷を軽減するようにしたものである。
【００９７】ＣＰＵ１１が画面座標等の２次元座標から
ＣＰＵ自身が管理している３次元座標表現のオブジェク
トの存在位置を判定することは、例えば、図６に示され
るようなシューティングゲーム等における衝突判定の際
に必要となる。
ＣＰＵ自身が管理している３次元座標表現のオブジェク
トの存在位置を判定することは、例えば、図６に示され
るようなシューティングゲーム等における衝突判定の際
に必要となる。
【００９８】即ち、ディスプレイ装置等に実際に出力さ
れる画像は、（ｘ，ｙ）の２次元座標系で処理される。
マウス、ガン等のマンマシーン・インタフェースによる
位置指定も同様である。
れる画像は、（ｘ，ｙ）の２次元座標系で処理される。
マウス、ガン等のマンマシーン・インタフェースによる
位置指定も同様である。
【００９９】一方、ＣＰＵ１１では３次元座標系で管理
され、プログラマ等からは理解しやすい。３次元座標系
には、変換出力に近い方から視点座標系、ワールド座標
系、ローカル（物体）座標系などがあるがＣＰＵ１１で
は、ワールド座標系までを処理する。そして、専用ハー
ドウエアによりワールド座標系から、視点座標系、画面
（２次元）座標系への変換を行う。
され、プログラマ等からは理解しやすい。３次元座標系
には、変換出力に近い方から視点座標系、ワールド座標
系、ローカル（物体）座標系などがあるがＣＰＵ１１で
は、ワールド座標系までを処理する。そして、専用ハー
ドウエアによりワールド座標系から、視点座標系、画面
（２次元）座標系への変換を行う。
【０１００】この様に、ＣＰＵ１１は、遊戯者から入力
パッド１０により入力された位置指定と対応するデータ
系（２次元座標）を直接に扱っていないことが多い。し
たがって、衝突判定をＣＰＵが無駄なく行うには、通常
透視変換により求められる２次元座標での頂点データを
基にすることが必要である。
パッド１０により入力された位置指定と対応するデータ
系（２次元座標）を直接に扱っていないことが多い。し
たがって、衝突判定をＣＰＵが無駄なく行うには、通常
透視変換により求められる２次元座標での頂点データを
基にすることが必要である。
【０１０１】即ち、図６Ａに２次元画面を示し、オブジ
ェクトとしてａ，ｂが表示されている。この時、図に示
す矢印のポインチングデバイスの示す位置をシューティ
ングゲーム等における２次元画面における衝突位置と考
える。
ェクトとしてａ，ｂが表示されている。この時、図に示
す矢印のポインチングデバイスの示す位置をシューティ
ングゲーム等における２次元画面における衝突位置と考
える。
【０１０２】この場合、図６Ａの２次元座標上では、オ
ブジェクトｂに衝突点があるように見える。しかし、上
記の様にＣＰＵ自身が管理している図６Ｂに示す３次元
座標においてもオブジェクトｂとポインチングデバイス
と一致するか否かは、２次元座標を３次元座標に変換し
なければ判断できない。
ブジェクトｂに衝突点があるように見える。しかし、上
記の様にＣＰＵ自身が管理している図６Ｂに示す３次元
座標においてもオブジェクトｂとポインチングデバイス
と一致するか否かは、２次元座標を３次元座標に変換し
なければ判断できない。
【０１０３】このための座標変換に必要な一連の演算及
び描画の過程を、図７により説明する。図７において、
ＣＰＵ１１からモデル、マトリクス、属性、コマンドな
どのデータを本発明の画像拡張機能ボードのＤＳＰ８
０、ＤＳＰ８１に送る（ステップＳ１）。ここでモデル
とは、３次元座標系表示によるポリゴンの頂点データの
集合である。マトリクスは、モデルの３次元座標系での
移動、回転変形などを与えるものである。
び描画の過程を、図７により説明する。図７において、
ＣＰＵ１１からモデル、マトリクス、属性、コマンドな
どのデータを本発明の画像拡張機能ボードのＤＳＰ８
０、ＤＳＰ８１に送る（ステップＳ１）。ここでモデル
とは、３次元座標系表示によるポリゴンの頂点データの
集合である。マトリクスは、モデルの３次元座標系での
移動、回転変形などを与えるものである。
【０１０４】また、属性は、必要なパラメータ類、例え
ば色、光源情報などである。コマンドは、画像拡張機能
ボードへ処理を指示するものであり、データの識別等に
使用される。
ば色、光源情報などである。コマンドは、画像拡張機能
ボードへ処理を指示するものであり、データの識別等に
使用される。
【０１０５】ＤＳＰ８０において、アフィン変換を行
う。即ち、視点を頂点とする３次元座標系（ｘ，ｙ，
ｚ）に変換された頂点データが求められる (ステップＳ
２）。具体的には、モデルの各頂点に、シーンを作るた
めのマトリクス（各モデルを、視点を原点とした座標系
に変換するためのもの）を乗じる処理を行う。この処理
は、３次元ベクトルト３×４行列、あるいは４次元ベク
トルと４×４行列を乗算して行われる。
う。即ち、視点を頂点とする３次元座標系（ｘ，ｙ，
ｚ）に変換された頂点データが求められる (ステップＳ
２）。具体的には、モデルの各頂点に、シーンを作るた
めのマトリクス（各モデルを、視点を原点とした座標系
に変換するためのもの）を乗じる処理を行う。この処理
は、３次元ベクトルト３×４行列、あるいは４次元ベク
トルと４×４行列を乗算して行われる。
【０１０６】次いで、ＤＳＰ８１においてスクリーン上
の２次元座標系（ｘ，ｙ）に変換された頂点データを求
める。このための変換処理は透視変換と呼ばれ、アフィ
ン変換された頂点データをスクリーン上での座標に変換
するために、頂点データのｘ，ｙ要素をｚ要素で正規化
する処理である。同時にクリッピング〔（スクリーン
（視体積）より外れた頂点をスクリーン枠で切りとる処
理をいう〕も行われる。
の２次元座標系（ｘ，ｙ）に変換された頂点データを求
める。このための変換処理は透視変換と呼ばれ、アフィ
ン変換された頂点データをスクリーン上での座標に変換
するために、頂点データのｘ，ｙ要素をｚ要素で正規化
する処理である。同時にクリッピング〔（スクリーン
（視体積）より外れた頂点をスクリーン枠で切りとる処
理をいう〕も行われる。
【０１０７】更に、次に透視変換により求められたスク
リーン座標即ち、２次元座標系での頂点データを元にス
クリーン (画像メモリ）に対し、カラーまたはパレット
データを書き込むレンダリング行う。このレンダリング
は、画像拡張機能ボードのテキスチャメモリ８からＤＭ
Ａ及びＤＳＰ８１から第一のＶＤＰ２のＩ／Ｆへのルー
ドを使って行われる。
リーン座標即ち、２次元座標系での頂点データを元にス
クリーン (画像メモリ）に対し、カラーまたはパレット
データを書き込むレンダリング行う。このレンダリング
は、画像拡張機能ボードのテキスチャメモリ８からＤＭ
Ａ及びＤＳＰ８１から第一のＶＤＰ２のＩ／Ｆへのルー
ドを使って行われる。
【０１０８】図８は、上記のオブジェクト検出を行う画
像拡張機能ボードの一適用例ブロック図である。説明の
簡略のために関係する図１のＤＳＰ８１、テキスチャメ
モリ８の部分を中心として説明している。
像拡張機能ボードの一適用例ブロック図である。説明の
簡略のために関係する図１のＤＳＰ８１、テキスチャメ
モリ８の部分を中心として説明している。
【０１０９】図８において、ＤＳＰ８１は、ＤＳＰコア
８１０とコマンドＲＡＭ８１１を有する。テキスチャメ
モリ８は、比較器８１３、レジスタ８１２、８１３を有
する。
８１０とコマンドＲＡＭ８１１を有する。テキスチャメ
モリ８は、比較器８１３、レジスタ８１２、８１３を有
する。
【０１１０】８１０はＤＳＰ８１のコアであり透視変換
演算即ち、３次元座標系データを２次元の座標系におけ
る実アドレスへの変換を行う。ＣＰＵ１１から検出すべ
きオブジェクトの画面座標位置（２次元座標）のアドレ
スをレジスタ８１２にセットする。
演算即ち、３次元座標系データを２次元の座標系におけ
る実アドレスへの変換を行う。ＣＰＵ１１から検出すべ
きオブジェクトの画面座標位置（２次元座標）のアドレ
スをレジスタ８１２にセットする。
【０１１１】さらに、ＣＰＵ１１からゲームプログラム
の描画シーケンスに従う画像データをコマンドＲＡＭ８
１１に送る。画像データは、ＤＳＰコア８１０を通して
拡張用ＶＤＰ２２に送られ、ここで画面が構成されてフ
レームバッファ２１２に一画面データとして展開され
る。
の描画シーケンスに従う画像データをコマンドＲＡＭ８
１１に送る。画像データは、ＤＳＰコア８１０を通して
拡張用ＶＤＰ２２に送られ、ここで画面が構成されてフ
レームバッファ２１２に一画面データとして展開され
る。
【０１１２】この画像データのＤＳＰコア８１０、拡張
用ＶＤＰ２２を通してのフレームバッファ２１２への画
像展開の過程において、画像作成に使用されるアドレス
が比較器８１３に入力される。比較器８１３は、レジス
タ８１２にセットされた検出すべきオブジェクトの画面
座標位置とＤＳＰコア８１０からの画像データのアドレ
スとを比較する。
用ＶＤＰ２２を通してのフレームバッファ２１２への画
像展開の過程において、画像作成に使用されるアドレス
が比較器８１３に入力される。比較器８１３は、レジス
タ８１２にセットされた検出すべきオブジェクトの画面
座標位置とＤＳＰコア８１０からの画像データのアドレ
スとを比較する。
【０１１３】図９は、比較器８１３の構成例である。図
ではそれぞれ出力に反転回路を有する４つの排他的論理
和ゲートＸＮＯＲに入力される。排他的論理和ゲートＸ
ＮＯＲは、二つの入力が一致する時Ｈレベル、不一致の
時Ｌレベルとなる。したがって、アンドゲートからの出
力は、レジスタ８１２から４ビットとＤＳＰコア８１０
からの４ビットとが全て一致した時、Ｈレベルが出力さ
れる。
ではそれぞれ出力に反転回路を有する４つの排他的論理
和ゲートＸＮＯＲに入力される。排他的論理和ゲートＸ
ＮＯＲは、二つの入力が一致する時Ｈレベル、不一致の
時Ｌレベルとなる。したがって、アンドゲートからの出
力は、レジスタ８１２から４ビットとＤＳＰコア８１０
からの４ビットとが全て一致した時、Ｈレベルが出力さ
れる。
【０１１４】図８に戻ると、レジスタ８１４は、ＤＳＰ
コア８１０からの画像データのアドレスの内容を、比較
器８１３が一致を検出した時に出力されるストローブ信
号に基ずき記憶する。描画シーケンスが終了した時点で
ＣＰＵ１１は、レジスタ８１５に記憶された内容を確認
する。これによりＣＰＵ１１において、シューティング
ゲーム等のプログラムの内容に応じて得点処理等が行わ
れる。
コア８１０からの画像データのアドレスの内容を、比較
器８１３が一致を検出した時に出力されるストローブ信
号に基ずき記憶する。描画シーケンスが終了した時点で
ＣＰＵ１１は、レジスタ８１５に記憶された内容を確認
する。これによりＣＰＵ１１において、シューティング
ゲーム等のプログラムの内容に応じて得点処理等が行わ
れる。
【０１１５】したがって、ＤＳＰ８１のコア８１０が生
成する２次元座標を利用するため、ＣＰＵ１１において
２次元座標を再計算する必要が無くなり負荷が軽減す
る。また、回路的にも、拡張用ＶＤＰ２２の描画と並行
して一致検出処理が行われるために、時間的ロスが殆ど
無くなる。尚、図８の回路は、３次元オブジェクトの検
出に限らず、２次元オブシェクトの検出にも有効であ
る。
成する２次元座標を利用するため、ＣＰＵ１１において
２次元座標を再計算する必要が無くなり負荷が軽減す
る。また、回路的にも、拡張用ＶＤＰ２２の描画と並行
して一致検出処理が行われるために、時間的ロスが殆ど
無くなる。尚、図８の回路は、３次元オブジェクトの検
出に限らず、２次元オブシェクトの検出にも有効であ
る。
【０１１６】
【発明の効果】以上実施の形態に従い説明したように、
本発明により高い機能を付加し得る画像拡張機能ボード
が提供され、使用目的において接続及びデータの流れを
容易に変更することを可能とする構成を提供することが
可能である。
本発明により高い機能を付加し得る画像拡張機能ボード
が提供され、使用目的において接続及びデータの流れを
容易に変更することを可能とする構成を提供することが
可能である。
【０１１７】また、本発明の目的は、ゲーム実行画面等
において、ＣＰＵが画面座標の二次元座標から、ＣＰＵ
自身が管理している三次元表現のオブジェクトの存在を
判定するための演算を容易にし、ＣＰＵの負荷軽減を図
る前記画像拡張機能ボードの一適用例としての構成が提
供可能である。
において、ＣＰＵが画面座標の二次元座標から、ＣＰＵ
自身が管理している三次元表現のオブジェクトの存在を
判定するための演算を容易にし、ＣＰＵの負荷軽減を図
る前記画像拡張機能ボードの一適用例としての構成が提
供可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】画像拡張機能ボードの拡張を説明する図であ
る。
る。
【図３】インタフェース回路の一構成例である。
【図４】ＤＳＰ８０、８１に対するアクセスの方法を説
明する図である。
明する図である。
【図５】ＤＳＰの接続例を説明する図である。
【図６】オブジェクト指定を説明する図である。
【図７】画像生成のための変換処理を説明するフローを
説明する図である。
説明する図である。
【図８】画像拡張機能ボードの一適用例のブロック図を
説明する図である。
説明する図である。
【図９】図８の比較一致回路の構成例を示す図である。
【図１０】本発明の前提とする電子装置の基本構成を示
す図である。
す図である。
１ システムコントロールユニット ２、３ 第一、第二のＶＤＰ ６ 画像拡張機能ボード ４０ Ａ−ＢＵＳ ４１ Ｂ−ＢＵＳ ７ ＦＩＦＯ ６０、６１ インターフェース回路 ７０、７１ 第一、第二のワークメモリ ８０、８１ 第一、第二のＤＳＰ ８ テキスチャメモリ ２２ 拡張ＶＤＰ ２０２ ＶＲＡＭ ２１２ フレームバッファ ４３、４４ ＤＳＰ−ＢＵＳ ４５、４６ ＶＤＰ−ＢＵＳ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/18 Ｇ０６Ｆ 15/72 Ａ (72)発明者 黒田 良治 東京都大田区羽田１丁目２番12号 株式会 社セガ・エンタープライゼス内
Claims (14)
- 【請求項１】ＣＰＵと、画像情報を記憶するメモリと、
該メモリをアクセスして表示すべき画像の画像情報を読
出し、該ＣＰＵの制御の下で該画像情報に基づき画像デ
ータを作成するビデオ信号処理装置を有する電子装置に
コネクタを通して、接続可能であり、 一対のバスと、 該一対のバスの各々に接続される第一、第二のデジタル
シグナルプロセッサと、 該一対のバス間に接続されるＦＩＦＯメモリと、 該一対のバスに接続されるインタフェース回路を有し、 該インタフェース回路を通して該第一、第二のデジタル
シグナルプロセッサを該ＣＰＵ及び該ビデオ信号処理装
置に接続するように構成されたことを特徴とする画像拡
張機能ボード。 - 【請求項２】請求項１において、 前記電子装置は、前記画像情報を記憶するメモリが接続
される第一のバスと、前記ビデオ信号処理装置が接続さ
れる第二のバスを有し、 前記インタフェース回路は、該第一のバス及び第二のバ
スと、前記、第一、第二のデジタルシグナルプロセッサ
が接続される前記一対のバスを接続するものであること
を特徴とする画像拡張機能ボード。 - 【請求項３】請求項２において、 前記画像情報を記憶するメモリは、前記電子装置に着脱
自在であるカセットに収容されたＲＯＭであることを特
徴とする画像拡張機能ボード。 - 【請求項４】請求項３において、 前記電子装置は、更に前記ＣＰＵが接続される第三のバ
スを有し、且つ前記カセットが着脱自在な第一のコネク
タと、 前記第一乃至第三のバスに接続される第二乃至第四のコ
ネクタと、 少なくともタイミング信号線に接続される第五のコネク
タを搭載したメインボードを有し、 該メインボードに搭載される該第一乃至第五のコネクタ
の内、該第二乃至第五のコネクタに対応する位置に該第
二乃至第五のコネクタと勘合するコネクタが一の面に搭
載されていることを特徴とする画像拡張機能ボード。 - 【請求項５】請求項４において、 前記一の面と反対側の面に前記第二乃至第五のコネクタ
に対応するコネクタが搭載されていることを特徴とする
画像拡張機能ボード。 - 【請求項６】ＣＰＵと、画像情報を記憶するメモリと、
該メモリをアクセスして表示すべき画像の画像情報を読
出し、該ＣＰＵの制御の下で該画像情報に基づき画像デ
ータを作成するビデオ信号処理装置を有する電子装置本
体と、 該電子装置本体にコネクタを通して、接続され、 一対のバスと、該一対のバスの各々に接続される第一、
第二のデジタルシグナルプロセッサと、該一対のバス間
に接続されるＦＩＦＯメモリと、該一対のバスに接続さ
れるインタフェース回路を有し、該インタフェース回路
を通して該第一、第二のデジタルシグナルプロセッサを
該ＣＰＵ及び該ビデオ信号処理装置に接続するように構
成された画像拡張機能ボードとを有することを特徴とす
る電子装置。 - 【請求項７】請求項６において、 前記画像拡張機能ボードは、 前記画像情報を記憶するメモリが接続される第一のバス
と、 前記ビデオ信号処理装置が接続される第二のバスを有
し、 前記インタフェース回路は、該第一のバス及び第二のバ
スを前記第一、第二のデジタルシグナルプロセッサに接
続するものであることを特徴とする電子装置。 - 【請求項８】請求項６において、 前記画像情報を記憶するメモリは、電子装置本体に着脱
自在に接続されるカセットに収容されたＲＯＭであり、
該ＲＯＭは、更にゲームプログラムを記憶し、該ゲーム
プログラムは、前記ＣＰＵにより実行されることによ
り、ビデオゲーム装置として機能することを特徴とする
電子装置。 - 【請求項９】請求項６において、 前記画像データは、背景画像と該背景画像上に表示され
るオブジェクト像のデータを有し、更に前記ビデオ信号
処理装置は、該オブジェクト像に対する拡大、縮小等の
変形処理を行う第一の処理装置と、該背景画像のスクロ
ールを制御する第二の処理装置を有することを特徴とす
る電子装置。 - 【請求項１０】請求項９において、 前記画像拡張機能ボードの前記インタフェース回路によ
り、前記ＣＰＵ、第一のデジタルシグナルプロセッサ、
ＦＩＦＯメモリ及び、第二のＤＳＰが直列に接続され、
更に、第二のＤＳＰに並列に前記第一の処理装置及び第
二の処理装置が接続されることを特徴とする電子装置。 - 【請求項１１】請求項９において、前記画像拡張機能ボ
ードの前記インタフェース回路により、前記ＣＰＵに並
列に前記第一、第二のデジタルシグナルプロセッサが接
続され、更に該第一、第二のデジタルシグナルプロセッ
サの各々に前記第一の処理装置及び第二の処理装置が並
列に接続されることを特徴とする電子装置。 - 【請求項１２】請求項９において、 前記画像拡張機能ボードの前記インタフェース回路によ
り、前記ＣＰＵに並列に前記第一、第二のデジタルシグ
ナルプロセッサが接続され、更に該第一または、第二の
デジタルシグナルプロセッサに前記第一の処理装置及び
第二の処理装置が並列に接続されることを特徴とする電
子装置。 - 【請求項１３】請求項６において、 前記第一のデジタルシグナルプロセッサにおいて、前記
ＣＰＵから３次元座標系画像データを入力し、対応する
２次元座標画像データに変換し、更に前記ＣＰＵから特
定アドレスを入力し、該変換された２次元座標画像デー
タにおける該特定アドレスに対応するデータ位置を比較
検出する回路を有することを特徴とする電子装置。 - 【請求項１４】請求項９において、 更に、前記第一の処理装置と同一機能を有する第３の処
理装置を前記画像拡張機能ボードに設け、 前記第一のデジタルシグナルプロセッサにおいて、前記
ＣＰＵから３次元座標系画像データを入力し、対応する
２次元座標画像データに変換し、該第３の処理装置に送
るとともに、 前記ＣＰＵから特定アドレスを入力し、該変換された２
次元座標画像データにおける該特定アドレスに対応する
データ位置を比較検出する回路を有することを特徴とす
る電子装置。
Priority Applications (3)
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|---|---|---|---|
| JP8030564A JPH09223098A (ja) | 1996-02-19 | 1996-02-19 | 画像拡張機能ボード及びこれを用いた電子装置 |
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Applications Claiming Priority (1)
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| JP8030564A JPH09223098A (ja) | 1996-02-19 | 1996-02-19 | 画像拡張機能ボード及びこれを用いた電子装置 |
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|---|---|---|---|
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Cited By (1)
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|---|---|---|---|---|
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Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6241611B1 (en) | 1995-05-10 | 2001-06-05 | Nintendo Co., Ltd. | Function expansion device and operating device using the function expansion device |
| DE69625523T2 (de) | 1995-05-10 | 2003-07-10 | Nintendo Co Ltd | Steuergerät mit analogem Joystick |
| JP3544268B2 (ja) | 1995-10-09 | 2004-07-21 | 任天堂株式会社 | 三次元画像処理装置およびそれを用いた画像処理方法 |
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| JP3524247B2 (ja) | 1995-10-09 | 2004-05-10 | 任天堂株式会社 | ゲーム機およびそれを用いたゲーム機システム |
| CN1149465C (zh) | 1995-10-09 | 2004-05-12 | 任天堂株式会社 | 三维图像显示游戏机系统和三维图像处理方法 |
| GB2313432B (en) | 1995-11-10 | 2000-06-21 | Nintendo Co Ltd | Joystick device |
| US6155926A (en) | 1995-11-22 | 2000-12-05 | Nintendo Co., Ltd. | Video game system and method with enhanced three-dimensional character and background control |
| US6139433A (en) | 1995-11-22 | 2000-10-31 | Nintendo Co., Ltd. | Video game system and method with enhanced three-dimensional character and background control due to environmental conditions |
| US6267673B1 (en) | 1996-09-20 | 2001-07-31 | Nintendo Co., Ltd. | Video game system with state of next world dependent upon manner of entry from previous world via a portal |
| US6022274A (en) | 1995-11-22 | 2000-02-08 | Nintendo Co., Ltd. | Video game system using memory module |
| US6139434A (en) | 1996-09-24 | 2000-10-31 | Nintendo Co., Ltd. | Three-dimensional image processing apparatus with enhanced automatic and user point of view control |
| JP3655438B2 (ja) | 1997-07-17 | 2005-06-02 | 任天堂株式会社 | ビデオゲームシステム |
| US6128307A (en) * | 1997-12-01 | 2000-10-03 | Advanced Micro Devices, Inc. | Programmable data flow processor for performing data transfers |
| US6446195B1 (en) * | 2000-01-31 | 2002-09-03 | Intel Corporation | Dyadic operations instruction processor with configurable functional blocks |
| JP3350655B2 (ja) * | 2000-01-25 | 2002-11-25 | 株式会社ナムコ | ゲームシステム及び情報記憶媒体 |
Family Cites Families (2)
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|---|---|---|---|---|
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| JPH07311570A (ja) * | 1994-05-17 | 1995-11-28 | Sega Enterp Ltd | ゲーム機用アダプタ |
-
1996
- 1996-02-19 JP JP8030564A patent/JPH09223098A/ja not_active Withdrawn
-
1997
- 1997-02-10 US US08/796,476 patent/US5946004A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151855A (ja) * | 2011-04-20 | 2011-08-04 | Toshiba Corp | 情報処理装置、映像再生方法及び映像再生プログラム |
Also Published As
| Publication number | Publication date |
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| US5946004A (en) | 1999-08-31 |
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