JPH10269165A - 情報処理装置および方法 - Google Patents
情報処理装置および方法Info
- Publication number
- JPH10269165A JPH10269165A JP9074930A JP7493097A JPH10269165A JP H10269165 A JPH10269165 A JP H10269165A JP 9074930 A JP9074930 A JP 9074930A JP 7493097 A JP7493097 A JP 7493097A JP H10269165 A JPH10269165 A JP H10269165A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- instruction
- list
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title description 33
- 238000012546 transfer Methods 0.000 claims abstract description 65
- 238000012545 processing Methods 0.000 claims description 124
- 230000010365 information processing Effects 0.000 claims description 32
- 238000003672 processing method Methods 0.000 claims description 4
- 238000009877 rendering Methods 0.000 description 27
- 230000008569 process Effects 0.000 description 21
- 239000011159 matrix material Substances 0.000 description 16
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 14
- 238000010586 diagram Methods 0.000 description 14
- 238000003780 insertion Methods 0.000 description 8
- 230000037431 insertion Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- MJEMIOXXNCZZFK-UHFFFAOYSA-N ethylone Chemical compound CCNC(C)C(=O)C1=CC=C2OCOC2=C1 MJEMIOXXNCZZFK-UHFFFAOYSA-N 0.000 description 5
- 230000006872 improvement Effects 0.000 description 3
- 102100029968 Calreticulin Human genes 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- BULVZWIRKLYCBC-UHFFFAOYSA-N phorate Chemical compound CCOP(=S)(OCC)SCSCC BULVZWIRKLYCBC-UHFFFAOYSA-N 0.000 description 2
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Image Generation (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Processing Or Creating Images (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Image Processing (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】
【課題】 データに埋め込まれたメタ命令に従って、デ
ータの転送を行う。 【解決手段】 最初、レジスタＤｎ＿ＴＡＤＲから読み
込まれたアドレスＡＤＤＲ０に記憶されているメタ命令
を読み出し、そのメタ命令で示されたデータ長だけ、そ
のメタ命令の次のデータを転送する。次に、そのメタ命
令で示されたアドレスＡＤＤＲ２に記憶されている次の
メタ命令を読み出し、そのメタ命令で示されたデータ長
だけ、そのメタ命令の次のデータを転送する。さらに、
そのメタ命令で示されたアドレスＡＤＤＲ１に記憶され
ているさらに次のメタ命令を読み出し、そのメタ命令で
示されたデータ長だけ、そのメタ命令の次のデータを転
送する。
ータの転送を行う。 【解決手段】 最初、レジスタＤｎ＿ＴＡＤＲから読み
込まれたアドレスＡＤＤＲ０に記憶されているメタ命令
を読み出し、そのメタ命令で示されたデータ長だけ、そ
のメタ命令の次のデータを転送する。次に、そのメタ命
令で示されたアドレスＡＤＤＲ２に記憶されている次の
メタ命令を読み出し、そのメタ命令で示されたデータ長
だけ、そのメタ命令の次のデータを転送する。さらに、
そのメタ命令で示されたアドレスＡＤＤＲ１に記憶され
ているさらに次のメタ命令を読み出し、そのメタ命令で
示されたデータ長だけ、そのメタ命令の次のデータを転
送する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置およ
び方法に関し、例えば、データ転送の順序や優先順位を
制御する制御命令をデータ自身に埋め込むことにより、
データの性質に依存した最適な制御を行うようにした情
報処理装置および方法に関する。
び方法に関し、例えば、データ転送の順序や優先順位を
制御する制御命令をデータ自身に埋め込むことにより、
データの性質に依存した最適な制御を行うようにした情
報処理装置および方法に関する。
【０００２】
【従来の技術】家庭用テレビゲーム機やパーソナルコン
ピュータでは、演算ＬＳＩの動作周波数や回路規模など
の性能が向上しており、さらに性能を向上させるため
に、描画プロセッサや画像解凍プロセッサなどの複数の
処理装置を１つのＬＳＩに集積した並列処理システムが
実現されている。その場合、メモリコストの問題から、
共有のメモリを使用することが多い。こうした構成をＵ
ＭＡ（Unified Memory Architecture）と呼ぶ。
ピュータでは、演算ＬＳＩの動作周波数や回路規模など
の性能が向上しており、さらに性能を向上させるため
に、描画プロセッサや画像解凍プロセッサなどの複数の
処理装置を１つのＬＳＩに集積した並列処理システムが
実現されている。その場合、メモリコストの問題から、
共有のメモリを使用することが多い。こうした構成をＵ
ＭＡ（Unified Memory Architecture）と呼ぶ。
【０００３】
【発明が解決しようとする課題】しかしながら、演算Ｌ
ＳＩの動作周波数や回路規模の向上に比較して、同コス
トで使用可能な汎用メモリの容量はさして増加しておら
ず、メモリ容量が性能向上におけるボトルネックとなる
課題があった。
ＳＩの動作周波数や回路規模の向上に比較して、同コス
トで使用可能な汎用メモリの容量はさして増加しておら
ず、メモリ容量が性能向上におけるボトルネックとなる
課題があった。
【０００４】また、上記ＵＭＡのように、複数のプロセ
ッサが１つのメモリ資源を共有する場合、メモリアクセ
ス速度が性能向上におけるボトルネックとなる課題があ
った。
ッサが１つのメモリ資源を共有する場合、メモリアクセ
ス速度が性能向上におけるボトルネックとなる課題があ
った。
【０００５】本発明はこのような状況に鑑みてなされた
ものであり、データ自身に制御命令を埋め込むことによ
り、無駄なメモリ容量を必要とせずに、効率的にデータ
処理を行うことができるようにするものである。
ものであり、データ自身に制御命令を埋め込むことによ
り、無駄なメモリ容量を必要とせずに、効率的にデータ
処理を行うことができるようにするものである。
【０００６】
【課題を解決するための手段】請求項１に記載の情報処
理装置は、演算装置に転送すべき３次元グラフィックス
処理のためのデータと、データの演算装置への転送を制
御する命令とからなるリストを生成する生成手段を備え
ることを特徴とする。
理装置は、演算装置に転送すべき３次元グラフィックス
処理のためのデータと、データの演算装置への転送を制
御する命令とからなるリストを生成する生成手段を備え
ることを特徴とする。
【０００７】請求項２に記載の情報処理装置は、メモリ
は、演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、データの演算装置への転送を制御する
命令とからなるリストを記憶することを特徴とする。
は、演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、データの演算装置への転送を制御する
命令とからなるリストを記憶することを特徴とする。
【０００８】請求項３に記載の情報処理装置は、メモリ
に記憶された演算装置に転送すべき３次元グラフィック
ス処理のためのデータと、データの演算装置への転送を
制御する命令とからなるリストを読み出し、命令に従っ
て、データを演算装置のいずれかに転送する転送手段を
備えることを特徴とする。
に記憶された演算装置に転送すべき３次元グラフィック
ス処理のためのデータと、データの演算装置への転送を
制御する命令とからなるリストを読み出し、命令に従っ
て、データを演算装置のいずれかに転送する転送手段を
備えることを特徴とする。
【０００９】請求項８に記載の情報処理装置は、演算装
置に転送すべき３次元グラフィックス処理のためのデー
タと、データの演算装置への転送を制御する命令とから
なるリストを生成する生成手段と、メモリに記憶された
リストを読み出し、リストを構成する命令に従って、デ
ータを演算装置のいずれかに転送する転送手段を備える
ことを特徴とする。
置に転送すべき３次元グラフィックス処理のためのデー
タと、データの演算装置への転送を制御する命令とから
なるリストを生成する生成手段と、メモリに記憶された
リストを読み出し、リストを構成する命令に従って、デ
ータを演算装置のいずれかに転送する転送手段を備える
ことを特徴とする。
【００１０】請求項９に記載の情報処理方法は、演算装
置に転送すべき３次元グラフィックス処理のためのデー
タと、データの演算装置への転送を制御する命令とから
なるリストを生成するステップと、メモリに記憶された
リストを読み出し、リストを構成する命令に従って、デ
ータを演算装置のいずれかに転送するステップとを備え
ることを特徴とする。
置に転送すべき３次元グラフィックス処理のためのデー
タと、データの演算装置への転送を制御する命令とから
なるリストを生成するステップと、メモリに記憶された
リストを読み出し、リストを構成する命令に従って、デ
ータを演算装置のいずれかに転送するステップとを備え
ることを特徴とする。
【００１１】請求項１に記載の情報処理装置において
は、生成手段が、演算装置に転送すべき３次元グラフィ
ックス処理のためのデータと、データの演算装置への転
送を制御する命令とからなるリストを生成する。
は、生成手段が、演算装置に転送すべき３次元グラフィ
ックス処理のためのデータと、データの演算装置への転
送を制御する命令とからなるリストを生成する。
【００１２】請求項２に記載の情報処理装置において
は、メモリは、演算装置に転送すべき３次元グラフィッ
クス処理のためのデータと、データの演算装置への転送
を制御する命令とからなるリストを記憶する。
は、メモリは、演算装置に転送すべき３次元グラフィッ
クス処理のためのデータと、データの演算装置への転送
を制御する命令とからなるリストを記憶する。
【００１３】請求項３に記載の情報処理装置において
は、転送手段が、メモリに記憶された演算装置に転送す
べき３次元グラフィックス処理のためのデータと、デー
タの演算装置への転送を制御する命令とからなるリスト
を読み出し、命令に従って、データを演算装置のいずれ
かに転送する。
は、転送手段が、メモリに記憶された演算装置に転送す
べき３次元グラフィックス処理のためのデータと、デー
タの演算装置への転送を制御する命令とからなるリスト
を読み出し、命令に従って、データを演算装置のいずれ
かに転送する。
【００１４】請求項８に記載の情報処理装置において
は、生成手段が、演算装置に転送すべき３次元グラフィ
ックス処理のためのデータと、データの演算装置への転
送を制御する命令とからなるリストを生成し、転送手段
が、メモリに記憶されたリストを読み出し、リストを構
成する命令に従って、データを演算装置のいずれかに転
送する。
は、生成手段が、演算装置に転送すべき３次元グラフィ
ックス処理のためのデータと、データの演算装置への転
送を制御する命令とからなるリストを生成し、転送手段
が、メモリに記憶されたリストを読み出し、リストを構
成する命令に従って、データを演算装置のいずれかに転
送する。
【００１５】請求項９に記載の情報処理方法において
は、演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、データの演算装置への転送を制御する
命令とからなるリストを生成し、メモリに記憶されたリ
ストを読み出し、リストを構成する命令に従って、デー
タを演算装置のいずれかに転送する。
は、演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、データの演算装置への転送を制御する
命令とからなるリストを生成し、メモリに記憶されたリ
ストを読み出し、リストを構成する命令に従って、デー
タを演算装置のいずれかに転送する。
【００１６】
【発明の実施の形態】図１乃至図３は、本発明の情報処
理装置を応用した家庭用ＴＶゲーム機の一例を示してい
る。この家庭用ＴＶゲーム機は、ゲーム機本体２と、こ
のゲーム機本体２に接続可能な操作装置１７および記録
装置３８で構成されている。
理装置を応用した家庭用ＴＶゲーム機の一例を示してい
る。この家庭用ＴＶゲーム機は、ゲーム機本体２と、こ
のゲーム機本体２に接続可能な操作装置１７および記録
装置３８で構成されている。
【００１７】ゲーム機本体２は、図１乃至図３に示すよ
うに、略四角形状に形成され、その中央の位置に、図４
に示すような光ディスクの一種であるＣＤ−ＲＯＭ（co
mpact disc-read only memory）４０（ゲーム用媒体に
相当するディスク）を装着するディスク装着部３と、ゲ
ーム機本体の適宜位置にゲームを任意にリセットするリ
セットスイッチ４と、電源のオン／オフをする電源スイ
ッチ５と、ディスクの装着を操作するディスク操作スイ
ッチ６と、所謂ゲームにおける操作を行う操作装置１７
および所謂ゲームの設定などを記録しておく記録装置３
８を接続する接続部７Ａ，７Ｂを有している。
うに、略四角形状に形成され、その中央の位置に、図４
に示すような光ディスクの一種であるＣＤ−ＲＯＭ（co
mpact disc-read only memory）４０（ゲーム用媒体に
相当するディスク）を装着するディスク装着部３と、ゲ
ーム機本体の適宜位置にゲームを任意にリセットするリ
セットスイッチ４と、電源のオン／オフをする電源スイ
ッチ５と、ディスクの装着を操作するディスク操作スイ
ッチ６と、所謂ゲームにおける操作を行う操作装置１７
および所謂ゲームの設定などを記録しておく記録装置３
８を接続する接続部７Ａ，７Ｂを有している。
【００１８】接続部７Ａ，７Ｂは、図２および図３に示
すように、２段に形成されている。接続部７Ａ，７Ｂの
上段部には、記録装置３８を接続する記録挿入部８が設
けられ、下段部には、操作装置１７を接続する接続端子
挿入部１２が設けられている。
すように、２段に形成されている。接続部７Ａ，７Ｂの
上段部には、記録装置３８を接続する記録挿入部８が設
けられ、下段部には、操作装置１７を接続する接続端子
挿入部１２が設けられている。
【００１９】記録挿入部８は、横方向に長い長方形状の
挿入孔と、その内部に記録装置３８が挿入されるメモリ
用接続端子部（図示せず）を有している。また、図２に
示すように、記録挿入部８には、記録装置３８が接続さ
れていないときに、メモリ用接続端子部を埃などから保
護するシャッタ９が設けられている。なお、記録装置３
８は、電気的に書換え可能なＲＯＭを有しており、所謂
ゲームに関連するデータを記録するようになされてい
る。
挿入孔と、その内部に記録装置３８が挿入されるメモリ
用接続端子部（図示せず）を有している。また、図２に
示すように、記録挿入部８には、記録装置３８が接続さ
れていないときに、メモリ用接続端子部を埃などから保
護するシャッタ９が設けられている。なお、記録装置３
８は、電気的に書換え可能なＲＯＭを有しており、所謂
ゲームに関連するデータを記録するようになされてい
る。
【００２０】記録装置３８を装着する場合、ユーザは、
記録装置３８の先端でシャッタ９を内側方向に押し、さ
らに、記録装置３８を挿入孔に押し込み、メモリ用接続
端子部に接続させる。
記録装置３８の先端でシャッタ９を内側方向に押し、さ
らに、記録装置３８を挿入孔に押し込み、メモリ用接続
端子部に接続させる。
【００２１】接続端子挿入部１２は、図２に示すよう
に、横方向に長い長方形形状の挿入孔と、操作装置１７
の接続端子部２６を接続する接続端子１２Ａを有してい
る。
に、横方向に長い長方形形状の挿入孔と、操作装置１７
の接続端子部２６を接続する接続端子１２Ａを有してい
る。
【００２２】操作装置１７は、図１に示すように、両手
の掌で挟持して５本の指が自由自在に動いて操作できる
構造をしており、左右対称に配置された操作部１８，１
９と、操作部１８，１９の中間部に設けたセレクトスイ
ッチ２２およびスタートスイッチ２３と、操作部１８，
１９の前面側に配置された操作部２４，２５と、ゲーム
機本体２に接続するための接続端子部２６およびケーブ
ル２７を有している。
の掌で挟持して５本の指が自由自在に動いて操作できる
構造をしており、左右対称に配置された操作部１８，１
９と、操作部１８，１９の中間部に設けたセレクトスイ
ッチ２２およびスタートスイッチ２３と、操作部１８，
１９の前面側に配置された操作部２４，２５と、ゲーム
機本体２に接続するための接続端子部２６およびケーブ
ル２７を有している。
【００２３】図５は、上述のゲーム機本体２の内部の電
気的構成の一例を示している。
気的構成の一例を示している。
【００２４】ゲーム機本体２は、メインバス４１とサブ
バス４２の２本のバスを有している。これらのバスは、
サブバスインタフェース（ＳＢＵＳＩＦ）４３を介して
接続されている。
バス４２の２本のバスを有している。これらのバスは、
サブバスインタフェース（ＳＢＵＳＩＦ）４３を介して
接続されている。
【００２５】メインバス４１には、マイクロプロセッサ
や第１ベクトル処理装置（ＶＰＥ（vector processing
engine）０）などで構成されるメインＣＰＵ（central
processing unit）４４（生成手段）と、ＲＡＭ（rando
m access memory）で構成されるメインメモリ４５、メ
インダイレクトメモリアクセスコントローラ（メインＤ
ＭＡＣ（direct memory access controller））４６
（転送手段）、ＭＰＥＧ（Moving Picture Experts Gro
up）デコーダ（ＭＤＥＣ）４７、第２ベクトル処理装置
（ＶＰＥ１）４８、およびＧＰＵＩＦ（graphical proc
essing unit interface）７２を介して画像処理装置
（ＧＰＵ）４９が接続されている。ＧＰＵ４９には、Ｃ
ＲＴＣ（CRT controller）８４が設けられている。
や第１ベクトル処理装置（ＶＰＥ（vector processing
engine）０）などで構成されるメインＣＰＵ（central
processing unit）４４（生成手段）と、ＲＡＭ（rando
m access memory）で構成されるメインメモリ４５、メ
インダイレクトメモリアクセスコントローラ（メインＤ
ＭＡＣ（direct memory access controller））４６
（転送手段）、ＭＰＥＧ（Moving Picture Experts Gro
up）デコーダ（ＭＤＥＣ）４７、第２ベクトル処理装置
（ＶＰＥ１）４８、およびＧＰＵＩＦ（graphical proc
essing unit interface）７２を介して画像処理装置
（ＧＰＵ）４９が接続されている。ＧＰＵ４９には、Ｃ
ＲＴＣ（CRT controller）８４が設けられている。
【００２６】一方、サブバス４２には、マイクロプロセ
ッサなどで構成されるサブＣＰＵ５０、ＲＡＭで構成さ
れるサブメモリ５１、サブＤＭＡＣ５２、オペレーティ
ングシステムなどのプログラムが記憶されているＲＯＭ
５３、音声処理装置（ＳＰＵ（sound processing uni
t））５４、通信制御部（ＡＴＭ）５５、ディスク装着
部３を兼ねるＣＤ−ＲＯＭドライブ５６、入力部５７が
接続されている。そして、入力部５７の接続端子１２Ａ
には、操作装置１７が接続される。
ッサなどで構成されるサブＣＰＵ５０、ＲＡＭで構成さ
れるサブメモリ５１、サブＤＭＡＣ５２、オペレーティ
ングシステムなどのプログラムが記憶されているＲＯＭ
５３、音声処理装置（ＳＰＵ（sound processing uni
t））５４、通信制御部（ＡＴＭ）５５、ディスク装着
部３を兼ねるＣＤ−ＲＯＭドライブ５６、入力部５７が
接続されている。そして、入力部５７の接続端子１２Ａ
には、操作装置１７が接続される。
【００２７】ＳＢＵＳＩＦ４３は、メインバス４１とサ
ブバス４２を接続し、メインバス４１からのデータをサ
ブバス４２に出力するとともに、サブバス４２からのデ
ータをメインバス４１に出力するようになされている。
ブバス４２を接続し、メインバス４１からのデータをサ
ブバス４２に出力するとともに、サブバス４２からのデ
ータをメインバス４１に出力するようになされている。
【００２８】メインＣＰＵ４４は、ゲーム機本体２の起
動時に、サブバス４２に接続されているＲＯＭ５３か
ら、ＳＢＵＳＩＦ４３を介して起動プログラムを読み込
み、その起動プログラムを実行し、オペレーティングシ
ステムを動作させるようになされている。
動時に、サブバス４２に接続されているＲＯＭ５３か
ら、ＳＢＵＳＩＦ４３を介して起動プログラムを読み込
み、その起動プログラムを実行し、オペレーティングシ
ステムを動作させるようになされている。
【００２９】また、メインＣＰＵ４４は、ＣＤ−ＲＯＭ
ドライブ５６を制御し、ＣＤ−ＲＯＭドライブ５６にセ
ットされたＣＤ−ＲＯＭ４０からアプリケーションプロ
グラムやデータを読み出し、メインメモリ４５に記憶さ
せるようになされている。
ドライブ５６を制御し、ＣＤ−ＲＯＭドライブ５６にセ
ットされたＣＤ−ＲＯＭ４０からアプリケーションプロ
グラムやデータを読み出し、メインメモリ４５に記憶さ
せるようになされている。
【００３０】また、メインＣＰＵ４４は、ＣＤ−ＲＯＭ
４０から読み出した、複数の基本図形（ポリゴン）で構
成された３次元オブジェクトのデータ（ポリゴンの頂点
（代表点）の座標値など）に対して、第１ベクトル処理
装置（ＶＰＥ０）７１と共同して、非定型処理用のデー
タ（ポリゴン定義情報）を生成するようになされてい
る。第１ベクトル処理装置（ＶＰＥ０）７１は、浮動小
数点の実数を演算する複数の演算素子を有し、並列に浮
動小数点演算を行うようになされている。
４０から読み出した、複数の基本図形（ポリゴン）で構
成された３次元オブジェクトのデータ（ポリゴンの頂点
（代表点）の座標値など）に対して、第１ベクトル処理
装置（ＶＰＥ０）７１と共同して、非定型処理用のデー
タ（ポリゴン定義情報）を生成するようになされてい
る。第１ベクトル処理装置（ＶＰＥ０）７１は、浮動小
数点の実数を演算する複数の演算素子を有し、並列に浮
動小数点演算を行うようになされている。
【００３１】即ち、メインＣＰＵ４４と、第１ベクトル
処理装置７１は、ジオメトリ処理のうちのポリゴン単位
での細かな操作を必要とする処理、例えば、木の葉が風
で揺れる様子や、自動車のフロントウィンドウの雨の滴
等を表すポリゴンのデータを生成するような処理を行う
ようになされている。そして、演算された頂点情報やシ
ェーディングモード情報等のポリゴン定義情報をパケッ
トとして、メインバス４１を介してメインメモリ４５に
供給するようになされている。
処理装置７１は、ジオメトリ処理のうちのポリゴン単位
での細かな操作を必要とする処理、例えば、木の葉が風
で揺れる様子や、自動車のフロントウィンドウの雨の滴
等を表すポリゴンのデータを生成するような処理を行う
ようになされている。そして、演算された頂点情報やシ
ェーディングモード情報等のポリゴン定義情報をパケッ
トとして、メインバス４１を介してメインメモリ４５に
供給するようになされている。
【００３２】ポリゴン定義情報は、描画領域設定情報と
ポリゴン情報とからなる。そして、描画領域設定情報
は、描画領域のフレームバッファアドレスにおけるオフ
セット座標と、描画領域の外部にポリゴンの座標があっ
た場合に、描画をキャンセルするための描画クリッピン
グ領域の座標からなる。また、ポリゴン情報は、ポリゴ
ン属性情報と頂点情報とからなり、ポリゴン属性情報
は、シェーディングモード、αブレンディングモード、
およびテクスチャマッピングモード等を指定する情報で
あり、頂点情報は、頂点描画領域内座標、頂点テクスチ
ャ領域内座標、および頂点色等の情報である。
ポリゴン情報とからなる。そして、描画領域設定情報
は、描画領域のフレームバッファアドレスにおけるオフ
セット座標と、描画領域の外部にポリゴンの座標があっ
た場合に、描画をキャンセルするための描画クリッピン
グ領域の座標からなる。また、ポリゴン情報は、ポリゴ
ン属性情報と頂点情報とからなり、ポリゴン属性情報
は、シェーディングモード、αブレンディングモード、
およびテクスチャマッピングモード等を指定する情報で
あり、頂点情報は、頂点描画領域内座標、頂点テクスチ
ャ領域内座標、および頂点色等の情報である。
【００３３】一方、第２ベクトル処理装置（ＶＰＥ１）
４８は、第１ベクトル処理装置７１の場合と同様に、浮
動小数点の実数を演算する複数の演算素子を有し、並列
に浮動小数点演算を行うようになされている。そして、
操作装置１７の操作とマトリクスの操作で画像を生成で
きるもの、即ち、ＶＰＥ１においてプログラムが可能な
程度の比較的簡単な処理（定型処理）用のデータ（ポリ
ゴン定義情報）を生成するようになされている。例え
ば、ビルや車等の簡単な形状の物体に対する透視変換、
平行光源計算、２次元曲面生成等の処理を行うようにな
されている。そして、生成したポリゴン定義情報をＧＰ
ＵＩＦ７２に供給するようになされている。
４８は、第１ベクトル処理装置７１の場合と同様に、浮
動小数点の実数を演算する複数の演算素子を有し、並列
に浮動小数点演算を行うようになされている。そして、
操作装置１７の操作とマトリクスの操作で画像を生成で
きるもの、即ち、ＶＰＥ１においてプログラムが可能な
程度の比較的簡単な処理（定型処理）用のデータ（ポリ
ゴン定義情報）を生成するようになされている。例え
ば、ビルや車等の簡単な形状の物体に対する透視変換、
平行光源計算、２次元曲面生成等の処理を行うようにな
されている。そして、生成したポリゴン定義情報をＧＰ
ＵＩＦ７２に供給するようになされている。
【００３４】ＧＰＵＩＦ７２は、メインメモリ４５より
メインバス４１を介して供給されるメインＣＰＵ４４か
らのポリゴン定義情報と、第２ベクトル処理装置４８よ
り供給されるポリゴン定義情報とを、衝突しないように
調停しながら、ＧＰＵ４９に供給するようになされてい
る。
メインバス４１を介して供給されるメインＣＰＵ４４か
らのポリゴン定義情報と、第２ベクトル処理装置４８よ
り供給されるポリゴン定義情報とを、衝突しないように
調停しながら、ＧＰＵ４９に供給するようになされてい
る。
【００３５】ＧＰＵ４９は、ＧＰＵＩＦ７２を介して供
給されたポリゴン定義情報に基づいて、フレームメモリ
５８にポリゴンを描画するようになされている。ＧＰＵ
４９は、フレームメモリ５８をテクスチャメモリとして
も使用できるため、フレームメモリ上のピクセルイメー
ジをテクスチャとして、描画するポリゴンに貼り付ける
ことができる。
給されたポリゴン定義情報に基づいて、フレームメモリ
５８にポリゴンを描画するようになされている。ＧＰＵ
４９は、フレームメモリ５８をテクスチャメモリとして
も使用できるため、フレームメモリ上のピクセルイメー
ジをテクスチャとして、描画するポリゴンに貼り付ける
ことができる。
【００３６】メインＤＭＡＣ４６は、メインバス４１に
接続されている各回路を対象として、ＤＭＡ転送などの
制御を行うようになされている。また、メインＤＭＡＣ
４６は、ＳＢＵＳＩＦ４３の状態に応じて、サブバス４
２に接続されている各回路を対象としてＤＭＡ転送など
の制御を行うこともできる。また、ＭＤＥＣ４７は、メ
インＣＰＵ４４と並列に動作し、ＭＰＥＧ（Moving Pic
ture Experts Group）方式あるいはＪＰＥＧ（Joint Ph
otographic Experts Group）方式等で圧縮されたデータ
を伸張するようになされている。
接続されている各回路を対象として、ＤＭＡ転送などの
制御を行うようになされている。また、メインＤＭＡＣ
４６は、ＳＢＵＳＩＦ４３の状態に応じて、サブバス４
２に接続されている各回路を対象としてＤＭＡ転送など
の制御を行うこともできる。また、ＭＤＥＣ４７は、メ
インＣＰＵ４４と並列に動作し、ＭＰＥＧ（Moving Pic
ture Experts Group）方式あるいはＪＰＥＧ（Joint Ph
otographic Experts Group）方式等で圧縮されたデータ
を伸張するようになされている。
【００３７】サブＣＰＵ５０は、ＲＯＭ５３に記憶され
ているプログラムに従って各種動作を行うようになされ
ている。サブＤＭＡＣ５２は、ＳＢＵＳＩＦ４３がメイ
ンバス４１とサブバス４２を切り離している状態におい
てのみ、サブバス４２に接続されている各回路を対象と
してＤＭＡ転送などの制御を行うようになされている。
ているプログラムに従って各種動作を行うようになされ
ている。サブＤＭＡＣ５２は、ＳＢＵＳＩＦ４３がメイ
ンバス４１とサブバス４２を切り離している状態におい
てのみ、サブバス４２に接続されている各回路を対象と
してＤＭＡ転送などの制御を行うようになされている。
【００３８】ＳＰＵ５４は、サブＣＰＵ５０やサブＤＭ
ＡＣ５２から供給されるサウンドコマンドに対応して、
サウンドメモリ５９から音声データを読み出してオーデ
ィオ出力として出力するようになされている。
ＡＣ５２から供給されるサウンドコマンドに対応して、
サウンドメモリ５９から音声データを読み出してオーデ
ィオ出力として出力するようになされている。
【００３９】通信制御部（ＡＴＭ）５５は、公衆回線等
に接続され、その回線を介してデータの送受信を行うよ
うになされている。
に接続され、その回線を介してデータの送受信を行うよ
うになされている。
【００４０】入力部５７は、操作装置１７を接続する接
続端子部１２Ａ、他の装置（図示せず）からの画像デー
タを受け取るビデオ入力回路８２、および他の装置から
の音声データを受け取るオーディオ入力回路８３を有し
ている。
続端子部１２Ａ、他の装置（図示せず）からの画像デー
タを受け取るビデオ入力回路８２、および他の装置から
の音声データを受け取るオーディオ入力回路８３を有し
ている。
【００４１】図６は、図５に示したメインＣＰＵ４４、
メインメモリ４５、第２ベクトル処理装置（ＶＰＥ１）
４８、およびＧＰＵ４９の詳細な構成を示すブロック図
である。
メインメモリ４５、第２ベクトル処理装置（ＶＰＥ１）
４８、およびＧＰＵ４９の詳細な構成を示すブロック図
である。
【００４２】メインＣＰＵ４４を構成するＣＰＵコア
（ＣＯＲＥ）９４は、所定の命令を実行するようになさ
れている。命令（Instruction）キャッシュ（Ｉ＄）
は、ＣＰＵコア９４に供給する命令を一時的に保持する
ようになされている。高速なメモリであるＳＰＲ（スク
ラッチメモリ（scratch pad ram））９６は、ＣＰＵコ
ア９４による処理結果を記憶するようになされている。
データキャッシュ（Ｄ＄）は、ＣＰＵコア９４が処理を
実行するために用いるデータを一時的に記憶するように
なされている。
（ＣＯＲＥ）９４は、所定の命令を実行するようになさ
れている。命令（Instruction）キャッシュ（Ｉ＄）
は、ＣＰＵコア９４に供給する命令を一時的に保持する
ようになされている。高速なメモリであるＳＰＲ（スク
ラッチメモリ（scratch pad ram））９６は、ＣＰＵコ
ア９４による処理結果を記憶するようになされている。
データキャッシュ（Ｄ＄）は、ＣＰＵコア９４が処理を
実行するために用いるデータを一時的に記憶するように
なされている。
【００４３】第１ベクトル処理装置（ＶＰＥ０）７１を
構成する浮動小数点ベクトルプロセッサユニットおよび
内蔵メモリ（ＶＵ−ＭＥＭ）１０１は、６４ビット長の
マイクロプログラムで動作する浮動小数点ベクトルプロ
セッサユニット（ＶＵ）および内蔵メモリ（ＭＥＭ）よ
り構成され、後述するマイクロメモリ（microMEM）９８
に記憶されているプログラムに従って、内部レジスタと
内蔵メモリに記憶されたデータを高速演算するようにな
されている。
構成する浮動小数点ベクトルプロセッサユニットおよび
内蔵メモリ（ＶＵ−ＭＥＭ）１０１は、６４ビット長の
マイクロプログラムで動作する浮動小数点ベクトルプロ
セッサユニット（ＶＵ）および内蔵メモリ（ＭＥＭ）よ
り構成され、後述するマイクロメモリ（microMEM）９８
に記憶されているプログラムに従って、内部レジスタと
内蔵メモリに記憶されたデータを高速演算するようにな
されている。
【００４４】ＰＫＥ１０２は、後述するメインＤＭＡＣ
４６の制御により、転送されてくるＶＵのマイクロコー
ドをマイクロメモリ９８に展開したり、パックされたデ
ータのパケットをＶＵ−ＭＥＭ１０１の内蔵メモリ（Ｍ
ＥＭ）に展開するようになされている。ＦＭＡＣ（Floa
ting Maltiple Adder Calculation Unit）９９は、浮動
小数点演算を実行するようになされている。ＤＩＶ（わ
り算器（Divider））１００は、わり算を実行するよう
になされている。そして、上述したように、メインＣＰ
Ｕ４４には、第１ベクトル処理装置（ＶＰＥ０）が内蔵
されており、共同して非定型処理を行うようになされて
いる。
４６の制御により、転送されてくるＶＵのマイクロコー
ドをマイクロメモリ９８に展開したり、パックされたデ
ータのパケットをＶＵ−ＭＥＭ１０１の内蔵メモリ（Ｍ
ＥＭ）に展開するようになされている。ＦＭＡＣ（Floa
ting Maltiple Adder Calculation Unit）９９は、浮動
小数点演算を実行するようになされている。ＤＩＶ（わ
り算器（Divider））１００は、わり算を実行するよう
になされている。そして、上述したように、メインＣＰ
Ｕ４４には、第１ベクトル処理装置（ＶＰＥ０）が内蔵
されており、共同して非定型処理を行うようになされて
いる。
【００４５】第２ベクトル処理装置４８を構成する浮動
小数点ベクトルプロセッサユニットおよび内蔵メモリ
（ＶＵ−ＭＥＭ）１０７は、６４ビット長のマイクロプ
ログラムで動作する浮動小数点ベクトルプロセッサユニ
ット（ＶＵ）および内蔵メモリ（ＭＥＭ）より構成さ
れ、後述するマイクロメモリ（microMEM）１０３に記憶
されているプログラムに従って、内部レジスタと内蔵メ
モリに記憶されたデータを高速演算するようになされて
いる。
小数点ベクトルプロセッサユニットおよび内蔵メモリ
（ＶＵ−ＭＥＭ）１０７は、６４ビット長のマイクロプ
ログラムで動作する浮動小数点ベクトルプロセッサユニ
ット（ＶＵ）および内蔵メモリ（ＭＥＭ）より構成さ
れ、後述するマイクロメモリ（microMEM）１０３に記憶
されているプログラムに従って、内部レジスタと内蔵メ
モリに記憶されたデータを高速演算するようになされて
いる。
【００４６】ＰＫＥ１０８は、メインＤＭＡＣ４６の制
御により、転送されてくるＶＵのマイクロコードをマイ
クロメモリ１０３に展開したり、パックされたデータの
パケットをＶＵ−ＭＥＭ１０７の内蔵メモリに展開する
ようになされている。ＦＭＡＣ（Floating Maltiple Ad
der Calculation Unit）１０４は、浮動小数点演算を実
行するようになされている。ＤＩＶ（わり算器（Divide
r））１０６は、わり算を実行するようになされてい
る。そして、メインメモリ４５より供給されたデータに
対して、定型処理を施し、処理結果をＧＰＵＩＦ７２を
介してＧＰＵ４９に供給するようになされている。
御により、転送されてくるＶＵのマイクロコードをマイ
クロメモリ１０３に展開したり、パックされたデータの
パケットをＶＵ−ＭＥＭ１０７の内蔵メモリに展開する
ようになされている。ＦＭＡＣ（Floating Maltiple Ad
der Calculation Unit）１０４は、浮動小数点演算を実
行するようになされている。ＤＩＶ（わり算器（Divide
r））１０６は、わり算を実行するようになされてい
る。そして、メインメモリ４５より供給されたデータに
対して、定型処理を施し、処理結果をＧＰＵＩＦ７２を
介してＧＰＵ４９に供給するようになされている。
【００４７】メインメモリ４５は、３次元オブジェクト
のデータを記憶し、必要に応じて、第１ベクトル処理装
置７１，第２ベクトル処理装置４８にそれぞれ供給する
ようになされている。また、メインＣＰＵ４４と第１ベ
クトル処理装置（ＶＰＥ０）７１とが共同して作成した
ディスプレイリストを、メインメモリ４５が内蔵するＭ
ＦＩＦＯ（MemoryFIFO）に一旦、記憶させ、メインバス
４１を介してＧＰＵＩＦ７２に供給するようになされて
いる。これは、メインＣＰＵ４４および第１ベクトル処
理装置７１の方が、第２ベクトル処理装置４８より優先
順位が低いため、第２ベクトル処理装置４８がアイドル
状態になるまでディスプレイリストを保持しておく必要
があるからである。
のデータを記憶し、必要に応じて、第１ベクトル処理装
置７１，第２ベクトル処理装置４８にそれぞれ供給する
ようになされている。また、メインＣＰＵ４４と第１ベ
クトル処理装置（ＶＰＥ０）７１とが共同して作成した
ディスプレイリストを、メインメモリ４５が内蔵するＭ
ＦＩＦＯ（MemoryFIFO）に一旦、記憶させ、メインバス
４１を介してＧＰＵＩＦ７２に供給するようになされて
いる。これは、メインＣＰＵ４４および第１ベクトル処
理装置７１の方が、第２ベクトル処理装置４８より優先
順位が低いため、第２ベクトル処理装置４８がアイドル
状態になるまでディスプレイリストを保持しておく必要
があるからである。
【００４８】また、ＣＰＵ４４および第１ベクトル処理
装置７１は、共同して第２ベクトル処理装置４８が処理
するためのマトリクスを作成し、メインメモリ４５に記
憶させるようになされている。そして、第２ベクトル処
理装置４８は、このマトリクスを用いて、ディスプレイ
リストを作成するようになされている。
装置７１は、共同して第２ベクトル処理装置４８が処理
するためのマトリクスを作成し、メインメモリ４５に記
憶させるようになされている。そして、第２ベクトル処
理装置４８は、このマトリクスを用いて、ディスプレイ
リストを作成するようになされている。
【００４９】ＧＰＵ４９は、第１ベクトル処理装置７１
よりＧＰＵＩＦ７２を介して供給されれる非定型処理用
のディスプレイリストと、第２ベクトル処理装置４８よ
り供給される定型処理用のディスプレイリストを処理す
るために、それぞれに対応する描画時のクリップ範囲や
描画オフセット等のコンテクスト（描画設定条件）を保
持するようになされている。ＣＧ０は非定型処理用のグ
ラフィックコンテクストであり、ＣＧ１は、定型処理用
のグラフィックコンテクストである。
よりＧＰＵＩＦ７２を介して供給されれる非定型処理用
のディスプレイリストと、第２ベクトル処理装置４８よ
り供給される定型処理用のディスプレイリストを処理す
るために、それぞれに対応する描画時のクリップ範囲や
描画オフセット等のコンテクスト（描画設定条件）を保
持するようになされている。ＣＧ０は非定型処理用のグ
ラフィックコンテクストであり、ＣＧ１は、定型処理用
のグラフィックコンテクストである。
【００５０】例えば、ＤＭＡＣ１０９の制御により、メ
インメモリ４５からメインバス４１を介して第１ベクト
ル処理装置７１に供給されたマイクロコードやパックさ
れたデータ（３次元オブジェクトのデータなど）のパケ
ットは、ＰＫＥ１０２により、マイクロメモリ９８や内
蔵メモリに展開される。そして、ＦＭＡＣ９９およびＤ
ＩＶ１００により、３次元オブジェクトのデータに対し
て、マトリクス演算、座標変換、透視変換等の演算が施
される。また、このとき、ＣＰＵコア９４と共に、より
複雑な処理が施される。例えば、木の葉が風に揺れる様
子や、自動車のフロントウィンドウを雨の滴が垂れる様
子を描画するためのディスプレイリストが作成される。
インメモリ４５からメインバス４１を介して第１ベクト
ル処理装置７１に供給されたマイクロコードやパックさ
れたデータ（３次元オブジェクトのデータなど）のパケ
ットは、ＰＫＥ１０２により、マイクロメモリ９８や内
蔵メモリに展開される。そして、ＦＭＡＣ９９およびＤ
ＩＶ１００により、３次元オブジェクトのデータに対し
て、マトリクス演算、座標変換、透視変換等の演算が施
される。また、このとき、ＣＰＵコア９４と共に、より
複雑な処理が施される。例えば、木の葉が風に揺れる様
子や、自動車のフロントウィンドウを雨の滴が垂れる様
子を描画するためのディスプレイリストが作成される。
【００５１】このようにして作成された２次元のオブジ
ェクトを画面に描画するためのディスプレイリスト（Co
mplex Stream）は、メインバス４１を介して一旦メイン
メモリ４５のＭＦＩＦＯに記憶され、ＧＰＵＩＦ７２に
供給される。
ェクトを画面に描画するためのディスプレイリスト（Co
mplex Stream）は、メインバス４１を介して一旦メイン
メモリ４５のＭＦＩＦＯに記憶され、ＧＰＵＩＦ７２に
供給される。
【００５２】一方、メインＤＭＡＣ４６の制御により、
メインメモリ４５からメインバス４１を介して第２ベク
トル処理装置４８に供給されたマイクロコードやパック
されたデータ（３次元オブジェクトのデータなど）のパ
ケットは、ＰＫＥ１０８により、マイクロメモリ１０３
や内蔵メモリに展開される。そして、ＦＭＡＣ１０４お
よびＤＩＶ１０６により、メインメモリ４５よりメイン
バス４１を介して供給される、メインＣＰＵ４４および
第１ベクトル処理装置７１が作成したマトリクスやコン
テクストに基づいて、３次元オブジェクトのデータに対
して、マトリクス演算、座標変換、透視変換等の演算が
施される。ここでは、比較的簡単な定型処理が施され
る。
メインメモリ４５からメインバス４１を介して第２ベク
トル処理装置４８に供給されたマイクロコードやパック
されたデータ（３次元オブジェクトのデータなど）のパ
ケットは、ＰＫＥ１０８により、マイクロメモリ１０３
や内蔵メモリに展開される。そして、ＦＭＡＣ１０４お
よびＤＩＶ１０６により、メインメモリ４５よりメイン
バス４１を介して供給される、メインＣＰＵ４４および
第１ベクトル処理装置７１が作成したマトリクスやコン
テクストに基づいて、３次元オブジェクトのデータに対
して、マトリクス演算、座標変換、透視変換等の演算が
施される。ここでは、比較的簡単な定型処理が施され
る。
【００５３】そして、このようにして作成された２次元
のオブジェクトを画面に描画するためのディスプレイリ
スト（Simple Stream）は、メインバス４１を介してＧ
ＰＵＩＦ７２に供給される。ＧＰＵＩＦ７２は、これら
２つのストリームを調停し、それらを時分割でＧＰＵ４
９に転送する。
のオブジェクトを画面に描画するためのディスプレイリ
スト（Simple Stream）は、メインバス４１を介してＧ
ＰＵＩＦ７２に供給される。ＧＰＵＩＦ７２は、これら
２つのストリームを調停し、それらを時分割でＧＰＵ４
９に転送する。
【００５４】そして、ＧＰＵ４９により、ＧＰＵＩＦ７
２より供給されたディスプレイリストに基づいて、描画
処理が実行され、フレームメモリ５８にポリゴンが描画
される。ここで、ディスプレイリストがメインＣＰＵ４
４および第１ベクトル処理装置７１によってメインメモ
リ４５上に作成され、メインバス４１を介して供給され
たものである場合、ＧＰＵ４９においては、グラフィッ
クコンテクスト（ＧＣ）０を用いて描画処理が行われ、
ディスプレイリストが第２ベクトル処理装置４８によっ
て作成されたものである場合、グラフィックコンテクス
ト（ＧＣ）１を用いて描画処理が行われる。
２より供給されたディスプレイリストに基づいて、描画
処理が実行され、フレームメモリ５８にポリゴンが描画
される。ここで、ディスプレイリストがメインＣＰＵ４
４および第１ベクトル処理装置７１によってメインメモ
リ４５上に作成され、メインバス４１を介して供給され
たものである場合、ＧＰＵ４９においては、グラフィッ
クコンテクスト（ＧＣ）０を用いて描画処理が行われ、
ディスプレイリストが第２ベクトル処理装置４８によっ
て作成されたものである場合、グラフィックコンテクス
ト（ＧＣ）１を用いて描画処理が行われる。
【００５５】フレームメモリ５８に描画されたポリゴン
は、ＣＲＴＣ８４の制御により、対応するビデオ信号に
変換された後、出力される。
は、ＣＲＴＣ８４の制御により、対応するビデオ信号に
変換された後、出力される。
【００５６】図７は、２つのディスプレイリストが処理
されるタイミングを示す図である。図７におけるGeomet
ry Subsystem0は、図６のブロック図においては第２ベ
クトル処理装置４８に対応し、Geometry Subsystem1は
メインＣＰＵ４４および第１ベクトル処理装置７１に対
応している。そして、Rendering SubsystemはＧＰＵ４
９に対応している。
されるタイミングを示す図である。図７におけるGeomet
ry Subsystem0は、図６のブロック図においては第２ベ
クトル処理装置４８に対応し、Geometry Subsystem1は
メインＣＰＵ４４および第１ベクトル処理装置７１に対
応している。そして、Rendering SubsystemはＧＰＵ４
９に対応している。
【００５７】図７（Ａ）は、プロセッサが１つの場合の
処理手順を示している。即ち、Geometry Subsystem0が
ディスプレイリスト（List#0-1）を作成すると、それを
Rendering Subsystemに供給し、次のディスプレイリス
ト（List#0-2以降のディスプレイリスト）の作成を続け
る。Rendering Subsystemは、供給されたディスプレイ
リスト（List#0-1）に従って、描画処理を実行する。描
画処理が終了した時点で、Geometry Subsystem0が次の
ディスプレイリスト（List#0-2）の作成をまだ行ってい
る場合、Rendering SubsystemはGeometry Subsystem0が
ディスプレイリスト（List#0-2）の作成を終了し、その
供給を受けるまでの間、アイドル状態となる。
処理手順を示している。即ち、Geometry Subsystem0が
ディスプレイリスト（List#0-1）を作成すると、それを
Rendering Subsystemに供給し、次のディスプレイリス
ト（List#0-2以降のディスプレイリスト）の作成を続け
る。Rendering Subsystemは、供給されたディスプレイ
リスト（List#0-1）に従って、描画処理を実行する。描
画処理が終了した時点で、Geometry Subsystem0が次の
ディスプレイリスト（List#0-2）の作成をまだ行ってい
る場合、Rendering SubsystemはGeometry Subsystem0が
ディスプレイリスト（List#0-2）の作成を終了し、その
供給を受けるまでの間、アイドル状態となる。
【００５８】以下同様にして、Rendering Subsystemに
よる描画処理が終了しても、Geometry Subsystem0によ
る次のディスプレイリストの作成が終了していない場
合、Rendering Subsystemは、次のディスプレイリスト
がGeometry Subsystem0から供給されるまでの間、アイ
ドル状態となる。
よる描画処理が終了しても、Geometry Subsystem0によ
る次のディスプレイリストの作成が終了していない場
合、Rendering Subsystemは、次のディスプレイリスト
がGeometry Subsystem0から供給されるまでの間、アイ
ドル状態となる。
【００５９】図７（Ｂ）は、プロセッサが２つの場合の
処理手順を示している。即ち、Geometry Subsystem0が
ディスプレイリスト（List#0-1）を作成する間、Render
ing Subsystemはアイドル状態であるので、Geometry Su
bsystem1が既に作成し、メインメモリ４５に記憶させて
おいたディスプレイリスト（List#1-1）をRenderingSub
systemに供給する。Geometry Subsystem1からのディス
プレイリスト（List#1-1）の供給を受けたRendering Su
bsystemは、ディスプレイリストに付加されて供給され
たGeometry Subsystem1に対応するコンテクストに基づ
いて、描画処理を実行する。
処理手順を示している。即ち、Geometry Subsystem0が
ディスプレイリスト（List#0-1）を作成する間、Render
ing Subsystemはアイドル状態であるので、Geometry Su
bsystem1が既に作成し、メインメモリ４５に記憶させて
おいたディスプレイリスト（List#1-1）をRenderingSub
systemに供給する。Geometry Subsystem1からのディス
プレイリスト（List#1-1）の供給を受けたRendering Su
bsystemは、ディスプレイリストに付加されて供給され
たGeometry Subsystem1に対応するコンテクストに基づ
いて、描画処理を実行する。
【００６０】Geometry Subsystem0によるディスプレイ
リスト（List#0-1）の作成が終了すると、Geometry Sub
system1は、次のディスプレイリスト（List#1-2）のRen
dering Subsystemへの供給を中止する。これにより、Ge
ometry Subsystem0は、作成したディスプレイリスト（L
ist#0-1）をRendering Subsystemに供給するとともに、
次のディスプレイリスト（List#0-2）の作成を開始す
る。そして、Rendering Subsystemは、供給されたディ
スプレイリスト（List#0-1）に従って、描画処理を実行
する。
リスト（List#0-1）の作成が終了すると、Geometry Sub
system1は、次のディスプレイリスト（List#1-2）のRen
dering Subsystemへの供給を中止する。これにより、Ge
ometry Subsystem0は、作成したディスプレイリスト（L
ist#0-1）をRendering Subsystemに供給するとともに、
次のディスプレイリスト（List#0-2）の作成を開始す
る。そして、Rendering Subsystemは、供給されたディ
スプレイリスト（List#0-1）に従って、描画処理を実行
する。
【００６１】Rendering Subsystemによるディスプレイ
リスト（List#0-1）の描画処理が終了したとき、Geomet
ry Subsystem0は、まだ、次のディスプレイリスト（Lis
t#0-2）を作成中であり、Rendering Subsystemはアイド
ル状態であるので、GeometrySubsystem1は、次のディス
プレイリスト（List#1-2）をRendering Subsystemに供
給する。Geometry Subsystem1からのディスプレイリス
ト（List#1-2）の供給を受けたRendering Subsystem
は、そのディスプレイリスト（List#1-2）に従って、描
画処理を開始する。
リスト（List#0-1）の描画処理が終了したとき、Geomet
ry Subsystem0は、まだ、次のディスプレイリスト（Lis
t#0-2）を作成中であり、Rendering Subsystemはアイド
ル状態であるので、GeometrySubsystem1は、次のディス
プレイリスト（List#1-2）をRendering Subsystemに供
給する。Geometry Subsystem1からのディスプレイリス
ト（List#1-2）の供給を受けたRendering Subsystem
は、そのディスプレイリスト（List#1-2）に従って、描
画処理を開始する。
【００６２】以下同様にして、Geometry Subsystem1
は、Geometry Subsystem0が処理中であり、Rendering S
ubsystemがアイドル中のときだけ、作成したディスプレ
イリストをRendering Subsystemに供給する。これによ
り、複数のプロセッサが作成したディスプレイリスト
を、Rendering Subsystemに効率的に処理させることが
可能となる。
は、Geometry Subsystem0が処理中であり、Rendering S
ubsystemがアイドル中のときだけ、作成したディスプレ
イリストをRendering Subsystemに供給する。これによ
り、複数のプロセッサが作成したディスプレイリスト
を、Rendering Subsystemに効率的に処理させることが
可能となる。
【００６３】例えば、座標変換処理を補強するために、
ＣＰＵとは別のサブプロセッサや座標変換装置を設け
て、複数の処理装置が共同して１つの描画装置（ＧＰＵ
４９）にディスプレイリストを送出するようにした場
合、描画装置に送出するディスプレイリストの容量は膨
大なため、短い時間間隔で、描画装置を使用するＣＰＵ
を切り替えるようにしないと、各ＣＰＵのローカルメモ
リがオーバフローする。そのため、図７（Ｂ）に示した
ように、各ＣＰＵに予め優先順位を設定し、高い優先順
位のＣＰＵ（マスタＣＰＵ）（図６においては、第２ベ
クトル処理装置４８）が描画装置へ送出するリストがな
くなったら、直ちにアクセス権を次のＣＰＵ（スレーブ
ＣＰＵ）（図６においては、メインＣＰＵ４４と第１ベ
クトル処理装置７１）へ譲るようにする。
ＣＰＵとは別のサブプロセッサや座標変換装置を設け
て、複数の処理装置が共同して１つの描画装置（ＧＰＵ
４９）にディスプレイリストを送出するようにした場
合、描画装置に送出するディスプレイリストの容量は膨
大なため、短い時間間隔で、描画装置を使用するＣＰＵ
を切り替えるようにしないと、各ＣＰＵのローカルメモ
リがオーバフローする。そのため、図７（Ｂ）に示した
ように、各ＣＰＵに予め優先順位を設定し、高い優先順
位のＣＰＵ（マスタＣＰＵ）（図６においては、第２ベ
クトル処理装置４８）が描画装置へ送出するリストがな
くなったら、直ちにアクセス権を次のＣＰＵ（スレーブ
ＣＰＵ）（図６においては、メインＣＰＵ４４と第１ベ
クトル処理装置７１）へ譲るようにする。
【００６４】スレーブＣＰＵは、マスタＣＰＵがディス
プレイリストを作成して、それを描画装置に転送する準
備ができた時点で、まだ、送出すべきディスプレイリス
トが残っていても、すぐに処理を中断し、描画装置への
アクセス権をマスタＣＰＵに返す。
プレイリストを作成して、それを描画装置に転送する準
備ができた時点で、まだ、送出すべきディスプレイリス
トが残っていても、すぐに処理を中断し、描画装置への
アクセス権をマスタＣＰＵに返す。
【００６５】マスタＣＰＵには、高速に処理を実行する
がローカルメモリの容量が比較的小さいものが割り当て
られ、スレーブＣＰＵにはローカルメモリの容量は比較
的大きいが、処理速度が比較的遅いものが割り当てられ
る。
がローカルメモリの容量が比較的小さいものが割り当て
られ、スレーブＣＰＵにはローカルメモリの容量は比較
的大きいが、処理速度が比較的遅いものが割り当てられ
る。
【００６６】図８に示すように、スレーブＣＰＵのさら
にスレーブとなるＣＰＵが接続される場合もある。この
ような場合、特に低次のスレーブＣＰＵは、大きなディ
スプレイリストを記憶するためのさらに大きな容量のロ
ーカルメモリを必要とする。このため、低次のスレーブ
ＣＰＵは、通常、メインメモリを抱えるメインＣＰＵが
受け持つようにしている。
にスレーブとなるＣＰＵが接続される場合もある。この
ような場合、特に低次のスレーブＣＰＵは、大きなディ
スプレイリストを記憶するためのさらに大きな容量のロ
ーカルメモリを必要とする。このため、低次のスレーブ
ＣＰＵは、通常、メインメモリを抱えるメインＣＰＵが
受け持つようにしている。
【００６７】描画装置が描画を行うためには、ディスプ
レイリストに記述された頂点情報と同時に、上述したよ
うに、描画時のクリップ範囲や描画オフセット等のコン
テクストと呼ばれる環境パラメータ(描画設定条件）が
必要である。Rendering Subsystemは、各Geometry Subs
ystemより供給されたディスプレイリストに基づいた描
画処理を、そのディスプレイリストを供給したGeometry
Subsystemに対応するコンテクストに従って行う。しか
しながら、ディスプレイリストを供給するGeometry Sub
systemが切り替わる度に、コンテクストを再設定するこ
とは非常に面倒である。そこで、Rendering Subsystem
側が、Geometry Subsystemの個数分のコンテクストを保
持するようにしている。
レイリストに記述された頂点情報と同時に、上述したよ
うに、描画時のクリップ範囲や描画オフセット等のコン
テクストと呼ばれる環境パラメータ(描画設定条件）が
必要である。Rendering Subsystemは、各Geometry Subs
ystemより供給されたディスプレイリストに基づいた描
画処理を、そのディスプレイリストを供給したGeometry
Subsystemに対応するコンテクストに従って行う。しか
しながら、ディスプレイリストを供給するGeometry Sub
systemが切り替わる度に、コンテクストを再設定するこ
とは非常に面倒である。そこで、Rendering Subsystem
側が、Geometry Subsystemの個数分のコンテクストを保
持するようにしている。
【００６８】図７に示したように、コンテクストは、デ
ィスプレイリストに付加され、例えば、描画するオブジ
ェクト毎にＧＰＵ４９に供給される。従って、ＧＰＵ４
９は、オブジェクト毎に、そのオブジェクトに対応する
コンテクストに基づいて、描画処理を行うことができ
る。
ィスプレイリストに付加され、例えば、描画するオブジ
ェクト毎にＧＰＵ４９に供給される。従って、ＧＰＵ４
９は、オブジェクト毎に、そのオブジェクトに対応する
コンテクストに基づいて、描画処理を行うことができ
る。
【００６９】Geometry SubsystemとRendering Subsyste
mは、メインバス４１を構成するデータバスとアドレス
バスを共有し、アドレスバスを介して現在アクセスして
いるGeometry SubsystemのＩＤを、またデータバスを介
して現在アクセスしているGeometry Subsystemが作成し
たディスプレイリストをそれぞれRendering Subsystem
に供給する。Rendering Subsystemは、供給されたＩＤ
に対応するコンテクストを選択し、このコンテクストに
基づいてディスプレイリストを解釈し、フレームバッフ
ァへの描画を行う。
mは、メインバス４１を構成するデータバスとアドレス
バスを共有し、アドレスバスを介して現在アクセスして
いるGeometry SubsystemのＩＤを、またデータバスを介
して現在アクセスしているGeometry Subsystemが作成し
たディスプレイリストをそれぞれRendering Subsystem
に供給する。Rendering Subsystemは、供給されたＩＤ
に対応するコンテクストを選択し、このコンテクストに
基づいてディスプレイリストを解釈し、フレームバッフ
ァへの描画を行う。
【００７０】以上のように、複数のプロセッサがその優
先順位に従って描画装置を制御するようにすることによ
り、ディスプレイリストを保持するローカルメモリの容
量を、プロセッサ毎に最小限にすることができる。これ
により、ローカルメモリにコストをかけることなく、デ
ィスプレイリストの作成処理を並列化することができ
る。また、コンテクストを各描画処理装置に保持させる
ことにより、コンテクストの切り替え時におけるオーバ
ヘッドを減少させることができる。
先順位に従って描画装置を制御するようにすることによ
り、ディスプレイリストを保持するローカルメモリの容
量を、プロセッサ毎に最小限にすることができる。これ
により、ローカルメモリにコストをかけることなく、デ
ィスプレイリストの作成処理を並列化することができ
る。また、コンテクストを各描画処理装置に保持させる
ことにより、コンテクストの切り替え時におけるオーバ
ヘッドを減少させることができる。
【００７１】次に、複数のプロセッサがデータバスとメ
インメモリを時分割で共有し、データの転送を行う場合
において、データの制御を、転送するデータ自身に埋め
込まれたメタ命令に従って行う方法について説明する。
インメモリを時分割で共有し、データの転送を行う場合
において、データの制御を、転送するデータ自身に埋め
込まれたメタ命令に従って行う方法について説明する。
【００７２】図９は、メタ命令のフォーマット例を示し
ている。メタ命令は１２８ビットで構成され、そのうち
の６４ビットのみが有効とされる。最初の１６ビットに
は、転送すべきデータのサイズがセットされる。２４ビ
ット目乃至３１ビット目には、メタ命令のＩＤがセット
される。そして、３２ビット目乃至６３ビット目には、
転送すべきデータが記憶されているアドレス、または、
次に読み出すべきメタ命令が記憶されているアドレスが
セットされる。
ている。メタ命令は１２８ビットで構成され、そのうち
の６４ビットのみが有効とされる。最初の１６ビットに
は、転送すべきデータのサイズがセットされる。２４ビ
ット目乃至３１ビット目には、メタ命令のＩＤがセット
される。そして、３２ビット目乃至６３ビット目には、
転送すべきデータが記憶されているアドレス、または、
次に読み出すべきメタ命令が記憶されているアドレスが
セットされる。
【００７３】データの転送は、データに埋め込まれたメ
タ命令のＩＤに応じて、以下のように制御される。
タ命令のＩＤに応じて、以下のように制御される。
【００７４】ＩＤが「ｃｎｔ」である場合、メタ命令の
次のＱＷＣワードを転送した後、パケットの次の番地の
メタ命令を実行する。ＩＤが「ｃｎｔｓ」である場合、
メタ命令の次のＱＷＣワードをストール制御をしながら
転送した後、パケットの次の番地のメタ命令を実行す
る。ＩＤが「ｎｅｘｔ」の場合、メタ命令に続くＱＷＣ
ワードを転送した後、アドレスで示される番地に記憶さ
れているメタ命令が実行される。
次のＱＷＣワードを転送した後、パケットの次の番地の
メタ命令を実行する。ＩＤが「ｃｎｔｓ」である場合、
メタ命令の次のＱＷＣワードをストール制御をしながら
転送した後、パケットの次の番地のメタ命令を実行す
る。ＩＤが「ｎｅｘｔ」の場合、メタ命令に続くＱＷＣ
ワードを転送した後、アドレスで示される番地に記憶さ
れているメタ命令が実行される。
【００７５】また、ＩＤが「ｒｅｆ」の場合、アドレス
で表される番地からＱＷＣワードを転送した後、メタ命
令の次の番地のメタ命令を実行する。ＩＤが「ｒｅｆ
ｓ」の場合、ＡＤＤＲ番地からＱＷＣワードをストール
制御を行いながら転送した後、メタ命令の次の番地のメ
タ命令を実行する。
で表される番地からＱＷＣワードを転送した後、メタ命
令の次の番地のメタ命令を実行する。ＩＤが「ｒｅｆ
ｓ」の場合、ＡＤＤＲ番地からＱＷＣワードをストール
制御を行いながら転送した後、メタ命令の次の番地のメ
タ命令を実行する。
【００７６】ＩＤが「ｃａｌｌ」の場合、メタ命令に続
くＱＷＣワードを転送した後、パケットの次の番地をレ
ジスタにプッシュして、アドレスで示される番地に記憶
されているメタ命令を実行する。ＩＤが「ｒｅｔ」の場
合、メタ命令に続くＱＷＣワードを転送した後、レジス
タからポップした番地に記憶されているメタ命令を実行
する。ＩＤが「ｅｎｄ」の場合、メタ命令に続くＱＷＣ
ワードを転送した後、処理を終了する。
くＱＷＣワードを転送した後、パケットの次の番地をレ
ジスタにプッシュして、アドレスで示される番地に記憶
されているメタ命令を実行する。ＩＤが「ｒｅｔ」の場
合、メタ命令に続くＱＷＣワードを転送した後、レジス
タからポップした番地に記憶されているメタ命令を実行
する。ＩＤが「ｅｎｄ」の場合、メタ命令に続くＱＷＣ
ワードを転送した後、処理を終了する。
【００７７】図１０は、メタ命令のＩＤが「ｎｅｘｔ」
の場合の動作を示している。最初に、メインＤＭＡＣ４
６は、レジスタＤｎ＿ＴＡＤＲ（Tag Address）によっ
て指定されたアドレスから、１ワードをメタ命令ワード
として読み出す。この例の場合、そのメタ命令は「ＮＥ
ＸＴ ＡＤＤＲ＝ＡＤＤＲ２，ＬＥＮ＝８」であるの
で、続く８ｑｗｏｒｄ（quadlet word）（１ｑｗｏｒｄ
＝１２８ビット）のデータが転送された後、アドレスＡ
ＤＤＲ２に記憶されているメタ命令「ＮＥＸＴＡＤＤＲ
＝ＡＤＤＲ１，ＬＥＮ＝２」が実行される。
の場合の動作を示している。最初に、メインＤＭＡＣ４
６は、レジスタＤｎ＿ＴＡＤＲ（Tag Address）によっ
て指定されたアドレスから、１ワードをメタ命令ワード
として読み出す。この例の場合、そのメタ命令は「ＮＥ
ＸＴ ＡＤＤＲ＝ＡＤＤＲ２，ＬＥＮ＝８」であるの
で、続く８ｑｗｏｒｄ（quadlet word）（１ｑｗｏｒｄ
＝１２８ビット）のデータが転送された後、アドレスＡ
ＤＤＲ２に記憶されているメタ命令「ＮＥＸＴＡＤＤＲ
＝ＡＤＤＲ１，ＬＥＮ＝２」が実行される。
【００７８】これにより、続く２ｑｗｏｒｄのデータが
ＤＭＡＣの制御により転送された後、アドレスＡＤＤＲ
１に記憶されているメタ命令「ＥＮＤ ＡＤＤＲ＝−，
ＬＥＮ＝８」が実行される。即ち、続く８ｑｗｏｒｄの
データが転送された後、処理を終了する。
ＤＭＡＣの制御により転送された後、アドレスＡＤＤＲ
１に記憶されているメタ命令「ＥＮＤ ＡＤＤＲ＝−，
ＬＥＮ＝８」が実行される。即ち、続く８ｑｗｏｒｄの
データが転送された後、処理を終了する。
【００７９】図１１は、メタ命令のＩＤが「ＲＥＦ」の
場合の動作を示している。最初に、メインＤＭＡＣ４６
は、レジスタＤｎ＿ＴＡＤＲによって指定されたアドレ
スから、１ワードをメタ命令ワードとして読み出す。こ
の例の場合、「ＲＥＦ ＡＤＤＲ＝ＡＤＤＲ２，ＬＥＮ
＝２」であるので、アドレス２より以降に記憶されてい
る２ｑｗｏｒｄのデータが転送され、次のメタ命令が実
行される。
場合の動作を示している。最初に、メインＤＭＡＣ４６
は、レジスタＤｎ＿ＴＡＤＲによって指定されたアドレ
スから、１ワードをメタ命令ワードとして読み出す。こ
の例の場合、「ＲＥＦ ＡＤＤＲ＝ＡＤＤＲ２，ＬＥＮ
＝２」であるので、アドレス２より以降に記憶されてい
る２ｑｗｏｒｄのデータが転送され、次のメタ命令が実
行される。
【００８０】即ち、メタ命令「ＲＥＦ ＡＤＤＲ＝ＡＤ
ＤＲ１，ＬＥＮ＝８」が実行され、ＡＤＤＲ１より以降
に記憶されている８ｑｗｏｒｄのデータが転送され、次
のメタ命令が実行される。即ち、メタ命令「ＥＮＤ Ａ
ＤＤＲ＝−，ＬＥＮ＝８」が実行され、続く８ｑｗｏｒ
ｄのデータが転送される。
ＤＲ１，ＬＥＮ＝８」が実行され、ＡＤＤＲ１より以降
に記憶されている８ｑｗｏｒｄのデータが転送され、次
のメタ命令が実行される。即ち、メタ命令「ＥＮＤ Ａ
ＤＤＲ＝−，ＬＥＮ＝８」が実行され、続く８ｑｗｏｒ
ｄのデータが転送される。
【００８１】図１２は、メタ命令のＩＤが「ＣＡＬＬ」
の場合の動作を示している。最初に、メインＤＭＡＣ４
６は、レジスタＤｎ＿ＴＡＤＲによって指定されたアド
レスから、１ワードをメタ命令ワードとして読み出す。
この例の場合、「ＣＡＬＬＡＤＤＲ＝ＡＤＤＲ１，ＬＥ
Ｎ＝０」であるので、アドレス１に記憶されているメタ
命令が実行される。即ち、メタ命令「ＣＡＬＬ ＡＤＤ
Ｒ＝ＡＤＤＲ２，ＬＥＮ＝８」が実行され、続く８ｑｗ
ｏｒｄのデータが転送された後、ＡＤＤＲ２に記憶され
ているメタ命令が実行される。
の場合の動作を示している。最初に、メインＤＭＡＣ４
６は、レジスタＤｎ＿ＴＡＤＲによって指定されたアド
レスから、１ワードをメタ命令ワードとして読み出す。
この例の場合、「ＣＡＬＬＡＤＤＲ＝ＡＤＤＲ１，ＬＥ
Ｎ＝０」であるので、アドレス１に記憶されているメタ
命令が実行される。即ち、メタ命令「ＣＡＬＬ ＡＤＤ
Ｒ＝ＡＤＤＲ２，ＬＥＮ＝８」が実行され、続く８ｑｗ
ｏｒｄのデータが転送された後、ＡＤＤＲ２に記憶され
ているメタ命令が実行される。
【００８２】即ち、メタ命令「ＲＥＴ ＡＤＤＲ＝−，
ＬＥＮ＝８」が実行され、続く８ｑｗｏｒｄのデータが
転送された後、リターンし、メタ命令「ＲＥＴ ＡＤＤ
Ｒ＝−，ＬＥＮ＝０」が実行される。これにより、次の
メタ命令「ＣＡＬＬ ＡＤＤＲ＝ＡＤＤＲ２，ＬＥＮ＝
８」が実行され、続く８ｑｗｏｒｄのデータが転送され
た後、ＡＤＤＲ２に記憶されているメタ命令が再度実行
される。
ＬＥＮ＝８」が実行され、続く８ｑｗｏｒｄのデータが
転送された後、リターンし、メタ命令「ＲＥＴ ＡＤＤ
Ｒ＝−，ＬＥＮ＝０」が実行される。これにより、次の
メタ命令「ＣＡＬＬ ＡＤＤＲ＝ＡＤＤＲ２，ＬＥＮ＝
８」が実行され、続く８ｑｗｏｒｄのデータが転送され
た後、ＡＤＤＲ２に記憶されているメタ命令が再度実行
される。
【００８３】即ち、「ＲＥＴ ＡＤＤＲ＝−，ＬＥＮ＝
８」が実行され、続く８ｑｗｏｒｄのデータが転送され
た後、リターンし、次にメタ命令「ＥＮＤ ＡＤＤＲ＝
−，ＬＥＮ＝０」が実行され、処理を終了する。
８」が実行され、続く８ｑｗｏｒｄのデータが転送され
た後、リターンし、次にメタ命令「ＥＮＤ ＡＤＤＲ＝
−，ＬＥＮ＝０」が実行され、処理を終了する。
【００８４】このように、データに埋め込まれたメタ命
令に従って、データ転送が制御される。
令に従って、データ転送が制御される。
【００８５】図１３は、上述したメタ命令によって、デ
ータの転送が制御される様子を示す図である。ＣＰＵ４
４がディスプレイリスト（DisplayList0）を作成してい
る間に、１フレーム前に作成されたディスプレイリスト
（DisplayList1）が第２ベクトル処理装置（ＶＰＥ１）
４８に転送される。
ータの転送が制御される様子を示す図である。ＣＰＵ４
４がディスプレイリスト（DisplayList0）を作成してい
る間に、１フレーム前に作成されたディスプレイリスト
（DisplayList1）が第２ベクトル処理装置（ＶＰＥ１）
４８に転送される。
【００８６】まず、メインＣＰＵ４４および第１ベクト
ル処理装置７１が、図１３に示すように、ＩＤが「ＮＥ
ＸＴ」のメタ命令、コンテクスト、ＩＤが「ＲＥＦ」の
メタ命令、ＩＤが「ＲＥＦ」のメタ命令、マトリクス、
ＩＤが「ＲＥＦ」のメタ命令、マトリクス、ＩＤが「Ｒ
ＥＦ」のメタ命令、マトリクス、ＩＤが「ＲＥＦ」のメ
タ命令、ＩＤが「ＲＥＦ」のメタ命令、ＩＤが「ＲＥ
Ｆ」のメタ命令、マトリクス、ＩＤが「ＲＥＴ」のマト
リクスからなるディスプレイリストを作成する。
ル処理装置７１が、図１３に示すように、ＩＤが「ＮＥ
ＸＴ」のメタ命令、コンテクスト、ＩＤが「ＲＥＦ」の
メタ命令、ＩＤが「ＲＥＦ」のメタ命令、マトリクス、
ＩＤが「ＲＥＦ」のメタ命令、マトリクス、ＩＤが「Ｒ
ＥＦ」のメタ命令、マトリクス、ＩＤが「ＲＥＦ」のメ
タ命令、ＩＤが「ＲＥＦ」のメタ命令、ＩＤが「ＲＥ
Ｆ」のメタ命令、マトリクス、ＩＤが「ＲＥＴ」のマト
リクスからなるディスプレイリストを作成する。
【００８７】その間、１フレーム前に作成されたディス
プレイリスト（DisplayList1）が第２ベクトル処理装置
４８に転送される。即ち、ＩＤが「ＮＥＸＴ」のメタ命
令が実行され、続くコンテクストが第２ベクトル処理装
置４８に転送される。次に、ＩＤが「ＲＥＦ」のメタ命
令が実行され、メインメモリ４５内のオブジェクトデー
タベースの中のProgram0が参照される。このように、フ
レーム間で内容が変わらないデータは、ディスプレイリ
ストからメタ命令を使用して参照され、ディスプレイリ
スト間で共有される。このため、ディスプレイリストの
作成においては、フレーム毎に変化する位置データ（マ
トリクス）の更新だけとなる。
プレイリスト（DisplayList1）が第２ベクトル処理装置
４８に転送される。即ち、ＩＤが「ＮＥＸＴ」のメタ命
令が実行され、続くコンテクストが第２ベクトル処理装
置４８に転送される。次に、ＩＤが「ＲＥＦ」のメタ命
令が実行され、メインメモリ４５内のオブジェクトデー
タベースの中のProgram0が参照される。このように、フ
レーム間で内容が変わらないデータは、ディスプレイリ
ストからメタ命令を使用して参照され、ディスプレイリ
スト間で共有される。このため、ディスプレイリストの
作成においては、フレーム毎に変化する位置データ（マ
トリクス）の更新だけとなる。
【００８８】なお、オブジェクトデータベースには、３
次元物体を記述するための３次元データ（Vertex of Ob
ject）、オブジェクトデータを解釈するためのプログラ
ム、およびオブジェクトの装飾にテクスチャマッピング
を行う場合に、テクスチャとなる画像データ（Texture
Image）が格納されている。
次元物体を記述するための３次元データ（Vertex of Ob
ject）、オブジェクトデータを解釈するためのプログラ
ム、およびオブジェクトの装飾にテクスチャマッピング
を行う場合に、テクスチャとなる画像データ（Texture
Image）が格納されている。
【００８９】次に、ＩＤが「ＲＥＦ」の次のメタ命令が
実行され、３次元座標データ（オブジェクトの頂点座標
データ）（Vertex of Object0）が参照される。次に、
マトリクスが第２ベクトル処理装置４８に転送され、Ｉ
Ｄが「ＲＥＦ」の次のメタ命令が実行され、３次元座標
データ（Vertex of Object1）が参照される。次に、マ
トリクスが第２ベクトル処理装置４８に転送される。
実行され、３次元座標データ（オブジェクトの頂点座標
データ）（Vertex of Object0）が参照される。次に、
マトリクスが第２ベクトル処理装置４８に転送され、Ｉ
Ｄが「ＲＥＦ」の次のメタ命令が実行され、３次元座標
データ（Vertex of Object1）が参照される。次に、マ
トリクスが第２ベクトル処理装置４８に転送される。
【００９０】そして、ＩＤが「ＲＥＦ」の次のメタ命令
が実行され、再び３次元座標データ（Vertex of Object
1）が参照され、マトリクスが第２ベクトル処理装置４
８に転送される。そして、ＩＤが「ＲＥＦ」の次のメタ
命令が実行され、プログラム（Program3）が参照され
る。次に、ＩＤが「ＲＥＦ」の次のメタ命令が実行さ
れ、テクスチャとなる画像データが転送される。
が実行され、再び３次元座標データ（Vertex of Object
1）が参照され、マトリクスが第２ベクトル処理装置４
８に転送される。そして、ＩＤが「ＲＥＦ」の次のメタ
命令が実行され、プログラム（Program3）が参照され
る。次に、ＩＤが「ＲＥＦ」の次のメタ命令が実行さ
れ、テクスチャとなる画像データが転送される。
【００９１】テクスチャとなる画像データがフレームメ
モリ５８に記憶されていない場合、オブジェクトデータ
（Vertex of Object4）の転送に先立って、テクスチャ
となる画像データがフレームメモリ５８に転送される。
テクスチャとなる画像データがＭＤＥＣ４７からの解凍
データやサブバス４２からの転送データであり、フレー
ム毎に変化するものである場合、後述するように、スト
ール機能が用いられ、データ転送の同期が取られる。
モリ５８に記憶されていない場合、オブジェクトデータ
（Vertex of Object4）の転送に先立って、テクスチャ
となる画像データがフレームメモリ５８に転送される。
テクスチャとなる画像データがＭＤＥＣ４７からの解凍
データやサブバス４２からの転送データであり、フレー
ム毎に変化するものである場合、後述するように、スト
ール機能が用いられ、データ転送の同期が取られる。
【００９２】画像データが転送される間、第２ベクトル
処理装置４８の処理が一旦停止するので、この期間を最
小にするために、画像データの転送期間は、他のＤＭＡ
チャンネルを停止する。この指定もメタ命令の所定の制
御ビットにより行うことができる。例えば、図９に示し
たメタ命令の２４ビット目および２５ビット目にこの制
御ビットをセットすることができる。
処理装置４８の処理が一旦停止するので、この期間を最
小にするために、画像データの転送期間は、他のＤＭＡ
チャンネルを停止する。この指定もメタ命令の所定の制
御ビットにより行うことができる。例えば、図９に示し
たメタ命令の２４ビット目および２５ビット目にこの制
御ビットをセットすることができる。
【００９３】次に、ＩＤが「ＲＥＦ」の次のメタ命令が
実行され、３次元座標データ（Vertex of Object4）が
参照される。次に、マトリクスが第２ベクトル処理装置
４８に転送され、ＩＤが「ＲＥＴ」のメタ命令が実行さ
れ、処理を終了する。
実行され、３次元座標データ（Vertex of Object4）が
参照される。次に、マトリクスが第２ベクトル処理装置
４８に転送され、ＩＤが「ＲＥＴ」のメタ命令が実行さ
れ、処理を終了する。
【００９４】図１４は、ストール機能を説明するための
図である。デバイス０（DEV0）からメインメモリにデー
タの転送が行われ、メインメモリからデバイス１（DEV
1）にデータの転送が行われる場合、メインメモリから
デバイス１にデータが転送されるときのメインメモリ上
での転送アドレスが、デバイス０からメインメモリにデ
ータが転送されるときのメインメモリ上での転送アドレ
スを越える間、メインメモリからデバイス１へのデータ
の転送をストールする。
図である。デバイス０（DEV0）からメインメモリにデー
タの転送が行われ、メインメモリからデバイス１（DEV
1）にデータの転送が行われる場合、メインメモリから
デバイス１にデータが転送されるときのメインメモリ上
での転送アドレスが、デバイス０からメインメモリにデ
ータが転送されるときのメインメモリ上での転送アドレ
スを越える間、メインメモリからデバイス１へのデータ
の転送をストールする。
【００９５】図１３に示した例の場合、メインメモリ４
５から第２ベクトル処理装置４８にテクスチャとなる画
像データを転送するときのメインメモリ４５上での転送
アドレスが、ＭＤＥＣ４７からメインメモリ４５にテク
スチャとなる画像データの転送が行われるときのメイン
メモリ４５上での転送アドレスを越える間、メインメモ
リ４５から第２ベクトル処理装置４８へのテクスチャと
なる画像データの転送をストールする。このようにし
て、データの同期が取られる。
５から第２ベクトル処理装置４８にテクスチャとなる画
像データを転送するときのメインメモリ４５上での転送
アドレスが、ＭＤＥＣ４７からメインメモリ４５にテク
スチャとなる画像データの転送が行われるときのメイン
メモリ４５上での転送アドレスを越える間、メインメモ
リ４５から第２ベクトル処理装置４８へのテクスチャと
なる画像データの転送をストールする。このようにし
て、データの同期が取られる。
【００９６】以上のように、メインＤＭＡＣ４６が、リ
ストを構成するメタ命令を読み出し、それに従って、デ
ータを各プロセッサに分配する。従って、データを生成
する時点で、転送の順序や形態、あるいは転送の優先順
位を予めデータの中にプログラムすることにより、デー
タの性質に依存して、最適な転送を行うことができる。
また、データの転送順序をリスト形式で予め記述してお
くことにより、メモリ内に無駄な作業用のコピーデータ
を持つ必要がなく、無駄なメモリアクセスを軽減すると
ともに、ディスプレイリストのサイズを削減することが
できる。
ストを構成するメタ命令を読み出し、それに従って、デ
ータを各プロセッサに分配する。従って、データを生成
する時点で、転送の順序や形態、あるいは転送の優先順
位を予めデータの中にプログラムすることにより、デー
タの性質に依存して、最適な転送を行うことができる。
また、データの転送順序をリスト形式で予め記述してお
くことにより、メモリ内に無駄な作業用のコピーデータ
を持つ必要がなく、無駄なメモリアクセスを軽減すると
ともに、ディスプレイリストのサイズを削減することが
できる。
【００９７】また、ディスプレイリストのうち、フレー
ム毎に変更する部分だけを２重化して個別に記憶し、そ
の他の部分は共通のメモリ領域に記憶させるようにする
ことにより、ディスプレイリストを記憶するためのメモ
リ容量を削減することができる。従って、少ないメモリ
容量で多くのディスプレイリストを記憶することができ
る。
ム毎に変更する部分だけを２重化して個別に記憶し、そ
の他の部分は共通のメモリ領域に記憶させるようにする
ことにより、ディスプレイリストを記憶するためのメモ
リ容量を削減することができる。従って、少ないメモリ
容量で多くのディスプレイリストを記憶することができ
る。
【００９８】さらに、データに埋め込まれたメタ命令に
従ってデータの転送が行われるため、複数のプロセッサ
間でのデータの読み出しおよび書き込みの同期を取るこ
とを容易にすることができ、メモリ内にダブルバッファ
を構成することなく、複数のプロセッサがメモリを共有
するようにすることができる。
従ってデータの転送が行われるため、複数のプロセッサ
間でのデータの読み出しおよび書き込みの同期を取るこ
とを容易にすることができ、メモリ内にダブルバッファ
を構成することなく、複数のプロセッサがメモリを共有
するようにすることができる。
【００９９】なお、上記実施の形態においては、ＣＤ−
ＲＯＭにデータを記憶させるようにしたが、他の記録媒
体を用いるようにすることも可能である。
ＲＯＭにデータを記憶させるようにしたが、他の記録媒
体を用いるようにすることも可能である。
【０１００】
【発明の効果】請求項１に記載の情報処理装置によれ
ば、生成手段が、演算装置に転送すべき３次元グラフィ
ックス処理のためのデータと、データの演算装置への転
送を制御する命令とからなるリストを生成するようにし
たので、データの転送順序や優先順位等を予めデータの
中にプログラムすることができ、データの性質に依存し
た最適な転送を行うことができる。
ば、生成手段が、演算装置に転送すべき３次元グラフィ
ックス処理のためのデータと、データの演算装置への転
送を制御する命令とからなるリストを生成するようにし
たので、データの転送順序や優先順位等を予めデータの
中にプログラムすることができ、データの性質に依存し
た最適な転送を行うことができる。
【０１０１】請求項２に記載の情報処理装置によれば、
メモリは、演算装置に転送すべき３次元グラフィックス
処理のためのデータと、データの演算装置への転送を制
御する命令とからなるリストを記憶するようにしたの
で、予めデータに埋め込まれた命令に従って、データの
性質に応じた最適な処理を行うことができる。
メモリは、演算装置に転送すべき３次元グラフィックス
処理のためのデータと、データの演算装置への転送を制
御する命令とからなるリストを記憶するようにしたの
で、予めデータに埋め込まれた命令に従って、データの
性質に応じた最適な処理を行うことができる。
【０１０２】請求項３に記載の情報処理装置によれば、
転送手段が、メモリに記憶された演算装置に転送すべき
３次元グラフィックス処理のためのデータと、データの
演算装置への転送を制御する命令とからなるリストを読
み出し、命令に従って、データを演算装置のいずれかに
転送するようにしたので、データに応じて、メモリ資源
を各プロセッサに効率的に分配することができる。
転送手段が、メモリに記憶された演算装置に転送すべき
３次元グラフィックス処理のためのデータと、データの
演算装置への転送を制御する命令とからなるリストを読
み出し、命令に従って、データを演算装置のいずれかに
転送するようにしたので、データに応じて、メモリ資源
を各プロセッサに効率的に分配することができる。
【０１０３】請求項８に記載の情報処理装置、および請
求項９に記載の情報処理方法によれば、演算装置に転送
すべき３次元グラフィックス処理のためのデータと、デ
ータの演算装置への転送を制御する命令とからなるリス
トを生成し、メモリに記憶されたリストを読み出し、リ
ストを構成する命令に従って、データを演算装置のいず
れかに転送するようにしたので、データの転送順序や優
先順位等を予めデータの中にプログラムすることがで
き、データに応じて、メモリ資源を各プロセッサに効率
的に分配することができる。
求項９に記載の情報処理方法によれば、演算装置に転送
すべき３次元グラフィックス処理のためのデータと、デ
ータの演算装置への転送を制御する命令とからなるリス
トを生成し、メモリに記憶されたリストを読み出し、リ
ストを構成する命令に従って、データを演算装置のいず
れかに転送するようにしたので、データの転送順序や優
先順位等を予めデータの中にプログラムすることがで
き、データに応じて、メモリ資源を各プロセッサに効率
的に分配することができる。
【図１】本発明の情報処理装置を応用した家庭用ゲーム
機の一例を示す平面図である。
機の一例を示す平面図である。
【図２】図１の家庭用ゲーム機１の正面図である。
【図３】図１の家庭用ゲーム機１の側面図である。
【図４】図１の家庭用ゲーム機１で再生されるＣＤ−Ｒ
ＯＭの一例を示す平面図である。
ＯＭの一例を示す平面図である。
【図５】図１の家庭用ゲーム機１の内部の電気的構成例
を示すブロック図である。
を示すブロック図である。
【図６】図５のメインＤＭＡＣ４６、メインＣＰＵ４
４、第２ベクトル処理装置４８、メインメモリ４５、Ｇ
ＰＵ４９の詳細な構成例を示すブロック図である。
４、第２ベクトル処理装置４８、メインメモリ４５、Ｇ
ＰＵ４９の詳細な構成例を示すブロック図である。
【図７】複数のプロセッサが生成するディスプレイリス
トの処理手順を示す図である。
トの処理手順を示す図である。
【図８】３つのプロセッサがＧＰＵ４９を制御するよう
にした場合の家庭用ゲーム機１の他の構成例を示すブロ
ック図である。
にした場合の家庭用ゲーム機１の他の構成例を示すブロ
ック図である。
【図９】メタ命令のフォーマット例を示す図である。
【図１０】メタ命令に従って、データ転送が行われる手
順を説明する図である。
順を説明する図である。
【図１１】メタ命令に従って、データ転送が行われる手
順を説明する図である。
順を説明する図である。
【図１２】メタ命令に従って、データ転送が行われる手
順を説明する図である。
順を説明する図である。
【図１３】ディスプレイリストに従って、データ転送が
行われる手順を説明する図である。
行われる手順を説明する図である。
【図１４】ストール制御を説明する図である。
１ 家庭用ゲーム機， ２ ゲーム機本体， ３ ディ
スク装着部， １７操作装置， ４０ ＣＤ−ＲＯＭ，
４１ メインバス， ４２ サブバス，４３ ＳＢＵ
ＳＩＦ， ４４ メインＣＰＵ， ４５ メインメモ
リ， ４６メインＤＭＡＣ， ４７ ＭＰＥＧデコー
ダ， ４８ 第２ベクトル処理装置，４９ 画像処理装
置（ＧＰＵ）， ５０ サブＣＰＵ， ５１ サブメモ
リ，５２ サブＤＭＡＣ， ５３ ＲＯＭ， ５６ Ｃ
Ｄ−ＲＯＭドライブ， ５８ フレームメモリ， ９４
ＣＰＵコア， ９８，１０３ マイクロメモリ，９
９，１０４ ＦＭＡＣ， １００，１０６ ＤＩＶ，
１０１，１０７ ＶＵ−ＭＥＭ， １０２，１０８ Ｐ
ＫＥ
スク装着部， １７操作装置， ４０ ＣＤ−ＲＯＭ，
４１ メインバス， ４２ サブバス，４３ ＳＢＵ
ＳＩＦ， ４４ メインＣＰＵ， ４５ メインメモ
リ， ４６メインＤＭＡＣ， ４７ ＭＰＥＧデコー
ダ， ４８ 第２ベクトル処理装置，４９ 画像処理装
置（ＧＰＵ）， ５０ サブＣＰＵ， ５１ サブメモ
リ，５２ サブＤＭＡＣ， ５３ ＲＯＭ， ５６ Ｃ
Ｄ−ＲＯＭドライブ， ５８ フレームメモリ， ９４
ＣＰＵコア， ９８，１０３ マイクロメモリ，９
９，１０４ ＦＭＡＣ， １００，１０６ ＤＩＶ，
１０１，１０７ ＶＵ−ＭＥＭ， １０２，１０８ Ｐ
ＫＥ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｔ 1/00 Ｇ０９Ｇ 5/36 ５１０Ｖ Ｇ０９Ｇ 5/00 ５５５ Ｇ０６Ｆ 15/62 ３５０Ａ 5/36 ５１０ 15/66 Ｊ
Claims (9)
- 【請求項１】 複数の演算装置がバスとメモリを時分割
で共有し、並列に３次元グラフィックス処理を行う情報
処理装置であって、 前記演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、前記データの前記演算装置への転送を
制御する命令とからなるリストを生成する生成手段を備
えることを特徴とする情報処理装置。 - 【請求項２】 複数の演算装置がバスとメモリを時分割
で共有し、並列に３次元グラフィックス処理を行う情報
処理装置であって、 前記メモリは、前記演算装置に転送すべき３次元グラフ
ィックス処理のためのデータと、前記データの前記演算
装置への転送を制御する命令とからなるリストを記憶す
ることを特徴とする情報処理装置。 - 【請求項３】 複数の演算装置がバスとメモリを時分割
で共有し、並列に３次元グラフィックス処理を行う情報
処理装置であって、 前記メモリに記憶された前記演算装置に転送すべき３次
元グラフィックス処理のためのデータと、前記データの
前記演算装置への転送を制御する命令とからなるリスト
を読み出し、前記命令に従って、前記データを前記演算
装置のいずれかに転送する転送手段を備えることを特徴
とする情報処理装置。 - 【請求項４】 前記メモリは、第１の領域と第２の領域
に仮想的に分割され、 所定のフレームに対応する所定の前記リストが前記第１
の領域に書き込まれるとともに、 他のフレームに対応する他の前記リストが前記第２の領
域から読み出されることを特徴とする請求項２に記載の
情報処理装置。 - 【請求項５】 前記転送手段は、前記メモリの所定の領
域に対して、複数の前記演算装置が時分割でデータの読
み出しおよび書き込みを行う場合において、前記領域か
ら前記データを読み出すアドレスが、前記領域に対して
前記データを書き込むアドレスより大きい間、前記領域
からの前記データの読み出しを待機させることを特徴と
する請求項３に記載の情報処理装置。 - 【請求項６】 前記転送手段は、前記メモリに記憶され
ている前記リストを構成する前記命令に従って、前記リ
ストを構成する前記データを所定の前記演算装置に転送
する間、他の前記演算装置による前記データへのアクセ
スを待機させることを特徴とする請求項３に記載の情報
処理装置。 - 【請求項７】 前記メモリは、前記リストのうち、フレ
ーム毎に変更する部分だけを２重化して、前記第１の領
域および前記第２の領域に記憶させることを特徴とする
請求項４に記載の情報処理装置。 - 【請求項８】 複数の演算装置がバスとメモリを時分割
で共有し、並列に３次元グラフィックス処理を行う情報
処理装置であって、 前記演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、前記データの前記演算装置への転送を
制御する命令とからなるリストを生成する生成手段と、 前記メモリに記憶された前記リストを読み出し、前記リ
ストを構成する前記命令に従って、前記データを前記演
算装置のいずれかに転送する転送手段を備えることを特
徴とする情報処理装置。 - 【請求項９】 複数の演算装置がバスとメモリを時分割
で共有し、並列に３次元グラフィックス処理を行う情報
処理方法であって、 前記演算装置に転送すべき３次元グラフィックス処理の
ためのデータと、前記データの前記演算装置への転送を
制御する命令とからなるリストを生成するステップと、 前記メモリに記憶された前記リストを読み出し、前記リ
ストを構成する前記命令に従って、前記データを前記演
算装置のいずれかに転送するステップとを備えることを
特徴とする情報処理方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07493097A JP3739888B2 (ja) | 1997-03-27 | 1997-03-27 | 情報処理装置および方法 |
| AU59388/98A AU730429B2 (en) | 1997-03-27 | 1998-03-19 | Information processing apparatus and information processing method |
| TW087104098A TW394906B (en) | 1997-03-27 | 1998-03-19 | Informaion processing apparatus and information processing method |
| CA002232904A CA2232904A1 (en) | 1997-03-27 | 1998-03-20 | Information processing apparatus and information processing method |
| DE69820143T DE69820143T2 (de) | 1997-03-27 | 1998-03-25 | Datenverarbeitungsgerät und -verfahren |
| EP98302255A EP0871142B1 (en) | 1997-03-27 | 1998-03-25 | Information processing apparatus and methods |
| US09/048,137 US6219073B1 (en) | 1997-03-27 | 1998-03-25 | Apparatus and method for information processing using list with embedded instructions for controlling data transfers between parallel processing units |
| CN98109421A CN1107923C (zh) | 1997-03-27 | 1998-03-27 | 信息处理装置及信息处理方法 |
| KR1019980010671A KR100562692B1 (ko) | 1997-03-27 | 1998-03-27 | 정보처리장치및정보처리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07493097A JP3739888B2 (ja) | 1997-03-27 | 1997-03-27 | 情報処理装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10269165A true JPH10269165A (ja) | 1998-10-09 |
| JP3739888B2 JP3739888B2 (ja) | 2006-01-25 |
Family
ID=13561575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07493097A Expired - Fee Related JP3739888B2 (ja) | 1997-03-27 | 1997-03-27 | 情報処理装置および方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6219073B1 (ja) |
| EP (1) | EP0871142B1 (ja) |
| JP (1) | JP3739888B2 (ja) |
| KR (1) | KR100562692B1 (ja) |
| CN (1) | CN1107923C (ja) |
| AU (1) | AU730429B2 (ja) |
| CA (1) | CA2232904A1 (ja) |
| DE (1) | DE69820143T2 (ja) |
| TW (1) | TW394906B (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004078979A (ja) * | 2001-03-22 | 2004-03-11 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
| JP2004252990A (ja) * | 2001-03-22 | 2004-09-09 | Sony Computer Entertainment Inc | コンピュータ・プロセッサ及び処理装置 |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US7236998B2 (en) | 2003-09-25 | 2007-06-26 | International Business Machines Corporation | System and method for solving a large system of dense linear equations |
| US7318218B2 (en) | 2003-09-25 | 2008-01-08 | International Business Machines Corporation | System and method for processor thread for software debugging |
| US7389508B2 (en) | 2003-09-25 | 2008-06-17 | International Business Machines Corporation | System and method for grouping processors and assigning shared memory space to a group in heterogeneous computer environment |
| US7415703B2 (en) | 2003-09-25 | 2008-08-19 | International Business Machines Corporation | Loading software on a plurality of processors |
| US7444632B2 (en) | 2003-09-25 | 2008-10-28 | International Business Machines Corporation | Balancing computational load across a plurality of processors |
| US7475257B2 (en) | 2003-09-25 | 2009-01-06 | International Business Machines Corporation | System and method for selecting and using a signal processor in a multiprocessor system to operate as a security for encryption/decryption of data |
| US7496917B2 (en) | 2003-09-25 | 2009-02-24 | International Business Machines Corporation | Virtual devices using a pluarlity of processors |
| US7549145B2 (en) | 2003-09-25 | 2009-06-16 | International Business Machines Corporation | Processor dedicated code handling in a multi-processor environment |
| US7882273B2 (en) | 2007-06-28 | 2011-02-01 | Nec System Technologies, Ltd. | Data transfer system, data transfer method, host apparatus and image forming apparatus |
| US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| US9268706B2 (en) | 2011-08-01 | 2016-02-23 | Kabushiki Kaisha Toshiba | Information processing device including host device and semiconductor memory device having plurality of address conversion information |
| US9396141B2 (en) | 2013-08-07 | 2016-07-19 | Kabushiki Kaisha Toshiba | Memory system and information processing device by which data is written and read in response to commands from a host |
| US9524121B2 (en) | 2012-04-27 | 2016-12-20 | Kabushiki Kaisha Toshiba | Memory device having a controller unit and an information-processing device including a memory device having a controller unit |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000155798A (ja) * | 1998-11-18 | 2000-06-06 | Toshiba Corp | 機器制御方法および機器制御システム |
| JP3780732B2 (ja) * | 1999-03-10 | 2006-05-31 | 株式会社日立製作所 | 分散制御システム |
| US6532018B1 (en) | 1999-04-19 | 2003-03-11 | Microsoft Corporation | Combined floating-point logic core and frame buffer |
| US6397132B1 (en) | 1999-09-30 | 2002-05-28 | Siemens Automotive Corporation | Electronic thronttle control with accident recordal unit |
| US6807620B1 (en) | 2000-02-11 | 2004-10-19 | Sony Computer Entertainment Inc. | Game system with graphics processor |
| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7231500B2 (en) | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
| US7516334B2 (en) | 2001-03-22 | 2009-04-07 | Sony Computer Entertainment Inc. | Power management for processing modules |
| US7382373B2 (en) * | 2003-12-19 | 2008-06-03 | Intel Corporation | Method and apparatus for producing animation |
| KR101826121B1 (ko) | 2011-03-25 | 2018-02-06 | 인텔 코포레이션 | 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트 |
| EP2710481B1 (en) * | 2011-05-20 | 2021-02-17 | Intel Corporation | Decentralized allocation of resources and interconnect structures to support the execution of instruction sequences by a plurality of engines |
| EP2972836B1 (en) | 2013-03-15 | 2022-11-09 | Intel Corporation | A method for emulating a guest centralized flag architecture by using a native distributed flag architecture |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226764A (ja) * | 1987-03-17 | 1988-09-21 | Fanuc Ltd | 高速浮動小数点演算システム |
| US5010515A (en) * | 1987-07-28 | 1991-04-23 | Raster Technologies, Inc. | Parallel graphics processor with workload distributing and dependency mechanisms and method for distributing workload |
| JPH01181163A (ja) * | 1988-01-13 | 1989-07-19 | Seiko Instr & Electron Ltd | 図形表示システム |
| US5136717A (en) * | 1988-11-23 | 1992-08-04 | Flavors Technology Inc. | Realtime systolic, multiple-instruction, single-data parallel computer system |
| US5187793A (en) * | 1989-01-09 | 1993-02-16 | Intel Corporation | Processor with hierarchal memory and using meta-instructions for software control of loading, unloading and execution of machine instructions stored in the cache |
| EP0389175A3 (en) * | 1989-03-15 | 1992-11-19 | Fujitsu Limited | Data prefetch system |
| JPH04219859A (ja) * | 1990-03-12 | 1992-08-10 | Hewlett Packard Co <Hp> | 並列プロセッサに直列命令ストリームデータを分散するハードウェアディストリビュータ |
| US5321505A (en) * | 1991-01-11 | 1994-06-14 | Microelectronics & Computer Technology Corporation | Computer scalable visualization system |
| US5250940A (en) * | 1991-01-18 | 1993-10-05 | National Semiconductor Corporation | Multi-mode home terminal system that utilizes a single embedded general purpose/DSP processor and a single random access memory |
| US5335322A (en) * | 1992-03-31 | 1994-08-02 | Vlsi Technology, Inc. | Computer display system using system memory in place or dedicated display memory and method therefor |
| WO1994002295A1 (en) * | 1992-07-17 | 1994-02-03 | Eero Kivimaa | An arrangement for fixing the blades of a frame saw |
| US5325485A (en) * | 1992-10-30 | 1994-06-28 | International Business Machines Corporation | Method and apparatus for displaying primitives processed by a parallel processor system in a sequential order |
| JP3304444B2 (ja) * | 1992-11-30 | 2002-07-22 | 富士通株式会社 | ベクトル処理装置 |
| JPH06274578A (ja) * | 1993-03-18 | 1994-09-30 | Fuji Facom Corp | 画像情報処理方式 |
| US5450542A (en) | 1993-11-30 | 1995-09-12 | Vlsi Technology, Inc. | Bus interface with graphics and system paths for an integrated memory system |
| JP2634141B2 (ja) * | 1994-01-19 | 1997-07-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサ・システム |
| US5706478A (en) * | 1994-05-23 | 1998-01-06 | Cirrus Logic, Inc. | Display list processor for operating in processor and coprocessor modes |
| US5657479A (en) * | 1995-12-04 | 1997-08-12 | Silicon Graphics, Inc. | Hierarchical display list processing in graphics data retrieval system |
| US5917505A (en) * | 1995-12-19 | 1999-06-29 | Cirrus Logic, Inc. | Method and apparatus for prefetching a next instruction using display list processing in a graphics processor |
| US5983326A (en) * | 1996-07-01 | 1999-11-09 | Sun Microsystems, Inc. | Multiprocessing system including an enhanced blocking mechanism for read-to-share-transactions in a NUMA mode |
| US5996058A (en) * | 1996-08-19 | 1999-11-30 | Samsung Electronics Company, Ltd. | System and method for handling software interrupts with argument passing |
-
1997
- 1997-03-27 JP JP07493097A patent/JP3739888B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-19 TW TW087104098A patent/TW394906B/zh not_active IP Right Cessation
- 1998-03-19 AU AU59388/98A patent/AU730429B2/en not_active Expired
- 1998-03-20 CA CA002232904A patent/CA2232904A1/en not_active Abandoned
- 1998-03-25 EP EP98302255A patent/EP0871142B1/en not_active Expired - Lifetime
- 1998-03-25 US US09/048,137 patent/US6219073B1/en not_active Expired - Lifetime
- 1998-03-25 DE DE69820143T patent/DE69820143T2/de not_active Expired - Lifetime
- 1998-03-27 KR KR1019980010671A patent/KR100562692B1/ko not_active IP Right Cessation
- 1998-03-27 CN CN98109421A patent/CN1107923C/zh not_active Expired - Lifetime
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7392511B2 (en) | 2001-03-22 | 2008-06-24 | International Business Machines Corporation | Dynamically partitioning processing across plurality of heterogeneous processors |
| JP2004252990A (ja) * | 2001-03-22 | 2004-09-09 | Sony Computer Entertainment Inc | コンピュータ・プロセッサ及び処理装置 |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| JP4489399B2 (ja) * | 2001-03-22 | 2010-06-23 | 株式会社ソニー・コンピュータエンタテインメント | プロセッサでのデータ処理方法及びデータ処理システム |
| JP2004078979A (ja) * | 2001-03-22 | 2004-03-11 | Sony Computer Entertainment Inc | プロセッサでのデータ処理方法及びデータ処理システム |
| US7475257B2 (en) | 2003-09-25 | 2009-01-06 | International Business Machines Corporation | System and method for selecting and using a signal processor in a multiprocessor system to operate as a security for encryption/decryption of data |
| US7389508B2 (en) | 2003-09-25 | 2008-06-17 | International Business Machines Corporation | System and method for grouping processors and assigning shared memory space to a group in heterogeneous computer environment |
| US7415703B2 (en) | 2003-09-25 | 2008-08-19 | International Business Machines Corporation | Loading software on a plurality of processors |
| US7444632B2 (en) | 2003-09-25 | 2008-10-28 | International Business Machines Corporation | Balancing computational load across a plurality of processors |
| US7318218B2 (en) | 2003-09-25 | 2008-01-08 | International Business Machines Corporation | System and method for processor thread for software debugging |
| US7496917B2 (en) | 2003-09-25 | 2009-02-24 | International Business Machines Corporation | Virtual devices using a pluarlity of processors |
| US7549145B2 (en) | 2003-09-25 | 2009-06-16 | International Business Machines Corporation | Processor dedicated code handling in a multi-processor environment |
| US7236998B2 (en) | 2003-09-25 | 2007-06-26 | International Business Machines Corporation | System and method for solving a large system of dense linear equations |
| US9183051B2 (en) | 2004-03-29 | 2015-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| US7882273B2 (en) | 2007-06-28 | 2011-02-01 | Nec System Technologies, Ltd. | Data transfer system, data transfer method, host apparatus and image forming apparatus |
| US9268706B2 (en) | 2011-08-01 | 2016-02-23 | Kabushiki Kaisha Toshiba | Information processing device including host device and semiconductor memory device having plurality of address conversion information |
| US9542117B2 (en) | 2011-08-01 | 2017-01-10 | Kabushiki Kaisha Toshiba | Information processing device including host device and semiconductor memory device having a plurality of address conversion information |
| US9870155B2 (en) | 2011-08-01 | 2018-01-16 | Toshiba Memory Corporation | Information processing device including host device and semiconductor memory device having a block rearrangement to secure free blocks |
| US10331356B2 (en) | 2011-08-01 | 2019-06-25 | Toshiba Memory Corporation | Data writing processing into memory of a semiconductor memory device by using a memory of a host device |
| US10949092B2 (en) | 2011-08-01 | 2021-03-16 | Toshiba Memory Corporation | Memory system with block rearrangement to secure a free block based on read valid first and second data |
| US11537291B2 (en) | 2011-08-01 | 2022-12-27 | Kioxia Corporation | Data reading and writing processing from and to a semiconductor memory and a memory of a host device by using first and second interface circuits |
| US11868618B2 (en) | 2011-08-01 | 2024-01-09 | Kioxia Corporation | Data reading and writing processing from and to a semiconductor memory and a memory of a host device by using first and second interface circuits |
| US9524121B2 (en) | 2012-04-27 | 2016-12-20 | Kabushiki Kaisha Toshiba | Memory device having a controller unit and an information-processing device including a memory device having a controller unit |
| US9396141B2 (en) | 2013-08-07 | 2016-07-19 | Kabushiki Kaisha Toshiba | Memory system and information processing device by which data is written and read in response to commands from a host |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0871142A3 (en) | 1999-11-03 |
| TW394906B (en) | 2000-06-21 |
| CN1198557A (zh) | 1998-11-11 |
| KR19980080758A (ko) | 1998-11-25 |
| CN1107923C (zh) | 2003-05-07 |
| AU730429B2 (en) | 2001-03-08 |
| EP0871142A2 (en) | 1998-10-14 |
| AU5938898A (en) | 1998-10-01 |
| JP3739888B2 (ja) | 2006-01-25 |
| CA2232904A1 (en) | 1998-09-27 |
| KR100562692B1 (ko) | 2006-10-24 |
| DE69820143D1 (de) | 2004-01-15 |
| US6219073B1 (en) | 2001-04-17 |
| EP0871142B1 (en) | 2003-12-03 |
| DE69820143T2 (de) | 2004-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3681026B2 (ja) | 情報処理装置および方法 | |
| JP3739888B2 (ja) | 情報処理装置および方法 | |
| KR100527324B1 (ko) | 정보처리장치 | |
| US7196710B1 (en) | Method and apparatus for buffering graphics data in a graphics system | |
| US6559854B2 (en) | Image creation device | |
| JP2002189629A (ja) | 機能拡張型メモリコントローラを備えるグラフィックス処理システム | |
| KR20040015757A (ko) | 시간 할당기를 갖는 그래픽 렌더링 엔진을 포함하는 장치,방법 및 시스템 | |
| JP2001243481A (ja) | 画像生成装置 | |
| EP1255227A1 (en) | Vertices index processor | |
| EP1326204B1 (en) | Data processing system and method, computer program, and recorded medium | |
| JP4088297B2 (ja) | プロセッサ | |
| JP3468985B2 (ja) | グラフィック描画装置、グラフィック描画方法 | |
| AU5012001A (en) | Information processing apparatus and information processing method | |
| MXPA98006707A (en) | Information processing device and entertainment system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050809 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051007 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051104 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101111 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131111 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |