JPH0934740A

JPH0934740A - 外部記憶装置およびそのメモリアクセス制御方法

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Publication number: JPH0934740A
Application number: JP7179075A
Authority: JP
Inventors: Takayuki Tamura; 隆之田村; Shigemasa Shioda; 茂雅塩田; Kunihiro Katayama; 国弘片山; Toshiyuki Naito; 理之内藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-07-14
Filing date: 1995-07-14
Publication date: 1997-02-07
Anticipated expiration: 2015-07-14
Also published as: US6199187B1; KR100227419B1; TW308658B; US20010001327A1; US7234087B2; US20070168782A1; US7721165B2; US20040172581A1; KR970007653A; JP3782840B2; US5732208A; US6701471B2; USRE45857E1

Abstract

(57)【要約】【目的】セクタデータを連続してアクセスする外部記憶
装置において、単一のエラー訂正手段によりエラー検出
・訂正を行いながらメモリアクセスを高速化する。【構成】ホスト２がライトするセクタデータは一時ライ
トバッファ７に格納される。マイクロプロセッサ８は、
ライトバッファに格納されたセクタデータが奇数番目の
セクタデータの場合には第１のメモリ４に、偶数番目の
セクタデータの場合には第２のメモリ５に格納する。ホ
スト２がセクタデータをリードするときには、データ切
換手段１１において、第１のメモリから読み出したＮ番
目のセクタデータをシステムバスに対し出力すると同時
に、第２のメモリから読み出したＮ＋１番目のセクタデ
ータ（ホストコンピュータが次にリードするセクタデー
タ）をエラー訂正手段に対し出力する。これにより、Ｎ
＋１番目のセクタデータに対するエラー検出およびエラ
ー訂正に要する時間を見かけ上短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静的記憶装置を用
いた、コンピュータの外部記憶装置に係わり、特に、任
意バイト幅を持つセクタデータをセクタ単位に連続アク
セスするときに、セクタデータのエラー検出およびエラ
ー訂正を高速に処理するための外部記憶装置に関する。

【０００２】

【従来の技術】従来、メモリ制御における信頼性向上と
高速アクセスを同時に実現する技術としては、特公平６
−１０５４４３号公報に記載されているように、メモリ
から出力されるｘバイト幅のデータを奇数部（ｘ／２バ
イト幅）と偶数部（ｘ／２バイト幅）に分割して、奇数
部と偶数部のそれぞれについて、エラー訂正コードを用
いてエラー検出およびエラー訂正を行ない、奇数部と偶
数部から出力されるｘ／２バイト幅のデータをインタリ
ーブ制御によって、ｘ／２バイト幅のシステムバスに連
続して出力する方式がある。

【０００３】ところで、ｍバイト（例えば５１２バイ
ト）幅を持つセクタデータに対し、エラー検出およびエ
ラー訂正を行なうには、ｍバイト幅のセクタデータをｎ
バイト（例えば１バイト）単位に、ｍ／ｎ回（ｍはｎの
倍数である）にわけて、エラー訂正手段に入力する必要
がある。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術でのエラー検出およびエラー訂正は、システムバ
スのバイト幅と同じバイト幅のデータに対して行うもの
であり、システムバスのバイト幅より大きなｍバイト幅
のセクタデータに対するエラー検出およびエラー訂正を
行なうものにはそのまま適用できない。しかも、上記従
来技術では、奇数部と偶数部の両方に、別個のエラー訂
正手段を必要としている。

【０００５】本発明の目的は、システムバスのバイト幅
よりも大きなｍバイト幅のセクタデータに対してエラー
検出およびエラー訂正を行なう場合に、エラー検出およ
びエラー訂正に要する時間を短縮し、高速なメモリアク
セスを実現する外部記憶装置を提供することにある。

【０００６】本発明の他の目的は、単一のエラー訂正手
段を用いて、エラー検出およびエラー訂正に要する時間
を短縮し、高速なメモリアクセスを実現する外部記憶装
置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ホストコンピュータとのインタフェース
を司るシステムインタフェース部と、該システムインタ
フェース部と前記ホストコンピュータとを接続している
システムバスのバス幅より大きいバイト数のデータから
なるセクタデータに対してエラー検出およびエラー訂正
を行うエラー訂正手段と、それぞれ、前記システムバス
のバス幅と同一のバス幅のメモリバスを有し、セクタデ
ータを格納する静的記憶装置としての第１のメモリおよ
び第２のメモリと、前記ホストコンピュータから前記第
１および第２のメモリに対する、セクタデータのリード
およびライト動作を制御する制御手段とを備え、前記制
御手段は、前記ホストコンピュータからのライトコマン
ドに応答して、当該ライトコマンドに付随する複数のセ
クタデータをセクタ単位に交互に前記第１および第２の
メモリに格納し、前記制御手段は、前記ホストコンピュ
ータからのリードコマンドに応答して、該リードコマン
ドで要求された複数のセクタデータのうち、１番目のセ
クタデータを前記第１のメモリから読み出して前記エラ
ー訂正手段に供給し、その後、前記第１および第２のメ
モリの一方からＮ番目（Ｎは自然数）のセクタデータを
前記システムインタフェース部へ転送する間に、他方か
らＮ＋１番目のセクタデータを前記エラー訂正手段に転
送するように、前記第１および第２のメモリのセクタデ
ータの読み出しを同時に行うことを特徴とする外部記憶
装置を提供する。

【０００８】この外部記憶装置において、好ましくは、
選択的に、前記システムインタフェース部および前記エ
ラー訂正手段の一方へ前記第１のメモリのメモリバスを
接続するとともに、その他方へ前記第２のメモリのメモ
リバスを接続するデータ切り換え手段を備え、前記制御
手段は、前記ホストコンピュータからのリードアクセス
時に当該データ切り換え手段の切り換えを行いながら前
記第１および第２のメモリのセクタデータの読み出しを
行う。

【０００９】前記ホストコンピュータから前記第１およ
び第２のメモリへのセクタデータのライトアクセスにお
いて一時的にセクタデータを格納するライトバッファを
備え、該ライトバッファを介して前記第１および第２の
メモリへのセクタデータの格納を行うようにしてもよ
い。

【００１０】前記第１および第２のメモリに代えて、シ
ステムバスのバス幅の２倍のバス幅のメモリバスを有し
セクタデータを格納するメモリを用いてもよい。この場
合には、前記制御手段は、前記ホストコンピュータから
のライトコマンドに応答して、当該ライトコマンドに付
随する複数のセクタデータのうち奇数番目のセクタデー
タを上記メモリバスの上位側のメモリに格納するととも
に、偶数番目のセクタデータを上記メモリバスの下位側
のメモリに格納し、前記ホストコンピュータからのリー
ドコマンドに応答して、該リードコマンドで要求された
複数のセクタデータのうち、１番目のセクタデータを前
記メモリの上位側から読み出して前記エラー訂正手段に
供給し、その後、前記メモリの上位側および下位側の一
方からＮ番目（Ｎは自然数）のセクタデータを前記シス
テムインタフェース部へ転送する間に、他方からＮ＋１
番目のセクタデータを前記エラー訂正手段に転送するよ
うに、前記メモリの上位側および下位側のセクタデータ
の読み出しを同時に行う。

【００１１】また、本発明による外部記憶装置のメモリ
アクセス制御方法は、セクタデータを格納する静的記憶
装置を有する外部記憶装置であって、前記静的記憶装置
として、アクセス対象の連続した複数のセクタのうち奇
数番目のセクタのセクタデータを格納する第１のメモ
リ、および、偶数番目のセクタのセクタデータを格納す
る第２のメモリと、セクタデータに対してエラー検出お
よびエラー訂正を行うエラー訂正手段とを有するものに
おいて、ホストコンピュータから前記連続した複数のセ
クタにライトアクセスを行う際、セクタ単位に交互に、
奇数番目のセクタデータをそのエラー訂正用符号ととも
に前記第１のメモリに格納すると共に、偶数番目のセク
タデータをそのエラー訂正用符号とともに前記第２のメ
モリに格納し、前記ホストコンピュータから、前記連続
した複数のセクタにリードアクセスする際、１番目のセ
クタデータを前記第１のメモリから読み出して前記エラ
ー訂正手段によりエラー検出・訂正を行い、該エラー検
出・訂正の済んだ１番目のセクタデータを前記第１のメ
モリから前記ホストコンピュータへ転送する間に２番目
のセクタデータを前記第２のメモリから読み出して前記
エラー訂正手段に転送し、次いで該エラー検出・訂正の
済んだ２番目のセクタデータを前記第２のメモリから前
記ホストコンピュータへ転送する間に３番目のセクタデ
ータを前記第１のメモリから読み出して前記エラー訂正
手段へ転送し、同様にして、エラー検出・訂正の済んだ
Ｎ番目のセクタデータを前記ホストコンピュータへ転送
する間にＮ＋１番目のセクタデータを読み出して前記エ
ラー訂正手段に転送する制御を行うことを特徴とする。

【００１２】

【作用】本発明によれば、制御手段（例えば、マイクロ
プロセッサ）は、Ｎ番目のセクタデータとＮ＋１番目の
セクタデータを同時に読み出すことを可能とするよう
に、ライト対象の複数のセクタデータをメモリに格納で
きる。これにより、データ切り替え手段によって、Ｎ番
目のセクタデータをシステムバスに出力すると同時に、
Ｎ＋１番目のセクタデータをエラー訂正手段に対し出力
することができる。したがって、Ｎ＋１番目のセクタデ
ータに対するエラー検出およびエラー訂正に要する時間
は、Ｎ番目のセクタデータをシステムバスに出力すると
きに、同時に行なうことが可能となるので、セクタデー
タに対するエラー検出およびエラー訂正に要する時間を
見かけ上短縮することが可能となる。

【００１３】また、エラー検出・訂正は、常にホストコ
ンピュータに転送しているセクタデータの次のセクタデ
ータについてのみ実行するので、エラー訂正手段は単一
個用いればよい。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１５】図１は、本発明による外部記憶装置の一実
施例のシステム構成を示すブロック図である。

【００１６】１は、ホストコンピュータ２からのコマン
ドにしたがって、第１のメモリ４および第２のメモリ５
に対し、セクタデータをライトまたはリードするメモリ
制御装置であり、制御信号２２および外部バス３２によ
って、ホストコンピュータ２のコマンドを受け付ける。

【００１７】ホストコンピュータ２は、ホストコンピュ
ータバス３１によって、システムバス３に接続され、制
御信号２２とシステムバス３を使用して、メモリ制御装
置１に対し、セクタデータのライトおよびリードの動作
を行なう。第１のメモリ４および第２のメモリ５は、そ
れぞれセクタデータを格納する記憶手段であり、本実施
例では、フラッシュメモリを用いる。フラッシュメモリ
は、予め定められたバイト数（例えば５１２バイト）の
セクタ単位にデータの電気的消去・書き換えが可能な不
揮発性の半導体メモリとして知られている。但し、本発
明は静的記憶装置である他の書き込み可能メモリに対し
ても適用することが可能である。ローカルバス６は、メ
モリ制御装置１、ライトバッファ７そしてマイクロプロ
セッサ８を接続しているバスである。ライトバッファ７
は、ホストコンピュータ２が、ライトしたセクタデータ
を一時的に格納するための記憶手段であり、ライトバッ
ファバス６１によってローカルバス６に接続される。マ
イクロプロセッサ８は、マイクロプロセッサバス６２に
よってローカルバス６に接続され、ホストコンピュータ
２がメモリ制御装置１に設定したコマンドを解析し、メ
モリ制御装置１が行なう動作の設定を行なう。

【００１８】ここで、システムバス３のバス幅がＭバイ
トのとき、ローカルバス６のバス幅はシステムバス３と
同一のＭバイトであり、第１のメモリバス１１１および
第２のメモリバス１１２のバス幅もシステムバス３と同
一のＭバイトである。

【００１９】データ切り替え手段１１は、第１のメモリ
バス１１１および第２のメモリバス１１２からのセクタ
データをＥＣＣバス１１３および内部データバス１１４
に切り換える。エラー訂正手段１２は、内部データバス
１１４からのセクタデータに対するエラー訂正用符号を
生成し、また、ＥＣＣバス１１３からのセクタデータに
対するエラー検出およびエラー訂正を行なう。システム
インタフェース部１３は、制御信号２２および外部バス
３２によって、ホストコンピュータ２からのメモリアク
セスに対するコマンドを受け付ける。このとき、システ
ムインタフェース部１３は、割り込み信号１３１をマイ
クロプロセッサ８に対し出力する。また、システムイン
タフェース部１３は、制御信号２２によるリード／ライ
トからセクタデータに対するリード信号１３２、ライト
信号１３３、転送終了信号１３４およびタイミング信号
１３５を生成する。

【００２０】ホストコンピュータ２がセクタデータをラ
イトする場合には、ライト信号１３３が出力され、ホス
トコンピュータ２からのセクタデータは、タイミング信
号１３５のタイミングで内部データバス１１４からライ
トバッファ７に格納される。また、ホストコンピュータ
２がセクタデータをリードする場合には、リード信号１
３２が出力され、第１のメモリバス１１１または第２の
メモリバス１１２のセクタデータをタイミング信号１３
５のタイミングで読み出し、データ切り替え手段１１に
よって内部データバス１１４に切り替え、システムイン
タフェース部１３からホストコンピュータ２に出力す
る。さらに、ホストコンピュータ２にセクタデータを出
力すると同時に、第１のメモリバス１１１または第２の
メモリバス１１２のセクタデータをデータ切り替え手段
１１でＥＣＣバス１１３に切り換え、エラー訂正手段１
２において、エラー検出およびエラー訂正を行なう。

【００２１】図１において、システムインタフェース部
１３より下側に示した部分は、図２０にその外観を示す
ようなメモリカード内に内蔵することが可能である。

【００２２】図２は、システムインタフェース部１３の
構成を示すブロック図である。

【００２３】データバッファ１３６は、外部バス３２か
らのセクタデータおよび、内部データバス１１４からの
セクタデータをバッファリングする。アクセス設定レジ
スタ１３７には、ホストコンピュータ２からのコマンド
が設定される。コマンドは、アクセスするセクタデータ
の先頭アドレス、アクセスの種類（リードまたはライ
ト）およびアクセスするセクタ数を示している。ホスト
コンピュータ２がアクセス設定レジスタ１３７にコマン
ドを設定すると、アクセス設定レジスタ１３７は割り込
み信号１３１を出力する。また、アクセス設定レジスタ
１３７は、設定されたコマンドにより、リード信号１３
２またはライト信号１３３を出力する。制御信号デコー
ド部１３８は、制御信号２２から、転送終了信号１３４
およびタイミング信号１３５を出力する。転送終了信号
１３４は、一つのセクタデータに対するアクセスが終了
すると出力される。タイミング信号１３５は、ホストコ
ンピュータ２がセクタデータをリードまたはライトする
ときの制御信号２２から生成される。ステータスレジス
タ１３９は、メモリ制御装置１の状態を示すデータを格
納する。割り込み信号１３１が出力されたとき、および
転送終了信号１３４が出力されたとき、ステータスレジ
スタ１３９はビジー状態に設定される。また、ステータ
スレジスタ１３９をレディー状態に設定するのは、マイ
クロプロセッサ８が行なう。ステータスレジスタ１３９
がビジー状態であるとき、ホストコンピュータ２は、セ
クタデータのリードおよびライトを行なわない。

【００２４】図３は、データ切り換え手段１１の構成を
示すブロック図である。

【００２５】データ選択設定レジスタ１１５は、マイク
ロプロセッサ８が設定する記憶手段であり、ＥＣＣバス
１１３および内部データバス１１４に出力するデータを
第１のメモリバス１１１または第２のメモリバス１１２
から選択するための情報が設定される。リードデータ選
択回路１１６は、データ選択設定レジスタ１１５の内容
に従って、内部データバス１１４に出力するデータを第
１のメモリバス１１１または第２のメモリバス１１２か
ら選択する。エラー訂正手段入力データ選択回路１１７
は、データ選択設定レジスタ１１５の内容に従って、Ｅ
ＣＣバス１１３に出力するデータを第１のメモリバス１
１１または第２のメモリバス１１２から選択する。

【００２６】図４にリードデータ選択回路１１６の真理
値表を示す。データ選択設定レジスタ１１５の内容に従
って、内部データバス１１４に出力するデータが、第１
のメモリバス１１１または第２のメモリバス１１２から
選択される。

【００２７】図５にエラー訂正手段入力データ選択回路
１１７の真理値表を示す。データ選択設定レジスタ１１
５の内容に従って、ＥＣＣバス１１３に出力するデータ
が、第１のメモリバス１１１または第２のメモリバス１
１２から選択される。

【００２８】以下に、システムバス３のバス幅が１バイ
トの場合における、ホストコンピュータ２がセクタデー
タのリードまたはライトを行なう動作についてフローチ
ャートを用いて説明する。

【００２９】図６は、ホストコンピュータ２がセクタデ
ータをリードまたはライトするときのフローチャートで
ある。

【００３０】まず、Ｓ００１において、システムインタ
フェース部１３内のアクセス設定レジスタ１３７にコマ
ンドを設定する。このコマンドは、アクセス開始セクタ
のセクタ番号と、連続アクセスするセクタ数を含む。そ
の後、ステータスレジスタ１３９を監視する（Ｓ００
２）。ステータスレジスタ１３９がレディー状態に設定
されると、ホストコンピュータ２は、１バイト単位にデ
ータバッファ１３６に対し、リードまたはライトを行な
う（Ｓ００３）。一つのセクタデータに対し、リードま
たはライトが終了するまでＳ００３の動作を繰り返す
（Ｓ００４）。全てのセクタデータに対してリードまた
はライトが終了していない場合には（Ｓ０００５，Ｎ
ｏ）、前記Ｓ００２からＳ００４までの動作を繰り返
し、全てのセクタデータに対してリードまたはライトが
終了すると、ホストコンピュータ２のリードまたはライ
ト動作が終了する。

【００３１】図７から図１１は、マイクロプロセッサ８
の動作を示すフローチャートである。

【００３２】まず、Ｓ１０１において、マイクロプロセ
ッサ８は、ホストコンピュータ２がアクセス設定レジス
タ１３７にコマンドを設定したことを示す割り込み信号
１３１が出力されたことを監視する。割り込み信号１３
１が出力されると、マイクロプロセッサ８は、アクセス
設定レジスタ１３７を読み出し、ホストコンピュータ２
が設定したコマンドを解析する（Ｓ１０２）。

【００３３】次いで、Ｓ１０３において、アクセスの種
類が「ライト」の場合にはＳ１０４を実行し、「リー
ド」の場合には、図９に示すフローチャートの動作を実
行する。

【００３４】アクセス設定レジスタ１３７のコマンドが
「ライト」を示している場合、ホストコンピュータ２が
ライトするセクタデータをライトバッファ７に格納する
ために、マイクロプロセッサ８はライトバッファ７に対
し、アドレス８１を出力し（Ｓ１０４）、ステータスレ
ジスタ１３９にレディー状態を設定する（Ｓ１０５）。

【００３５】その後、一つのセクタデータがホストコン
ピュータ２からライトバッファ７に格納されると、制御
信号デコード部１３８から転送終了信号１３４出力され
る。マイクロプロセッサ８は、Ｓ１０６において、転送
終了信号１３４が出力されたことを検出すると、エラー
訂正手段１２に格納されているエラー訂正用符号を読み
出す（Ｓ１０７）。次いで、マイクロプロセッサ８は、
図８に示すフローチャートの動作を実行する。

【００３６】ライトバッファ７に格納されてセクタデー
タが２Ｎ−１番目（すなわち奇数番目）のセクタデータ
の場合には、第１のメモリ４に対する第１のメモリアド
レス８２を出力し（Ｓ１０９）、ライトバッファ７から
第１のメモリ４にセクタデータを転送し、さらに、エラ
ー訂正用符号を第１のメモリ４に格納する（Ｓ１１
０）。また、ライトバッファ７に格納されてセクタデー
タが２Ｎ番目（すなわち偶数番目）のセクタデータの場
合には、第２のメモリ５に対する第２のメモリアドレス
８３を出力し（Ｓ１１１）、ライトバッファ７から第２
のメモリ５にセクタデータを転送し、さらに、エラー訂
正用符号を第２のメモリ５に格納する（Ｓ１１２）。

【００３７】図１７に、第１のメモリ４および第２のメ
モリ５に格納されたデータの様子を示す。図から分かる
ように、第１および第２のメモリの各アドレスには、１
セクタ（ここでは５１２バイト）のデータとそれに対し
て生成されたエラー訂正用符号を格納している。本実施
例におけるエラー訂正用符号は、１セクタ全体のデータ
に対して１つ（ここでは３バイト）の符号が付与される
ものである。

【００３８】ホストコンピュータ２から全てのセクタデ
ータのライトが終了した場合には、マイクロプロセッサ
８は、Ｓ１０１の動作から繰り返し、終了していない場
合には、前記Ｓ１０４からＳ１１２までの動作を繰り返
す（Ｓ１１３）。

【００３９】アクセス設定レジスタ１３７のコマンドが
「リード」を示している場合、図９に示すフローチャー
トの動作を実行する。

【００４０】まず、ホストコンピュータ２が１番目にリ
ードするセクタデータに対するエラー検出およびエラー
訂正を行なう。２Ｎ−１番目のセクタデータは、第１の
メモリ４に格納されているので、エラー訂正手段１２に
１番目のセクタデータを入力するために、マイクロプロ
セッサ８は、データ選択設定レジスタ１１５に’１’を
設定する（Ｓ１１４）。これにより、メモリ制御装置１
では、第１のメモリ４からリードしたセクタデータをデ
ータ切り替え手段１１において、ＥＣＣバス１１３に切
り換えて出力し、第１のメモリ４からリードしたセクタ
データに対するエラー検出およびエラー訂正をエラー訂
正手段１２で行なう。ここで、第１のメモリ４からはセ
クタデータに続いて、エラー訂正用符号も出力され、エ
ラー訂正用符号はエラー訂正手段１２に入力される。こ
れにより、エラー訂正手段１２では、第１のメモリ４か
らリードしたセクタデータに対する復号が行なわれ、エ
ラー検出ができる。また、メモリ制御装置１では、エラ
ー訂正手段１２に対し、第１のメモリ４からリードした
セクタデータの出力が終了すると、転送終了信号１３４
がマイクロプロセッサ８に出力される。マイクロプロセ
ッサ８は、転送終了信号１３４が出力されたことを検出
すると（Ｓ１１５）、エラー訂正手段１２に格納されて
いる復号結果を読み出し（Ｓ１１６）、エラーが発生し
たかどうかを判定する（Ｓ１１７）。エラーが発生して
いた場合には、マイクロプロセッサ８は、エラー訂正手
段１２に対しエラー訂正処理を起動することで、エラー
位置および訂正パターンを知り、第１のメモリ４に格納
されているエラーの発生したセクタデータに訂正結果を
書き戻す（Ｓ１１８）。エラーが発生していない場合に
は、図１０のＳ１１９へ進む。

【００４１】次いで、マイクロプロセッサ８は、図１０
に示すフローチャートの動作を行なう。Ｓ１１９におい
て、マイクロプロセッサ８は、ホストコンピュータ２に
出力するセクタデータが２Ｎ−１番目であるかどうかを
確認する。Ｓ１２０では、マイクロプロセッサ８は、２
Ｎ−１番目のセクタデータをホストコンピュータ２に出
力すると同時に、２Ｎ番目のセクタデータをエラー訂正
手段１２に入力するために、データ選択設定レジスタ１
１５に’０’を設定する。次のＳ１２１では、第１のメ
モリアドレス８２には、ホストコンピュータ２に出力す
るセクタデータのアドレスを、第２のメモリアドレス８
３には、エラー検出およびエラー訂正を行なうセクタデ
ータのアドレスを出力する。Ｓ１２２では、マイクロプ
ロセッサ８は、２Ｎ番目のセクタデータをホストコンピ
ュータ２に出力すると同時に、２Ｎ＋１番目のセクタデ
ータをエラー訂正手段１２に入力するために、データ選
択設定レジスタ１１５に’１’を設定する。Ｓ１２３で
は、第１のメモリアドレス８２には、エラー検出および
エラー訂正を行なうセクタデータのアドレスを、第２の
メモリアドレス８３には、ホストコンピュータ２に出力
するセクタデータのアドレスを出力する。その後、マイ
クロプロセッサ８は、ステータスレジスタ１３９をレデ
ィー状態に設定する（Ｓ１２４）。

【００４２】ステータスレジスタ１３９がレディー状態
に設定されたことにより、ホストコンピュータ２はメモ
リ制御装置１に対しセクタデータのリードを行なう。Ｓ
１２５では、転送終了信号１３４が出力されたかどうか
を判定している。一つのセクタデータに対するリードが
終了すると、メモリ制御装置１の制御信号デコード部１
３８から転送終了信号１３４が出力される。転送終了信
号１３４が出力されたことにより、マイクロプロセッサ
８はエラー訂正手段１２に格納されている復号結果を読
み出し（Ｓ１２６）、エラーが発生したかどうかを判定
する（図１１のＳ１２７）。エラーが発生していた場合
には、マイクロプロセッサ８は、エラー訂正手段１２に
対しエラー訂正処理を起動することで、エラー位置およ
び訂正パターンを知り、第１のメモリ４または第２のメ
モリ５に格納されているエラーの発生したセクタデータ
に訂正結果を書き戻す（Ｓ１２８）。発生していない場
合には、Ｓ１２９へ進む。

【００４３】ホストコンピュータ２が全てのセクタデー
タのリードを終了した場合には、マイクロプロセッサ８
はＳ１０１の動作から繰り返し、終了していない場合に
は、前記Ｓ１１９からＳ１２８までの動作を繰り返す
（Ｓ１２９）。

【００４４】次に、図１６、図１８および図１９に示し
たタイミング図により、図１の装置の具体的な処理例を
説明する。

【００４５】図１６は、ホストコンピュータ２からメモ
リ４、５へセクタデータを書き込むライト動作を示す。
時点ｔ０で、ホストコンピュータ２からアクセス設定レ
ジスタ１３７にライトコマンドを設定すると、時点ｔ１
で割り込み信号１３１が発生し、マイクロプロセッサ８
に割り込みをかける。時点ｔ１で、ステータスレジスタ
１３９はビジー信号を発生する。その後、時点ｔ２で、
ステータスレジスタ１３９がレディー信号を発生し、マ
イクロプロセッサ８がライトバッファ７に対してアドレ
ス８１を発生する。時点ｔ３以降、ライトバッファ７の
指定されたアドレス位置に、タイミング信号１３５にし
たがって５１２バイトのデータ１〜５１２が１バイトず
つ順次書き込まれる。また、タイミング信号１３５にし
たがって、内部データバス１１４から５１２バイトのデ
ータ１〜５１２が、エラー訂正手段１２に入力され、エ
ラー訂正手段１２では、エラー訂正用符号を生成する。
時点ｔ４で最後のデータ５１２が書き込まれると、時点
ｔ５で転送終了信号１３４が出力される。その後、この
ようにしてライトバッファ７に格納されたセクタデータ
は、図８で説明したように、第１または第２のメモリ
４、５に書き込まれる。メモリ４、５への格納結果は、
図１７に示すようになる。

【００４６】図１８、図１９は、ホストコンピュータ２
からメモリ４、５のセクタデータを読み出すリード動作
を示す。まず、図１８において、時点ｔ６でホストコン
ピュータ２からアクセス設定レジスタ１３７にリードコ
マンドを設定すると、次の時点ｔ７で割り込み信号１３
１が発生し、マイクロプロセッサ８に割り込みをかけ
る。ここでは、アドレス「１００」以降の複数のセクタ
のデータを連続して読み出すものとする。時点ｔ８で、
読み出すべき１番目のセクタのアドレス「１００」を第
１のメモリアドレス８２に与え、時点ｔ８以降、第１の
メモリバス１１１から５１２バイトのデータおよび付随
する３バイトのエラー訂正用符号を、タイミング信号１
３５にしたがって順次１バイトずつ読み出す。これらの
データは、そのままＥＣＣバス１１３に出力されエラー
訂正手段１２に入力される。

【００４７】次に、図１９に移り、エラーチェックの終
了した１番目のセクタのデータを今度は内部データバス
１１４へ（すなわちホストコンピュータ２側へ）出力す
るために、データ切り替え手段１１の切り替え状態を反
転し、時点ｔ９で第１のメモリアドレス８２のアドレス
は「１００」のままとし、第２のメモリアドレス８３の
アドレスを「１０１」とする。時点ｔ１０以降、再度第
１のメモリ４からアドレス「１００」のセクタデータを
読み出す。このセクタデータは内部データバス１１４側
に出力される。これと並行して、第２のメモリ５のアド
レス「１０１」から２番目のセクタの５１２バイトのデ
ータおよび付随する３バイトのエラー訂正用符号を順次
１バイトずつ読み出し、これをエラー訂正手段１２につ
ながるＥＣＣバス１１３に出力する。両セクタデータの
読み出しが終了した後、時点ｔ１１で今度は、エラーチ
ェックの終了した第２のメモリ５のアドレス「１０１」
を第１のメモリ４のメモリアドレス８２に出力するとと
もに、第２のメモリアドレスはアドレス「１０１」のま
まとする。データ切り替え手段１１の切り替え状態を反
転する。これにより、時点ｔ１２以降、アドレス「１０
１」のセクタデータを内部データバス１１４に出力する
と同時に、次のセクタであるアドレス「１０２」のセク
タデータをＥＣＣバス１１３側へ出力する。

【００４８】このようにして、連続したセクタのデータ
のリード時に、内部データバス１１４には連続的にセク
タデータが得られ、その結果、ホストコンピュータ２か
らは、エラー訂正手段１２によるエラーチェック処理の
時間が存在しないようにみえる。

【００４９】以上説明したように、本実施例によれば、
マイクロプロセッサ８は、ライトバッファ７に格納され
た奇数番目のセクタデータを第１のメモリ４に、偶数番
目のセクタデータを第２のメモリ５に格納することによ
り、ホストコンピュータ２がＮ番目のセクタデータをリ
ードすると同時に、Ｎ＋１番目のセクタデータをエラー
訂正手段１２に対し出力することができるので、Ｎ＋１
番目のセクタデータに対するエラー検出およびエラー訂
正に要する時間を見かけ上短縮することができる。

【００５０】図１２は、本発明による外部記憶装置のシ
ステム構成を示すブロック図の他の実施例である。

【００５１】メモリ９、メモリバス９１、データ切り替
え手段９２以外は、図１と同一の構成であり、同一の動
作を行なう。メモリ９は、図１の第１のメモリ４および
第２のメモリ５の持つバス幅の２倍のバス幅を持ち、メ
モリバス９１によって、メモリ制御装置１のデータ切り
替え手段９２とローカルバス６に接続される。データ切
り替え手段９２は、メモリバス９１からの上位データと
下位データを内部データバス１１４およびＥＣＣバス１
１３に切り換える。

【００５２】図１３は、データ切り替え手段９２の構成
を示すブロック図である。

【００５３】データ選択設定レジスタ１１５、リードデ
ータ選択回路１１６、エラー訂正手段入力データ選択回
路１１７は、図３のブロック図に示すものと同一の動作
を行なう。メモリバス９１からのデータは、上位データ
９１１と下位データ９１２として、リードデータ選択レ
ジスタ１１６およびエラー訂正手段入力データ選択回路
１１７に入力される。リードデータ選択レジスタ１１６
では、データ選択設定レジスタ１１５の内容に従って、
内部データバス１１４に上位データ９１１または下位デ
ータ９１２を出力する。同様に、エラー訂正手段入力デ
ータ選択回路１１７においても、ＥＣＣバス１１３に上
位データ９１１または下位データ９１２を出力する。

【００５４】つまり、システムバス３の２倍のバス幅を
持つメモリ９に対しても、マイクロプロセッサ８は、ラ
イトバッファ７に格納されている２Ｎ−１番目のセクタ
データを同一メモリバス上の上位に、２Ｎ番目のセクタ
データを下位に格納することで、ホストコンピュータ２
がＮ番目のセクタデータをリードすると同時に、Ｎ＋１
番目のセクタデータをエラー訂正手段１２に対し出力す
ることができるので、Ｎ＋１番目のセクタデータに対す
るエラー検出およびエラー訂正に要する時間を見かけ上
短縮することができる。

【００５５】図１４は、本発明による外部記憶装置のシ
ステム構成を示すブロック図の他の実施例である。

【００５６】図１４では、図１のブロック図に示されて
いるライトバッファ７を使用しない構成である。つま
り、ホストコンピュータ２がライトするセクタデータ
は、ライトバッファに一時的に格納されるのではく、直
接第１のメモリ４または第２のメモリ５に書き込まれ
る。そこで、データ切り替え手段９３では、ホストコン
ピュータ２がセクタデータをライトする場合に、内部デ
ータバス１１４からデータを第１のメモリバス１１１ま
たは第２のメモリバス１１２に切り換えて出力する。

【００５７】図１５は、データ切り替え手段９３の構成
を示すブロック図である。

【００５８】データ選択設定レジスタ１１５、リードデ
ータ選択回路１１６、エラー訂正手段入力データ選択回
路１１７は、図３のブロック図に示すものと同一の動作
を行なう。ライトデータ選択回路１１８は、データ選択
設定レジスタ１１５の内容に従って、内部データバス１
１４のセクタデータを第１のメモリバス１１１または第
２のメモリバス１１２に切り換えて出力する。データ選
択設定レジスタ１１５が’０’のとき、内部データバス
１１４のセクタデータを第１のメモリバス１１１に出力
し、データ選択設定レジスタ１１５が’１’のとき、内
部データバス１１４のセクタデータを第２のメモリバス
１１２に出力する。

【００５９】つまり、データ切り替え手段１１のライト
データ選択回路１１８は、２Ｎ−１番目のセクタデータ
を第１のメモリバス１１１に、２Ｎ番目のセクタデータ
を第２のメモリバス１１２に出力することで、第１のメ
モリ４には２Ｎ−１番目のセクタデータ、第２のメモリ
５には２Ｎ番目のセクタデータが格納される。これによ
り、ホストコンピュータ２がＮ番目のセクタデータをリ
ードすると同時に、Ｎ＋１番目のセクタデータをエラー
訂正手段１２に対し出力することができるので、Ｎ＋１
番目のセクタデータに対するエラー検出およびエラー訂
正に要する時間を見かけ上短縮することができる。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
ホストコンピュータが任意のバイト幅を持つセクタデー
タをライトするときには、複数（１以上）のメモリから
構成される第１のメモリには２Ｎ−１番目のセクタデー
タを、第２のメモリには２Ｎ番目のセクタデータを格納
できる。これにより、ホストコンピュータがセクタデー
タをリードするときには、第１のメモリから読み出した
２Ｎ＋１番目のセクタデータをホストコンピュータに出
力すると同時に、第２のメモリから読み出した２Ｎ番目
のセクタデータ（次にホストコンピュータがリードする
セクタデータ）をエラー訂正手段においてエラー検出お
よびエラー訂正を行なうことが可能となる。また、第２
のメモリから読み出した２Ｎ番目のセクタデータをホス
トコンピュータに出力すると同時に、第１のメモリから
読み出した２Ｎ−１番目のセクタデータ（次にホストコ
ンピュータがリードするセクタデータ）をエラー訂正手
段においてエラー検出およびエラー訂正を行なうことが
可能となる。したがって、ホストコンピュータがセクタ
データのリードを行なうと同時に、次にホストコンピュ
ータがリードするセクタデータに対するエラー検出およ
びエラー訂正を行なうことで、エラー検出およびエラー
訂正に要する時間を見かけ上短縮するが可能となり、メ
モリアクセスの高速化を図ることができる。

【００６１】さらに、システムバスの２倍のバス幅を持
つメモリバスに接続されるメモリに対しても、メモリバ
スの上位側に２Ｎ−１番目のセクタデータを、下位側に
２Ｎ番目のセクタデータを格納する。これにより、メモ
リバスの上位側に格納されている２Ｎ−１番目のセクタ
データと２Ｎ番目のセクタデータを同時に読み出すこと
が可能となり、ホストコンピュータがセクタデータのリ
ードを行なうと同時に、次にホストコンピュータがリー
ドするセクタデータに対するエラー検出およびエラー訂
正を行なうことで、エラー検出およびエラー訂正に要す
る時間を見かけ上短縮するが可能となり、メモリアクセ
スの高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の外部記憶装置のシステム構成を示すブ
ロック図。

【図２】システムインタフェース部１３の構成を示すブ
ロック図。

【図３】データ切り換え手段１１の構成を示すブロック
図。

【図４】リードデータ選択回路１１６の真理値表を示す
図表。

【図５】エラー訂正手段入力データ選択回路１１７の真
理値表。

【図６】ホストコンピュータ２の動作を示すフローチャ
ート。

【図７】マイクロプロセッサ８の動作を示すフローチャ
ート。

【図８】マイクロプロセッサ８の動作を示すフローチャ
ート。

【図９】マイクロプロセッサ８の動作を示すフローチャ
ート。

【図１０】マイクロプロセッサ８の動作を示すフローチ
ャート。

【図１１】マイクロプロセッサ８の動作を示すフローチ
ャート。

【図１２】本発明の外部記憶装置の他の実施例のシステ
ム構成を示すブロック図。

【図１３】データ切り換え手段９２の構成を示すブロッ
ク図。

【図１４】本発明の外部記憶装置のさらに他の実施例の
システム構成を示すブロック図。

【図１５】データ切り換え手段９３の構成を示すブロッ
ク図。

【図１６】実施例におけるライト処理の動作例を示すタ
イミング図。

【図１７】第１のメモリ４および第２のメモリ５の説明
図。

【図１８】実施例におけるリード処理の動作例を示すタ
イミング図。

【図１９】図１８のタイミング図に続くタイミング図。

【図２０】本発明の外部記憶装置を内蔵したメモリカー
ドの外観図。

【符号の説明】

１…メモリ制御装置、２…ホストコンピュータ、３…シ
ステムバス、４…第１のメモリ、５…第２のメモリ、６
…ローカルバス、７…ライトバッファ、８…マイクロプ
ロセッサ、９…メモリ、１１…データ切り替え手段、１
２…エラー訂正手段、１３…システムインタフェース
部、２２…制御信号、３１…ホストコンピュータバス、
３２…外部バス、６１…ライトバッファバス、６２…マ
イクロプロセッサバス、８１…ライトバッファアドレ
ス、８２…第１のメモリアドレス、８３…第２のメモリ
アドレス、８４…メモリアドレス、９１…メモリバス、
９２…データ切り替え手段、９３…データ切り替え手
段、１１１…第１のメモリバス、１１２…第２のメモリ
バス、１１３…ＥＣＣバス、１１４…内部データバス、
１１５…データ選択設定レジスタ、１１６…リードデー
タ選択回路、１１７…エラー訂正手段入力データ選択回
路、１３１…割り込み信号、１３２…リード信号、１３
３…ライト信号、１３４…転送終了信号、１３５…タイ
ミング信号、１３６…データバッファ、１３７…アクセ
ス設定レジスタ、１３８…制御信号デコード部、１３９
…ステータスレジスタ、９１１…メモリバス９１の上位
データ、９１２…メモリバス９１の下位データ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者内藤理之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ホストコンピュータとのインタフェースを
司るシステムインタフェース部と、該システムインタフェース部と前記ホストコンピュータ
とを接続しているシステムバスのバス幅より大きいバイ
ト数のデータからなるセクタデータに対してエラー検出
およびエラー訂正を行うエラー訂正手段と、それぞれ、前記システムバスのバス幅と同一のバス幅の
メモリバスを有し、セクタデータを格納する静的記憶装
置としての第１のメモリおよび第２のメモリと、前記ホストコンピュータから前記第１および第２のメモ
リに対する、セクタデータのリードおよびライト動作を
制御する制御手段とを備え、前記制御手段は、前記ホストコンピュータからのライト
コマンドに応答して、当該ライトコマンドに付随する複
数のセクタデータをセクタ単位に交互に前記第１および
第２のメモリに格納し、前記制御手段は、前記ホストコンピュータからのリード
コマンドに応答して、該リードコマンドで要求された複
数のセクタデータのうち、１番目のセクタデータを前記
第１のメモリから読み出して前記エラー訂正手段に供給
し、その後、前記第１および第２のメモリの一方からＮ
番目（Ｎは自然数）のセクタデータを前記システムイン
タフェース部へ転送する間に、他方からＮ＋１番目のセ
クタデータを前記エラー訂正手段に転送するように、前
記第１および第２のメモリのセクタデータの読み出しを
同時に行うことを特徴とする外部記憶装置。
【請求項２】請求項１に記載の外部記憶装置において、
選択的に、前記システムインタフェース部および前記エ
ラー訂正手段の一方へ前記第１のメモリのメモリバスを
接続するとともに、その他方へ前記第２のメモリのメモ
リバスを接続するデータ切り換え手段を備え、前記制御
手段は、前記ホストコンピュータからのリードアクセス
時に当該データ切り換え手段の切り換えを行いながら前
記第１および第２のメモリのセクタデータの読み出しを
行うことを特徴とする外部記憶装置。
【請求項３】請求項１または２に記載の外部記憶装置に
おいて、前記ホストコンピュータから前記第１および第２のメモ
リへのセクタデータのライトアクセスにおいて一時的に
セクタデータを格納するライトバッファを備え、該ライ
トバッファを介して前記第１および第２のメモリへのセ
クタデータの格納を行うことを特徴とする外部記憶装
置。
【請求項４】ホストコンピュータとのインタフェースを
司るシステムインタフェース部と、該システムインタフェース部と前記ホストコンピュータ
とを接続しているシステムバスのバス幅より大きいバイ
ト数のデータからなるセクタデータに対してエラー検出
およびエラー訂正を行うエラー訂正手段と、前記システムバスのバス幅の２倍のバス幅のメモリバス
を有し、セクタデータを格納する静的記憶装置としての
メモリと、前記ホストコンピュータから前記メモリに対する、セク
タデータのリードおよびライト動作を制御する制御手段
とを備え、前記制御手段は、前記ホストコンピュータからのライト
コマンドに応答して、当該ライトコマンドに付随する複
数のセクタデータのうち奇数番目のセクタデータを上記
メモリバスの上位側のメモリに格納するとともに、偶数
番目のセクタデータを上記メモリバスの下位側のメモリ
に格納し、前記制御手段は、前記ホストコンピュータからのリード
コマンドに応答して、該リードコマンドで要求された複
数のセクタデータのうち、１番目のセクタデータを前記
メモリの上位側から読み出して前記エラー訂正手段に供
給し、その後、前記メモリの上位側および下位側の一方
からＮ番目（Ｎは自然数）のセクタデータを前記システ
ムインタフェース部へ転送する間に、他方からＮ＋１番
目のセクタデータを前記エラー訂正手段に転送するよう
に、前記メモリの上位側および下位側のセクタデータの
読み出しを同時に行うことを特徴とする外部記憶装置。
【請求項５】請求項４に記載の外部記憶装置において、
選択的に、前記システムインタフェース部および前記エ
ラー訂正手段の一方へ前記メモリバスの上位側を接続す
るとともに、その他方へ前記メモリバスの下位側を接続
するデータ切り換え手段を備え、前記制御手段は、前記
ホストコンピュータからのリードアクセス時に当該デー
タ切り換え手段の切り換えを行いながら前記メモリの上
位側および下位側のセクタデータの読み出しを行うこと
を特徴とする外部記憶装置。
【請求項６】請求項４または５に記載の外部記憶装置に
おいて、前記ホストコンピュータから前記メモリ上位側および下
位側へのセクタデータのライトアクセスにおいて一時的
にセクタデータを格納するライトバッファを備え、該ラ
イトバッファを介して前記メモリの上位側および下位側
へのセクタデータの格納を行うことを特徴とする外部記
憶装置。
【請求項７】セクタデータを格納する静的記憶装置を有
する外部記憶装置であって、前記静的記憶装置として、
アクセス対象の連続した複数のセクタのうち奇数番目の
セクタのセクタデータを格納する第１のメモリ、およ
び、偶数番目のセクタのセクタデータを格納する第２の
メモリと、セクタデータに対してエラー検出およびエラ
ー訂正を行うエラー訂正手段とを備えるものにおいて、ホストコンピュータから前記連続した複数のセクタにラ
イトアクセスを行う際、セクタ単位に交互に、奇数番目
のセクタデータをそのエラー訂正用符号とともに前記第
１のメモリに格納すると共に、偶数番目のセクタデータ
をそのエラー訂正用符号とともに前記第２のメモリに格
納し、前記ホストコンピュータから、前記連続した複数のセク
タにリードアクセスする際、１番目のセクタデータを前
記第１のメモリから読み出して前記エラー訂正手段によ
りエラー検出・訂正を行い、該エラー検出・訂正の済ん
だ１番目のセクタデータを前記第１のメモリから前記ホ
ストコンピュータへ転送する間に２番目のセクタデータ
を前記第２のメモリから読み出して前記エラー訂正手段
に転送し、次いで該エラー検出・訂正の済んだ２番目の
セクタデータを前記第２のメモリから前記ホストコンピ
ュータへ転送する間に３番目のセクタデータを前記第１
のメモリから読み出して前記エラー訂正手段へ転送し、
同様にして、エラー検出・訂正の済んだＮ番目のセクタ
データを前記ホストコンピュータへ転送する間にＮ＋１
番目のセクタデータを読み出して前記エラー訂正手段に
転送する制御を行うことを特徴とする外部記憶装置のメ
モリアクセス制御方法。
【請求項８】セクタデータを格納する静的記憶装置を有
する外部記憶装置であって、前記静的記憶装置として、
アクセス対象の連続した複数のセクタのうち奇数番目の
セクタのセクタデータを格納する上位側記憶領域および
偶数番目のセクタのセクタデータを格納する下位側記憶
領域を有するメモリと、セクタデータに対してエラー検
出およびエラー訂正を行うエラー訂正手段とを備えるも
のにおいて、ホストコンピュータから前記連続した複数のセクタにラ
イトアクセスを行う際、セクタ単位に交互に、奇数番目
のセクタデータをそのエラー訂正用符号とともに前記メ
モリの上位側記憶領域に格納すると共に、偶数番目のセ
クタデータをそのエラー訂正用符号とともに前記メモリ
の下位側記憶領域に格納し、前記ホストコンピュータから、前記連続した複数のセク
タにリードアクセスする際、１番目のセクタデータを前
記メモリの上位側記憶領域から読み出して前記エラー訂
正手段によりエラー検出・訂正を行い、該エラー検出・
訂正の済んだ１番目のセクタデータを前記メモリの上位
側記憶領域から前記ホストコンピュータへ転送する間に
２番目のセクタデータを前記メモリの下位側記憶領域か
ら読み出して前記エラー訂正手段に転送し、次いで該エ
ラー検出・訂正の済んだ２番目のセクタデータを前記メ
モリの下位側記憶領域から前記ホストコンピュータへ転
送する間に３番目のセクタデータを前記メモリの上位側
記憶領域から読み出して前記エラー訂正手段へ転送し、
同様にして、エラー検出・訂正の済んだＮ番目のセクタ
データを前記ホストコンピュータへ転送する間にＮ＋１
番目のセクタデータを読み出して前記エラー訂正手段に
転送する制御を行うことを特徴とする外部記憶装置のメ
モリアクセス制御方法。