JP6279665B2 - 電気光学装置 - Google Patents

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Description

本発明は、画像表示装置および撮像装置等の電気光学装置に関するものであり、特に、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路、並びにそれに用いられるシフトレジスタ回路に関するものである。
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置(以下「表示装置」)では、複数の画素が行列状(マトリクス状)に配列された表示素子(表示パネル)の画素行(画素ライン)ごとにゲート線(走査線)が設けられ、表示信号の1水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路(走査線駆動回路)としては、表示信号の1フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、N型またはP型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている(例えば下記の特許文献1−4)。
特開2000−347628号公報 特開2004−78172号公報 特開2007−257813号公報 特開2008−287753号公報
ゲート線駆動回路としてのシフトレジスタは、1つの画素ラインすなわち1つのゲート線ごとに設けられたシフトレジスタ回路が複数個縦続接続(カスケード接続)して構成される。本明細書では、ゲート線駆動回路を構成するシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
特許文献1においては、多段のシフトレジスタのうち奇数行の画素を走査する段(奇数ドライバ)と偶数行の画素を走査する段(偶数ドライバ)とを、表示素子あるいは撮像素子を挟むように配置したゲート線駆動回路が開示されている。奇数ドライバと偶数ドライバとをそのように配設することにより、ゲート線駆動回路のための領域を効率よく利用することができる。
同文献の図3および図4には、そのゲート線駆動回路に使用される単位シフトレジスタおよびその信号波形がそれぞれ示されている。同図3において、奇数ドライバ2oの第1段目の単位シフトレジスタRS1o(1)に入力されたスタート信号INは、当該単位シフトレジスタRS1o(1)により時間的にシフトされ、液晶表示素子の第1行目のゲート線GL1の選択信号OUT1として出力される。その選択信号OUT1は、ゲート線GL1を通して偶数ドライバ2eの第1段目の単位シフトレジスタRS1e(1)に入力され、当該単位シフトレジスタRS1e(1)により時間的にシフトされ、第2行目のゲート線GL2の選択信号OUT2として出力される。以降の段の単位シフトレジスタでも同様の動作が行われ、それによって各ゲート線が順次選択される。
同文献の図3に示されるように、各段の単位シフトレジスタはどれも同じ回路構成であるが、ここで、偶数ドライバ2eの第1段目の単位シフトレジスタRS1e(1)に注目する。単位シフトレジスタRS1e(1)が出力する選択信号OUT2は、前段(単位シフトレジスタRS1o(1))の選択信号OUTの活性化に応じてオン状態になるトランジスタ204によって、クロック信号/CKが出力端子に伝達されることにより活性化される。
トランジスタ204は、その制御電極の配線容量C2,C4が選択信号OUT1によって充電されることでオンするが、前段が出力した選択信号OUT1は、ゲート線GL1を通して単位シフトレジスタRS1e(1)に供給されるため、当該ゲート線GL1の抵抗成分および容量成分の影響を受ける。すなわち、選択信号OUT1の立ち上がり速度が、抵抗成分の総和と容量成分の総和との積に基づく時定数に比例して遅くなる(このことは特許文献2の段落0043でも説明されている)。
それによりトランジスタ204の制御電極の充電速度が遅くなるので、シフトレジスタを高速に動作させる場合にはトランジスタ204の制御電極の充電が不充分になることが懸念される。トランジスタ204の制御電極が充分に充電されなければ、当該トランジスタ204のオン抵抗が高くなり、出力端子の充電速度すなわち選択信号OUT2の立ち上がり速度が低下する。
この選択信号OUT2は、ゲート線GL2を通して次段(奇数ドライバ2oの第2段目の単位シフトレジスタRS1o(2))に供給されるが、このときゲート線GL2の抵抗成分および容量成分の影響を受けるため、その立ち上がり速度はさらに低下する。
選択信号が各段の単位シフトレジスタに順次伝達される度にこの現象が繰り返されると、後段に進むほど選択信号の立ち上がり速度が低下し、場合によっては途中の段で選択信号が活性化されなくなり、最終段まで選択信号が伝達されなくなる。この問題は、例えば大画面の表示装置など、ゲート線の長い電気光学装置で顕著に起こる。
本発明は以上のような課題を解決するためになされたものであり、ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下(立ち上がり遅延)を防止できる電気光学装置を提供することを目的とする。
本発明に係る半導体装置は、複数の走査線と、前記複数の走査線に直交する複数の信号線と、前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る奇数ドライバと、前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る偶数ドライバとを有する走査線駆動回路を備える電気光学装置であって、前記走査線駆動回路は、信号のシフト方向が第1のシフト方向のときには、第1電圧信号として高電位側電源電位、第2電圧信号として低電位側電源電位が入力され、信号のシフト方向が第2のシフト方向のときには、前記第2電圧信号として前記高電位側電源電位、前記第1電圧信号として前記低電位側電源電位が入力され、前記奇数および偶数ドライバは、前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、前記奇数および偶数ドライバの単位シフトレジスタの各々は、2ライン前の単位シフトレジスタの出力信号を受ける第1入力端子と、2ライン後の単位シフトレジスタの出力信号を受ける第2入力端子とを有し、信号のシフト方向が前記第1のシフト方向のときには、前記第1入力端子が受ける信号の活性期間から2ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、信号のシフト方向が前記第2のシフト方向のときには、前記第2入力端子が受ける信号の活性期間から2ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、1ライン分の走査期間だけ位相が異なり、前記奇数および偶数ドライバの単位シフトレジスタの各々は、出力信号が出力される出力端子と、クロック信号を前記出力端子に供給する第1トランジスタと、前記出力端子を放電する第2トランジスタと、前記第1入力端子が受ける信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第3トランジスタと、前記第2入力端子が受ける信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第4トランジスタと、前記第1ノードを入力とするインバータ回路とを備え、前記第1ノードは、信号のシフト方向が前記第1のシフト方向のときには、前記第1入力端子が受ける信号に基づいて前記高電位側電源電位に充電され、信号のシフト方向が前記第2のシフト方向のときには、前記第2入力端子が受ける信号に基づいて前記高電位側電源電位に充電され、前記第2トランジスタの制御電極が接続する第2ノードは、前記インバータ回路の出力信号に基づいて充電され、前記第1トランジスタおよび前記第2トランジスタのドレイン領域およびソース領域を構成する半導体層は酸化物半導体により形成されている。
本発明に係る電気光学装置によれば、奇数および偶数ドライバが互いに画素を挟む位置に配設させて走査線駆動回路の領域の効率化を図る場合でも、ゲート線を通さずに出力信号のシフト動作が可能である。よってゲート線の抵抗成分および容量成分の影響による選択信号の立ち上がり遅延を防止できる。
本発明に係る表示装置の構成を示す概略ブロック図である。 実施の形態1に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態1に係る単位シフトレジスタの回路図である。 実施の形態1に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態1に係る奇数ドライバが備えるダミーの単位シフトレジスタ(第1ダミー段)の回路図である。 実施の形態1に係る偶数ドライバが備えるダミーの単位シフトレジスタ(第2ダミー段)の回路図である。 実施の形態1に係るゲート線駆動回路を、エンドパルスを用いて制御した場合の動作を示すタイミング図である。 実施の形態1の第2の変更例に係る単位シフトレジスタの回路図である。 実施の形態1の第3の変更例に係る単位シフトレジスタの回路図である。 実施の形態1の第4の変更例に係る単位シフトレジスタの回路図である。 実施の形態1の第5の変更例に係る単位シフトレジスタの回路図である。 実施の形態2に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態2に係る単位シフトレジスタの回路図である。 実施の形態3に係る単位シフトレジスタの回路図である。 実施の形態3の変更例に係る単位シフトレジスタの回路図である。 実施の形態4に係るMOS容量素子であるトランジスタの構造を示す図である。 実施の形態4に係るMOSトランジスタを用いた単位シフトレジスタの例を示す回路図である。 実施の形態5に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態6に係る単位シフトレジスタの回路図である。 実施の形態6に係る単位シフトレジスタの動作を説明するためのタイミング図である。 実施の形態7に係る単位シフトレジスタの回路図である。 実施の形態8に係るゲート線駆動回路の構成を示すブロック図である。 実施の形態8に係るゲート線駆動回路の構成を示すブロック図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはIGZO(In-Ga-Zn-O)等の酸化物半導体などを用いることができる。
よく知られているように、トランジスタは、それぞれ制御電極(狭義にはゲート(電極))と、一方の電流電極(狭義にはドレイン(電極)またはソース(電極))と、他方の電流電極(狭義にはソース(電極)またはドレイン(電極))とを含む少なくとも3つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、N型トランジスタであれば、相対的に電位(以下「レベル」とも称する)の高い電極をドレイン、低い電極をソースと呼称する(P型トランジスタの場合はその逆となる)。
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ(TFT)であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはSOI、ガラス、樹脂などの絶縁性基板であってもよい。
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばN型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いH(ハイ)レベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも低いL(ロー)レベルで非活性状態(オフ状態、非導通状態)となる。そのためN型トランジスタを用いた回路においては信号のHレベルが「活性レベル」、Lレベルが「非活性レベル」となる。また、N型トランジスタを用いて構成した回路の各ノードは、充電されてHレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてLレベルになることで、活性レベルから非活性レベルへの変化が生じる。
逆にP型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧(ソースを基準として負の値)よりも低いLレベルになると活性状態(オン状態、導通状態)となり、同しきい値電圧よりも高いHレベルで非活性状態(オフ状態、非導通状態)となる。そのためP型トランジスタを用いた回路においては信号のLレベルが「活性レベル」、Hレベルが「非活性レベル」となる。また、P型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がN型トランジスタの場合と逆になり、充電されてLレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてHレベルになることで、活性レベルから非活性レベルへの変化が生じる。
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、N型トランジスタを用いた回路では、LレベルからHレベルへの変化が「プルアップ」、HレベルからLレベルの変化が「プルダウン」と定義され、P型トランジスタを用いた回路では、HレベルからLレベルへの変化が「プルアップ」、LレベルからHレベルの変化が「プルダウン」と定義される。
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素(素子やスイッチなど)を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
本発明においては、互いに位相の異なるクロック信号(多相クロック信号)が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている(図4の例えば時刻t2とt3の間隔)。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをHレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
<実施の形態1>
図1は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス(EL)、有機EL、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置(画像センサ)などの電気光学装置に広く適用可能である。
液晶表示装置100は、液晶アレイ部10と、ゲート線駆動回路30と、ソースドライバ40とを備える。液晶アレイ部10は、行列状に配設された複数の画素15を含む。画素の行(以下「画素ライン」とも称する)の各々にはそれぞれゲート線GL1,GL2…(総称「ゲート線GL」)が配設され、また、画素の列(以下「画素列」とも称する)の各々にはそれぞれデータ線DL1,DL2…(総称「データ線DL」)がそれぞれ設けられる。つまり画素15は、ゲート線GLとそれに直行するデータ線DLとの各交点の近傍に形成される。図1には、第1行の第1列および第2列の画素15、並びにこれに対応するゲート線GL1、GL2およびデータ線DL1,DL2が代表的に示されている。
各画素15は、対応するデータ線DLと画素ノードNpとの間に設けられる画素スィッチ素子16と、画素ノードNpおよび共通電極ノードNcの間に並列に接続されるキャパシタ17および液晶表示素子18とを有している。画素ノードNpと共通電極ノードNcとの間の電圧差に応じて、液晶表示素子18中の液晶の配向性が変化し、これに応答して液晶表示素子18の表示輝度が変化する。これにより、データ線DLおよび画素スイッチ素子16を介して画素ノードNpへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードNpと共通電極ノードNcとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
ゲート線駆動回路30は、奇数行のゲート線GL1,GL3,GL5…を駆動する奇数ゲート線駆動回路(奇数ドライバ)30aと、偶数行のゲート線GL2,GL4,GL6…を駆動する偶数ゲート線駆動回路(偶数ドライバ)とから構成されており、所定の走査周期に基づき、ゲート線GLを順に選択して活性化させる。画素スイッチ素子16のゲート電極は、それぞれ対応するゲート線GLと接続される。特定のゲート線GLが選択されている間は、それに接続する各画素において、画素スイッチ素子16が導通状態になり画素ノードNpが対応するデータ線DLと接続される。そして、画素ノードNpへ伝達された表示電圧がキャパシタ17によって保持される。一般的に、画素スイッチ素子16は、液晶表示素子18と同一の絶縁体基板(ガラス基板、樹脂基板等)上に形成されるTFTで構成される。
ソースドライバ40は、Nビットのデジタル信号である表示信号SIGによって段階的に設定される表示電圧を、データ線DLへ出力するためのものである。ここでは一例として、表示信号SIGは6ビットの信号であり、表示信号ビットDB0〜DB5から構成されるものとする。6ビットの表示信号SIGに基づくと、各画素において、26=64段階の階調表示が可能となる。さらに、R(Red)、G(Green)およびB(Blue)の3つの画素により1つのカラー表示単位を形成すれば、約26万色のカラー表示が可能となる。
また、図1に示すように、ソースドライバ40は、シフトレジスタ50と、データラッチ回路52,54と、階調電圧生成回路60と、デコード回路70と、アナログアンプ80とから構成されている。
表示信号SIGにおいては、各々の画素15の表示輝度に対応する表示信号ビットDB0〜DB5がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットDB0〜DB5は、液晶アレイ部10中のいずれか1つの画素15における表示輝度を示している。
シフトレジスタ50は、表示信号SIGの設定が切り換わる周期に同期したタイミングで、データラッチ回路52に対して、表示信号ビットDB0〜DB5の取り込みを指示する。データラッチ回路52は、シリアルに生成される表示信号SIGを順に取り込み、1つの画素ライン分の表示信号SIGを保持する。
データラッチ回路54に入力されるラッチ信号LTは、データラッチ回路52に1つの画素ライン分の表示信号SIGが取り込まれるタイミングで活性化する。データラッチ回路54はそれに応答して、そのときデータラッチ回路52に保持されている1つの画素ライン分の表示信号SIGを取り込む。
階調電圧生成回路60は、高電圧VDHおよび低電圧VDLの間に直列に接続された63個の分圧抵抗で構成され、64段階の階調電圧V1〜V64をそれぞれ生成する。
デコード回路70は、データラッチ回路54に保持されている表示信号SIGをデコードし、当該デコード結果に基づいて各デコード出力ノードNd1,Nd2…(総称「デコード出力ノードNd」)に出力する電圧を、階調電圧V1〜V64のうちから選択して出力する。
その結果、デコード出力ノードNdには、データラッチ回路54に保持された1つの画素ライン分の表示信号SIGに対応した表示電圧(階調電圧V1〜V64のうちの1つ)が同時に(パラレルに)出力される。なお、図1においては、第1列目および第2列目のデータ線DL1,DL2に対応するデコード出力ノードNd1,Nd2が代表的に示されている。
アナログアンプ80は、デコード回路70からデコード出力ノードNd1,Nd2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線DL1,DL2…に出力する。
ソースドライバ40が、所定の走査周期に基づいて、一連の表示信号SIGに対応する表示電圧を1画素ライン分ずつデータ線DLへ繰り返し出力し、ゲート線駆動回路30がその走査周期に同期してゲート線GL1,GL2…を順に駆動することにより、液晶アレイ部10に表示信号SIGに基づいた画像の表示が成される。
なお、図1には、ゲート線駆動回路30およびソースドライバ40が液晶アレイ部10と一体的に形成された液晶表示装置100の構成を例示したが、ゲート線駆動回路30と液晶アレイ部10とを一体的に形成し、ソースドライバ40については液晶アレイ部10の外部回路として設ける、あるいはゲート線駆動回路30およびソースドライバ40の両方を液晶アレイ部10の外部回路として設けることも可能である。
図2は、本発明に係るゲート線駆動回路30の構成を示す図である。ゲート線駆動回路30は、1つの画素ラインすなわち1つのゲート線GLごとに設けられた単位シフトレジスタSR1,SR2,SR3…を備えている(以下、単位シフトレジスタSR1,SR2,SR3…を「単位シフトレジスタSR」と総称することもある)。
先に述べたようにゲート線駆動回路30は、奇数ドライバ30aと偶数ドライバ30bとから構成されている。奇数ドライバ30aは、奇数行のゲート線GL1,GL3,GL5…をそれぞれ駆動する単位シフトレジスタSR1,SR3,SR5…が縦続接続(カスケード接続)して成っている。偶数ドライバ30bは、偶数行のゲート線GL2,GL4,GL6…をそれぞれ駆動する単位シフトレジスタSR2,SR4,SR6…が縦続接続して成っている。つまり、奇数ドライバ30aおよび偶数ドライバ30bのそれぞれにおいては、第k段目の単位シフトレジスタSRkから見て、「前段」は2行前の単位シフトレジスタSRk-2であり、「次段」は2行後の単位シフトレジスタSRk+2である。
本実施の形態の奇数ドライバ30aでは、その最後段である単位シフトレジスタSRn-1のさらに次段に、画素を駆動しないダミーのゲート線DMLに接続されたダミーの単位シフトレジスタSRD1(以下「第1ダミー段」)が設けられる。一方、偶数ドライバ30bでは、その最後段である単位シフトレジスタSRnのさらに次段に、ゲート線に接続されないダミーの単位シフトレジスタSRD2(以下「第2ダミー段」)が設けられている。基本的に第1および第2ダミー段SRD1,SRD2も他の単位シフトレジスタSRと同様の回路構成を有しているが、その詳細については後に説明する。
また図2に示すクロック信号発生器31は、各々位相が異なる3相のクロック信号CLK1,CLK2,CLK3をゲート線駆動回路30の単位シフトレジスタSRに供給するものである。クロック信号CLK1〜CLK3は、互いにその活性期間が重ならず、表示装置の走査周期に同期したタイミングで、CLK1,CLK2,CLK3,CLK1,CLK2…の順番で繰り返し活性化するよう制御される。
各単位シフトレジスタSRは、第1入力端子IN1、第2入力端子IN2、出力端子OUT、クロック端子CKおよびリセット端子RSTを有している。図2のように、各単位シフトレジスタSRのクロック端子CKには、クロック信号発生器31が出力するクロック信号CLK1,CLK2,CLK3のうち所定の1つが供給される。
具体的には、クロック信号CLK1は、第[3m−2]行目(mは自然数、以下同じ)のゲート線GL3m-2を駆動する単位シフトレジスタSR1,SR4,SR7…に供給される。クロック信号CLK2は、第[3m−1]行目のゲート線GL3m-1を駆動する単位シフトレジスタSR2,SR5,SR8…に供給される。クロック信号CLK3は、第[3m]行目のゲート線GL3mを駆動する単位シフトレジスタSR3,SR6,SR9…に供給される。クロック信号CLK1,CLK2,CLK3は、この順番で繰り返し活性化するので、シフトレジスタSR1,SR2,SR3…のクロック端子CKはその順番で活性化されることとなる。
なお、一般的な表示装置の走査線数は3の倍数ではないので、3相のクロック信号CLK1〜CLK3により制御されるシフトレジスタでは、最終行である第n行目の単位シフトレジスタSRn(偶数ドライバ30bの最後段)のクロック端子CKに供給されるクロック信号は、表示装置の走査線数によって変わる。図2の例では、単位シフトレジスタSRnのクロック端子CKにはクロック信号CLK2が供給されている。よって、第1ダミー段SRD1および第2ダミー段SRD2のクロック端子CKには、それぞれクロック信号CLK3,CLK1が供給される。
第1行目の単位シフトレジスタSR1(奇数ドライバ30aの第1段目)の第1および第2入力端子IN1,IN2には、それぞれ第1および第2スタートパルスSP1,SP2が入力される。本実施の形態において、第1および第2スタートパルスSP1,SP2は共に画像信号の各フレーム期間の先頭に対応するタイミングで活性化する(Hレベルになる)信号であるが、第2スタートパルスSP2は第1スタートパルスSP1よりも1水平期間(1H)、即ち1ライン分の走査期間だけ位相が遅れている。
従って、第1スタートパルスSP1は第2スタートパルスSP2よりも早いタイミングでHレベルになり、第2スタートパルスSP2は第1スタートパルスSP1がLレベルに戻った後にHレベルに遷移するよう制御される。ここでは、第1スタートパルスSP1はクロック信号CLK2と同位相のパルスであり、第2スタートパルスSP2はクロック信号CLK3と同位相であるとする(図4参照)。
また第2行目の単位シフトレジスタSR2(偶数ドライバ30bの第1段目)においては、第1入力端子IN1に上記の第2スタートパルスSP2が入力される。またその第2入力端子IN2には、第2スタートパルスSP2から1水平期間遅れて活性化するクロック信号CLK1が入力される。
第3行目以降の単位シフトレジスタSRkにおいては、第1入力端子IN1はその2行前(奇数ドライバ30a内あるいは偶数ドライバ30b内では1段前)の単位シフトレジスタSRk-2の出力端子OUTに接続される。また第2入力端子IN2には、第1入力端子IN1に入力される信号(単位シフトレジスタSRk-2の出力信号)に対して1水平期間だけ位相が遅れたクロック信号(これはクロック端子CKに供給されるものに対しては1水平期間位相が進んだものとなる)が供給される。
第1および第2ダミー段SRD1,SRD2においても同様であり、第1ダミー段SRD1の第1入力端子IN1には、その2行前に相当する単位シフトレジスタSRn-1の出力信号Gn-1が入力され、第2入力端子IN2にはこの出力信号Gn-1に対して1水平期間だけ位相が遅れたクロック信号CLK2が入力される。また第2ダミー段SRD2の第1入力端子IN1には、その2行前に相当する単位シフトレジスタSRnの出力信号Gnが入力され、第2入力端子IN2にはこの出力信号Gnに対して1水平期間だけ位相が遅れたクロック信号CLK3が入力される。
各単位シフトレジスタSRkのリセット端子RSTは、その2行後(奇数ドライバ30a内あるいは偶数ドライバ30b内では1段後)の単位シフトレジスタSRk+2の出力端子OUTに接続される(リセット端子RSTは、1行後の単位シフトレジスタSRk+1の出力端子OUTに接続させてもよいが、2行後の単位シフトレジスタSRk+2の出力端子OUTに接続させる方が好ましい。この理由については後述する)。
終わりから2行目の単位シフトレジスタSRn-1(奇数ドライバ30aの最後段)のリセット端子RSTは、その2行後に相当する第1ダミー段SRD1の出力端子OUTに接続される。また最終行の単位シフトレジスタSRn(偶数ドライバ30bの最後段)のリセット端子RSTは、第2ダミー段SRD2の出力端子OUTに接続される。
なお、第1ダミー段SRD1のリセット端子RSTには、クロック端子CKに供給されるクロック信号CLK3よりも位相が2水平期間遅れたクロック信号CLK2が入力される。第2ダミー段SRD2のリセット端子RSTには、クロック端子CKに供給されるクロック信号CLK1よりも位相が2水平期間遅れたクロック信号CLK3が入力される。
以上のように、各単位シフトレジスタSRkの出力端子OUTから出力される出力信号Gkは、選択信号(垂直(又は水平)走査パルス)としてそれぞれ対応するゲート線GLkへと供給されると共に、2行後の単位シフトレジスタSRk+2の第1入力端子IN1並びに2行前の単位シフトレジスタSRk-2のリセット端子RSTへも供給される。以下では単位シフトレジスタSRの出力信号Gを「選択信号」と称する。
図3は、本発明の実施の形態1に係る単位シフトレジスタの構成を示す回路図である。ゲート線駆動回路30の各単位シフトレジスタSRの構成は実質的にどれも同じであるので、代表的に第k行目の単位シフトレジスタSRkを示している。本実施の形態の単位シフトレジスタSRkを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、以下に示す実施の形態および変更例においては全てN型TFTであるものとする。
図3の単位シフトレジスタSRkは、本願発明者の考案に係る特許文献3の図6の回路を、本発明に適用したものである。単位シフトレジスタSRkは、図2にも示した第1および第2入力端子IN1,IN2、出力端子OUT、クロック端子CKおよびリセット端子RSTの他に、低電位側電源電位(ロー側電源電位)VSSが供給される第1電源端子S1、高電位側電源電位(ハイ側電源電位)VDD1,VDD2がそれぞれ供給される第2および第3電源端子S2,S3を有している。
ハイ側電源電位VDD1,VDD2は、互いに同一レベルであってもよい。以下の説明ではロー側電源電位VSSを回路の基準電位(VSS=0V)として説明するが、実使用では、画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位VDD1,VDD2は17V、ロー側電源電位VSSは−12Vなどと設定される。
単位シフトレジスタSRkは、出力回路20、プルアップ駆動回路21、プルダウン駆動回路22から構成されている。出力回路20は、当該単位シフトレジスタSRkが出力する選択信号Gkの活性化および非活性化を行うものであり、ゲート線GLkの選択期間に選択信号Gkを活性状態(Hレベル)にするトランジスタQ1(出力プルアップトランジスタ)と、ゲート線GLkの非選択期間に選択信号Gkを非活性状態(Lレベル)に維持するためのトランジスタQ2(出力プルダウントランジスタ)とを含んでいる。
トランジスタQ1は、出力端子OUTとクロック端子CKとの間に接続しており、クロック端子CKに入力されるクロック信号を出力端子OUTに供給することによって選択信号Gkを活性化させる。またトランジスタQ2は、出力端子OUTと第1電源端子S1との間に接続しており、出力端子OUTを放電して電位VSSにすることで、選択信号Gkを非活性レベルに維持する。ここで、トランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」、トランジスタQ2のゲートが接続するノードを「ノードN2」とそれぞれ定義する。
トランジスタQ1のゲート・ソース間(即ち出力端子OUTとノードN1との間)には容量素子C1が設けられている。この容量素子C1は、出力端子OUTとノードN1との間を容量結合し、出力端子OUTのレベル上昇に伴うノードN1の昇圧効果を高めるためのものである。但し、容量素子C1は、トランジスタQ1のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
通常、1つの半導体集積回路内においては、容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一ゲート面積のトランジスタで代替することができる。よって図3の容量素子C1をトランジスタQ1のゲート・チャネル間容量で置き換える場合、トランジスタQ1のゲート幅を相当分だけ広くすればよい。
プルアップ駆動回路21は、トランジスタQ1(出力プルアップトランジスタ)を駆動する回路であり、トランジスタQ1を、ゲート線GLkの選択期間はオンにし、非選択期間はオフにするよう動作する。プルアップ駆動回路21は、第1入力端子IN1に入力される2行前の選択信号Gk-2(あるいは、第1または第2スタートパルスSP1,SP2)と第2入力端子IN2に入力されるクロック信号(CLK1、CLK2またはCLK3)の活性化に応じてノードN1(トランジスタQ1のゲート)を充電し、リセット端子RSTに供給されるリセット信号としての2行後の選択信号Gk+2(あるいは、第1ダミー段SRD1または第2ダミー段SRD2の出力信号D1,D2)の活性化に応じてノードN1を放電する。
プルアップ駆動回路21は、以下のトランジスタQ3〜Q5,Q8〜Q10により構成される。トランジスタQ3は、ノードN1と第2電源端子S2との間に接続し、第2電源端子S2の電位をノードN1に供給するものである。ここで、トランジスタQ3のゲートが接続するノードを「ノードN3」と定義する。
トランジスタQ4は、ノードN1と第1電源端子S1との間に接続し、そのゲートはノードN2に接続する。トランジスタQ8は、ノードN3と第2電源端子S2との間に接続し、ゲートは第1入力端子IN1に接続される。なお、トランジスタQ8のドレインは第1入力端子IN1に接続されていてもよい(つまりトランジスタQ8は、第1入力端子IN1とノード3との間にダイオード接続させてもよい)。
トランジスタQ10は、ゲートがノードN3に接続され、2つの電流電極(ソースおよびドレイン)は共に第2入力端子IN2に接続される。電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量(ゲート容量)を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両端子とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。従って、トランジスタQ10は、ノードN3と第2入力端子IN2との間の電圧に応じて選択的に容量素子として働く(ノードN3がHレベルの期間のみ容量素子として機能する)。
なお、第1行目の単位シフトレジスタSR1の第2入力端子IN2に供給される第2スタートパルスSP2は1フレーム期間に一回しか活性化されないため、選択的に容量素子として働く必要がない(常に容量素子として機能してもよい)。よって、単位シフトレジスタSR1ではMOS容量素子(トランジスタQ10)の替わりに通常の容量素子を用いてもよい。
またトランジスタQ5は、ノードN3と第1電源端子S1との間に接続し、ゲートはリセット端子RSTに接続される。トランジスタQ9は、ノードN3と第1電源端子S1との間に接続し、ゲートがノードN2に接続される。
一方、プルダウン駆動回路22は、トランジスタQ2(出力プルダウントランジスタ)を駆動する回路であり、ノードN3を入力端、ノードN2(トランジスタQ2のゲート)を出力端としている。つまりプルダウン駆動回路22は、ノードN3のレベル変化に応じてノードN2を充放電する。具体的には、ノードN3がHレベルになるとノードN2を放電し、ノードN3がLレベルになるとノードN2を充電するように動作する。それによりトランジスタQ2は、ゲート線GLkの選択期間にはオフになり、非選択期間にはオンになる。また、先に述べたように、プルダウン駆動回路22の出力端であるノードN2にはプルアップ駆動回路21のトランジスタQ4,Q9のゲートも接続されている。
プルダウン駆動回路22は、第3電源端子S3と第1電源端子S1との間に直列接続したトランジスタQ6,Q7から構成されている。トランジスタQ6は、ノードN2と第3電源端子S3との間に接続し、そのゲートは第3電源端子S3に接続されている(即ちトランジスタQ6はダイオード接続されている)。トランジスタQ7はノードN2と第1電源端子S1との間に接続し、そのゲートはノードN3に接続している。
トランジスタQ7は、トランジスタQ6よりもオン抵抗が充分小さく(つまり駆動能力が大きく)設定されている。よって、トランジスタQ7のゲート(ノードN3)がHレベルになりトランジスタQ7がオンするとノードN2は放電されてLレベルになり、逆にノードN3がLレベルになりトランジスタQ7がオフするとノードN2はHレベルになる。
即ちプルダウン駆動回路22は、トランジスタQ6およびトランジスタQ7のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータにおいて、トランジスタQ6は負荷素子、トランジスタQ7は駆動素子として機能する。
以下、本実施の形態に係る単位シフトレジスタSRの具体的な動作を説明する。ゲート線駆動回路30を構成する各単位シフトレジスタSRおよびダミー段SRDの動作は実質的にどれも同じであるので、代表的に第k行目の単位シフトレジスタSRkの動作を説明する。単位シフトレジスタSRkでは、クロック端子CKにクロック信号CLK1が入力されているものとする(例えば図2における3m−2段の単位シフトレジスタSR1,SR4…がこれに該当する)。
また説明の簡単のため、以下では特に示さない限り、クロック信号CLK1〜CLK3、第1および第2スタートパルスSP1,SP2のHレベルの電位は全て等しいと仮定し、そのレベルをVDDとする。またVDDはハイ側電源電位VDD1,VDD2のレベルとも等しいとする(即ち、VDD=VDD1=VDD2)。またクロック信号CLK1〜CLK3、第1および第2スタートパルスSP1,SP2のLレベルの電位はロー側電源電位VSSと等しいものとし、その電位を0Vとする(VSS=0)。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をVthとする。なおクロック信号CLK1〜CLK3は、図4に示されるように、互いに1水平期間(1H)の位相差を持つ繰り返し信号である。
図4は、実施の形態1に係る単位シフトレジスタの動作を説明するためのタイミング図である。単位シフトレジスタSRkの動作を、同図を参照しつつ説明する。
まず初期状態として、ノードN1,N3がLレベル(VSS)、ノードN2がHレベル(VDD−Vth)であると仮定する(以下、この状態を「リセット状態」と称す)。また第1入力端子IN1(2行前の選択信号Gk-2)、第2入力端子IN2(クロック信号CLK3)、クロック端子CK(クロック信号CLK1)およびリセット端子RST(2行後の選択信号Gk+2)は何れもLレベルであるとする。
リセット状態では、トランジスタQ1がオフ(遮断状態)、トランジスタQ2がオン(導通状態)であるので、クロック端子CK(クロック信号CLK1)のレベルに関係なく、出力端子OUT(選択信号Gk)はLレベルに保たれる。即ち、この初期状態では、単位シフトレジスタSRkに対応するゲート線GLkは非選択状態にある。
その状態から、時刻t1で2行前の選択信号Gk-2(第1行目の単位シフトレジスタSR1の場合には第1スタートパルスSP1)がHレベルになると、当該単位シフトレジスタSRkのトランジスタQ8がオンになる。このときノードN2はHレベルなのでトランジスタQ9もオンしているが、トランジスタQ8はトランジスタQ9よりもオン抵抗が充分低く設定されており、ノードN3はトランジスタQ8を通して供給される電荷により充電され、そのレベルが上昇する。つまりトランジスタQ8は、第1入力端子IN1に入力される信号に基づいて、トランジスタQ3のゲートが接続するノードN3を充電する充電回路として機能する。
ノードN3のレベルが上昇するとトランジスタQ7が導通し始め、ノードN2のレベルは下降する。そうなるとトランジスタQ9の抵抗が高くなり、ノードN3のレベルが急速に上昇する。それに応じてトランジスタQ7が充分にオンになる。その結果ノードN2はLレベル(VSS)になり、トランジスタQ9がオフになってノードN3がHレベルになる。
ノードN3のレベルを上昇させるにはトランジスタQ10およびトランジスタQ3のゲート・チャネル間容量(ゲート容量)を充電する必要があるが、それらの容量値は出力回路20のトランジスタQ1および容量素子C1の約1/5〜1/10程度と小さいため、ノードN3は高速に充電可能である。そのため、トランジスタQ8が高速充電の不得手なソースフォロアモードで動作するにも関わらず、ノードN3のレベルは高速に理論値にまで上昇する。即ち、トランジスタQ8による充電後のノードN3の電位V3aは、
V3a=VDD−Vth …(1)
となる。
ノードN3がHレベルになると、それに応じてトランジスタQ3がオンする。このときノードN2はLレベルになっているのでトランジスタQ4はオフしており、ノードN1のレベルが上昇する。
ノードN1のレベルを上昇させるためには、容量素子C1およびトランジスタQ1のゲート容量を充電する必要があるが、前述のとおりそれらの容量値は比較的大きいため、ノードN1の高速充電は困難である。さらにトランジスタQ3はソースフォロアモードで動作するため、短時間でノードN1のレベルを理論値(VDD−2×Vth)まで上昇させることは難しい。従って、2行前の選択信号Gk-2のパルス幅が充分広くなければ、このときのノードN1のレベルは、理論値よりも低いレベルまでしか上昇しない。
時刻t2で、2行前の選択信号Gk-2がLレベルに戻るとトランジスタQ8はオフするが、ノードN1,N3はフローティング状態になり、またトランジスタQ7,Q9がフリップフロップの働きをするので、ノードN1,N3のレベルは維持される。
そして時刻t3でクロック信号CLK3(第1行目の単位シフトレジスタSR1の場合には第2スタートパルスSP2)がHレベルになると、単位シフトレジスタSRkの第2入力端子IN2がHレベルになる。このときノードN3はHレベルになっているのでトランジスタQ10のソース/ドレイン側(IN2側)にはチャネルが形成される。従って、トランジスタQ10は容量素子として働き、それを介する容量結合によりノードN3が昇圧される。即ち、トランジスタQ10は、第1入力端子IN1に入力される信号に基づいて、充電されたノードN3を昇圧する昇圧回路として機能する。
トランジスタQ10のMOS容量素子としての容量値に比べ、ノードN3の寄生容量が充分小さいと仮定すると、トランジスタQ10による昇圧後のノードN3は、昇圧前の電位V3aから、クロック信号CLK3の振幅VDDだけ上昇する。即ち、昇圧後のノードN3の電位V3bは、
V3b=2×VDD−Vth…(2)
となる。しかも立ち上がり速度の速い外部信号であるクロック信号CLK3に応じて昇圧されるため、ノードN3の電位の上昇速度は、クロック信号CLK3の立ち上がり速度とほぼ同じ程度に高速である。
ノードN3が昇圧されると、トランジスタQ3のゲート(ノードN3)・ソース(ノードN1)間の電圧が充分高くなるので、トランジスタQ3は、ソースフォロワモードではなく非飽和領域で動作してノードN1を充電する。よってノードN1は高速に充電され、且つ、トランジスタQ3のしきい値電圧(Vth)の損失もなく、ノードN1は電位VDDに到達する。このようにしてノードN1,N3がHレベル、ノードN2がLレベルの状態(以下、この状態を「セット状態」称す)になると、トランジスタQ1がオン、トランジスタQ2がオフになる。
時刻t4でクロック信号CLK3がLレベルに戻ると、MOS容量素子としてのトランジスタQ10により、ノードN3の電位は引き下げられ、昇圧前のVDD−Vthに戻る。このときノードN1は電位VDDなのでトランジスタQ3はオフになるが、ノードN1はフローティング状態で電位VDDに維持される。従って単位シフトレジスタSRkのセット状態は維持される。
時刻t5でクロック信号CLK1がHレベルになると、その電位変化がオン状態のトランジスタQ1を通して出力端子OUTへと伝達され、選択信号Gkのレベルが上昇する。このとき容量素子C1およびトランジスタQ1のゲート容量を介する容量結合により、ノードN1のレベルが特定の電圧だけ昇圧される(このためノードN1は「昇圧ノード」と称されることもある)。
そのため、選択信号Gkのレベルが上昇する過程においても、トランジスタQ1のゲート・ソース間電圧は大きく保たれ、当該トランジスタQ1は非飽和領域で動作する。よって出力端子OUTは高速に充電され、選択信号Gkのレベルはクロック信号CLK1の立ち上がりに追随して高速に上昇する。その結果、選択信号Gkのレベルは、トランジスタQ1のしきい値電圧Vth分の損失を伴わず、クロック信号CLK1と同じVDDに達する。
なお、トランジスタQ1のゲート容量と容量素子C1との容量値の和に比べ、ノードN1の寄生容量値が充分小さいと仮定すると、このときのノードN1の昇圧幅は、クロック信号CLK1および選択信号Gkの振幅と同じVDDとなる。よって昇圧後のノードN1の電位は、2×VDDになる。
その後クロック信号CLK1がHレベルである間(時刻t5〜t6)、選択信号GkはHレベルに維持される。よってその間、ゲート線GLkは活性化されて選択状態となる。
そして時刻t6でクロック信号CLK1がLレベルに戻ると、出力端子OUTがトランジスタQ1を通して放電され、選択信号GkはLレベルになる。よってゲート線GLkは非活性化され、非選択状態に戻る。このときノードN1のレベルも昇圧前のVDDに戻る。
その後、時刻t7〜t8の間、クロック信号CLK2がHレベルになるが、クロック信号CLK2は単位シフトレジスタSRkには供給されていないので、当該単位シフトレジスタSRkの各ノードのレベルに変化はない。
但し、このとき1行後の単位シフトレジスタSRk+1が出力する選択信号Gk+1が活性化されるため、2行後の単位シフトレジスタSRk+2はセット状態に移行する。よって続く時刻t9で、クロック信号CLK3がHレベルになると、2行後の選択信号Gk+2がHレベルになる。
よって単位シフトレジスタSRkでは、時刻t9でリセット端子RSTがHレベルになりトランジスタQ5がオンする。それによりノードN3は放電されてLレベルになり、それによりトランジスタQ7がオフするので、ノードN2がHレベルになる。応じてトランジスタQ4,Q9がオンになり、ノードN1,N3はLレベルになる。つまり単位シフトレジスタSRkはリセット状態に戻り、トランジスタQ1がオフ、トランジスタQ2がオンとなる。
なお、時刻t9でクロック信号CLK3が立ち上がるとき、MOS容量素子であるトランジスタQ10を介してノードN3のレベルが上昇しようとするが、それとほぼ同時にトランジスタQ5がオンになるため、そのレベルの上昇は瞬時的でありノードN3はほぼLレベルに維持される。
時刻t9以降は、トランジスタQ7,Q9がフリップフロップの働きをしてノードN2をHレベル、ノードN3をLレベルに維持する。なお、ノードN3がLレベルに期間、トランジスタQ10はチャネルが形成されず容量素子として機能しないので、その後に第2入力端子IN2のクロック信号CLK3が活性化してもノードN3は昇圧されずにLレベルに維持される。従って、次のフレーム期間で2行前の選択信号Gk-2が活性化するまで、単位シフトレジスタSRkはリセット状態に維持される。
以上の動作をまとめると、単位シフトレジスタSRkは、第1入力端子IN1の信号が活性化されるまではリセット状態にあり、選択信号GkをLレベルに維持する。そして第1入力端子IN1の信号がHレベルになると、ノードN3が充電されるので、トランジスタQ3がオンしてノードN1を充電し、単位シフトレジスタSRkはセット状態に移行する。続いて第2入力端子IN2の信号がHレベルになると、ノードN3が昇圧され、トランジスタQ3が非飽和領域で動作するのでノードN1の電位はVDDにまで上昇する。続いてクロック端子CKの信号がHレベルになると、オン状態のトランジスタQ1を通して出力端子OUTが充電され、選択信号Gkが活性化される。そして、リセット端子RSTの信号がHレベルになると、単位シフトレジスタSRkはリセット状態に戻り、再び選択信号GkをLレベルに維持する。
また図2のように奇数ドライバ30aおよび偶数ドライバ30bを構成すると、各単位シフトレジスタSRkおいては、第1入力端子IN1には2行前の選択信号Gk-2が入力され、第2入力端子IN2には2行前の選択信号Gk-2から1水平期間遅れて活性化するクロック信号(1行前の選択信号Gk-1と同相のクロック信号(1行前の単位シフトレジスタSRk-1のクロック端子CKと同じもの))が入力され、クロック端子CKには2行前の選択信号Gk-2から2水平期間遅れて活性化するクロック信号が入力される。またリセット端子RSTには、2行後の選択信号Gk+2が入力される。
よって、奇数ドライバ30aおよび偶数ドライバ30bの各単位シフトレジスタSRkは、2行前の選択信号Gk-2の活性化に応じてセット状態になり、その1水平期間後にノードN1の電位がVDDにまで高められ、2水平期間後に選択信号Gkを活性化する。つまり各単位シフトレジスタSRkは、2行前の選択信号Gk-2に対して2水平期間だけ遅れて自己の選択信号Gkを活性化させるように動作する。
従って、奇数ドライバ30aは、奇数ドライバ30aの最前段である単位シフトレジスタSR1に入力される第1スタートパルスSP1の活性化を切っ掛けにして、2水平期間ごとに奇数行の選択信号G1,G3,G5…を順次活性化する。一方、偶数ドライバ30bは、偶数ドライバ30bの最前段である単位シフトレジスタSR2に入力される第2スタートパルスSP2の活性化を切っ掛けにして、2水平期間ごとに偶数行の選択信号G2,G4,G6…を順次活性化する。
第2スタートパルスSP2は第1スタートパルスSP1に対し1水平期間だけ位相が遅れているので、偶数ドライバ30bは奇数ドライバ30aよりも1水平期間だけ遅れて動作を開始する。従って、奇数ドライバ30aおよび偶数ドライバ30bから成るゲート線駆動回路30の全体では、第1および第2スタートパルスSP1,SP2の活性化に続いて、1水平期間ごとに選択信号G1,G2,G3,G4…がこの順に活性化され、ゲート線GL1,GL2,GL3,GL4…が順次選択されることになる。
上記したように、本実施の形態の各単位シフトレジスタSRkのリセット端子RSTには、1行後の選択信号Gk+1を入力させてもよいが、2行後の選択信号Gk+2を入力するのが好ましい。ここではその理由を説明する。
シフトレジスタを用いたゲート線駆動回路を備える表示装置において、表示パネルの解像度を高くするためには、シフトレジスタを駆動させるクロック信号の周波数を高くしてシフトレジスタの動作速度を速くする必要がある。しかしクロック信号が高周波数になると、そのパルス幅が狭くなりシフトレジスタの動作マージンが減少する。よってそのマージン減少を抑えるために、クロック信号のパルス幅は限界まで広く設定される。つまり各クロック信号の活性期間同士の間隔(図4の例えば時刻t2〜t3の間隔)が非常に短く設定される。
出力端子OUTの放電には一定の時間を要するため、各クロック信号の活性期間同士の間隔が非常に短くなると、単位シフトレジスタSRkの選択信号Gkのレベルが充分に下がる前に、その1行後の選択信号Gk+1のレベルが上昇し始めることがある。リセット端子RSTに1行後の選択信号Gk+1が入力されていると、そのような場合、出力端子OUTが充分に放電される前にトランジスタQ5がオンして、ノードN3のレベルが低下する。そうなるとトランジスタQ7の抵抗値が高くなり、ノードN2のレベルが上昇し、応じてトランジスタQ4がオンになり、ノードN1のレベルが下がってトランジスタQ1の抵抗値が上がる。それにより選択信号Gkの立ち下がり速度(出力端子OUTの放電速度)が低下する問題が生じる(この問題は後述の実施の形態1の第4の変更例ではより顕著に起こる)。
その対策の一つとしては、トランジスタQ2のオン抵抗値を低く設定し、1行後の選択信号Gk+1の立ち上がりに応じて出力端子OUTが速やかに放電されるようにすることが挙げられる。しかしトランジスタQ2のオン抵抗を下げるには、そのゲート幅を広くする必要があり、回路面積の増大を伴う点で好ましくない。
この点、リセット端子RSTに2行後の選択信号Gk+2を入力させれば、出力端子OUTの放電開始からノードN3の放電開始までの間に約1水平期間のマージンが確保されるので、上記の問題の発生を回避できる。
次に、奇数ドライバ30aに設けられた第1ダミー段SRD1、並びに偶数ドライバ30bに設けられた第2ダミー段SRD2について説明する。
図5は、第1ダミー段SRD1の回路図である。基本的な回路構成は図3に示した単位シフトレジスタSRkと同じであるが、ノードN3を放電するためのトランジスタQ5のソースに、1行前に相当するゲート線GLnの選択信号Gnが供給される。また上記したように、第1ダミー段SRD1においては、第1入力端子IN1には選択信号Gn-1が供給され、第2入力端子IN2にはクロック信号CLK2が供給され、クロック端子CKにはクロック信号CLK3が供給され、リセット端子RSTにはクロック信号CLK2が供給される。
図5の第1ダミー段SRD1の動作は、上で説明した図3の単位シフトレジスタSRkと同様である。但し、リセット端子RST(トランジスタQ5のゲート)にクロック信号CLK2が供給されるため、トランジスタQ5はクロック信号CLK2の活性期間の度にオンになる。そのため、もし第1ダミー段SRD1のトランジスタQ5のソースが図3の回路のように電位VSSに固定されていれば、第2入力端子IN2のクロック信号CLK2を用いてノードN3を昇圧させることができない。そこで第1ダミー段SRD1では、ノードN3を昇圧させるときに限り、選択信号GnによってトランジスタQ5のソースをHレベルにして、トランジスタQ5がオンしないようにしている。
また図6は、第2ダミー段SRD2の回路図である。第2ダミー段SRD2も基本的な回路構成は図3に示した単位シフトレジスタSRkと同じであるが、トランジスタQ5のソースに、1行前に相当する第1ダミー段SRD1の出力信号D1が供給される。また上記したように、第2ダミー段SRD2においては、第1入力端子IN1には選択信号Gnが供給され、第2入力端子IN2にはクロック信号CLK3が供給され、クロック端子CKにはクロック信号CLK1が供給され、リセット端子RSTにはクロック信号CLK3が供給される。
図6の第1ダミー段SRD1の動作は、図3の単位シフトレジスタSRkと同様であり、トランジスタQ5のソースに第1ダミー段SRD1の出力信号D1が供給されている理由は第2ダミー段SRD2のトランジスタQ5の理由と同じである。即ち、第2ダミー段SRD2では、トランジスタQ5がクロック信号CLK3の活性期間の度にオンするので、ノードN3を昇圧させるときに限り、第1ダミー段SRD1の出力信号D1によってトランジスタQ5のソースをHレベルにし、トランジスタQ5がオンしないようにしている。
以上のように、本実施の形態に係るゲート線駆動回路30においては、奇数ドライバ30aに属する複数の単位シフトレジスタSRと、偶数ドライバ30bに属する複数の単位シフトレジスタSRとは、それぞれ別々に縦続接続している。奇数ドライバ30aと偶数ドライバ30bとを互いに液晶アレイ部10を挟んで配設する場合でも、次段の単位シフトレジスタSRにゲート線GLを通して選択信号Gを供給する必要がない。よって選択信号Gの立ち上がり速度が、ゲート線GLの抵抗成分および容量成分の影響により低下することは防止される。
なお、以上の説明では、奇数ドライバ30aおよび偶数ドライバ30bそれぞれの最後段(単位シフトレジスタSRn-1,SRn)をリセット状態にする手段として、第1および第2ダミー段SRD1,SRD2を用いたが、それらの出力信号D1,D2にそれぞれ相当する第1および第2エンドパルスEP1,EP2を外部から単位シフトレジスタSRn-1,SRnのそれぞれのリセット端子RSTに供給してもよい。
図7は、本実施の形態に係るゲート線駆動回路30を、エンドパルスを用いて制御した場合の動作を示すタイミング図である。第1エンドパルスEP1は、最終行の選択信号Gnより1水平期間遅れて活性化するパルス信号であり、第2エンドパルスEP2はそれよりもさらに1水平期間遅れて活性化するパルス信号である。第1エンドパルスEP1を単位シフトレジスタSRn-1のリセット端子RSTに供給し、第2エンドパルスEP2を単位シフトレジスタSRnのリセット端子に供給することによって、第1および第2ダミー段SRD1,SRD2を設けずとも図2のゲート線駆動回路30と同様の動作を行うことができる。
ゲート線駆動回路30に第1および第2ダミー段SRD1,SRD2を設ける必要が無くなるが、代わりに第1および第2エンドパルスEP1,EP2の生成回路を別途設ける必要が生じる。
[第1の変更例]
図3の単位シフトレジスタSRkにおいて、プルダウン駆動回路22のトランジスタQ6は、インバータの負荷素子として働く。インバータの負荷素子は、ゲート線GLkの非選択期間にノードN2をHレベルに保持する働きができるものであればよい。よってトランジスタQ6に替えて、例えば定電流素子や抵抗素子などの電流駆動素子を用いてもよい。
また図3では、トランジスタQ6のゲートに一定のハイ側電源電位VDD2を供給していたが、それに代えて、リセット端子RSTに供給される2行後の選択信号Gk+2(あるいは1行後の選択信号Gk+1)と同相のクロック信号CLK3(あるいはCLK2)を供給してもよい。単位シフトレジスタSRkが選択信号Gkを活性化させるのに際し、トランジスタQ7は4水平期間(図4の時刻t1〜時刻t9)(あるいは3水平期間)オンになる。図3の回路ではその期間、終始トランジスタQ6,Q7を通して貫通電流が流れるが、トランジスタQ7のゲートにクロック信号CLK3(あるいはCLK2)を供給した場合には、そのうち4分の3(3分の2)の期間はトランジスタQ6がオフになるので、貫通電流を4分の1(3分の1)にすることができる。あるいは、トランジスタQ6のゲートとドレインの両方に、リセット端子RSTに供給される2行後の選択信号Gk+2(あるいは1行後の選択信号Gk+1)と同相のクロック信号CLK3(あるいはCLK2)を供給してもよい。
本変更例は、以下の全ての実施の形態およびその変更例についても適用できる。
[第2の変更例]
図8は、実施の形態1の第2の変更例に係る単位シフトレジスタSRkの回路図である。当該単位シフトレジスタSRkは、図3の回路に対し、プルダウン駆動回路22にトランジスタQ11を設けたものである。トランジスタQ11は、第1入力端子IN1に接続したゲートを有し、ノードN2と第1電源端子S1との間に接続される。またトランジスタQ11は、トランジスタQ6よりもオン抵抗が充分小さく設定されている。
図8の回路では、2行前の選択信号Gk-2が活性化されてトランジスタQ8がノードN3を充電し始めた時点では、トランジスタQ9はオン状態である。トランジスタQ9は、ノードN3の充電が進んでトランジスタQ7がオンになり、応じてノードN2がLレベルになったときにオフになる。そのためトランジスタQ8はトランジスタQ9よりもオン抵抗が充分小さいことが必要である。
これに対し、図8の単位シフトレジスタSRkでは、2行前の選択信号Gk-2が活性化した時点でトランジスタQ11がオンになり、ノードN2をLレベルにする。そのためトランジスタQ9は、トランジスタQ8がオンになるのとほぼ同時にオフになり、その状態でノードN3の充電が行われる。よって、トランジスタQ8,Q9のオン抵抗値と無関係に、ノードN3のプリチャージを行うことが可能になる。つまり、トランジスタQ8の駆動能力を大きくしなくてもプルダウン駆動回路22の出力を反転させることができるので、ノードN3に接続されるトランジスタQ8のソースに起因する寄生容量を小さくできる。よって、トランジスタQ10(MOS容量素子)によるノードN3の昇圧幅を大きくすることができる。
[第3の変更例]
図9は、実施の形態1の第3の変更例に係る単位シフトレジスタSRkの回路図である。当該単位シフトレジスタSRkは、図3の回路に対し、プルアップ駆動回路21のトランジスタQ9のソースを第1入力端子IN1に接続させたものである。つまり当該トランジスタQ9のソースには2行前の選択信号Gk-2が入力される。
図9の単位シフトレジスタSRkでは、2行前の選択信号Gk-2が活性化したとき、トランジスタQ9はそのソース電位が高くなるためオフになる。つまり、トランジスタQ8がオンになるのとほぼ同時にトランジスタQ8がオフになり、その状態でノードN3の充電が行われる。よって、トランジスタQ8,Q9のオン抵抗値と無関係に、ノードN3のプリチャージを行うことができる。このため回路設計が容易になる。またトランジスタQ8,Q9を通して第2電源端子S2から第1電源端子S1へと流れる貫通電流を無くすことができ、消費電力を低減する効果も得られる。
[第4の変更例]
図10は実施の形態1の第4の変更例に係る単位シフトレジスタSRkの回路図である。当該単位シフトレジスタSRkは、図3の回路に対し、プルダウン駆動回路22を構成するインバータの入力端をノードN1に接続させると共に、ノードN1と第1電源端子S1との間に接続したトランジスタQ12を設けたものである。トランジスタQ12のゲートはリセット端子RSTに接続される。
図10の単位シフトレジスタSRkの動作は、図3の回路の動作(図4)とほぼ同様である。但し、トランジスタQ5が、プルダウン駆動回路22(インバータ)の入力端を放電できないため、代わりにその放電を行い当該単位シフトレジスタSRkをリセット状態にするためのトランジスタQ12が設けられている。
本変更例によれば、プルダウン駆動回路22(インバータ)の入力端がノードN3から分離されるので、図3の回路に比べてノードN3の寄生容量が減少する。よって、トランジスタQ10(MOS容量素子)によるノードN3の昇圧幅を大きくすることができる。
但し、ノードN1の寄生容量は大きくなるので、図3の回路に比べて容量素子C1によるノードN1の昇圧幅は小さくなる。図3と図10のどちらの構成の方が、選択信号Gkの立ち上がり速度が高速化されるかは、例えば各トランジスタ寸法や回路レイアウトなどの条件にもよる。それらの条件に応じて選択信号Gkが高速化される方を採用すればよい。さらに、本変更例に上記の第1〜第3の変更例を適用してもよい。
[第5の変更例]
図11は実施の形態1の第5の変更例に係る単位シフトレジスタの構成を示す回路図である。本変更例では、実施の形態1の単位シフトレジスタSRkに対し、トランジスタQ3のドレインに所定の電位VDD4を生成する電圧発生回路33の出力端子VTを接続させる。本変更例は、上記の第1〜第4変更例に係る単位シフトレジスタSRkのいずれにも適用可能であるが、図11では、図3の単位シフトレジスタSRkを適用した例を示している。
電圧発生回路33は、クロック信号CLK1〜CLK3のHレベル(VDD)よりも高い電位VDD4を生成するものである。電圧発生回路33の例としては、任意のクロック信号により駆動され、所定の電源電位VDD3を昇圧することで電源電位VDD3よりも高い出力電位VDD4を生成するチャージポンプ回路が挙げられる(図11には、電源電位VDD3が供給される第4電源端子S4と、クロック信号CLK1が供給されるクロック入力端子CKTが代表的に示されている)。なお、チャージポンプ回路の具体的は構成例は、例えば上記特許文献3の図17〜図20に開示されている。
電圧発生回路33の出力電位VDD4が、トランジスタQ10(MOS容量素子)による昇圧後のノードN3の電位V3b(式(2))よりもトランジスタQ3のしきい値電圧Vth以上高いと仮定する。この場合、ノードN3が昇圧されたときもトランジスタQ3は飽和領域で動作してノードN1を充電するので、充電後のノードN1の電位V1aは、
V1a=V3b−Vth …(3)
となる。通常、電位VDDは各トランジスタのしきい値電圧Vthよりも充分大きく設定されるので、電位V3bはVDDよりもVth以上高くなる。即ち、
V3b=2×VDD−Vth>VDD+Vth …(4)
の関係が成り立つ。式(3),(4)より、
V1a>VDD …(5)
の関係が得られる。つまり図11の構成によれば、図3の回路よりもトランジスタQ1のゲート電圧を高くなり、単位シフトレジスタSRkの駆動能力を高めることができる。
<実施の形態2>
実施の形態2では、信号のシフト方向を変更可能なシフトレジスタを本発明に適用する。そのようなシフトレジスタを用いて構成されたゲート線駆動回路30は、双方向の走査が可能である。前の行から後の行への向き(ゲート線GL1,GL2,GL3…の順)を「順方向」、後の行から前の行への向き(ゲート線GLn,GLn-1,GLn-2…の順)を「逆方向」と定義する。
図12は、実施の形態2に係るゲート線駆動回路30の構成を示す図である。このゲート線駆動回路30も、奇数行のゲート線GL1,GL3,GL5…を駆動する単位シフトレジスタSR1,SR3,SR5…が縦続接続して成る奇数ドライバ30aと、偶数行のゲート線GL2,GL4,GL6…を駆動する単位シフトレジスタSR2,SR4,SR6…が縦続接続して成る偶数ドライバ30bとから構成されている。
なお、本実施の形態の単位シフトレジスタSRのそれぞれには、信号のシフト方向(走査方向)を決定するための制御信号(後述する第1および第2電圧信号Vn,Vr)が供給され、各単位シフトレジスタSRは、それを受けるための端子(第1および第2電圧信号Vn,Vr)を備えているが、図12ではそれらの図示を省略している。
図12の如く、本実施の形態の単位シフトレジスタSRは、第1〜第4入力端子IN1〜IN4、出力端子OUT、クロック端子CK、第1電圧信号端子T1および第2電圧信号端子T2を有している。単位シフトレジスタSRのクロック端子CKには、図2と同じ法則でクロック信号CLK1〜CLK3うちの一つが供給される。即ち、クロック信号CLK1は、第[3m−2]行目の単位シフトレジスタSR1,SR4,SR7…に供給され、クロック信号CLK2は、第[3m−1]行目の単位シフトレジスタSR2,SR5,SR8…に供給され、クロック信号CLK3は、第[3m]行目の単位シフトレジスタSR3,SR6,SR9…に供給される。
最終行である第n行目の単位シフトレジスタSRn(偶数ドライバ30bの最後段)のクロック端子CKに供給されるクロック信号は、表示装置の走査線数によって変わるが、図12の例では、単位シフトレジスタSRnのクロック端子CKにはクロック信号CLK2が供給されている。
本実施の形態のクロック信号発生器31は、それが出力するクロック信号CLK1,CLK2,CLK3の活性化する順番(位相の関係)を、スイッチやプログラムあるいは配線の接続変更により、信号のシフト方向に応じて変更可能になっている。即ち、クロック信号CLK1〜CLK3は、順方向シフトの場合にはCLK1,CLK2,CLK3,CLK1…の順に活性化し、逆方向シフトの場合にはCLK3,CLK2,CLK1,CLK3…の順に活性化する。よってシフトレジスタSR1,SR2,SR3…のクロック端子CKは、順方向シフト時にはその順番で活性化され、逆方向シフト時にはその逆の順番になる。
クロック信号CLK1〜CLK3の活性化順を変更する手段を、配線の接続変更とすると、電気光学装置の製造前にシフト方向を一方向に固定するような場合に有効である。またスイッチやプログラムによる手段は、電気光学装置の製造後にシフト方向を一方向に固定する、あるいは電気光学装置の使用中にシフト方向を変更可能なようにする場合に有効である。
本実施の形態では、ダミー段の単位シフトレジスタを設けずに、スタートパルスおよびエンドパルスとして機能する第1〜第4制御パルスSTn1,STn2,STr1,STr2を用いてゲート線駆動回路30の動作が制御される構成例を示している。第1〜第4制御パルスSTn1,STn2,STr1,STr2は、スタート・エンドパルス発生器34により生成される。もちろんエンドパルスに相当する信号を出力するダミー段を設けてもよく、その場合は第1〜第4制御パルスSTn1,STn2,STr1,STr2はスタートパルスとしてのみ機能すればよい。
順方向シフトの場合は、第1および第2制御パルスSTn1,STn2がスタートパルスとして機能し、第3および第4制御パルスSTr1,STr2がエンドパルスとして機能する。第1および第2制御パルスSTn1,STn2は、スタートパルスとして機能するとき、第2制御パルスSTn2が第1制御パルスSTn1に対し1水平期間遅れて活性化する(それぞれ図7の第1および第2スタートパルスSP1,SP2の如く振る舞う)。また第3および第4制御パルスSTr1,STr2は、エンドパルスとして機能するとき、第3制御パルスSTr1が第4制御パルスSTr2に対し1水平期間遅れて活性化する(それぞれ図7の第1および第2エンドパルスEP1,EP2の如く振る舞う)。
一方、逆方向シフトの場合は、第3および第4制御パルスSTr1,STr2がスタートパルスとして機能し、第1および第2制御パルスSTn1,STn2がエンドパルスとして機能する。但し、それらの位相の関係は、順方向シフト時と逆になる。即ち、第1および第2制御パルスSTn1,STn2は、エンドパルスとして機能するとき、第1制御パルスSTn1が第2制御パルスSTn2に対し1水平期間遅れて活性化する。また第3および第4制御パルスSTr1,STr2は、スタートパルスとして機能するとき、第4制御パルスSTr2が第3制御パルスSTr1に対し1水平期間遅れて活性化する。
本実施の形態のように双方向シフトレジスタが画像表示装置のゲート線駆動回路30を構成している場合、スタートパルスは、画像信号の各フレーム期間の先頭に対応するタイミングで活性化される。そしてエンドパルスは、各フレーム期間の末尾に対応するタイミングで活性化される。
第1行目の単位シフトレジスタSR1(奇数ドライバ30aの第1段目)の第1および第2入力端子IN1,IN2には、それぞれ第1および第2制御パルスSTn1,STn2が入力される。また第2行目の単位シフトレジスタSR2(偶数ドライバ30bの第1段目)においては、第1入力端子IN1に上記の第2制御パルスSTn2が入力される。またその第2入力端子IN2には、順方向シフト時に第2制御パルスSTn2から1水平期間遅れて活性化するクロック信号CLK1が入力される。
第3行目以降の単位シフトレジスタSRkにおいては、第1入力端子IN1はその2行前(奇数ドライバ30a内あるいは偶数ドライバ30b内では1段前)の単位シフトレジスタSRk-2の出力端子OUTに接続される。また第2入力端子IN2には、順方向シフト時に2行前の選択信号Gk-2に対し位相が1水平期間遅れるクロック信号(つまり1行前の選択信号Gk-1と同相のクロック信号(1行前の単位シフトレジスタSRk-1のクロック端子CKと同じもの))が入力される。この第2入力端子IN2のクロック信号は、順方向シフト時にクロック端子CKに供給されるものに対して1水平期間位相が進んだものとなる。
一方、最終行の単位シフトレジスタSRn(偶数ドライバ30bの最後段)の第3および第4入力端子IN3,IN4には、それぞれ第3および第4制御パルスSTr1,STr2が入力される。また終わりから第2行目の単位シフトレジスタSRn-1(奇数ドライバ30aの最後段)においては、第3入力端子IN3に上記の第4制御パルスSTr2が入力される。またその第4入力端子IN4には、逆方向シフト時に第4制御パルスSTr2から1水平期間遅れて活性化するクロック信号CLK2が入力される。
終わりから第3行目以前の単位シフトレジスタSRkにおいては、第1入力端子IN1はその2行後(奇数ドライバ30a内あるいは偶数ドライバ30b内では1段後)の単位シフトレジスタSRk+2の出力端子OUTに接続される。また第4入力端子IN4には、逆方向シフト時に2行後の選択信号Gk+2に対し位相が1水平期間遅れるクロック信号(つまり1行後の選択信号Gk+1と同相のクロック信号(1行前の単位シフトレジスタSRk-1のクロック端子CKと同じもの))が入力される。この第4入力端子IN4のクロック信号は、逆方向シフト時にクロック端子CKに供給されるものに対して1水平期間位相が進んだものとなる。
このように各単位シフトレジスタSRkのクロック端子CKには、順方向シフト時には第2入力端子IN2のクロック信号よりも位相が1水平期間遅れ、逆方向シフト時には第4入力端子IN4のクロック信号よりも位相が1水平期間遅れるクロック信号が供給されることになる。この切り換えは、クロック信号発生器31が、上記のように順方向シフト時と逆方向シフト時とでクロック信号CLK1〜CLK3の活性化の順番を逆にすることによって成される。
図13は本実施の形態に係る単位シフトレジスタSRkの回路図である。当該単位シフトレジスタSRkは、図3の回路に対し、信号のシフト方向を切り換えるための切換回路24,25を設けたものである。
本実施の形態に係る単位シフトレジスタSRkには、信号のシフト方向(走査方向)を決定するための制御信号である第1および第2電圧信号Vn,Vrが供給される第1および第2電圧信号Vn,Vrを備えている。単位シフトレジスタSRkに順方向シフトの動作を行わせる場合、第1電圧信号Vnは活性レベル(Hレベル)、第2電圧信号Vrは非活性レベル(Lレベル)に設定される。また逆方向シフトの動作を行わせる場合には、第1電圧信号VnはLレベル、第2電圧信号VrはHレベルに設定される。
図3の回路においては、トランジスタQ8のゲート(第1入力端子IN1)に2行前の選択信号Gk-2が入力され、トランジスタQ5のゲート(リセット端子RST)に2行後の選択信号Gk+2が入力されるように固定されていたが、図13の回路では、切換回路24が、その2つの信号を、第1および第2電圧信号Vn,Vrのレベルに応じて入れ換えることが可能になっている。つまり切換回路24は、トランジスタQ5,Q8のゲートにそれぞれ、第1および第3入力端子IN1,IN3に接続させると共に、その接続関係を入れ換えることができる。
同様に、図3の回路においてはトランジスタQ10のドレイン/ソースの接続先は第2入力端子IN2に固定されていたが、図13の回路では、切換回路25が、第1および第2電圧信号Vn,Vrのレベルに応じて、トランジスタQ10のドレイン/ソースの接続先を第2入力端子IN2または第4入力端子IN4に切り換え可能になっている。
図13に示されるように、切換回路24は、トランジスタQ15r,Q15n,Q16r,Q16n、Q17r、Q17nから成っている。
また切換回路24は、2行前の選択信号Gk-2および2行後の選択信号Gk+2をそれぞれ受ける第1および第3入力端子IN1,IN3を入力端とし、2つの出力端を有している。切換回路24の2つの出力端をそれぞれ「ノードN6」、「ノードN7」と定義する。ここではトランジスタQ8のゲートをノードN6に接続させ、トランジスタQ5のゲートをノードN7に接続させている。ノードN6は、図3の回路の第1入力端子IN1に相当し、ノードN7は図3の回路のリセット端子RSTに相当する。つまり切換回路24は、2行前の選択信号Gk-2と2行後の選択信号Gk+2のうち、どちらを図3の第1入力端子IN1(ノードN6)に供給し、どちらを図3のリセット端子RST(ノードN7)に供給するかを切り換えるものと言うことができる。
図13の如く、トランジスタQ15nは第1入力端子IN1とノードN6との間に接続し、トランジスタQ15rは第3入力端子IN3とノードN6との間に接続する。トランジスタQ15n,Q15rのゲートが接続するノードをそれぞれ「ノードN8」、「ノードN9」と定義すると、ノードN8と第1電圧信号端子T1との間にはトランジスタQ17nが接続され、ノードN9と第2電圧信号端子T2との間にはトランジスタQ17nが接続される。トランジスタQ17n,Q17rのゲートは共に第2電源端子S2に接続される。
またトランジスタQ16nは、第3入力端子IN3とノードN7との間に接続し、そのゲートは第1電圧信号端子T1に接続する。トランジスタQ16rは、第3入力端子IN3とノードN7との間に接続し、そのゲートは第2電圧信号端子T2に接続する。
切換回路25は、トランジスタQ18r,Q18n,Q19r,Q19nから成っている。切換回路25は、所定のクロック信号が供給される第2および第4入力端子IN2,IN4を入力端とし、トランジスタQ10のゲートを出力端としている。
図13の如く、トランジスタQ10のゲートが接続するノードを「ノードN10」と定義すると、トランジスタQ18nはノードN10と第2入力端子IN2との間に接続され、トランジスタQ18rはノードN10と第4入力端子IN4との間に接続される。またトランジスタQ18n,Q18rのゲートが接続するノードをそれぞれ「ノードN11」、「ノードN12」と定義すると、トランジスタQ19nはノードN11と第1電圧信号端子T1との間に接続され、トランジスタQ19rはノードN12と第2電圧信号端子T2との間に接続される。トランジスタQ19r,Q19nのゲートは共に第2電源端子S2に接続される。
以下、図13の単位シフトレジスタSRが備える切換回路24、25の動作を説明する。ここで、第1および第2電圧信号Vn,Vrおよび2行前の選択信号Gk-2および2行後の選択信号Gk+2のHレベル(即ちクロック信号CLK1〜CLK3のHレベル)の電位は全て等しくVDDであるとする。またハイ側電源電位VDD1,VDD2もそれと同じVDDであるとする。
第1電圧信号VnがHレベル(VDD)、第2電圧信号VrがLレベル(VSS)であるとき、切換回路24において、トランジスタQ16nはオン状態、トランジスタQ16rはオフ状態になる。またトランジスタQ17n,Q17rはゲート電位がVDDのHレベルに固定されているため、共にオン状態である。単位シフトレジスタSRkおよび2行前および2行後の選択信号Gk,Gk-2,Gk+2が何れもLレベルと仮定すると、ノードN8は電位VDD−VthのHレベル、ノードN9は電位VSSのLレベルになる。よってトランジスタQ15nはオン状態、トランジスタQ15rはオフ状態である。
従って、第1入力端子IN1に入力された2行前の選択信号Gk-2はノードN6に供給され、第2入力端子IN2に入力された2行後の選択信号Gk+2はノードN7に供給される。
切換回路25では、トランジスタQ19n,Q19rはゲート電位がVDDのHレベルに固定されているため共にオン状態である。従って、第1電圧信号VnがHレベル(VDD)、第2電圧信号VrがLレベル(VSS)であれば、ノードN11は電位VDD−VthのHレベル、ノードN12は電位VSSのLレベルになる。よってトランジスタQ18nはオン状態、トランジスタQ18rはオフ状態であり、ノードN10には第2入力端子IN2のクロック信号(図13の例ではクロック信号CLK3)が供給される。
この場合、図13の単位シフトレジスタSRkは図3と等価になる。そのため図13の単位シフトレジスタSRkが複数個縦続接続して構成された奇数ドライバ30aおよび偶数ドライバ30bから成るゲート線駆動回路30では、前の行から後の行への向き(順方向)に選択信号Gをシフト可能になる。
また順方向シフトの場合は、第1および第2制御パルスSTn1,STn2がスタートパルスとして機能し、このとき第2制御パルスSTn2は第1制御パルスSTn1に対し1水平期間遅れて活性化する。よって、最前行(ゲート線GL1)が属さない偶数ドライバ30bは、最前行が属する偶数ドライバ30bよりも1ライン分の走査期間だけ遅れて動作を開始する。従って、当該ゲート線駆動回路30では、選択信号G1,G2,G3…の順に活性化される。
図13の切換回路24では、2行前の選択信号Gk-2が立ち上がると共にノードN6の電位が上昇するとき、トランジスタQ15nのゲート・チャネル間容量を介した結合によりノードN8が昇圧される。このときトランジスタQ17nはオフになるため、ノードN8はトランジスタQ25nを非飽和領域で動作させるのに充分なレベルにまで上昇する。よってノードN6の電位は2行前の選択信号Gk-2のHレベルと同じVDDになる。つまり2行前の選択信号Gk-2は、トランジスタQ15nのしきい値電圧分の損失を伴わずに、ノードN6に伝達される。
同様に切換回路25では、第2入力端子IN2のクロック信号(クロック信号CLK3)が立ち上がると共にノードN10の電位が上昇するとき、トランジスタQ18nのゲート・チャネル間容量を介した結合によりノードN11が昇圧される。このときトランジスタQ19nはオフになるため、ノードN11はトランジスタQ18nを非飽和領域で動作させるのに充分なレベルにまで上昇する。よってノードN10の電位はクロック信号CLK3のHレベルと同じVDDになる。つまり第2入力端子IN2のクロック信号は、トランジスタQ18nのしきい値電圧分の損失を伴わずに、ノードN10に伝達される。
対して、第1電圧信号VnがLレベル(VSS)、第2電圧信号VrがHレベル(VDD)であるとき、切換回路24において、トランジスタQ16nはオフ状態、トランジスタQ16rはオン状態である。またトランジスタQ17n,Q17rはオン状態なので、単位シフトレジスタSRkおよび2行前および2行後の選択信号Gk,Gk-2,Gk+2が何れもLレベルと仮定すると、ノードN8は電位VSSのLレベル、ノードN9は電位VDD−VthのHレベルになる。よってトランジスタQ15nはオフ状態、トランジスタQ15r状態はオンである。
従って、第1入力端子IN1に入力された2行前の選択信号Gk-2はノードN7に供給され、第2入力端子IN2に入力された2行後の選択信号Gk+2はノードN6に供給される。この場合、図13の単位シフトレジスタSRkは、2行後の選択信号Gk+2の活性化に応じてセット状態になり、2行前の選択信号Gk-2の活性化に応じてリセット状態になるように動作する。
また、切換回路25では、第1電圧信号VnがLレベル(VSS)、第2電圧信号VrがHレベル(VDD)であれば、ノードN11は電位VSSのLレベル、ノードN12は電位VDD−VthのHレベルになる。よってトランジスタQ18nはオフ状態、トランジスタQ18rはオン状態であり、ノードN10には第4入力端子IN4のクロック信号(図13の例ではクロック信号CLK2)が供給される。
その結果、図13の単位シフトレジスタSRkが複数個縦続接続して構成された奇数ドライバ30aおよび偶数ドライバ30bから成るゲート線駆動回路30では、後の行から前の行への向き(逆方向)すなわち選択信号Gn,Gn-1,Gn-2…の順に活性化される。
その結果、図13の単位シフトレジスタSRkが複数個縦続接続して構成された奇数ドライバ30aおよび偶数ドライバ30bから成るゲート線駆動回路30では、後の行から前の行への向き(逆方向)に選択信号Gをシフト可能になる。
逆方向シフトの場合は、第3および第4制御パルスSTr1,STr2がスタートパルスとして機能し、このとき第4制御パルスSTr2は第3制御パルスSTr1に対し1水平期間遅れて活性化する。よって、最終行(ゲート線GLn)が属さない奇数ドライバ30aは、最終行が属する偶数ドライバ30bよりも1ライン分の走査期間だけ遅れて動作を開始する。従って、当該ゲート線駆動回路30では、選択信号Gn,Gn-1,Gn-2…の順に活性化される。
また各単位シフトレジスタSRkでは、2行後の選択信号Gk+2が立ち上がるとき、トランジスタQ15rのゲート・チャネル間容量を介した結合によりノードN9が昇圧されるため、トランジスタQ15rは非飽和領域で動作する。よって2行後の選択信号Gk+2は、トランジスタQ15rのしきい値電圧分の損失を伴わずに、ノードN7に伝達される。
同様に第4入力端子IN4のクロック信号(クロック信号CLK2)が立ち上がるとき、トランジスタQ18rのゲート・チャネル間容量を介した結合によりノードN12が昇圧されるため、トランジスタQ18rは非飽和領域で動作する。よって第4入力端子IN4のクロック信号は、トランジスタQ18rのしきい値電圧分の損失を伴わずに、ノードN10に伝達される。
なお、図13の出力回路20、プルアップ駆動回路21およびプルダウン駆動回路22の動作は、図3のものと同様であるため、本実施の形態の単位シフトレジスタSRkにおいても実施の形態1と同様の効果が得られる。但し、単位シフトレジスタSRkのプルアップ駆動回路21に、切換回路24,25を通して各信号が供給されるため、図3の回路よりも入力信号に対する応答が若干遅くなる。
なお本実施の形態は、上記の実施の形態1およびその変更例に係る単位シフトレジスタSRkの何れにも適用可能である。
<実施の形態3>
実施の形態3では、本発明を、切換回路を用いずとも双方向走査可能な単位シフトレジスタSRにより構成されるゲート線駆動回路に適用する。各単位シフトレジスタにおいて切換回路による信号遅延が生じないため、通常の(一方向のシフトのみを行う)単位シフトレジスタと同等の応答速度が得られる。本発明者の考案に係る上記の特許文献4に、そのような単位シフトレジスタが開示されている。
図14は、実施の形態3に係る単位シフトレジスタSRkの回路図であり、特許文献4の図3の回路に本発明を適用したものである。本実施の形態の単位シフトレジスタSRkも、出力回路20、プルアップ駆動回路21、プルダウン駆動回路22から構成されるが、プルアップ駆動回路21は、順方向シフト時にトランジスタQ1を駆動する順方向プルアップ駆動回路21nと、逆方向シフト時にトランジスタQ1を駆動する逆方向プルアップ駆動回路21rとを含んでいる。
出力回路20は、図3と同様の構成であり、ゲート線GLkの選択期間に選択信号Gkを活性状態(Hレベル)にするトランジスタQ1と、ゲート線GLkの非選択期間に選択信号Gkを非活性状態(Lレベル)に維持するためのトランジスタQ2とから構成されており、トランジスタQ1のゲート・ソース間には容量素子C1が設けられている。ここでもトランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」、トランジスタQ2のゲートが接続するノードを「ノードN2」とそれぞれ定義する。
プルアップ駆動回路21は、トランジスタQ4と、順方向プルアップ駆動回路21nおよび逆方向プルアップ駆動回路21rから構成される。トランジスタQ4は、図3と同様に、ノードN2に接続したゲートを有し、ノードN1と第1電源端子S1との間に接続する。
順方向プルアップ駆動回路21nは、以下のトランジスタQ3n,Q5n,Q8n〜Q10nにより構成される。トランジスタQ3nは、ノードN1と第1電圧信号端子T1との間に接続し、第1電圧信号VnをノードN1に供給するものである。ここで、トランジスタQ3nのゲートが接続するノードを「ノードN3n」と定義する。トランジスタQ8nは、ノードN3nと第1電圧信号端子T1との間に接続し、ゲートが第1入力端子IN1に接続される。トランジスタQ10nは、ゲートがノードN3nに接続され、2つの電流電極(ソースおよびドレイン)は共に第2入力端子IN2に接続される。つまりトランジスタQ10nは、ノードN3nと第2入力端子IN2との間の電圧に応じて選択的に容量素子として働く。
またトランジスタQ5nは、ノードN3nと第1電源端子S1との間に接続し、ゲートは第3入力端子IN3に接続される。トランジスタQ9nは、ノードN3nと第1電源端子S1との間に接続し、ゲートがノードN2に接続される。
逆方向プルアップ駆動回路21rは、以下のトランジスタQ3r,Q5r,Q8r〜Q10rにより構成される。トランジスタQ3rは、ノードN1と第2電圧信号端子T2との間に接続し、第2電圧信号VrをノードN1に供給するものである。ここで、トランジスタQ3rのゲートが接続するノードを「ノードN3r」と定義する。トランジスタQ8rは、ノードN3rと第2電圧信号端子T2との間に接続し、ゲートが第3入力端子IN3に接続される。トランジスタQ10rは、ゲートがノードN3rに接続され、2つの電流電極は共に第4入力端子IN4に接続される。つまりトランジスタQ10rは、ノードN3rと第4入力端子IN4との間の電圧に応じて選択的に容量素子として働く。
またトランジスタQ5rは、ノードN3rと第1電源端子S1との間に接続し、ゲートは第3入力端子IN3に接続される。トランジスタQ9rは、ノードN3rと第1電源端子S1との間に接続し、ゲートがノードN2に接続される。
プルダウン駆動回路22は、以下のトランジスタQ6,Q7n,Q7rから構成される。トランジスタQ6は、ノードN2と第3電源端子S3との間に接続し、そのゲートは第3電源端子S3に接続されている(即ちトランジスタQ6はダイオード接続されている)。トランジスタQ7nは、ノードN3nに接続したゲートを有し、ノードN2と第1電源端子S1との間に接続する。トランジスタQ7rは、ノードN3rに接続したゲートを有し、ノードN2と第1電源端子S1との間に接続する。
トランジスタQ7n,Q7rは、それぞれトランジスタQ6よりもオン抵抗が充分小さく設定される。従ってノードN2は、ノードN3,N3rの両方がLレベルのときはHレベルであるが、ノードN3n,N3rの少なくとも片方がHレベルになるとLレベルになる。つまり本実施の形態のプルダウン駆動回路22は、ノードN3n,N3rを入力端とし、ノードN2を出力端とするNOR回路を構成している。
以下、図14の単位シフトレジスタSRkの動作について説明する。順方向シフト時には、第1電圧信号VnがHレベル(VDD)、第2電圧信号VrがLレベル(VSS)に設定される。この場合、第1電圧信号Vnは活性レベルの電源として働き、順方向プルアップ駆動回路21nは活性状態になる。トランジスタQ3n,Q8nのドレイン(第1電圧信号端子T1)がHレベル(VDD)に固定されるため、順方向プルアップ駆動回路21nとトランジスタQ4とで、図3のプルアップ駆動回路21と等価な回路が構成される。
一方、逆方向プルアップ駆動回路21rは、活性レベルの電源が供給されず、休止状態になる。この場合、ノードN1にはトランジスタQ3rを通して電荷が供給されることはない。トランジスタQ8rはノードN3rを充電できず、またトランジスタQ10r(MOS容量素子)は、チャネルが形成されておらずノードN3rを昇圧できない。よってノードN3rはLレベルに維持され、トランジスタQ3r,Q7rはオフ状態に維持される。
その結果、図14のプルアップ駆動回路21およびプルダウン駆動回路22は、それぞれ図3のプルアップ駆動回路21およびプルダウン駆動回路22と等価な回路となる。従って、図14の単位シフトレジスタSRは、図3の回路と同様の動作で、選択信号の順方向シフトを行うことができる。
逆方向シフト時には、第1電圧信号VnがLレベル(VSS)、第2電圧信号VrがHレベル(VDD)に設定される。この場合、順方向プルアップ駆動回路21nが休止状態になり、逆方向プルアップ駆動回路21rが活性状態になる。またノードN3nはLレベルに維持され、トランジスタQ3n,Q7nはオフ状態に維持される。
その結果、図14のプルアップ駆動回路21およびプルダウン駆動回路22は、それぞれ図3のプルアップ駆動回路21およびプルダウン駆動回路22と等価な回路となる。但し、逆方向プルアップ駆動回路21rは、当該単位シフトレジスタSRkを、第3入力端子IN3に入力される2行後の選択信号Gk+2に応じてセット状態にし、第1入力端子IN1に入力される2行前の選択信号Gk-2に応じてリセット状態にするよう動作する。従って、図14の単位シフトレジスタSRは、選択信号の逆方向シフトを行うことができる。
このように本実施の形態に係る単位シフトレジスタSRkによれば、切換回路を用いることなく双方向走査が可能であるので、通常の(一方向のシフトのみを行う)単位シフトレジスタと同等の応答速度が得られる。
[変更例]
図15は実施の形態3の変更例に係る単位シフトレジスタSRkの回路図である。当該単位シフトレジスタSRkは、図14の回路に対し、実施の形態1の第4の変更例の技術を適用したものである。
即ち、図15の単位シフトレジスタSRkではプルダウン駆動回路22は図10と同様にノードN1を入力端とするインバータであり、さらに、ノードN1と第2電圧信号端子T2との間に接続したトランジスタQ12nおよびノードN1と第1電圧信号端子T1との間に接続したトランジスタQ12rを設けたものである。トランジスタQ12rのゲートは第3入力端子IN3に接続され、トランジスタQ12nのゲートは第1入力端子IN1に接続される。
例えば順方向シフト時(第1電圧信号VnがHレベル、第2電圧信号VrがLレベル)、図15の構成ではトランジスタQ5nがプルダウン駆動回路22(インバータ)の入力端を放電できない。またトランジスタQ10r(MOS容量素子)は、チャネルが形成されておらずノードN3rを昇圧できないので、トランジスタQ3rによってもプルダウン駆動回路22の入力端は放電されない。そのため、代わりにその放電を行い当該単位シフトレジスタSRをリセット状態にするためのトランジスタQ12nが設けられている。
同様にトランジスタQ12rは、逆方向シフト時にプルダウン駆動回路22(インバータ)の入力端を放電して単位シフトレジスタSRkをリセット状態にするためのものである。
このように図15のトランジスタQ12n,Q12rは、それぞれ図10のトランジスタQ12と同様に機能するものである。但し、図10のトランジスタQ12は、専らノードN1を放電するものであったが、図15のトランジスタQ12n,Q12rはそれぞれノードN1の充電にも寄与する。例えば順方向シフト時には、トランジスタQ12rが2行前の選択信号Gk-2の活性化に応じてノードN1を最大VDD−Vthまで充電することができ、逆方向シフト時には、トランジスタQ12nが2行後の選択信号Gk+2の活性化に応じてノードN1を最大VDD−Vthまで充電することができる。
本変更例によれば、プルダウン駆動回路22がノードN3n,N3rから分離されるので、図14の回路に比べてノードN3n,N3rの寄生容量が減少する。よって、トランジスタQ10n,Q10r(MOS容量素子)によるノードN3n,N3rの昇圧幅を大きくすることができる。
但し、ノードN1の寄生容量は大きくなるので、図14の回路に比べて容量素子C1によるノードN1の昇圧幅は小さくなる。図14と図15のどちらの構成の方が、選択信号Gkの立ち上がり速度が高速化されるかは、例えば各トランジスタ寸法や回路レイアウトなどの条件にもよる。それらの条件に応じて選択信号Gkが高速化される方を採用すればよい。
<実施の形態4>
実施の形態4では、上記の実施の形態1〜3に係る単位シフトレジスタSRが備えるMOS容量素子(トランジスタQ10,Q10n,Q10r)のより望ましい構造を提案する。
一般に、a−Siトランジスタは、そのゲートとドレイン間の重なり容量(オーバラップ容量)が大きい。上記の各単位シフトレジスタSRが備えるMOS容量素子の何れにおいても、そのドレインには周波数の高いクロック信号が供給されているので、当該単位シフトレジスタSRをa−Siトランジスタを用いて実現すると、MOS容量素子における重なり容量に起因する交流消費電力が大きくなる。
トランジスタの重なり容量はそのゲート幅に比例する。またMOS容量素子の容量値となるトランジスタのゲート容量値はそのゲート面積に比例し、ゲート面積はゲート幅とゲート長の積によって決まる。従ってMOS容量素子において、重なり容量に起因する交流消費電力を抑制しつつ大きな容量値を得るためには、当該MOS容量素子に用いるトランジスタのゲート幅をより狭くし、且つゲート長をより長くするとよい。よってゲート長がゲート幅よりも長い構造のトランジスタを用いるとよい。
但し、ゲート長が長くなるとトランジスタのオン抵抗(チャネル抵抗)が大きくなるため、昇圧動作に要する時間が長くなる。そのためゲート幅およびゲート長は、昇圧速度および消費電力を考慮して適切な値に設定することが好ましい。
トランジスタを用いてMOS容量素子を構成する場合、例えば図3に示すトランジスタQ10のようにトランジスタの2つの電流電極(ドレインとソース)を互いに接続してそれをMOS容量素子の片方の端子とすると、当該トランジスタのオン抵抗を低くでき、昇圧動作に要する時間を短くできる。しかし2つの電流電極の両方が重なり容量に寄与することになるため、重なり容量が大きくなり消費電力が大きくなる。
また、トランジスタの2つの電流電極のうち一方だけをMOS容量素子の端子として使用しもう一方をフローティングにしても、当該トランジスタは容量素子として機能することができる。その場合は、一方の電流電極だけが重なり容量に寄与するので、重なり容量は小さくなるが、オン抵抗は大きくなる。
図16は、実施の形態4に係るMOS容量素子としてのトランジスタの構造を示す図である。図16(a)は、当該トランジスタの上面図であり、図16(b)は図16(a)に示すA−A線に沿った断面図である。
図16の如く、当該トランジスタは、ガラス基板1、ゲート電極2、ゲート絶縁膜3、活性層(i層)4、オーミック層(n層)6、ソース電極7およびドレイン電極8から構成されている。ゲート電極2は、ガラス基板1上に形成されており、その上方にはゲート絶縁膜3および活性層4を介してオーミック層6が形成されている。オーミック層6はソース領域6sの部分と、ドレイン領域6dの部分とに分離されており、ソース領域6s上にはソース電極7が、ドレイン領域6d上にはドレイン電極8がそれぞれ形成されている。
本実施の形態のMOS容量素子では、2つの電流電極のうちドレイン電極8だけを当該MOS容量素子の端子として使用しており、ソース電極7はフローティング状態にされている。つまり当該MOS容量素子は、ゲート電極2を一方の端子とし、ドレイン電極8を他方の端子としている。
図16のMOS容量素子では、ソース電極7をフローティングにしているため、交流電力を消費する重なり容量はゲート電極2とドレイン領域6d(ドレイン電極8)とが重なった領域のみに存在する。当該MOS容量素子では、ドレイン領域6dをソース領域6s(ソース電極7)よりも小さく形成しており、それにより重なり容量を小さくしている。ドレイン領域6dの寸法を、製造工程で形成可能な寸法の最小値にすれば、重なり容量をもっとも小さくできる。
図16のMOS容量素子において、容量素子として機能する部分は、活性層4とゲート電極2とが重なった領域すなわちチャネルが形成される領域(チャネル領域)である。図16のMOS容量素子では、チャネル領域をほぼ正方形にすることでその面積を稼いでいる。それにより、チャネル抵抗が低くなるので当該MOS容量素子が昇圧に要する時間は短縮され、伝達遅延は殆ど生じなくなる。
以上のように、本実施の形態に係るトランジスタは、MOS容量素子の一方の端子となるドレイン電極8が、フローティング状態のソース電極7よりも狭い幅で形成される。ドレイン電極8が小さいため重なり容量は小さく抑えられる。またソース電極7およびゲート電極2が大きいことでチャネル領域の面積が広くなり、チャネル抵抗を小さくできると共に大きな容量値を確保できる。従って、当該トランジスタで構成されたMOS容量素子は、昇圧速度および消費電力の両方で優れた特性が得られる。
ドレイン電極8が形成される位置は任意であり、例えば、ドレイン電極8を、ゲート電極2の角部に形成しても良い。しかしチャネル抵抗を小さくすることを容易する観点からは、図16のようにゲート電極2の1辺の中央部にドレイン電極8を配置することが好ましい。またドレイン電極8は複数個でもよく、例えばゲート電極2の1組の対辺(向かい合った2つの辺)の両方の中央部のそれぞれに形成してもよい。また例えばゲート電極2の4つの辺全ての中央部のそれぞれに形成してもよい。但し、ゲート配線(ゲート電極2から外側へ延び出る部分)の形成位置は、ドレイン電極8の位置に応じて変える必要がある。ドレイン電極8を複数個設けることによりチャネル抵抗をさらに低減できるが、ゲート・ドレインの重なり容量はドレイン電極8の数に応じて増える点に留意が必要である。
図16のトランジスタの製造方法について説明する。まずガラス基板1上に、スパッタ法によりCrを0.3μm成膜し、それをフォトレジストマスクを用いてパターニングしてゲート電極2およびゲート配線を形成する。次にCVD(Chemical Vapor Deposition)法でSiN膜を0.2μm成膜してゲート絶縁層3を形成する。
続いてCVD法により活性層4となるi型アモルファスシリコン層を0.1μm成膜し、さらにCVD法でオーミック層6となるn型アモルファスシリコン層を0.05μm成膜する。そしてそれらをパターニングすることで、オーミック層6及び活性層4を形成する。
次にスパッタ法によりCr等の金属層を0.1μm成膜し、これをパターニングしてソース電極7及びドレイン電極8を形成する。そしてこのソース電極7及びドレイン電極8をマスクにして、ソース電極7とドレイン電極8との間のオーミック層6をエッチング除去する。それにより、オーミック層6はソース領域6sとドレイン領域6dとに分離される。
図16のMOS容量素子を構成するトランジスタでは、ソース電極7はフローティングである。これを例えば図3の単位シフトレジスタSRkのトランジスタQ10として使用した場合、ドレイン電極8が第2入力端子IN2に接続され、ゲート電極2がノードN3に接続される。この場合、第2入力端子IN2に供給されるクロック信号がHレベルになるとき、ドレイン電極8からのリーク電流によりソース電極7に正電荷が徐々に蓄積される。そのため単位シフトレジスタSRkの動作が長時間に渡ると、ソース電極7の電位が高くなり、ノードN3がHレベルになったときにゲート電極2とソース電極7との間の領域にチャネルが形成されなくなることが懸念される。従って、ソース電極7はLレベルの電位に固定されることが好ましい。
図17は実施の形態4に係るMOSトランジスタを用いた単位シフトレジスタSRkの例である。当該単位シフトレジスタSRkは、図3の回路に対し、トランジスタQ10のソース(図16のソース電極7に相当)を、トランジスタQ20を介して第1電源端子S1に接続させている。トランジスタQ20のゲートはノードN2に接続される。ここでトランジスタQ10のソースが接続するノードを「ノードN13」と定義する。
図17の構成では、当該単位シフトレジスタSRkの非選択期間(リセット状態にある期間)、トランジスタQ10のリーク電流によりノードN13に流れ込んだ電荷はトランジスタQ20を通して第1電源端子S1へと放出されるので、ノードN13はLレベルに維持される。従って、トランジスタQ10における上記の問題の発生が解決される。
なお、単位シフトレジスタSRkの選択期間(セット状態にある期間)では、トランジスタQ20はオフするのでノードN13はフローティング状態になる。これにより、ノードN3の昇圧時にトランジスタQ10,Q20に貫通電流が生じることは防止される。
図17に示したMOS容量素子(トランジスタQ10)は、実施の形態1〜3およびその変更例に係る各単位シフトレジスタSRの何れにも適用可能である。また図16ではチャネルエッチ型のa−Siトランジスタの例を示したが、もちろん本実施の形態は、エッチストッパ型、トップゲート型のa−Siトランジスタに対しても適用可能である。
<実施の形態5>
実施の形態5では、本発明に係る電気光学装置における撮像画像あるいは表示画像の質を改善するための技術を提案する。
例えば図2のゲート線駆動回路30におけるクロック信号CLK1〜CLK3の配線経路では、クロック信号発生器31が出力したクロック信号CLK1は、最初に単位シフトレジスタSRn-1を駆動し、最後(第1および第2ダミー段SRD1,SRD2を除く)に単位シフトレジスタSRn-4(不図示)を駆動する。同様に、クロック信号CLK2は、最初に単位シフトレジスタSRn-3を駆動し、最後に単位シフトレジスタSRnを駆動する。またクロック信号CLK3は、最初に単位シフトレジスタSRn-5(不図示)を駆動し、最後に単位シフトレジスタSRn-2を駆動する。クロック信号CLK1〜CLK3のいずれにおいても、最初と最後に駆動する単位シフトレジスタSR間で、クロック信号発生器31からの配線長に大きな差(ほぼ表示パネルの3辺の長さ分)がある。
通常、配線は寄生抵抗成分と寄生容量成分を有しており、それらは配線長に比例して大きくなる。そのためクロック信号の配線長が長いとそれら寄生成分の影響により、クロック信号の立ち上がり及び立ち下がり時間が増大する。それは、ゲート線の選択信号の立ち上がり及び立ち下がり時間の増大を招く。
この現象は同一のクロック配線上においても現れ、クロック信号発生器31からの距離が長い位置ほど、クロック信号の立ち上がり及び立ち下がり時間が遅くなる。従って図2の配線経路では、単位シフトレジスタSRn-1,SRn-3,SRn-5と、単位シフトレジスタSRn-4,SRn-2,SRnとでは、出力する選択信号Gの立ち上がり及び立ち下がり速度に差が生じることになる。その結果、ゲート線GLn-1,GLn-3,GLn-5に接続した画素と、ゲート線GLn-4,GLn-2,GLnに接続した画素とで、書き込まれる信号電圧にも一定の差が生じることになる。
図2から分かるように、ゲート線GLn-1,GLn-3,GLn-5とゲート線GLn-4,GLn-2,GLnは、いずれも最終行付近に集中している。通常、複数の画素に同一色を表示させた場合、それらの画素に小さな信号電圧の差があっても、各画素が互いに離れた位置であれば表示上の差異は肉眼で判別困難である。しかし各画素が近接した画素であればそれを判別できることがあるため、上記の選択信号Gの立ち上がり及び立ち下がりの速度差は問題となる。
図18は、実施の形態5に係るゲート線駆動回路30の構成を示す図であり、図2の構成に対し、クロック信号発生器31からのクロック信号CLK1〜CLK3が、奇数ドライバ30aと偶数ドライバ30bとにそれぞれ略同じ配線長で供給されるように、クロック配線をレイアウトしたものである。
図18の如く、クロック信号発生器31から延びるクロック信号CLK1〜CLK3の各配線は、単位シフトレジスタSRに接続されずに液晶アレイ部10の上辺(最前行)まで引き出され、そこで奇数ドライバ30a側と偶数ドライバ30b側に分岐される。奇数ドライバ30a側のクロック配線では、前の行の単位シフトレジスタSRから順に(単位シフトレジスタSR1,SR3,SR5…の順)に、クロック配線の分岐点から近い位置に接続される。偶数ドライバ30b側のクロック配線でも同様に、前の行の単位シフトレジスタSRから順に(単位シフトレジスタSR2,SR2,SR6…の順)に、クロック配線の分岐点から近い位置に接続される。その結果、互いに近接する行を駆動する単位シフトレジスタSRでは、クロック信号発生器31からの配線距離がほぼ等しくなる。
もちろん図18の配線レイアウトでも、配線距離に応じたクロック信号の立ち上がり及び立ち下がり速度の低下は生じるが、互いに近接する行の単位シフトレジスタSRにはほぼ同一の立ち上がり及び立ち下がり速度のクロック信号が供給される。よって近接する行の画素同士では、クロック信号の立ち上がり及び立ち下がり速度の違いに起因する信号電圧の差が生じない。従って、表示上の差異が肉眼で判別できるように現れることを防止できる。
なお図18では、図1で説明したソースドライバ40が、液晶アレイ部10の下辺側(最終行側)に配置されることを想定している。図1に示される通りにソースドライバ40が液晶アレイ部10の上辺側(最前行側)に配置されたものであっても、図18の配線レイアウトにすることも可能であるが、クロック信号CLK1〜CLK3の配線とデータ線DLとが交差するため好ましくない。両配線が交差すると、データ線DLの負荷容量が増大するほか、その交差点で両配線が容量結合し、振幅の大きいクロック信号CLK1〜CLK3のレベル変化がデータ線DLの微小信号にノイズとして重畳するという問題が生じ易いからである。
<実施の形態6>
実施の形態1〜4で示した単位シフトレジスタSRでは、MOS容量素子であるトランジスタQ10(あるいはQ10n,Q10r)を用いて、トランジスタQ1のゲート(ノードN1)を充電するトランジスタQ3(あるいはQ3n,Q3r)のゲート(ノードN3)を昇圧することによりトランジスタQ3を非飽和領域で動作させている。それによりノードN1は電位VDDにまで充電(プリチャージ)される。
しかしMOS容量素子は、比較的大きなゲート面積を確保する必要があるため、その形成面積が大きくなるという問題を有している。そこで本実施の形態では、単位シフトレジスタSRにおいて、ノードN1の充電の際にトランジスタQ3のゲートが昇圧される構成の単位シフトレジスタSRを、MOS容量素子を用いずに実現した例を示す。これにより、より形成面積の小さい表示装置を実現することができる。
図19は、実施の形態6に係る単位シフトレジスタSRの構成を示す回路図である。ここでも代表的に、第k段目の単位シフトレジスタSRkについて説明する。図19の如く当該単位シフトレジスタSRkは、図3の回路と同様に、第1入力端子IN1、第2入力端子IN2、出力端子OUT、クロック端子CKおよびリセット端子RSTを有しており、例えば図2の単位シフトレジスタSR1〜SRnに用いることができる。
本実施の形態の単位シフトレジスタSRkも、出力回路20、プルアップ駆動回路21、プルダウン駆動回路22から構成される。出力回路20は、ゲート線GLkの選択期間に選択信号Gkを活性状態(Hレベル)にするトランジスタQ1(出力プルアップトランジスタ)と、ゲート線GLkの非選択期間に選択信号Gkを非活性状態(Lレベル)に維持するためのトランジスタQ2,Q25(出力プルダウントランジスタ)とを含んでいる。
トランジスタQ1は、出力端子OUTとクロック端子CKとの間に接続しており、クロック端子CKに入力されるクロック信号を出力端子OUTに供給することによって選択信号Gkを活性化させる。またトランジスタQ2,Q25は、出力端子OUTと第1電源端子S1との間に接続しており、出力端子OUTを放電して電位VSSにすることで、選択信号Gkを非活性レベルに維持する。ここで、トランジスタQ1のゲート(制御電極)が接続するノードを「ノードN1」と定義する。トランジスタQ2のゲートは後述するプルダウン駆動回路22の出力端(「ノードN2」と定義する)に接続される。
トランジスタQ1のゲート・ソース間(即ち出力端子OUTとノードN1との間)には容量素子C1が設けられている。容量素子C1は、出力端子OUTのレベル上昇に伴うノードN1の昇圧効果を高めるためのものである。容量素子C1は、トランジスタQ1のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
プルアップ駆動回路21は、トランジスタQ1(出力プルアップトランジスタ)を駆動する回路であり、トランジスタQ1を、ゲート線GLkの選択期間はオンにし、非選択期間はオフにするよう動作する。そのためプルアップ駆動回路21は、第1入力端子IN1に入力される2行前の選択信号Gk-2(あるいは第1または第2スタートパルスSP1,SP2)と第2入力端子IN2に入力されるクロック信号(図19の場合クロック信号CLK3)の活性化に応じてノードN1(トランジスタQ1)を充電し、リセット端子RSTに入力されるリセット信号としての2行後の選択信号Gk+2(またはダミー段SRD1、SRD2の出力信号D1、D2)の活性化に応じてノードN1を放電する。
プルアップ駆動回路21において、ノードN1と第2入力端子IN2との間には、第2入力端子IN2のHレベル電位VDDをノードN1に供給することで、ノードN1を充電するトランジスタQ3が接続する。またノードN1と第1電源端子S1との間には、第1電源端子S1の電位VSSをノードN1に供給することで、ノードN1を放電するトランジスタQ4が接続する。トランジスタQ4のゲートはノードN2に接続される。
トランジスタQ3のゲートが接続するノードを「ノードN3」と定義する。プルアップ駆動回路21は、一方の電流電極がノードN3に接続し、ゲートが第2電源端子S2に接続したトランジスタQ21を備える。トランジスタQ21の他方の電流電極を「ノードN4」と定義する。
第2電源端子S2とノードN4との間には、ゲートが第1入力端子IN1に接続したトランジスタQ8が接続される。トランジスタQ8のドレインは、ゲートと共に第1入力端子IN1に接続させてもよい。またノードN4と第1電源端子S1との間には、トランジスタQ9,Q24が接続する。トランジスタQ9のゲートはノードN2に接続される。またトランジスタQ24のゲートを「ノードN5」と定義する。
ノードN5と第2電源端子S2との間には、ゲートがノードN1に接続したトランジスタQ22が接続される。ノードN5と第1電源端子S1との間には、ゲートがノードN2に接続したトランジスタQ23が接続される。
先に述べた出力回路20のトランジスタQ25のゲートは、図19のようにプルアップ駆動回路21のノードN4に接続される。
プルダウン駆動回路22は、第3電源端子S3と第1電源端子S1との間に直列に接続したトランジスタQ6,Q7から成るインバータを有しており、そのインバータの出力端が、当該プルダウン駆動回路22の出力端(ノードN2)となる。トランジスタQ6は、ノードN2と第3電源端子S3との間に接続し、そのゲートは第3電源端子S3に接続する。トランジスタQ7はノードN2と第1電源端子S1との間に接続している。トランジスタQ7のゲートが接続するノードが当該インバータの入力端であり、これを「ノードN6」と定義する。
インバータの入力レベル(ノードN6のレベル)は、トランジスタQ26,Q27から成る入力回路により制御される。トランジスタQ26は、ノードN6と第3電源端子S3との間に接続し、そのゲートは第1入力端子IN1に接続される。トランジスタQ27は、ノードN6と第1電源端子S1との間に接続し、そのゲートはリセット端子RSTに接続される。この入力回路は、2行前の選択信号Gk-2の活性化に応じてノードN6をHレベルにし、2行後の選択信号Gk+2の活性化に応じてノードN6をLレベルに変化させる。従ってインバータの出力レベル(ノードN2のレベル)は、2行前の選択信号Gk-2の活性化に応じてLレベルになり、2行後の選択信号Gk+2の活性化に応じてHレベルになる。
またプルダウン駆動回路22には、ノードN2に接続したゲートを有し、ノードN6と第1電源端子S1との間に接続したトランジスタQ28が設けられている。トランジスタQ28は、ノードN2がHレベルになるとオンし、ノードN6を低インピーダンスでLレベルに維持する。当該トランジスタQ28は、入力回路がノードN6をLレベルに設定した後でノードN6がフローティング状態になるのを防止し、プルダウン駆動回路22の誤動作を防止するように機能する。なお、トランジスタQ28は、トランジスタQ26よりもオン抵抗が充分低く設定されている。
図20は、実施の形態6に係る単位シフトレジスタSRkの動作を説明するためのタイミング図である。以下、同図に基づいて単位シフトレジスタSRkの動作を説明する。
ここでは、単位シフトレジスタSRkのクロック端子CKには、クロック信号CLK1が入力されるものとする。実施の形態1と同様に、第2入力端子IN2には、クロック端子CKに供給されるものに対し1水平期間位相が進んだクロック信号が供給されるので、単位シフトレジスタSRkの第2入力端子IN2にはクロック信号CLK3が供給される。
単位シフトレジスタSRkの初期状態(時刻t1の直前の状態)として、ノードN1,N3,N4,N5,N6がLレベル(VSS)、ノードN2がHレベル(VDD−Vth)であると仮定する(リセット状態)。この状態では、トランジスタQ1がオフ、トランジスタQ2がオンであるので、クロック信号CLK1のレベルに関係なく、出力端子OUT(選択信号Gk)は低インピーダンスでLレベルである。
また時刻t1の直前では、単位シフトレジスタSRkのクロック端子CK(クロック信号CLK1)、第1入力端子IN1(2行前の選択信号Gk-2)、第2入力端子IN2(クロック信号CLK3)、リセット端子RST(2行後の選択信号Gk+2)は何れもLレベルであるとする。この場合、ノードN2がHレベルなので、ノードN3はオン状態のトランジスタQ9,Q21を通して、低インピーダンスでLレベル(VSS)になっている。また、トランジスタQ4,Q28はオン状態であり、ノードN1,N6も低インピーダンスでLレベル(VSS)になっている。
その状態から、時刻t1で2行前の選択信号Gk-2(第1段目の単位シフトレジスタSR1の場合にはスタートパルスSP1)が活性化されたとする。それにより、プルダウン駆動回路22においてトランジスタQ26がオンする。トランジスタQ26のオン抵抗値はトランジスタQ28のオン抵抗値よりも充分低く設定されているので、ノードN6のレベルが上昇する。応じてトランジスタQ7がオンし、ノードN2のレベルが低下する。これによりトランジスタQ28はオフになり、ノードN6は急速に充電されてHレベル(VDD−Vth)になる。ノードN2は、トランジスタQ6,Q7のオン抵抗比で決まる電位(≒VSS)のLレベルになる。
他方、プルアップ駆動回路21ではトランジスタQ8がオンする。またノードN2のレベルの低下により、トランジスタQ9のオン抵抗値が高くなるので、ノードN4は充電されてHレベル(VDD−Vth)になる。ノードN4のレベル上昇は、トランジスタQ21を通してノードN3に伝達され、ノードN3もHレベル(VDD−Vth)になる。
上記のようにノードN2がLレベルになったことでトランジスタQ1、Q2の両方がオフ状態になるが、ノードN4がHレベルになったことで出力回路20のトランジスタQ25がオンするため、出力端子OUTは低インピーダンスのLレベルに維持される。後述するように、トランジスタQ1,Q2の両方がオフになる期間は、略1水平期間(1H)なので、この期間におけるゲート線GLkのノイズが小さい場合はトランジスタQ25を省略してもよい。
時刻t2で、2行前の選択信号Gk-2はLレベルになると、トランジスタQ8,Q26がオフになるが、ノードN3,N4,N6はフローティング状態でHレベルに維持されるため、単位シフトレジスタSRkの各ノードにおけるレベル変化は無い。
時刻t3で、クロック信号CLK3が活性化すると、オン状態のトランジスタQ3を通してノードN1が充電され、ノードN1のレベルが上昇する。このとき第2入力端子IN2およびノードN1とノードN3との間は、トランジスタQ3の寄生容量(ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など)により容量結合しており、第2入力端子IN2およびノードN1のレベル上昇に伴ってノードN3のレベルも上昇する。ノードN3のレベルが上昇するとトランジスタQ21はオフになり(トランジスタQ21の動作の詳細は後述する)、ノードN3はトランジスタQ3を非飽和領域で動作させるレベルにまで上昇する。そのためノードN1は高速に充電(プリチャージ)され、クロック信号CLK3に追随して素早く電位VDDのHレベルになる。応じてトランジスタQ1がオンになる。
他方、ノードN1のレベルの立ち上がりに応じて、トランジスタQ22がオンになる。トランジスタQ23はオフしているため、ノードN5は充電されてHレベルになる。応じてトランジスタQ24がオンになり、ノードN4のレベルが低下する。ノードN4のレベルが下がるとトランジスタQ21がオンするため、ノードN3はノードN4とほぼ同時に放電されてLレベルになる。これによりトランジスタQ3がオフになる。図19において時刻t3Dは、ノードN3がLレベルに変化するタイミングを表している。
ここでノードN1のプリチャージ時におけるトランジスタQ21の動作に注目する。ノードN1がプリチャージされる前は、ノードN4がHレベル(VDD−Vth)であり、またトランジスタQ21のゲート電圧はVDD(=VDD1)に固定されているので、トランジスタQ21はノードN4からノードN3へと電流を流し、ノードN3をHレベル(VDD−Vth)に充電する。
そしてクロック信号CLK3が立ち上がってトランジスタQ3によるノードN1のプリチャージが開始されたとき、ノードN3が昇圧されるので、電位関係によりノードN4側がトランジスタQ21のソースとなる。この時点ではノードN4の電位はVDD−Vthであるので、トランジスタQ21のゲート(第2電源端子S2)・ソース(ノードN4)間電圧はVthとなり、当該トランジスタQ21はオンとオフの境界状態になる。よってトランジスタQ21にはノードN3からノードN4への方向にサブスレッシュホールド電流が流れるが、これは微小な電流なので、ノードN3が昇圧されている短い期間(時刻t3と時刻t3Dの間)にノードN3から放出される電荷は無視できる程度である。
そしてノードN1がプリチャージされてHレベル(VDD)になった後、ノードN4がLレベルになると、トランジスタQ21はオンになり、ノードN3からノードN4へと電流が流れ、ノードN3はLレベル(VSS)になる。その後も、ノードN4がLレベルの間はトランジスタQ21はオン状態であり、ノードN3はLレベルに維持される。
このようにトランジスタQ21は、ノードN1のプリチャージ前、ノードN4がHレベルになっている段階では、ノードN4の電位をノードN3に伝達する抵抗素子として働き、ノードN1のプリチャージ開始時にノードN3が昇圧された段階では、ノードN3とノードN4との間を遮断する遮断素子として働く。またノードN1のプリチャージが進みノードN4のレベルが低下する段階およびそれ以降のノードN4がLレベルに維持されている段階では、トランジスタQ21はノードN3の電荷をノードN4に放電する抵抗素子として働く。つまりトランジスタQ21は、2行前の選択信号Gk-2が活性化してからクロック信号CLK3が活性化するまでの間にノードN3を充電し、その後クロック信号CLK3が非活性化する前にノードN3を放電する充放電回路として機能する。
ここではトランジスタQ21のゲートに供給される電位(VDD1)を、各段の選択信号GのHレベルの電位(クロック信号CLK1〜CLK3のHレベルの電位)と同じVDDとして説明したが、そのトランジスタQ21のゲートに供給される電位は、ノードN4がHレベルのときにノードN3をHレベルに充電することができ、且つ、ノードN3の昇圧されるときにトランジスタQ21を通してノードN3からノードN4へ電流が流れない電位であればよい。これはVDDよりも低い電位であってもよいが、そうすると昇圧されたときのノードN3のレベルが低くなるので、トランジスタQ3がノードN1を充電する速度が低下する点に留意すべきである。
再び図20を参照する。時刻t4では、クロック信号CLK3がLレベルになるが、トランジスタQ3は既に時刻t3Dでオフになっているので、ノードN1は電位VDDのHレベルのまま変化しない。
そして時刻t5でクロック信号CLK1が立ち上がると、そのレベル変化がオン状態のトランジスタQ1を通して出力端子OUTへと伝達され、選択信号Gkのレベルが上昇する。このとき容量素子C1を介する結合によりノードN1が昇圧され、トランジスタQ1を非飽和領域で動作させる。よって選択信号Gkは、クロック信号CLK1のHレベルと同じ電位VDDのHレベルになる。
時刻t6でクロック信号CLK1が立ち下がると、オン状態のトランジスタQ1を通して出力端子OUTからクロック端子CKへと電流が流れ、出力端子OUTが放電される。その結果、選択信号GkはLレベルになる。このとき容量素子C1を介する結合により、ノードN1は昇圧される前のレベル(VDD)に戻る。
時刻t7でクロック信号CLK2が活性化され、その後時刻t8でクロック信号CLK2が非活性化されるが、そのときの単位シフトレジスタSRkの各ノードのレベル変化はない。
時刻t9で、クロック信号CLK3が立ち上がると、2行後の選択信号Gk+2がHレベルになる。よって単位シフトレジスタSRkでは、トランジスタQ27がオンになり、ノードN6がLレベルになる。応じてトランジスタQ7がオフになるため、ノードN2がトランジスタQ6によって充電されHレベルになる。
ノードN2がHレベルになると、トランジスタQ4がオンになりノードN1が放電されLレベルになる。応じてトランジスタQ1はオフするが、トランジスタQ2がオンになるため、出力端子OUTは低インピーダンスのLレベルに維持される。またトランジスタQ23がオン、トランジスタQ22がオフになるため、ノードN5は放電されLレベルになる。応じてトランジスタQ24がオフになるが、このときトランジスタQ9がオンになりノードN4、N3は低インピーダンスのLレベルに維持される。この結果、単位シフトレジスタSRkは、トランジスタQ1がオフ、トランジスタQ2がオンのリセット状態に戻る。
その後、時刻t10で2行後の選択信号Gk+2はLレベルに戻るが、単位シフトレジスタSRkは、次のフレーム期間で2行前の選択信号Gk-2が活性化されるまでリセット状態に維持される。トランジスタQ6,Q7,Q28から成るハーフラッチ回路が、ノードN2,N6のレベルを保持するからである。またその間、トランジスタQ2がオンしているので、出力端子OUTは低インピーダンスでLレベルに維持される。
本実施の形態に係る単位シフトレジスタSRにおいては、トランジスタQ3の寄生容量(ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など)が、2行前の選択信号Gk-2が活性化した後、クロック信号CLK3が活性化するときにノードN3を昇圧する昇圧手段として機能する。当該昇圧手段は、ノードN1のプリチャージ時におけるトランジスタQ3のゲート電位を上昇させ、トランジスタQ3を非飽和領域で動作させる。よってノードN3の昇圧させるためのMOS容量素子を別途設ける必要がない。従って、より小面積のゲート線駆動回路を実現できる。
<実施の形態7>
実施の形態7では、実施の形態6の技術を、信号のシフト方向を変更可能なシフトレジスタに適用する。図21は、実施の形態7に係る単位シフトレジスタSRの構成を示す回路図である。ここでも代表的に、第k段目の単位シフトレジスタSRkについて説明する。この単位シフトレジスタSRkは、例えば図12の単位シフトレジスタSR1〜SRnに用いることができる。
当該単位シフトレジスタSRkは、図13の回路と同様に、第1〜第4入力端子IN1〜IN4、出力端子OUT、クロック端子CK、第1電圧信号端子T1および第2電圧信号端子T2を有している。これら各端子に供給される信号については、実施の形態2(図12)で説明したとおりである。
ここでは単位シフトレジスタSRkのクロック端子CKには、クロック信号CLK1が入力され、第2入力端子IN2にはクロック信号CLK3が入力され、第4入力端子IN4にはクロック信号CLK2が入力されるものとして説明する(図12の単位シフトレジスタSR4がこれに相当する)。
図21の単位シフトレジスタSRkにおいて、出力回路20は、図19と同様の構成のものである。つまり出力回路20は、出力端子OUTにクロック信号CLK1を供給するトランジスタQ1と、非選択期間に出力端子OUTの放電を行うトランジスタQ2,Q25とから成る。
プルダウン駆動回路22も、図19と同様に、トランジスタQ6,Q7から成るインバータ、トランジスタQ26,Q27から成る入力回路およびトランジスタQ28により構成されるが、入力回路の構成が図19の場合とは異なる。即ち、図21の単位シフトレジスタSRkでは、トランジスタQ26は、第1電圧信号端子T1とノードN6(トランジスタQ7のゲート)との間に接続され、そのゲートは第1入力端子IN1に接続される。トランジスタQ27は、第2電圧信号端子T2とノードN6との間に接続され、そのゲートは第3入力端子IN3に接続される。トランジスタQ26,Q27は、トランジスタQ28よりもオン抵抗が充分小さく設定される。
従って、この入力回路は、順方向シフト時(第1電圧信号VnがHレベル、第2電圧信号VrがLレベル)には、2行前の選択信号Gk-2の活性化に応じてノードN6をHレベルにし、2行後の選択信号Gk+2の活性化に応じてノードN6をLレベルに変化させる。逆方向シフト時(第1電圧信号VnがLレベル、第2電圧信号VrがHレベル)には、2行後の選択信号Gk+2の活性化に応じてノードN6をHレベルにし、2行前の選択信号Gk-2の活性化に応じてノードN6をLレベルに変化させる。
出力回路20のトランジスタQ2のゲートは、図19と同様に、トランジスタQ6,Q7から成るインバータの出力端(プルダウン駆動回路22の出力端)であるノードN2に接続される。
一方、プルアップ駆動回路21は、トランジスタQ4,Q9,Q22,Q23,Q24から構成される部分は図19と同じ回路であるが、その他の部分は以下のトランジスタQ3n,Q3r,Q21n、Q21r、Q29n,Q29r、Q8n、Q8rから成る回路によって構成される。図19の場合と同様に、トランジスタQ24,Q9のドレインが接続するノードを「ノードN4」と称す。出力回路20のトランジスタQ25のゲートは、このノードN4に接続される。
トランジスタQ3nは、第2入力端子IN2とトランジスタQ1のゲート(ノードN1)との間に接続する。トランジスタQ3nのゲートが接続するノードを「ノードN3n」と定義すると、トランジスタQ21nは、ノードN3nとノードN4との間に接続し、そのゲートは第1電圧信号端子T1に接続される。トランジスタQ29nは、ノードN3nと第1電圧信号端子T1との間に接続し、そのゲートは第2電圧信号端子T2に接続される。トランジスタQ8nは第1電圧信号端子T1とノードN4との間に接続し、そのゲートは第1入力端子IN1に接続される。
トランジスタQ3rは、第4入力端子IN4とノードN1との間に接続する。トランジスタQ3rのゲートが接続するノードを「ノードN3r」と定義すると、トランジスタQ21rは、ノードN3rとノードN4との間に接続し、そのゲートは第2電圧信号端子T2に接続される。トランジスタQ29rは、ノードN3rと第2電圧信号端子T2との間に接続し、そのゲートは第1電圧信号端子T1に接続される。トランジスタQ8rは第2電圧信号端子T2とノードN4との間に接続し、そのゲートは第3入力端子IN3に接続される。
順方向シフト時には、第1電圧信号VnはHレベル(VDD)、第2電圧信号VrはLレベル(VSS)なので、プルアップ駆動回路21においては、トランジスタQ21nがオン、トランジスタQ21rがオフ、トランジスタQ29nがオフ、トランジスタQ29rがオンの状態となる。ノードN3nがトランジスタQ21nを通して充電されてHレベル(VDD−Vth)になるので、トランジスタQ3nはオンになる。またノードN3rがオン状態のトランジスタQ29rによりLレベル(VSS)に維持されるため、トランジスタQ3rはオフに維持される。
プルダウン駆動回路22においては、トランジスタQ26のドレイン(第1電圧信号端子T1)の電位はVDD、トランジスタQ27のソース(第2電圧信号端子T2)の電位はVSSとなる。
この状態では、図21の単位シフトレジスタSRkは、図19と等価な回路となる。即ち、プルアップ駆動回路21では、トランジスタQ3n,Q8n,Q21nが、それぞれ図19のトランジスタQ3,Q8,Q21と同様の動作を行い、トランジスタQ3r,Q21rは当該単位シフトレジスタSRkの動作には寄与しない(トランジスタQ3r,Q21rはオフ状態に維持される。トランジスタQ8は、2行後の選択信号Gk+2の活性期間にオンするが、そのときノードN4はLレベルである(図20参照)。)。従って、トランジスタQ3nは、2行前の選択信号Gk-2の活性化に応じてノードN1を充電する第1充電回路として機能する。またトランジスタQ21nは、2行前の選択信号Gk-2が活性化してからクロック信号CLK3が活性化するまでの間にノードN3nを充電し、その後クロック信号CLK3が非活性化する前にノードN3nを放電する第1充放電回路として機能する。
またプルダウン駆動回路22は、図19のものと同様に動作する。つまりプルダウン駆動回路22は、2行前の選択信号Gk-2の活性化に応じてノードN2をLレベルにし、2行後の選択信号Gk+2の活性化に応じてノードN2をHレベルに変化させる。またノードN2をHレベルにした後は、トランジスタQ6,Q7、Q28で構成されるハーフラッチ回路により、次のフレームで2行前の選択信号Gk-2が活性化されるまでその状態を維持する。
従って、順方向シフト時の単位シフトレジスタSRkは、第1入力端子IN1に供給される2行前の選択信号Gk-2とクロック信号CLK3の活性化に応じてセット状態(トランジスタQ1がオン、トランジスタQ2がオフの状態)になり、第3入力端子IN3に供給される2行後の選択信号Gk+2の活性化に応じてリセット状態(トランジスタQ1がオフ、トランジスタQ2がオン)になる。よって、当該単位シフトレジスタSRkは、順方向シフトを行う単位シフトレジスタとして機能する。
逆方向シフト時には、第1電圧信号VnはLレベル(VSS)、第2電圧信号VrはHレベル(VDD)なので、プルアップ駆動回路21においては、トランジスタQ21nがオフ、トランジスタQ21rがオン、トランジスタQ29nがオン、トランジスタQ29rがオフの状態となる。ノードN3rがトランジスタQ21rを通して充電されてHレベル(VDD−Vth)になるので、トランジスタQ3rはオンになる。またノードN3nがオン状態のトランジスタQ29nによりLレベル(VSS)に維持されるため、トランジスタQ3nはオフに維持される。
プルダウン駆動回路22においては、トランジスタQ26のドレイン(第1電圧信号端子T1)の電位はVSS、トランジスタQ27のソース(第2電圧信号端子T2)の電位はVDDとなる。
この状態では、単位シフトレジスタSRkのプルアップ駆動回路21において、順方向シフト時とは反対に、トランジスタQ3r,Q8r,Q21rが、それぞれ図19のトランジスタQ3,Q8,Q21と同様の動作を行い、トランジスタQ3n,Q8n,Q21nは当該単位シフトレジスタSRkの動作には寄与しない。つまり、トランジスタQ3rは、2行後の選択信号Gk+2の活性化に応じてノードN1を充電する第2充電回路として機能する。またトランジスタQ21rは、2行後の選択信号Gk+2が活性化してからクロック信号CLK2が活性化するまでの間にノードN3nを充電し、その後クロック信号CLK2が非活性化する前にノードN3rを放電する第2充放電回路として機能する。
またプルダウン駆動回路22も順方向シフト時とは反対に、2行後の選択信号Gk+2の活性化に応じてノードN2をLレベルにし、2行前の選択信号Gk-2の活性化に応じてノードN2をHレベルに変化させる。またノードN2をHレベルにした後は、トランジスタQ6,Q7、Q28で構成されるハーフラッチ回路により、次のフレームで2行前の選択信号Gk-2が活性化されるまでその状態を維持する。
従って、逆方向シフト時の単位シフトレジスタSRは、第3入力端子IN3に供給される2行後の選択信号Gk+2の活性化に応じてセット状態(トランジスタQ1がオン、トランジスタQ2がオフの状態)になり、第1入力端子IN1に供給される2行前の選択信号Gk-2の活性化に応じてリセット状態(トランジスタQ1がオフ、トランジスタQ2がオン)になる。よって、当該単位シフトレジスタSRkは、逆方向シフトを行う単位シフトレジスタとして機能する。
本実施の形態に係る単位シフトレジスタSRにおいては、トランジスタQ3n,Q3rの寄生容量(ゲート・チャネル間容量、ゲートとソース・ドレインとの間のオーバラップ容量など)がノードN3n,N3rの昇圧手段として機能する。それにより、トランジスタQ3nあるいはQ3rがノードN1のプリチャージを行うとき、そのゲート電位が上昇され、トランジスタQ3n,Q3rは非飽和領域で動作する。よってノードN3n,N3rの昇圧させるためのMOS容量素子を別途設ける必要がない。従って、より小面積のゲート線駆動回路を実現できる。よって、双方向シフトが可能なゲート線駆動回路を、実施の形態2、3よりも小面積で実現できる。
<実施の形態8>
以上の説明では、図2や図12に示したように、奇数ドライバ30aと偶数ドライバ30bとを、互いに液晶アレイ部10を挟んで配設する例を示した。それにより、基板上のゲート線駆動回路30の形成領域を効率よく利用することができる。しかしゲート線駆動回路30の単位シフトレジスタSRへクロック信号CLK1〜CLK3を供給するための配線(クロック配線)に必要な長さが長くなるので、クロック配線の寄生抵抗や寄生容量が大きくなる。それによりクロック信号の遅延が生じると、ゲート線駆動回路30の高速動作化の妨げと成り得る。
そこで本実施の形態では、高速動作を重要視する場合を想定し、ゲート線駆動回路30(奇数ドライバ30aおよび偶数ドライバ30b)の単位シフトレジスタSRを全て液晶アレイ部10の片側に形成して、クロック配線の長さの短縮化を図る。特に、ゲート線駆動回路30を、液晶アレイ部10の位置に対してクロック信号発生器31に近い側に配置すれば、クロック配線の長さをより短くすることができ効果的である。
図22および図23は、実施の形態8に係るゲート線駆動回路の構成を示すブロック図である。例えば図19のような順方向シフトのみを行う単位シフトレジスタSRを用いてゲート線駆動回路30を構成する場合、図22の構成となる(各要素の接続関係は図2と同様である)。また例えば図21のような双方向シフトを行う単位シフトレジスタSRを用いてゲート線駆動回路30を構成する場合、図23の構成となる(各要素の接続関係は図12と同様である)。
本実施の形態によれば、クロック配線を短くできるため、その寄生抵抗や寄生容量を小さくでき、クロック信号の遅延を抑えることができる。従って、ゲート線駆動回路30の高速動作化に寄与できる。
30 ゲート線駆動回路、30a 奇数ドライバ、30b 偶数ドライバ、SR 単位シフトレジスタ、31 クロック信号発生器、32 スタートパルス発生器、33 電圧発生回路、34 スタート・エンドパルス発生器。

Claims (2)

  1. 複数の走査線と、
    前記複数の走査線に直交する複数の信号線と、
    前記複数の走査線と前記複数の信号線との交点近傍に形成された複数の画素と、
    前記複数の走査線の奇数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る奇数ドライバと、
    前記複数の走査線の偶数ラインを駆動する複数の単位シフトレジスタが縦続接続して成る偶数ドライバと
    を有する走査線駆動回路を備える電気光学装置であって、
    前記走査線駆動回路は、
    信号のシフト方向が第1のシフト方向のときには、第1電圧信号として高電位側電源電位、第2電圧信号として低電位側電源電位が入力され、信号のシフト方向が第2のシフト方向のときには、前記第2電圧信号として前記高電位側電源電位、前記第1電圧信号として前記低電位側電源電位が入力され、
    前記奇数および偶数ドライバは、
    前記複数の画素および前記複数の走査線と同じ基板上に、互いに前記画素を挟む位置に形成されており、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    2ライン前の単位シフトレジスタの出力信号を受ける第1入力端子と、
    2ライン後の単位シフトレジスタの出力信号を受ける第2入力端子とを有し、
    信号のシフト方向が前記第1のシフト方向のときには、前記第1入力端子が受ける信号の活性期間から2ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    信号のシフト方向が前記第2のシフト方向のときには、前記第2入力端子が受ける信号の活性期間から2ライン分の走査期間だけ遅れて自己の出力信号を活性化させるよう動作し、
    前記奇数ドライバの出力信号と前記偶数ドライバの出力信号とは、1ライン分の走査期間だけ位相が異なり、
    前記奇数および偶数ドライバの単位シフトレジスタの各々は、
    出力信号が出力される出力端子と、
    クロック信号を前記出力端子に供給する第1トランジスタと、
    前記出力端子を放電する第2トランジスタと
    前記第1入力端子が受ける信号に基づいて、前記第1電圧信号を前記第1トランジスタの制御電極が接続する第1ノードに供給する第3トランジスタと、
    前記第2入力端子が受ける信号に基づいて、前記第2電圧信号を前記第1ノードに供給する第4トランジスタと、
    前記第1ノードを入力とするインバータ回路とを備え、
    前記第1ノードは、
    信号のシフト方向が前記第1のシフト方向のときには、前記第1入力端子が受ける信号に基づいて前記高電位側電源電位に充電され、
    信号のシフト方向が前記第2のシフト方向のときには、前記第2入力端子が受ける信号に基づいて前記高電位側電源電位に充電され、
    前記第2トランジスタの制御電極が接続する第2ノードは、前記インバータ回路の出力信号に基づいて充電され、
    前記第1トランジスタおよび前記第2トランジスタのドレイン領域およびソース領域を構成する半導体層は酸化物半導体により形成されている
    ことを特徴とする電気光学装置。
  2. 前記第1ノードは、
    信号のシフト方向が前記第1のシフト方向のときには前記第2入力端子が受ける信号に基づいて前記低電位側電源電位に放電され、
    信号のシフト方向が前記第2のシフト方向のときには前記第1入力端子が受ける信号に基づいて前記低電位側電源電位に放電される
    請求項1に記載の電気光学装置。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE38357E1 (en) 1995-03-15 2003-12-23 Pioneer Corporation Surface discharge type plasma display panel
US20090174679A1 (en) * 2008-01-04 2009-07-09 Wayne Carl Westerman Selective Rejection of Touch Contacts in an Edge Region of a Touch Surface
JP5665299B2 (ja) 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
US8294047B2 (en) 2008-12-08 2012-10-23 Apple Inc. Selective input signal rejection and modification
JP5484109B2 (ja) 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
TWI420493B (zh) * 2009-12-17 2013-12-21 Au Optronics Corp 閘極驅動電路
KR101094286B1 (ko) * 2010-05-10 2011-12-19 삼성모바일디스플레이주식회사 발광 제어 구동부, 이를 이용한 발광 표시 장치, 및 발광 제어 신호 구동 방법
KR101349781B1 (ko) * 2010-07-01 2014-01-09 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
JP5153011B2 (ja) * 2010-07-30 2013-02-27 株式会社ジャパンディスプレイセントラル 液晶表示装置
TWI407402B (zh) * 2010-09-29 2013-09-01 Au Optronics Corp 雙向傳遞移位暫存器
TWI415063B (zh) * 2010-10-12 2013-11-11 Au Optronics Corp 雙向傳遞移位暫存器的驅動架構
KR101753774B1 (ko) * 2010-10-22 2017-07-20 삼성디스플레이 주식회사 Als 드라이버 회로 및 이를 포함하는 액정표시장치
US8941577B2 (en) * 2010-11-10 2015-01-27 Sharp Kabushiki Kaisha Liquid crystal display with dummy stages in shift register and its clock signal operation
KR20120065788A (ko) * 2010-12-13 2012-06-21 삼성모바일디스플레이주식회사 쉬프트 레지스터 및 표시 장치
TWI426486B (zh) * 2010-12-16 2014-02-11 Au Optronics Corp 運用於電荷分享畫素的整合面板型閘極驅動電路
TWI445310B (zh) * 2010-12-27 2014-07-11 Au Optronics Corp 移位暫存器
JP5618821B2 (ja) * 2010-12-28 2014-11-05 株式会社ジャパンディスプレイ 双方向シフトレジスタ及びこれを用いた画像表示装置
KR101871188B1 (ko) * 2011-02-17 2018-06-28 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
KR101832950B1 (ko) * 2011-03-28 2018-04-16 삼성디스플레이 주식회사 표시 장치
KR101776064B1 (ko) * 2011-06-10 2017-09-08 삼성디스플레이 주식회사 터치 스크린 패널
JP6004560B2 (ja) * 2011-10-06 2016-10-12 株式会社ジャパンディスプレイ 表示装置
JP2013247839A (ja) * 2012-05-29 2013-12-09 Toshiba Corp 電圧発生回路、及びこの電圧発生回路を含む半導体装置
CN103578433B (zh) * 2012-07-24 2015-10-07 北京京东方光电科技有限公司 一种栅极驱动电路、方法及液晶显示器
CN103594118B (zh) * 2012-08-17 2016-09-07 瀚宇彩晶股份有限公司 液晶显示器及其双向移位寄存装置
CN103236273B (zh) * 2013-04-16 2016-06-22 北京京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
US9123590B2 (en) * 2013-05-30 2015-09-01 Beijing Boe Display Technology Co., Ltd. Array substrate, display device and method for fabricating array substrate
US9583063B2 (en) 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
CN103700355B (zh) * 2013-12-20 2016-05-04 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103985346B (zh) * 2014-05-21 2017-02-15 上海天马有机发光显示技术有限公司 一种tft阵列基板、显示面板和显示基板
WO2016018105A1 (ko) * 2014-07-31 2016-02-04 엘지디스플레이 주식회사 표시장치
KR102185119B1 (ko) * 2014-07-31 2020-12-02 엘지디스플레이 주식회사 표시장치
CN104376825B (zh) * 2014-11-20 2017-02-22 深圳市华星光电技术有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
KR101693088B1 (ko) * 2014-12-31 2017-01-04 엘지디스플레이 주식회사 스캔 구동부를 포함하는 표시패널 및 그의 구동방법
CN105609074B (zh) * 2016-01-25 2018-11-06 京东方科技集团股份有限公司 一种移位寄存器电路、阵列基板和显示装置
KR20170136683A (ko) * 2016-06-01 2017-12-12 삼성디스플레이 주식회사 표시 장치
GB2567379A (en) * 2016-08-18 2019-04-10 Optum Inc System and method of automated extraction and visualization of knowledge about enterprise technology, personnel and business functions
CN106297615B (zh) * 2016-09-09 2017-12-22 京东方科技集团股份有限公司 显示装置的检测电路及方法
US10424266B2 (en) * 2016-11-30 2019-09-24 Lg Display Co., Ltd. Gate driving circuit and display device using the same
KR20180061752A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 내장형 스캔 구동부를 포함하는 디스플레이 장치
JP2019191396A (ja) * 2018-04-26 2019-10-31 シャープ株式会社 表示装置
TWI698852B (zh) * 2018-08-23 2020-07-11 友達光電股份有限公司 顯示裝置及其驅動方法
US10825414B2 (en) * 2018-10-26 2020-11-03 Sharp Kabushiki Kaisha Scanning signal line drive circuit, display device provided with same, and drive method for scanning signal line
CN109686333A (zh) * 2019-02-01 2019-04-26 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US350045A (en) * 1886-09-28 Wilbur f
JPS6137709B2 (ja) 1980-11-19 1986-08-25 Fujitsu Ltd
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル,投写型表示装置及びビューファインダー
US5198803A (en) * 1990-06-06 1993-03-30 Opto Tech Corporation Large scale movie display system with multiple gray levels
US5528199A (en) * 1994-12-30 1996-06-18 At&T Corp. Closed-loop frequency control of an oscillator circuit
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3777706B2 (ja) * 1997-02-21 2006-05-24 ソニー株式会社 表示装置
JP3755277B2 (ja) * 1998-01-09 2006-03-15 セイコーエプソン株式会社 電気光学装置の駆動回路、電気光学装置、及び電子機器
JPH11205145A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp Ad変換器
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4540142B2 (ja) * 1999-01-19 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
JP3800863B2 (ja) 1999-06-02 2006-07-26 カシオ計算機株式会社 表示装置
JP3647364B2 (ja) * 2000-07-21 2005-05-11 Necエレクトロニクス株式会社 クロック制御方法及び回路
US6570443B2 (en) * 2000-10-17 2003-05-27 Asulab S.A. Amplitude control of an alternating signal generated by an electronic device such as an oscillator circuit
US7508479B2 (en) * 2001-11-15 2009-03-24 Samsung Electronics Co., Ltd. Liquid crystal display
US6853052B2 (en) * 2002-03-26 2005-02-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a buffer layer against stress
JP4357413B2 (ja) * 2002-04-26 2009-11-04 東芝モバイルディスプレイ株式会社 El表示装置
TWI298478B (en) 2002-06-15 2008-07-01 Samsung Electronics Co Ltd Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
WO2004044664A1 (en) * 2002-11-06 2004-05-27 Julius Lin Virtual workstation
US7369111B2 (en) 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
JP4364577B2 (ja) * 2003-07-31 2009-11-18 株式会社半導体エネルギー研究所 半導体素子の評価方法
JP2005250382A (ja) * 2004-03-08 2005-09-15 Seiko Epson Corp 電気光学装置の駆動方法、電気光学装置および電子機器
KR101032945B1 (ko) * 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
US7177182B2 (en) * 2004-03-30 2007-02-13 Impinj, Inc. Rewriteable electronic fuses
TWI297793B (en) * 2004-05-21 2008-06-11 Sanyo Electric Co Liquid crystal display device
US7142146B2 (en) * 2004-07-22 2006-11-28 Renesas Technology America, Inc. Method and system for reducing interference between analog circuits operating from a common power supply
JP2006106394A (ja) 2004-10-06 2006-04-20 Alps Electric Co Ltd 液晶駆動回路および液晶表示装置
US8120077B2 (en) * 2004-12-16 2012-02-21 Panasonic Corporation Solid-state imaging device comprising doped channel stop at isolation regions to suppress noise
KR101166580B1 (ko) 2004-12-31 2012-07-18 엘지디스플레이 주식회사 액정표시소자
CN101142617B (zh) * 2005-02-23 2012-06-20 杰龙公司 数据输入方法和装置
TW200703195A (en) 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
KR101112213B1 (ko) 2005-03-30 2012-02-27 삼성전자주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101143004B1 (ko) * 2005-06-13 2012-05-11 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
JP4644087B2 (ja) 2005-09-29 2011-03-02 株式会社 日立ディスプレイズ シフトレジスタ回路及びそれを用いた表示装置
JP5132884B2 (ja) * 2005-12-28 2013-01-30 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
US8334960B2 (en) * 2006-01-18 2012-12-18 Samsung Display Co., Ltd. Liquid crystal display having gate driver with multiple regions
JP4912121B2 (ja) 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
JP5128102B2 (ja) * 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
TWI349245B (en) 2006-03-22 2011-09-21 Au Optronics Corp Liquid crystal display and shift register unit thereof
JP5069950B2 (ja) * 2006-06-02 2012-11-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5204998B2 (ja) * 2006-06-30 2013-06-05 株式会社半導体エネルギー研究所 半導体装置
US8095104B2 (en) * 2006-06-30 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device having the same
TWI295457B (en) 2006-07-03 2008-04-01 Wintek Corp Flat display structure
TWI612509B (zh) * 2006-09-29 2018-01-21 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI346929B (en) 2006-10-13 2011-08-11 Au Optronics Corp Gate driver and driving method of liquid crystal display device
JP5179849B2 (ja) * 2006-12-28 2013-04-10 株式会社半導体エネルギー研究所 半導体装置
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP2008287753A (ja) 2007-05-15 2008-11-27 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR100846968B1 (ko) * 2007-05-21 2008-07-17 삼성에스디아이 주식회사 유기전계발광표시장치
JP5317442B2 (ja) * 2007-07-18 2013-10-16 三菱電機株式会社 画像表示装置及び画像表示装置の駆動方法
US7639097B2 (en) * 2007-10-11 2009-12-29 Freescale Semiconductor, Inc. Crystal oscillator circuit having fast start-up and method therefor
TWI366834B (en) 2007-11-21 2012-06-21 Wintek Corp Shift register
JP2009169071A (ja) * 2008-01-16 2009-07-30 Sony Corp 表示装置
WO2010067641A1 (ja) * 2008-12-10 2010-06-17 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、およびシフトレジスタの駆動方法
JP5484109B2 (ja) 2009-02-09 2014-05-07 三菱電機株式会社 電気光学装置
TWI498786B (zh) * 2009-08-24 2015-09-01 Semiconductor Energy Lab 觸控感應器及其驅動方法與顯示裝置
HK1147905A2 (en) * 2010-06-30 2011-08-19 Chi Ching Lee System and method for virtual touch sensing
US9076756B2 (en) * 2010-09-02 2015-07-07 Sharp Kabushiki Kaisha Semiconductor device, semiconductor device unit, active matrix substrate, liquid crystal panel, and liquid crystal display

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