JP6194149B2 - 半導体装置の作製方法 - Google Patents

Description

半導体装置およびその作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。

絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン
系半導体膜が知られているが、近年では酸化物系半導体膜が注目されている。

例えば、電子キャリア濃度が１０^１８／ｃｍ^３未満であるインジウム、ガリウムおよび亜
鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。

酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べ
て酸化物半導体膜中の電子移動度が高いため、動作速度を大幅に向上させることができる
。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用するこ
とが可能であるため、設備投資を抑えられるメリットもある。

特開２００６−１６５５２８号公報

酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠損は、一部がドナーとなり
電子を生成する。そのため、酸素欠損を含む酸化物半導体膜を用いたトランジスタのしき
い値電圧は、マイナス方向へ変動することがある。なお、本明細書において酸化物半導体
膜近傍とは、酸化物半導体膜と、酸化物半導体膜に接する膜との界面をいう。

そこで本発明の一態様は、酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠
損を低減し、酸化物半導体膜を用いたトランジスタの電気特性を向上させることを課題の
一とする。

また本発明の一態様は、酸化物半導体膜を用いたトランジスタを有する、信頼性に優れた
半導体装置を提供することを課題の一とする。

本発明の一態様は、酸化物半導体膜と、酸化物半導体膜と重畳するゲート電極と、酸化物
半導体膜とゲート電極との間に設けられたゲート絶縁膜と、を有し、ゲート電極のゲート
絶縁膜との界面近傍における酸素濃度は、ゲート電極中部における酸素濃度よりも低い半
導体装置である。

例えば厚さが３０ｎｍ以上であるゲート電極の場合、ゲート電極のゲート絶縁膜との界面
からの垂直距離２ｎｍ、３ｎｍまたは５ｎｍにおける酸素濃度は、ゲート電極のゲート絶
縁膜との界面からの垂直距離１０ｎｍ、１５ｎｍまたは３０ｎｍにおける酸素濃度よりも
低い。

なお、ゲート電極は、ゲート絶縁膜よりも酸化反応のギブス自由エネルギーが高い物質か
らなる。即ち、ゲート電極はゲート絶縁膜よりも還元しやすい性質を有する。言い換える
と、ゲート電極はゲート絶縁膜よりも酸化しにくい性質を有する。なお、ゲート絶縁膜が
積層構造である場合、そのいずれの層よりもゲート電極の酸化反応のギブス自由エネルギ
ーは高い。

具体的には、ゲート電極は、銀、銅、ルテニウム、イリジウム、白金および金から選ばれ
た一種以上の元素を含む。

また、本発明の一態様は、酸化物半導体膜と、酸化物半導体膜と重畳し、少なくとも第１
の層および第２の層を含むゲート電極と、酸化物半導体膜とゲート電極との間に設けられ
たゲート絶縁膜と、を有し、ゲート電極の第１の層は、ゲート絶縁膜と接して設けられ、
かつゲート電極の第２の層よりも酸素濃度が低い半導体装置である。

なお、ゲート電極の第１の層は、ゲート絶縁膜よりも酸化反応のギブス自由エネルギーが
高い物質からなる。即ち、ゲート電極の第１の層はゲート絶縁膜よりも還元しやすい性質
を有する。言い換えると、ゲート電極の第１の層はゲート絶縁膜よりも酸化しにくい性質
を有する。なお、ゲート絶縁膜が積層構造である場合、そのいずれの層よりもゲート電極
の第１の層の酸化反応のギブス自由エネルギーは高い。

なお、ゲート絶縁膜は酸素透過性を有する。本明細書において、酸素透過性を有する膜と
は、酸素分子を透過する膜、または酸素原子の拡散係数が十分高く、作製工程上の加熱処
理などにより、酸素原子が透過する膜をいう。

また、少なくともゲート電極の第１の層の側面と接して、酸素透過性の低い絶縁膜が設け
られると好ましい。本明細書において、酸素透過性の低い膜とは、酸素分子を透過しない
膜、および酸素原子の拡散係数が十分低く、作製工程上の加熱処理などにより、酸素原子
が透過しない膜をいう。酸素透過性の低い絶縁膜を設けることで、ゲート電極の第１の層
から放出する酸素の外方拡散を低減し、酸化物半導体膜に効率よく酸素を供給できる。

具体的には、ゲート電極の第１の層および第２の層は、銀、銅、ルテニウム、イリジウム
、白金および金から選ばれた一種以上の元素を含む酸化物からなる。当該元素を含む酸化
物は、酸化反応のギブス自由エネルギーが高いため、自身は還元しやすく、かつ接する膜
を酸化しやすい。

または、ゲート電極の第１の層は、銀、銅、ルテニウム、イリジウム、白金および金から
選ばれた一種以上の元素を含む金属からなり、ゲート電極の第２の層は、銀、銅、ルテニ
ウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化物からなる。

本発明の一態様は、少なくとも酸化物を含むゲート電極を形成し、ゲート電極を覆ってゲ
ート絶縁膜を形成し、ゲート絶縁膜を介してゲート電極に重畳する酸化物半導体膜を形成
した後、加熱処理を行うことで、ゲート絶縁膜を介してゲート電極から酸化物半導体膜へ
酸素を供給する半導体装置の作製方法である。

または、本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜
を形成し、ゲート絶縁膜を介して酸化物半導体膜と重畳して、少なくとも酸化物を含むゲ
ート電極を形成した後、加熱処理を行うことで、ゲート絶縁膜を介してゲート電極から酸
化物半導体膜へ酸素を供給する半導体装置の作製方法である。

または、本発明の一態様は、酸化物半導体膜を成膜し、酸化物半導体膜上にゲート絶縁膜
を成膜し、ゲート絶縁膜上に少なくとも酸化物を含む導電膜を成膜した後、加熱処理を行
うことで、ゲート絶縁膜を介して導電膜から酸化物半導体膜へ酸素を供給し、酸素を酸化
物半導体膜に供給した導電膜を加工して、ゲート電極を形成する半導体装置の作製方法で
ある。

本発明の一態様を適用することにより、ゲート電極からゲート絶縁膜に酸素が移動し、当
該酸素がゲート絶縁膜を透過してゲート絶縁膜に接して設けられた酸化物半導体膜に供給
される。そのため、酸化物半導体膜中および酸化物半導体膜近傍の酸素欠損を低減するこ
とができる。これは、ゲート電極とゲート絶縁膜と接する領域において、ゲート電極がゲ
ート絶縁膜より酸化反応のギブス自由エネルギーが高いことに起因する。従って、酸化物
半導体膜を用いたトランジスタの電気特性の変動を抑制することができる。

また、トランジスタの動作に起因して、酸化物半導体膜中または／および酸化物半導体膜
近傍に酸素欠損が生じることがある。特に、酸化物半導体膜とゲート絶縁膜との界面に酸
素欠損が生じると、トランジスタの電気特性への影響が大きい。こういった場合にも、ゲ
ート電極に十分な酸素が含まれていることで、生じた酸素欠損を低減することができる。
従って、本発明の一態様に係るトランジスタは、酸素欠損に起因する電気特性の変動が生
じにくい。即ち、当該トランジスタを有する半導体装置は、高い信頼性を有する。

酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠損を低減し、酸化物半導体
膜を用いたトランジスタの電気特性を向上させることができる。

また、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を高めることが
できる。

本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係る液晶表示装置の一例を示す回路図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る半導体装置を有する電子機器の一例を示す斜視図。 酸化シリコン膜中の酸素の拡散を説明する図。 酸化アルミニウム膜の酸素透過性を説明する図。 ＹＳＺ膜の酸素透過性を説明する図。 酸化反応のギブス自由エネルギーを示す図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。

（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて図１乃至図３を用いて説
明する。

図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点
鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）におい
ては、保護絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。

図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２上に設けられた第１の層１０４ａ、第２の層１０４ｂおよび第３の層１０４
ｃを有するゲート電極１０４と、少なくともゲート電極１０４を覆って設けられたゲート
絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４と重畳して設けられた、
酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた一対の電極１１６と、を
有する。なお、ゲート電極１０４の第１の層１０４ａはゲート絶縁膜１１２と接して設け
られ、ゲート電極１０４の第３の層１０４ｃは下地絶縁膜１０２と接して設けられ、ゲー
ト電極１０４の第２の層１０４ｂは第１の層１０４ａおよび第３の層１０４ｃの間に設け
られる。なお、図１（Ｂ）に示すトランジスタは、少なくとも酸化物半導体膜１０６およ
び一対の電極１１６を覆って設けられた保護絶縁膜１１８を有すると好ましい。また、保
護絶縁膜１１８を介して酸化物半導体膜１０６上にバックゲート電極を設けても構わない
。

なお、本明細書において、「Ａを覆って設けられるＢ」とは、少なくともＡの上面および
側面に接してＢが設けられる場合に限定されず、ＡとＢの間に他のものが設けられていて
もよい。ただし、配線などの接続のために、Ｂが開口部を有し、Ａの一部を露出していて
も構わない。

ここで、ゲート電極１０４の第１の層１０４ａは、ゲート電極１０４の第２の層１０４ｂ
よりも酸素濃度が低い層である。また、ゲート電極１０４の第３の層１０４ｃは、ゲート
電極１０４の第１の層１０４ａおよび第２の層１０４ｂよりも導電率が高い層である。

なお、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂは、ゲート絶縁膜１
１２よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極１０
４の第１の層１０４ａおよび第２の層１０４ｂはゲート絶縁膜１１２よりも還元しやすい
性質を有する。言い換えると、ゲート電極１０４の第１の層１０４ａおよび第２の層１０
４ｂはゲート絶縁膜１１２よりも酸化しにくい性質を有する。

参考として、図２１に各元素の酸化反応のギブス自由エネルギーを示す。図２１の横軸は
温度［℃］であり、縦軸はギブス自由エネルギー（ΔＧ［ｋＪ／ｍｏｌ］）である。図２
１に示す酸化反応のギブス自由エネルギーは、以下の計算によって求めたものである。ま
ず、表１に示す各物質における標準生成エンタルピーΔＨおよび標準エントロピーＳの値
を用いて、表２に示す各酸化反応の式に代入することで、各酸化反応における標準生成エ
ンタルピーΔＨおよび標準生成エントロピーΔＳの値を算出する。表２に、算出した各酸
化反応における標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を示す。
なお、表１に示す各物質における標準生成エンタルピーΔＨおよび標準エントロピーＳの
値は、主として日本化学会編「化学便覧基礎編ＩＩ改訂４版、丸善株式会社から引用した
ものである。

次に、表２に示す標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を下記
の数式（１）に代入して、温度が０℃以上９００℃以下の範囲における各酸化反応のギブ
ス自由エネルギーの値を算出した。なお、数式（１）のＴは、温度［Ｋ］である。

図２１より、例えば、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂは、
銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化
物からなる層を用いればよい。当該元素を含む酸化物は、酸化反応のギブス自由エネルギ
ーが高いため、自身は還元しやすく、かつ接する膜を酸化しやすい。なお、導電率が高い
ため、ルテニウムまたはイリジウムを含む酸化物を用いると好ましい。ルテニウムまたは
イリジウムを含む酸化物の一例としては、ＲｕＯ_Ｘ（Ｘは０．５以上３以下）、ＩｒＯ_Ｘ
（Ｘは０．５以上３以下）、ＳｒＲｕＯ_Ｘ（Ｘは１以上５以下）などが挙げられる。

または、ゲート電極１０４の第１の層１０４ａは、銀、銅、ルテニウム、イリジウム、白
金および金から選ばれた一種以上の元素を含む金属からなる層とし、ゲート電極１０４の
第２の層１０４ｂは、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種
以上の元素を含む酸化物からなる層とする。

なお、ゲート電極１０４の第１の層１０４ａとして、イリジウム、白金、酸化ルテニウム
、金など、仕事関数が５ｅＶ、好ましくは５．２ｅＶを超えるような物質を用いると、仕
事関数の４．７ｅＶ以下の物質を用いた場合と比べ、トランジスタのしきい値電圧をプラ
ス方向にシフトさせることができて好ましい。

また、ゲート電極１０４の第３の層１０４ｃは、銀、銅、ルテニウム、イリジウム、白金
および金から選ばれた一種以上の元素を含む金属からなる層とする。なお、ゲート電極１
０４の第３の層１０４ｃは、ゲート電極１０４の第２の層１０４ｂと比べて酸化反応のギ
ブス自由エネルギーが高いか同程度の物質を用いると、ゲート電極１０４の第２の層１０
４ｂから酸素を奪いにくいため好ましい。

ゲート絶縁膜１１２は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シ
リコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁物から一種以上選択して、単層
または積層して用いればよい。

なお、ゲート絶縁膜１１２は酸素透過性を有する。酸素透過性を有する膜とは、酸素分子
を透過する膜、または酸素原子の拡散係数が十分高く、作製工程上の加熱処理などにより
、酸素原子が透過する膜をいう。例えば、酸素分子を透過する膜は、酸素分子が透過可能
な程度に低密度であればよい。具体的には、膜密度が３．２ｇ／ｃｍ^３未満であればよい
。また、酸素原子が透過する膜は、ゲート絶縁膜１１２の厚さにもよるが、１５０℃以上
４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／秒以上、好ましくは
１×１０^−１５ｃｍ^２／秒以上、さらに好ましくは８×１０^−１５ｃｍ^２／秒以上であれ
ばよい。

以上のようなゲート電極１０４およびゲート絶縁膜１１２を用いることにより、ゲート電
極１０４からゲート絶縁膜１１２を介して酸化物半導体膜１０６に酸素を供給することが
できる。そのため、酸化物半導体膜１０６中および酸化物半導体膜１０６近傍の酸素欠損
が低減される。そのため、酸化物半導体膜１０６中および酸化物半導体膜１０６近傍の酸
素欠損に起因するトランジスタの電気特性の変動を抑制できる。

酸化物半導体膜１０６として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物膜を用いればよい。ここで
、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または
、Ｉｎ−Ｍ−Ｚｎ酸化物膜から酸素が脱離することを抑制する機能を有する元素である。
金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、
酸素欠損に起因するトランジスタの電気特性の変動を低減することができる。

金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ
、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄ
ｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ
、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種ま
たは二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構
わない。

酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。

好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因するキャリア移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合
、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また
、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部
が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

酸化物半導体膜は、バンドギャップが２．８ｅＶ〜３．２ｅＶ程度であり、少数キャリア
が１０^−９個／ｃｍ^３程度と極めて少なく、多数キャリアはトランジスタのソースから来
るのみである。そのため、酸化物半導体膜を用いたトランジスタはアバランシェブレーク
ダウンがない。

また、酸化物半導体膜を用いたトランジスタは、ゲート電極の電界がトランジスタのチャ
ネル領域を完全空乏化するため、例えばチャネル長が３μｍ、チャネル幅が１μｍのとき
のオフ電流は、８５℃〜９５℃において１０^−２３Ａ以下とすることができ、かつ室温で
はさらに低いオフ電流（具体的には１０^−２５Ａ以下）とすることができる。

また、酸化物半導体膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。よって、当該トランジスタは、信頼性が高い。

基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。

また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×
１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×
２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×
２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用
いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによっ
て、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板
１００として用いる場合、縮みの小さいものを用いることが好ましい。例えば、基板１０
０として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加
熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましく
は３ｐｐｍ以下である大型ガラス基板を用いればよい。

また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。

下地絶縁膜１０２は、基板１００に起因する不純物が、酸化物半導体膜１０６に影響しな
いようにするために設ける。ただし、基板１００が不純物を含まない場合は、下地絶縁膜
１０２を設けなくても構わない。

下地絶縁膜１０２としては、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、
酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
および酸化タンタルを含む絶縁物から一種以上選択して、単層または積層して用いればよ
い。

酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード
後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ
ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである
。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。

一対の電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用
いればよい。なお、本実施の形態では、一対の電極１１６が酸化物半導体膜１０６の上面
において接している構造を示しているが、この構造に限定されるものではない。例えば、
一対の電極１１６が酸化物半導体膜１０６の下面において接している構造としても構わな
い。また、酸化物半導体膜１０６のうち、一対の電極１１６と接する部分の近傍では、そ
の他の部分と比較して導電率が高くなっていることもある。

保護絶縁膜１１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを含む絶縁物から一種以上選択して、単層または積層して用いればよい。

なお、保護絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例え
ば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以
下の厚さで設ければよい。保護絶縁膜１１８の表面は、大気成分などの影響で僅かに固定
電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。その
ため、保護絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比
誘電率および厚さとすることが好ましい。同様の理由で、保護絶縁膜１１８上に樹脂膜を
形成することで、表面に生じる電荷の影響を軽減しても構わない。

なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとはゲート電極
の構造が異なる構成を有する。具体的には、図１（Ｃ）に示すトランジスタのゲート電極
１０５は、第１の層１０５ａおよび第２の層１０５ｂを有し、それぞれゲート電極１０４
の第１の層１０４ａおよび第２の層１０４ｂと同様の層である。即ち、ゲート電極１０５
は、ゲート電極１０４から第３の層１０４ｃを省いた構成である。従って、ゲート電極１
０５は、ゲート電極１０４よりも第３の層１０４ｃの分だけ高抵抗となるが、形成が容易
となる。

以下に、図２および図３を用いて、図１（Ｂ）に示すトランジスタの作製方法を説明する
。

まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１
０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法を用いて成膜すればよい。

次に、導電膜１１４ｂおよび導電膜１１４ａをこの順番で成膜する（図２（Ａ）参照。）
。なお、導電膜１１４ａは金属の酸化物膜とする。また、導電膜１１４ｂは導電膜１１４
ａよりも低抵抗の金属膜とする。導電膜１１４ｂおよび導電膜１１４ａは、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、導電膜１１４ｂおよび導電膜１１４ａを加工し、ゲート電極の形状である導電膜１
２４ｂおよび導電膜１２４ａを形成する（図２（Ｂ）参照。）。

なお、本明細書において、単に「加工する」と記載する場合、例えば、フォトリソグラフ
ィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。

なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがあ
る。導電膜１１４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンお
よび水素のいずれも用いずに、酸素、希ガス（好ましくはアルゴン）などから生成するプ
ラズマのみで導電膜１１４ａをエッチングすることが可能となる。そのため、導電膜１１
４ａをハロゲンおよび水素を用いずにエッチングすることで、酸化物半導体膜中へのハロ
ゲンおよび水素の混入が起こりにくく、トランジスタのしきい値電圧の変動を抑制するこ
とができる。

次に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

ゲート絶縁膜１１２は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性
ガス（酸素、オゾンまたは亜酸化窒素）を５％以上、好ましくは１０％以上、さらに好ま
しくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとし
て、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上２０
０℃以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下と
する。以上のような方法を用いることで、水素などの不純物濃度が低く、かつ酸素を余剰
に含みやすいため、加熱処理により酸素を放出するゲート絶縁膜１１２を成膜することが
できる。

なお、ゲート絶縁膜１１２は、１５０℃以上６５０℃以下、または２００℃以上４５０℃
以下の温度における加熱処理により酸素を放出する絶縁膜を用いる。

酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーと
なるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また
、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの電気特性
を変動させる大きな要因となる。従って、酸化物半導体膜中、および酸化物半導体膜とゲ
ート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトラン
ジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、ゲート
絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁
膜との界面における酸素欠損を低減することができて好ましい。

「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の
放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、３．０×１０^１９ａｔｏｍｓ／ｃｍ
^３以上、１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上、または３．０×１０^２０ａｔｏｍｓ
／ｃｍ^３以上であることをいう。

ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下
に説明する。

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料の基準値との比較により、気体の全放出量を計算することができ
る。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、数式（２
）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で
検出されるガスの全てが酸素分子由来と仮定する。Ｍ／ｚが３２であるガスとしてほかに
ＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素
原子の同位体である質量数が１７の酸素原子および質量数が１８の酸素原子を含む酸素分
子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に
関しては、特開平６−２７５６９７号公報、米国特許番号５，５２８，０３２号を参照す
る。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１
０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含む
シリコンウェハを用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。

次に、ゲート絶縁膜１１２上に酸化物半導体膜１３６を成膜する（図２（Ｃ）参照。）。
酸化物半導体膜１３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法を用いて成膜すればよい。

酸化物半導体膜１３６は、好ましくはスパッタリング法を用いて成膜する。この際、酸化
性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好まし
くは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低い
ガスを用いる。

次に、加熱処理を行う。加熱処理は、不活性ガス（窒素、またはヘリウム、ネオン、アル
ゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを１０ｐｐｍ以上、好ま
しくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態（１０Ｐａ以
下、好ましくは１Ｐａ以下、さらに好ましくは０．１Ｐａ以下）において、１５０℃以上
６５０℃以下、好ましくは２００℃以上４５０℃以下の温度で行う。

加熱処理によって、導電膜１２４ａの一部が還元され、当該還元で生じた酸素がゲート絶
縁膜１１２を介して酸化物半導体膜１３６中および酸化物半導体膜１３６近傍まで到達す
ることで、酸化物半導体膜１３６中および酸化物半導体膜１３６近傍の酸素欠損を低減す
ることができる。

このように、導電膜１２４ａの一部が還元されることにより、導電膜１２４ａよりも酸素
濃度が低減された第１の層１０４ａ、および導電膜１２４ａと同程度の酸素濃度を有する
第２の層１０４ｂが形成される。また、導電膜１２４ｂは、特に変化しないまま第３の層
１０４ｃとなる。結果、第１の層１０４ａ、第２の層１０４ｂおよび第３の層１０４ｃを
有するゲート電極１０４が形成される（図３（Ａ）参照。）。

ここで、酸化物半導体膜１３６の成膜時の基板温度を１５０℃以上４５０℃以下、好まし
くは２００℃以上４００℃以下とすることで、前述の加熱処理に代えることができる。

なお、ゲート絶縁膜１１２として、加熱処理により酸素を放出する絶縁膜を設ける場合、
ゲート絶縁膜１１２から加熱処理により酸素が酸化物半導体膜１０６に供給される。しか
しながら、酸素を放出することでゲート絶縁膜１１２の膜質が低下してしまうことがある
。この場合は、導電膜１２４ａからゲート絶縁膜１１２へ酸素が供給されることで、酸素
が放出することに伴うゲート絶縁膜１１２の膜質の低下を抑制することができる。

次に、酸化物半導体膜１３６を加工し、島状の酸化物半導体膜１０６を形成する（図３（
Ｂ）参照。）。

次に、一対の電極１１６となる導電膜を成膜する。一対の電極１１６となる導電膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい
。次に、一対の電極１１６となる導電膜を加工し、一対の電極１１６を形成する。

次に、保護絶縁膜１１８を成膜する（図３（Ｃ）参照。）。保護絶縁膜１１８は、スパッ
タリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。ま
た、保護絶縁膜１１８を介して酸化物半導体膜１０６上にバックゲート電極を形成しても
構わない。バックゲート電極はゲート電極１０４の記載を参照する。

以上のようにして、図１（Ｂ）に示すトランジスタを作製すればよい。

図１（Ｂ）に示すトランジスタは、酸化物半導体膜１０６中および酸化物半導体膜１０６
近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に
伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の
信頼性を高めることができる。

本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当
該トランジスタを用いた信頼性の高い半導体装置を提供することができる。

本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて図４乃至図６を
用いて説明する。

図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点
鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）におい
ては、ゲート絶縁膜２１２、下地絶縁膜１０２などを省略して示す。

図４（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２上に設けられた酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けら
れた一対の電極２１６と、酸化物半導体膜２０６および一対の電極２１６を覆って設けら
れたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳し
て設けられた第１の層２０４ａ、第２の層２０４ｂおよび第３の層２０４ｃを有するゲー
ト電極２０４と、を有する。なお、ゲート電極２０４の第１の層２０４ａはゲート絶縁膜
２１２と接して設けられ、ゲート電極２０４の第２の層２０４ｂは第１の層２０４ａ上に
設けられ、ゲート電極２０４の第３の層２０４ｃは第２の層２０４ｂ上に設けられる。ま
た、下地絶縁膜１０２を介して酸化物半導体膜２０６下にバックゲート電極を設けても構
わない。

ここで、ゲート電極２０４の第１の層２０４ａは、ゲート電極２０４の第２の層２０４ｂ
よりも酸素濃度が低い層である。また、ゲート電極２０４の第３の層２０４ｃは、ゲート
電極２０４の第１の層２０４ａおよび第２の層２０４ｂよりも導電率が高い層である。

なお、ゲート電極２０４の第１の層２０４ａは、ゲート絶縁膜２１２よりも酸化反応のギ
ブス自由エネルギーが高い物質からなる。即ち、ゲート電極２０４の第１の層２０４ａは
ゲート絶縁膜２１２よりも還元しやすい性質を有する。言い換えると、ゲート電極２０４
の第１の層２０４ａはゲート絶縁膜２１２よりも酸化しにくい性質を有する。

ゲート電極２０４は、ゲート電極１０４の記載を参照する。

ゲート絶縁膜２１２は酸素透過性を有する。具体的には、膜密度が３．２ｇ／ｃｍ^３未満
の絶縁膜である。または、酸素原子が透過可能な膜は、ゲート絶縁膜２１２の厚さにもよ
るが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／
秒以上、好ましくは１×１０^−１５ｃｍ^２／秒以上、さらに好ましくは８×１０^−１５ｃ
ｍ^２／秒以上の絶縁膜である。

ゲート絶縁膜２１２は、ゲート絶縁膜１１２の記載を参照する。

なお、基板１００および下地絶縁膜１０２は、実施の形態１の記載を参照する。

酸化物半導体膜２０６は、酸化物半導体膜１０６の記載を参照する。

一対の電極２１６は、一対の電極１１６の記載を参照する。なお、本実施の形態では、一
対の電極２１６が酸化物半導体膜２０６の上面において接している構造を示しているが、
この構造に限定されるものではない。例えば、一対の電極２１６が酸化物半導体膜２０６
の下面において接している構造としても構わない。

なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとはゲート電極
の構造が異なる構成を有する。具体的には、図４（Ｃ）に示すトランジスタのゲート電極
２０５は、第１の層２０５ａおよび第２の層２０５ｂを有し、それぞれゲート電極２０４
の第１の層２０４ａおよび第２の層２０４ｂと同様の層である。即ち、ゲート電極２０５
は、ゲート電極２０４から第３の層２０４ｃを省いた構成である。従って、ゲート電極２
０５は、ゲート電極２０４よりも第３の層２０４ｃの分だけ高抵抗となるが、形成が容易
となる。

以下に、図５および図６を用いて、図４（Ｂ）に示すトランジスタの作製方法を示す。

なお、基板１００上に下地絶縁膜１０２が設けられるまでの作製方法については、実施の
形態１に示した説明を参照する。

なお、下地絶縁膜１０２は十分な平坦性を有することが好ましい。そのため、下地絶縁膜
１０２に対し、平坦化処理を行うと好ましい。平坦化処理としては、化学機械研磨（ＣＭ
Ｐ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、またはドライエ
ッチング法を用いればよい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは
０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地絶縁膜１０２を設け
る。上述の数値以下のＲａとすることで、酸化物半導体膜に結晶領域が形成されやすくな
る。また、下地絶縁膜１０２と酸化物半導体膜との界面の凹凸が小さくなることで、界面
散乱の影響を小さくできる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ
４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次
元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現
でき、数式（３）にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ_１，ｙ_１，ｆ（ｘ_１，
ｙ_１））（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２））（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１））（ｘ_２，
ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原
子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可
能である。

次に、酸化物半導体膜２３６を成膜する（図５（Ａ）参照。）。酸化物半導体膜２３６は
、酸化物半導体膜１３６の記載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬ
Ｄ法またはＰＬＤ法を用いて成膜すればよい。

酸化物半導体膜２３６は、好ましくはスパッタリング法を用いて成膜する。この際、酸化
性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好まし
くは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低い
ガスを用いる。

酸化物半導体膜２３６の成膜後、第１の加熱処理を行ってもよい。第１の加熱処理の温度
は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第
１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは
１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態で行う。または、第
１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化
性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気
で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜２３６から水素や
水などの不純物を除去することができる。

次に、酸化物半導体膜２３６を加工し、島状の酸化物半導体膜２０６を形成する（図５（
Ｂ）参照。）。

次に、一対の電極２１６となる導電膜を成膜する。一対の電極２１６となる導電膜は、一
対の電極１１６となる導電膜の記載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、
ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、一対の電極２１６となる導電膜
を加工し、一対の電極２１６を形成する（図５（Ｃ）参照。）。

次に、ゲート絶縁膜２１２を成膜する。ゲート絶縁膜２１２は、ゲート絶縁膜１１２の記
載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて
成膜すればよい。

次に、導電膜２１４ａおよび導電膜２１４ｂをこの順番で成膜する（図６（Ａ）参照。）
。導電膜２１４ａおよび導電膜２１４ｂは、導電膜１１４ａおよび導電膜１１４ｂの記載
を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成
膜すればよい。なお、導電膜２１４ａは金属の酸化物膜とする。

次に、第２の加熱処理を行う。第２の加熱処理は、実施の形態１で示した加熱処理の記載
を参照して行えばよい。

第２の加熱処理によって、導電膜２１４ａが還元され、当該還元で生じた酸素がゲート絶
縁膜２１２を介して酸化物半導体膜２０６中および酸化物半導体膜２０６近傍まで到達す
ることで、酸化物半導体膜２０６中および酸化物半導体膜２０６近傍の酸素欠損を低減す
ることができる。

このように、導電膜２１４ａが還元されることにより、導電膜２１４ａよりも酸素濃度が
低減された導電膜２２４ａ、および導電膜２１４ａと同程度の酸素濃度を有する導電膜２
２４ｂが形成される。また、導電膜２１４ｂは、特に変化しないまま導電膜２２４ｃとな
る（図６（Ｂ）参照。）。

導電膜２２４ａ、導電膜２２４ｂおよび導電膜２２４ｃを加工し、それぞれ第１の層２０
４ａ、第２の層２０４ｂおよび第３の層２０４ｃとすることで、ゲート電極２０４を形成
する（図６（Ｃ）参照。）。

なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがあ
る。導電膜２１４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンお
よび水素のいずれも用いずにエッチングすることが可能となる。そのため、導電膜２１４
ａをハロゲンおよび水素を用いずにエッチングすることで、トランジスタのしきい値電圧
の変動を抑制することができる。

以上のようにして、図４（Ｂ）に示すトランジスタを作製すればよい。

図４（Ｂ）に示すトランジスタは、酸化物半導体膜２０６中および酸化物半導体膜２０６
近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に
伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の
信頼性を高めることができる。

本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当
該トランジスタを用いた信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２とは異なる構造のトランジスタにつ
いて図７乃至図１１を用いて説明する。

図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点
鎖線Ａ−Ｂに対応する断面図を図７（Ｂ）に示す。なお、簡単のため、図７（Ａ）におい
ては、保護絶縁膜３１８、下地絶縁膜１０２などを省略して示す。

図７（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２上に設けられた第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化
物半導体膜３０６と、酸化物半導体膜３０６上に設けられたゲート絶縁膜３１２と、ゲー
ト絶縁膜３１２を介して酸化物半導体膜３０６と重畳して設けられた第１の層３０４ａ、
第２の層３０４ｂおよび第３の層３０４ｃを有するゲート電極３０４と、ゲート絶縁膜３
１２およびゲート電極３０４の側面に接して設けられた側壁絶縁膜３１０と、側壁絶縁膜
３１０、ゲート電極３０４および酸化物半導体膜３０６を覆って設けられた、酸化物半導
体膜３０６の一部を露出する開口部を有する保護絶縁膜３１８と、保護絶縁膜３１８の開
口部を介して酸化物半導体膜３０６の第２の領域３０６ｂと接して設けられた一対の電極
３１６と、を有する。なお、ゲート電極３０４の第１の層３０４ａはゲート絶縁膜３１２
と接して設けられ、ゲート電極３０４の第２の層３０４ｂは第１の層３０４ａ上に設けら
れ、ゲート電極３０４の第３の層３０４ｃは第２の層３０４ｂ上に設けられ、酸化物半導
体膜３０６の第１の領域３０６ａはゲート電極３０４および側壁絶縁膜３１０と重畳する
領域に設けられる。また、下地絶縁膜１０２を介して酸化物半導体膜３０６下にバックゲ
ート電極を設けても構わない。

ここで、ゲート電極３０４の第１の層３０４ａは、ゲート電極３０４の第２の層３０４ｂ
よりも酸素濃度が低い層である。また、ゲート電極３０４の第３の層３０４ｃは、ゲート
電極３０４の第１の層３０４ａおよび第２の層３０４ｂよりも導電率が高い層である。

なお、ゲート電極３０４の第１の層３０４ａは、ゲート絶縁膜３１２よりも酸化反応のギ
ブス自由エネルギーが高い物質からなる。即ち、ゲート電極３０４の第１の層３０４ａは
ゲート絶縁膜３１２よりも還元しやすい性質を有する。言い換えると、ゲート電極３０４
の第１の層３０４ａはゲート絶縁膜３１２よりも酸化しにくい性質を有する。

ゲート電極３０４は、ゲート電極１０４の記載を参照する。

ゲート絶縁膜３１２は酸素透過性を有する。具体的には、膜密度が３．２ｇ／ｃｍ^３未満
の絶縁膜である。または、酸素原子が透過可能な膜は、ゲート絶縁膜３１２の厚さにもよ
るが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／
秒以上、好ましくは１×１０^−１５ｃｍ^２／秒以上、さらに好ましくは８×１０^−１５ｃ
ｍ^２／秒以上の絶縁膜である。

ゲート絶縁膜３１２は、ゲート絶縁膜１１２の記載を参照する。

なお、図７（Ｂ）では、ゲート絶縁膜３１２はゲート電極３０４と同様の上面形状として
いるが、これに限定されない。例えば、ゲート絶縁膜３１２がゲート電極３０４および側
壁絶縁膜３１０を合わせたものと同様の上面形状としてもよい。

以上のようなゲート電極３０４およびゲート絶縁膜３１２を用いることにより、ゲート電
極３０４からゲート絶縁膜３１２を介して酸化物半導体膜３０６に酸素を供給することが
できる。そのため、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損
が低減される。そのため、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸
素欠損に起因するトランジスタの電気特性の変動を抑制できる。

側壁絶縁膜３１０は、酸素透過性の低い絶縁膜である。酸素透過性の低い絶縁膜とは、酸
素分子を透過しない絶縁膜、および酸素原子の拡散係数が十分低く、作製工程上の加熱処
理などにより、酸素原子が透過しない膜をいう。例えば、酸素分子を透過しない膜は、酸
素分子が透過しない程度に高密度であればよい。具体的には、膜密度が３．２ｇ／ｃｍ^３
以上であればよい。また、酸素原子が透過しない膜は、側壁絶縁膜３１０の厚さにもよる
が、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／秒
未満、好ましくは１×１０^−１６ｃｍ^２／秒未満、さらに好ましくは５×１０^−１７ｃｍ
^２／秒未満であればよい。

酸素透過性の低い側壁絶縁膜３１０により、ゲート電極３０４から放出される酸素の外方
拡散を低減し、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍に酸素を効率よ
く供給することができる。

なお、本実施の形態では側壁絶縁膜３１０を設ける構造について説明しているが、これに
限定されない。例えば、側壁絶縁膜３１０を設けない構造としても構わない。

なお、基板１００および下地絶縁膜１０２は、実施の形態１の説明を参照する。

なお、酸化物半導体膜３０６の第１の領域３０６ａは、トランジスタのチャネル領域とし
て機能する。また、酸化物半導体膜３０６の第２の領域３０６ｂは、トランジスタのソー
ス領域およびドレイン領域として機能する。

酸化物半導体膜３０６は、酸化物半導体膜１０６の記載を参照する。

保護絶縁膜３１８は、保護絶縁膜１１８の記載を参照する。

一対の電極３１６は、一対の電極１１６の記載を参照する。

以下に、図８および図９を用いて、図７（Ｂ）に示すトランジスタの作製方法を示す。

なお、図８（Ａ）に示す、基板１００上に下地絶縁膜１０２が設けられ、下地絶縁膜１０
２上に酸化物半導体膜２３６が成膜され、第１の加熱処理を行うまでの作製方法について
は、実施の形態１および実施の形態２に示した説明を参照する。

次に、ゲート絶縁膜３１３を成膜する。ゲート絶縁膜３１３は、ゲート絶縁膜１１２を参
照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜す
ればよい。

次に、導電膜３１４ａおよび導電膜３１４ｂをこの順番で成膜する（図８（Ａ）参照。）
。導電膜３１４ａおよび導電膜３１４ｂは、導電膜１１４ａおよび導電膜１１４ｂを参照
し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すれ
ばよい。

次に、第２の加熱処理を行う。第２の加熱処理は、実施の形態１で説明した加熱処理の記
載を参照して行えばよい。

第２の加熱処理によって、導電膜３１４ａが還元され、当該還元で生じた酸素がゲート絶
縁膜３１３を介して酸化物半導体膜３０６中および酸化物半導体膜３０６近傍まで到達す
ることで、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損を低減す
ることができる。

このように、導電膜３１４ａが還元されることにより、導電膜３１４ａよりも酸素濃度が
低減された導電膜３２４ａ、および導電膜３１４ａと同程度の酸素濃度を有する導電膜３
２４ｂが形成される。また、導電膜３１４ｂは、特に変化しないまま導電膜３２４ｃとな
る（図８（Ｂ）参照。）。

次に、導電膜３２４ａ、導電膜３２４ｂおよび導電膜３２４ｃを加工し、それぞれ第１の
層３０４ａ、第２の層３０４ｂおよび第３の層３０４ｃとすることで、ゲート電極３０４
を形成する。

なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがあ
る。導電膜３２４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンお
よび水素のいずれも用いずにエッチングすることが可能となる。そのため、導電膜３２４
ａをハロゲンおよび水素を用いずにエッチングすることで、トランジスタのしきい値電圧
の変動を抑制することができる。

次に、ゲート絶縁膜３１３を加工することで、ゲート電極３０４と同様の上面形状である
ゲート絶縁膜３１２を形成する（図８（Ｃ）参照。）。なお、ゲート絶縁膜３１３は、ゲ
ート電極３０４の形成に用いたレジストマスクを用いて加工してもよいし、該レジストマ
スクを除去した後に、ゲート電極３０４をマスクに用いて加工してもよい。このようにし
て酸化物半導体膜２３６の表面の一部を露出する。

ここで、ゲート絶縁膜３１３を加工することなく、以降に示すトランジスタの作製工程を
進めても構わない。

次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい
。次に、側壁絶縁膜３１０となる絶縁膜に対し異方性の高いエッチング処理を行うことに
より、ゲート絶縁膜３１２およびゲート電極３０４の側面に接する側壁絶縁膜３１０を形
成することができる（図９（Ａ）参照。）。なお、ゲート絶縁膜３１３を加工せずにトラ
ンジスタの作製工程を進めた場合、側壁絶縁膜３１０の形成とともにゲート絶縁膜３１２
が形成される。そのため、ゲート電極３０４および側壁絶縁膜３１０と重畳する形状のゲ
ート絶縁膜が形成される。そして、側壁絶縁膜３１０はゲート電極３０４の側面に接する
形状となる。

次に、酸化物半導体膜２３６を加工し、島状の酸化物半導体膜を形成する。次に、側壁絶
縁膜３１０およびゲート電極３０４をマスクとし、島状の酸化物半導体膜に不純物を添加
する。不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、
ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、イ
ンジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。な
お、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導
体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい
。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化
する不純物を添加した後、第３の加熱処理を行ってもよい。なお、本実施の形態では、側
壁絶縁膜３１０の形成後に島状の酸化物半導体膜に不純物を添加しているが、側壁絶縁膜
３１０の形成前に島状の酸化物半導体膜に不純物を添加しても構わない。このとき、ゲー
ト絶縁膜３１３を介して島状の酸化物半導体膜に不純物を添加してもよいし、ゲート絶縁
膜３１３を加工し、ゲート電極３０４と同様の上面形状であるゲート絶縁膜３１２を形成
してから島状の酸化物半導体膜に不純物を添加してもよい。その後、側壁絶縁膜３１０を
形成すればよい。このようにして島状の酸化物半導体膜に不純物を添加すると、側壁絶縁
膜３１０と重畳する島状の酸化物半導体膜の領域も低抵抗領域となる。

不純物の添加された領域は低抵抗化し、第２の領域３０６ｂとなる。また、不純物の添加
されない領域は、特に変化せずに第１の領域３０６ａとなる。以上のようにして、第１の
領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６を形成する（図９
（Ｂ）参照。）。

次に、側壁絶縁膜３１０、酸化物半導体膜３０６およびゲート電極３０４上に保護絶縁膜
３１８を成膜する。保護絶縁膜３１８は、保護絶縁膜１１８を参照し、スパッタリング法
、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

次に、保護絶縁膜３１８を加工して、酸化物半導体膜３０６の第２の領域３０６ｂを露出
する一対の開口部を形成する。該開口部の形成は、酸化物半導体膜３０６がなるべくエッ
チングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成
する際に、酸化物半導体膜３０６の第２の領域３０６ｂの表面の一部をエッチングしてし
まっても構わないし、第２の領域３０６ｂを貫通し、下地絶縁膜１０２を露出してしまっ
ても構わない。

次に、保護絶縁膜３１８、および露出された酸化物半導体膜３０６上に、一対の電極３１
６となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬ
Ｄ法またはＰＬＤ法を用いて成膜すればよい。

次に、一対の電極３１６となる導電膜を加工し、一対の電極３１６を形成する（図９（Ｃ
）参照。）。

以上のようにして、図７（Ｂ）に示すトランジスタを作製すればよい。

また、図８および図９とは異なる図７（Ｂ）に示すトランジスタの作製方法について、図
１０および図１１を用いて説明する。

なお、図１０（Ａ）は、図８（Ａ）と同様の断面図を示す。そのため、図１０（Ａ）まで
の説明は図８（Ａ）までの説明を参照すればよい。

次に、導電膜３１４ａおよび導電膜３１４ｂを加工し、ゲート電極と同様の上面形状であ
る導電膜３３４ａおよび導電膜３３４ｂを形成する。

なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがあ
る。導電膜３３４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンお
よび水素のいずれも用いずにエッチングすることが可能となる。そのため、導電膜３３４
ａをハロゲンおよび水素を用いずにエッチングすることで、トランジスタのしきい値電圧
の変動を抑制することができる。

次に、ゲート絶縁膜３１３を加工することで、ゲート電極と同様の上面形状であるゲート
絶縁膜３１２を形成する（図１０（Ｂ）参照。）。なお、ゲート絶縁膜３１３は、導電膜
３１４ａおよび導電膜３１４ｂの加工に用いたレジストマスクを用いて加工してもよいし
、該レジストマスクを除去した後に、導電膜３３４ａおよび導電膜３３４ｂをマスクに用
いて加工してもよい。このようにして酸化物半導体膜２３６の表面の一部を露出する。

ここで、ゲート絶縁膜３１３を加工することなく、以降に示すトランジスタの作製工程を
進めても構わない。

次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、ス
パッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい
。次に、側壁絶縁膜３１０となる絶縁膜に対し異方性の高いエッチング処理を行うことに
より、ゲート絶縁膜３１２、導電膜３３４ａおよび導電膜３３４ｂの側面に接する側壁絶
縁膜３１０を形成することができる（図１０（Ｃ）参照。）。

次に、酸化物半導体膜２３６を加工し、島状の酸化物半導体膜を形成する。次に、側壁絶
縁膜３１０、ゲート絶縁膜３１２、導電膜３３４ａおよび導電膜３３４ｂをマスクとし、
島状の酸化物半導体膜に不純物を添加する。当該不純物は、図９（Ａ）および図９（Ｂ）
で説明した不純物の記載を参照すればよい。

不純物の添加された領域は低抵抗化し、第２の領域３０６ｂとなる。また、不純物の添加
されない領域は、特に変化せずに第１の領域３０６ａとなる。以上のようにして、第１の
領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６を形成する（図１
１（Ａ）参照。）。

次に、第２の加熱処理を行う。

第２の加熱処理によって、導電膜３３４ａが還元され、当該還元で生じた酸素がゲート絶
縁膜３１２を介して酸化物半導体膜３０６中および酸化物半導体膜３０６近傍まで到達す
ることで、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損を低減す
ることができる。

このように、導電膜３３４ａが還元されることにより、導電膜３３４ａよりも酸素濃度が
低減された第１の層３０４ａ、および導電膜３３４ａと同程度の酸素濃度を有する第２の
層３０４ｂが形成される。また、導電膜３３４ｂは、特に変化しないまま第３の層３０４
ｃとなる。以上のようにして、第１の層３０４ａ、第２の層３０４ｂおよび第３の層３０
４ｃを有するゲート電極３０４を形成する（図１１（Ｂ）参照。）。

次に、側壁絶縁膜３１０、酸化物半導体膜３０６およびゲート電極３０４上に保護絶縁膜
３１８を成膜する。

次に、保護絶縁膜３１８を加工して、酸化物半導体膜３０６の第２の領域３０６ｂを露出
する一対の開口部を形成する。該開口部の形成は、酸化物半導体膜３０６がなるべくエッ
チングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成
する際に、酸化物半導体膜３０６の第２の領域３０６ｂの表面の一部をエッチングしてし
まっても構わないし、第２の領域３０６ｂを貫通し、下地絶縁膜１０２を露出してしまっ
ても構わない。

次に、保護絶縁膜３１８、および露出された酸化物半導体膜３０６上に、一対の電極３１
６となる導電膜を成膜する。次に、一対の電極３１６となる導電膜を加工し、一対の電極
３１６を形成する（図１１（Ｃ）参照。）。

以上のようにして、図７（Ｂ）に示すトランジスタを作製すればよい。

図７（Ｂ）に示すトランジスタは、酸化物半導体膜３０６中および酸化物半導体膜３０６
近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に
伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の
信頼性を高めることができる。

本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当
該トランジスタを用いた信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、実施の形態１乃至３で示したトランジスタと異なる構造のトランジス
タについて図１２を用いて説明する。

図１２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１２（Ａ）に示す
一点鎖線Ａ−Ｂに対応する断面図を図１２（Ｂ）に示す。なお、簡単のため、図１２（Ａ
）においては、保護絶縁膜４１８、下地絶縁膜１０２などを省略して示す。

図１２（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下
地絶縁膜１０２上に設けられた第１の領域４０６ａおよび第２の領域４０６ｂを有する酸
化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲ
ート絶縁膜４１２を介して酸化物半導体膜４０６と重畳して設けられた第１の層４０４ａ
、第２の層４０４ｂおよび第３の層４０４ｃを有するゲート電極４０４と、ゲート電極４
０４の第３の層４０４ｃ上に設けられた絶縁膜４２０と、ゲート絶縁膜４１２、ゲート電
極４０４および絶縁膜４２０の側面に接して設けられた側壁絶縁膜４１０と、酸化物半導
体膜４０６の第２の領域４０６ｂおよび側壁絶縁膜４１０と接して設けられた一対の電極
４１６と、一対の電極４１６、絶縁膜４２０、側壁絶縁膜４１０、ゲート電極４０４およ
び酸化物半導体膜４０６を覆って設けられた、一対の電極４１６の一部を露出する開口部
を有する保護絶縁膜４１８と、保護絶縁膜４１８の開口部を介して一対の電極４１６のそ
れぞれと接して設けられた一対の配線４６６と、を有する。なお、ゲート電極４０４の第
１の層４０４ａはゲート絶縁膜４１２と接して設けられ、ゲート電極４０４の第２の層４
０４ｂは第１の層４０４ａ上に設けられ、ゲート電極４０４の第３の層４０４ｃは第２の
層４０４ｂ上に設けられ、酸化物半導体膜４０６の第１の領域４０６ａはゲート電極４０
４および側壁絶縁膜４１０と重畳する領域に設けられる。また、下地絶縁膜１０２を介し
て酸化物半導体膜４０６下にバックゲート電極を設けても構わない。

ここで、ゲート電極４０４の第１の層４０４ａは、ゲート電極４０４の第２の層４０４ｂ
よりも酸素濃度が低い層である。また、ゲート電極４０４の第３の層４０４ｃは、ゲート
電極４０４の第１の層４０４ａおよび第２の層４０４ｂよりも導電率が高い層である。

なお、ゲート電極４０４の第１の層４０４ａは、ゲート絶縁膜４１２よりも酸化反応のギ
ブス自由エネルギーが高い物質からなる。即ち、ゲート電極４０４の第１の層４０４ａは
ゲート絶縁膜４１２よりも還元しやすい性質を有する。言い換えると、ゲート電極４０４
の第１の層４０４ａはゲート絶縁膜４１２よりも酸化しにくい性質を有する。

ゲート電極４０４は、ゲート電極１０４の記載を参照する。

ゲート絶縁膜４１２は酸素透過性を有する。具体的には、膜密度が３．２ｇ／ｃｍ^３未満
の絶縁膜である。または、酸素原子が透過可能な膜は、ゲート絶縁膜４１２の厚さにもよ
るが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／
秒以上、好ましくは１×１０^−１５ｃｍ^２／秒以上、さらに好ましくは８×１０^−１５ｃ
ｍ^２／秒以上の絶縁膜である。

ゲート絶縁膜４１２は、ゲート絶縁膜１１２の記載を参照する。

なお、図１２（Ｂ）では、ゲート絶縁膜４１２はゲート電極４０４および側壁絶縁膜４１
０を合わせたものと同様の上面形状としているが、これに限定されない。例えば、ゲート
絶縁膜４１２がゲート電極４０４と同様の上面形状としてもよい。

以上のようなゲート電極４０４およびゲート絶縁膜４１２を用いることにより、ゲート電
極４０４からゲート絶縁膜４１２を介して酸化物半導体膜４０６に酸素を供給することが
できる。そのため、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍の酸素欠損
が低減される。そのため、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍の酸
素欠損に起因するトランジスタの電気特性の変動を抑制できる。

側壁絶縁膜４１０は、酸素透過性の低い絶縁膜である。酸素透過性の低い絶縁膜とは、酸
素分子を透過しない絶縁膜、および酸素原子の拡散係数が十分低く、作製工程上の加熱処
理などにより、酸素原子が透過しない膜をいう。例えば、酸素分子を透過しない膜は、酸
素分子が透過しない程度に高密度であればよい。具体的には、膜密度が３．２ｇ／ｃｍ^３
以上であればよい。また、酸素原子が透過しない膜は、側壁絶縁膜４１０の厚さにもよる
が、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／秒
未満、好ましくは１×１０^−１６ｃｍ^２／秒未満、さらに好ましくは５×１０^−１７ｃｍ
^２／秒未満であればよい。

酸素透過性の低い側壁絶縁膜４１０により、ゲート電極４０４から放出される酸素の外方
拡散を低減し、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍に酸素を効率よ
く供給することができる。

絶縁膜４２０は、一対の電極４１６とゲート電極４０４とが接触しないようにするために
設けられる。絶縁膜４２０は、下地絶縁膜１０２の記載を参照する。

なお、基板１００および下地絶縁膜１０２は、実施の形態１の説明を参照する。

なお、酸化物半導体膜４０６の第１の領域４０６ａは、トランジスタのチャネル領域とし
て機能する。また、酸化物半導体膜４０６の第２の領域４０６ｂは、トランジスタのソー
ス領域およびドレイン領域として機能する。

酸化物半導体膜４０６は、酸化物半導体膜１０６の記載を参照する。

保護絶縁膜４１８は、保護絶縁膜１１８の記載を参照する。

一対の電極４１６および一対の配線４６６は、一対の電極１１６の記載を参照する。

図１２（Ｂ）に示すトランジスタは、一対の電極４１６を酸化物半導体膜４０６の低抵抗
化された領域よりも低抵抗とすることが可能なため、高いオン特性を得ることができる。

図１２（Ｂ）に示すトランジスタは、酸化物半導体膜４０６中および酸化物半導体膜４０
６近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作
に伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置
の信頼性を高めることができる。

本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当
該トランジスタを用いた信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。

（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて
作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明
の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発
光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発
明の一形態を適用することも、当業者であれば容易に想到し得るものである。

図１３にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は
、ソース線ＳＬ＿１乃至ソース線ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ゲート線ＧＬ＿ｂおよ
び複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ
２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表
示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース
線ＳＬまたはゲート線ＧＬと記載することもある。

トランジスタ２２３０は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタ
を用いる。実施の形態１乃至実施の形態４に示すトランジスタは電気特性が良好な酸化物
半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。

ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層で設けてもよい。

また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１
乃至実施の形態４のいずれかに示すトランジスタを含んでもよい。

また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１
乃至実施の形態４のいずれかに示すトランジスタを含んでもよい。

なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて各配線と接
続してもよい。

また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。

ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ
状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積され
た電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２
０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トラン
ジスタにおいてドレインからチャネルを介してソースに流れる電流のことである。ドレイ
ン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。

なお、トランジスタ２２３０はオフ電流が小さい。そのため、動きの少ない画像（静止画
を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能とな
る。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に
掛かる消費電力を低減することができる。

また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいた
め、信頼性の高い液晶表示装置を得ることができる。

以上のように、本発明の一態様によって、表示品位が高く、消費電力が小さく、信頼性の
高い液晶表示装置を提供することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用い
て、半導体記憶装置を作製する例について説明する。

揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。

不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。

上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４
のいずれかに示すトランジスタを適用することができる。

まずは、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用した半導体
記憶装置のメモリセルについて図１４を用いて説明する。

メモリセルは、トランジスタＴｒと、キャパシタＣと、を有し、トランジスタＴｒのゲー
トはワード線ＷＬと電気的に接続され、トランジスタＴｒのソースまたはドレインの一方
はビット線ＢＬと電気的に接続され、トランジスタＴｒのソースまたはドレインの他方は
キャパシタＣの一端と電気的に接続され、キャパシタＣの他端は接地され、ビット線ＢＬ
はセンスアンプＳＡｍｐと電気的に接続される（図１４（Ａ）参照。）。

キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
４（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。

ここで、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかに示すトランジス
タを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち
、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することがで
きる。例えば、オフ電流が１×１０^−２１Ａ以下、好ましくは１×１０^−２４Ａ以下とな
った酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに
数日間から数十年間に渡ってデータを保持することが可能となる。

また、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかに示すトランジスタ
を適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さい
ため、信頼性の高い半導体記憶装置を得ることができる。

以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいメモリセルを
有する半導体記憶装置を得ることができる。

次に、図１４とは異なる例として、実施の形態１乃至実施の形態４のいずれかに示すトラ
ンジスタを適用した半導体記憶装置のメモリセルについて図１５を用いて説明する。

図１５（Ａ）は、メモリセルおよびその周辺の回路図である。当該メモリセルは、トラン
ジスタＴｒ＿１と、トランジスタＴｒ＿２と、キャパシタＣと、を有する。トランジスタ
Ｔｒ＿１のゲートはワード線ＷＬ＿１と電気的に接続され、トランジスタＴｒ＿１のソー
スまたはドレインの一方はソース線ＳＬ＿１と電気的に接続され、トランジスタＴｒ＿２
のゲートはトランジスタＴｒ＿１のソースまたはドレインの他方、およびキャパシタＣの
一端と電気的に接続されることでノードＮを形成し、トランジスタＴｒ＿２のソースまた
はドレインの一方はドレイン線ＤＬ＿２と電気的に接続され、トランジスタＴｒ＿２のソ
ースまたはドレインの他方はソース線ＳＬ＿２と電気的に接続され、キャパシタＣの他端
は容量線ＣＬと電気的に接続される。

なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴ
ｒ＿２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１５
（Ｂ）は容量線ＣＬの電圧Ｖ_ＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉ_ｄ＿
２との関係を説明する図である。

ここで、ノードＮは、トランジスタＴｒ＿１を介して電位を調整することができる。例え
ば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトラ
ンジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノード
Ｎの電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタ
Ｔｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることが
できる。

そのため、Ｎ＝ＬＯＷで示したＶ_ＣＬ−Ｉ_ｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶ_ＣＬ
−Ｉ_ｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、Ｖ_ＣＬ＝０Ｖ
にてＩ_ｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、Ｖ_ＣＬ＝０Ｖに
てＩ_ｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。

ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかに示すトラン
ジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、
ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せず
にリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができ
る。また、本発明の一態様に係る半導体記憶装置に含まれるメモリセルは、トランジスタ
Ｔｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧が小さく、フラッシュ
メモリなどと比較して消費電力を低減することができる。

また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかに示すトランジ
スタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小
さいため、信頼性の高い半導体記憶装置を得ることができる。

なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４のいずれかに示すトラン
ジスタを適用しても構わない。

以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装
置を得ることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

（実施の形態７）
実施の形態１乃至実施の形態４のいずれかに示すトランジスタまたは実施の形態６に示し
た半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ）を構成することができる。

図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／
Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板など
を用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けて
もよい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にす
ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。

図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる
。

図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタ
によるデータの保持を行う。フリップフロップによってデータが保持されている場合、レ
ジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデー
タが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６
内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の説明
を行う。

図１６（Ｂ）および図１６（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に実施の形態１乃至実施の形態４のいずれかに示すトランジスタ用いた構成の一
例を示す。

図１６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、実施の形態６に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有す
るそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの
電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶
素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられて
いる。

図１６（Ｂ）では、スイッチング素子１１４１として、実施の形態１乃至実施の形態４の
いずれかに示すトランジスタを用いており、該トランジスタのゲートに与えられる信号Ｓ
ｉｇＡによりスイッチングが制御される。

なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。

また、図１６（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。

記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７の少なくともいずれかを適用した電子
機器の例について説明する。

図１７（Ａ）は携帯型情報端末である。図１７（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の
一形態は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示し
ないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用する
こともできる。

図１７（Ｂ）は、ディスプレイである。図１７（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用するこ
とができる。本発明の一形態を適用することで、表示品位が高く、消費電力が小さく、信
頼性の高いディスプレイとすることができる。

図１７（Ｃ）は、デジタルスチルカメラである。図１７（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。本発明の一形態は、表示部９３２３に適用することができる。また、図
示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。

図１７（Ｄ）は２つ折り可能な携帯情報端末である。図１７（Ｄ）に示す２つ折り可能な
携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３
、操作スイッチ９６３８、を有する。本発明の一形態は、表示部９６３１ａおよび表示部
９６３１ｂに適用することができる。また、図示しないが、本体内部にある演算装置、無
線回路または記憶回路に本発明の一形態を適用することもできる。

なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパ
ネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことが
できる。

本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を
高めることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。

本実施例では、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、加熱処理による酸化シリコン膜中の酸素の挙動を
説明する。

ＳＩＭＳは、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ Ａ
ＤＥＰＴ１０１０を用いた。

以下に試料の作製方法を示す。

まず、石英基板を準備し、石英基板上に^１８Ｏ_２を用いて酸化シリコン膜を成膜した。な
お、当該酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコ
ンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素（^１８Ｏ_２）を２５ｓｃｃｍ含
む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜
電力を１．５ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。

ここで、^１８Ｏ_２とは、原子量が１８である酸素原子の同位体（^１８Ｏ）からなる酸素分
子のことをいう。

次に、^１８Ｏ_２を用いた酸化シリコン膜上に酸化シリコン膜を成膜した。なお、当該酸化
シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲット
を用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を
０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を１．５ｋＷ（１３．
５６ＭＨｚ）として１００ｎｍの厚さで成膜した。当該酸化シリコン膜は、意図的に^１８
Ｏを含ませていない。

以上のようにして作製した試料に対し、窒素雰囲気において、１５０℃、２５０℃、３５
０℃および５５０℃の温度で１時間の加熱処理を行った。また、特に加熱処理を行ってい
ない試料も用意した（ａｓ−ｄｅｐｏと呼ぶ。）。

図１８は、ＳＩＭＳによる^１８Ｏの深さ方向分析結果である。図１８中に示す、ａｓ−ｄ
ｅｐｏ、１５０℃、２５０℃、３５０℃および５５０℃の表示は、それぞれ加熱処理の条
件に対応する。また、図１８中に示した破線より右側が、^１８Ｏ_２を用いて成膜した酸化
シリコン膜（酸化シリコン（^１８Ｏ_２）と表記）を示す。

図１８より、加熱処理を行うことで、^１８Ｏ_２を用いて成膜した酸化シリコン膜から酸化
シリコン膜へ^１８Ｏが拡散していくことがわかった。また、加熱処理の温度が高いほど、
^１８Ｏ_２を用いて成膜した酸化シリコン膜から酸化シリコン膜へ^１８Ｏが拡散していく量
が多いことがわかった。

以上より、１５０℃程度の加熱処理においても、酸化シリコン膜中で酸素が４０ｎｍ程度
拡散することがわかった。

本実施例より、加熱処理により酸化シリコン膜中を酸素が拡散することがわかる。

本実施例では、ＴＤＳ分析を用い、酸化アルミニウム膜の酸素透過性について説明する。

ガス放出の評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗ
を用いた。

以下に試料の作製方法を示す。

まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜は、
３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。

次に、熱酸化膜上に酸化シリコン膜を成膜した。

酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲ
ットを用い、酸素を５０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜
時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍ
の厚さで成膜した。ここまでの試料を試料Ａとする。

次に、酸化シリコン膜上に酸化アルミニウム膜を成膜した。

酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウ
ムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気にお
いて、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５
ｋＷ（１３．５６ＭＨｚ）として１０ｎｍの厚さで成膜した。ここまでの試料を試料Ｂと
する。

以上のようにして、試料Ａおよび試料Ｂを作製した。次に、各試料からのガスの脱離を評
価した。

ＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度を図１９に示す。ここで、図１９（Ａ
）は、酸化シリコン膜上に酸化アルミニウム膜を設けていない試料ＡのＴＤＳ分析による
Ｍ／ｚが３２のガスのイオン強度である。また、図１９（Ｂ）は、酸化シリコン膜上に酸
化アルミニウム膜を設けた試料ＢのＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度で
ある。

図１９（Ａ）に示す、試料ＡのＴＤＳ分析により、基板温度が２００℃以上４００℃以下
でＭ／ｚが３２のガスの脱離が確認された。なお、放出量を酸素原子に換算すると５．０
×１０^２０ａｔｏｍｓ／ｃｍ^３であった。

一方、図１９（Ｂ）に示す、試料ＢのＴＤＳ分析により、基板温度が２００℃以上４００
℃以下でＭ／ｚが３２のガスの脱離がほとんど確認されなかった。

試料Ａおよび試料Ｂの比較より、加熱処理により酸素を放出する酸化シリコン膜上に酸化
アルミニウム膜を１０ｎｍ設けることで、酸化シリコン膜から放出される酸素の外方拡散
を防止できることがわかった。

本実施例より、酸化アルミニウム膜は酸素透過性が低いことがわかる。

本実施例では、ＴＤＳを用い、イットリア安定化ジルコニア（ＹＳＺともいう。酸化ジル
コニウムに酸化イットリウムを加えたもの）膜の酸素透過性について説明する。

ガス放出の評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗ
を用いた。

以下に試料の作製方法を示す。

まず、シリコンウェハを準備し、シリコンウェハ上に酸化シリコン膜を成膜した。

酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲ
ットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧
力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を１．５ｋＷ（１
３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。

次に、酸化シリコン膜上にＹＳＺ膜を成膜した。

ＹＳＺ膜は、スパッタリング法により成膜した。具体的には、ＹＳＺターゲット（酸化ジ
ルコニウム：酸化イットリウム＝９２：８［ｍｏｌ数比］）を用い、アルゴンを２０ｓｃ
ｃｍおよび酸素を２０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時
の基板加熱温度を室温、成膜電力を２５０Ｗ（１３．５６ＭＨｚ）として１０ｎｍの厚さ
で成膜した。

以上のようにして、試料を作製した。次に、試料からガスの脱離を評価した。

ＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度を図２０に示す。

図２０に示す、試料のＴＤＳ分析により、基板温度が２００℃以上４００℃以下でＭ／ｚ
が３２のガスの脱離がほとんど確認されなかった。

従って、酸化シリコン膜上にＹＳＺ膜を１０ｎｍ設けることで、酸化シリコン膜から放出
される酸素の外方拡散を防止できることがわかった。

本実施例より、ＹＳＺ膜は酸素透過性が低いことがわかる。

１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０４ａ 第１の層
１０４ｂ 第２の層
１０４ｃ 第３の層
１０５ ゲート電極
１０５ａ 第１の層
１０５ｂ 第２の層
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ａ 導電膜
１１４ｂ 導電膜
１１６ 一対の電極
１１８ 保護絶縁膜
１２４ａ 導電膜
１２４ｂ 導電膜
１３６ 酸化物半導体膜
２０４ ゲート電極
２０４ａ 第１の層
２０４ｂ 第２の層
２０４ｃ 第３の層
２０５ ゲート電極
２０５ａ 第１の層
２０５ｂ 第２の層
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１４ａ 導電膜
２１４ｂ 導電膜
２１６ 一対の電極
２２４ａ 導電膜
２２４ｂ 導電膜
２２４ｃ 導電膜
２３６ 酸化物半導体膜
３０４ ゲート電極
３０４ａ 第１の層
３０４ｂ 第２の層
３０４ｃ 第３の層
３０６ 酸化物半導体膜
３０６ａ 第１の領域
３０６ｂ 第２の領域
３１０ 側壁絶縁膜
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１４ａ 導電膜
３１４ｂ 導電膜
３１６ 一対の電極
３１８ 保護絶縁膜
３２４ａ 導電膜
３２４ｂ 導電膜
３２４ｃ 導電膜
３３４ａ 導電膜
３３４ｂ 導電膜
４０４ ゲート電極
４０４ａ 第１の層
４０４ｂ 第２の層
４０４ｃ 第３の層
４０６ 酸化物半導体膜
４０６ａ 第１の領域
４０６ｂ 第２の領域
４１０ 側壁絶縁膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護絶縁膜
４２０ 絶縁膜
４６６ 一対の配線
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (5)

1. 酸化物半導体膜を形成する工程と、
   前記酸化物半導体膜上に、酸素透過性を有する第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に導電膜を形成する工程と、
   前記第１の絶縁膜を介して前記導電膜から前記酸化物半導体膜に酸素を供給する工程と、
   前記導電膜を加工して、ゲート電極を形成する工程と、
   前記第１の絶縁膜を加工して、ゲート絶縁膜を形成するとともに前記酸化物半導体膜の表面の一部の領域を露出する工程と、
   前記露出された酸化物半導体膜の表面の一部の領域にプラズマ処理を行う工程と、
   前記露出された酸化物半導体膜の表面の一部の領域、及び前記ゲート電極に接する第２の絶縁膜を形成することを特徴とする半導体装置の作製方法。
2. 酸化物半導体膜を形成する工程と、
   前記酸化物半導体膜上に、膜密度が３．２ｇ／ｃｍ^３未満である第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に導電膜を形成する工程と、
   前記第１の絶縁膜を介して前記導電膜から前記酸化物半導体膜に酸素を供給する工程と、
   前記導電膜を加工して、ゲート電極を形成する工程と、
   前記第１の絶縁膜を加工して、ゲート絶縁膜を形成するとともに前記酸化物半導体膜の表面の一部の領域を露出する工程と、
   前記露出された酸化物半導体膜の表面の一部の領域にプラズマ処理を行う工程と、
   前記露出された酸化物半導体膜の表面の一部の領域、及び前記ゲート電極に接する第２の絶縁膜を形成することを特徴とする半導体装置の作製方法。
3. 酸化物半導体膜を形成する工程と、
   前記酸化物半導体膜上に、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０^−１６ｃｍ^２／秒以上である第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に導電膜を形成する工程と、
   前記第１の絶縁膜を介して前記導電膜から前記酸化物半導体膜に酸素を供給する工程と、
   前記導電膜を加工して、ゲート電極を形成する工程と、
   前記第１の絶縁膜を加工して、ゲート絶縁膜を形成するとともに前記酸化物半導体膜の表面の一部の領域を露出する工程と、
   前記露出された酸化物半導体膜の表面の一部の領域にプラズマ処理を行う工程と、
   前記露出された酸化物半導体膜の表面の一部の領域、及び前記ゲート電極に接する第２の絶縁膜を形成することを特徴とする半導体装置の作製方法。
4. 請求項１乃至３のいずれか一において、
   前記第１の絶縁膜として、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を用いることを特徴とする半導体装置の作製方法。
5. 請求項１乃至４のいずれか一において、
   前記第２の絶縁膜として、窒化シリコンまたは窒化酸化シリコンを含む絶縁膜を用いることを特徴とする半導体装置の作製方法。

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