JP2013131740A - 半導体装置およびその作製方法 - Google Patents
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Abstract
【課題】酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠損を低減し、酸化物半導体膜を用いたトランジスタの電気特性を向上させる。
【解決手段】酸化反応のギブス自由エネルギーがゲート絶縁膜よりも高いゲート電極を用いる半導体装置である。ゲート電極とゲート絶縁膜と接する領域において、ゲート電極がゲート絶縁膜より酸化反応のギブス自由エネルギーが高いことに起因してゲート電極からゲート絶縁膜に酸素が移動し、当該酸素がゲート絶縁膜を透過してゲート絶縁膜に接して設けられた酸化物半導体膜に供給されることで酸化物半導体膜中および酸化物半導体膜近傍の酸素欠損を低減することができる。
【選択図】図１
【解決手段】酸化反応のギブス自由エネルギーがゲート絶縁膜よりも高いゲート電極を用いる半導体装置である。ゲート電極とゲート絶縁膜と接する領域において、ゲート電極がゲート絶縁膜より酸化反応のギブス自由エネルギーが高いことに起因してゲート電極からゲート絶縁膜に酸素が移動し、当該酸素がゲート絶縁膜を透過してゲート絶縁膜に接して設けられた酸化物半導体膜に供給されることで酸化物半導体膜中および酸化物半導体膜近傍の酸素欠損を低減することができる。
【選択図】図１
Description
半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン系半導体膜が知られているが、近年では酸化物系半導体膜が注目されている。
例えば、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。
酸化物半導体膜を用いたトランジスタは、非晶質シリコン膜を用いたトランジスタと比べて酸化物半導体膜中の電子移動度が高いため、動作速度を大幅に向上させることができる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠損は、一部がドナーとなり電子を生成する。そのため、酸素欠損を含む酸化物半導体膜を用いたトランジスタのしきい値電圧は、マイナス方向へ変動することがある。なお、本明細書において酸化物半導体膜近傍とは、酸化物半導体膜と、酸化物半導体膜に接する膜との界面をいう。
そこで本発明の一態様は、酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠損を低減し、酸化物半導体膜を用いたトランジスタの電気特性を向上させることを課題の一とする。
また本発明の一態様は、酸化物半導体膜を用いたトランジスタを有する、信頼性に優れた半導体装置を提供することを課題の一とする。
本発明の一態様は、酸化物半導体膜と、酸化物半導体膜と重畳するゲート電極と、酸化物半導体膜とゲート電極との間に設けられたゲート絶縁膜と、を有し、ゲート電極のゲート絶縁膜との界面近傍における酸素濃度は、ゲート電極中部における酸素濃度よりも低い半導体装置である。
例えば厚さが３０ｎｍ以上であるゲート電極の場合、ゲート電極のゲート絶縁膜との界面からの垂直距離２ｎｍ、３ｎｍまたは５ｎｍにおける酸素濃度は、ゲート電極のゲート絶縁膜との界面からの垂直距離１０ｎｍ、１５ｎｍまたは３０ｎｍにおける酸素濃度よりも低い。
なお、ゲート電極は、ゲート絶縁膜よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極はゲート絶縁膜よりも還元しやすい性質を有する。言い換えると、ゲート電極はゲート絶縁膜よりも酸化しにくい性質を有する。なお、ゲート絶縁膜が積層構造である場合、そのいずれの層よりもゲート電極の酸化反応のギブス自由エネルギーは高い。
具体的には、ゲート電極は、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む。
また、本発明の一態様は、酸化物半導体膜と、酸化物半導体膜と重畳し、少なくとも第１の層および第２の層を含むゲート電極と、酸化物半導体膜とゲート電極との間に設けられたゲート絶縁膜と、を有し、ゲート電極の第１の層は、ゲート絶縁膜と接して設けられ、かつゲート電極の第２の層よりも酸素濃度が低い半導体装置である。
なお、ゲート電極の第１の層は、ゲート絶縁膜よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極の第１の層はゲート絶縁膜よりも還元しやすい性質を有する。言い換えると、ゲート電極の第１の層はゲート絶縁膜よりも酸化しにくい性質を有する。なお、ゲート絶縁膜が積層構造である場合、そのいずれの層よりもゲート電極の第１の層の酸化反応のギブス自由エネルギーは高い。
なお、ゲート絶縁膜は酸素透過性を有する。本明細書において、酸素透過性を有する膜とは、酸素分子を透過する膜、または酸素原子の拡散係数が十分高く、作製工程上の加熱処理などにより、酸素原子が透過する膜をいう。
また、少なくともゲート電極の第１の層の側面と接して、酸素透過性の低い絶縁膜が設けられると好ましい。本明細書において、酸素透過性の低い膜とは、酸素分子を透過しない膜、および酸素原子の拡散係数が十分低く、作製工程上の加熱処理などにより、酸素原子が透過しない膜をいう。酸素透過性の低い絶縁膜を設けることで、ゲート電極の第１の層から放出する酸素の外方拡散を低減し、酸化物半導体膜に効率よく酸素を供給できる。
具体的には、ゲート電極の第１の層および第２の層は、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化物からなる。当該元素を含む酸化物は、酸化反応のギブス自由エネルギーが高いため、自身は還元しやすく、かつ接する膜を酸化しやすい。
または、ゲート電極の第１の層は、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む金属からなり、ゲート電極の第２の層は、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化物からなる。
本発明の一態様は、少なくとも酸化物を含むゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、ゲート絶縁膜を介してゲート電極に重畳する酸化物半導体膜を形成した後、加熱処理を行うことで、ゲート絶縁膜を介してゲート電極から酸化物半導体膜へ酸素を供給する半導体装置の作製方法である。
または、本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜を介して酸化物半導体膜と重畳して、少なくとも酸化物を含むゲート電極を形成した後、加熱処理を行うことで、ゲート絶縁膜を介してゲート電極から酸化物半導体膜へ酸素を供給する半導体装置の作製方法である。
または、本発明の一態様は、酸化物半導体膜を成膜し、酸化物半導体膜上にゲート絶縁膜を成膜し、ゲート絶縁膜上に少なくとも酸化物を含む導電膜を成膜した後、加熱処理を行うことで、ゲート絶縁膜を介して導電膜から酸化物半導体膜へ酸素を供給し、酸素を酸化物半導体膜に供給した導電膜を加工して、ゲート電極を形成する半導体装置の作製方法である。
本発明の一態様を適用することにより、ゲート電極からゲート絶縁膜に酸素が移動し、当該酸素がゲート絶縁膜を透過してゲート絶縁膜に接して設けられた酸化物半導体膜に供給される。そのため、酸化物半導体膜中および酸化物半導体膜近傍の酸素欠損を低減することができる。これは、ゲート電極とゲート絶縁膜と接する領域において、ゲート電極がゲート絶縁膜より酸化反応のギブス自由エネルギーが高いことに起因する。従って、酸化物半導体膜を用いたトランジスタの電気特性の変動を抑制することができる。
また、トランジスタの動作に起因して、酸化物半導体膜中または／および酸化物半導体膜近傍に酸素欠損が生じることがある。特に、酸化物半導体膜とゲート絶縁膜との界面に酸素欠損が生じると、トランジスタの電気特性への影響が大きい。こういった場合にも、ゲート電極に十分な酸素が含まれていることで、生じた酸素欠損を低減することができる。従って、本発明の一態様に係るトランジスタは、酸素欠損に起因する電気特性の変動が生じにくい。即ち、当該トランジスタを有する半導体装置は、高い信頼性を有する。
酸化物半導体膜中および酸化物半導体膜近傍に存在する酸素欠損を低減し、酸化物半導体膜を用いたトランジスタの電気特性を向上させることができる。
また、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を高めることができる。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタについて図１乃至図３を用いて説明する。
本実施の形態では、本発明の一態様に係るトランジスタについて図１乃至図３を用いて説明する。
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）においては、保護絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。
図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の層１０４ａ、第２の層１０４ｂおよび第３の層１０４ｃを有するゲート電極１０４と、少なくともゲート電極１０４を覆って設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介してゲート電極１０４と重畳して設けられた、酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられた一対の電極１１６と、を有する。なお、ゲート電極１０４の第１の層１０４ａはゲート絶縁膜１１２と接して設けられ、ゲート電極１０４の第３の層１０４ｃは下地絶縁膜１０２と接して設けられ、ゲート電極１０４の第２の層１０４ｂは第１の層１０４ａおよび第３の層１０４ｃの間に設けられる。なお、図１（Ｂ）に示すトランジスタは、少なくとも酸化物半導体膜１０６および一対の電極１１６を覆って設けられた保護絶縁膜１１８を有すると好ましい。また、保護絶縁膜１１８を介して酸化物半導体膜１０６上にバックゲート電極を設けても構わない。
なお、本明細書において、「Ａを覆って設けられるＢ」とは、少なくともＡの上面および側面に接してＢが設けられる場合に限定されず、ＡとＢの間に他のものが設けられていてもよい。ただし、配線などの接続のために、Ｂが開口部を有し、Ａの一部を露出していても構わない。
ここで、ゲート電極１０４の第１の層１０４ａは、ゲート電極１０４の第２の層１０４ｂよりも酸素濃度が低い層である。また、ゲート電極１０４の第３の層１０４ｃは、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂよりも導電率が高い層である。
なお、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂは、ゲート絶縁膜１１２よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂはゲート絶縁膜１１２よりも還元しやすい性質を有する。言い換えると、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂはゲート絶縁膜１１２よりも酸化しにくい性質を有する。
参考として、図２１に各元素の酸化反応のギブス自由エネルギーを示す。図２１の横軸は温度［℃］であり、縦軸はギブス自由エネルギー（ΔＧ［ｋＪ／ｍｏｌ］）である。図２１に示す酸化反応のギブス自由エネルギーは、以下の計算によって求めたものである。まず、表１に示す各物質における標準生成エンタルピーΔＨおよび標準エントロピーＳの値を用いて、表２に示す各酸化反応の式に代入することで、各酸化反応における標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を算出する。表２に、算出した各酸化反応における標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を示す。なお、表１に示す各物質における標準生成エンタルピーΔＨおよび標準エントロピーＳの値は、主として日本化学会編「化学便覧基礎編ＩＩ改訂４版、丸善株式会社から引用したものである。
次に、表２に示す標準生成エンタルピーΔＨおよび標準生成エントロピーΔＳの値を下記の数式（１）に代入して、温度が０℃以上９００℃以下の範囲における各酸化反応のギブス自由エネルギーの値を算出した。なお、数式（１）のＴは、温度［Ｋ］である。
図２１より、例えば、ゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂは、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化物からなる層を用いればよい。当該元素を含む酸化物は、酸化反応のギブス自由エネルギーが高いため、自身は還元しやすく、かつ接する膜を酸化しやすい。なお、導電率が高いため、ルテニウムまたはイリジウムを含む酸化物を用いると好ましい。ルテニウムまたはイリジウムを含む酸化物の一例としては、ＲｕＯＸ（Ｘは０．５以上３以下）、ＩｒＯＸ（Ｘは０．５以上３以下）、ＳｒＲｕＯＸ（Ｘは１以上５以下）などが挙げられる。
または、ゲート電極１０４の第１の層１０４ａは、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む金属からなる層とし、ゲート電極１０４の第２の層１０４ｂは、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む酸化物からなる層とする。
なお、ゲート電極１０４の第１の層１０４ａとして、イリジウム、白金、酸化ルテニウム、金など、仕事関数が５ｅＶ、好ましくは５．２ｅＶを超えるような物質を用いると、仕事関数の４．７ｅＶ以下の物質を用いた場合と比べ、トランジスタのしきい値電圧をプラス方向にシフトさせることができて好ましい。
また、ゲート電極１０４の第３の層１０４ｃは、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上の元素を含む金属からなる層とする。なお、ゲート電極１０４の第３の層１０４ｃは、ゲート電極１０４の第２の層１０４ｂと比べて酸化反応のギブス自由エネルギーが高いか同程度の物質を用いると、ゲート電極１０４の第２の層１０４ｂから酸素を奪いにくいため好ましい。
ゲート絶縁膜１１２は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁物から一種以上選択して、単層または積層して用いればよい。
なお、ゲート絶縁膜１１２は酸素透過性を有する。酸素透過性を有する膜とは、酸素分子を透過する膜、または酸素原子の拡散係数が十分高く、作製工程上の加熱処理などにより、酸素原子が透過する膜をいう。例えば、酸素分子を透過する膜は、酸素分子が透過可能な程度に低密度であればよい。具体的には、膜密度が３．２ｇ／ｃｍ３未満であればよい。また、酸素原子が透過する膜は、ゲート絶縁膜１１２の厚さにもよるが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０−１６ｃｍ２／秒以上、好ましくは１×１０−１５ｃｍ２／秒以上、さらに好ましくは８×１０−１５ｃｍ２／秒以上であればよい。
以上のようなゲート電極１０４およびゲート絶縁膜１１２を用いることにより、ゲート電極１０４からゲート絶縁膜１１２を介して酸化物半導体膜１０６に酸素を供給することができる。そのため、酸化物半導体膜１０６中および酸化物半導体膜１０６近傍の酸素欠損が低減される。そのため、酸化物半導体膜１０６中および酸化物半導体膜１０６近傍の酸素欠損に起因するトランジスタの電気特性の変動を抑制できる。
酸化物半導体膜１０６として、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物膜を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物膜から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因するキャリア移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
酸化物半導体膜は、バンドギャップが２．８ｅＶ〜３．２ｅＶ程度であり、少数キャリアが１０−９個／ｃｍ３程度と極めて少なく、多数キャリアはトランジスタのソースから来るのみである。そのため、酸化物半導体膜を用いたトランジスタはアバランシェブレークダウンがない。
また、酸化物半導体膜を用いたトランジスタは、ゲート電極の電界がトランジスタのチャネル領域を完全空乏化するため、例えばチャネル長が３μｍ、チャネル幅が１μｍのときのオフ電流は、８５℃〜９５℃において１０−２３Ａ以下とすることができ、かつ室温ではさらに低いオフ電流（具体的には１０−２５Ａ以下）とすることができる。
また、酸化物半導体膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下である大型ガラス基板を用いればよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
下地絶縁膜１０２は、基板１００に起因する不純物が、酸化物半導体膜１０６に影響しないようにするために設ける。ただし、基板１００が不純物を含まない場合は、下地絶縁膜１０２を設けなくても構わない。
下地絶縁膜１０２としては、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁物から一種以上選択して、単層または積層して用いればよい。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。ただし、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
一対の電極１１６は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。なお、本実施の形態では、一対の電極１１６が酸化物半導体膜１０６の上面において接している構造を示しているが、この構造に限定されるものではない。例えば、一対の電極１１６が酸化物半導体膜１０６の下面において接している構造としても構わない。また、酸化物半導体膜１０６のうち、一対の電極１１６と接する部分の近傍では、その他の部分と比較して導電率が高くなっていることもある。
保護絶縁膜１１８は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む絶縁物から一種以上選択して、単層または積層して用いればよい。
なお、保護絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、２００ｎｍ以上１０００ｎｍ以下の厚さで設ければよい。保護絶縁膜１１８の表面は、大気成分などの影響で僅かに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、保護絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率および厚さとすることが好ましい。同様の理由で、保護絶縁膜１１８上に樹脂膜を形成することで、表面に生じる電荷の影響を軽減しても構わない。
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとはゲート電極の構造が異なる構成を有する。具体的には、図１（Ｃ）に示すトランジスタのゲート電極１０５は、第１の層１０５ａおよび第２の層１０５ｂを有し、それぞれゲート電極１０４の第１の層１０４ａおよび第２の層１０４ｂと同様の層である。即ち、ゲート電極１０５は、ゲート電極１０４から第３の層１０４ｃを省いた構成である。従って、ゲート電極１０５は、ゲート電極１０４よりも第３の層１０４ｃの分だけ高抵抗となるが、形成が容易となる。
以下に、図２および図３を用いて、図１（Ｂ）に示すトランジスタの作製方法を説明する。
まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、導電膜１１４ｂおよび導電膜１１４ａをこの順番で成膜する（図２（Ａ）参照。）。なお、導電膜１１４ａは金属の酸化物膜とする。また、導電膜１１４ｂは導電膜１１４ａよりも低抵抗の金属膜とする。導電膜１１４ｂおよび導電膜１１４ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜１１４ｂおよび導電膜１１４ａを加工し、ゲート電極の形状である導電膜１２４ｂおよび導電膜１２４ａを形成する（図２（Ｂ）参照。）。
なお、本明細書において、単に「加工する」と記載する場合、例えば、フォトリソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを示す。
なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがある。導電膜１１４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンおよび水素のいずれも用いずに、酸素、希ガス（好ましくはアルゴン）などから生成するプラズマのみで導電膜１１４ａをエッチングすることが可能となる。そのため、導電膜１１４ａをハロゲンおよび水素を用いずにエッチングすることで、酸化物半導体膜中へのハロゲンおよび水素の混入が起こりにくく、トランジスタのしきい値電圧の変動を抑制することができる。
次に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
ゲート絶縁膜１１２は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガス（酸素、オゾンまたは亜酸化窒素）を５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。また、成膜時の基板温度は室温以上２００℃以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下とする。以上のような方法を用いることで、水素などの不純物濃度が低く、かつ酸素を余剰に含みやすいため、加熱処理により酸素を放出するゲート絶縁膜１１２を成膜することができる。
なお、ゲート絶縁膜１１２は、１５０℃以上６５０℃以下、または２００℃以上４５０℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いる。
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの電気特性を変動させる大きな要因となる。従って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、ゲート絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することができて好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料の基準値との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（２）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるガスの全てが酸素分子由来と仮定する。Ｍ／ｚが３２であるガスとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数が１７の酸素原子および質量数が１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（２）の詳細に関しては、特開平６−２７５６９７号公報、米国特許番号５，５２８，０３２号を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
次に、ゲート絶縁膜１１２上に酸化物半導体膜１３６を成膜する（図２（Ｃ）参照。）。酸化物半導体膜１３６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
酸化物半導体膜１３６は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。
次に、加熱処理を行う。加熱処理は、不活性ガス（窒素、またはヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態（１０Ｐａ以下、好ましくは１Ｐａ以下、さらに好ましくは０．１Ｐａ以下）において、１５０℃以上６５０℃以下、好ましくは２００℃以上４５０℃以下の温度で行う。
加熱処理によって、導電膜１２４ａの一部が還元され、当該還元で生じた酸素がゲート絶縁膜１１２を介して酸化物半導体膜１３６中および酸化物半導体膜１３６近傍まで到達することで、酸化物半導体膜１３６中および酸化物半導体膜１３６近傍の酸素欠損を低減することができる。
このように、導電膜１２４ａの一部が還元されることにより、導電膜１２４ａよりも酸素濃度が低減された第１の層１０４ａ、および導電膜１２４ａと同程度の酸素濃度を有する第２の層１０４ｂが形成される。また、導電膜１２４ｂは、特に変化しないまま第３の層１０４ｃとなる。結果、第１の層１０４ａ、第２の層１０４ｂおよび第３の層１０４ｃを有するゲート電極１０４が形成される（図３（Ａ）参照。）。
ここで、酸化物半導体膜１３６の成膜時の基板温度を１５０℃以上４５０℃以下、好ましくは２００℃以上４００℃以下とすることで、前述の加熱処理に代えることができる。
なお、ゲート絶縁膜１１２として、加熱処理により酸素を放出する絶縁膜を設ける場合、ゲート絶縁膜１１２から加熱処理により酸素が酸化物半導体膜１０６に供給される。しかしながら、酸素を放出することでゲート絶縁膜１１２の膜質が低下してしまうことがある。この場合は、導電膜１２４ａからゲート絶縁膜１１２へ酸素が供給されることで、酸素が放出することに伴うゲート絶縁膜１１２の膜質の低下を抑制することができる。
次に、酸化物半導体膜１３６を加工し、島状の酸化物半導体膜１０６を形成する（図３（Ｂ）参照。）。
次に、一対の電極１１６となる導電膜を成膜する。一対の電極１１６となる導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、一対の電極１１６となる導電膜を加工し、一対の電極１１６を形成する。
次に、保護絶縁膜１１８を成膜する（図３（Ｃ）参照。）。保護絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。また、保護絶縁膜１１８を介して酸化物半導体膜１０６上にバックゲート電極を形成しても構わない。バックゲート電極はゲート電極１０４の記載を参照する。
以上のようにして、図１（Ｂ）に示すトランジスタを作製すればよい。
図１（Ｂ）に示すトランジスタは、酸化物半導体膜１０６中および酸化物半導体膜１０６近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の信頼性を高めることができる。
本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた信頼性の高い半導体装置を提供することができる。
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて図４乃至図６を用いて説明する。
本実施の形態では、実施の形態１とは異なる構造のトランジスタについて図４乃至図６を用いて説明する。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）においては、ゲート絶縁膜２１２、下地絶縁膜１０２などを省略して示す。
図４（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられた一対の電極２１６と、酸化物半導体膜２０６および一対の電極２１６を覆って設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳して設けられた第１の層２０４ａ、第２の層２０４ｂおよび第３の層２０４ｃを有するゲート電極２０４と、を有する。なお、ゲート電極２０４の第１の層２０４ａはゲート絶縁膜２１２と接して設けられ、ゲート電極２０４の第２の層２０４ｂは第１の層２０４ａ上に設けられ、ゲート電極２０４の第３の層２０４ｃは第２の層２０４ｂ上に設けられる。また、下地絶縁膜１０２を介して酸化物半導体膜２０６下にバックゲート電極を設けても構わない。
ここで、ゲート電極２０４の第１の層２０４ａは、ゲート電極２０４の第２の層２０４ｂよりも酸素濃度が低い層である。また、ゲート電極２０４の第３の層２０４ｃは、ゲート電極２０４の第１の層２０４ａおよび第２の層２０４ｂよりも導電率が高い層である。
なお、ゲート電極２０４の第１の層２０４ａは、ゲート絶縁膜２１２よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極２０４の第１の層２０４ａはゲート絶縁膜２１２よりも還元しやすい性質を有する。言い換えると、ゲート電極２０４の第１の層２０４ａはゲート絶縁膜２１２よりも酸化しにくい性質を有する。
ゲート電極２０４は、ゲート電極１０４の記載を参照する。
ゲート絶縁膜２１２は酸素透過性を有する。具体的には、膜密度が３．２ｇ／ｃｍ３未満の絶縁膜である。または、酸素原子が透過可能な膜は、ゲート絶縁膜２１２の厚さにもよるが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０−１６ｃｍ２／秒以上、好ましくは１×１０−１５ｃｍ２／秒以上、さらに好ましくは８×１０−１５ｃｍ２／秒以上の絶縁膜である。
ゲート絶縁膜２１２は、ゲート絶縁膜１１２の記載を参照する。
なお、基板１００および下地絶縁膜１０２は、実施の形態１の記載を参照する。
酸化物半導体膜２０６は、酸化物半導体膜１０６の記載を参照する。
一対の電極２１６は、一対の電極１１６の記載を参照する。なお、本実施の形態では、一対の電極２１６が酸化物半導体膜２０６の上面において接している構造を示しているが、この構造に限定されるものではない。例えば、一対の電極２１６が酸化物半導体膜２０６の下面において接している構造としても構わない。
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとはゲート電極の構造が異なる構成を有する。具体的には、図４（Ｃ）に示すトランジスタのゲート電極２０５は、第１の層２０５ａおよび第２の層２０５ｂを有し、それぞれゲート電極２０４の第１の層２０４ａおよび第２の層２０４ｂと同様の層である。即ち、ゲート電極２０５は、ゲート電極２０４から第３の層２０４ｃを省いた構成である。従って、ゲート電極２０５は、ゲート電極２０４よりも第３の層２０４ｃの分だけ高抵抗となるが、形成が容易となる。
以下に、図５および図６を用いて、図４（Ｂ）に示すトランジスタの作製方法を示す。
なお、基板１００上に下地絶縁膜１０２が設けられるまでの作製方法については、実施の形態１に示した説明を参照する。
なお、下地絶縁膜１０２は十分な平坦性を有することが好ましい。そのため、下地絶縁膜１０２に対し、平坦化処理を行うと好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）、またはドライエッチング法を用いればよい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地絶縁膜１０２を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。また、下地絶縁膜１０２と酸化物半導体膜との界面の凹凸が小さくなることで、界面散乱の影響を小さくできる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（３）にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
次に、酸化物半導体膜２３６を成膜する（図５（Ａ）参照。）。酸化物半導体膜２３６は、酸化物半導体膜１３６の記載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
酸化物半導体膜２３６は、好ましくはスパッタリング法を用いて成膜する。この際、酸化性ガスを５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度が低いガスを用いる。
酸化物半導体膜２３６の成膜後、第１の加熱処理を行ってもよい。第１の加熱処理の温度は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または減圧状態で行う。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、酸化物半導体膜２３６から水素や水などの不純物を除去することができる。
次に、酸化物半導体膜２３６を加工し、島状の酸化物半導体膜２０６を形成する（図５（Ｂ）参照。）。
次に、一対の電極２１６となる導電膜を成膜する。一対の電極２１６となる導電膜は、一対の電極１１６となる導電膜の記載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、一対の電極２１６となる導電膜を加工し、一対の電極２１６を形成する（図５（Ｃ）参照。）。
次に、ゲート絶縁膜２１２を成膜する。ゲート絶縁膜２１２は、ゲート絶縁膜１１２の記載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜２１４ａおよび導電膜２１４ｂをこの順番で成膜する（図６（Ａ）参照。）。導電膜２１４ａおよび導電膜２１４ｂは、導電膜１１４ａおよび導電膜１１４ｂの記載を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、導電膜２１４ａは金属の酸化物膜とする。
次に、第２の加熱処理を行う。第２の加熱処理は、実施の形態１で示した加熱処理の記載を参照して行えばよい。
第２の加熱処理によって、導電膜２１４ａが還元され、当該還元で生じた酸素がゲート絶縁膜２１２を介して酸化物半導体膜２０６中および酸化物半導体膜２０６近傍まで到達することで、酸化物半導体膜２０６中および酸化物半導体膜２０６近傍の酸素欠損を低減することができる。
このように、導電膜２１４ａが還元されることにより、導電膜２１４ａよりも酸素濃度が低減された導電膜２２４ａ、および導電膜２１４ａと同程度の酸素濃度を有する導電膜２２４ｂが形成される。また、導電膜２１４ｂは、特に変化しないまま導電膜２２４ｃとなる（図６（Ｂ）参照。）。
導電膜２２４ａ、導電膜２２４ｂおよび導電膜２２４ｃを加工し、それぞれ第１の層２０４ａ、第２の層２０４ｂおよび第３の層２０４ｃとすることで、ゲート電極２０４を形成する（図６（Ｃ）参照。）。
なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがある。導電膜２１４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンおよび水素のいずれも用いずにエッチングすることが可能となる。そのため、導電膜２１４ａをハロゲンおよび水素を用いずにエッチングすることで、トランジスタのしきい値電圧の変動を抑制することができる。
以上のようにして、図４（Ｂ）に示すトランジスタを作製すればよい。
図４（Ｂ）に示すトランジスタは、酸化物半導体膜２０６中および酸化物半導体膜２０６近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の信頼性を高めることができる。
本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２とは異なる構造のトランジスタについて図７乃至図１１を用いて説明する。
本実施の形態では、実施の形態１および実施の形態２とは異なる構造のトランジスタについて図７乃至図１１を用いて説明する。
図７（Ａ）は本発明の一態様に係るトランジスタの上面図である。図７（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図７（Ｂ）に示す。なお、簡単のため、図７（Ａ）においては、保護絶縁膜３１８、下地絶縁膜１０２などを省略して示す。
図７（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳して設けられた第１の層３０４ａ、第２の層３０４ｂおよび第３の層３０４ｃを有するゲート電極３０４と、ゲート絶縁膜３１２およびゲート電極３０４の側面に接して設けられた側壁絶縁膜３１０と、側壁絶縁膜３１０、ゲート電極３０４および酸化物半導体膜３０６を覆って設けられた、酸化物半導体膜３０６の一部を露出する開口部を有する保護絶縁膜３１８と、保護絶縁膜３１８の開口部を介して酸化物半導体膜３０６の第２の領域３０６ｂと接して設けられた一対の電極３１６と、を有する。なお、ゲート電極３０４の第１の層３０４ａはゲート絶縁膜３１２と接して設けられ、ゲート電極３０４の第２の層３０４ｂは第１の層３０４ａ上に設けられ、ゲート電極３０４の第３の層３０４ｃは第２の層３０４ｂ上に設けられ、酸化物半導体膜３０６の第１の領域３０６ａはゲート電極３０４および側壁絶縁膜３１０と重畳する領域に設けられる。また、下地絶縁膜１０２を介して酸化物半導体膜３０６下にバックゲート電極を設けても構わない。
ここで、ゲート電極３０４の第１の層３０４ａは、ゲート電極３０４の第２の層３０４ｂよりも酸素濃度が低い層である。また、ゲート電極３０４の第３の層３０４ｃは、ゲート電極３０４の第１の層３０４ａおよび第２の層３０４ｂよりも導電率が高い層である。
なお、ゲート電極３０４の第１の層３０４ａは、ゲート絶縁膜３１２よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極３０４の第１の層３０４ａはゲート絶縁膜３１２よりも還元しやすい性質を有する。言い換えると、ゲート電極３０４の第１の層３０４ａはゲート絶縁膜３１２よりも酸化しにくい性質を有する。
ゲート電極３０４は、ゲート電極１０４の記載を参照する。
ゲート絶縁膜３１２は酸素透過性を有する。具体的には、膜密度が３．２ｇ／ｃｍ３未満の絶縁膜である。または、酸素原子が透過可能な膜は、ゲート絶縁膜３１２の厚さにもよるが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０−１６ｃｍ２／秒以上、好ましくは１×１０−１５ｃｍ２／秒以上、さらに好ましくは８×１０−１５ｃｍ２／秒以上の絶縁膜である。
ゲート絶縁膜３１２は、ゲート絶縁膜１１２の記載を参照する。
なお、図７（Ｂ）では、ゲート絶縁膜３１２はゲート電極３０４と同様の上面形状としているが、これに限定されない。例えば、ゲート絶縁膜３１２がゲート電極３０４および側壁絶縁膜３１０を合わせたものと同様の上面形状としてもよい。
以上のようなゲート電極３０４およびゲート絶縁膜３１２を用いることにより、ゲート電極３０４からゲート絶縁膜３１２を介して酸化物半導体膜３０６に酸素を供給することができる。そのため、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損が低減される。そのため、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損に起因するトランジスタの電気特性の変動を抑制できる。
側壁絶縁膜３１０は、酸素透過性の低い絶縁膜である。酸素透過性の低い絶縁膜とは、酸素分子を透過しない絶縁膜、および酸素原子の拡散係数が十分低く、作製工程上の加熱処理などにより、酸素原子が透過しない膜をいう。例えば、酸素分子を透過しない膜は、酸素分子が透過しない程度に高密度であればよい。具体的には、膜密度が３．２ｇ／ｃｍ３以上であればよい。また、酸素原子が透過しない膜は、側壁絶縁膜３１０の厚さにもよるが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０−１６ｃｍ２／秒未満、好ましくは１×１０−１６ｃｍ２／秒未満、さらに好ましくは５×１０−１７ｃｍ２／秒未満であればよい。
酸素透過性の低い側壁絶縁膜３１０により、ゲート電極３０４から放出される酸素の外方拡散を低減し、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍に酸素を効率よく供給することができる。
なお、本実施の形態では側壁絶縁膜３１０を設ける構造について説明しているが、これに限定されない。例えば、側壁絶縁膜３１０を設けない構造としても構わない。
なお、基板１００および下地絶縁膜１０２は、実施の形態１の説明を参照する。
なお、酸化物半導体膜３０６の第１の領域３０６ａは、トランジスタのチャネル領域として機能する。また、酸化物半導体膜３０６の第２の領域３０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。
酸化物半導体膜３０６は、酸化物半導体膜１０６の記載を参照する。
保護絶縁膜３１８は、保護絶縁膜１１８の記載を参照する。
一対の電極３１６は、一対の電極１１６の記載を参照する。
以下に、図８および図９を用いて、図７（Ｂ）に示すトランジスタの作製方法を示す。
なお、図８（Ａ）に示す、基板１００上に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に酸化物半導体膜２３６が成膜され、第１の加熱処理を行うまでの作製方法については、実施の形態１および実施の形態２に示した説明を参照する。
次に、ゲート絶縁膜３１３を成膜する。ゲート絶縁膜３１３は、ゲート絶縁膜１１２を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、導電膜３１４ａおよび導電膜３１４ｂをこの順番で成膜する（図８（Ａ）参照。）。導電膜３１４ａおよび導電膜３１４ｂは、導電膜１１４ａおよび導電膜１１４ｂを参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第２の加熱処理を行う。第２の加熱処理は、実施の形態１で説明した加熱処理の記載を参照して行えばよい。
第２の加熱処理によって、導電膜３１４ａが還元され、当該還元で生じた酸素がゲート絶縁膜３１３を介して酸化物半導体膜３０６中および酸化物半導体膜３０６近傍まで到達することで、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損を低減することができる。
このように、導電膜３１４ａが還元されることにより、導電膜３１４ａよりも酸素濃度が低減された導電膜３２４ａ、および導電膜３１４ａと同程度の酸素濃度を有する導電膜３２４ｂが形成される。また、導電膜３１４ｂは、特に変化しないまま導電膜３２４ｃとなる（図８（Ｂ）参照。）。
次に、導電膜３２４ａ、導電膜３２４ｂおよび導電膜３２４ｃを加工し、それぞれ第１の層３０４ａ、第２の層３０４ｂおよび第３の層３０４ｃとすることで、ゲート電極３０４を形成する。
なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがある。導電膜３２４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンおよび水素のいずれも用いずにエッチングすることが可能となる。そのため、導電膜３２４ａをハロゲンおよび水素を用いずにエッチングすることで、トランジスタのしきい値電圧の変動を抑制することができる。
次に、ゲート絶縁膜３１３を加工することで、ゲート電極３０４と同様の上面形状であるゲート絶縁膜３１２を形成する（図８（Ｃ）参照。）。なお、ゲート絶縁膜３１３は、ゲート電極３０４の形成に用いたレジストマスクを用いて加工してもよいし、該レジストマスクを除去した後に、ゲート電極３０４をマスクに用いて加工してもよい。このようにして酸化物半導体膜２３６の表面の一部を露出する。
ここで、ゲート絶縁膜３１３を加工することなく、以降に示すトランジスタの作製工程を進めても構わない。
次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、側壁絶縁膜３１０となる絶縁膜に対し異方性の高いエッチング処理を行うことにより、ゲート絶縁膜３１２およびゲート電極３０４の側面に接する側壁絶縁膜３１０を形成することができる（図９（Ａ）参照。）。なお、ゲート絶縁膜３１３を加工せずにトランジスタの作製工程を進めた場合、側壁絶縁膜３１０の形成とともにゲート絶縁膜３１２が形成される。そのため、ゲート電極３０４および側壁絶縁膜３１０と重畳する形状のゲート絶縁膜が形成される。そして、側壁絶縁膜３１０はゲート電極３０４の側面に接する形状となる。
次に、酸化物半導体膜２３６を加工し、島状の酸化物半導体膜を形成する。次に、側壁絶縁膜３１０およびゲート電極３０４をマスクとし、島状の酸化物半導体膜に不純物を添加する。不純物は、酸化物半導体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を用いる。なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、第３の加熱処理を行ってもよい。なお、本実施の形態では、側壁絶縁膜３１０の形成後に島状の酸化物半導体膜に不純物を添加しているが、側壁絶縁膜３１０の形成前に島状の酸化物半導体膜に不純物を添加しても構わない。このとき、ゲート絶縁膜３１３を介して島状の酸化物半導体膜に不純物を添加してもよいし、ゲート絶縁膜３１３を加工し、ゲート電極３０４と同様の上面形状であるゲート絶縁膜３１２を形成してから島状の酸化物半導体膜に不純物を添加してもよい。その後、側壁絶縁膜３１０を形成すればよい。このようにして島状の酸化物半導体膜に不純物を添加すると、側壁絶縁膜３１０と重畳する島状の酸化物半導体膜の領域も低抵抗領域となる。
不純物の添加された領域は低抵抗化し、第２の領域３０６ｂとなる。また、不純物の添加されない領域は、特に変化せずに第１の領域３０６ａとなる。以上のようにして、第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６を形成する（図９（Ｂ）参照。）。
次に、側壁絶縁膜３１０、酸化物半導体膜３０６およびゲート電極３０４上に保護絶縁膜３１８を成膜する。保護絶縁膜３１８は、保護絶縁膜１１８を参照し、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、保護絶縁膜３１８を加工して、酸化物半導体膜３０６の第２の領域３０６ｂを露出する一対の開口部を形成する。該開口部の形成は、酸化物半導体膜３０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜３０６の第２の領域３０６ｂの表面の一部をエッチングしてしまっても構わないし、第２の領域３０６ｂを貫通し、下地絶縁膜１０２を露出してしまっても構わない。
次に、保護絶縁膜３１８、および露出された酸化物半導体膜３０６上に、一対の電極３１６となる導電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、一対の電極３１６となる導電膜を加工し、一対の電極３１６を形成する（図９（Ｃ）参照。）。
以上のようにして、図７（Ｂ）に示すトランジスタを作製すればよい。
また、図８および図９とは異なる図７（Ｂ）に示すトランジスタの作製方法について、図１０および図１１を用いて説明する。
なお、図１０（Ａ）は、図８（Ａ）と同様の断面図を示す。そのため、図１０（Ａ）までの説明は図８（Ａ）までの説明を参照すればよい。
次に、導電膜３１４ａおよび導電膜３１４ｂを加工し、ゲート電極と同様の上面形状である導電膜３３４ａおよび導電膜３３４ｂを形成する。
なお、酸化物半導体膜中にハロゲンおよび水素が存在するとキャリアを生成することがある。導電膜３３４ａとして、ルテニウムまたは酸化ルテニウムを用いた場合、ハロゲンおよび水素のいずれも用いずにエッチングすることが可能となる。そのため、導電膜３３４ａをハロゲンおよび水素を用いずにエッチングすることで、トランジスタのしきい値電圧の変動を抑制することができる。
次に、ゲート絶縁膜３１３を加工することで、ゲート電極と同様の上面形状であるゲート絶縁膜３１２を形成する（図１０（Ｂ）参照。）。なお、ゲート絶縁膜３１３は、導電膜３１４ａおよび導電膜３１４ｂの加工に用いたレジストマスクを用いて加工してもよいし、該レジストマスクを除去した後に、導電膜３３４ａおよび導電膜３３４ｂをマスクに用いて加工してもよい。このようにして酸化物半導体膜２３６の表面の一部を露出する。
ここで、ゲート絶縁膜３１３を加工することなく、以降に示すトランジスタの作製工程を進めても構わない。
次に、側壁絶縁膜３１０となる絶縁膜を成膜する。側壁絶縁膜３１０となる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。次に、側壁絶縁膜３１０となる絶縁膜に対し異方性の高いエッチング処理を行うことにより、ゲート絶縁膜３１２、導電膜３３４ａおよび導電膜３３４ｂの側面に接する側壁絶縁膜３１０を形成することができる（図１０（Ｃ）参照。）。
次に、酸化物半導体膜２３６を加工し、島状の酸化物半導体膜を形成する。次に、側壁絶縁膜３１０、ゲート絶縁膜３１２、導電膜３３４ａおよび導電膜３３４ｂをマスクとし、島状の酸化物半導体膜に不純物を添加する。当該不純物は、図９（Ａ）および図９（Ｂ）で説明した不純物の記載を参照すればよい。
不純物の添加された領域は低抵抗化し、第２の領域３０６ｂとなる。また、不純物の添加されない領域は、特に変化せずに第１の領域３０６ａとなる。以上のようにして、第１の領域３０６ａおよび第２の領域３０６ｂを有する酸化物半導体膜３０６を形成する（図１１（Ａ）参照。）。
次に、第２の加熱処理を行う。
第２の加熱処理によって、導電膜３３４ａが還元され、当該還元で生じた酸素がゲート絶縁膜３１２を介して酸化物半導体膜３０６中および酸化物半導体膜３０６近傍まで到達することで、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍の酸素欠損を低減することができる。
このように、導電膜３３４ａが還元されることにより、導電膜３３４ａよりも酸素濃度が低減された第１の層３０４ａ、および導電膜３３４ａと同程度の酸素濃度を有する第２の層３０４ｂが形成される。また、導電膜３３４ｂは、特に変化しないまま第３の層３０４ｃとなる。以上のようにして、第１の層３０４ａ、第２の層３０４ｂおよび第３の層３０４ｃを有するゲート電極３０４を形成する（図１１（Ｂ）参照。）。
次に、側壁絶縁膜３１０、酸化物半導体膜３０６およびゲート電極３０４上に保護絶縁膜３１８を成膜する。
次に、保護絶縁膜３１８を加工して、酸化物半導体膜３０６の第２の領域３０６ｂを露出する一対の開口部を形成する。該開口部の形成は、酸化物半導体膜３０６がなるべくエッチングされないような条件で行うが、これに限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜３０６の第２の領域３０６ｂの表面の一部をエッチングしてしまっても構わないし、第２の領域３０６ｂを貫通し、下地絶縁膜１０２を露出してしまっても構わない。
次に、保護絶縁膜３１８、および露出された酸化物半導体膜３０６上に、一対の電極３１６となる導電膜を成膜する。次に、一対の電極３１６となる導電膜を加工し、一対の電極３１６を形成する（図１１（Ｃ）参照。）。
以上のようにして、図７（Ｂ）に示すトランジスタを作製すればよい。
図７（Ｂ）に示すトランジスタは、酸化物半導体膜３０６中および酸化物半導体膜３０６近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の信頼性を高めることができる。
本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至３で示したトランジスタと異なる構造のトランジスタについて図１２を用いて説明する。
本実施の形態では、実施の形態１乃至３で示したトランジスタと異なる構造のトランジスタについて図１２を用いて説明する。
図１２（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１２（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図を図１２（Ｂ）に示す。なお、簡単のため、図１２（Ａ）においては、保護絶縁膜４１８、下地絶縁膜１０２などを省略して示す。
図１２（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた第１の領域４０６ａおよび第２の領域４０６ｂを有する酸化物半導体膜４０６と、酸化物半導体膜４０６上に設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２を介して酸化物半導体膜４０６と重畳して設けられた第１の層４０４ａ、第２の層４０４ｂおよび第３の層４０４ｃを有するゲート電極４０４と、ゲート電極４０４の第３の層４０４ｃ上に設けられた絶縁膜４２０と、ゲート絶縁膜４１２、ゲート電極４０４および絶縁膜４２０の側面に接して設けられた側壁絶縁膜４１０と、酸化物半導体膜４０６の第２の領域４０６ｂおよび側壁絶縁膜４１０と接して設けられた一対の電極４１６と、一対の電極４１６、絶縁膜４２０、側壁絶縁膜４１０、ゲート電極４０４および酸化物半導体膜４０６を覆って設けられた、一対の電極４１６の一部を露出する開口部を有する保護絶縁膜４１８と、保護絶縁膜４１８の開口部を介して一対の電極４１６のそれぞれと接して設けられた一対の配線４６６と、を有する。なお、ゲート電極４０４の第１の層４０４ａはゲート絶縁膜４１２と接して設けられ、ゲート電極４０４の第２の層４０４ｂは第１の層４０４ａ上に設けられ、ゲート電極４０４の第３の層４０４ｃは第２の層４０４ｂ上に設けられ、酸化物半導体膜４０６の第１の領域４０６ａはゲート電極４０４および側壁絶縁膜４１０と重畳する領域に設けられる。また、下地絶縁膜１０２を介して酸化物半導体膜４０６下にバックゲート電極を設けても構わない。
ここで、ゲート電極４０４の第１の層４０４ａは、ゲート電極４０４の第２の層４０４ｂよりも酸素濃度が低い層である。また、ゲート電極４０４の第３の層４０４ｃは、ゲート電極４０４の第１の層４０４ａおよび第２の層４０４ｂよりも導電率が高い層である。
なお、ゲート電極４０４の第１の層４０４ａは、ゲート絶縁膜４１２よりも酸化反応のギブス自由エネルギーが高い物質からなる。即ち、ゲート電極４０４の第１の層４０４ａはゲート絶縁膜４１２よりも還元しやすい性質を有する。言い換えると、ゲート電極４０４の第１の層４０４ａはゲート絶縁膜４１２よりも酸化しにくい性質を有する。
ゲート電極４０４は、ゲート電極１０４の記載を参照する。
ゲート絶縁膜４１２は酸素透過性を有する。具体的には、膜密度が３．２ｇ／ｃｍ３未満の絶縁膜である。または、酸素原子が透過可能な膜は、ゲート絶縁膜４１２の厚さにもよるが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０−１６ｃｍ２／秒以上、好ましくは１×１０−１５ｃｍ２／秒以上、さらに好ましくは８×１０−１５ｃｍ２／秒以上の絶縁膜である。
ゲート絶縁膜４１２は、ゲート絶縁膜１１２の記載を参照する。
なお、図１２（Ｂ）では、ゲート絶縁膜４１２はゲート電極４０４および側壁絶縁膜４１０を合わせたものと同様の上面形状としているが、これに限定されない。例えば、ゲート絶縁膜４１２がゲート電極４０４と同様の上面形状としてもよい。
以上のようなゲート電極４０４およびゲート絶縁膜４１２を用いることにより、ゲート電極４０４からゲート絶縁膜４１２を介して酸化物半導体膜４０６に酸素を供給することができる。そのため、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍の酸素欠損が低減される。そのため、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍の酸素欠損に起因するトランジスタの電気特性の変動を抑制できる。
側壁絶縁膜４１０は、酸素透過性の低い絶縁膜である。酸素透過性の低い絶縁膜とは、酸素分子を透過しない絶縁膜、および酸素原子の拡散係数が十分低く、作製工程上の加熱処理などにより、酸素原子が透過しない膜をいう。例えば、酸素分子を透過しない膜は、酸素分子が透過しない程度に高密度であればよい。具体的には、膜密度が３．２ｇ／ｃｍ３以上であればよい。また、酸素原子が透過しない膜は、側壁絶縁膜４１０の厚さにもよるが、１５０℃以上４５０℃以下における酸素原子の拡散係数が３×１０−１６ｃｍ２／秒未満、好ましくは１×１０−１６ｃｍ２／秒未満、さらに好ましくは５×１０−１７ｃｍ２／秒未満であればよい。
酸素透過性の低い側壁絶縁膜４１０により、ゲート電極４０４から放出される酸素の外方拡散を低減し、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍に酸素を効率よく供給することができる。
絶縁膜４２０は、一対の電極４１６とゲート電極４０４とが接触しないようにするために設けられる。絶縁膜４２０は、下地絶縁膜１０２の記載を参照する。
なお、基板１００および下地絶縁膜１０２は、実施の形態１の説明を参照する。
なお、酸化物半導体膜４０６の第１の領域４０６ａは、トランジスタのチャネル領域として機能する。また、酸化物半導体膜４０６の第２の領域４０６ｂは、トランジスタのソース領域およびドレイン領域として機能する。
酸化物半導体膜４０６は、酸化物半導体膜１０６の記載を参照する。
保護絶縁膜４１８は、保護絶縁膜１１８の記載を参照する。
一対の電極４１６および一対の配線４６６は、一対の電極１１６の記載を参照する。
図１２（Ｂ）に示すトランジスタは、一対の電極４１６を酸化物半導体膜４０６の低抵抗化された領域よりも低抵抗とすることが可能なため、高いオン特性を得ることができる。
図１２（Ｂ）に示すトランジスタは、酸化物半導体膜４０６中および酸化物半導体膜４０６近傍における酸素欠損が少なく、優れた電気特性を有する。また、トランジスタの動作に伴って生じる電気特性の変動も抑制されるため、当該トランジスタを用いた半導体装置の信頼性を高めることができる。
本実施の形態により、電気特性の優れたトランジスタを提供することができる。また、当該トランジスタを用いた信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到し得るものである。
本実施の形態では実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到し得るものである。
図１３にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ソース線ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ゲート線ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
トランジスタ２２３０は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いる。実施の形態１乃至実施の形態４に示すトランジスタは電気特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを含んでもよい。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを含んでもよい。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて各配線と接続してもよい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてドレインからチャネルを介してソースに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
なお、トランジスタ２２３０はオフ電流が小さい。そのため、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に掛かる消費電力を低減することができる。
また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い液晶表示装置を得ることができる。
以上のように、本発明の一態様によって、表示品位が高く、消費電力が小さく、信頼性の高い液晶表示装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
本実施の形態では、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用することができる。
まずは、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用した半導体記憶装置のメモリセルについて図１４を用いて説明する。
メモリセルは、トランジスタＴｒと、キャパシタＣと、を有し、トランジスタＴｒのゲートはワード線ＷＬと電気的に接続され、トランジスタＴｒのソースまたはドレインの一方はビット線ＢＬと電気的に接続され、トランジスタＴｒのソースまたはドレインの他方はキャパシタＣの一端と電気的に接続され、キャパシタＣの他端は接地され、ビット線ＢＬはセンスアンプＳＡｍｐと電気的に接続される（図１４（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１４（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
また、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいメモリセルを有する半導体記憶装置を得ることができる。
次に、図１４とは異なる例として、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用した半導体記憶装置のメモリセルについて図１５を用いて説明する。
図１５（Ａ）は、メモリセルおよびその周辺の回路図である。当該メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿２と、キャパシタＣと、を有する。トランジスタＴｒ＿１のゲートはワード線ＷＬ＿１と電気的に接続され、トランジスタＴｒ＿１のソースまたはドレインの一方はソース線ＳＬ＿１と電気的に接続され、トランジスタＴｒ＿２のゲートはトランジスタＴｒ＿１のソースまたはドレインの他方、およびキャパシタＣの一端と電気的に接続されることでノードＮを形成し、トランジスタＴｒ＿２のソースまたはドレインの一方はドレイン線ＤＬ＿２と電気的に接続され、トランジスタＴｒ＿２のソースまたはドレインの他方はソース線ＳＬ＿２と電気的に接続され、キャパシタＣの他端は容量線ＣＬと電気的に接続される。
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１５（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
ここで、ノードＮは、トランジスタＴｒ＿１を介して電位を調整することができる。例えば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様に係る半導体記憶装置に含まれるメモリセルは、トランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧が小さく、フラッシュメモリなどと比較して消費電力を低減することができる。
また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さいため、信頼性の高い半導体記憶装置を得ることができる。
なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを適用しても構わない。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
実施の形態１乃至実施の形態４のいずれかに示すトランジスタまたは実施の形態６に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
実施の形態１乃至実施の形態４のいずれかに示すトランジスタまたは実施の形態６に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図１６（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１６（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
図１６（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる。
図１６（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１６（Ｂ）または図１６（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１６（Ｂ）および図１６（Ｃ）の回路の説明を行う。
図１６（Ｂ）および図１６（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１乃至実施の形態４のいずれかに示すトランジスタ用いた構成の一例を示す。
図１６（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態６に示す半導体記憶装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１６（Ｂ）では、スイッチング素子１１４１として、実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いており、該トランジスタのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１６（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１６（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７の少なくともいずれかを適用した電子機器の例について説明する。
本実施の形態では、実施の形態１乃至実施の形態７の少なくともいずれかを適用した電子機器の例について説明する。
図１７（Ａ）は携帯型情報端末である。図１７（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
図１７（Ｂ）は、ディスプレイである。図１７（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一形態を適用することで、表示品位が高く、消費電力が小さく、信頼性の高いディスプレイとすることができる。
図１７（Ｃ）は、デジタルスチルカメラである。図１７（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一形態を適用することもできる。
図１７（Ｄ）は２つ折り可能な携帯情報端末である。図１７（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、表示部９６３１ａおよび表示部９６３１ｂに適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一形態を適用することもできる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
本発明の一態様に係る半導体装置を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、加熱処理による酸化シリコン膜中の酸素の挙動を説明する。
ＳＩＭＳは、アルバック・ファイ株式会社製四重極型二次イオン質量分析装置ＰＨＩ ＡＤＥＰＴ１０１０を用いた。
以下に試料の作製方法を示す。
まず、石英基板を準備し、石英基板上に１８Ｏ２を用いて酸化シリコン膜を成膜した。なお、当該酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素（１８Ｏ２）を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
ここで、１８Ｏ２とは、原子量が１８である酸素原子の同位体（１８Ｏ）からなる酸素分子のことをいう。
次に、１８Ｏ２を用いた酸化シリコン膜上に酸化シリコン膜を成膜した。なお、当該酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）として１００ｎｍの厚さで成膜した。当該酸化シリコン膜は、意図的に１８Ｏを含ませていない。
以上のようにして作製した試料に対し、窒素雰囲気において、１５０℃、２５０℃、３５０℃および５５０℃の温度で１時間の加熱処理を行った。また、特に加熱処理を行っていない試料も用意した（ａｓ−ｄｅｐｏと呼ぶ。）。
図１８は、ＳＩＭＳによる１８Ｏの深さ方向分析結果である。図１８中に示す、ａｓ−ｄｅｐｏ、１５０℃、２５０℃、３５０℃および５５０℃の表示は、それぞれ加熱処理の条件に対応する。また、図１８中に示した破線より右側が、１８Ｏ２を用いて成膜した酸化シリコン膜（酸化シリコン（１８Ｏ２）と表記）を示す。
図１８より、加熱処理を行うことで、１８Ｏ２を用いて成膜した酸化シリコン膜から酸化シリコン膜へ１８Ｏが拡散していくことがわかった。また、加熱処理の温度が高いほど、１８Ｏ２を用いて成膜した酸化シリコン膜から酸化シリコン膜へ１８Ｏが拡散していく量が多いことがわかった。
以上より、１５０℃程度の加熱処理においても、酸化シリコン膜中で酸素が４０ｎｍ程度拡散することがわかった。
本実施例より、加熱処理により酸化シリコン膜中を酸素が拡散することがわかる。
本実施例では、ＴＤＳ分析を用い、酸化アルミニウム膜の酸素透過性について説明する。
ガス放出の評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。
以下に試料の作製方法を示す。
まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。
次に、熱酸化膜上に酸化シリコン膜を成膜した。
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、酸素を５０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。ここまでの試料を試料Ａとする。
次に、酸化シリコン膜上に酸化アルミニウム膜を成膜した。
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５ｋＷ（１３．５６ＭＨｚ）として１０ｎｍの厚さで成膜した。ここまでの試料を試料Ｂとする。
以上のようにして、試料Ａおよび試料Ｂを作製した。次に、各試料からのガスの脱離を評価した。
ＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度を図１９に示す。ここで、図１９（Ａ）は、酸化シリコン膜上に酸化アルミニウム膜を設けていない試料ＡのＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度である。また、図１９（Ｂ）は、酸化シリコン膜上に酸化アルミニウム膜を設けた試料ＢのＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度である。
図１９（Ａ）に示す、試料ＡのＴＤＳ分析により、基板温度が２００℃以上４００℃以下でＭ／ｚが３２のガスの脱離が確認された。なお、放出量を酸素原子に換算すると５．０×１０２０ａｔｏｍｓ／ｃｍ３であった。
一方、図１９（Ｂ）に示す、試料ＢのＴＤＳ分析により、基板温度が２００℃以上４００℃以下でＭ／ｚが３２のガスの脱離がほとんど確認されなかった。
試料Ａおよび試料Ｂの比較より、加熱処理により酸素を放出する酸化シリコン膜上に酸化アルミニウム膜を１０ｎｍ設けることで、酸化シリコン膜から放出される酸素の外方拡散を防止できることがわかった。
本実施例より、酸化アルミニウム膜は酸素透過性が低いことがわかる。
本実施例では、ＴＤＳを用い、イットリア安定化ジルコニア（ＹＳＺともいう。酸化ジルコニウムに酸化イットリウムを加えたもの）膜の酸素透過性について説明する。
ガス放出の評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。
以下に試料の作製方法を示す。
まず、シリコンウェハを準備し、シリコンウェハ上に酸化シリコン膜を成膜した。
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
次に、酸化シリコン膜上にＹＳＺ膜を成膜した。
ＹＳＺ膜は、スパッタリング法により成膜した。具体的には、ＹＳＺターゲット（酸化ジルコニウム：酸化イットリウム＝９２：８［ｍｏｌ数比］）を用い、アルゴンを２０ｓｃｃｍおよび酸素を２０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を室温、成膜電力を２５０Ｗ（１３．５６ＭＨｚ）として１０ｎｍの厚さで成膜した。
以上のようにして、試料を作製した。次に、試料からガスの脱離を評価した。
ＴＤＳ分析によるＭ／ｚが３２のガスのイオン強度を図２０に示す。
図２０に示す、試料のＴＤＳ分析により、基板温度が２００℃以上４００℃以下でＭ／ｚが３２のガスの脱離がほとんど確認されなかった。
従って、酸化シリコン膜上にＹＳＺ膜を１０ｎｍ設けることで、酸化シリコン膜から放出される酸素の外方拡散を防止できることがわかった。
本実施例より、ＹＳＺ膜は酸素透過性が低いことがわかる。
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０４ａ 第１の層
１０４ｂ 第２の層
１０４ｃ 第３の層
１０５ ゲート電極
１０５ａ 第１の層
１０５ｂ 第２の層
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ａ 導電膜
１１４ｂ 導電膜
１１６ 一対の電極
１１８ 保護絶縁膜
１２４ａ 導電膜
１２４ｂ 導電膜
１３６ 酸化物半導体膜
２０４ ゲート電極
２０４ａ 第１の層
２０４ｂ 第２の層
２０４ｃ 第３の層
２０５ ゲート電極
２０５ａ 第１の層
２０５ｂ 第２の層
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１４ａ 導電膜
２１４ｂ 導電膜
２１６ 一対の電極
２２４ａ 導電膜
２２４ｂ 導電膜
２２４ｃ 導電膜
２３６ 酸化物半導体膜
３０４ ゲート電極
３０４ａ 第１の層
３０４ｂ 第２の層
３０４ｃ 第３の層
３０６ 酸化物半導体膜
３０６ａ 第１の領域
３０６ｂ 第２の領域
３１０ 側壁絶縁膜
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１４ａ 導電膜
３１４ｂ 導電膜
３１６ 一対の電極
３１８ 保護絶縁膜
３２４ａ 導電膜
３２４ｂ 導電膜
３２４ｃ 導電膜
３３４ａ 導電膜
３３４ｂ 導電膜
４０４ ゲート電極
４０４ａ 第１の層
４０４ｂ 第２の層
４０４ｃ 第３の層
４０６ 酸化物半導体膜
４０６ａ 第１の領域
４０６ｂ 第２の領域
４１０ 側壁絶縁膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護絶縁膜
４２０ 絶縁膜
４６６ 一対の配線
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ
１０２ 下地絶縁膜
１０４ ゲート電極
１０４ａ 第１の層
１０４ｂ 第２の層
１０４ｃ 第３の層
１０５ ゲート電極
１０５ａ 第１の層
１０５ｂ 第２の層
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１４ａ 導電膜
１１４ｂ 導電膜
１１６ 一対の電極
１１８ 保護絶縁膜
１２４ａ 導電膜
１２４ｂ 導電膜
１３６ 酸化物半導体膜
２０４ ゲート電極
２０４ａ 第１の層
２０４ｂ 第２の層
２０４ｃ 第３の層
２０５ ゲート電極
２０５ａ 第１の層
２０５ｂ 第２の層
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１４ａ 導電膜
２１４ｂ 導電膜
２１６ 一対の電極
２２４ａ 導電膜
２２４ｂ 導電膜
２２４ｃ 導電膜
２３６ 酸化物半導体膜
３０４ ゲート電極
３０４ａ 第１の層
３０４ｂ 第２の層
３０４ｃ 第３の層
３０６ 酸化物半導体膜
３０６ａ 第１の領域
３０６ｂ 第２の領域
３１０ 側壁絶縁膜
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１４ａ 導電膜
３１４ｂ 導電膜
３１６ 一対の電極
３１８ 保護絶縁膜
３２４ａ 導電膜
３２４ｂ 導電膜
３２４ｃ 導電膜
３３４ａ 導電膜
３３４ｂ 導電膜
４０４ ゲート電極
４０４ａ 第１の層
４０４ｂ 第２の層
４０４ｃ 第３の層
４０６ 酸化物半導体膜
４０６ａ 第１の領域
４０６ｂ 第２の領域
４１０ 側壁絶縁膜
４１２ ゲート絶縁膜
４１６ 一対の電極
４１８ 保護絶縁膜
４２０ 絶縁膜
４６６ 一対の配線
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ
Claims (11)
- 酸化物半導体膜と、
前記酸化物半導体膜と重畳する、厚さが３０ｎｍ以上であるゲート電極と、
前記酸化物半導体膜と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記ゲート電極の前記ゲート絶縁膜との界面からの垂直距離が３ｎｍにおける酸素濃度は、前記ゲート電極の前記ゲート絶縁膜との界面からの垂直距離が１５ｎｍにおける酸素濃度よりも低いことを特徴とする半導体装置。 - 請求項１において、
前記ゲート電極が、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上を含むことを特徴とする半導体装置。 - 酸化物半導体膜と、
前記酸化物半導体膜と重畳し、少なくとも第１の層および第２の層を含むゲート電極と、
前記酸化物半導体膜と前記ゲート電極との間に設けられたゲート絶縁膜と、を有し、
前記ゲート電極の前記第１の層は、前記ゲート絶縁膜と接して設けられ、かつ前記ゲート電極の前記第２の層よりも酸素濃度が低いことを特徴とする半導体装置。 - 請求項３において、
前記ゲート電極の前記第１の層は、前記ゲート絶縁膜よりも酸化反応のギブス自由エネルギーが高い物質からなることを特徴とする半導体装置。 - 請求項１乃至請求項４のいずれか一において、
前記ゲート絶縁膜が酸素透過性を有することを特徴とする半導体装置。 - 請求項２乃至請求項４のいずれか一において、
少なくとも前記ゲート電極の前記第１の層の側面と接して、酸素透過性の低い絶縁膜が設けられることを特徴とする半導体装置。 - 請求項３乃至請求項６のいずれか一において、
前記ゲート電極の前記第１の層および前記第２の層が、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上を含む酸化物からなることを特徴とする半導体装置。 - 請求項３乃至請求項６のいずれか一において、
前記ゲート電極の前記第１の層が、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上を含む金属からなり、前記ゲート電極の前記第２の層が、銀、銅、ルテニウム、イリジウム、白金および金から選ばれた一種以上を含む酸化物からなることを特徴とする半導体装置。 - 少なくとも酸化物を含むゲート電極を形成し、
前記ゲート電極を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記ゲート電極に重畳する酸化物半導体膜を形成した後、加熱処理を行うことで、前記ゲート絶縁膜を介して前記ゲート電極から前記酸化物半導体膜へ酸素を供給することを特徴とする半導体装置の作製方法。 - 酸化物半導体膜を形成し、
前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して、少なくとも酸化物層を含むゲート電極を形成した後、加熱処理を行うことで、前記ゲート絶縁膜を介して前記ゲート電極から前記酸化物半導体膜へ酸素を供給することを特徴とする半導体装置の作製方法。 - 酸化物半導体膜を成膜し、
前記酸化物半導体膜上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜上に少なくとも酸化物層を含む導電膜を成膜した後、加熱処理を行うことで、前記ゲート絶縁膜を介して前記導電膜から前記酸化物半導体膜へ酸素を供給し、
前記酸素を前記酸化物半導体膜に供給した前記導電膜の一部をエッチングして、ゲート電極を形成することを特徴とする半導体装置の作製方法。
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