KR102137817B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체 내 및 산화물 반도체막 근방에 존재하는 산소 결손을 저감시켜 산화물 반도체막을 사용한 트랜지스터의 전기 특성을 향상시킨다.
산화 반응에서의 깁스 자유 에너지가 게이트 절연막보다 높은 게이트 전극을 사용한 반도체 장치다. 게이트 전극과 게이트 절연막이 접촉된 영역에서 게이트 전극이 게이트 절연막보다 산화 반응에서의 깁스 자유 에너지가 높은 것에 기인하여 산소가 게이트 전극으로부터 게이트 절연막으로 이동하고, 상기 산소가 게이트 절연막을 투과하여 게이트 절연막과 접촉하여 형성된 산화물 반도체막에 공급됨으로써, 산화물 반도체막 내 및 산화물 반도체막 근방의 산소 결손을 저감시킬 수 있다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기 등은 모두 반도체 장치다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체막으로서 실리콘계 반도체막이 알려져 있지만, 최근 산화물계 반도체막이 주목을 받고 있다.
예를 들어 전자 캐리어 농도가 1018/cm3 미만인 인듐, 갈륨, 및 아연을 함유한 비정질 산화물막을 사용한 트랜지스터가 기재되어 있다(특허문헌 1 참조).
산화물 반도체막을 사용한 트랜지스터는 산화물 반도체막 내의 전자 이동도가 높기 때문에 비정질 실리콘막을 사용한 트랜지스터보다 동작 속도를 대폭으로 향상시킬 수 있다. 또한, 비정질 실리콘막을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있으므로 설비 투자를 억제할 수 있는 장점도 있다.
일본국 특개2006-165528호 공보
산화물 반도체막 내 및 산화물 반도체막 근방에 존재하는 산소 결손은 일부가 도너가 되어 전자를 생성한다. 따라서, 산소 결손을 포함한 산화물 반도체막을 사용한 트랜지스터의 문턱 전압은 음 방향으로 변동하는 경우가 있다. 또한, 본 명세서에서 산화물 반도체막 근방이란 산화물 반도체막과 산화물 반도체막과 접촉된 막의 계면을 가리킨다.
그래서 본 발명의 일 형태는 산화물 반도체막 내 및 산화물 반도체막 근방에 존재하는 산소 결손을 저감시킴으로써 산화물 반도체막을 사용한 트랜지스터의 전기 특성을 향상시키는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 산화물 반도체막을 사용한 트랜지스터를 갖는 신뢰성이 뛰어난 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 산화물 반도체막과, 산화물 반도체막과 중첩된 게이트 전극과, 산화물 반도체막과 게이트 전극 사이에 형성된 게이트 절연막을 갖고, 게이트 전극의 게이트 절연막과의 계면 근방에서의 산소 농도는 게이트 전극 중앙 부근에서의 산소 농도보다 낮은 반도체 장치다.
예를 들어 막 두께가 30nm 이상인 게이트 전극의 경우에는, 게이트 전극에서 게이트 절연막과의 계면으로부터의 거리가 2nm, 3nm, 또는 5nm인 영역의 산소 농도는 게이트 절연막과의 계면으로부터의 거리가 10nm, 15nm, 또는 30nm인 영역의 산소 농도보다 낮다.
또한, 게이트 전극은 게이트 절연막보다 산화 반응에서의 깁스 자유 에너지(Gibbs free energy)가 높은 물질로 이루어진다. 즉, 게이트 전극은 게이트 절연막보다 환원되기 쉬운 성질을 갖는다. 바꿔 말하면, 게이트 전극은 게이트 절연막보다 산화되기 어려운 성질을 갖는다. 또한, 게이트 절연막이 적층 구조인 경우에는, 적층된 층 중 어느 층보다 게이트 전극이 산화 반응에서의 깁스 자유 에너지가 가장 높다.
구체적으로는 게이트 전극은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한다.
또한, 본 발명의 일 형태는 산화물 반도체막과, 산화물 반도체막과 중첩되고 적어도 제 1 층 및 제 2 층을 포함한 게이트 전극과, 산화물 반도체막과 게이트 전극 사이에 형성된 게이트 절연막을 갖고, 게이트 전극의 제 1 층은 게이트 절연막과 접촉하여 형성되고 또 게이트 전극의 제 2 층보다 산소 농도가 낮은 반도체 장치다.
또한, 게이트 전극의 제 1 층은 게이트 절연막보다 산화 반응에서의 깁스 자유 에너지가 높은 물질로 이루어진다. 즉, 게이트 전극의 제 1 층은 게이트 절연막보다 환원되기 쉬운 성질을 갖는다. 바꿔 말하면, 게이트 전극의 제 1 층은 게이트 절연막보다 산화되기 어려운 성질을 갖는다. 또한, 게이트 절연막이 적층 구조인 경우에는, 적층된 층 중 어느 층보다 게이트 전극의 제 1 층이 산화 반응에서의 깁스 자유 에너지가 가장 높다.
또한, 게이트 절연막은 산소 투과성을 갖는다. 본 명세서에서 산소 투과성을 갖는 막이란 산소 분자를 투과시키는 막, 또는 산소 원자의 확산 계수가 충분히 높아 제작 공정에서의 가열 처리 등에 의하여 산소 원자를 투과시키는 막을 가리킨다.
또한, 적어도 게이트 전극의 제 1 층의 측면과 접촉되어 산소 투과성이 낮은 절연막이 형성되어 있으면 바람직하다. 본 명세서에서 산소 투과성이 낮은 막이란 산소 분자를 투과시키지 않는 막, 및 산소 원자의 확산 계수가 충분히 낮아 제작 공정에서의 가열 처리 등에 의하여 산소 원자를 투과시키지 않는 막을 가리킨다. 산소 투과성이 낮은 절연막을 형성함으로써 게이트 전극의 제 1 층으로부터 방출되는 산소가 외방 확산되는 것을 저감시켜 산화물 반도체막에 산소를 효율적으로 공급할 수 있다.
구체적으로는 게이트 전극의 제 1 층 및 제 2 층은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 산화물로 이루어지는 것이 바람직하다. 상기 원소를 함유한 산화물은 산화 반응에서의 깁스 자유 에너지가 높으므로 환원되기 쉽고 또 접촉된 막을 산화시키기 쉽다.
또는, 게이트 전극의 제 1 층은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 금속으로 이루어지고, 게이트 전극의 제 2 층은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 산화물로 이루어진다.
본 발명의 일 형태는 적어도 산화물을 포함한 게이트 전극을 형성하고, 게이트 전극을 덮어 게이트 절연막을 형성하고, 게이트 절연막을 개재(介在)하여 게이트 전극과 중첩된 산화물 반도체막을 형성한 후 가열 처리함으로써 게이트 전극으로부터 게이트 절연막을 통하여 산화물 반도체막에 산소를 공급하는 반도체 장치의 제작 방법이다.
또는, 본 발명의 일 형태는 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고, 게이트 절연막을 개재하여 산화물 반도체막과 중첩되고 적어도 산화물을 포함한 게이트 전극을 형성한 후 가열 처리함으로써 게이트 전극으로부터 게이트 절연막을 통하여 산화물 반도체막에 산소를 공급하는 반도체 장치의 제작 방법이다.
또는, 본 발명의 일 형태는 산화물 반도체막을 성막하고, 산화물 반도체막 위에 게이트 절연막을 성막하고, 게이트 절연막 위에 적어도 산화물을 포함한 도전막을 성막한 후 가열 처리함으로써 도전막으로부터 게이트 절연막을 통하여 산화물 반도체막에 산소를 공급하고, 산소를 산화물 반도체막에 공급한 도전막을 가공하여 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태를 적용함으로써, 산소가 게이트 전극으로부터 게이트 절연막으로 이동하고, 상기 산소가 게이트 절연막을 투과하여 게이트 절연막과 접촉하여 형성된 산화물 반도체막에 공급된다. 따라서, 산화물 반도체막 내 및 산화물 반도체막 근방의 산소 결손을 저감시킬 수 있다. 그 이유는 게이트 전극과 게이트 절연막이 접촉된 영역에서 게이트 전극은 산화 반응에서의 깁스 자유 에너지가 게이트 절연막보다 높기 때문이다. 따라서, 산화물 반도체막을 사용한 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 트랜지스터의 동작에 기인하여 산화물 반도체막 내 또는/및 산화물 반도체막 근방에 산소 결손이 생길 경우가 있다. 특히, 산화물 반도체막과 게이트 절연막의 계면에 산소 결손이 생기면, 트랜지스터의 전기 특성에 주는 영향이 크다. 이러한 경우에도 게이트 전극에 충분한 산소가 함유되면 생긴 산소 결손을 저감시킬 수 있다. 따라서, 본 발명의 일 형태에 따른 트랜지스터는 산소 결손에 기인한 전기 특성의 변동이 생기기 어렵다. 즉, 상기 트랜지스터를 갖는 반도체 장치는 높은 신뢰성을 갖는다.
산화물 반도체막 내 및 산화물 반도체막 근방에 존재하는 산소 결손을 저감시킴으로써 산화물 반도체막을 사용한 트랜지스터의 전기 특성을 향상시킬 수 있다.
또한, 산화물 반도체막을 사용한 트랜지스터를 갖는 반도체 장치의 신뢰성을 높일 수 있다.
도 1(A)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도이고, 도 1(B) 및 도 1(C)는 단면도.
도 2(A) 내지 도 2(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 3(A) 내지 도 3(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 4(A)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도이고, 도 4(B) 및 도 4(C)는 단면도.
도 5(A) 내지 도 5(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 6(A) 내지 도 6(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 7(A)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도이고, 도 7(B)는 단면도.
도 8(A) 내지 도 8(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 9(A) 내지 도 9(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 10(A) 내지 도 10(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 11(A) 내지 도 11(C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법의 일례를 도시한 단면도.
도 12(A)는 본 발명의 일 형태에 따른 트랜지스터의 일례를 도시한 상면도이고, 도 12(B)는 단면도.
도 13은 본 발명의 일 형태에 따른 액정 표시 장치의 일례를 도시한 회로도.
도 14(A)는 본 발명의 일 형태에 따른 반도체 기억 장치의 일례를 도시한 회로도이고, 도 14(B)는 전기 특성을 나타낸 도면.
도 15(A)는 본 발명의 일 형태에 따른 반도체 기억 장치의 일례를 도시한 회로도이고, 도 15(B)는 전기 특성을 나타낸 도면.
도 16(A)는 본 발명의 일 형태에 따른 CPU의 구체적인 예를 도시한 블록도이고, 도 16(B) 및 도 16(C)는 그 일부의 회로도.
도 17(A) 내지 도 17(D)는 본 발명의 일 형태에 따른 반도체 장치를 갖는 전자 기기의 일례를 도시한 사시도.
도 18은 산화 실리콘막 내의 산소의 확산을 설명하기 위한 도면.
도 19(A) 및 도 19(B)는 산화 알루미늄막의 산소 투과성을 설명하기 위한 도면.
도 20은 YSZ막의 산소 투과성을 설명하기 위한 도면.
도 21은 산화 반응에서의 깁스 자유 에너지를 나타낸 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 이하에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자이면 용이하게 이해할 수 있다. 또한, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하고 부호를 특별히 붙이지 않은 경우가 있다.
또한, "제 1", "제 2" 등의 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터에 대하여 도 1(A) 내지 도 3(C)를 사용하여 설명한다.
도 1(A)는 본 발명의 일 형태에 따른 트랜지스터의 상면도다. 도 1(A)에 도시된 1점 쇄선 A-B를 따라 절단한 단면도를 도 1(B)에 도시하였다. 또한, 간략화를 위하여 도 1(A)에서는 보호 절연막(118), 게이트 절연막(112) 등을 생략하였다.
도 1(B)에 도시된 트랜지스터는 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102) 위에 형성되고 제 1 층(104a), 제 2 층(104b), 및 제 3 층(104c)을 갖는 게이트 전극(104)과, 적어도 게이트 전극(104)을 덮어 형성된 게이트 절연막(112)과, 게이트 절연막(112)을 개재하여 게이트 전극(104)과 중첩하여 형성된 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 형성된 한 쌍의 전극(116)을 포함한다. 또한, 게이트 전극(104)의 제 1 층(104a)은 게이트 절연막(112)과 접촉하여 형성되어 있고, 게이트 전극(104)의 제 3 층(104c)은 하지 절연막(102)과 접촉하여 형성되어 있고, 게이트 전극(104)의 제 2 층(104b)은 제 1 층(104a) 및 제 3 층(104c) 사이에 형성되어 있다. 또한, 도 1(B)에 도시된 트랜지스터는 적어도 산화물 반도체막(106) 및 한 쌍의 전극(116)을 덮어 형성된 보호 절연막(118)을 갖는 것이 바람직하다. 또한, 보호 절연막(118)을 개재하여 산화물 반도체막(106) 위에 백 게이트 전극을 형성하여도 좋다.
또한, 본 명세서에서 "A를 덮어 형성된 B"란 적어도 A 상면 및 측면과 접촉하여 B가 형성되는 경우에 한정되지 않고, A와 B 사이에 다른 것이 제공되어도 좋다. 다만, 배선 등을 접속시키기 위하여 B가 개구부를 갖고 이 개구부에서 A의 일부를 노출시켜도 좋다.
여기서, 게이트 전극(104)의 제 1 층(104a)은 게이트 전극(104)의 제 2 층(104b)보다 산소 농도가 낮은 층이다. 또한, 게이트 전극(104)의 제 3 층(104c)은 게이트 전극(104)의 제 1 층(104a) 및 제 2 층(104b)보다 도전율이 높은 층이다.
또한, 게이트 전극(104)의 제 1 층(104a) 및 제 2 층(104b)은 게이트 절연막(112)보다 산화 반응에서의 깁스 자유 에너지가 높은 물질로 이루어진다. 즉, 게이트 전극(104)의 제 1 층(104a) 및 제 2 층(104b)은 게이트 절연막(112)보다 환원되기 쉬운 성질을 갖는다. 바꿔 말하면, 게이트 전극(104)의 제 1 층(104a) 및 제 2 층(104b)은 게이트 절연막(112)보다 산화되기 어려운 성질을 갖는다.
참고로 도 21에 산화 반응에서의 각 원소의 깁스 자유 에너지를 도시하였다. 도 21의 가로 축은 온도[℃]를 나타내고, 세로 축은 깁스 자유 에너지(△G[kJ/mol])를 나타낸다. 도 21에 도시된 산화 반응에서의 깁스 자유 에너지는 다음과 같이 계산하였다. 우선, 표 1에 기재된 각 물질의 표준 생성 엔탈피 △H 및 표준 엔트로피 S의 값을 사용하여 표 2에 기재된 각 산화 반응식에 대입함으로써 각 산화 반응에서의 표준 생성 엔탈피 △H 및 표준 생성 엔트로피 △S의 값을 산출한다. 산출한 각 산화 반응에서의 표준 생성 엔탈피 △H 및 표준 생성 엔트로피 △S의 값을 표 2에 기재하였다. 또한, 표 1에 기재된 각 물질의 표준 생성 엔탈피 △H 및 표준 엔트로피 S의 값은 주로 일본 화학회 편집 "화학 편란 기초편 II 개정 4판"(Maruzen Co., Ltd. 출판)에서 인용한 것이다.
물질 △H[kJ/mol]
표준 생성 엔탈피		 S[J/(Kmol)]표준 엔트로피
O2 0 205.1
Si 0 18.83
SiO2 -910.9 41.84
In 0 57.82
In2O3 -925.8 104.2
Ga 0 40.88
Ga2O3 -1089 84.98
Zn 0 41.63
ZnO -348.3 43.64
Sn 0 51.55
SnO2 -580.7 52.3
Al 0 28.33
Al2O3 -1676 50.92
W 0 32.64
WO3 -842.9 75.9
Mo 0 28.66
MoO3 -745.1 77.74
Cu 0 33.15
CuO -157.3 42.63
CuO2 -168.6 93.14
Ti 0 30.63
TiO2(루틸) -944.7 50.33
Hf 0 43.56
HfO2 -1145 59.33
Ru 0 28.53
RuO2 -307 52.2
Ag 0 42.55
Ag2O -31.05 121.3
Ir 0 35.48
IrO2 -249.5 50.99
산화 반응식 표준 생성 엔탈피
△H[kJ/mol]		 표준 생성 엔트로피
△S[J/(Kmol)]
Si+O2=SiO2 -910.9 -182.1
4/3In+O2=2/3In2O3 -617.2 -212.8
Sn+O2=SnO2 -580.7 -204.4
4/3Ga+O2=2/3Ga2O3 -726.1 -203.0
2Zn+O2=2ZnO -696.6 -201.1
2/3W+O2=2/3WO3 -561.9 -176.3
2/3Mo+O2=2/3MoO3 -496.7 -172.4
2Cu+O2=2CuO -314.6 -186.2
4Cu+O2=2Cu2O -337.2 -151.5
4/3Al+O2=2/3Al2O3 -1117 -209.0
Ti+O2=TiO2 -944.7 -185.4
Hf+O2=HfO2 -1145 -189.4
4Ag+O2=2Ag2O -62.10 -132.7
Ru+O2=RuO2 -307.0 -181.5
Ir+O2=IrO2 -249.5 -189.6
다음에, 표 2에 기재된 표준 생성 엔탈피 △H 및 표준 생성 엔트로피 △S의 값을 수학식 1에 대입함으로써, 온도가 0℃ 이상 900℃ 이하인 범위에 있어서 각 산화 반응에서의 깁스 자유 에너지의 값을 산출하였다. 또한, 수학식 1에서 T는 온도[K]를 나타낸다.[수학식 1]
Figure 112020027429864-pat00001
도 21에 의거하여 예를 들어 게이트 전극(104)의 제 1 층(104a) 및 제 2 층(104b)은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 산화물로 이루어진 층을 사용하면 좋다. 상기 원소를 함유한 산화물은 산화 반응에서의 깁스 자유 에너지가 높으므로 환원되기 쉽고 또 접촉된 막을 산화시키기 쉽다. 또한, 도전율이 높은 루테늄 또는 이리듐을 함유한 산화물을 사용하면 바람직하다. 루테늄 또는 이리듐을 함유한 산화물의 일례로서 RuOx(X는 0.5 이상 3 이하), IrOx(X는 0.5 이상 3 이하), SrRuOx(X는 1 이상 5 이하) 등을 들 수 있다.
또는, 게이트 전극(104)의 제 1 층(104a)은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 금속으로 이루어진 층으로 하고, 게이트 전극(104)의 제 2 층(104b)은, 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 산화물로 이루어진 층으로 한다.
또한, 게이트 전극(104)의 제 1 층(104a)으로서 이리듐, 백금, 산화 루테늄, 금 등 일 함수가 5eV, 바람직하게는 5.2eV를 초과하는 물질을 사용하면, 일 함수가 4.7eV 이하인 물질을 사용한 경우보다 트랜지스터의 문턱 전압을 양 방향으로 시프트시킬 수 있어 바람직하다.
또한, 게이트 전극(104)의 제 3 층(104c)은 은, 구리, 루테늄, 이리듐, 백금, 및 금 중에서 선택된 하나 이상의 원소를 함유한 금속으로 이루어진 층으로 한다. 또한, 게이트 전극(104)의 제 3 층(104c)은 산화 반응에서의 깁스 자유 에너지가 게이트 전극(104)의 제 2 층(104b)보다 높거나 게이트 전극(104)의 제 2 층(104b)과 같은 정도의 물질을 사용하면 게이트 전극(104)의 제 2 층(104b)으로부터 산소를 빼기 어려워 바람직하다.
게이트 절연막(112)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 함유한 절연물 중에서 하나 이상 선택하여 단층으로 또는 적층하여 사용하면 좋다.
또한, 게이트 절연막(112)은 산소 투과성을 갖는다. 산소 투과성을 갖는 막이란 산소 분자를 투과시키는 막 또는 산소 원자의 확산 계수가 충분히 높아 제작 공정에서의 가열 처리 등에 의하여 산소 원자를 투과시키는 막을 가리킨다. 예를 들어 산소 분자를 투과시키는 막은 산소 분자가 투과할 수 있을 정도로 밀도가 낮으면 좋다. 구체적으로는 막 밀도가 3.2g/cm3 미만이면 좋다. 또한, 산소 원자를 투과시키는 막은 게이트 절연막(112)의 두께에 따라 다르지만 150℃ 이상 450℃ 이하에서의 산소 원자의 확산 계수가 3×10-16cm2/초 이상, 바람직하게는 1×10-15cm2/초 이상, 더 바람직하게는 8×10-15cm2/초 이상이면 좋다.
상술한 바와 같은 게이트 전극(104) 및 게이트 절연막(112)을 사용함으로써 게이트 전극(104)으로부터 게이트 절연막(112)을 통하여 산화물 반도체막(106)에 산소를 공급할 수 있다. 따라서, 산화물 반도체막(106) 내 및 산화물 반도체막(106) 근방의 산소 결손이 저감된다. 따라서, 산화물 반도체막(106) 내 및 산화물 반도체막(106) 근방의 산소 결손에 기인한 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
산화물 반도체막(106)으로서 예를 들어 In-M-Zn 산화물막을 사용하면 좋다. 여기서, 금속 원소 M은 산소와의 결합 에너지가 In 및 Zn보다 높은 원소다. 또는, In-M-Zn 산화물막으로부터 산소가 탈리되는 것을 억제하는 기능을 갖는 원소다. 금속 원소 M의 작용에 의하여 산화물 반도체막의 산소 결손의 발생이 억제된다. 따라서, 산소 결손에 기인한 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다.
금속 원소 M은 구체적으로는 Al, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Ga, Y, Zr, Nb, Mo, Sn, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, 또는 W로 하면 좋고, 바람직하게는 Al, Ti, Ga, Y, Zr, Ce, 또는 Hf로 한다. 금속 원소 M은 상술한 원소 중에서 하나 또는 2종류 이상 선택하면 좋다. 또한, 금속 원소 M 대신에 Si 또는 Ge를 사용하여도 좋다.
산화물 반도체막(106)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
바람직하게는 산화물 반도체막(106)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의한 관찰상에서는 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)가 확인되지 않는다. 그래서, CAAC-OS막은 입계에 기인한 캐리어 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고 또 ab면에 수직인 방향으로부터 보면 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보면 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 어느 하나의 결정부의 a축 및 b축의 방향이 다른 결정부의 a축 및 b축의 방향과 달라도 좋다. 본 명세서에서 단순히 '수직'이라고 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 '평행'이라고 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어 CAAC-OS막의 형성 과정에서 산화물 반도체막(106)의 표면 측으로부터 결정 성장시키는 경우에는, 결정부가 차지하는 비율이 산화물 반도체막의 피형성면 근방보다 산화물 반도체막의 표면 근방에서 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향을 향한다. 막을 형성함으로써, 또는 막을 형성한 후에 가열 처리 등의 결정화 처리를 함으로써 결정부가 형성된다.
산화물 반도체막은 밴드 갭이 2.8eV 내지 3.2eV 정도이고, 소수 캐리어가 10-9개/cm3 정도로 매우 적고, 다수 캐리어는 트랜지스터의 소스로부터만 흘러온다. 따라서, 산화물 반도체막을 사용한 트랜지스터에서는 애벌란시 항복(avalanche breakdown)이 일어나지 않는다.
또한, 산화물 반도체막을 사용한 트랜지스터는 게이트 전극의 전계가 트랜지스터의 채널 영역을 완전 공핍화하기 때문에 예를 들어 채널 길이가 3μm이고 채널 폭이 1μm일 때 오프 전류는 85℃ 내지 95℃에서 10-23A 이하로 할 수 있고, 또 실온에서는 더 낮은 오프 전류(구체적으로는 10-25A 이하)로 할 수 있다.
또한, 산화물 반도체막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
기판(100)에 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(100)으로서 사용하여도 좋다.
또한, 기판(100)으로서 제 5 세대(1000mm×1200mm 또는 1300mm×1500mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2500mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2880mm×3130mm) 등의 대형 유리 기판을 사용하는 경우에는, 반도체 장치의 제작 공정에서 가열 처리 등으로 인하여 기판(100)이 수축됨으로써 미세한 가공이 어려울 경우가 있다. 따라서, 상술한 바와 같은 대형 유리 기판을 기판(100)으로서 사용하는 경우에는, 수축이 작은 기판을 사용하는 것이 바람직하다. 예를 들어 기판(100)으로서 400℃, 바람직하게는 450℃, 더 바람직하게는 500℃의 온도로 1시간 동안 가열 처리한 후의 수축량이 10ppm 이하, 바람직하게는 5ppm 이하, 더 바람직하게는 3ppm 이하인 대형 유리 기판을 사용하면 좋다.
또한, 기판(100)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(100)으로 전치(轉置)하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
하지 절연막(102)은 기판(100)에 기인한 불순물이 산화물 반도체막(106)에 영향을 주지 않도록 하기 위하여 형성한다. 다만, 기판(100)이 불순물을 함유하지 않은 경우에는, 하지 절연막(102)을 형성하지 않아도 좋다.
하지 절연막(102)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 함유한 절연물 중에서 선택된 하나 이상을 사용하여 단층 구조 또는 적층 구조로 형성하면 좋다.
산화 질화 실리콘이란 질소보다 산소의 함유량이 많은 것을 가리키고 예를 들어 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 0at.% 이상 10at.% 이하의 범위로 포함된 것을 말한다. 또한, 질화 산화 실리콘이란 질소보다 산소의 함유량이 많은 것을 가리키고 예를 들어 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하, 수소가 10at.% 이상 25at.% 이하의 범위로 포함된 것을 가리킨다. 다만, 상기 범위는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward scattering Spectrometry)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율의 합계는 100at.%를 넘지 않는 값으로 한다.
한 쌍의 전극(116)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W을 하나 이상 포함한 단체, 질화물, 산화물, 또는 합금의 단층 또는 적층을 사용하여 형성하면 좋다. 또한, 본 실시형태에서는 한 쌍의 전극(116)이 산화물 반도체막(106)의 상면과 접촉된 구조를 기재하지만, 이 구조에 한정되는 것은 아니다. 예를 들어 한 쌍의 전극(116)이 산화물 반도체막(106)의 하면과 접촉된 구조로 하여도 좋다. 또한, 산화물 반도체막(106)은 한 쌍의 전극(116)과 접촉된 부분 근방에서 다른 부분보다 도전율이 높은 경우가 있다.
보호 절연막(118)은 산화 알루미늄, 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 함유한 절연물 중에서 하나 이상 선택하여 단층으로 또는 적층하여 사용하면 좋다.
또한, 보호 절연막(118)은 비유전율이 낮고 또 충분한 두께를 가지면 바람직하다. 예를 들어 비유전율이 3.8 정도인 산화 실리콘막을 사용하여 200 nm 이상 1000 nm 이하의 두께로 하면 좋다. 보호 절연막(118)의 표면은 대기 성분 등의 영향을 받아 고정 전하를 미량으로 갖기 때문에 트랜지스터의 문턱 전압이 변동하는 경우가 있다. 따라서, 보호 절연막(118)은 표면에 생기는 전하의 영향이 충분히 작게 되는 범위의 비유전율 및 두께를 갖는 것이 바람직하다. 마찬가지 이유로 보호 절연막(118) 위에 수지막을 형성하여 표면에 생기는 전하의 영향을 경감시켜도 좋다.
또한, 도 1(C)에 도시된 트랜지스터는 도 1(B)에 도시된 트랜지스터와 게이트 전극의 구조가 다르다. 구체적으로는 도 1(C)에 도시된 트랜지스터의 게이트 전극(105)은 제 1 층(105a) 및 제 2 층(105b)을 갖고, 각각은 게이트 전극(104)의 제 1 층(104a) 및 제 2 층(104b)과 같은 층이다. 즉, 게이트 전극(105)은 게이트 전극(104)에서 제 3 층(104c)을 제외한 구성이다. 따라서, 게이트 전극(105)은 제 3 층(104c)을 갖지 않아 그 만큼 게이트 전극(104)보다 저항이 높지만 형성하기 용이하다.
도 2(A) 내지 도 3(C)를 사용하여 도 1(B)에 도시된 트랜지스터의 제작 방법을 설명한다.
우선, 기판(100)을 준비하고, 기판(100) 위에 하지 절연막(102)을 성막한다. 하지 절연막(102)은 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 또는 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법을 사용하여 성막하면 좋다.
다음에, 도전막(114b) 및 도전막(114a)을 순차적으로 성막한다(도 2(A) 참조). 또한, 도전막(114a)은 금속의 산화물막으로 한다. 또한, 도전막(114b)은 도전막(114a)보다 저항이 낮은 금속막으로 한다. 도전막(114b) 및 도전막(114a)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
다음에, 도전막(114b) 및 도전막(114a)을 가공하여 게이트 전극의 형상을 갖는 도전막(124b) 및 도전막(124a)을 형성한다(도 2(B) 참조).
또한, 본 명세서에서 단순히 "가공한다"고 기재하는 경우에는, 예를 들어 포토리소그래피 공정에 의하여 형성한 레지스트 마스크를 사용하여 막을 원하는 형상으로 하는 것을 뜻한다.
또한, 산화물 반도체막 내에 할로겐 및 수소가 존재하면 캐리어를 생성할 경우가 있다. 도전막(114a)으로서 루테늄 또는 산화 루테늄을 사용한 경우에는, 할로겐 및 수소를 사용하지 않고, 산소, 희가스(바람직하게는 아르곤) 등으로 생성되는 플라즈마만으로 도전막(114a)을 에칭할 수 있다. 따라서, 도전막(114a)을 할로겐 및 수소를 사용하지 않고 에칭함으로써 산화물 반도체막 내에 할로겐 및 수소가 혼입되기 어렵기 때문에 트랜지스터의 문턱 전압의 변동을 억제할 수 있다.
다음에, 게이트 절연막(112)을 성먹한다. 게이트 절연막(112)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
게이트 절연막(112)은 바람직하게는 스퍼터링법을 사용하여 성막한다. 이 때, 산화성 가스(산소, 오존, 또는 아산화 질소)를 5% 이상, 바람직하게는 10% 이상, 더 바람직하게는 20% 이상, 더 바람직하게는 50% 이상 함유한 성막 가스를 사용한다. 상기 성막 가스로서 수소 등의 불순물 농도가 낮은 가스를 사용한다. 또한, 성막시의 기판 온도는 실온 이상 200℃ 이하, 바람직하게는 실온 이상 150℃ 이하, 더 바람직하게는 실온 이상 120℃ 이하로 한다. 상술한 바와 같은 방법을 사용하면, 수소 등의 불순물 농도가 낮고 또 잉여 산소를 함유하기 쉬우므로 가열 처리됨으로써 산소를 방출하는 게이트 절연막(112)을 성막할 수 있다.
또한, 게이트 절연막(112)은 150℃ 이상 650℃ 이하 또는 200℃ 이상 450℃ 이하의 온도로 가열 처리됨으로써 산소를 방출하는 절연막을 사용한다.
산화물 반도체막을 사용한 트랜지스터에서 산화물 반도체막 내의 산소 결손은 도너가 되기 때문에 트랜지스터의 문턱 전압을 음 방향으로 시프트시키는 요인이 된다. 또한, 게이트 절연막과 산화물 반도체막의 계면의 산소 결손은 트랜지스터의 전기 특성을 변동시키는 큰 요인이 된다. 따라서, 산화물 반도체막 내 및 산화물 반도체막과 게이트 절연막의 계면의 산소 결손을 저감시키는 것은 산화물 반도체막을 사용한 트랜지스터의 전기 특성의 안정화 및 신뢰성 향상에 이어진다. 따라서, 게이트 절연막으로부터 산소가 방출되면, 산화물 반도체막 내 및 산화물 반도체막과 게이트 절연막의 계면의 산소 결손을 저감시킬 수 있어 바람직하다.
"가열 처리됨으로써 산소를 방출한다"고 기재하는 경우에는, TDS 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상, 3.0×1019atoms/cm3 이상, 1.0×1020atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 것을 뜻한다.
산소 원자로 환산한 산소 방출량을 TDS 분석을 사용하여 측정하는 방법은 다음과 같다.
측정 시료를 TDS 분석하였을 때의 기체의 총 방출량은 방출 가스의 이온 강도의 적분값에 비례한다. 그리고, 표준 시료의 기준값과 비교함으로써 기체의 총 방출량을 계산할 수 있다.
예를 들어 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 측정 시료의 TDS 분석 결과에 의거하여 측정 시료의 산소 분자의 방출량(NO2)을 수학식 2를 사용하여 계산할 수 있다. 여기서, TDS 분석으로 얻어지는 질량 전하 비율(M/z)이 32인 기체 모두가 산소 분자에서 유래한다고 가정한다. M/z가 32인 기체로서 CH3OH가 있지만, 존재할 가능성이 낮으므로 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 M/z가 17인 산소 원자 및 M/z가 18인 산소 원자를 함유한 산소 분자도 자연계에서 존재할 비율이 매우 낮기 때문에 고려하지 않는다.
[수학식 2]
Figure 112020027429864-pat00002
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 주는 계수다. 수학식 2의 상세한 내용에 대해서는 일본국 특개평6-275697호 공보 및 미국 특허 번호 5,528,032호를 참조한다. 또한, 상기 산소의 방출량은 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO Ltd., 제작)를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 개산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
다음에, 게이트 절연막(112) 위에 산화물 반도체막(136)을 성막한다(도 2(C) 참조). 산화물 반도체막(136)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 성막하면 좋다.
산화물 반도체막(136)은 바람직하게는 스퍼터링법을 사용하여 성막한다. 이때, 산화성 가스를 5% 이상, 바람직하게는 10% 이상, 더 바람직하게는 20% 이상, 더 바람직하게는 50% 이상 함유한 성막 가스를 사용한다. 상기 성막 가스로서 수소 등의 불순물 농도가 낮은 가스를 사용한다.
다음에, 가열 처리를 한다. 가열 처리는 불활성 가스(질소, 또는 헬륨, 네온, 아르곤, 크립톤, 크세논 등의 희가스) 분위기, 산화성 가스를 10ppm 이상, 바람직하게는 1% 이상, 더 바람직하게는 10% 이상 함유한 분위기, 또는 감압 상태(10Pa 이하, 바람직하게는 1Pa 이하, 더 바람직하게는 0.1Pa 이하)에서 150℃ 이상 650℃ 이하, 바람직하게는 200℃ 이상 450℃ 이하의 온도로 한다.
가열 처리에 의하여 도전막(124a)의 일부가 환원되고, 상기 환원에 의하여 생긴 산소가 게이트 절연막(112)을 통하여 산화물 반도체막(136) 내 및 산화물 반도체막(136) 근방까지 도달됨으로써 산화물 반도체막(136) 내 및 산화물 반도체막(136) 근방의 산소 결손을 저감시킬 수 있다.
이와 같이 도전막(124a)의 일부가 환원됨으로써, 도전막(124a)보다 산소 농도가 저감된 제 1 층(104a), 및 도전막(124a)과 같은 정도의 산소 농도를 갖는 제 2 층(104b)이 형성된다. 또한, 도전막(124b)은 특별히 변화하지 않고 제 3 층(104c)이 된다. 결과적으로 제 1 층(104a), 제 2 층(104b), 및 제 3 층(104c)을 갖는 게이트 전극(104)이 형성된다(도 3(A) 참조).
여기서, 산화물 반도체막(136)을 형성할 때 기판 온도를 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 함으로써 상술한 가열 처리를 대신할 수 있다.
또한, 게이트 절연막(112)으로서 가열 처리됨으로써 산소를 방출하는 절연막을 형성하는 경우에는, 가열 처리에 의하여 산소가 게이트 절연막(112)으로부터 산화물 반도체막(106)에 공급된다. 그러나, 산소를 방출함으로써 게이트 절연막(112)의 막질이 저하될 경우가 있다. 이 경우에는, 도전막(124a)으로부터 게이트 절연막(112)에 산소가 공급됨으로써 산소가 방출함에 수반되는 게이트 절연막(112)의 막질의 저하를 억제할 수 있다.
다음에, 산화물 반도체막(136)을 가공하여 섬 형상의 산화물 반도체막(106)을 형성한다(도 3(B) 참조).
다음에, 한 쌍의 전극(116)이 될 도전막을 성막한다. 한 쌍의 전극(116)이 될 도전막은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다. 다음에, 한 쌍의 전극(116)이 될 도전막을 가공하여 한 쌍의 전극(116)을 형성한다.
다음에, 보호 절연막(118)을 성막한다(도 3(C) 참조). 보호 절연막(118)은 스퍼터링법, CVD법, MBE법, ALD법, PLD법을 사용하여 성막하면 좋다. 또한, 보호 절연막(118)을 개재하여 산화물 반도체막(106) 위에 백 게이트 전극을 형성하여도 좋다. 백 게이트 전극에 대해서는 게이트 전극(104)에 관한 기재를 참조한다.
상술한 공정을 거쳐 도 1(B)에 도시된 트랜지스터를 제작하면 좋다.
도 1(B)에 도시된 트랜지스터는 산화물 반도체막(106) 내 및 산화물 반도체막(106) 근방의 산소 결손이 적고 뛰어난 전기 특성을 갖는다. 또한, 트랜지스터의 동작에 따라 생기는 전기 특성의 변동도 억제되기 때문에 상기 트랜지스터를 사용한 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태에 의하여 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다. 또한, 상기 트랜지스터를 사용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 다른 구조를 갖는 트랜지스터에 대하여 도 4(A) 내지 도 6(C)를 사용하여 설명한다.
도 4(A)는 본 발명의 일 형태에 따른 트랜지스터의 상면도다. 도 4(A)에 도시된 1점 쇄선 A-B를 따라 절단한 단면도를 도 4(B)에 도시하였다. 또한, 간략화를 위하여 도 4(A)에서는 게이트 절연막(212), 하지 절연막(102) 등을 생략하였다.
도 4(B)에 도시된 트랜지스터는 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102) 위에 형성된 산화물 반도체막(206)과, 산화물 반도체막(206) 위에 형성된 한 쌍의 전극(216)과, 산화물 반도체막(206) 및 한 쌍의 전극(216)을 덮어 형성된 게이트 절연막(212)과, 게이트 절연막(212)을 개재하여 산화물 반도체막(206)과 중첩하여 형성된 제 1 층(204a), 제 2 층(204b), 및 제 3 층(204c)을 갖는 게이트 전극(204)을 갖는다. 또한, 게이트 전극(204)의 제 1 층(204a)은 게이트 절연막(212)과 접촉하여 형성되어 있고, 게이트 전극(204)의 제 2 층(204b)은 제 1 층(204a) 위에 형성되어 있고, 게이트 전극(204)의 제 3 층(204c)은 제 2 층(204b) 위에 형성되어 있다. 또한, 하지 절연막(102)을 개재하여 산화물 반도체막(206) 아래에 백 게이트 전극을 형성하여도 좋다.
여기서, 게이트 전극(204)의 제 1 층(204a)은 게이트 전극(204)의 제 2 층(204b)보다 산소 농도가 낮은 층이다. 또한, 게이트 전극(204)의 제 3 층(204c)은 게이트 전극(204)의 제 1 층(204a) 및 제 2 층(204b)보다 도전율이 높은 층이다.
또한, 게이트 전극(204)의 제 1 층(204a)은 게이트 절연막(212)보다 산화 반응에서의 깁스 자유 에너지가 높은 물질로 이루어진다. 즉, 게이트 전극(204)의 제 1 층(204a)은 게이트 절연막(212)보다 환원되기 쉬운 성질을 갖는다. 바꿔 말하면, 게이트 전극(204)의 제 1 층(204a)은 게이트 절연막(212)보다 산화되기 어려운 성질을 갖는다.
게이트 전극(204)에 대해서는 게이트 전극(104)에 관한 기재를 참조한다.
게이트 절연막(212)은 산소 투과성을 갖는다. 구체적으로는 막 밀도가 3.2g/cm3 미만인 절연막이다. 또는, 산소 원자를 투과시킬 수 있는 막은 게이트 절연막(212)의 두께에 따라 다르지만 150℃ 이상 450℃ 이하에서의 산소 원자의 확산 계수가 3×10-16cm2/초 이상, 바람직하게는 1×10-15cm2/초 이상, 더 바람직하게는 8×10-15cm2/초 이상인 절연막이다.
게이트 절연막(212)에 대해서는 게이트 절연막(112)에 관한 기재를 참조한다.
또한, 기판(100) 및 하지 절연막(102)에 대해서는 실시형태 1의 기재를 참조한다.
*산화물 반도체막(206)에 대해서는 산화물 반도체막(106)에 관한 기재를 참조한다.
한 쌍의 전극(216)에 대해서는 한 쌍의 전극(116)에 관한 기재를 참조한다. 또한, 본 실시형태에서는 한 쌍의 전극(216)이 산화물 반도체막(206)의 상면과 접촉된 구조를 기재하지만, 이 구조에 한정되는 것은 아니다. 예를 들어 한 쌍의 전극(216)이 산화물 반도체막(206)의 하면과 접촉된 구조로 하여도 좋다.
또한, 도 4(C)에 도시된 트랜지스터는 도 4(B)에 도시된 트랜지스터와 게이트 전극의 구조가 다르다. 구체적으로는 도 4(C)에 도시된 트랜지스터의 게이트 전극(205)은 제 1 층(205a) 및 제 2 층(205b)을 갖고, 각각은 게이트 전극(204)의 제 1 층(204a) 및 제 2 층(204b)과 같은 층이다. 즉, 게이트 전극(205)은 게이트 전극(204)에서 제 3 층(204c)을 제외한 구성이다. 따라서, 게이트 전극(205)은 제 3 층(204c)을 갖지 않아 그 만큼 게이트 전극(204)보다 저항이 높지만 형성하기 용이하다.
도 5(A) 내지 도 6(C)를 사용하여 도 4(B)에 도시된 트랜지스터의 제작 방법을 설명한다.
또한, 기판(100) 위에 하지 절연막(102)이 형성될 때까지의 제작 방법에 대해서는 실시형태 1의 설명을 참조한다.
또한, 하지 절연막(102)은 충분한 평탄성을 갖는 것이 바람직하다. 따라서, 하지 절연막(102)에 평탄화 처리를 하면 바람직하다. 평탄화 처리로서 화학 기계 연마(CMP: Chemical Mechanical Polishing) 또는 드라이 에칭법을 사용하면 좋다. 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하가 되도록 하지 절연막(102)을 형성한다. Ra를 상술한 값 이하로 함으로써 산화물 반도체막에 결정 영역이 형성되기 쉬워진다. 또한, 하지 절연막(102)과 산화물 반도체막의 계면의 요철이 작게 됨으로써 계면 산란의 영향을 작게 할 수 있다. 또한, Ra란 JIS B 0601:2001(ISO4287: 1997)에 정의되어 있는 산술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며, '기준면으로부터 지정면까지의 편차의 절대값을 평균한 값'으로 표현할 수 있고, 수학식 3으로 정의된다.
[수학식 3]
Figure 112020027429864-pat00003
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며, 좌표(x1,y1, f(x1,y1)), (x1,y2, f(x1,y2)), (x2,y1, f(x2,y1)), (x2,y2, f(x2,y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 장방형의 면적을 S0로 하고, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자 힘 현미경(AFM: Atomic Force Microscope)으로 평가할 수 있다.
*다음에, 산화물 반도체막(236)을 성막한다(도 5(A) 참조). 산화물 반도체막(236)에 대해서는 산화물 반도체막(136)에 관한 기재를 참조하고, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 성막하면 좋다.
산화물 반도체막(236)은 바람직하게는 스퍼터링법을 사용하여 성막한다. 이때, 산화성 가스를 5% 이상, 바람직하게는 10% 이상, 더 바람직하게는 20% 이상, 더 바람직하게는 50% 이상 포함한 성막 가스를 사용한다. 상기 성막 가스로서 수소 등의 불순물 농도가 낮은 가스를 사용한다.
산화물 반도체막(236)을 성막한 후 제 1 가열 처리를 하여도 좋다. 제 1 가열 처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 하면 좋다. 불활성 가스 분위기하, 산화성 가스를 10ppm 이상 바람직하게는 1% 이상, 더 바람직하게는 10% 이상 함유한 분위기하, 또는 감압하에서 제 1 가열 처리를 한다. 또는, 불활성 가스 분위기하에서 가열 처리한 후에 탈리된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상, 바람직하게는 1% 이상, 더 바람직하게는 10% 이상 함유한 분위기하에서 제 1 가열 처리를 하여도 좋다. 제 1 가열 처리에 의하여 산화물 반도체막(236)으로부터 수소나 물 등의 불순물을 제거할 수 있다.
다음에, 산화물 반도체막(236)을 가공하여 섬 형상의 산화물 반도체막(206)을 형성한다(도 5(B) 참조).
다음에, 한 쌍의 전극(216)이 될 도전막을 성막한다. 한 쌍의 전극(216)이 될 도전막에 대해서는 한 쌍의 전극(116)이 될 도전막에 관한 기재를 참조하고, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다. 다음에, 한 쌍의 전극(216)이 될 도전막을 가공하여 한 쌍의 전극(216)을 형성한다(도 5(C) 참조).
다음에, 게이트 절연막(212)을 성막한다. 게이트 절연막(212)에 대해서는 게이트 절연막(112)에 관한 기재를 참조하고, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
다음에, 도전막(214a) 및 도전막(214b)을 순차적으로 성막한다(도 6(A) 참조). 도전막(214a) 및 도전막(214b)에 대해서는 도전막(114a) 및 도전막(114b)에 관한 기재를 참조하고 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다. 또한, 도전막(214a)은 금속의 산화물막으로 한다.
다음에, 제 2 가열 처리를 한다. 제 2 가열 처리에 대해서는 실시형태 1의 기재를 참조하면 좋다.
제 2 가열 처리에 의하여 도전막(214a)이 환원되고, 상기 환원에 의하여 생긴 산소가 게이트 절연막(212)을 통하여 산화물 반도체막(206) 내 및 산화물 반도체막(206) 근방까지 도달됨으로써 산화물 반도체막(206) 내 및 산화물 반도체막(206) 근방의 산소 결손을 저감시킬 수 있다.
이와 같이 도전막(214a)이 환원됨으로써, 도전막(214a)보다 산소 농도가 저감된 도전막(224a), 및 도전막(214a)과 같은 정도의 산소 농도를 갖는 도전막(224b)이 형성된다. 또한, 도전막(214b)은 특별히 변화하지 않고 도전막(224c)이 된다(도 6(B) 참조).
도전막(224a), 도전막(224b), 및 도전막(224c)을 가공하여 각각을 제 1 층(204a), 제 2 층(204b), 및 제 3 층(204c)으로 함으로써 게이트 전극(204)을 형성한다(도 6(C) 참조).
또한, 산화물 반도체막 내에 할로겐 및 수소가 존재하면 캐리어를 생성할 경우가 있다. 도전막(214a)으로서 루테늄 또는 산화 루테늄을 사용한 경우에는, 할로겐 및 수소를 사용하지 않고 에칭할 수 있다. 따라서, 도전막(214a)을 할로겐 및 수소를 사용하지 않고 에칭함으로써 트랜지스터의 문턱 전압의 변동을 억제할 수 있다.
상술한 공정을 거쳐 도 4(B)에 도시된 트랜지스터를 제작하면 좋다.
도 4(B)에 도시된 트랜지스터는 산화물 반도체막(206) 내 및 산화물 반도체막(206) 근방의 산소 결손이 적고, 뛰어난 전기 특성을 갖는다. 또한, 트랜지스터의 동작에 따라 생기는 전기 특성의 변동도 억제되기 때문에 상기 트랜지스터를 사용한 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태에 의하여 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다. 또한, 상기 트랜지스터를 사용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 다른 구조를 갖는 트랜지스터에 대하여 도 7(A) 내지 도 11(C)를 사용하여 설명한다.
도 7(A)는 본 발명의 일 형태에 따른 트랜지스터의 상면도다. 도 7(A)에 도시된 1점 쇄선 A-B를 따라 절단한 단면도를 도 7(B)에 도시하였다. 또한, 간략화를 위하여 도 7(A)에서는 보호 절연막(318), 하지 절연막(102) 등을 생략하였다.
도 7(B)에 도시된 트랜지스터는 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102) 위에 형성된 제 1 영역(306a) 및 제 2 영역(306b)을 갖는 산화물 반도체막(306)과, 산화물 반도체막(306) 위에 형성된 게이트 절연막(312)과, 게이트 절연막(312)을 개재하여 산화물 반도체막(306)과 중첩하여 형성된 제 1 층(304a), 제 2 층(304b), 및 제 3 층(304c)을 갖는 게이트 전극(304)과, 게이트 절연막(312) 및 게이트 전극(304)의 측면과 접촉하여 형성된 측벽 절연막(310)과, 측벽 절연막(310), 게이트 전극(304), 및 산화물 반도체막(306)을 덮어 형성된 산화물 반도체막(306)의 일부를 노출시키는 개구부를 갖는 보호 절연막(318)과, 보호 절연막(318)의 개구부를 통하여 산화물 반도체막(306)의 제 2 영역(306b)과 접촉하여 형성된 한 쌍의 전극(316)을 갖는다. 또한, 게이트 전극(304)의 제 1 층(304a)은 게이트 절연막(312)과 접촉하여 형성되어 있고, 게이트 전극(304)의 제 2 층(304b)은 제 1 층(304a) 위에 형성되어 있고, 게이트 전극(304)의 제 3 층(304c)은 제 2 층(304b) 위에 형성되어 있고, 산화물 반도체막(306)의 제 1 영역(306a)은 게이트 전극(304) 및 측벽 절연막(310)과 중첩되는 영역에 형성되어 있다. 또한, 하지 절연막(102)을 개재하여 산화물 반도체막(306) 아래에 백 게이트 전극을 형성하여도 좋다.
여기서, 게이트 전극(304)의 제 1 층(304a)은 게이트 전극(304)의 제 2 층(304b)보다 산소 농도가 낮은 층이다. 또한, 게이트 전극(304)의 제 3 층(304c)은 게이트 전극(304)의 제 1 층(304a) 및 제 2 층(304b)보다 도전율이 높은 층이다.
또한, 게이트 전극(304)의 제 1 층(304a)은 게이트 절연막(312)보다 산화 반응에서의 깁스 자유 에너지가 높은 물질로 이루어진다. 즉, 게이트 전극(304)의 제 1 층(304a)은 게이트 절연막(312)보다 환원되기 쉬운 성질을 갖는다. 바꿔 말하면, 게이트 전극(304)의 제 1 층(304a)은 게이트 절연막(312)보다 산화되기 어려운 성질을 갖는다.
게이트 전극(304)에 대해서는 게이트 전극(104)에 대한 기재를 참조한다.
게이트 절연막(312)은 산소 투과성을 갖는다. 구체적으로는 막 밀도가 3.2g/cm3 미만인 절연막이다. 또는, 산소 원자를 투과시킬 수 있는 막은 게이트 절연막(312)의 두께에 따라 다르지만 150℃ 이상 450℃ 이하에서의 산소 원자의 확산 계수가 3×10-16cm2/초 이상, 바람직하게는 1×10-15cm2/초 이상, 더 바람직하게는 8×10-15cm2/초 이상인 절연막이다.
게이트 절연막(312)에 대해서는 게이트 절연막(112)에 대한 기재를 참조한다.
또한, 도 7(B)에서는 게이트 절연막(312)은 게이트 전극(304)과 같은 상면 형상을 갖지만, 이것에 한정되지 않는다. 예를 들어 게이트 절연막(312)이 게이트 전극(304) 및 측벽 절연막(310)을 합친 것과 같은 상면 형상을 가져도 좋다.
상술한 바와 같은 게이트 전극(304) 및 게이트 절연막(312)을 사용함으로써 게이트 전극(304)으로부터 게이트 절연막(312)을 통하여 산화물 반도체막(306)에 산소를 공급할 수 있다. 따라서, 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방의 산소 결손이 저감된다. 따라서, 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방의 산소 결손에 기인한 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
측벽 절연막(310)은 산소 투과성이 낮은 절연막이다. 산소 투과성이 낮은 절연막이란 산소 분자를 투과시키지 않는 절연막, 또는 산소 원자의 확산 계수가 충분히 낮아 제작 공정에서의 가열 처리 등에 의하여 산소 원자를 투과시키지 않는 절연막을 가리킨다. 예를 들어 산소 분자를 투과시키지 않는 절연막은 산소 분자를 투과시키지 않을 정도로 밀도가 높으면 좋다. 구체적으로는 막 밀도가 3.2g/cm3 이상이면 좋다. 또한, 산소 원자를 투과시키지 않는 절연막은 측벽 절연막(310)의 두께에 따라 다르지만, 150℃ 이상 450℃ 이하에서의 산소 원자의 확산 계수가 3×10-16cm2/초 미만, 바람직하게는 1×10-16cm2/초 미만, 더 바람직하게는 5×10-17cm2/초 미만이면 좋다.
산소 투과성이 낮은 측벽 절연막(310)에 의하여 게이트 전극(304)으로부터 방출되는 산소의 외방 확산을 저감시키고, 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방에 산소를 효율적으로 공급할 수 있다.
또한, 본 실시형태에서는 측벽 절연막(310)을 형성하는 구조를 설명하지만, 이 구성에 한정되지 않는다. 예를 들어 측벽 절연막(310)이 형성되지 않은 구조로 하여도 좋다.
또한, 기판(100) 및 하지 절연막(102)에 대해서는 실시형태 1의 설명을 참조한다.
또한, 산화물 반도체막(306)의 제 1 영역(306a)은 트랜지스터의 채널 영역으로서 기능한다. 또한, 산화물 반도체막(306)의 제 2 영역(306b)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
산화물 반도체막(306)에 대해서는 산화물 반도체막(106)에 관한 기재를 참조한다.
보호 절연막(318)에 대해서는 보호 절연막(118)에 관한 기재를 참조한다.
한 쌍의 전극(316)에 대해서는 한 쌍의 전극(116)에 관한 기재를 참조한다.
도 8(A) 내지 도 9(C)를 사용하여 도 7(B)에 도시된 트랜지스터의 제작 방법을 설명한다.
또한, 도 8(A)에 도시된 기판(100) 위에 하지 절연막(102)이 성막되고, 하지 절연막(102) 위에 산화물 반도체막(236)이 성막되고, 제 1 가열 처리를 할 때까지의 제작 방법에 대해서는 실시형태 1 및 실시형태 2의 설명을 참조한다.
다음에, 게이트 절연막(313)을 성막한다. 게이트 절연막(313)에 대해서는 게이트 절연막(112)에 관한 기재를 참조하고, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
다음에, 도전막(314a) 및 도전막(314b)을 순차적으로 성막한다(도 8(A) 참조). 도전막(314a) 및 도전막(314b)에 대해서는 도전막(114a) 및 도전막(114b)에 대한 기재를 참조하고 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
다음에, 제 2 가열 처리를 한다. 제 2 가열 처리에 대해서는 실시형태 1의 기재를 참조하면 좋다.
제 2 가열 처리에 의하여 도전막(314a)이 환원되고, 상기 환원에 의하여 생긴 산소가 게이트 절연막(313)을 통하여 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방까지 도달됨으로써 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방의 산소 결손을 저감시킬 수 있다.
이와 같이 도전막(314a)이 환원됨으로써, 도전막(314a)보다 산소 농도가 저감된 도전막(324a), 및 도전막(314a)과 같은 정도의 산소 농도를 갖는 도전막(324b)이 형성된다. 또한, 도전막(314b)은 특별히 변화하지 않고 도전막(324c)이 된다(도 8(B) 참조).
다음에, 도전막(324a), 도전막(324b), 및 도전막(324c)을 가공하여 각각을 제 1 층(304a), 제 2 층(304b), 및 제 3 층(304c)으로 함으로써 게이트 전극(304)을 형성한다.
또한, 산화물 반도체막 내에 할로겐 및 수소가 존재하면 캐리어를 생성할 경우가 있다. 도전막(324a)으로서 루테늄 또는 산화 루테늄을 사용한 경우에는, 할로겐 및 수소를 사용하지 않고 에칭할 수 있다. 따라서, 도전막(324a)을 할로겐 및 수소를 사용하지 않고 에칭함으로써 트랜지스터의 문턱 전압의 변동을 억제할 수 있다.
다음에, 게이트 절연막(313)을 가공함으로써 게이트 전극(304)과 같은 상면 형상을 갖는 게이트 절연막(312)을 형성한다(도 8(C) 참조). 또한, 게이트 절연막(313)은 게이트 전극(304)의 형성에 사용한 레지스트 마스크를 사용하여 가공하여도 좋고, 상기 레지스트 마스크를 제거한 후에 게이트 전극(304)을 마스크로서 사용하여 가공하여도 좋다. 이와 같이 하여 산화물 반도체막(236)의 표면의 일부를 노출시킨다.
여기서, 게이트 절연막(313)을 가공하지 않고 다음 제작 공정으로 진행하여도 좋다.
다음에, 측벽 절연막(310)이 될 절연막을 성막한다. 측벽 절연막(310)이 될 절연막은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다. 다음에, 측벽 절연막(310)이 될 절연막에 이방성이 높은 에칭 처리를 함으로써 게이트 절연막(312) 및 게이트 전극(304)의 측면과 접촉된 측벽 절연막(310)을 형성할 수 있다(도 9(A) 참조). 또한, 게이트 절연막(313)을 가공하지 않고 트랜지스터의 제작 공정을 진행한 경우에는, 측벽 절연막(310)을 형성할 때 게이트 절연막(312)이 형성된다. 따라서, 게이트 전극(304) 및 측벽 절연막(310)과 중첩된 형상을 갖는 게이트 절연막이 형성된다. 그리고, 측벽 절연막(310)은 게이트 전극(304)의 측면과 접촉된 형상이 된다.
다음에, 산화물 반도체막(236)을 가공하여 섬 형상 산화물 반도체막을 형성한다. 다음에, 측벽 절연막(310) 및 게이트 전극(304)을 마스크로서 사용하여 섬 형상 산화물 반도체막에 불순물을 첨가한다. 불순물은 산화물 반도체막을 저저항화시키는 불순물이다. 구체적으로는 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬, 및 크세논 중에서 선택된 하나 이상을 첨가하면 좋다. 또한 그 방법은 이온 주입법, 이온 도핑법으로 하면 좋다. 또는 산화물 반도체막을 저저항화시키는 불순물을 포함한 분위기하에서 플라즈마 처리 또는 가열 처리를 하면 좋다. 바람직하게는 이온 주입법을 사용한다. 또한, 이온 주입법에 의하여 산화물 반도체막을 저저항화시키는 불순물을 첨가한 후 제 3 가열 처리를 하여도 좋다. 또한, 본 실시형태에서는 측벽 절연막(310)을 형성한 후에 섬 형상 산화물 반도체막에 불순물을 첨가하지만, 측벽 절연막(310)을 형성하기 전에 섬 형상 산화물 반도체막에 불순물을 첨가하여도 좋다. 이 때, 게이트 절연막(313)을 통하여 섬 형상 산화물 반도체막에 불순물을 첨가하여도 좋고, 게이트 절연막(313)을 가공하여 게이트 전극(304)과 같은 상면 형상을 갖는 게이트 절연막(312)을 형성하고 나서 섬 형상 산화물 반도체막에 불순물을 첨가하여도 좋다. 이 후, 측벽 절연막(310)을 형성하면 좋다. 이와 같이 하여 섬 형상 산화물 반도체막에 불순물을 첨가하면, 섬 형상 산화물 반도체막의 측벽 절연막(310)과 중첩된 영역도 저저항 영역이 된다.
불순물이 첨가된 영역은 저저항화되어 제 2 영역(306b)이 된다. 또한, 불순물이 첨가되지 않은 영역은 특별히 변화하지 않고 제 1 영역(306a)이 된다. 상술한 공정을 거쳐 제 1 영역(306a) 및 제 2 영역(306b)을 갖는 산화물 반도체막(306)을 형성한다(도 9(B) 참조).
다음에, 측벽 절연막(310), 산화물 반도체막(306), 및 게이트 전극(304) 위에 보호 절연막(318)을 성막한다. 보호 절연막(318)에 대해서는 보호 절연막(118)에 관한 기재를 참조하고, 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
다음에, 보호 절연막(318)을 가공하여 산화물 반도체막(306)의 제 2 영역(306b)을 노출시키는 한 쌍의 개구부를 형성한다. 상기 개구부는 산화물 반도체막(306)이 가능한 한 에칭되지 않는 조건으로 형성하지만, 이것에 한정되지 않는다. 구체적으로는 상기 개구부를 형성할 때 산화물 반도체막(306)의 제 2 영역(306b)의 표면의 일부가 에칭되어도 좋고, 제 2 영역(306b)을 관통하여 에칭함으로써 하지 절연막(102)을 노출시켜도 좋다.
다음에, 보호 절연막(318) 및 노출된 산화물 반도체막(306) 위에 한 쌍의 전극(316)이 될 도전막을 성막한다. 상기 도전막은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다.
다음에, 한 쌍의 전극(316)이 될 도전막을 가공하여 한 쌍의 전극(316)을 형성한다(도 9(C) 참조).
상술한 공정을 거쳐 도 7(B)에 도시된 트랜지스터를 제작하면 좋다.
또한, 도 8(A) 내지 도 9(C)에 도시된 트랜지스터의 제작 방법과 다른, 도 7(B)에 도시된 트랜지스터의 제작 방법에 대하여 도 10(A) 내지 도 11(C)를 사용하여 설명한다.
또한, 도 10(A)는 도 8(A)와 같은 단면도를 도시한 것이다. 따라서, 도 10(A)까지의 설명에 대해서는 도 8(A)까지의 설명을 참조한다.
다음에, 도전막(314a) 및 도전막(314b)을 가공하여 게이트 전극과 같은 상면 형상을 갖는 도전막(334a) 및 도전막(334b)을 형성한다.
또한, 산화물 반도체막 내에 할로겐 및 수소가 존재하면 캐리어를 생성할 경우가 있다. 도전막(334a)으로서 루테늄 또는 산화 루테늄을 사용한 경우에는, 할로겐 및 수소를 사용하지 않고 에칭할 수 있다. 따라서, 도전막(334a)을 할로겐 및 수소를 사용하지 않고 에칭함으로써 트랜지스터의 문턱 전압의 변동을 억제할 수 있다.
다음에, 게이트 절연막(313)을 가공함으로써 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막(312)을 형성한다(도 10(B) 참조). 또한, 게이트 절연막(313)은 도전막(314a) 및 도전막(314b)의 가공에 사용한 레지스트 마스크를 사용하여 가공하여도 좋고, 상기 레지스트 마스크를 제거한 후에 도전막(334a) 및 도전막(334b)을 마스크로서 사용하여 가공하여도 좋다. 이와 같이 하여 산화물 반도체막(236)의 표면의 일부를 노출시킨다.
여기서, 게이트 절연막(313)을 가공하지 않고 다음 제작 공정으로 진행하여도 좋다.
다음에, 측벽 절연막(310)이 될 절연막을 성막한다. 측벽 절연막(310)이 될 절연막은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 성막하면 좋다. 다음에, 측벽 절연막(310)이 될 절연막에 이방성이 높은 에칭 처리를 함으로써 게이트 절연막(312), 도전막(334a), 및 도전막(334b) 측면과 접촉된 측벽 절연막(310)을 형성할 수 있다(도 10(C) 참조).
다음에, 산화물 반도체막(236)을 가공하여 섬 형상 산화물 반도체막을 형성한다. 다음에, 측벽 절연막(310), 게이트 절연막(312), 도전막(334a), 및 도전막(334b)을 마스크로서 사용하여 섬 형상의 산화물 반도체막에 불순물을 첨가한다. 상기 불순물은 도 9(A) 및 도 9(B)에서 설명한 불순물에 대한 기재를 참조하면 좋다.
불순물이 첨가된 영역은 저저항화되어 제 2 영역(306b)이 된다. 또한, 불순물이 첨가되지 않은 영역은 특별히 변화하지 않고 제 1 영역(306a)이 된다. 상술한 공정을 거쳐 제 1 영역(306a) 및 제 2 영역(306b)을 갖는 산화물 반도체막(306)을 형성한다(도 11(A) 참조).
다음에, 제 2 가열 처리를 한다.
제 2 가열 처리에 의하여 도전막(334a)이 환원되고, 상기 환원에 의하여 생긴 산소가 게이트 절연막(312)을 통하여 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방까지 도달됨으로써 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방의 산소 결손을 저감시킬 수 있다.
이와 같이 도전막(334a)이 환원됨으로써, 도전막(334a)보다 산소 농도가 저감된 제 1 층(304a), 및 도전막(334a)과 같은 정도의 산소 농도를 갖는 제 2 층(304b)이 형성된다. 또한, 도전막(334b)은 특별히 변화하지 않고 제 3 층(304c)이 된다. 결과적으로 제 1 층(304a), 제 2 층(304b), 및 제 3 층(304c)을 갖는 게이트 전극(304)이 형성된다(도 11(B) 참조).
다음에, 측벽 절연막(310), 산화물 반도체막(306), 및 게이트 전극(304) 위에 보호 절연막(318)을 성막한다.
다음에, 보호 절연막(318)을 가공하여 산화물 반도체막(306)의 제 2 영역(306b)을 노출시키는 한 쌍의 개구부를 형성한다. 상기 개구부는 산화물 반도체막(306)이 가능한 한 에칭되지 않는 조건으로 형성하지만, 이것에 한정되지 않는다. 구체적으로는 상기 개구부를 형성할 때 산화물 반도체막(306)의 제 2 영역(306b) 표면의 일부가 에칭되어도 좋고, 제 2 영역(306b)을 관통하여 에칭함으로써 하지 절연막(102)을 노출시켜도 좋다.
다음에, 보호 절연막(318) 및 노출된 산화물 반도체막(306) 위에 한 쌍의 전극(316)이 될 도전막을 성막한다. 다음에, 한 쌍의 전극(316)이 될 도전막을 가공하여 한 쌍의 전극(316)을 형성한다(도 11(C) 참조).
상술한 공정을 거쳐 도 7(B)에 도시된 트랜지스터를 제작하면 좋다.
도 7(B)에 도시된 트랜지스터는 산화물 반도체막(306) 내 및 산화물 반도체막(306) 근방의 산소 결손이 적고, 뛰어난 전기 특성을 갖는다. 또한, 트랜지스터의 동작에 따라 생기는 전기 특성의 변동도 억제되기 때문에 상기 트랜지스터를 사용한 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태에 의하여 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다. 또한, 상기 트랜지스터를 사용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3에서 기재한 트랜지스터와 다른 구조를 갖는 트랜지스터에 대하여 도 12(A) 및 도 12(B)를 사용하여 설명한다.
도 12(A)는 본 발명의 일 형태에 따른 트랜지스터의 상면도다. 도 12(A)에 도시된 1점 쇄선 A-B를 따라 절단한 단면도를 도 12(B)에 도시하였다. 또한, 간략화를 위하여 도 12(A)에서는 보호 절연막(418), 하지 절연막(102) 등을 생략하였다.
도 12(B)에 도시된 트랜지스터는 기판(100) 위에 형성된 하지 절연막(102)과, 하지 절연막(102) 위에 형성된 제 1 영역(406a) 및 제 2 영역(406b)을 갖는 산화물 반도체막(406)과, 산화물 반도체막(406) 위에 형성된 게이트 절연막(412)과, 게이트 절연막(412)을 개재하여 산화물 반도체막(406)과 중첩하여 형성된 제 1 층(404a), 제 2 층(404b), 및 제 3 층(404c)을 갖는 게이트 전극(404)과, 게이트 전극(404)의 제 3 층(404c) 위에 형성된 절연막(420)과, 게이트 절연막(412), 게이트 전극(404), 및 절연막(420)의 측면과 접촉하여 형성된 측벽 절연막(410)과, 산화물 반도체막(406)의 제 2 영역(406b) 및 측벽 절연막(410)과 접촉하여 형성된 한 쌍의 전극(416)과, 한 쌍의 전극(416), 절연막(420), 측벽 절연막(410), 게이트 전극(404), 및 산화물 반도체막(406)을 덮어 형성된 한 쌍의 전극(416)의 일부를 노출시키는 개구부를 갖는 보호 절연막(418)과, 보호 절연막(418)의 개구부를 통하여 한 쌍의 전극(416) 각각과 접촉하여 형성된 한 쌍의 배선(466)을 갖는다. 또한, 게이트 전극(404)의 제 1 층(404a)은 게이트 절연막(412)과 접촉하여 형성되어 있고, 게이트 전극(404)의 제 2 층(404b)은 제 1 층(404a) 위에 형성되어 있고, 게이트 전극(404)의 제 3 층(404c)은 제 2 층(404b) 위에 형성되어 있고, 산화물 반도체막(406)의 제 1 영역(406a)은 게이트 전극(404) 및 측벽 절연막(410)과 중첩된 영역에 형성되어 있다. 또한, 하지 절연막(102)을 개재하여 산화물 반도체막(406) 아래에 백 게이트 전극을 형성하여도 좋다.
여기서, 게이트 전극(404)의 제 1 층(404a)은 게이트 전극(404)의 제 2 층(404b)보다 산소 농도가 낮은 층이다. 또한, 게이트 전극(404)의 제 3 층(404c)은 게이트 전극(404)의 제 1 층(404a) 및 제 2 층(404b)보다 도전율이 높은 층이다.
*또한, 게이트 전극(404)의 제 1 층(404a)은 게이트 절연막(412)보다 산화 반응에서의 깁스 자유 에너지가 높은 물질로 이루어진다. 즉, 게이트 전극(404)의 제 1 층(404a)은 게이트 절연막(412)보다 환원되기 쉬운 성질을 갖는다. 바꿔 말하면, 게이트 전극(404)의 제 1 층(404a)은 게이트 절연막(412)보다 산화되기 어려운 성질을 갖는다.
게이트 전극(404)에 대해서는 게이트 전극(104)에 관한 기재를 참조한다.
게이트 절연막(412)은 산소 투과성을 갖는다. 구체적으로는 막 밀도가 3.2g/cm3 미만인 절연막이다. 또는, 산소 원자를 투과시킬 수 있는 막은 게이트 절연막(412)의 두께에 따라 다르지만 150℃ 이상 450℃ 이하에서의 산소 원자의 확산 계수가 3×10-16cm2/초 이상, 바람직하게는 1×10-15cm2/초 이상, 더 바람직하게는 8×10-15cm2/초 이상인 절연막이다.
게이트 절연막(412)에 대해서는 게이트 절연막(112)에 관한 기재를 참조한다.
또한, 도 12(B)에서는 게이트 절연막(412)은 게이트 전극(404) 및 측벽 절연막(410)을 합친 것과 같은 상면 형상으로 하였지만, 이것에 한정되지 않는다. 예를 들어 게이트 절연막(412)이 게이트 전극(404)과 같은 상면 형상을 가져도 좋다.
상술한 바와 같은 게이트 전극(404) 및 게이트 절연막(412)을 사용함으로써 게이트 전극(404)으로부터 게이트 절연막(412)을 통하여 산화물 반도체막(406)에 산소를 공급할 수 있다. 따라서, 산화물 반도체막(406) 내 및 산화물 반도체막(406) 근방의 산소 결손이 저감된다. 따라서, 산화물 반도체막(406) 내 및 산화물 반도체막(406) 근방의 산소 결손에 기인한 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
측벽 절연막(410)은 산소 투과성이 낮은 절연막이다. 산소 투과성이 낮은 절연막이란 산소 분자를 투과시키지 않는 절연막, 또는 산소 원자의 확산 계수가 충분히 낮아 제작 공정에서의 가열 처리 등에 의하여 산소 원자를 투과시키지 않는 절연막을 가리킨다. 예를 들어 산소 분자를 투과시키지 않는 절연막은 산소 분자를 투과시키지 않을 정도로 밀도가 높으면 좋다. 구체적으로는 막 밀도가 3.2g/cm3 이상이면 좋다. 또한, 산소 원자를 투과시키지 않는 절연막은 측벽 절연막(410)의 두께에 따라 다르지만, 150℃ 이상 450℃ 이하에서의 산소 원자의 확산 계수가 3×10-16cm2/초 미만, 바람직하게는 1×10-16cm2/초 미만, 더 바람직하게는 5×10-17cm2/초 미만이면 좋다.
산소 투과성이 낮은 측벽 절연막(410)에 의하여 게이트 전극(404)으로부터 방출되는 산소의 외방 확산을 저감시키고, 산화물 반도체막(406) 내 및 산화물 반도체막(406) 근방에 산소를 효율적으로 공급할 수 있다.
절연막(420)은 한 쌍의 전극(416)과 게이트 전극(404)이 접촉되지 않도록 하기 위하여 형성되는 것이다. 절연막(420)에 대해서는 하지 절연막(102)에 관한 기재를 참조한다.
또한, 기판(100) 및 하지 절연막(102)에 대해서는 실시형태 1의 설명을 참조한다.
또한, 산화물 반도체막(406)의 제 1 영역(406a)은 트랜지스터의 채널 영역으로서 기능한다. 또한, 산화물 반도체막(406)의 제 2 영역(406b)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
산화물 반도체막(406)에 대해서는 산화물 반도체막(106)에 관한 기재를 참조한다.
보호 절연막(418)에 대해서는 보호 절연막(118)에 관한 기재를 참조한다.
한 쌍의 전극(416) 및 한 쌍의 배선(466)에 대해서는 한 쌍의 전극(116)에 관한 기재를 참조한다.
도 12(B)에 도시된 트랜지스터는 한 쌍의 전극(416)이 산화물 반도체막(406)의 저저항화된 영역보다 낮은 저항을 가질 수 있으므로 높은 온 특성을 얻을 수 있다.
도 12(B)에 도시된 트랜지스터는 산화물 반도체막(406) 내 및 산화물 반도체막(406) 근방의 산소 결손이 적고, 뛰어난 전기 특성을 갖는다. 또한, 트랜지스터의 동작에 따라 생기는 전기 특성의 변동도 억제되기 때문에 상기 트랜지스터를 사용한 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태에 의하여 전기 특성이 뛰어난 트랜지스터를 제공할 수 있다. 또한, 상기 트랜지스터를 사용한 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 사용하여 제작한 액정 표시 장치에 대하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일 형태를 적용한 예에 대하여 설명하지만, 이것에 한정되는 것은 아니다. 예를 들어 발광 장치의 하나인 EL(Electro Luminescence) 표시 장치에 본 발명의 일 형태를 적용하는 것은 당업자라면 쉽게 생각해 낼 수 있는 것이다.
도 13은 액티브 매트릭스 구동 방식인 액정 표시 장치의 회로도를 도시한 것이다. 액정 표시 장치는 소스 라인 SL_1 내지 소스 라인 SL_a, 게이트 라인 GL_1 내지 게이트 라인 GL_b, 및 복수의 화소(2200)를 갖는다. 화소(2200)는 트랜지스터(2230), 커패시터(2220), 및 액정 소자(2210)를 포함한다. 복수의 화소(2200)로 액정 표시 장치의 화소부를 구성한다. 또한 단순히 소스 라인 또는 게이트 라인을 가리키는 경우에는 소스 라인 SL 또는 게이트 라인 GL이라고 기재하는 경우도 있다.
트랜지스터(2230)로서 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 사용한다. 실시형태 1 내지 실시형태 4에 기재된 트랜지스터는 전기 특성이 양호한 산화물 반도체를 사용한 트랜지스터이기 때문에 표시 품위가 높은 표시 장치를 얻을 수 있다.
게이트 라인 GL은 트랜지스터(2230)의 게이트와 접속되고, 소스 라인 SL은 트랜지스터(2230)의 소스와 접속되고, 트랜지스터(2230)의 드레인은 커패시터(2220)의 용량 전극 중 하나와 액정 소자(2210)의 화소 전극 중 하나와 접속된다. 커패시터(2220)의 용량 전극 중 다른 하나 및 액정 소자(2210)의 화소 전극 중 다른 하나는 공통 전극과 접속된다. 또한, 공통 전극은 게이트 라인 GL과 동일 층으로 형성하여도 좋다.
또한, 게이트 라인 GL은 게이트 구동 회로와 접속된다. 게이트 구동 회로는 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 포함하여도 좋다.
또한, 소스 라인 SL은 소스 구동 회로와 접속된다. 소스 구동 회로는 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 포함하여도 좋다.
또한 게이트 구동 회로 및 소스 구동 회로 중 하나 또는 양쪽 모두를 별도 준비된 기판 위에 형성하고, COG(Chip On Glass), 와이어 본딩(wire bonding), 또는 TAB(Tape Automated Bonding) 등의 방법을 사용하여 접속시켜도 좋다.
또한 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에 보호 회로를 형성하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트 라인 GL에 트랜지스터(2230)의 문턱 전압 이상의 전압을 인가하면, 소스 라인 SL로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류가 되어 커패시터(2220)에 축적된다. 1 행을 충전한 후, 상기 행에 있는 트랜지스터(2230)는 오프 상태가 되어 소스 라인 SL로부터 전압이 공급되지 않지만, 커패시터(2220)에 축적된 전하에 의하여 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 커패시터(2220)를 충전한다. 상술한 바와 같이 하여 1행 내지 b행을 충전한다. 드레인 전류란 트랜지스터에서 채널을 개재하여 드레인으로부터 소스로 흐르는 전류를 가리킨다. 드레인 전류는 게이트 전압이 문턱 전압보다 큰 경우에 흐른다.
또한, 트랜지스터(2230)는 오프 전류가 작기 때문에 동작이 적은 화상(정지 화상을 포함함)에서는 표시의 재기록 주파수를 저감시킬 수 있으므로 소비 전력을 더 저감시킬 수 있다. 또한, 커패시터(2220)의 용량을 더 작게 할 수 있으므로 충전에 사용되는 소비 전력을 저감시킬 수 있다.
또한, 트랜지스터(2230)는 트랜지스터의 동작으로 인한 전기 특성의 변동이 작기 때문에 신뢰성이 높은 액정 표시 장치를 얻을 수 있다.
상술한 바와 같이 본 발명의 일 형태에 의하여 표시 품위가 높고, 소비 전력이 작고, 신뢰성이 뛰어난 액정 표시 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 사용하여 반도체 기억 장치를 제작하는 예에 대하여 설명한다.
휘발성 반도체 기억 장치의 대표적인 예로서는 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립플롭 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
불휘발성 반도체 기억 장치의 대표적인 예로서는 트랜지스터의 게이트와 채널 영역 사이에 노드를 갖고, 상기 노드 전하를 유지함으로써 기억을 하는 플래시 메모리가 있다.
상술한 반도체 기억 장치에 포함되는 트랜지스터의 일부에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용할 수 있다.
우선, 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용한 반도체 기억 장치의 메모리 셀에 대하여 도 14(A) 및 도 14(B)를 사용하여 설명한다.
메모리 셀은 트랜지스터 Tr와 커패시터 C를 갖고, 트랜지스터 Tr의 게이트는 워드 라인 WL과 전기적으로 접속되고, 트랜지스터 Tr의 소스 또는 드레인 중 하나는 비트 라인 BL과 전기적으로 접속되고, 트랜지스터 Tr의 소스 또는 드레인 중 다른 하나는 커패시터 C의 단부 중 하나와 전기적으로 접속되고, 커패시터 C의 단부 중 다른 하나는 접지되고, 비트 라인 BL은 센스 앰프 SAmp과 전기적으로 접속된다(도 14(A) 참조).
커패시터 C에 유지된 전압의 시간 변화는 트랜지스터 Tr의 오프 전류에 의하여 도 14(B)에 도시된 바와 같이 서서히 저감되는 것이 알려져 있다. 처음에 V0으로부터 V1까지 충전된 전압은 시간이 지나면 data1을 판독할 수 있는 한계점인 VA까지 저감된다. 이 기간을 유지 기간 T_1로 한다. 즉, 2값 메모리 셀인 경우에는, 유지 기간 T_1 도중에 리프레시할 필요가 있다.
여기서, 트랜지스터 Tr에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용하면, 오프 전류가 작기 때문에 유지 기간 T_1을 길게 할 수 있다. 즉, 리프레시할 횟수를 적게 할 수 있기 때문에 소비 전력을 저감시킬 수 있다. 예를 들어 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하인 산화물 반도체막을 사용한 트랜지스터로 메모리 셀을 구성하면, 전력을 공급하지 않으면서 며칠 동안 내지 수십 년 동안에 걸쳐 데이터를 유지할 수 있다.
또한 트랜지스터 Tr에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용하면, 상기 트랜지스터는 트랜지스터의 동작으로 인한 전기 특성의 변동이 작기 때문에 신뢰성이 높은 반도체 기억 장치를 얻을 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 신뢰성이 높고 소비 전력이 작은 메모리 셀을 갖는 반도체 기억 장치를 얻을 수 있다.
다음에, 도 14(A) 및 도 14(B)와 다른 예로서, 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용한 반도체 기억 장치의 메모리 셀에 대하여 도 15(A) 및 도 15(B)를 사용하여 설명한다.
도 15(A)는 메모리 셀 및 그 주변의 회로도다. 상기 메모리 셀은 트랜지스터 Tr_1, 트랜지스터 Tr_2, 및 커패시터 C를 갖는다. 트랜지스터 Tr_1의 게이트는 워드 라인 WL_1과 전기적으로 접속되고, 트랜지스터 Tr_1의 소스 또는 드레인 중 하나는 소스 라인 SL_1과 전기적으로 접속되고, 트랜지스터 Tr_2의 게이트는 트랜지스터 Tr_1의 소스 또는 드레인 중 다른 하나, 커패시터 C의 단부 중 하나와 전기적으로 접속됨으로써 노드 N을 형성하고, 트랜지스터 Tr_2의 소스 또는 드레인 중 하나는 드레인 라인 DL_2와 전기적으로 접속되고, 트랜지스터 Tr_2의 소스 또는 드레인 중 다른 하나는 소스 라인 SL_2와 전기적으로 접속되고, 커패시터 C의 단부 중 다른 하나는 용량 라인 CL과 전기적으로 접속된다.
또한, 본 실시형태에 기재하는 비휘발성 메모리는 노드 N의 전위에 따라 트랜지스터 Tr_2의 외견상 문턱 전압이 변동되는 것을 이용한 것이다. 예를 들어 도 15(B)는 용량 라인 CL의 전압 VCL과 트랜지스터 Tr_2를 흐르는 드레인 전류 Id_2의 관계를 설명하기 위한 도면이다.
여기서, 노드 N의 전위는 트랜지스터 Tr_1을 통하여 조정할 수 있다. 예를 들어 소스 라인 SL_1의 전위를 VDD로 한다. 이때 워드 라인 WL_1의 전위를 트랜지스터 Tr_1의 문턱 전압 Vth에 VDD를 가한 전위 이상으로 함으로써 노드 N의 전위를 HIGH로 할 수 있다. 또한, 워드 라인 WL_1의 전위를 트랜지스터 Tr_1의 문턱 전압 Vth 이하로 함으로써 노드 N의 전위를 LOW로 할 수 있다.
그러므로 N=LOW로 나타낸 VCL-Id_2 커브 또는 N=HIGH로 나타낸 VCL-Id_2 커브를 얻을 수 있다. 즉, N=LOW인 경우에는, VCL=0V에서 Id_2가 작기 때문에 데이터 0이 된다. 또한, N=HIGH인 경우에는, VCL=0V에서 Id_2가 크기 때문에 데이터 1이 된다. 이와 같이 하여 데이터를 기억할 수 있다.
여기서, 트랜지스터 Tr_1에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용하면, 상기 트랜지스터는 오프 전류를 매우 작게 할 수 있기 때문에, 노드 N에 축적된 전하가 트랜지스터 Tr_1의 소스와 드레인 사이를 의도하지 않게 누설되는 것을 억제할 수 있다. 따라서, 오랫동안 데이터를 유지할 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 기억 장치에 포함되는 메모리 셀은 트랜지스터 Tr_1의 문턱 전압이 조정되기 때문에 기록 동작에 필요한 전압이 작고, 플래시 메모리 등과 비교하여 소비 전력을 저감시킬 수 있다.
또한, 트랜지스터 Tr_1에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용하면, 상기 트랜지스터는 트랜지스터의 동작으로 인한 전기 특성의 변동이 작기 때문에, 신뢰성이 높은 반도체 기억 장치를 얻을 수 있다.
또한, 트랜지스터 Tr_2에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 적용하여도 좋다.
상술한 바와 같이, 본 발명의 일 형태에 의하여 신뢰성이 높고 소비 전력이 작은 반도체 기억 장치를 얻을 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 7)
실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터 또는 실시형태 6에 기재된 반도체 기억 장치를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 16(A)는 CPU의 구체적인 구성을 도시한 블록도다. 도 16(A)에 도시된 CPU는 기판(1190) 위에 연산 논리 장치(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함한다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 형성하여도 좋다. 물론, 도 16(A)에 도시된 CPU는 그 구성을 간략화하여 도시된 일례에 불과하며, 실제의 CPU는 그 용도에 따리 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 따라 각종 제어를 한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태에 의거하여 판단하고, 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호 CLK1을 바탕으로 하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 16(A)에 도시된 CPU에서는 레지스터(1196)에 기억 소자가 형성되어 있다. 레지스터(1196)의 기억 소자에는 실시형태 6에 기재된 반도체 기억 장치를 사용할 수 있다.
도 16(A)에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작을 한다. 즉, 레지스터(1196)가 갖는 기억 소자에서 플립플롭에 의하여 데이터를 유지하거나 커패시터에 의하여 데이터를 유지한다. 플립플롭에 의하여 데이터가 유지되어 있는 경우에는, 레지스터(1196) 내의 기억 소자에 전원 전압이 공급된다. 커패시터에 의하여 데이터가 유지되어 있는 경우에는, 커패시터의 데이터가 재기록되고, 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
도 16(B) 또는 도 16(C)에 도시된 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 형성함으로써 전원을 정지할 수 있다. 도 16(B) 및 도 16(C)의 회로에 대한 설명을 다음과 같다.
도 16(B) 및 도 16(C)에는 기억 소자로의 전원 전압의 공급을 제어하는 스위칭 소자에 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 사용한 구성의 일례를 도시하였다.
도 16(B)에 도시된 기억 장치는 스위칭 소자(1141)와, 복수의 기억 소자(1142)를 갖는 기억 소자군(1143)을 갖는다. 구체적으로는 각 기억 소자(1142)에는 실시형태 6에 기재된 반도체 기억 장치를 사용할 수 있다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 스위칭 소자(1141)를 통하여 하이 레벨의 전원 전위 VDD가 공급된다. 또한, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는 신호 IN의 전위와, 로 레벨의 전원 전위 VSS의 전위가 공급된다.
도 16(B)에서는 스위칭 소자(1141)로서 실시형태 1 내지 실시형태 4 중 어느 형태에 기재된 트랜지스터를 사용하고, 상기 트랜지스터의 스위칭은상기 트랜지스터의 게이트에 공급되는 신호 SigA에 의하여 제어된다.
또한, 도 16(B)에는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 한정되지 않고, 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬 접속과 병렬 접속이 조합되어도 좋다.
또한, 도 16(C)에는 기억 소자군(1143)이 갖는 각 기억 소자(1142)에 스위칭 소자(1141)를 통하여 로 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)로의 로 레벨의 전원 전위 VSS의 공급을 스위칭 소자(1141)에 의하여 제어할 수 있다.
기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 형성하면, 일시적으로 CPU의 동작을 정지하고 전원 전압의 공급을 정지한 경우라도 데이터를 유지할 수 있으므로 소비 전력을 저감시킬 수 있다. 예를 들어 사용자가 퍼스널 컴퓨터의 키보드 등의 입력 장치에 정보를 입력하지 않는 동안 CPU의 동작을 정지할 수 있어 소비 전력을 저감시킬 수 있다.
여기서는, CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 내지 실시형태 7 중 적어도 하나를 적용한 전자 기기의 예에 대하여 설명한다.
도 17(A)는 휴대형 정보 단말이다. 도 17(A)에 도시된 휴대형 정보 단말은 하우징(9300)과, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다. 표시부(9303) 및 카메라(9305)에 본 발명의 일 형태를 적용할 수 있다. 또한, 도시하지 않았지만, 본체에 내장된 연산 장치, 무선 회로, 또는 기억 회로에 본 발명의 일 형태를 적용할 수도 있다.
도 17(B)는 디스플레이다. 도 17(B)에 도시된 디스플레이는 하우징(9310)과 표시부(9311)를 구비한다. 표시부(9311)에 본 발명의 일 형태를 적용할 수 있다. 본 발명의 일 형태를 적용함으로써, 표시 품위가 높고, 소비 전력이 작고, 신뢰성이 높은 디스플레이로 할 수 있다.
도 17(C)는 디지털 스틸 카메라다. 도 17(C)에 도시된 디지털 스틸 카메라는 하우징(9320)과, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 표시부(9323)에 본 발명의 일 형태를 적용할 수 있다. 또한, 도시하지 않았지만, 기억 회로 또는 이미지 센서에 본 발명의 일 형태를 적용할 수도 있다.
도 17(D)는 반으로 폴더형 휴대 정보 단말이다. 도 17(D)에 도시된 폴더형 휴대 정보 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 후크(9633), 조작 스위치(9638)를 갖는다. 표시부(9631a) 및 표시부(9631b)에 본 발명의 일 형태를 적용할 수 있다. 또한, 도시하지 않았지만, 본체에 내장된 연산 장치, 무선 회로, 또는 기억 회로에 본 발명의 일 형태를 적용할 수도 있다.
또한, 표시부(9631a) 또는/및 표시부(9631b)는 일부 또는 모든 부분을 터치 패널로 할 수 있고, 표시된 조작 키를 터치함으로써 데이터의 입력 등을 할 수 있다.
본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 전자 기기의 성능을 높이고 또 신뢰성을 높일 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)을 사용하여 가열 처리에 의한 산화 실리콘막 내의 산소의 거동을 설명한다.
SIMS에는 4중극형 2차 이온 질량 분석 장치 PHI ADEPT1010(ULVAC-PHI, Inc. 제작)을 사용하였다.
시료의 제작 방법은 다음과 같다.
우선, 석영 기판을 준비하고, 석영 기판 위에 18O2를 사용하여 산화 실리콘막을 성막하였다. 또한, 상기 18O2를 사용한 산화 실리콘막은 스퍼터링법에 의하여 성막하였다. 구체적으로는 산화 실리콘 타깃을 사용하고, 아르곤 25sccm 및 산소(18O2) 25sccm를 함유한 분위기로 하고, 압력을 0.4Pa로 제어하고, 성막시의 기판 가열 온도를 100℃로 하고, 성막 전력을 1.5kW(13.56MHz)로 하여 막 두께가 300nm인 18O2를 사용한 산화 실리콘막을 성막하였다.
여기서, 18O2란 원자량이 18인 산소 원자의 동위체(18O)로 이루어진 산소 분자를 가리킨다.
다음에, 18O2를 사용한 산화 실리콘막 위에 산화 실리콘막을 성막하였다. 또한, 상기 산화 실리콘막은 스퍼터링법에 의하여 성막하였다. 구체적으로는 산화 실리콘 타깃을 사용하고, 아르곤 25sccm 및 산소 25sccm를 함유한 분위기로 하고, 압력을 0.4Pa로 제어하고, 성막시의 기판 가열 온도를 100℃로 하고, 성막 전력을 1.5kW(13.56MHz)로 하여 막 두께가 100nm인 산화 실리콘막을 성막하였다. 상기 산화 실리콘막에는 18O를 의도적으로 함유시키지 않았다.
상술한 바와 같이 제작한 시료에 질소 분위기하에서 150℃, 250℃, 350℃, 및 550℃의 온도로 1시간 동안 가열 처리하였다. 또한, 특별히 가열 처리하지 않은 시료도 준비하였다(as-depo라고 부름).
도 18은 SIMS에 의한 18O의 깊이 방향에 대한 분석 결과다. 도 18에 도시된 as-depo, 150℃, 250℃, 350℃, 및 550℃의 표시는 각 가열 처리의 조건에 대응한다. 또한, 도 18에 도시된 파선에 대하여 오른 쪽이 18O2를 사용하여 성막한 산화 실리콘막(산화 실리콘(18O2)이라고 표기함)을 나타낸 것이다.
도 18에 의거하여 가열 처리함으로써 18O2를 사용하여 성막한 산화 실리콘막으로부터 산화 실리콘막으로 18O가 확산되는 것을 알았다. 또한, 가열 처리의 온도가 높을수록 18O2를 사용하여 성막한 산화 실리콘막으로부터 산화 실리콘막으로 18O가 확산되는 양이 많은 것을 알았다.
결과적으로, 150℃ 정도의 가열 처리를 한 경우에도, 산화 실리콘막의 40nm 정도의 깊이까지 산소가 확산되는 것을 알았다.
본 실시예에 의하여, 가열 처리됨으로써 산화 실리콘막 내에 산소가 확산되는 것을 알 수 있다.
(실시예 2)
본 실시예에서는 TDS 분석을 사용하여 산화 알루미늄막의 산소 투과성에 대하여 설명한다.
가스 방출의 평가는 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO, Ltd., 제작)를 사용하였다.
시료의 제작 방법은 다음과 같다.
우선, 실리콘 웨이퍼를 준비하고, 실리콘 웨이퍼 위에 열 산화막을 성막하였다. 3% HCl를 함유한 산소 분위기하에서 950℃의 온도로 막 두께가 100nm인 열 산화막을 성막하였다.
다음에, 열 산화막 위에 산화 실리콘막을 성막하였다.
산화 실리콘막은 스퍼터링법에 의하여 성막하였다. 구체적으로는 산화 실리콘 타깃을 사용하고, 산소 50sccm를 함유한 분위기로 하고, 압력을 0.4Pa로 제어하고, 성막시의 기판 가열 온도를 100℃로 하고, 성막 전력을 2kW(13.56MHz)로 하여 막 두께가 300nm인 산화 실리콘막을 성막하였다. 이 공정까지 거친 시료를 시료 A로 한다.
다음에, 산화 실리콘막 위에 산화 알루미늄막을 성막하였다.
산화 알루미늄막은 스퍼터링법에 의하여 성막하였다. 구체적으로는 산화 알루미늄 타깃을 사용하고, 아르곤 25sccm 및 산소 25sccm를 함유한 분위기로 하고, 압력을 0.4Pa로 제어하고, 성막시의 기판 가열 온도를 250℃로 하고, 성막 전력을 2.5kW(13.56MHz)로 하여 막 두께가 10nm인 산화 알루미늄막을 성막하였다. 이 공정까지 거친 시료를 시료 B로 한다.
상술한 바와 같이 하여 시료 A 및 시료 B를 제작하였다. 다음에, 각 시료로부터의 가스의 탈리를 평가하였다.
TDS 분석에 의한 M/z가 32인 가스의 이온 강도를 도 19(A) 및 도 19(B)에 도시하였다. 여기서, 도 19(A)는 산화 실리콘막 위에 산화 알루미늄막을 형성하지 않은 시료 A의 TDS 분석에 의한 M/z가 32인 가스의 이온 강도다. 또한, 도 19(B)는 산화 실리콘막 위에 산화 알루미늄막을 형성한 시료 B의 TDS 분석에 의한 M/z가 32인 가스의 이온 강도다.
도 19(A)에 도시된 시료 A의 TDS 분석에 의거하여, 기판 온도가 200℃ 이상 400℃ 이하인 경우에, M/z가 32인 가스의 탈리가 확인되었다. 또한, 방출량을 산소 원자로 환산하면, 5.0×1020atoms/cm3이었다.
한편, 도 19(B)에 도시된 시료 B의 TDS 분석에 의거하여, 기판 온도가 200℃ 이상 400℃ 이하인 경우에, M/z가 32인 가스의 탈리는 거의 확인되지 않았다.
시료 A 및 시료 B를 비교함으로써 가열 처리됨으로써 산소를 방출하는 산화 실리콘막 위에 산화 알루미늄막을 10nm 형성함으로써 산화 실리콘막으로부터 방출되는 산소의 외방 확산을 방지할 수 있는 것을 알았다.
본 실시예에 의하여, 산화 알루미늄막은 산소 투과성이 낮은 것을 알 수 있다.
(실시예 3)
*본 실시예에서는 TDS 분석을 사용하여 이트리어 안정화 지르코늄(YSZ라고도 함: 산화 지르코늄에 산화 이트륨을 첨가한 것)막의 산소 투과성에 대하여 설명한다.
가스 방출의 평가는 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO, Ltd., 제작)를 사용하였다.
시료의 제작 방법은 다음과 같다.
우선, 실리콘 웨이퍼를 준비하고, 실리콘 웨이퍼 위에 산화 실리콘막을 성막하였다.
산화 실리콘막은 스퍼터링법에 의하여 성막하였다. 구체적으로는 산화 실리콘 타깃을 사용하고, 아르곤 25sccm 및 산소 25sccm를 함유한 분위기로 하고, 압력을 0.4Pa로 제어하고, 성막시의 기판 가열 온도를 100℃로 하고, 성막 전력을 1.5kW(13.56MHz)로 하여 막 두께가 300nm인 산화 실리콘막을 성막하였다.
다음에, 산화 실리콘막 위에 YSZ막을 성막하였다.
YSZ막은 스퍼터링법에 의하여 성막하였다. 구체적으로는 YSZ 타깃(산화 지르코늄:산화 이트륨=92:8[mol수비])을 사용하고, 아르곤 20sccm 및 산소 20sccm를 함유한 분위기로 하고, 압력을 0.4Pa로 제어하고, 성막시의 기판 가열 온도를 실온으로 하고, 성막 전력을 250W(13.56MHz)로 하여 막 두께가 10nm인 YSZ막을 성막하였다.
상술한 바와 같이 하여 시료를 제작하였다. 다음에, 각 시료로부터의 가스의 탈리를 평가하였다.
TDS 분석에 의한 M/z가 32인 가스의 이온 강도를 도 20에 도시하였다.
도 20에 도시된 시료의 TDS 분석에 의거하여, 기판 온도가 200℃ 이상 400℃ 이하인 경우에, M/z가 32인 가스의 탈리는 거의 확인되지 않았다.
따라서, 산화 실리콘막 위에 YSZ막을 10nm 형성함으로써 산화 실리콘막으로부터 방출되는 산소의 외방 확산을 방지할 수 있는 것을 알았다.
본 실시예에 의거하여 YSZ막은 산소 투과성이 낮은 것을 알 수 있다.
100: 기판
102: 하지 절연막
104: 게이트 전극
104a: 제 1 층
104b: 제 2 층
104c: 제 3 층
105: 게이트 전극
105a: 제 1 층
105b: 제 2 층
106: 산화물 반도체막
112: 게이트 절연막
114a: 도전막
114b: 도전막
116: 한 쌍의 전극
118: 보호 절연막
124a: 도전막
124b: 도전막
136: 산화물 반도체막
204: 게이트 전극
204a: 제 1 층
204b: 제 2 층
204c: 제 3 층
205: 게이트 전극
205a: 제 1 층
205b: 제 2 층
206: 산화물 반도체막
212: 게이트 절연막
214a: 도전막
214b: 도전막
216: 한 쌍의 전극
224a: 도전막
224b: 도전막
224c: 도전막
236: 산화물 반도체막
304: 게이트 전극
304a: 제 1 층
304b: 제 2 층
304c: 제 3 층
306: 산화물 반도체막
306a: 제 1 영역
306b: 제 2 영역
310: 측벽 절연막
312: 게이트 절연막
313: 게이트 절연막
314a: 도전막
314b: 도전막
316: 한 쌍의 전극
318: 보호 절연막
324a: 도전막
324b: 도전막
324c: 도전막
334a: 도전막
334b: 도전막
404: 게이트 전극
404a: 제 1 층
404b: 제 2 층
404c: 제 3 층
406: 산화물 반도체막
406a: 제 1 영역
406b: 제 2 영역
410: 측벽 절연막
412: 게이트 절연막
416: 한 쌍의 전극
418: 보호 절연막
420: 절연막
466: 한 쌍의 배선
1141: 스위칭 소자
1142: 기억 소자
1143: 기억 소자군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
2200: 화소
2210: 액정 소자
2220: 커패시터
2230: 트랜지스터
9300: 하우징
9301: 버튼
9302: 마이크로폰
9303: 표시부
9304: 스피커
9305: 카메라
9310: 하우징
9311: 표시부
9320: 하우징
9321: 버튼
9322: 마이크로폰
9323: 표시부
9630: 하우징
9631a: 표시부
9631b: 표시부
9633: 후크
9638: 조작 스위치

Claims (7)

  1. 제1 절연막과,
    상기 제1 절연막 상의 산화물 반도체막과,
    상기 산화물 반도체막 상의 제2 절연막과,
    상기 제2 절연막 상의, 상기 산화물 반도체막과 중첩되는 영역을 갖는 제1 전극과,
    상기 제1 전극의 상면과 접하는 영역을 갖는 제3 절연막과,
    상기 제1 전극의 측면과 접하는 영역을 갖는 제4 절연막과,
    상기 산화물 반도체막과 접하는 영역, 상기 제3 절연막과 접하는 영역 및 상기 제4 절연막과 접하는 영역을 갖는 제5 절연막과,
    상기 산화물 반도체막과 접하는 영역을 갖는 제2 전극과,
    상기 산화물 반도체막과 접하는 영역을 갖는 제3 전극을 가지고,
    상기 제3 절연막은 산화 알루미늄을 포함하고,
    상기 제5 절연막은 산화 알루미늄을 포함하고,
    상기 제1 전극은 제1 도전막과, 상기 제1 도전막 상의 제2 도전막을 가지고,
    상기 제1 도전막은 산소를 포함하고,
    상기 제2 도전막은 상기 제1 도전막보다 도전율이 높은 것을 특징으로 하는 반도체 장치.
  2. 제1 절연막과,
    상기 제1 절연막 상의 산화물 반도체막과,
    상기 산화물 반도체막 상의 제2 절연막과,
    상기 제2 절연막 상의, 상기 산화물 반도체막과 중첩되는 영역을 갖는 제1 전극과,
    상기 제1 전극의 상면과 접하는 영역을 갖는 제3 절연막과,
    상기 제1 전극의 측면과 접하는 영역을 갖는 제4 절연막과,
    상기 제4 절연막과 접하는 영역 및 상기 산화물 반도체막과 접하는 영역을 갖는, 제2 전극 및 제3 전극과,
    상기 제2 전극과 접하는 영역, 상기 제3 전극과 접하는 영역 및 상기 제3 절연막과 접하는 영역을 갖는 제5 절연막과,
    상기 제5 절연막 상의, 상기 제2 전극과 접하는 영역을 갖는 제4 전극과,
    상기 제5 절연막 상의, 상기 제3 전극과 접하는 영역을 갖는 제5 전극을 가지고,
    상기 제3 절연막은 산화 알루미늄을 포함하고,
    상기 제5 절연막은 산화 알루미늄을 포함하고,
    상기 제1 전극은 제1 도전막과, 상기 제1 도전막 상의 제2 도전막을 가지고,
    상기 제1 도전막은 산소를 포함하고,
    상기 제2 도전막은 상기 제1 도전막보다 도전율이 높은 것을 특징으로 하는 반도체 장치.
  3. 제1 절연막과,
    상기 제1 절연막 상의 산화물 반도체막과,
    상기 산화물 반도체막 상의 제2 절연막과,
    상기 제2 절연막 상의, 상기 산화물 반도체막과 중첩되는 영역을 갖는 제1 전극과,
    상기 제1 전극의 상면과 접하는 영역을 갖는 제3 절연막과,
    상기 제1 전극의 측면과 접하는 영역을 갖는 제4 절연막과,
    상기 산화물 반도체막의 상면과 접하는 영역을 갖는, 제2 전극 및 제3 전극과,
    상기 제2 전극 상 및 상기 제3 전극 상의, 제5 절연막과,
    상기 제5 절연막의 제1 개구부에 있어서, 상기 제2 전극과 전기적으로 접속된 제4 전극과,
    상기 제5 절연막의 제2 개구부에 있어서, 상기 제3 전극과 전기적으로 접속된 제5 전극을 가지고,
    상기 제3 절연막은 산화 알루미늄을 포함하고,
    상기 제5 절연막은 산화 알루미늄을 포함하고,
    상기 제1 전극은 제1 도전막과, 상기 제1 도전막 상의 제2 도전막을 가지고,
    상기 제2 도전막은 상기 제1 도전막보다 도전율이 높은 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전극은 루테늄을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    채널 길이 방향에 있어서, 상기 제5 절연막은 상기 제2 전극의 측면에 접하는 영역과, 상기 제3 전극의 측면에 접하는 영역과, 상기 산화물 반도체막의 측면에 접하는 영역을 갖는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체막 아래에 제6 전극을 가지고,
    상기 제6 전극은 상기 제1 절연막을 개재하여 상기 산화물 반도체막과 중첩되는 영역을 갖는 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제4 절연막은 막 밀도가 3.2 g/㎤ 이상인 반도체 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577446B2 (en) * 2012-12-13 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Power storage system and power storage device storing data for the identifying power storage device
US9887297B2 (en) * 2013-09-17 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer in which thickness of the oxide semiconductor layer is greater than or equal to width of the oxide semiconductor layer
US9318618B2 (en) * 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
KR102293123B1 (ko) * 2015-04-08 2021-08-24 삼성디스플레이 주식회사 박막 트랜지스터, 유기 발광 표시 장치, 유기 발광 표시 장치의 제조 방법
CN104779299A (zh) * 2015-04-16 2015-07-15 京东方科技集团股份有限公司 金属氧化物薄膜晶体管及制备方法、显示基板和显示装置
WO2016189414A1 (en) * 2015-05-22 2016-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN106409919A (zh) * 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN110506325A (zh) * 2017-04-28 2019-11-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11387366B2 (en) * 2017-09-27 2022-07-12 Intel Corporation Encapsulation layers of thin film transistors
JP2019125789A (ja) * 2019-01-23 2019-07-25 株式会社半導体エネルギー研究所 半導体装置
US20230395673A1 (en) * 2022-06-06 2023-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, transistor and mehtod of fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060038242A1 (en) * 2004-08-20 2006-02-23 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
US20100052071A1 (en) * 2008-08-29 2010-03-04 Texas Instruments Incorporated Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance pmos devices

Family Cites Families (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2689476B2 (ja) * 1988-04-28 1997-12-10 セイコーエプソン株式会社 半導体装置の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06140428A (ja) * 1992-10-26 1994-05-20 Sony Corp Ｓｏｉ構造を持つトランジスタおよびその製造方法
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100366621B1 (ko) * 2000-06-28 2003-01-09 삼성전자 주식회사 반도체 소자의 도전성 콘택체를 형성하는 방법
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4342826B2 (ja) * 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005340788A (ja) * 2004-04-28 2005-12-08 Semiconductor Energy Lab Co Ltd レーザ照射方法およびそれを用いた半導体装置の作製方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006253307A (ja) * 2005-03-09 2006-09-21 Sharp Corp 半導体素子及びその製造方法並びに液晶表示装置
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5057703B2 (ja) * 2005-05-31 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR101168729B1 (ko) * 2005-08-16 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4963021B2 (ja) * 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP2008091555A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置およびその製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008270313A (ja) 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8252697B2 (en) * 2007-05-14 2012-08-28 Micron Technology, Inc. Zinc-tin oxide thin-film transistors
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR101102891B1 (ko) * 2007-09-04 2012-01-10 삼성전자주식회사 배선구조 및 이를 이용한 박막 트랜지스터
JP2009091548A (ja) * 2007-09-21 2009-04-30 Ricoh Co Ltd ペースト組成物、絶縁膜、多層配線構造、プリント基板、画像表示装置、及びペースト組成物の製造方法
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8704217B2 (en) * 2008-01-17 2014-04-22 Idemitsu Kosan Co., Ltd. Field effect transistor, semiconductor device and semiconductor device manufacturing method
KR101338115B1 (ko) * 2008-04-28 2013-12-06 엘지디스플레이 주식회사 저저항 배선구조 및 이를 이용한 액정표시장치의 제조방법
JP5305730B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5584960B2 (ja) * 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
TWI500160B (zh) * 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101711249B1 (ko) * 2008-11-07 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5294929B2 (ja) 2009-03-06 2013-09-18 シャープ株式会社 半導体装置、ｔｆｔ基板、および表示装置
TWI556323B (zh) * 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
CN102318073A (zh) * 2009-03-31 2012-01-11 松下电器产业株式会社 挠性半导体装置及其制造方法
WO2010147032A1 (ja) 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
TW202420563A (zh) 2009-08-07 2024-05-16 日商半導體能源研究所股份有限公司 半導體裝置
KR101747158B1 (ko) 2009-11-06 2017-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR102705608B1 (ko) 2009-11-13 2024-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
JP2011108739A (ja) * 2009-11-13 2011-06-02 Dainippon Printing Co Ltd 薄膜トランジスタ基板、その製造方法及び画像表示装置
KR102426613B1 (ko) * 2009-11-28 2022-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101035357B1 (ko) 2009-12-15 2011-05-20 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
JP2011159908A (ja) 2010-02-03 2011-08-18 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011096275A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5559567B2 (ja) 2010-02-24 2014-07-23 パナソニック株式会社 半導体装置
JP5520084B2 (ja) 2010-03-03 2014-06-11 富士フイルム株式会社 電界効果型トランジスタの製造方法
KR20190018049A (ko) * 2010-03-08 2019-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
JP5708910B2 (ja) * 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012004371A (ja) * 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
EP2426720A1 (en) * 2010-09-03 2012-03-07 Applied Materials, Inc. Staggered thin film transistor and method of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060038242A1 (en) * 2004-08-20 2006-02-23 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
US20100052071A1 (en) * 2008-08-29 2010-03-04 Texas Instruments Incorporated Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance pmos devices

Also Published As

Publication number Publication date
JP2018006762A (ja) 2018-01-11
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JP2013131740A (ja) 2013-07-04
US20130134412A1 (en) 2013-05-30
KR102279474B1 (ko) 2021-07-21
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KR20130058614A (ko) 2013-06-04

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