JP6084997B2 - 半導体装置 - Google Patents

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Description

本発明は、アクティブマトリクス方式の半導体装置に関する。
アクティブマトリクス方式の表示装置は、行方向及び、列方向に複数の走査線及び、信
号線が交差するように引き回され、その交点にトランジスタと画素電極と保持容量を有す
る画素を形成する構造をとる。画素は、画素を順次駆動する複数の走査線及び、画素電極
に表示信号を供給する信号線により制御され、走査線には走査線を制御するための走査線
駆動回路が、信号線には信号線を制御するための信号線駆動回路が接続されている。これ
らの駆動回路は、複数の画素を順次制御するために走査線及び、信号線の本数と同数の出
力端を持つ。
また、近年、表示装置の高精細化及び、大型化が進み、走査線及び、信号線本数の増大
に伴って増加する消費電力が問題となっている。一方で低消費電力化のニーズは高く、外
部駆動回路の出力数を減らすことによって消費電力を削減する技術が開示されている。
具体的には、走査線ドライバＩＣと走査線信号分岐回路とを有する走査線駆動回路と、
複数の走査線スイッチング素子を作製することで、走査線ドライバＩＣの出力端数を削減
できるため低消費電力駆動を実現することができ、かつ、走査線スイッチング素子のデュ
ーティー比を減らし信頼性を向上させることができる、下記の特許文献１に記載の技術が
ある。
特開２００２―３１１８７９号公報
従来の技術では、走査線スイッチング素子が単極性で作製されている場合、走査線駆動
回路の出力信号が走査線スイッチング素子を介して走査線に供給される走査線選択信号の
振幅が、走査線駆動回路の出力信号よりも走査線スイッチング素子の閾値電圧（Ｖｔｈ）
だけ小さくなってしまうことがある（走査線選択信号＝走査線駆動回路の出力信号−走査
線スイッチング素子のＶｔｈ）。走査線スイッチング素子には、例えばトランジスタなど
があり、ここでは走査線スイッチング素子をトランジスタとして説明する。
走査線駆動回路の出力信号がトランジスタのゲート電極と、ソース又はドレインの一方
の電極に入力されることによって、走査線駆動回路の出力信号の振幅がトランジスタのＶ
ｔｈだけ小さくなる（＝走査線選択信号）。例えば、トランジスタのゲート電極と、ソー
ス又はドレインの一方の電極とに走査線駆動回路の出力信号が入力されてトランジスタが
オン状態になるとする。トランジスタがオン状態になるので、ソース又はドレインのもう
一方の電極の電位が、走査線駆動回路の出力信号の電位と同電位になるように変化する。
しかし、トランジスタのソース又はドレインのもう一方の電極が走査線駆動回路の出力信
号と同電位になる前に、トランジスタのゲート電極とソース間の電圧ＶｇｓがＶｔｈにな
ることがあり、この場合トランジスタはオフ状態になるので、トランジスタのソース又は
ドレインのもう一方の電極の電位の変化が止まってしまう。これが原因となり、走査線に
供給される走査線選択信号の振幅が走査線駆動回路の出力信号よりもトランジスタのＶｔ
ｈだけ小さくなることがある。
別の例として、走査線選択信号になまりが生じることがある。また、走査線選択信号の
立ち上がり時間又は立ち下がり時間が長くなることがある。これらの現象は、上記の理由
と同じである。例えば、トランジスタのゲート電極と、ソース又はドレインの一方の電極
とに走査線駆動回路の出力信号が入力されてトランジスタがオン状態になるとする。トラ
ンジスタがオン状態になるので、ソース又はドレインのもう一方の電極の電位が、走査線
駆動回路の出力信号の電位と同電位になるように変化する。この時、トランジスタのＶｇ
ｓが、トランジスタのソース又はドレインのもう一方の電極の電位の変化に応じて小さく
なることがある。これが原因となり、走査線選択信号になまりが生じることがあり、また
、立ち上がり時間又は立ち下がり時間が長くなってしまうことがある。
前述した問題を解決しようとするには、走査線駆動回路の出力信号よりも高い振幅の信
号又は、電源電圧が別途必要となるが、これは消費電力が増加する原因になる。
消費電力を抑えつつ、走査線へ十分な振幅の信号を供給することができる半導体装置の提
供を課題の一とする。また、消費電力を抑えつつ、走査線に供給する信号のなまりを抑制
し、立ち上がり時間又は立ち下がり時間を短くすることができる半導体装置の提供を課題
の一とする。
本発明の一態様は、表示素子及び少なくとも１つのトランジスタを有する複数の画素と
、当該複数の画素から特定の画素を選択するための信号を走査線に供給する走査線駆動回
路とを有する半導体装置である。表示素子の画素電極層と、トランジスタのゲート電極層
、ソース電極層及びドレイン電極層と、走査線とは、透光性を有する導電膜で形成される
。走査線駆動回路は、トランジスタと、トランジスタのゲート電極層とソース電極層の間
の電圧を保持する容量素子とを有し、トランジスタのソース電極層は走査線に接続されて
いる。
本発明の一態様は、表示素子及び少なくとも１つの第１トランジスタを有する複数の画
素と、当該複数の画素から特定の画素を選択するための信号を走査線に供給する走査線駆
動回路とを有する半導体装置である。表示素子の画素電極層と、第１トランジスタのゲー
ト電極層、ソース電極層及びドレイン電極層と、前記走査線とは、透光性を有する導電膜
を用いている。走査線駆動回路は、第２トランジスタと、該第２トランジスタのゲート電
極層とソース電極層の間の電圧を保持する容量素子と、該第２トランジスタのゲート電極
層とグラウンド電極との接続を制御する第３トランジスタとを有しており、第２トランジ
スタのソース電極層は前記走査線に接続されている。
本発明の一態様によれば、ブートストラップ動作を用いて走査線へ十分な振幅の信号を
供給することができ、また、信号のなまりを抑制し、立ち上がり時間又は立ち下がり時間
を短くすることができる。さらに、入力信号以上の電源電圧を必要としないため低消費電
力駆動にもつながる。
実施の形態１を説明する断面図。 実施の形態１を説明する断面図と平面図。 実施の形態１を説明する断面図と平面図。 実施の形態２を説明する断面図。 実施の形態２を説明する断面図。 実施の形態３を説明する回路図及び、タイミングチャート。 実施の形態４を説明する回路図及び、タイミングチャート。 実施の形態５を説明する回路図。 実施の形態６を説明する回路図。 実施の形態７を説明する回路図。 実施の形態８を説明する回路図。 実施の形態９を説明する回路図。 実施の形態９を説明するタイミングチャート。 液晶表示装置断面図。 発光素子表示装置断面図。 電子ペーパー表示装置断面図。 実製品例を説明する図面。 実製品例を説明する図面。 実施の形態１を説明する断面図。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではないとする。
（実施の形態１）
半導体装置及び半導体装置の作製方法を図１及び図２を用いて説明する。図２（Ａ）に
は同一基板上に作製された異なる構造の２つの薄膜トランジスタの断面構造の一例を示す
。図２（Ａ）に示す薄膜トランジスタ１４７０は、チャネルエッチ型と呼ばれるボトムゲ
ート構造の一つであり、薄膜トランジスタ１４６０はボトムコンタクト型（逆コプラナ型
とも呼ぶ）と呼ばれるボトムゲート構造の一つである。
図２（Ｂ１）は駆動回路に配置されるチャネルエッチ型の薄膜トランジスタ１４７０の
平面図であり、図２（Ａ）は図２（Ｂ１）の線Ｃ１−Ｃ２における断面図である。また、
図２（Ｃ）は、図２（Ｂ１）の線Ｃ３−Ｃ４における断面図である。
駆動回路に配置される薄膜トランジスタ１４７０はチャネルエッチ型の薄膜トランジス
タであり、絶縁表面を有する基板１４００上に、ゲート電極層１４０１、第１のゲート絶
縁層１４０２ａ、第２のゲート絶縁層１４０２ｂ、少なくともチャネル形成領域１４３４
、第１の高抵抗ドレイン領域１４３１、及び第２の高抵抗ドレイン領域１４３２を有する
酸化物半導体層、ソース電極層１４０５ａ、及びドレイン電極層１４０５ｂを含む。また
、薄膜トランジスタ１４７０を覆い、チャネル形成領域１４３４に接する酸化物絶縁層１
４０７が設けられている。
ソース電極層１４０５ａの下面に接して第１の高抵抗ドレイン領域１４３１が自己整合
的に形成されている。また、ドレイン電極層１４０５ｂの下面に接して第２の高抵抗ドレ
イン領域１４３２が自己整合的に形成されている。また、チャネル形成領域１４３４は、
酸化物絶縁層１４０７と接し、且つ膜厚が薄くなっており、第１の高抵抗ドレイン領域１
４３１、及び第２の高抵抗ドレイン領域１４３２よりも高抵抗の領域（Ｉ型領域）とする
。
また、薄膜トランジスタ１４７０は配線を低抵抗化するためにソース電極層１４０５ａ
、及びドレイン電極層１４０５ｂとして金属材料を用いることが好ましい。
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回
路において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲー
トを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナ
ログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、も
しくは負極性のみが印加される。従って、耐圧が要求される第２の高抵抗ドレイン領域１
４３２の幅を第１の高抵抗ドレイン領域１４３１の幅よりも広く設計してもよい。また、
第１の高抵抗ドレイン領域１４３１、及び第２の高抵抗ドレイン領域１４３２がゲート電
極層と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ１４７０はシングルゲート構造の薄膜ト
ランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲ
ート構造の薄膜トランジスタも形成することができる。
また、チャネル形成領域１４３４上方に重なる導電層１４０６を設ける。導電層１４０
６をゲート電極層１４０１と電気的に接続し、同電位とすることで、ゲート電極層１４０
１と導電層１４０６の間に配置された酸化物半導体層に上下からゲート電圧を印加するこ
とができる。また、導電層１４０６をゲート電極層１４０１とは異なる電位、例えば固定
電位、ＧＮＤ、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御
することができる。
また、導電層１４０６と酸化物絶縁層１４０７の間には保護絶縁層１４０８と、平坦化
絶縁層１４０９とを積層する。
また、保護絶縁層１４０８は、保護絶縁層１４０８の下方に設ける第１のゲート絶縁層
１４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面から
の水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保
護絶縁層１４０８と接する第１のゲート絶縁層１４０２ａまたは下地となる絶縁膜を窒化
珪素膜とすると有効である。
また、図２（Ｂ２）は画素に配置されるボトムコンタクト型の薄膜トランジスタ１４６
０の平面図であり、図２（Ａ）は図２（Ｂ２）の線Ｄ１−Ｄ２における断面図である。ま
た、図２（Ｃ）は、図２（Ｂ２）の線Ｄ３−Ｄ４における断面図である。
画素に配置される薄膜トランジスタ１４６０はボトムコンタクト型の薄膜トランジスタ
であり、絶縁表面を有する基板１４００上に、ゲート電極層１４５１、第１のゲート絶縁
層１４０２ａ、第２のゲート絶縁層１４０２ｂ、チャネル形成領域を含む酸化物半導体層
１４５４、ソース電極層１４５５ａ、及びドレイン電極層１４５５ｂを含む。また、薄膜
トランジスタ１４６０を覆い、酸化物半導体層１４５４の上面及び側面に接する酸化物絶
縁層１４０７が設けられている。
ただし、液晶表示装置は、液晶の劣化を防ぐため、交流駆動が行われている。この交流
駆動により、一定の期間毎に画素電極層に印加する信号電位の極性が正極性或いは負極性
に反転する。画素電極層に接続するＴＦＴは、一対の電極が交互にソース電極層とドレイ
ン電極層の役割を果たす。本明細書では、便宜上、画素の薄膜トランジスタの一方をソー
ス電極層と呼び、もう一方をドレイン電極層と呼ぶが、実際には、交流駆動の際に一方の
電極が交互にソース電極層とドレイン電極層として機能する。また、リーク電流の低減を
図るため、画素に配置する薄膜トランジスタ１４６０のゲート電極層１４５１の幅を駆動
回路の薄膜トランジスタ１４７０のゲート電極層１４０１の幅よりも狭くしてもよい。ま
た、リーク電流の低減を図るため、画素に配置する薄膜トランジスタ１４６０のゲート電
極層１４５１がソース電極層１４５５ａまたはドレイン電極層１４５５ｂと重ならないよ
うに設計してもよい。
また、画素に配置される薄膜トランジスタ１４６０はシングルゲート構造の薄膜トラン
ジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート
構造の薄膜トランジスタも形成することができる。
また、酸化物半導体層１４５４は、少なくとも酸化物半導体膜の成膜後に不純物である
水分などを低減する加熱処理（脱水化または脱水素化のための加熱処理）が行われる。脱
水化または脱水素化のための加熱処理及び徐冷させた後、酸化物半導体層１４５４に接し
て酸化物絶縁層１４０７の形成などを行って酸化物半導体層１４５４のキャリア濃度を低
減することが、薄膜トランジスタ１４６０の電気特性の向上及び信頼性の向上に繋がる。
なお、酸化物半導体層１４５４は、ソース電極層１４５５ａ、及びドレイン電極層１４
５５ｂの上方に形成し、一部重なっている。また、酸化物半導体層１４５４は、ゲート電
極層１４５１と第１のゲート絶縁層１４０２ａ及び第２のゲート絶縁層１４０２ｂを介し
て重なっている。画素に配置される薄膜トランジスタ１４６０のチャネル形成領域は、酸
化物半導体層１４５４のうち、ソース電極層１４５５ａの側面と、該側面と向かい合うド
レイン電極層１４５５ｂの側面とで挟まれる領域、即ち、第２のゲート絶縁層１４０２ｂ
と接し、且つゲート電極層１４５１と重なる領域である。
また、薄膜トランジスタ１４６０は透光性を有する薄膜トランジスタとして高開口率を
有する表示装置を実現するためにソース電極層１４５５ａ、及びドレイン電極層１４５５
ｂは、透光性を有する導電膜を用いる。
また、薄膜トランジスタ１４６０のゲート電極層１４５１も透光性を有する導電膜を用
いる。
また、薄膜トランジスタ１４６０が配置される画素には、画素電極層１４５６、または
その他の電極層（容量電極層など）や、その他の配線層（容量配線層など）に可視光に対
して透光性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、ゲート
絶縁層１４０２ａ、１４０２ｂ、酸化物絶縁層１４０７も可視光に対して透光性を有する
膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５％以上
１００％以下である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜
とも呼ぶ。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはそ
の他の電極層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の
導電膜を用いてもよい。可視光に対して半透明とは可視光の透過率が５０％以上７５％以
下であることを指す。
以下、図１（Ａ）乃至図１（Ｆ）、及び図２（Ａ）を用い、同一基板上に薄膜トランジ
スタ１４７０及び薄膜トランジスタ１４６０の作製工程を説明する。
まず、絶縁表面を有する基板１４００上に透光性を有する導電膜を形成した後、第１の
フォトリソグラフィ工程によりゲート電極層１４０１、１４５１を形成する。また、画素
部にはゲート電極層１４０１、１４５１と同じ透光性を有する材料、同じ第１のフォトリ
ソグラフィ工程により容量配線層を形成する。また、画素部だけでなく駆動回路に容量が
必要な場合には、駆動回路にも容量配線層を形成する。なお、レジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマス
クを使用しないため、製造コストを低減できる。
絶縁表面を有する基板１４００に使用することができる基板に大きな制限はないが、少
なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表
面を有する基板１４００にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスその
他の歪み点が６００℃乃至７５０℃のガラス基板を用いることができる。
また、ガラス基板１４００としては、後の加熱処理の温度が高い場合には、歪み点が７
３０℃以上のものを用いると良い。また、ガラス基板１４００には、例えば、アルミノシ
リケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材
料が用いられている。なお、一般的に、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く
含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを
多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板１４００に代えて、セラミック基板、石英基板、サファイア基
板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることがで
きる。
また、下地膜となる絶縁膜を基板１４００とゲート電極層１４０１、１４５１の間に設
けてもよい。下地膜は、基板１４００からの不純物元素の拡散を防止する機能があり、窒
化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の
膜による積層構造により形成することができる。
ゲート電極層１４０１、１４５１の材料は、可視光に対して透光性を有する導電材料、
例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系
、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用すること
ができ、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲート電極層１４
０１、１４５１に用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法（電子ビーム
蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、ス
パッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後
の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制す
ることができる。
次いで、ゲート電極層１４０１、１４５１上にゲート絶縁層を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒
化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができ
る。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により
酸化窒化珪素層を形成すればよい。
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層１４０２ａ
と、膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層１４０２ｂの積層のゲート絶
縁層とする。第１のゲート絶縁層１４０２ａとしては膜厚１００ｎｍの窒化珪素膜または
窒化酸化珪素膜を用いる。また、第２のゲート絶縁層１４０２ｂとしては、膜厚１００ｎ
ｍの酸化珪素膜を用いる。
次いで、第２のゲート絶縁層１４０２ｂ上に、透光性を有する導電膜を形成した後、第
２のフォトリソグラフィ工程によりソース電極層１４５５ａ、及びドレイン電極層１４５
５ｂを形成する（図１（Ａ）参照。）。透光性を有する導電膜の成膜方法は、スパッタ法
や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプ
レー法を用いる。導電膜の材料としては、可視光に対して透光性を有する導電材料、例え
ばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−
Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａ
ｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することがで
き、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用
いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、
透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う
脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することができ
る。
なお、ソース電極層１４５５ａ、及びドレイン電極層１４５５ｂを形成するためのレジ
ストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で
形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、第２のゲート絶縁層１４０２ｂ、ソース電極層１４５５ａ、及びドレイン電極
層１４５５ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。酸化物
半導体膜の形成後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体層を
非晶質な状態とするため、膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体
層の膜厚を薄くすることで酸化物半導体層の形成後に加熱処理した場合に、結晶化してし
まうのを抑制することができる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、第２のゲート絶縁層１４０２ｂの表面に付着してい
るゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素な
どを用いてもよい。
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉ
ｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、
Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導
体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的に
はアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、
スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用い
て成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工
程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制するこ
とができる。
次いで、酸化物半導体膜を第３のフォトリソグラフィ工程により島状の酸化物半導体層
に加工する。なお、ソース電極層１４５５ａ、及びドレイン電極層１４５５ｂと重なる酸
化物半導体層を得るためには、酸化物半導体層のエッチングの際に、ソース電極層１４５
５ａ、及びドレイン電極層１４５５ｂも除去されないようにそれぞれの材料及びエッチン
グ条件を適宜調節する。また、島状の酸化物半導体層を形成するためのレジストマスクを
インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフ
ォトマスクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う
第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とす
る。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対し
て窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層へ
の水や水素の再混入を防ぎ、酸化物半導体層１４０３、１４５３を得る（図１（Ｂ）参照
。）。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから
、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１
００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウ
ム、ネオン、アルゴン等）下或いは減圧下において脱水化または脱水素化を行うことがで
きる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガ
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微
結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化
物半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板
を取り出し、フォトリソグラフィ工程を行う。
また、酸化物半導体膜の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネオン
、アルゴン等）下、酸素雰囲気、或いは減圧下において加熱処理（４００℃以上基板の歪
み点未満）を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶縁層とし
てもよい。
次いで、第２のゲート絶縁層１４０２ｂ上に、金属導電膜を形成した後、第４のフォト
リソグラフィ工程によりレジストマスク１４３６を形成し、選択的にエッチングを行って
金属電極層１４３５を形成する（図１（Ｃ）参照）。金属導電膜の材料としては、Ａｌ、
Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする
合金か、上述した元素を組み合わせた合金等がある。
金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層
が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウ
ム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電
膜として単層、または２層構造、または４層以上の積層構造としてもよい。
なお、第４のフォトリソグラフィ工程で酸化物半導体層１４５３及びソース電極層１４
５５ａ、及びドレイン電極層１４５５ｂと重なる金属導電膜を選択的に除去するため、金
属導電膜のエッチングの際に、酸化物半導体層１４５３、ソース電極層１４５５ａ、及び
ドレイン電極層１４５５ｂも除去されないようにそれぞれの材料及びエッチング条件を適
宜調節する。また、金属電極層１４３５を形成するためのレジストマスクをインクジェッ
ト法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを
使用しないため、製造コストを低減できる。
次いで、レジストマスク１４３６を除去し、第５のフォトリソグラフィ工程によりレジ
ストマスク１４３７を形成し、選択的にエッチングを行ってソース電極層１４０５ａ、及
びドレイン電極層１４０５ｂを形成する（図１（Ｄ）参照）。なお、第５のフォトリソグ
ラフィ工程では、酸化物半導体層は一部のみがエッチングされ、溝部（凹部）を有する酸
化物半導体層１４３３となる。また、酸化物半導体層に溝部（凹部）を形成するためのレ
ジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法
で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスク１４３７を除去し、酸化物半導体層１４５３の上面及び側面に
接し、酸化物半導体層１４３３の溝部（凹部）に接する保護絶縁膜となる酸化物絶縁層１
４０７を形成する。
酸化物絶縁層１４０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、
酸化物絶縁層１４０７に水、水素等の不純物を混入させない方法を適宜用いて形成するこ
とができる。本実施の形態では、酸化物絶縁層１４０７として膜厚３００ｎｍの酸化珪素
膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下
とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による
成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的
にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸
化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲット
を用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成すること
ができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層１４０７は、水分
や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロ
ックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム
膜、または酸化窒化アルミニウムなどを用いる。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図１（Ｅ）参照
。）。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処
理を行うと、酸化物半導体層１４３３の溝部、酸化物半導体層１４５３の上面及び側面が
酸化物絶縁層１４０７と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素
化のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰
な状態とする。その結果、ゲート電極層１４０１と重なるチャネル形成領域１４３４は、
Ｉ型となり、ソース電極層１４０５ａに重なる第１の高抵抗ドレイン領域１４３１と、ド
レイン電極層１４０５ｂに重なる第２の高抵抗ドレイン領域１４３２とが自己整合的に形
成される。また、ゲート電極層１４５１と重なる酸化物半導体層１４５３は、全体がＩ型
である酸化物半導体層１４５４となる。
なお、ドレイン電極層１４０５ｂ（及びソース電極層１４０５ａ）と重畳した酸化物半
導体層において第２の高抵抗ドレイン領域１４３２（または第１の高抵抗ドレイン領域１
４３１）を形成することにより、駆動回路を形成した際の信頼性の向上を図ることができ
る。具体的には、第２の高抵抗ドレイン領域１４３２を形成することで、ドレイン電極層
から第２の高抵抗ドレイン領域１４３２、チャネル形成領域にかけて、導電性を段階的に
変化させうるような構造とすることができる。そのため、ドレイン電極層１４０５ｂに高
電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極層１４０１とドレ
イン電極層１４０５ｂとの間に高電界が印加されても高抵抗ドレイン領域がバッファとな
り局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができ
る。
また、ドレイン電極層１４０５ｂ（及びソース電極層１４０５ａ）と重畳した酸化物半
導体層において第２の高抵抗ドレイン領域１４３２（または第１の高抵抗ドレイン領域１
４３１）を形成することにより、駆動回路を形成した際のチャネル形成領域１４３４での
リーク電流の低減を図ることができる。
次いで、酸化物絶縁層１４０７上に保護絶縁層１４０８を形成する（図１（Ｆ）参照。
）。本実施の形態では、ＲＦスパッタ法を用いて窒化珪素膜を形成する。ＲＦスパッタ法
は、量産性がよいため、保護絶縁層１４０８の成膜方法として好ましい。保護絶縁層１４
０８は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入す
ることをブロックする無機絶縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪
素膜、酸化窒化アルミニウムなどを用いる。勿論、保護絶縁層１４０８は透光性を有する
絶縁膜である。
また、保護絶縁層１４０８は、保護絶縁層１４０８の下方に設ける第１のゲート絶縁層
１４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍
からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に
、保護絶縁層１４０８と接する第１のゲート絶縁層１４０２ａまたは下地となる絶縁膜を
窒化珪素膜とすると有効である。即ち、酸化物半導体層の下面、上面、及び側面を囲むよ
うに窒化珪素膜を設けると、表示装置の信頼性が向上する。
次いで、保護絶縁層１４０８上に平坦化絶縁層１４０９を形成する。平坦化絶縁層１４
０９としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の
、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材
料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロ
ンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁層１４０９を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
平坦化絶縁層１４０９の形成法は、特に限定されず、その材料に応じて、スパッタ法、
ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、ス
クリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコータ
ー、ナイフコーター等を用いることができる。
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層
１４０９、保護絶縁層１４０８、及び酸化物絶縁層１４０７のエッチングによりドレイン
電極層１４５５ｂに達するコンタクトホールを形成する。また、ここでのエッチングによ
りゲート電極層１４０１、１４５１に達するコンタクトホールも形成する。また、ドレイ
ン電極層１４５５ｂに達するコンタクトホールを形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有
する導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合
金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用
いて形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ
系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ系非単
結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚ
ｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜
中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比
（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエ
ッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生
しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２
Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザ
ー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅ
ｒ）を用いた分析により評価するものとする。
次に、第７のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極層１４５６及び導電層１４０６を形成する（図２（Ａ
）参照。）。
以上の工程により、７枚のマスクを用いて、同一基板上に薄膜トランジスタ１４７０及
び薄膜トランジスタ１４６０をそれぞれ駆動回路または画素部に作り分けて作製すること
ができる。また、第１のゲート絶縁層１４０２ａ、第２のゲート絶縁層１４０２ｂを誘電
体とし容量配線層と容量電極層とで形成される保持容量も同一基板上に形成することがで
きる。薄膜トランジスタ１４６０と保持容量を個々の画素に対応してマトリクス状に配置
して画素部を構成し、画素部の周辺に薄膜トランジスタ１４７０を有する駆動回路を配置
することにより、アクティブマトリクス型の表示装置を作製するための一方の基板とする
ことができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
なお、画素電極層１４５６は、平坦化絶縁層１４０９、保護絶縁層１４０８、及び酸化
物絶縁層１４０７に形成されたコンタクトホールを介して容量電極層と電気的に接続する
。なお、容量電極層は、ドレイン電極層１４５５ｂと同じ透光性を有する材料、同じ工程
で形成することができる。
導電層１４０６を酸化物半導体層のチャネル形成領域１４３４と重なる位置に設けるこ
とによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下
、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ１４７０のしきい
値電圧の変化量を低減することができる。また、導電層１４０６は、電位がゲート電極層
１４０１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させる
こともできる。また、導電層１４０６の電位がＧＮＤ、０Ｖ、或いはフローティング状態
であってもよい。
なお、本実施の形態では、駆動回路に用いる薄膜トランジスタ１４７０が、チャネル形成
領域１４３４と重なる位置に導電層１４０６を有しているが、駆動回路に用いる薄膜トラ
ンジスタが必ずしも導電層１４０６を有している必要はない。導電層１４０６を有する薄
膜トランジスタ１４７０と、導電層１４０６を有さない薄膜トランジスタとは、上記のプ
ロセスを用いることで同一基板上に形成することが可能である。
本発明の一態様に係る半導体装置では、画素に用いる薄膜トランジスタのゲート電極層、
ソース電極層及びドレイン電極層と、表示素子の画素電極層と、さらには走査線、信号線
などの配線層とを、透光性を有する導電膜を用いて形成することで、画素の開口率を高め
ることができる。なお、駆動回路に用いる薄膜トランジスタは、必ずしも酸化物半導体を
用いる必要はない。ただし、駆動回路に用いる薄膜トランジスタ１４７０を画素の薄膜ト
ランジスタ１４６０と同一基板上に形成する場合は、本実施の形態で示すように薄膜トラ
ンジスタ１４７０も薄膜トランジスタ１４６０と共に酸化物半導体を用いて形成する方が
、工程数を抑えることができて望ましい。この場合、駆動回路に用いる薄膜トランジスタ
１４７０は、画素の薄膜トランジスタ１４６０と共に単極性のトランジスタとなる。
また、画素電極層１４５６を形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。
次に、上記プロセスを用いて、容量素子と薄膜トランジスタとが作製されたアクティブマ
トリクス基板の断面構造の一例を図１９に示す。
図１９では、同一基板上に駆動回路の薄膜トランジスタ１４７０と画素部の薄膜トランジ
スタ１４６０に加え、画素の容量素子１５０２、駆動回路の容量素子１５０５も併せて図
示している。容量素子は、上記プロセスを用いることで、薄膜トランジスタと共に、フォ
トマスク枚数の増加や、工程数の増加することなく作製することができる。また、画素部
の表示領域となる部分においては、走査線、信号線、及び容量配線層は全て透光性を有す
る導電膜で形成されており、高い開口率を実現している。また、表示領域ではない領域に
形成される駆動回路は、配線抵抗を低抵抗とするため金属配線を用いることができる。
図１９において、薄膜トランジスタ１４７０は、駆動回路に設けられるチャネルエッチ型
の薄膜トランジスタであり、画素電極層１４５６と電気的に接続する薄膜トランジスタ１
４６０は、画素部に設けられるボトムコンタクト型の薄膜トランジスタである。
薄膜トランジスタ１４６０のゲート電極層１４５１と同じ透光性を有する材料、及び同じ
工程で形成される容量配線層１５００は、誘電体となる第１のゲート絶縁層１４０２ａ、
第２のゲート絶縁層１４０２ｂを介して容量電極層１５０１と重なり、画素の容量素子１
５０２を形成する。なお、容量電極層１５０１は、薄膜トランジスタ１４６０のソース電
極層１４５５ａまたはドレイン電極層１４５５ｂと同じ透光性を有する材料、及び同じ工
程で形成される。従って、薄膜トランジスタ１４６０が透光性を有していることに加え、
各画素の容量素子１５０２も透光性を有するため、開口率を向上させることができる。
容量素子１５０２が透光性を有することは、開口率を向上させる上で重要である。特に１
０インチ以下の小型の液晶表示パネルにおいて、走査線の本数を増やすなどして表示画像
の高精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。
また、薄膜トランジスタ１４６０及び容量素子１５０２の構成部材に透光性を有する膜を
用いることで、広視野角を実現するため、１画素を複数のサブピクセルに分割しても高い
開口率を実現することができる。即ち、高密度の薄膜トランジスタ群を配置しても開口率
を大きくとることができ、表示領域の面積を十分に確保することができる。例えば、一つ
の画素内に２〜４個のサブピクセル及び容量素子１５０２を有する場合、薄膜トランジス
タが透光性を有していることに加え、それぞれの容量素子１５０２も透光性を有するため
、開口率を向上させることができる。
なお、容量素子１５０２は、画素電極層１４５６の下方に設けられ、容量電極層１５０１
が画素電極層１４５６と電気的に接続される。
本実施の形態では、容量電極層１５０１及び容量配線層１５００を用いて容量素子１５０
２を形成する例を示したが、画素の容量素子の構造については特に限定されない。例えば
、容量配線層を設けず、画素電極層を隣り合う画素の走査線と平坦化絶縁層、保護絶縁層
、及び第１のゲート絶縁層及び第２のゲート絶縁層を介して重ねて容量素子を形成しても
よい。
また、アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリク
ス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス
基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する
共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子電極を
端子部に設ける。この端子電極は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定
するための端子である。端子電極は、画素電極層１４５６と同じ透光性を有する材料で形
成することができる。
また、薄膜トランジスタ１４７０のゲート電極層１４０１と同じ透光性を有する材料、及
び同じ工程で形成される容量配線層１５０３は、誘電体となる第１のゲート絶縁層１４０
２ａ、第２のゲート絶縁層１４０２ｂを介して容量電極層１５０４と重なり、駆動回路の
容量素子１５０５を形成する。なお、容量電極層１５０４は、薄膜トランジスタ１４７０
のソース電極層１４０５ａまたはドレイン電極層１４０５ｂと同じ透光性を有する材料、
及び同じ工程で形成される。
（実施の形態２）
半導体装置及び半導体装置の作製方法の一形態を図３乃至図５を用いて説明する。
図３（Ａ）乃至図３（Ｃ）には同一基板上に作製された異なる構造の２つの薄膜トラン
ジスタの断面構造の一例を示す。図３（Ａ）乃至図３（Ｃ）に示す薄膜トランジスタ２４
１０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つであり、薄膜トランジスタ
２４２０はチャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造
の一つである。薄膜トランジスタ２４１０及び薄膜トランジスタ２４２０は逆スタガ型薄
膜トランジスタともいう。
図３（Ａ１）は駆動回路に配置されるチャネルエッチ型の薄膜トランジスタ２４１０の
平面図であり、図３（Ｂ）は図３（Ａ１）の線Ｃ１−Ｃ２における断面図である。また、
図３（Ｃ）は、図３（Ａ１）の線Ｃ３−Ｃ４における断面図である。
駆動回路に配置される薄膜トランジスタ２４１０はチャネルエッチ型の薄膜トランジス
タであり、絶縁表面を有する基板２４００上に、ゲート電極層２４１１、第１のゲート絶
縁層２４０２ａ、第２のゲート絶縁層２４０２ｂ、少なくともチャネル形成領域２４１３
、第１の高抵抗ドレイン領域２４１４ａ、及び第２の高抵抗ドレイン領域２４１４ｂを有
する酸化物半導体層２４１２、ソース電極層２４１５ａ、及びドレイン電極層２４１５ｂ
を含む。また、薄膜トランジスタ２４１０を覆い、チャネル形成領域２４１３に接する酸
化物絶縁層２４１６が設けられている。
ソース電極層２４１５ａの下面に接して第１の高抵抗ドレイン領域２４１４ａが自己整
合的に形成されている。また、ドレイン電極層２４１５ｂの下面に接して第２の高抵抗ド
レイン領域２４１４ｂが自己整合的に形成されている。また、チャネル形成領域２４１３
は、酸化物絶縁層２４１６と接し、且つ膜厚が薄くなっており、第１の高抵抗ドレイン領
域２４１４ａ、及び第２の高抵抗ドレイン領域２４１４ｂよりも高抵抗の領域（Ｉ型領域
）とする。
また、薄膜トランジスタ２４１０は配線を低抵抗化するためにソース電極層２４１５ａ
、及びドレイン電極層２４１５ｂとして金属材料を用いることが好ましい。
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回
路において、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲー
トを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナ
ログ回路を構成する薄膜トランジスタは、ソース電極とドレイン電極間に正極性のみ、も
しくは負極性のみが印加される。従って、耐圧が要求される一方の第２の高抵抗ドレイン
領域２４１４ｂの幅をもう一方の第１の高抵抗ドレイン領域２４１４ａの幅よりも広く設
計してもよい。また、第１の高抵抗ドレイン領域２４１４ａ、及び第２の高抵抗ドレイン
領域２４１４ｂがゲート電極層と重なる幅を広くしてもよい。
また、駆動回路に配置される薄膜トランジスタ２４１０はシングルゲート構造の薄膜ト
ランジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲ
ート構造の薄膜トランジスタも形成することができる。
また、チャネル形成領域２４１３上方に重なる導電層２４１７を設ける。導電層２４１
７をゲート電極層２４１１と電気的に接続し、同電位とすることで、ゲート電極層２４１
１と導電層２４１７の間に配置された酸化物半導体層に上下からゲート電圧を印加するこ
とができる。また、導電層２４１７をゲート電極層２４１１とは異なる電位、例えば固定
電位、ＧＮＤ、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧などを制御
することができる。
また、導電層２４１７と酸化物絶縁層２４１６の間には保護絶縁層２４０３と、平坦化
絶縁層２４０４とを積層する。
また、保護絶縁層２４０３は、保護絶縁層２４０３の下方に設ける第１のゲート絶縁層
２４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面から
の水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に、保
護絶縁層２４０３と接する第１のゲート絶縁層２４０２ａまたは下地となる絶縁膜を窒化
珪素膜とすると有効である。
また、図３（Ａ２）は画素に配置されるチャネル保護型の薄膜トランジスタ２４２０の
平面図であり、図３（Ｂ）は図３（Ａ２）の線Ｄ１−Ｄ２における断面図である。また、
図３（Ｃ）は、図３（Ａ２）の線Ｄ３−Ｄ４における断面図である。
画素に配置される薄膜トランジスタ２４２０はチャネル保護型の薄膜トランジスタであ
り、絶縁表面を有する基板２４００上に、ゲート電極層２４２１、第１のゲート絶縁層２
４０２ａ、第２のゲート絶縁層２４０２ｂ、チャネル形成領域を含む酸化物半導体層２４
２２、チャネル保護層として機能する酸化物絶縁層２４２６、ソース電極層２４２５ａ、
及びドレイン電極層２４２５ｂを含む。また、薄膜トランジスタ２４２０を覆い、酸化物
絶縁層２４２６、ソース電極層２４２５ａ、及びドレイン電極層２４２５ｂに接して保護
絶縁層２４０３、及び平坦化絶縁層２４０４が積層して設けられている。平坦化絶縁層２
４０４上にはドレイン電極層２４２５ｂと接する画素電極層２４２７が設けられており、
薄膜トランジスタ２４２０と電気的に接続している。
また、酸化物半導体層２４２２は少なくとも酸化物半導体膜の成膜後に不純物である水
分などを低減する加熱処理（脱水化または脱水素化のための加熱処理）が行われる。脱水
化または脱水素化のための加熱処理及び徐冷させた後、酸化物半導体層に接して酸化物絶
縁層の形成などを行って酸化物半導体層のキャリア濃度を低減することが、薄膜トランジ
スタ２４２０の電気特性の向上及び信頼性の向上に繋がる。
画素に配置される薄膜トランジスタ２４２０のチャネル形成領域は、酸化物半導体層２
４２２のうち、チャネル保護層である酸化物絶縁層２４２６に接し、且つゲート電極層２
４２１と重なる領域である。薄膜トランジスタ２４２０は、酸化物絶縁層２４２６によっ
て保護されるため、ソース電極層又はドレイン電極層２４２５ａ、２４２５ｂを形成する
エッチング工程で、酸化物半導体層２４２２がエッチングされるのを防ぐことができる。
また、薄膜トランジスタ２４２０は透光性を有する薄膜トランジスタとして高開口率を
有する表示装置を実現するためにソース電極層２４２５ａ、ドレイン電極層２４２５ｂは
、透光性を有する導電膜を用いる。
また、薄膜トランジスタ２４２０のゲート電極層２４２１も透光性を有する導電膜を用
いる。
また、薄膜トランジスタ２４２０が配置される画素には、画素電極層２４２７、または
その他の電極層（容量電極層など）や、その他の配線層（容量配線層など）に可視光に対
して透光性を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、ゲート
絶縁層２４０２ａ、２４０２ｂ、酸化物絶縁層２４２６も可視光に対して透光性を有する
膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５％以上
１００％以下である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜
とも呼ぶ。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはそ
の他の電極層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の
導電膜を用いてもよい。可視光に対して半透明とは可視光の透過率が５０％以上７５％以
下であることを指す。
以下、図４及び図５（Ａ）乃至図５（Ｅ）を用い、同一基板上に薄膜トランジスタ２４
１０及び薄膜トランジスタ２４２０を作製する工程を説明する。
まず、絶縁表面を有する基板２４００上に透光性を有する導電膜を形成した後、第１の
フォトリソグラフィ工程によりゲート電極層２４１１、２４２１を形成する。また、画素
部にはゲート電極層２４１１、２４２１と同じ透光性を有する材料、同じ第１のフォトリ
ソグラフィ工程により容量配線層を形成する。また、画素部だけでなく駆動回路に容量が
必要な場合には、駆動回路にも容量配線層を形成する。なお、レジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマス
クを使用しないため、製造コストを低減できる。
絶縁表面を有する基板２４００に使用することができる基板に大きな制限はないが、少
なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。絶縁表
面を有する基板２４００には実施の形態１と同様のガラス基板を用いることができる。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの
絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
また、下地膜となる絶縁膜を基板２４００とゲート電極層２４１１、２４２１の間に設
けてもよい。下地膜は、基板２４００からの不純物元素の拡散を防止する機能があり、窒
化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の
膜による積層構造により形成することができる。
ゲート電極層２４１１、２４２１の材料は、可視光に対して透光性を有する導電材料、
例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系
、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用すること
ができ、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲート電極層２４
１１、２４２１に用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法（電子ビーム
蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。また、ス
パッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後
の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制す
ることができる。
次いで、ゲート電極層２４１１、２４２１上にゲート絶縁層を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒
化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができ
る。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により
酸化窒化珪素層を形成すればよい。
本実施の形態では、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層２４０２ａ
と、膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層２４０２ｂの積層のゲート絶
縁層とする。第１のゲート絶縁層２４０２ａとしては膜厚１００ｎｍの窒化珪素膜または
窒化酸化珪素膜を用いる。また、第２のゲート絶縁層２４０２ｂとしては、膜厚１００ｎ
ｍの酸化珪素膜を用いる。
第２のゲート絶縁層２４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜
２４３０を形成する。酸化物半導体膜２４３０の形成後に脱水化または脱水素化のための
加熱処理を行っても酸化物半導体膜を非晶質な状態とするためには、膜厚を５０ｎｍ以下
と薄くすると良い。酸化物半導体膜の膜厚を薄くすることで酸化物半導体層の形成後に加
熱処理した場合に、結晶化してしまうのを抑制することができる。
なお、酸化物半導体膜２４３０をスパッタ法により成膜する前に、アルゴンガスを導入
してプラズマを発生させる逆スパッタを行い、第２のゲート絶縁層２４０２ｂの表面に付
着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加
せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズ
マを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム
、酸素などを用いてもよい。
酸化物半導体膜２４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓ
ｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ
−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−
Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸
化物半導体膜２４３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は
希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成すること
ができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含む
ターゲットを用いて成膜を行い、酸化物半導体膜２４３０に結晶化を阻害するＳｉＯｘ（
Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化
してしまうのを抑制することができる。
次いで、酸化物半導体膜２４３０を第２のフォトリソグラフィ工程により島状の酸化物
半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをイ
ンクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォ
トマスクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う
第１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とす
る。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対し
て窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層へ
の水や水素の再混入を防ぎ、酸化物半導体層２４３１、２４３２を得る（図４（Ｂ）参照
。）。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから
、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１
００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、ヘリウ
ム、ネオン、アルゴン等）下或いは減圧下において脱水化または脱水素化を行う。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガ
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、結晶化し、微
結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化
物半導体膜２４３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置
から基板を取り出し、フォトリソグラフィ工程を行う。
また、酸化物半導体膜２４３０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム
、ネオン、アルゴン等）下、酸素雰囲気、或いは減圧下において加熱処理（４００℃以上
基板の歪み点未満）を行い、層内に含まれる水素及び水などの不純物を除去したゲート絶
縁層としてもよい。
次いで、第２のゲート絶縁層２４０２ｂ、及び酸化物半導体層２４３１、２４３２上に
、金属導電膜を形成した後、第３のフォトリソグラフィ工程によりレジストマスク２４３
３ａ、２４３３ｂを形成し、選択的にエッチングを行って金属電極層２４３４、２４３５
を形成する（図４（Ｃ）参照）。金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、
Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元
素を組み合わせた合金等がある。
金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層
が積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウ
ム層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電
膜として単層、または２層構造、または４層以上の積層構造としてもよい。
また、金属電極層２４３４、２４３５を形成するためのレジストマスクをインクジェッ
ト法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを
使用しないため、製造コストを低減できる。
次いで、レジストマスク２４３３ａ、２４３３ｂを除去し、第４のフォトリソグラフィ
工程によりレジストマスク２４３６ａ、２４３６ｂを形成し、選択的にエッチングを行っ
てソース電極層２４１５ａ、及びドレイン電極層２４１５ｂを形成する（図４（Ｄ）参照
）。なお、第４のフォトリソグラフィ工程では、酸化物半導体層２４３１は一部のみがエ
ッチングされ、溝部（凹部）を有する酸化物半導体層２４３７となる。また、酸化物半導
体層２４３１に溝部（凹部）を形成するためのレジストマスク２４３６ａ、２４３６ｂを
インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフ
ォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスク２４３６ａ、２４３６ｂを除去し、第５のフォトリソグラフィ
工程により酸化物半導体層２４３７を覆うレジストマスク２４３８を形成し、酸化物半導
体層２４３２上の金属電極層２４３５を除去する（図４（Ｅ）参照。）。
なお、第５のフォトリソグラフィ工程で酸化物半導体層２４３２と重なる金属電極層２
４３５を除去するため、金属電極層２４３５のエッチングの際に、酸化物半導体層２４３
２も除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
酸化物半導体層２４３２の上面及び側面に接し、酸化物半導体層２４３７の溝部（凹部
）に接する保護絶縁膜となる酸化物絶縁層２４３９を形成する。
酸化物絶縁層２４３９は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、
酸化物絶縁層２４３９に水、水素等の不純物を混入させない方法を適宜用いて形成するこ
とができる。本実施の形態では、酸化物絶縁層２４３９として膜厚３００ｎｍの酸化珪素
膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下
とすればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による
成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的
にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸
化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲット
を用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成すること
ができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層２４３９は、水分
や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロ
ックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム
膜、または酸化窒化アルミニウムなどを用いる。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは
２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う（図５（Ａ）参照
。）。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処
理を行うと、酸化物半導体層２４３７の溝部、酸化物半導体層２４３２の上面及び側面が
酸化物絶縁層２４３９と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素
化のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰
な状態とする。その結果、ゲート電極層２４１１と重なるチャネル形成領域２４１３は、
Ｉ型となり、ソース電極層２４１５ａに重なる第１の高抵抗ドレイン領域２４１４ａと、
ドレイン電極層２４１５ｂに重なる第２の高抵抗ドレイン領域２４１４ｂとが自己整合的
に形成される。また、ゲート電極層２４２１と重なる酸化物半導体層２４３２は全体がＩ
型となることで、酸化物半導体層２４２２となる。
しかし、高抵抗化された（Ｉ型化された）酸化物半導体層２４２２が露出している状態
で、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと、高抵抗化された（Ｉ型
化された）酸化物半導体層２４２２が低抵抗化してしまうため、酸化物半導体層２４２２
が露出している状態で行う加熱処理は酸素ガス、Ｎ２Ｏガス雰囲気下、又は、超乾燥エア
（大気圧下における露点が−４０℃以下、好ましくは−６０℃以下）で行う。
なお、ドレイン電極層２４１５ｂ（及びソース電極層２４１５ａ）と重畳した酸化物半
導体層において第２の高抵抗ドレイン領域２４１４ｂ（又は第１の高抵抗ドレイン領域２
４１４ａ）を形成することにより、駆動回路を形成した際の信頼性の向上を図ることがで
きる。具体的には、第２の高抵抗ドレイン領域２４１４ｂを形成することで、ドレイン電
極層２４１５ｂから第２の高抵抗ドレイン領域２４１４ｂ、チャネル形成領域２４１３に
かけて、導電性を段階的に変化させうるような構造とすることができる。そのため、ドレ
イン電極層２４１５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲ
ート電極層２４１１とドレイン電極層２４１５ｂとの間に高電界が印加されても高抵抗ド
レイン領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上さ
せた構成とすることができる。
また、ドレイン電極層２４１５ｂ（及びソース電極層２４１５ａ）と重畳した酸化物半
導体層において第２の高抵抗ドレイン領域２４１４ｂ（又は第１の高抵抗ドレイン領域２
４１４ａ）を形成することにより、駆動回路を形成した際のチャネル形成領域２４１３で
のリーク電流の低減を図ることができる。
次いで、第６のフォトリソグラフィ工程により、レジストマスク２４４０ａ、２４４０
ｂを形成し、酸化物絶縁層２４３９を選択的にエッチングして、酸化物絶縁層２４１６、
２４２６を形成する（図５（Ｂ）参照。）。酸化物絶縁層２４２６は酸化物半導体層２４
２２のチャネル形成領域上に設けられ、チャネル保護層として機能する。なお、本実施の
形態のように、ゲート絶縁層２４０２ｂとして酸化物絶縁層を用いる場合、酸化物絶縁層
２４３９のエッチング工程により、ゲート絶縁層２４０２ｂの一部もエッチングされて膜
厚が薄くなる（膜減りする）場合がある。ゲート絶縁層２４０２ｂとして酸化物絶縁層２
４３９と選択比の高い窒化絶縁膜を用いる場合は、ゲート絶縁層２４０２ｂが一部エッチ
ングされるのを防ぐことができる。
次いで、酸化物半導体層２４２２及び酸化物絶縁層２４２６上に、透光性を有する導電
膜を形成した後、第７のフォトリソグラフィ工程によりソース電極層２４２５ａ、及びド
レイン電極層２４２５ｂを形成する（図５（Ｃ）参照。）。透光性を有する導電膜の成膜
方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレー
ティング法や、スプレー法を用いる。導電膜の材料としては、可視光に対して透光性を有
する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−
Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓ
ｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物
を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ま
た、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを
用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ま
せ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを
抑制することができる。
なお、ソース電極層２４２５ａ、ドレイン電極層２４２５ｂを形成するためのレジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、酸化物絶縁層２４１６、２４２６、ソース電極層２４２５ａ、ドレイン電極層
２４２５ｂ上に保護絶縁層２４０３を形成する。本実施の形態では、ＲＦスパッタ法を用
いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層２４０３
の成膜方法として好ましい。保護絶縁層２４０３は、水分や、水素イオンや、酸素イオン
や、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶
縁膜を用い、窒化珪素膜、窒化アルミニウム膜、窒化酸化珪素膜、酸化窒化アルミニウム
などを用いる。勿論、保護絶縁層２４０３は透光性を有する絶縁膜である。
また、保護絶縁層２４０３は、保護絶縁層２４０３の下方に設ける第１のゲート絶縁層
２４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面近傍
からの水分や、水素イオンや、ＯＨ−などの不純物が侵入することをブロックする。特に
、保護絶縁層２４０３と接する第１のゲート絶縁層２４０２ａまたは下地となる絶縁膜を
窒化珪素膜とすると有効である。即ち、酸化物半導体層の下面、上面、及び側面を囲むよ
うに窒化珪素膜を設けると、表示装置の信頼性が向上する。
次いで、保護絶縁層２４０３上に平坦化絶縁層２４０４を形成する。平坦化絶縁層２４
０４としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の
、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材
料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロ
ンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層
させることで、平坦化絶縁層２４０４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有して
いても良い。
平坦化絶縁層２４０４の形成法は、特に限定されず、その材料に応じて、スパッタ法、
ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、ス
クリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコータ
ー、ナイフコーター等を用いることができる。
次に、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層
２４０４、及び保護絶縁層２４０３のエッチングによりドレイン電極層２４２５ｂに達す
るコンタクトホール２４４１を形成する（図５（Ｄ）参照。）。また、ここでのエッチン
グによりゲート電極層２４１１、２４２１に達するコンタクトホールも形成する。また、
ドレイン電極層２４２５ｂに達するコンタクトホールを形成するためのレジストマスクを
インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフ
ォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有
する導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合
金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用
いて形成する。透光性を有する導電膜の他の材料として、窒素を含ませたＡｌ−Ｚｎ−Ｏ
系非単結晶膜、即ちＡｌ−Ｚｎ−Ｏ系非単結晶膜や、窒素を含ませたＺｎ−Ｏ−Ｎ系非単
結晶膜や、窒素を含ませたＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚ
ｎ−Ｏ−Ｎ系非単結晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜
中のアルミニウムの組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比
（原子％）は、非単結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエ
ッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生
しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２
Ｏ３―ＺｎＯ）を用いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザ
ー（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅ
ｒ）を用いた分析により評価するものとする。
次に、第９のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極層２４２７及び導電層２４１７を形成する（図５（Ｅ
）参照。）。
以上の工程により、９枚のマスクを用いて、同一基板上に薄膜トランジスタ２４１０及
び薄膜トランジスタ２４２０をそれぞれ駆動回路または画素部に作り分けて作製すること
ができる。駆動回路用の薄膜トランジスタ２４１０は、第１の高抵抗ドレイン領域２４１
４ａ、第２の高抵抗ドレイン領域２４１４ｂ、及びチャネル形成領域２４１３を含む酸化
物半導体層２４１２を含むチャネルエッチ型薄膜トランジスタであり、画素用の薄膜トラ
ンジスタ２４２０は、全体がＩ型化した酸化物半導体層２４２２を含むチャネル保護型薄
膜トランジスタである。
また、第１のゲート絶縁層２４０２ａ、第２のゲート絶縁層２４０２ｂを誘電体とし容
量配線層と容量電極層とで形成される保持容量も同一基板上に形成することができる。薄
膜トランジスタ２４２０と保持容量を個々の画素に対応してマトリクス状に配置して画素
部を構成し、画素部の周辺に薄膜トランジスタ２４１０を有する駆動回路を配置すること
によりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができ
る。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
なお、画素電極層２４２７は、平坦化絶縁層２４０４、及び保護絶縁層２４０３に形成
されたコンタクトホールを介して容量電極層と電気的に接続する。なお、容量電極層は、
ソース電極層２４２５ａ、ドレイン電極層２４２５ｂと同じ透光性を有する材料、同じ工
程で形成することができる。
導電層２４１７を酸化物半導体層２４１２のチャネル形成領域２４１３と重なる位置に
設けることによって、薄膜トランジスタの信頼性を調べるためのバイアス−熱ストレス試
験（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ２４１０
のしきい値電圧の変化量を低減することができる。また、導電層２４１７は、電位がゲー
ト電極層２４１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機
能させることもできる。また、導電層２４１７の電位がＧＮＤ、０Ｖ、或いはフローティ
ング状態であってもよい。
なお、本実施の形態では、駆動回路に用いる薄膜トランジスタ２４１０が、チャネル形成
領域２４１３と重なる位置に導電層２４１７を有しているが、駆動回路に用いる薄膜トラ
ンジスタが必ずしも導電層２４１７を有している必要はない。導電層２４１７を有する薄
膜トランジスタ２４１０と、導電層２４１７を有さない薄膜トランジスタとは、上記のプ
ロセスを用いることで同一基板上に形成することが可能である。
また、駆動回路に用いる薄膜トランジスタは、必ずしも酸化物半導体を用いる必要はない
。ただし、駆動回路に用いる薄膜トランジスタ２４１０を画素の薄膜トランジスタ２４２
０と同一基板上に形成する場合は、本実施の形態で示すように薄膜トランジスタ２４１０
も薄膜トランジスタ２４２０と共に酸化物半導体を用いて形成する方が、工程数を抑える
ことができて望ましい。この場合、駆動回路に用いる薄膜トランジスタ２４１０は、画素
の薄膜トランジスタ２４２０と共に単極性のトランジスタとなる。
また、画素電極層２４２７を形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。
（実施の形態３）
本実施の形態では、１つの信号を複数の信号に分割することが可能な半導体装置の一例
について説明する。尚、ここでは、一例として１つの信号を３つの信号に分割する場合に
ついて説明するが、これに限定されず、１つの信号は２つ以上の信号に分割されていれば
よい。
まず、本実施の形態の半導体装置の構成について、図６（Ａ）を参照して説明する。
回路１００は、回路１１０、回路１２０、回路１３０を有する。回路１１０は、走査線
スイッチング素子に相当するトランジスタ１１１、回路１１２及び、容量素子１１４を有
する。回路１２０は、走査線スイッチング素子に相当するトランジスタ１２１、回路１２
２及び、容量素子１２４を有する。回路１３０は、走査線スイッチング素子に相当するト
ランジスタ１３１、回路１３２及び、容量素子１３４を有する。また、配線１４０、配線
１４１、配線１４２及び、配線１４３は、信号ＩＮ、信号ＣＫ１、信号ＣＫ２及び、信号
ＣＫ３をそれぞれ伝搬しており、配線１５１、配線１５２及び、配線１５３は、信号ＯＵ
Ｔ１、信号ＯＵＴ２及び、信号ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
回路１００は、配線１４０、配線１４１、配線１４２及び、配線１４３と接続関係にあ
る。回路１１０は、配線１４０、配線１４１、及び配線１５１と接続関係にある。回路１
２０は、配線１４０、配線１４２、及び配線１５２と接続関係にある。回路１３０は、配
線１４０、配線１４３、及び配線１５３と接続関係にある。つまり、配線１４０は、回路
１１０、回路１２０及び、回路１３０のそれぞれと接続関係にある。
次に、図６（Ａ）の半導体装置の動作について、図６（Ｂ）のタイミングチャートを参
照して説明する。
図６（Ｂ）のタイミングチャートは、期間Ｔ１、期間Ｔ２及び、期間Ｔ３を有する。信
号ＩＮは、回路１００への入力信号である。信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３は
、回路１１０、回路１２０及び、回路１３０への入力信号である。信号ＯＵＴ１、信号Ｏ
ＵＴ２及び、信号ＯＵＴ３は、回路１１０、回路１２０及び、回路１３０からの出力信号
である。
まず、期間Ｔ１における図６（Ａ）の半導体装置の動作について説明する。期間Ｔ１で
は、信号ＩＮがＨレベル、信号ＣＫ１がＨレベル、信号ＣＫ２がＬレベル、信号ＣＫ３が
Ｌレベルになる。すると、回路１１０に含まれるトランジスタ１１１がオン状態になり、
信号ＯＵＴ１がＨレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３がＬレベルになる。
次に、期間Ｔ２では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＨレ
ベル、信号ＣＫ３がＬレベルになる。すると、回路１２０に含まれるトランジスタ１２１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＨレベル、信号ＯＵＴ３が
Ｌレベルになる。
次に、期間Ｔ３では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＬレ
ベル、信号ＣＫ３がＨレベルになる。すると、回路１３０に含まれるトランジスタ１３１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３が
Ｈレベルになる。
そして、回路１１０、回路１２０、回路１３０から出力された信号ＯＵＴ１、信号ＯＵ
Ｔ２、信号ＯＵＴ３は、走査線選択信号として、走査線駆動回路から対応する走査線にそ
れぞれ入力される。
以上のように、信号ＩＮを複数の信号に分割することができる。このとき、回路１１０
、回路１２０及び、回路１３０に含まれる容量素子１１４、容量素子１２４及び、容量素
子１３４の容量結合によって、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３の振幅は
信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３の振幅と同じになる。
また、トランジスタ１１１、トランジスタ１２１及び、トランジスタ１３１のゲート電
極の電位は、ブートストラップ動作によって、信号ＯＵＴ１、信号ＯＵＴ２及び、信号Ｏ
ＵＴ３の電位に応じて上昇する。つまり、トランジスタのＶｇｓを大きくすること又は、
大きいままにすることができるので、信号ＯＵＴのなまりを低減することができる。また
は、信号ＯＵＴの立ち上がり時間又は立ち下がり時間を短くすることができる。
また、信号ＩＮよりも大きい振幅の信号又は、電源電圧を別途用いる必要がなくなるの
で、消費電力を低減することができる。
（実施の形態４）
本実施の形態では、実施の形態３の具体例について説明する。
まず、本実施の形態の半導体装置の構成について図７（Ａ）を参照して説明する。
回路１００は、回路１１０、回路１２０及び、回路１３０を有する。回路１１０は、ト
ランジスタ１１１、トランジスタ１１３、トランジスタ１１５及び、容量素子１１４を有
する。回路１２０は、トランジスタ１２１、トランジスタ１２３、トランジスタ１２５及
び、容量素子１２４を有する。回路１３０は、トランジスタ１３１、トランジスタ１３３
、トランジスタ１３５及び、容量素子１３４を有する。また、配線１４０、配線１４１、
配線１４２、配線１４３及び、配線２４０は、信号ＩＮ１、信号ＣＫ１、信号ＣＫ２、信
号ＣＫ３及び、信号ＩＮ２をそれぞれ伝搬しており、配線１５１、配線１５２及び、配線
１５３は、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
回路１００は、配線１４０、配線１４１、配線１４２、配線１４３及び、配線２４０と
接続関係にある。回路１１０は、配線１４０、配線１４１、配線２４０、及び配線１５１
と接続関係にある。回路１２０は、配線１４０、配線１４２、配線２４０、及び配線１５
２と接続関係にある。回路１３０は、配線１４０、配線１４３、配線２４０、及び配線１
５３と接続関係にある。つまり、配線１４０及び、配線２４０は、回路１１０、回路１２
０及び、回路１３０のそれぞれと接続関係にある。
回路１１０に含まれるトランジスタ１１１のゲート電極は、トランジスタ１１５のソー
ス又はドレインの一方の電極及び、容量素子１１４の一方の電極と接続され、トランジス
タ１１１のソース又はドレインの一方の電極は、配線１４１と接続され、トランジスタ１
１１のソース又はドレインのもう一方の電極は、配線１５１及び、容量素子１１４のもう
一方の電極と接続される。トランジスタ１１５のゲート電極は、配線１４０及び、トラン
ジスタ１１５のソース又はドレインのもう一方の電極と接続され、トランジスタ１１５の
ソース又はドレインの一方の電極は、トランジスタ１１１のゲート電極及び、容量素子１
１４の一方の電極と接続される。トランジスタ１１３のゲート電極は、配線２４０と接続
され、トランジスタ１１３のソース又はドレインの一方の電極は、トランジスタ１１１の
ゲート電極及び、トランジスタ１１５のソース又はドレインの一方の電極及び、容量素子
１１４の一方の電極と接続され、トランジスタ１１３のソース又はドレインのもう一方の
電極は、ＧＮＤ（グラウンド）電極と接続される。
回路１２０に含まれるトランジスタ１２１のゲート電極は、トランジスタ１２５のソー
ス又はドレインの一方の電極及び、容量素子１２４の一方の電極と接続され、トランジス
タ１２１のソース又はドレインの一方の電極は、配線１４２と接続され、トランジスタ１
２１のソース又はドレインのもう一方の電極は、配線１５２及び、容量素子１２４のもう
一方の電極と接続される。トランジスタ１２５のゲート電極は、配線１４０及び、トラン
ジスタ１２５のソース又はドレインのもう一方の電極と接続され、トランジスタ１２５の
ソース又はドレインの一方の電極は、トランジスタ１２１のゲート電極及び、容量素子１
２４の一方の電極と接続される。トランジスタ１２３のゲート電極は、配線２４０と接続
され、トランジスタ１２３のソース又はドレインの一方の電極は、トランジスタ１２１の
ゲート電極及び、トランジスタ１２５のソース又はドレインの一方の電極及び、容量素子
１２４の一方の電極と接続され、トランジスタ１２３のソース又はドレインのもう一方の
電極は、ＧＮＤ（グラウンド）電極と接続される。
回路１３０に含まれるトランジスタ１３１のゲート電極は、トランジスタ１３５のソー
ス又はドレインの一方の電極及び、容量素子１３４の一方の電極と接続され、トランジス
タ１３１のソース又はドレインの一方の電極は、配線１４３と接続され、トランジスタ１
３１のソース又はドレインのもう一方の電極は、配線１５３及び、容量素子１３４のもう
一方の電極と接続される。トランジスタ１３５のゲート電極は、配線１４０及び、トラン
ジスタ１３５のソース又はドレインのもう一方の電極と接続され、トランジスタ１３５の
ソース又はドレインの一方の電極は、トランジスタ１３１のゲート電極及び、容量素子１
３４の一方の電極と接続される。トランジスタ１３３のゲート電極は、配線２４０と接続
され、トランジスタ１３３のソース又はドレインの一方の電極は、トランジスタ１３１の
ゲート電極及び、トランジスタ１３５のソース又はドレインの一方の電極及び、容量素子
１３４の一方の電極と接続され、トランジスタ１３３のソース又はドレインのもう一方の
電極は、ＧＮＤ（グラウンド）電極と接続される。
次に、図７（Ａ）の半導体装置の動作について、図７（Ｂ）のタイミングチャートを参
照して説明する。
図７（Ｂ）のタイミングチャートは、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間
Ｔ５及び、期間Ｔ６を有する。信号ＩＮ１は、一段目の回路１００への入力信号である。
信号ＩＮ２は二段目の回路１００への入力信号である。信号ＣＫ１、信号ＣＫ２及び、信
号ＣＫ３は、一段目の回路１００が有する回路１１０、回路１２０及び、回路１３０への
入力信号であり、かつ、二段目の回路１００が有する回路１１０、回路１２０及び、回路
１３０への入力信号である。信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３は、一段目
の回路１００が有する回路１１０、回路１２０及び、回路１３０からの出力信号である。
信号ＯＵＴ１、信号ＯＵＴ２、信号ＯＵＴ３は、走査線選択信号として、走査線駆動回路
から対応する走査線にそれぞれ入力される。
まず、期間Ｔ１における図７（Ａ）の半導体装置の動作について説明する。期間Ｔ１で
は、信号ＩＮ１がＨレベル、信号ＩＮ２がＬレベル、信号ＣＫ１がＨレベル、信号ＣＫ２
がＬレベル、信号ＣＫ３がＬレベルになる。すると、回路１１０に含まれるトランジスタ
１１１がオン状態になり、信号ＯＵＴ１がＨレベル、信号ＯＵＴ２がＬレベル、信号ＯＵ
Ｔ３がＬレベルになる。
次に、期間Ｔ２では、信号ＩＮ１がＨレベル、信号ＩＮ２がＬレベル、信号ＣＫ１がＬ
レベル、信号ＣＫ２がＨレベル、信号ＣＫ３がＬレベルになる。すると、回路１２０に含
まれるトランジスタ１２１がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２が
Ｈレベル、信号ＯＵＴ３がＬレベルになる。このとき、回路１１０に含まれるトランジス
タ１１１はオン状態を維持している。
次に、期間Ｔ３では、信号ＩＮ１がＨレベル、信号ＩＮ２がＬレベル、信号ＣＫ１がＬ
レベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＨレベルになる。すると、回路１３０に含
まれるトランジスタ１３１がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２が
Ｌレベル、信号ＯＵＴ３がＨレベルになる。このとき、回路１１０に含まれるトランジス
タ１１１及び、回路１２０に含まれるトランジスタ１２１はオン状態を維持している。
つまり、期間Ｔ３ではトランジスタ１１１、トランジスタ１２１及び、トランジスタ１
３１は全てオン状態になっている。このままでは、期間Ｔ４以降で信号ＣＫ１、信号ＣＫ
２及び、信号ＣＫ３がＨレベルになると、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ
３がＨレベルになってしまい、走査線選択不良となることがある。
次に、期間Ｔ４では、信号ＩＮ１がＬレベル、信号ＩＮ２がＨレベル、信号ＣＫ１がＨ
レベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＬレベルになる。信号ＩＮ２がＨレベルに
なると、回路１１０に含まれるトランジスタ１１３、回路１２０に含まれるトランジスタ
１２３及び、回路１３０に含まれるトランジスタ１３３がオン状態になる。これらのトラ
ンジスタのソース又はドレインのもう一方の電極はＧＮＤ電極に接続されているため、ソ
ース又はドレインの一方の電極の電位もＬレベルになる。よって、これらのトランジスタ
のソース又はドレインの一方の電極に接続されているトランジスタ１１１、トランジスタ
１２１及び、トランジスタ１３１のゲート電極もＬレベルになり、これらのトランジスタ
はオフ状態になる。これより、期間Ｔ４では信号ＣＫ１がＨレベルになっても信号ＯＵＴ
１はＬレベルを維持することができる。
期間Ｔ５及び、期間Ｔ６についても期間Ｔ４と同様で、信号ＩＮ２がＨレベルである場
合、トランジスタ１１１、トランジスタ１２１及び、トランジスタ１３１がオフ状態にな
っているので、信号ＣＫ２及び、信号ＣＫ３がＨレベルになっても信号ＯＵＴ２及び、信
号ＯＵＴ３はＬレベルを維持することができる。また、このとき、一段目の回路１００に
信号ＩＮ１が入力されていたときと同様に、二段目の回路１００から出力される信号ＯＵ
Ｔ４、信号ＯＵＴ５及び、信号ＯＵＴ６は、順次Ｈレベルになる。
トランジスタ１１１、トランジスタ１２１及び、トランジスタ１３１をオフ状態にする
構成でない場合、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３は、信号ＣＫ１、信号
ＣＫ２及び、信号ＣＫ３がＨレベルになると同時にＨレベルになってしまい、走査線選択
不良となることがある。
（実施の形態５）
本実施の形態では、実施の形態３の別の具体例について説明する。
まず、本実施の形態の半導体装置の構成について図８を参照して説明する。
回路１００は、回路１１０、回路１２０及び、回路１３０を有する。回路１１０は、ト
ランジスタ１１１、トランジスタ１１３、トランジスタ１１５、トランジスタ１１６及び
、容量素子１１４を有する。回路１２０は、トランジスタ１２１、トランジスタ１２３、
トランジスタ１２５、トランジスタ１２６及び、容量素子１２４を有する。回路１３０は
、トランジスタ１３１、トランジスタ１３３、トランジスタ１３５、トランジスタ１３６
及び、容量素子１３４を有する。また、配線１４０、配線１４１、配線１４２、配線１４
３及び、配線２４０は、信号ＩＮ１、信号ＣＫ１、信号ＣＫ２、信号ＣＫ３及び、信号Ｉ
Ｎ２をそれぞれ伝搬しており、配線１５１、配線１５２及び、配線１５３は、信号ＯＵＴ
１、信号ＯＵＴ２及び、信号ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
回路１００は、配線１４０、配線１４１、配線１４２、配線１４３及び、配線２４０と
接続関係にある。回路１１０は、配線１４０、配線１４１、配線２４０、及び配線１５１
と接続関係にある。回路１２０は、配線１４０、配線１４２、配線２４０、及び配線１５
２と接続関係にある。回路１３０は、配線１４０、配線１４３、配線２４０、及び配線１
５３と接続関係にある。つまり、配線１４０及び、配線２４０は、回路１１０、回路１２
０及び、回路１３０のそれぞれと接続関係にある。
回路１１０に含まれるトランジスタ１１１のゲート電極は、トランジスタ１１５のソー
ス又はドレインの一方の電極及び、容量素子１１４の一方の電極と接続され、トランジス
タ１１１のソース又はドレインの一方の電極は、配線１４１と接続され、トランジスタ１
１１のソース又はドレインのもう一方の電極は、配線１５１及び、トランジスタ１１６の
ソース又はドレインの一方の電極及び、容量素子１１４のもう一方の電極と接続される。
トランジスタ１１５のゲート電極は、配線１４０及び、トランジスタ１１５のソース又は
ドレインのもう一方の電極と接続され、トランジスタ１１５のソース又はドレインの一方
の電極は、トランジスタ１１１のゲート電極及び、容量素子１１４の一方の電極と接続さ
れる。トランジスタ１１３のゲート電極は、配線２４０と接続され、トランジスタ１１３
のソース又はドレインの一方の電極は、トランジスタ１１１のゲート電極及び、トランジ
スタ１１５のソース又はドレインの一方の電極及び、容量素子１１４の一方の電極と接続
され、トランジスタ１１３のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極と接続される。トランジスタ１１６のゲート電極は、配線１４３と接続され、ト
ランジスタ１１６のソース又はドレインの一方の電極は、配線１５１及び、トランジスタ
１１１のソース又はドレインのもう一方の電極及び、容量素子１１４のもう一方の電極と
接続され、トランジスタ１１６のソース又はドレインのもう一方の電極は、ＧＮＤ（グラ
ウンド）電極に接続される。
回路１２０に含まれるトランジスタ１２１のゲート電極は、トランジスタ１２５のソー
ス又はドレインの一方の電極及び、容量素子１２４の一方の電極と接続され、トランジス
タ１２１のソース又はドレインの一方の電極は、配線１４２と接続され、トランジスタ１
２１のソース又はドレインのもう一方の電極は、配線１５２及び、トランジスタ１２６の
ソース又はドレインの一方の電極及び、容量素子１２４のもう一方の電極と接続される。
トランジスタ１２５のゲート電極は、配線１４０及び、トランジスタ１２５のソース又は
ドレインのもう一方の電極と接続され、トランジスタ１２５のソース又はドレインの一方
の電極は、トランジスタ１２１のゲート電極及び、容量素子１２４の一方の電極と接続さ
れる。トランジスタ１２３のゲート電極は、配線２４０と接続され、トランジスタ１２３
のソース又はドレインの一方の電極は、トランジスタ１２１のゲート電極及び、トランジ
スタ１２５のソース又はドレインの一方の電極及び、容量素子１２４の一方の電極と接続
され、トランジスタ１２３のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極と接続される。トランジスタ１２６のゲート電極は、配線１４１と接続され、ト
ランジスタ１２６のソース又はドレインの一方の電極は、配線１５２及び、トランジスタ
１２１のソース又はドレインのもう一方の電極及び、容量素子１２４の一方の電極と接続
され、トランジスタ１２６のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極に接続される。
回路１３０に含まれるトランジスタ１３１のゲート電極は、トランジスタ１３５のソー
ス又はドレインの一方の電極及び、容量素子１３４の一方の電極と接続され、トランジス
タ１３１のソース又はドレインの一方の電極は、配線１４３と接続され、トランジスタ１
３１のソース又はドレインのもう一方の電極は、配線１５３及び、トランジスタ１３６の
ソース又はドレインの一方の電極及び、容量素子１３４のもう一方の電極と接続される。
トランジスタ１３５のゲート電極は、配線１４０及び、トランジスタ１３５のソース又は
ドレインのもう一方の電極と接続され、トランジスタ１３５のソース又はドレインの一方
の電極は、トランジスタ１３１のゲート電極及び、容量素子１３４の一方の電極と接続さ
れる。トランジスタ１３３のゲート電極は、配線２４０と接続され、トランジスタ１３３
のソース又はドレインの一方の電極は、トランジスタ１３１のゲート電極及び、トランジ
スタ１３５のソース又はドレインの一方の電極及び、容量素子１３４の一方の電極と接続
され、トランジスタ１３３のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極と接続される。トランジスタ１３６のゲート電極は、配線１４２と接続され、ト
ランジスタ１３６のソース又はドレインの一方の電極は、配線１５３及び、トランジスタ
１３１のソース又はドレインのもう一方の電極及び、容量素子１３４の一方の電極と接続
され、トランジスタ１３６のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極に接続される。
次に、図８の半導体装置の動作について、図７（Ｂ）のタイミングチャートを参照して
説明する。
図７（Ｂ）のタイミングチャートは、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、期間
Ｔ５及び、期間Ｔ６を有する。信号ＩＮ１は、一段目の回路１００への入力信号である。
信号ＩＮ２は二段目の回路１００への入力信号である。信号ＣＫ１、信号ＣＫ２及び、信
号ＣＫ３は、一段目の回路１００が有する回路１１０、回路１２０及び、回路１３０への
入力信号であり、かつ二段目の回路１００が有する回路１１０、回路１２０及び、回路１
３０への入力信号である。信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３は、一段目の
回路１００が有する回路１１０、回路１２０及び、回路１３０からの出力信号である。信
号ＯＵＴ１、信号ＯＵＴ２、信号ＯＵＴ３は、走査線選択信号として、走査線駆動回路か
ら対応する走査線にそれぞれ入力される。
まず、期間Ｔ１における図８の半導体装置の動作について説明する。期間Ｔ１では、信
号ＩＮ１がＨレベル、信号ＩＮ２がＬレベル、信号ＣＫ１がＨレベル、信号ＣＫ２がＬレ
ベル、信号ＣＫ３がＬレベルになる。すると、回路１１０に含まれるトランジスタ１１１
がオン状態になり、信号ＯＵＴ１がＨレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３が
Ｌレベルになる。このとき、回路１２０に含まれるトランジスタ１２６はオン状態になり
、信号ＯＵＴ２はＬレベルになる。
次に、期間Ｔ２では、信号ＩＮ１がＨレベル、信号ＩＮ２がＬレベル、信号ＣＫ１がＬ
レベル、信号ＣＫ２がＨレベル、信号ＣＫ３がＬレベルになる。すると、回路１２０に含
まれるトランジスタ１２１がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２が
Ｈレベル、信号ＯＵＴ３がＬレベルになる。このとき、回路１１０に含まれるトランジス
タ１１１はオン状態を維持している。また、回路１３０に含まれるトランジスタ１３６は
オン状態になり、信号ＯＵＴ３はＬレベルになる。
次に、期間Ｔ３では、信号ＩＮ１がＨレベル、信号ＩＮ２がＬレベル、信号ＣＫ１がＬ
レベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＨレベルになる。すると、回路１３０に含
まれるトランジスタ１３１がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２が
Ｌレベル、信号ＯＵＴ３がＨレベルになる。このとき、回路１１０に含まれるトランジス
タ１１１及び、回路１２０に含まれるトランジスタ１２１はオン状態を維持している。ま
た、回路１１０に含まれるトランジスタ１１６はオン状態になり、信号ＯＵＴ１はＬレベ
ルになる。
次に、期間Ｔ４では、信号ＩＮ１がＬレベル、信号ＩＮ２がＨレベル、信号ＣＫ１がＨ
レベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＬレベルになる。信号ＩＮ２がＨレベルに
なると、回路１１０に含まれるトランジスタ１１３、回路１２０に含まれるトランジスタ
１２３及び、回路１３０に含まれるトランジスタ１３３がオン状態になる。これらのトラ
ンジスタのソース又はドレインのもう一方の電極はＧＮＤ電極に接続されているため、ソ
ース又はドレインの一方の電極の電位もＬレベルになる。よって、これらのトランジスタ
のソース又はドレインの一方の電極に接続されているトランジスタ１１１、トランジスタ
１２１及び、トランジスタ１３１のゲート電極もＬレベルになり、これらのトランジスタ
はオフ状態になる。これより、期間Ｔ４では信号ＣＫ１がＨレベルになっても信号ＯＵＴ
１はＬレベルを維持することができる。また、期間Ｔ１と同様に、信号ＣＫ１がＨレベル
になっているため、回路１２０に含まれるトランジスタ１２６はオン状態になり、信号Ｏ
ＵＴ２はＬレベルになる。
期間Ｔ５及び、期間Ｔ６についても期間Ｔ４と同様で、信号ＩＮ２がＨレベルである場
合、トランジスタ１１１、トランジスタ１２１及び、トランジスタ１３１がオフ状態にな
っているので、信号ＣＫ２及び、信号ＣＫ３がＨレベルになっても信号ＯＵＴ２及び、信
号ＯＵＴ３はＬレベルを維持することができる。また、期間Ｔ５では回路１３０に含まれ
るトランジスタ１３６がオン状態になり、期間Ｔ６では回路１１０に含まれるトランジス
タ１１６がオン状態になるため、信号ＯＵＴ３及び、信号ＯＵＴ１はＬレベルになる。
このように、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３は、回路１１０に含まれ
るトランジスタ１１６、回路１２０に含まれるトランジスタ１２６及び、回路１３０に含
まれるトランジスタ１３６がオンになることによってＬレベルになり、走査線選択不良を
抑制することができる。
（実施の形態６）
本実施の形態では、１つの信号を複数の信号に分割することが可能な半導体装置の別の
一例について説明する。本実施の形態は、実施の形態３の信号ＩＮと信号ＣＫのトランジ
スタへの接続を入れ替えたものである。
まず、本実施の形態の半導体装置の構成について、図９を参照して説明する。
回路１００は、回路１１０、回路１２０、回路１３０を有する。回路１１０は、トラン
ジスタ１１１、回路１１２及び、容量素子１１４を有する。回路１２０は、トランジスタ
１２１、回路１２２及び、容量素子１２４を有する。回路１３０は、トランジスタ１３１
、回路１３２及び、容量素子１３４を有する。また、配線１４０、配線１４１、配線１４
２及び、配線１４３は、信号ＩＮ、信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３をそれぞれ
伝搬しており、配線１５１、配線１５２及び、配線１５３は、信号ＯＵＴ１、信号ＯＵＴ
２及び、信号ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
回路１００は、配線１４０、配線１４１、配線１４２及び、配線１４３と接続関係にあ
る。回路１１０は、配線１４０、配線１４１、及び配線１５１と接続関係にある。回路１
２０は、配線１４０、配線１４２、及び配線１５２と接続関係にある。回路１３０は、配
線１４０、配線１４３、及び配線１５３と接続関係にある。つまり、配線１４０は、回路
１１０、回路１２０及び、回路１３０のそれぞれと接続関係にある。
次に、図９の半導体装置の動作について、図６（Ｂ）のタイミングチャートを参照して
説明する。
図６（Ｂ）のタイミングチャートは、期間Ｔ１、期間Ｔ２及び、期間Ｔ３を有する。信
号ＩＮは、回路１００への入力信号である。信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３は
、回路１１０、回路１２０及び、回路１３０への入力信号である。信号ＯＵＴ１、信号Ｏ
ＵＴ２及び、信号ＯＵＴ３は、回路１１０、回路１２０及び、回路１３０からの出力信号
である。
まず、期間Ｔ１における図９の半導体装置の動作について説明する。期間Ｔ１では、信
号ＩＮがＨレベル、信号ＣＫ１がＨレベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＬレベ
ルになる。すると、回路１１０に含まれるトランジスタ１１１がオン状態になり、信号Ｏ
ＵＴ１がＨレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３がＬレベルになる。
次に、期間Ｔ２では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＨレ
ベル、信号ＣＫ３がＬレベルになる。すると、回路１２０に含まれるトランジスタ１２１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＨレベル、信号ＯＵＴ３が
Ｌレベルになる。
次に、期間Ｔ３では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＬレ
ベル、信号ＣＫ３がＨレベルになる。すると、回路１３０に含まれるトランジスタ１３１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３が
Ｈレベルになる。
そして、回路１１０、回路１２０、回路１３０から出力された信号ＯＵＴ１、信号ＯＵ
Ｔ２、信号ＯＵＴ３は、走査線選択信号として、走査線駆動回路から対応する走査線にそ
れぞれ入力される。
以上のように、信号ＩＮを複数の信号に分割することができる。このとき、回路１１０
、回路１２０及び、回路１３０に含まれる容量素子１１４、容量素子１２４及び、容量素
子１３４の容量結合によって、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３の振幅は
信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３の振幅と同じになる。
また、トランジスタ１１１、トランジスタ１２１及び、トランジスタ１３１のゲート電
極の電位は、ブートストラップ動作によって、信号ＯＵＴ１、信号ＯＵＴ２及び、信号Ｏ
ＵＴ３の電位に応じて上昇する。つまり、トランジスタのＶｇｓを大きくすること又は、
大きいままにすることができるので、信号ＯＵＴのなまりを低減することができる。また
は、信号ＯＵＴの立ち上がり時間又は立ち下がり時間を短くすることができる。
また、信号ＩＮよりも大きい振幅の信号又は、電源電圧を別途用いる必要がなくなるの
で、消費電力を低減することができる。
（実施の形態７）
本実施の形態では、実施の形態４の具体例について説明する。
まず、本実施の形態の半導体装置の構成について図１０を参照して説明する。
回路１００は、回路１１０、回路１２０及び、回路１３０を有する。回路１１０は、ト
ランジスタ１１１、トランジスタ１１３、トランジスタ１１５及び、容量素子１１４を有
する。回路１２０は、トランジスタ１２１、トランジスタ１２３、トランジスタ１２５及
び、容量素子１２４を有する。回路１３０は、トランジスタ１３１、トランジスタ１３３
、トランジスタ１３５及び、容量素子１３４を有する。また、配線１４０、配線１４１、
配線１４２及び、配線１４３は、信号ＩＮ、信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３を
それぞれ伝搬しており、配線１５１、配線１５２及び、配線１５３は、信号ＯＵＴ１、信
号ＯＵＴ２及び、信号ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
回路１００は、配線１４０、配線１４１、配線１４２及び、配線１４３と接続関係にあ
る。回路１１０は、配線１４０、配線１４１、及び配線１５１と接続関係にある。回路１
２０は、配線１４０、配線１４２、及び配線１５２と接続関係にある。回路１３０は、配
線１４０、配線１４３、及び配線１５３と接続関係にある。つまり、配線１４０は、回路
１１０、回路１２０及び、回路１３０のそれぞれと接続関係にある。
回路１１０に含まれるトランジスタ１１１のゲート電極は、トランジスタ１１５のソー
ス又はドレインの一方の電極及び、容量素子１１４の一方の電極と接続され、トランジス
タ１１１のソース又はドレインの一方の電極は、配線１４０と接続され、トランジスタ１
１１のソース又はドレインのもう一方の電極は、配線１５１及び、容量素子１１４のもう
一方の電極と接続される。トランジスタ１１５のゲート電極は、配線１４１及び、トラン
ジスタ１１５のソース又はドレインのもう一方の電極と接続され、トランジスタ１１５の
ソース又はドレインの一方の電極は、トランジスタ１１１のゲート電極及び、容量素子１
１４の一方の電極と接続される。トランジスタ１１３のゲート電極は、配線１４２と接続
され、トランジスタ１１３のソース又はドレインの一方の電極は、トランジスタ１１１の
ゲート電極及び、トランジスタ１１５のソース又はドレインの一方の電極及び、容量素子
１１４の一方の電極と接続され、トランジスタ１１３のソース又はドレインのもう一方の
電極は、ＧＮＤ（グラウンド）電極と接続される。
回路１２０に含まれるトランジスタ１２１のゲート電極は、トランジスタ１２５のソー
ス又はドレインの一方の電極及び、容量素子１２４の一方の電極と接続され、トランジス
タ１２１のソース又はドレインの一方の電極は、配線１４０と接続され、トランジスタ１
２１のソース又はドレインのもう一方の電極は、配線１５２及び、容量素子１２４のもう
一方の電極と接続される。トランジスタ１２５のゲート電極は、配線１４２及び、トラン
ジスタ１２５のソース又はドレインのもう一方の電極と接続され、トランジスタ１２５の
ソース又はドレインの一方の電極は、トランジスタ１２１のゲート電極及び、容量素子１
２４の一方の電極と接続される。トランジスタ１２３のゲート電極は、配線１４３と接続
され、トランジスタ１２３のソース又はドレインの一方の電極は、トランジスタ１２１の
ゲート電極及び、トランジスタ１２５のソース又はドレインの一方の電極及び、容量素子
１２４の一方の電極と接続され、トランジスタ１２３のソース又はドレインのもう一方の
電極は、ＧＮＤ（グラウンド）電極と接続される。
回路１３０に含まれるトランジスタ１３１のゲート電極は、トランジスタ１３５のソー
ス又はドレインの一方の電極及び、容量素子１３４の一方の電極と接続され、トランジス
タ１３１のソース又はドレインの一方の電極は、配線１４０と接続され、トランジスタ１
３１のソース又はドレインのもう一方の電極は、配線１５３及び、容量素子１３４のもう
一方の電極と接続される。トランジスタ１３５のゲート電極は、配線１４３及び、トラン
ジスタ１３５のソース又はドレインのもう一方の電極と接続され、トランジスタ１３５の
ソース又はドレインの一方の電極は、トランジスタ１３１のゲート電極及び、容量素子１
３４の一方の電極と接続される。トランジスタ１３３のゲート電極は、配線１４１と接続
され、トランジスタ１３３のソース又はドレインの一方の電極は、トランジスタ１３１の
ゲート電極及び、トランジスタ１３５のソース又はドレインの一方の電極及び、容量素子
１３４の一方の電極と接続され、トランジスタ１３３のソース又はドレインのもう一方の
電極は、ＧＮＤ（グラウンド）電極と接続される。
次に、図１０の半導体装置の動作について、図６（Ｂ）のタイミングチャートを参照し
て説明する。
図６（Ｂ）のタイミングチャートは、期間Ｔ１、期間Ｔ２及び期間Ｔ３を有する。信号
ＩＮは、回路１００への入力信号である。信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３は、
回路１１０、回路１２０及び、回路１３０への入力信号である。信号ＯＵＴ１、信号ＯＵ
Ｔ２及び、信号ＯＵＴ３は、回路１１０、回路１２０及び、回路１３０からの出力信号で
ある。信号ＯＵＴ１、信号ＯＵＴ２、信号ＯＵＴ３は、走査線選択信号として、走査線駆
動回路から対応する走査線にそれぞれ入力される。
まず、期間Ｔ１における図１０の半導体装置の動作について説明する。期間Ｔ１では、
信号ＩＮがＨレベル、信号ＣＫ１がＨレベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＬレ
ベルになる。すると、回路１１０に含まれるトランジスタ１１１がオン状態になり、信号
ＯＵＴ１がＨレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３がＬレベルになる。このと
き、回路１１０に含まれるトランジスタ１１１はオン状態を維持している。
次に、期間Ｔ２では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＨレ
ベル、信号ＣＫ３がＬレベルになる。すると、回路１２０に含まれるトランジスタ１２１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＨレベル、信号ＯＵＴ３が
Ｌレベルになる。このとき、回路１１０に含まれるトランジスタ１１３がオン状態になり
、トランジスタ１１３のソース又はドレインのもう一方の電極はＧＮＤ電極に接続されて
いるため、ソース又はドレインの一方の電極の電位もＬレベルになる。よって、トランジ
スタ１１３のソース又はドレインの一方の電極に接続されているトランジスタ１１１のゲ
ート電極もＬレベルになり、トランジスタ１１１はオフ状態になる。これより、期間Ｔ２
で信号ＩＮがＨレベルになっていても、信号ＯＵＴ１はＬレベルを維持することができる
。また、回路１２０に含まれるトランジスタ１２１はオン状態を維持している。
次に、期間Ｔ３では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＬレ
ベル、信号ＣＫ３がＨレベルになる。すると、回路１３０に含まれるトランジスタ１３１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３が
Ｈレベルになる。このとき、回路１２０に含まれるトランジスタ１２３がオン状態になり
、トランジスタ１２３のソース又はドレインのもう一方の電極はＧＮＤ電極に接続されて
いるため、ソース又はドレインの一方の電極の電位もＬレベルになる。よって、トランジ
スタ１２３のソース又はドレインの一方の電極に接続されているトランジスタ１２１のゲ
ート電極もＬレベルになり、トランジスタ１２１はオフ状態になる。これより、期間Ｔ３
で信号ＩＮがＨレベルになっていても、信号ＯＵＴ２はＬレベルを維持することができる
。また、回路１３０に含まれるトランジスタ１３１はオン状態を維持している。
同様に、次の期間に移行した場合は、信号ＣＫ１を利用してトランジスタ１３１をオフ
状態にし、信号ＯＵＴ３はＬレベルを維持することができる。
トランジスタ１１１、トランジスタ１２１及び、トランジスタ１３１をオフ状態にする
構成でない場合、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３は、信号ＩＮがＨレベ
ルになっている期間にＨレベルになってしまい、走査線選択不良となることがある。
（実施の形態８）
本実施の形態では、実施の形態４の別の具体例について説明する。
まず、本実施の形態の半導体装置の構成について図１１を参照して説明する。
回路１００は、回路１１０、回路１２０及び、回路１３０を有する。回路１１０は、ト
ランジスタ１１１、トランジスタ１１３、トランジスタ１１５、トランジスタ１１６及び
、容量素子１１４を有する。回路１２０は、トランジスタ１２１、トランジスタ１２３、
トランジスタ１２５、トランジスタ１２６及び、容量素子１２４を有する。回路１３０は
、トランジスタ１３１、トランジスタ１３３、トランジスタ１３５、トランジスタ１３６
及び、容量素子１３４を有する。また、配線１４０、配線１４１、配線１４２及び、配線
１４３は、信号ＩＮ、信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３をそれぞれ伝搬しており
、配線１５１、配線１５２及び、配線１５３は、信号ＯＵＴ１、信号ＯＵＴ２及び、信号
ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
回路１００は、配線１４０、配線１４１、配線１４２及び、配線１４３と接続関係にあ
る。回路１１０は、配線１４０、配線１４１、及び配線１５１と接続関係にある。回路１
２０は、配線１４０、配線１４２、及び配線１５２と接続関係にある。回路１３０は、配
線１４０、配線１４３、及び配線１５３と接続関係にある。つまり、配線１４０は、回路
１１０、回路１２０及び、回路１３０のそれぞれと接続関係にある。
回路１１０に含まれるトランジスタ１１１のゲート電極は、トランジスタ１１５のソー
ス又はドレインの一方の電極及び、容量素子１１４の一方の電極と接続され、トランジス
タ１１１のソース又はドレインの一方の電極は、配線１４０と接続され、トランジスタ１
１１のソース又はドレインのもう一方の電極は、配線１５１及び、トランジスタ１１６の
ソース又はドレインの一方の電極及び、容量素子１１４のもう一方の電極と接続される。
トランジスタ１１５のゲート電極は、配線１４１及び、トランジスタ１１５のソース又は
ドレインのもう一方の電極と接続され、トランジスタ１１５のソース又はドレインの一方
の電極は、トランジスタ１１１のゲート電極及び、容量素子１１４の一方の電極と接続さ
れる。トランジスタ１１３のゲート電極は、配線１４２と接続され、トランジスタ１１３
のソース又はドレインの一方の電極は、トランジスタ１１１のゲート電極及び、トランジ
スタ１１５のソース又はドレインの一方の電極及び、容量素子１１４の一方の電極と接続
され、トランジスタ１１３のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極と接続される。トランジスタ１１６のゲート電極は、配線１４３と接続され、ト
ランジスタ１１６のソース又はドレインの一方の電極は、配線１５１及び、トランジスタ
１１１のソース又はドレインのもう一方の電極及び、容量素子１１４のもう一方の電極と
接続され、トランジスタ１１６のソース又はドレインのもう一方の電極は、ＧＮＤ（グラ
ウンド）電極に接続される。
回路１２０に含まれるトランジスタ１２１のゲート電極は、トランジスタ１２５のソー
ス又はドレインの一方の電極及び、容量素子１２４の一方の電極と接続され、トランジス
タ１２１のソース又はドレインの一方の電極は、配線１４０と接続され、トランジスタ１
２１のソース又はドレインのもう一方の電極は、配線１５２及び、トランジスタ１２６の
ソース又はドレインの一方の電極及び、容量素子１２４のもう一方の電極と接続される。
トランジスタ１２５のゲート電極は、配線１４２及び、トランジスタ１２５のソース又は
ドレインのもう一方の電極と接続され、トランジスタ１２５のソース又はドレインの一方
の電極は、トランジスタ１２１のゲート電極及び、容量素子１２４の一方の電極と接続さ
れる。トランジスタ１２３のゲート電極は、配線１４３と接続され、トランジスタ１２３
のソース又はドレインの一方の電極は、トランジスタ１２１のゲート電極及び、トランジ
スタ１２５のソース又はドレインの一方の電極及び、容量素子１２４の一方の電極と接続
され、トランジスタ１２３のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極と接続される。トランジスタ１２６のゲート電極は、配線１４１と接続され、ト
ランジスタ１２６のソース又はドレインの一方の電極は、配線１５２及び、トランジスタ
１２１のソース又はドレインのもう一方の電極及び、容量素子１２４のもう一方の電極と
接続され、トランジスタ１２６のソース又はドレインのもう一方の電極は、ＧＮＤ（グラ
ウンド）電極に接続される。
回路１３０に含まれるトランジスタ１３１のゲート電極は、トランジスタ１３５のソー
ス又はドレインの一方の電極及び、容量素子１３４の一方の電極と接続され、トランジス
タ１３１のソース又はドレインの一方の電極は、配線１４０と接続され、トランジスタ１
３１のソース又はドレインのもう一方の電極は、配線１５３及び、トランジスタ１３６の
ソース又はドレインの一方の電極及び、容量素子１３４のもう一方の電極と接続される。
トランジスタ１３５のゲート電極は、配線１４３及び、トランジスタ１３５のソース又は
ドレインのもう一方の電極と接続され、トランジスタ１３５のソース又はドレインの一方
の電極は、トランジスタ１３１のゲート電極及び、容量素子１３４の一方の電極と接続さ
れる。トランジスタ１３３のゲート電極は、配線１４１と接続され、トランジスタ１３３
のソース又はドレインの一方の電極は、トランジスタ１３１のゲート電極及び、トランジ
スタ１３５のソース又はドレインの一方の電極及び、容量素子１３４の一方の電極と接続
され、トランジスタ１３３のソース又はドレインのもう一方の電極は、ＧＮＤ（グラウン
ド）電極と接続される。トランジスタ１３６のゲート電極は、配線１４２と接続され、ト
ランジスタ１３６のソース又はドレインの一方の電極は、配線１５３及び、トランジスタ
１３１のソース又はドレインのもう一方の電極及び、容量素子１３４のもう一方の電極と
接続され、トランジスタ１３６のソース又はドレインのもう一方の電極は、ＧＮＤ（グラ
ウンド）電極に接続される。
次に、図１１の半導体装置の動作について、図６（Ｂ）のタイミングチャートを参照し
て説明する。
図６（Ｂ）のタイミングチャートは、期間Ｔ１、期間Ｔ２及び、期間Ｔ３を有する。信
号ＩＮは、回路１００への入力信号である。信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３は
、回路１１０、回路１２０及び、回路１３０への入力信号である。信号ＯＵＴ１、信号Ｏ
ＵＴ２及び、信号ＯＵＴ３は、回路１１０、回路１２０及び、回路１３０からの出力信号
である。
まず、期間Ｔ１における図１１の半導体装置の動作について説明する。期間Ｔ１では、
信号ＩＮがＨレベル、信号ＣＫ１がＨレベル、信号ＣＫ２がＬレベル、信号ＣＫ３がＬレ
ベルになる。すると、回路１１０に含まれるトランジスタ１１１がオン状態になり、信号
ＯＵＴ１がＨレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３がＬレベルになる。このと
き、回路１２０に含まれるトランジスタ１２６はオン状態になり、信号ＯＵＴ２はＬレベ
ルになる。
次に、期間Ｔ２では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＨレ
ベル、信号ＣＫ３がＬレベルになる。すると、回路１２０に含まれるトランジスタ１２１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＨレベル、信号ＯＵＴ３が
Ｌレベルになる。このとき、回路１１０に含まれるトランジスタ１１３がオン状態になり
、トランジスタ１１３のソース又はドレインのもう一方の電極はＧＮＤ電極に接続されて
いるため、ソース又はドレインの一方の電極の電位もＬレベルになる。よって、トランジ
スタ１１３のソース又はドレインの一方の電極に接続されているトランジスタ１１１のゲ
ート電極もＬレベルになり、トランジスタ１１１はオフ状態になる。これより、期間Ｔ２
で信号ＩＮがＨレベルになっていても、信号ＯＵＴ１はＬレベルを維持することができる
。また、回路１３０に含まれるトランジスタ１３６はオン状態になり、信号ＯＵＴ３はＬ
レベルになる。
次に、期間Ｔ３では、信号ＩＮがＨレベル、信号ＣＫ１がＬレベル、信号ＣＫ２がＬレ
ベル、信号ＣＫ３がＨレベルになる。すると、回路１３０に含まれるトランジスタ１３１
がオン状態になり、信号ＯＵＴ１がＬレベル、信号ＯＵＴ２がＬレベル、信号ＯＵＴ３が
Ｈレベルになる。このとき、回路１２０に含まれるトランジスタ１２３がオン状態になり
、トランジスタ１２３のソース又はドレインのもう一方の電極はＧＮＤ電極に接続されて
いるため、ソース又はドレインの一方の電極の電位もＬレベルになる。よって、トランジ
スタ１２３のソース又はドレインの一方の電極に接続されているトランジスタ１２１のゲ
ート電極もＬレベルになり、トランジスタ１２１はオフ状態になる。これより、期間Ｔ３
で信号ＩＮがＨレベルになっていても、信号ＯＵＴ２はＬレベルを維持することができる
。また、回路１１０に含まれるトランジスタ１１６はオン状態になり、信号ＯＵＴ１はＬ
レベルになる。
同様に、次の期間に移行した場合は、信号ＣＫ１を利用してトランジスタ１３１をオフ
状態にし、信号ＯＵＴ３はＬレベルを維持することができる。
このように、信号ＯＵＴ１、信号ＯＵＴ２及び、信号ＯＵＴ３は、回路１１０に含まれ
るトランジスタ１１６、回路１２０に含まれるトランジスタ１２６及び、回路１３０に含
まれるトランジスタ１３６がオンになることによってＬレベルになり、走査線選択不良を
抑制することができる。
（実施の形態９）
本実施の形態では、本発明の一態様に係る構成を採用した駆動回路について説明する。
まず、本実施の形態の半導体装置の構成について、図６に示した回路１００を例に挙げ
、図１２を参照して説明する。
シフトレジスタ２０００は、複数の信号を順次出力する。１段目からｎ段目の回路１０
０は、本発明の一態様に係る回路であり、ここでは１つの信号を３つの信号に分割して出
力している。また、配線１４０は、シフトレジスタ２０００からの出力信号をそれぞれ１
段目からｎ段目の回路１００に伝搬しており、ｎ組の配線１５１〜配線１５３は、信号Ｏ
ＵＴ１〜ＯＵＴ３をそれぞれ伝搬している。
次に、接続関係について説明する。
シフトレジスタ２０００は、配線１４０と接続関係にある。回路１００は、配線１４０
、配線１５１、配線１５２及び、配線１５３と接続関係にある。
次に、図１２の半導体装置の動作について、図１３のタイミングチャートを参照して説
明する。
図１３のタイミングチャートは、駆動回路の１フレーム期間を表している。信号ＳＲｏ
ｕｔ１は、１段目の回路１００への入力信号である。信号ＳＲｏｕｔ２は２段目の回路１
００への入力信号である。信号ＳＲｏｕｔＮはｎ段目の回路１００への入力信号である。
これらの信号ＳＲｏｕｔ１乃至ＳＲｏｕｔＮのパルスの出現している期間は、サブフレー
ム期間を表している。信号ＣＫ１、信号ＣＫ２及び、信号ＣＫ３は、１段目からｎ段目の
回路１００への入力信号である。これらの信号ＣＫ１乃至ＣＫ３のパルスの出現している
期間は、走査線選択期間を表している。信号ＯＵＴ１〜信号ＯＵＴ３ｎは、１段目からｎ
段目の回路１００からの出力信号である。
順次入力される信号ＳＲｏｕｔと信号ＣＫとが共にＨレベルになったときだけ、信号Ｏ
ＵＴがＨレベルになる。つまり、１フレーム期間に信号ＳＲｏｕｔ１〜信号ＳＲｏｕｔＮ
が入力されると、信号ＯＵＴ１〜信号ＯＵＴ３ｎまで出力される。これより、１フレーム
期間で走査線１〜走査線３ｎまでを制御することができる。また、２フレーム目以降も同
様に信号ＳＲｏｕｔと信号ＣＫが入力され、信号ＯＵＴが出力される。動画表示は、一般
的に１秒間に６０フレーム処理されて表示されている。
なお、本実施の形態では、図６に示した回路１００を例に挙げて、走査線駆動回路内の、
シフトレジスタの出力側に設けられている回路構成について説明したが、本発明の一態様
に係る半導体装置は、図７〜図１１に示す回路１００を用いていても良い。
（実施の形態１０）
本実施の形態では、表示装置の断面構造の一例について説明する。
図１４（Ａ）は、表示装置の上面図の一例である。基板５３９１に、駆動回路部５３９２
と画素部５３９３とが形成されている。駆動回路部５３９２の一例としては、走査線駆動
回路、又は信号線駆動回路などがある。
図１４（Ｂ）には、駆動回路部５３９２の断面図の一例（図１４（Ａ）のＡ−Ｂ断面）を
示す。図１４（Ｂ）には、一例として、基板５４０１、導電層５４０２ａ、導電層５４０
２ｂ、絶縁層５４０３、導電層５４０４ａ、導電層５４０４ｂ、半導体層５４０５、絶縁
層５４０６、導電層５４０７、液晶層５４０８、絶縁層５４０９、導電層５４１０、及び
基板５４１１を示す。導電層５４０２ａは、一例として、基板５４０１の上に形成される
。導電層５４０２ｂは、一例として、導電層５４０２ａの上に形成される。絶縁層５４０
３は、一例として、基板５４０１、導電層５４０２ａ、及び導電層５４０２ｂの上に形成
される。導電層５４０４ａは、一例として、絶縁層５４０３の上に形成される。導電層５
４０４ｂは、一例として、導電層５４０４ａの上に形成される。半導体層５４０５は、一
例として、絶縁層５４０３上に形成される。絶縁層５４０６は、一例として、絶縁層５４
０３、導電層５４０４ａ、導電層５４０４ｂ、及び半導体層５４０５の上に形成される。
導電層５４０７は、一例として、絶縁層５４０６の開口部、及び絶縁層５４０６の上に形
成される。液晶層５４０８は、一例として、絶縁層５４０６の上に形成される。絶縁層５
４０９は、一例として、絶縁層５４０６、及び導電層５４０７の上に形成される。導電層
５４１０は、一例として、液晶層５４０８、及び絶縁層５４０９の上に形成される。基板
５４１１は、一例として、導電層５４１０の上に位置する。
図１４（Ｃ）には、画素部５３９３の断面図の一例（図１４（Ａ）のＣ−Ｄ断面）を示す
。図１４（Ｃ）には、一例として、基板５４０１、導電層５４０２ａ、絶縁層５４０３、
導電層５４０４ａ、半導体層５４０５、絶縁層５４０６、導電層５４０７、液晶層５４０
８、導電層５４１０、及び基板５４１１を示す。導電層５４０２ａは、一例として、基板
５４０１の上に形成される。絶縁層５４０３は、一例として、基板５４０１、導電層５４
０２ａの上に形成される。導電層５４０４ａは、一例として、絶縁層５４０３の上に形成
される。半導体層５４０５は、一例として、絶縁層５４０３上に形成される。絶縁層５４
０６は、一例として、絶縁層５４０３、導電層５４０４ａ、及び半導体層５４０５の上に
形成される。導電層５４０７は、一例として、絶縁層５４０６の開口部、及び絶縁層５４
０６の上に形成される。液晶層５４０８は、一例として、絶縁層５４０６、及び導電層５
４０７の上に形成される。導電層５４１０は、一例として、液晶層５４０８の上に形成さ
れる。基板５４１１は、一例として、導電層５４１０の上に位置する。
導電層５４０２ａ及び導電層５４０２ｂは、一例として、ゲート電極又はゲート配線とし
ての機能を有することが可能である。絶縁層５４０３は、一例として、ゲート絶縁膜とし
ての機能を有することが可能である。導電層５４０４ａ及び導電層５４０４ｂは、一例と
して、配線、トランジスタの電極、又は容量素子の電極などとしての機能を有することが
可能である。絶縁層５４０６は、一例として、層間膜、又は平坦化膜としての機能を有す
ることが可能である。導電層５４０７は、一例として、配線、画素電極、透光性電極、又
は反射電極として機能することが可能である。絶縁層５４０９は、一例として、シール材
としての機能を有することが可能である。導電層５４１０は、一例として、対向電極、共
通電極、又は反射電極としての機能を有することが可能である。
ここで、導電層５４０２ａ、及び導電層５４０４ａは、一例として、透光性を有する材料
を用いて形成されることが可能である。そして、導電層５４０２ｂ、及び導電層５４０４
ｂは、一例として、導電層５４０２ａ又は導電層５４０４ａに用いられる材料よりも導電
率が高い材料を用いて形成されることが可能である。例えば、導電層５４０２ｂ、及び導
電層５４０４ｂは、遮光性を有する材料を用いて形成されることが可能である。こうして
、駆動回路部５３９２では、配線の抵抗を小さくすることができる。よって、駆動回路の
消費電力の向上、駆動周波数を高くすること、又は駆動電圧を小さくすることなどを図る
ことができる。一方で、画素部５３９３では、配線、トランジスタの電極、及び／又は、
保持容量の電極などが透光性を有することができる。つまり、光が透過する領域（画素の
開口部）を大きくすることができる。よって、消費電力の削減、又は画素部の解像度の向
上などを図ることができる。ただし、本実施の形態の一例は、これに限定されない。例え
ば、導電層５４０２ａ、及び導電層５４０４ａは、遮光性を有する材料によって形成され
ることが可能である。別の例として、画素部５３９３において、ゲート配線は、駆動回路
部５３９２の配線と同様に、導電層５４０２ａと導電層５４０２ｂとの積層構造にするこ
とが可能である。または、ソース配線は、一例として、導電層５４０４ａと導電層５４０
４ｂとの積層構造にすることが可能である。こうして、画素に入力される信号（例えばビ
デオ信号、又は走査線選択信号）の遅延又はなまりなどを小さくすることができる。別の
例として、導電層５４０２ａと導電層５４０２ｂのいずれか一方と、導電層５４０４ａと
導電層５４０４ｂのいずれか一方とを、片方のみ、或いは両方とも、省略することが可能
である。別の例として、駆動回路部５３９２のトランジスタ部、画素部５３９３のトラン
ジスタ部の、いずれか一方または両方において、ゲート電極は、導電層５４０２ａと導電
層５４０２ｂとの積層構造を用いることが可能である。別の例として、導電層５４０２ｂ
は、導電層５４０２ａの下に形成されることが可能である。別の例として、導電層５４０
４ｂは、導電層５４０４ａの下に形成されることが可能である。別の例として、半導体層
５４０５は、絶縁層５４０３の上に形成され、導電層５４０２ａは、絶縁層５４０３及び
半導体層５４０５の上に形成されることが可能である。
なお、半導体層として、一例として、酸化物半導体を用いることが可能である。酸化物半
導体は、一例として、透光性を有する場合が多い。よって、本実施の形態の表示装置と組
み合わせることによって、画素の開口率を向上させることができる。ただし、本実施の形
態の一例は、これに限定されない。例えば、半導体層としては、単結晶半導体、多結晶半
導体、微結晶（マイクロクリスタル、又はナノクリスタル）半導体、非晶質（アモルファ
ス）半導体、又は、様々な非単結晶半導体などを用いることが可能である。
なお、表示素子としては、一例として、発光素子（例えばＥＬ素子など）を用いることが
可能である。図１５（Ａ）には、一例として、表示素子として発光素子を用いる場合の表
示装置の駆動回路部５３９２の断面図の一例を示す。図１４（Ｂ）と異なるところは、絶
縁層５４０６及び導電層５４０７の上に絶縁層５４１２が形成されていること、絶縁層５
４１２の上に絶縁層５４０９及び充填材５４１４が形成されていることなどである。図１
５（Ｂ）には、一例として、表示素子として発光素子を用いる場合の表示装置の画素部５
３９３の断面図の一例を示す。図１４（Ｃ）と異なるところは、絶縁層５４０６及び導電
層５４０７の上に絶縁層５４１２が形成されていること、絶縁層５４１２の開口部の上に
発光層５４１３が形成されていること、絶縁層５４１２及び発光層５４１３の上に導電層
５４１０が形成されていること、導電層５４１０の上に充填材５４１４が形成されている
ことなどである。絶縁層５４１２は、一例として、隔壁としての機能を有することが可能
である。ただし、本実施の形態の一例は、これに限定されない。
なお、表示素子としては、一例として、粒子が移動することによって表示を行う素子（例
えば電気泳動素子、粒子移動素子、又は電子粉流体など）を用いることが可能である。こ
うして、電子ペーパーを作製することができる。図１６（Ａ）には、一例として、表示素
子として電気泳動素子を用いる場合の表示装置の駆動回路部５３９２の断面図の一例を示
す。駆動回路部５３９２の一部において、電気泳動素子は、絶縁層５４０６と導電層５４
１０との間に配置される。そして、電気泳動素子を覆うように、絶縁層５４０９が形成さ
れる。図１６（Ｂ）には、一例として、表示素子として電気泳動素子を用いる場合の表示
装置の画素部５３９３の断面図の一例を示す。電気泳動素子は、導電層５４０７と導電層
５４１０との間に配置される。なお、電気泳動素子は、一例として、カプセル５４１５、
液体５４１６、粒子５４１７、及び粒子５４１８によって構成される。液体５４１６、粒
子５４１７、及び粒子５４１８は、一例として、カプセル５４１５の中にある。液体５４
１６は、一例として、絶縁性である場合が多い。液体５４１６は、一例として、透光性を
有する場合が多い。粒子５４１７と粒子５４１８の一方は正に帯電しており、他方は負に
帯電している場合が多い。粒子５４１７と粒子５４１８の一方は白色であり、他方は黒色
である場合が多い。ただし、本実施の形態の一例は、これに限定されない。例えば、粒子
５４１７と粒子５４１８は、白又は黒に限定されず、お互いに異なる色（例えば、赤、緑
、青、マゼンダ、イエロー、シアンなど）であることが可能である。
本実施の形態の表示装置は、駆動回路の性能を向上させつつ、画素の開口率の向上を図る
ことができる。そして、この駆動回路に、実施の形態３〜９に示す構成を用いることによ
って、さらに消費電力の低減、駆動周波数の向上、画素部の解像度の向上などを図ること
ができる。
（実施の形態１１）
本実施の形態においては、電子機器の例について説明する。
図１７（Ａ）〜図１７（Ｈ）、図１８（Ａ）〜図１８（Ｄ）は、電子機器を示す図であ
る。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤラ
ンプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子
５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光
、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流
量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン
５００８、等を有することができる。
図１７（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９
、赤外線ポート５０１０、等を有することができる。図１７（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部５００２、記録媒体読込部５０１１、等を有することができる。図１７（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２
、イヤホン５０１３、等を有することができる。図１７（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部５０１１、等を有することができる。図１７（Ｅ）は
プロジェクタであり、上述したものの他に、光源５０３３、投射レンズ５０３４、等を有
することができる。図１７（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図１７（Ｇ）はテレビ
受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。
図１７（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可
能な充電器５０１７、等を有することができる。図１８（Ａ）はディスプレイであり、上
述したものの他に、支持台５０１８、等を有することができる。図１８（Ｂ）はカメラで
あり、上述したものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像
部５０１６、等を有することができる。図１８（Ｃ）はコンピュータであり、上述したも
のの他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ
５０２１、等を有することができる。図１８（Ｄ）は携帯電話機であり、上述したものの
他に、アンテナ、ワンセグ（携帯電話、移動端末向けの１セグメント部分受信サービス）
用チューナ、等を有していても良い。
図１７（Ａ）〜図１７（Ｈ）、図１８（Ａ）〜図１８（Ｄ）に示す電子機器は、様々な
機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を
表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機
能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無
線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用
いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又は
データを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表
示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つ
の表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画
像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受
像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影し
た画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内
蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。
なお、図１７（Ａ）〜図１７（Ｈ）、図１８（Ａ）〜図１８（Ｄ）に示す電子機器が有す
ることのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。本実施の形態の電子機器と、実施の形態１〜実施の形態４の半導体
装置、シフトレジスタ、又は表示装置とを組み合わせることによって、信頼性の向上、歩
留まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができ
る。
次に、半導体装置の応用例を説明する。
図１８（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図１８（
Ｅ）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ
５０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するス
ペースを広く必要とすることなく設置可能である。
図１８（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について
示す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴
者は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の
形態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図１８（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネ
ル５０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外か
ら入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を
有していてもよい。
図１８（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図
である。図１８（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１
を設けたときの、使用時の形状について示した図である。表示パネル５０３１は、天井５
０３０とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮
により乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作
することで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機機体について例示し
たがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノ
レール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１００ 回路
１１０ 回路
１１１ トランジスタ
１１２ 回路
１１３ トランジスタ
１１４ 容量素子
１１５ トランジスタ
１１６ トランジスタ
１２０ 回路
１２１ トランジスタ
１２２ 回路
１２３ トランジスタ
１２４ 容量素子
１２５ トランジスタ
１２６ トランジスタ
１３０ 回路
１３１ トランジスタ
１３２ 回路
１３３ トランジスタ
１３４ 容量素子
１３５ トランジスタ
１３６ トランジスタ
１４０ 配線
１４１ 配線
１４２ 配線
１４３ 配線
１５１ 配線
１５２ 配線
１５３ 配線
２４０ 配線
１４００ 基板
１４０１ ゲート電極層
１４０２ａ ゲート絶縁層
１４０２ｂ ゲート絶縁層
１４０３ 酸化物半導体層
１４０５ａ ソース電極層
１４０５ｂ ドレイン電極層
１４０６ 導電層
１４０７ 酸化物絶縁層
１４０８ 保護絶縁層
１４０９ 平坦化絶縁層
１４３１ 第１の高抵抗ドレイン領域
１４３２ 第２の高抵抗ドレイン領域
１４３３ 酸化物半導体層
１４３４ チャネル形成領域
１４３５ 金属電極層
１４３６ レジストマスク
１４３７ レジストマスク
１４５１ ゲート電極層
１４５３ 酸化物半導体層
１４５４ 酸化物半導体層
１４５５ａ ソース電極層
１４５５ｂ ドレイン電極層
１４５６ 画素電極層
１４６０ 薄膜トランジスタ
１４７０ 薄膜トランジスタ
１５００ 容量配線層
１５０１ 容量電極層
１５０２ 容量素子
１５０３ 容量配線層
１５０４ 容量電極層
１５０５ 容量素子
２０００ シフトレジスタ
２４００ 基板
２４０２ａ ゲート絶縁層
２４０２ｂ ゲート絶縁層
２４０５ｂ ドレイン電極層
２４０３ 保護絶縁層
２４０４ 平坦化絶縁層
２４１０ 薄膜トランジスタ
２４１１ ゲート電極層
２４１２ 酸化物半導体層
２４１３ チャネル形成領域
２４１４ａ 第１の高抵抗ドレイン領域
２４１４ｂ 第２の高抵抗ドレイン領域
２４１５ａ ソース電極層
２４１５ｂ ドレイン電極層
２４１６ 酸化物絶縁層
２４１７ 導電層
２４２０ 薄膜トランジスタ
２４２１ ゲート電極層
２４２２ 酸化物半導体層
２４２５ａ ソース電極層
２４２５ｂ ドレイン電極層
２４２６ 酸化物絶縁層
２４２７ 画素電極層
２４３０ 酸化物半導体膜
２４３１ 酸化物半導体層
２４３２ 酸化物半導体層
２４３３ａ レジストマスク
２４３４ 金属電極層
２４３５ 金属電極層
２４３６ａ レジストマスク
２４３７ 酸化物半導体層
２４３８ レジストマスク
２４３９ 酸化物絶縁層
２４４０ａ レジストマスク
２４４１ コンタクトホール
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５３９１ 基板
５３９２ 駆動回路部
５３９３ 画素部
５４０１ 基板
５４０３ 絶縁層
５４０５ 半導体層
５４０６ 絶縁層
５４０７ 導電層
５４０８ 液晶層
５４０９ 絶縁層
５４１０ 導電層
５４１１ 基板
５４１２ 絶縁層
５４１３ 発光層
５４１４ 充填材
５４１５ カプセル
５４１６ 液体
５４１７ 粒子
５４１８ 粒子
５４０２ａ 導電層
５４０２ｂ 導電層
５４０４ａ 導電層
５４０４ｂ 導電層

Claims (1)

  1. 第１のゲート電極と、
    第２のゲート電極と、
    前記第１のゲート電極及び前記第２のゲート電極上方の第１の絶縁層と、
    前記第１の絶縁層上方の第１の酸化物半導体層と、
    前記第１の酸化物半導体層上方の第１のソース電極と、
    前記第１の酸化物半導体層上方の第１のドレイン電極と、
    前記第１の絶縁層上方の第２のソース電極と、
    前記第１の絶縁層上方の第２のドレイン電極と、
    前記第２のソース電極上方及び前記第２のドレイン電極上方の第２の酸化物半導体層と、
    前記第１のソース電極上方、前記第２のソース電極上方、及び前記第２の酸化物半導体層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第３のゲート電極と、
    前記第２の絶縁層上方の画素電極と、を有し、
    前記第１のゲート電極は、前記第１の酸化物半導体層と重なる領域を有し、
    前記第２のゲート電極は、前記第２の酸化物半導体層と重なる領域を有し、
    前記第３のゲート電極は、前記第１の酸化物半導体層と重なる領域を有し、
    前記画素電極は、前記第２のソース電極又は前記第２のドレイン電極と電気的に接続されることを特徴とする半導体装置。
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