JP5441206B2 - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP5441206B2
JP5441206B2 JP2008181864A JP2008181864A JP5441206B2 JP 5441206 B2 JP5441206 B2 JP 5441206B2 JP 2008181864 A JP2008181864 A JP 2008181864A JP 2008181864 A JP2008181864 A JP 2008181864A JP 5441206 B2 JP5441206 B2 JP 5441206B2
Authority
JP
Japan
Prior art keywords
tungsten
film
insulating film
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008181864A
Other languages
English (en)
Other versions
JP2009021603A5 (ja
JP2009021603A (ja
Inventor
津 鎬 朴
吉 鉉 崔
相 遇 李
虎 基 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2009021603A publication Critical patent/JP2009021603A/ja
Publication of JP2009021603A5 publication Critical patent/JP2009021603A5/ja
Application granted granted Critical
Publication of JP5441206B2 publication Critical patent/JP5441206B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、半導体素子用配線構造物の形成方法及び半導体素子用配線構造物を具備する半導体素子に関し、より詳細には、層間絶縁膜に対する接着性が向上した障壁層を具備する半導体素子の製造方法及びこの方法によって製造された半導体素子に関する。
近年、半導体素子が高集積化することに応じてトランジスタのソース／ドレインサイズ及びゲート電極の線幅と金属配線の線幅が急激に縮小しつつある。特に、金属配線の線幅が縮小することに応じてコンタクトホールやビアホールのアスペクト比が急激に増加して既存の蒸着方法ではコンタクトホールやビアホールを十分に埋め立てることが困難になった。このため、最近は、化学気相蒸着工程によってコンタクトホールやビアホールを埋め立てることができるほどの十分な厚さを有する金属膜を蒸着した後、平坦化工程によってコンタクトホール又はビアホールの内部にのみ金属膜を残留させることによってコンタクトプラグのような半導体素子用配線構造物を形成する工程が広く用いられている。特に、最近は、コンタクトプラグとしてポリシリコンよりは金属物質を用いる傾向があり、ビアプラグを金属で形成する場合には、配線物質と同一の物質で形成し、単一工程によってビアプラグと金属配線とを同時に形成する工程も開発されつつある。
しかし、金属物質を用いてプラグや回路用配線を形成する場合には、プラグや配線を形成するための工程から層間絶縁膜の下部に配置された下部構造物が損傷することを保護するために、コンタクトホールやビアホールの内側壁に沿って障壁層を形成することが一般的である。ここで、蒸着工程の容易性と相対的に低い電気抵抗によってタングステンが蒸着物質として広く用いられているが、タングステンは多くの酸化膜に対して接着性が落ち、蒸着工程のソースガスによってコンタクトホールやビアホールの側壁が損傷しやすいという短所がある。これを防止するために、金属性プラグを形成する場合には、フッ素イオン（Ｆ−）のようなソースガスの拡散を防止するための拡散防止膜（ａｎｔｉ−ｄｉｆｆｕｓｉｏｎ ｌａｙｅｒ）と金属性プラグの接触抵抗（ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）を下げるための接触層（ｇｌｕｅ ｌａｙｅｒ）で構成される障壁層（ｂａｒｒｉｅｒ ｌａｙｅｒ）を形成する。
拡散防止膜は、コンタクトホールやビアホールの内部に形成され、コンタクトプラグや配線の一部を形成するため、小さいサイズの空間で均一かつ平坦に蒸着しうるとの条件と、できるだけ薄く蒸着されてコンタクト抵抗を最小化しうるとの条件を満たさなければならない。このような条件によって、接触層としてタングステン層（Ｗ−ｌａｙｅｒ）を形成し、タングステン層の上部に拡散防止膜としてタングステン窒化膜（ＷＮ−ｌａｙｅｒ）を形成する工程が広く用いられている。
酸化物で構成された絶縁膜を貫通するコンタクトホール又はビアホールの内側壁に沿って第１タングステン膜及びタングステン窒化膜で構成された障壁層を形成した後、酸化膜の上部にコンタクトホールやビアホールを埋め立てるのに十分な厚さを有する第２タングステン膜を形成する。その後、酸化膜の上部面が露出するように第２タングステン膜を平坦化すると、第２タングステン膜が障壁層の形成されたコンタクトホールやビアホールの内部にのみ残存することになって、コンタクトや配線構造物のビアプラグが形成される。
しかし、上述したような従来のプラグの形成方法によると、第１タングステン膜が平坦化工程中に用いられるスラリーのようなエッチング液によってともに除去され、プラグがコンタクトホールやビアホールの内部に十分に埋め立てられないという問題点が発生する。
図１〜図４は、従来の配線工程が終わったウエハを示す走査型電子顕微鏡（ＳＥＭ）写真である。図１及び図２は、配線工程が終わったウエハの周辺部を観察したＳＥＭ写真であり、図３及び図４は、配線工程が終わったウエハの前面を観察したＳＥＭ写真である。また、図１及び図３は、ウエハ上に形成されたコンタクトプラグを測定したＳＥＭ写真であり、図２及び図４は、ウエハ上に形成されたトレンチ型配線を示すＳＥＭ写真である。
図１〜図４を参照すると、コンタクトプラグ及び配線の周辺に明るく示される不良領域（Ｄｅｆｅｃｔ ａｒｅａ、Ｄ）が存在することがわかる。コンタクトプラグを形成するための平坦化工程が進行する期間、コンタクトホールの上部の周辺部を覆っている第１タングステン膜が除去されると、コンタクトプラグはコンタクトホールの上部の側壁から第１タングステン膜の厚さだけ離隔して形成される。よって、コンタクトホールの内部はコンタクトプラグによって完全に埋め立てられず、上部の側壁とコンタクトプラグとの間に無効な空間（ｖｏｉｄ）が形成される。コンタクトプラグとコンタクトホールの上部の側壁との間に形成された無効な空間はＳＥＭ写真によって不良領域（Ｄ）で示される。金属配線と配線が位置するトレンチとの間でも同様の問題点が発生する。
不良領域（Ｄ）がコンタクトホールの上部に位置する第１タングステン膜の損失によるものであるか、又は第１タングステン膜のみならず、タングステン窒化膜までの損失によるものであるかを確認するためにコンタクトホールの内側壁を全部タングステン窒化膜で形成して配線工程を完了したウエハを検査した。
図５は、第１タングステン膜を形成せず、タングステン窒化膜のみで障壁層を形成した場合のウエハを示すＳＥＭ写真であり、図６は、第１タングステン膜とタングステン窒化膜で障壁層を形成した場合のウエハを示すＳＥＭ写真である。
図５に示したように、タングステン窒化膜のみで障壁層を形成した場合には、コンタクトプラグの周辺部で図１〜図４に示したような不良領域（Ｄ）が見られないことがわかる。しかし、図６に示したように、コンタクトホールの内側壁に沿って第１タングステン膜を形成した場合には不良領域（Ｄ）が観察されることがわかる。よって、コンタクトプラグや配線形成の工程にて行われる平坦化工程によって除去されるものは、第１タングステン膜であり、タングステン窒化膜は平坦化工程が行われる間で十分な耐エッチング性を有していることがわかる。
しかし、拡散防止膜として用いられるタングステン窒化膜の抵抗はコンタクトプラグを形成するタングステンの抵抗より著しく大きいので、酸化膜とタングステン窒化膜との間に位置する第１タングステン膜を全部タングステン窒化膜で形成することは困難である。特に、コンタクトプラグとシリコン基板とが接触するコンタクトホールの側面から第１タングステン膜を除去すると、シリコン基板とコンタクトプラグとの接触抵抗を著しく上昇させ、その結果配線の短絡や素子の不良を招来する。
よって、第１タングステン膜を維持しかつコンタクトホールの上部で第１タングステン膜が平坦化工程中に除去されることを防止しうる新しい配線構造物の形成工程が要求されている。
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、コンタクトホールの上部で、障壁膜が金属配線構造物のプラグ形成のための平坦化工程中に除去されることを防止しうる半導体素子の製造方法を提供することにある。
本発明の他の目的は、金属配線構造物のプラグと絶縁膜との間にヴォイド（ｖｏｉｄ）を有しない半導体素子を提供することにある。
上記目的を達成するためになされた本発明の一特徴による半導体素子の製造方法は、導電性構造物を具備する半導体基板上に該導電性構造物間の空間を埋め立てて上面が平坦化された絶縁膜を形成する段階と、前記絶縁膜を部分的に除去して前記半導体基板の一部を露出する開口を形成する段階と、前記開口の下部側壁及び底面に沿って形成された残留タングステン膜と前記開口の上部側壁及び前記残留タングステン膜の表面に沿って形成されたタングステン窒化膜とを含む障壁層を形成する段階と、前記障壁層を含む前記開口を埋め立ててタングステンプラグを形成する段階と、を有し、前記障壁層を形成する段階は、前記開口の側壁及び底面と前記絶縁膜の上面とに沿ってタングステン膜を形成する段階と、前記開口の上部側壁及び前記絶縁膜の上面から前記タングステン膜を部分的に除去して前記残留タングステン膜を形成する段階と、前記絶縁膜の上面と前記開口の上部側壁及び前記残留タングステン膜上とにタングステン窒化膜を形成する段階と、を含み、前記タングステン膜を形成する段階は、タングステンを含む第１反応物質を供給して前記開口の内側壁及び底面と前記絶縁膜の上面とに化学吸着する段階と、パージガスを用いて化学吸着されていない前記第１反応物質を除去する段階と、第２反応物質を供給して前記開口の内側壁及び底面と前記絶縁膜の上面とに前記タングステンを蒸着する段階と、を含むことを特徴とする。
本発明の一実施形態で、前記絶縁膜を形成する段階は、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４：ｔｅｔｒａ−ｅｔｈｏｘｙ ｓｉｌａｎｅ）ガスと酸素（Ｏ２）又はオゾン（０３）ガスとをソースガスとして用いる化学気相蒸着（ＣＶＤ）工程によって行われ、前記化学気相蒸着工程は、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）工程又は高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）工程を含む。
前記開口を形成する段階は、前記絶縁膜の上面に前記導電性構造物間の半導体基板に対応する絶縁膜を露出するマスクパターンを形成する段階と、前記マスクパターンをエッチングマスクとして用いて乾式エッチング工程を行う段階と、を含むことができる。
一実施形態で、前記残留タングステン膜はプラズマエッチング工程を通じて形成することができ、前記残留タングステン膜を形成する段階は、前記絶縁膜を具備する前記半導体基板が位置する工程チャンバの内部にエッチングプラズマを生成する段階と、前記エッチングプラズマを前記絶縁膜の上面及び前記開口の上部側壁に加速し、前記開口の下部に加速される前記エッチングプラズマを抑制する可変バイアスを提供する段階と、前記エッチングプラズマを用いて前記開口の上部側壁及び前記絶縁膜の上面に形成されたタングステン膜をエッチングする段階と、を含む。ここで、前記エッチングプラズマを生成するための工程チャンバの内部は０．００５Ｔｏｒｒ〜５０Ｔｏｒｒの圧力に維持され、約１０Ｗ〜３０００Ｗの範囲のソース電源が印加される。また、約８０Ｗ〜１２０Ｗの範囲で印加されるラジオ周波数バイアス（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｂｉａｓ）を可変バイアスとして供給することができる。前記ソースガスは、前記タングステン膜をエッチングしうるエッチング用ソースガスと前記タングステン膜に対するエッチング速度を調節するポリマガスを含む。前記エッチング用ソースガスは塩素（Ｃｌ２）又は四フッ化炭素（ＣＦ４）を含み、前記ポリマガスは三フッ化メタン（ＣＨＦ３）ガス及び塩化ホウ素（ＢＣｌ３）ガスを含むことができる。
一実施形態で、前記タングステン窒化膜は原子層蒸着工程によって形成することができ、前記タングステン窒化膜を形成する段階は、タングステンを含む第１反応物質を供給して前記開口の上部側壁及び前記絶縁膜の上面と前記残留タングステン膜の表面とに化学吸着する段階と、パージガスを供給して化学吸着されていない前記第１反応物質を除去する段階と、第２反応物質を供給して前記開口の上部側壁及び前記絶縁膜の上面と前記残留タングステン膜の表面とにタングステンのみを蒸着させることで臨時タングステン膜を形成する段階と、パージガスを供給して前記第１反応物質と反応しない前記第２反応物質と前記第１反応物質及び第２反応物質の化学反応によって生成された反応生成物とを除去する段階と、窒素を含む第３反応物質を供給してタングステンを含む臨時タングステン膜を窒化させる段階と、を含む。ここで、前記第１反応物質は、ＷＦ６、ＷＣｌ５、ＷＢｒ６、ＷＣｏ６、Ｗ（Ｃ２Ｈ２）６、Ｗ（ＰＦ３）６、Ｗ（ａｌｌｙｌ）４、（Ｃ２Ｈ５）ＷＨ２、［ＣＨ３（Ｃ５Ｈ４）２］２ＷＨ２、（Ｃ５Ｈ５）Ｗ（ＣＯ）３（ＣＨ３）、Ｗ（ｂｕｔａｄｉｅｎｅ）３、Ｗ（ｍｅｔｈｙｌｖｉｎｙｌ−ｋｅｔｏｎｅ）３、（Ｃ５Ｈ５）ＨＷ（ＣＯ）３、（Ｃ７Ｈ８）Ｗ（ＣＯ）３、及びこれらの化合物からなる群より選択されるいずれか一種を含み、前記第２反応物質は、Ｈ２、Ｓｉ２Ｈ６、Ｂ２Ｈ６、ＰＨ３、ＳｉＨ４、及びこれらの化合物からなる群より選択されるいずれか一種を含み、前記第３反応物質は、窒素又はアンモニアガスを含むことができる。
一実施形態で、前記タングステンプラグを形成する段階は、前記タングステン窒化膜の上面にタングステンを蒸着して前記開口を埋め立てるプラグ用タングステン膜を形成する段階と、前記絶縁膜の上面が露出するように前記タングステン窒化膜及び前記プラグ用タングステン膜を平坦化して前記プラグ用タングステン膜を前記開口の内部にのみ残留させる段階と、を含む。前記タングステン窒化膜及び前記プラグ用タングステン膜に対する平坦化工程は、化学機械的研磨（ＣＭＰ）工程によって行われる。
一実施形態で、前記タングステンプラグを形成した後、前記タングステンプラグを含む前記絶縁膜の上部に層間絶縁膜を形成する段階と、前記層間絶縁膜を部分的に除去して前記タングステンプラグを露出させるビアホールを形成する段階と、前記ビアホールの内部を満たし、前記タングステンプラグと電気的に接触する導電ラインを形成する段階と、を更に有することができる。ここで、前記ビアホールを形成する段階はダマシン工程によって行われ、前記導電ラインは、タングステン、アルミニウム、及び銅のうち、いずれか一種を含む。
上記他の目的を達成するためになされた本発明の一特徴による半導体素子は、複数の導電性構造物を具備する半導体基板と、前記半導体基板上において前記導電性構造物間の空間を埋め立てて上面が平坦化した絶縁膜と、前記絶縁膜を貫通して前記半導体基板の一部と接触するタングステンプラグと、前記タングステンプラグを含む前記絶縁膜の上部に位置して前記タングステンプラグを露出させるビアホールを具備する層間絶縁膜と、前記タングステンプラグと前記絶縁膜との間に位置して、前記半導体基板に隣接する下部がタングステン膜及びタングステン窒化膜で構成され、前記層間絶縁膜に隣接する上部が前記タングステン窒化膜で構成される障壁層と、前記タングステンプラグと電気的に接続されて前記ビアホールの内部に位置する導電ラインと、を備える。前記導電ラインは銅で形成することができる。
本発明の一実施形態で、前記導電性構造物は、素子分離膜によって限定され、前記基板上から第１方向に沿って延長する活性領域に位置するストリング選択トランジスタ、複数のセル選択トランジスタ、及び接地選択トランジスタを含み、前記第１方向と直角をなす第２方向に延長する複数のストリング選択トランジスタ、複数のセル選択トランジスタ、及び複数の接地選択トランジスタは、それぞれフラッシュメモリ素子のストリング選択ライン、ワードライン、及び接地選択ラインを含むことができる。
一実施形態で、前記導電性構造物は、素子分離膜によって限定され、前記半導体基板上で第１方向に沿って延長するゲートラインと、該ゲートラインの周辺に位置して前記半導体基板の表面にイオン注入工程によって形成されたソース及びドレイン領域を具備するＤＲＡＭメモリ素子の単位トランジスタとを含むことができる。
本発明の半導体素子及びその製造方法によれば、絶縁膜とコンタクトプラグとの間に位置する障壁層の上部が金属窒化膜からなり、下部が金属膜及び金属窒化膜からなることにより、コンタクトプラグの接触抵抗を十分に低く維持しかつコンタクトプラグの形成のための平坦化工程において障壁層が損傷することを防止することができる。
以下、本発明の半導体素子及びその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。
図７〜図１４は、本発明の一実施例によって半導体素子用配線構造物を形成する方法を示す断面図である。
図７を参照すると、半導体基板１００上に複数の導電性構造物間の空間を埋め立て、上部面が平坦化した絶縁膜２００を形成する。
一実施例として、図示していないが、半導体基板１００の一部領域に活性領域を定義するための素子分離膜を形成し、活性領域の上部にメモリ素子又は非メモリ素子のためのトランジスタのゲート電極とソース／ドレイン電極が位置する。メモリ素子は、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）製品のように時間が経過することによってデータを失う揮発性メモリ素子、或いはＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）製品やフラッシュメモリのように一旦データを入力するとその状態を維持することができるがデータの入・出力が遅い非揮発性メモリ素子を含むことができることは自明である。
一実施例で、絶縁膜２００は、導電性構造物が形成された半導体基板１００上に導電性構造物を電気的に絶縁する第１絶縁膜（図示せず）、及び第１絶縁膜の上部面に導電性構造物間の空間を埋め立てる第２絶縁膜（図示せず）を含むことができる。第１絶縁膜の上部面から所定の厚さを有するように第２絶縁膜を平坦化することによって上部面が平坦化された絶縁膜２００を形成する。例えば、第２絶縁膜は、コンタクトパッドを具備するＤＲＡＭメモリ素子の層間絶縁膜、或いは共通ソースラインを含むフラッシュメモリ素子の層間絶縁膜を含む。
一実施例で、絶縁膜２００は、酸化膜を含み、ＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｉｎａｔｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＳＧ（ｆｌｕｏｒｉｎａｔｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）又はＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）で形成することができる。本実施例で、絶縁膜２００はＰＥ−ＴＥＯＳで形成される。具体的に、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４：ｔｅｔｒａ−ｅｔｈｏｘｙ ｓｉｌｎａｎｅ）ガスと、酸素（Ｏ２）又はオゾン（Ｏ３）ガスを用いてプラズマ増強化学気相蒸着（ＰＥＣＶＤ）方法によって形成することができる。これとは違って、第１絶縁層は、構造物間の埋め立て特性の優秀な高密度プラズマ酸化物（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ Ｏｘｉｄｅ）又はアンドープトシリケートガラス（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）で形成され、第２絶縁層はプラズマ増強化学気相蒸着（ＰＥＣＶＤ）方法で形成されたＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）で形成することができる。
図８を参照すると、絶縁膜２００を部分的に除去して半導体基板１００の一部を露出する開口２２０を形成する。
一実施例で、絶縁膜２００の上部面に導電性構造物間の半導体基板１００に対応する絶縁膜を露出するマスクパターン（図示せず）を形成し、マスクパターンをエッチングマスクに用いて絶縁膜２００に対してエッチング工程を行うことで、開口２２０を形成する。一実施例で、エッチング工程は、プラズマを用いる乾式エッチング工程を含み、開口２２０を通じてＤＲＡＭメモリ素子のソース／ドレイン領域、又はフラッシュメモリ素子のソース領域（ストリング選択ライン領域又はドレイン領域（接地選択ライン領域）を露出することができる。その後、開口２２０の内部の自然酸化膜（図示せず）を除去する。エッチング工程を行うとともに自然酸化膜を除去することができることは自明である。
その後、開口の内側壁及び底面と絶縁膜の上部面に沿って開口の下部では金属膜及び窒化膜を含み、開口の上部では窒化膜を含む障壁層を形成する。一実施例で、開口２２０は導電性プラグを形成するためのコンタクトホール又は金属配線接続用ビアプラグを形成するためのビアホールを含む。
図９を参照すると、開口２２０の内側壁及び底面と絶縁膜２００の上部面に沿って金属膜３１０を形成する。一実施例で、金属膜３１０はイオン化した金属を用いる金属プラズマ工程（ｉｏｎｉｚｅｄｍｅｔａｌ ｐｌａｓｍａ ｐｒｏｃｅｓｓ）や原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）工程によって行うことができる。本実施例の場合には、できるだけ厚さを薄く形成するために金属膜３１０は、原子層蒸着工程によって形成される。
具体的に、開口２２０を含む絶縁膜２００が形成された半導体基板１００を、原子層蒸着工程を行うための工程チャンバ（図示せず）の内部に挿入し、チャンバの内部に第１導電性金属物質を含む第１反応物質を供給する。供給された第１反応物質は開口２２０の内側壁及び底面と絶縁膜の上部面に化学吸着され、一部はチャンバの内部に浮遊する。その後、非活性ガスで構成されたパージガスを供給して化学吸着されていない第１反応物質を工程チャンバから除去する。還元性物質を含む第２反応物質を供給して開口の内側壁及び底面と絶縁膜の上部面に化学吸着された第１反応物質から第１導電性金属物質のみを残して除去する。よって、第１導電性金属物質のみが開口の内側壁及び底面と絶縁膜の上部面に沿って蒸着される。その後、非活性ガスで形成されたパージガスを供給して第１反応物質と反応しない第２反応物質をチャンバから除去する。上述したような第１反応物質の提供、パージ、第２反応物質の提供、パージを基本段階に具備する原子層蒸着工程の単位サイクルによって単位厚さを有する金属膜３１０が開口２２０の内側壁及び底面と絶縁膜の上部面に形成される。単位サイクルの反復回数を調節することで金属膜３１０の厚さを決定することができる。
第１導電性金属物質は、タングステン（Ｗ）又はチタン（Ｔｉ）を含み、タングステンを含む第１反応物質は、ＷＦ６、ＷＣｌ５、Ｗｂｒ６、Ｗｃｏ６、Ｗ（Ｃ２Ｈ２）６、Ｗ（ＰＦ３）６、Ｗ（ａｌｌｙｌ）４、（Ｃ２Ｈ５）ＷＨ２、［ＣＨ３（Ｃ５Ｈ４）２］２ＷＨ２、（Ｃ５Ｈ５）Ｗ（ＣＯ）３（ＣＨ３）、Ｗ（ｂｕｔａｄｉｅｎｅ）３、Ｗ（ｍｅｔｈｙｌｖｉｎｙｌ−ｋｅｔｏｎｅ）３、（Ｃ５Ｈ５）ＨＷ（ＣＯ）３、（Ｃ７Ｈ８）Ｗ（ＣＯ）３、及びこれらの化合物で構成される群から選択されるいずれか一種を含む。第２反応物質は、Ｈ２、Ｓｉ２Ｈ６、Ｂ２Ｈ６、ＰＨ３、ＳｉＨ４、及びこれらの化合物で構成される群から選択されるいずれか一種を含む。また、パージガス用非活性ガスは、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｎ２で構成される群から選択されるいずれか一種を含む。一実施例で、金属膜３１０を形成するためのＡＬＤ工程は約１０Ｔｏｒｒ〜３５０Ｔｏｒｒの圧力と約２５０〜５５０℃の温度で行われ、開口の内側壁及び底面と絶縁膜の上部面から約５〜２００Åの厚さまで蒸着される。
金属膜３１０は、接触抵抗を低くするためにできるだけ厚さを薄く形成することが必要であり、原子層の蒸着工程はこのような要求を満たすために採択される工程である。よって、原子層蒸着工程のほかにも厚さを薄く形成することができれば、金属膜の形成に用いることができるのは自明である。例えば、パルス膜質核（ｐｕｌｓｅｄ ｌａｙｅｒ ｎｕｃｌｅａｔｉｏｎ：ＰＮＬ）蒸着工程やサイクリック化学気相蒸着（ｃｙｃｌｉｃ ＣＶＤ）工程によっても形成することができるのは自明である。
図１０を参照すると、金属膜３１０に対して部分エッチング工程を行い、開口２２０の上部側壁及び絶縁膜２００の上部面に位置する金属膜３１０は除去され、開口の下部側壁及び底面にのみ残留するように金属膜３１０を部分的に除去する。よって、金属膜３１０は開口２２０の底部及び下部側壁に残留する残留金属膜３１２として形成される。
一実施例で、残留金属膜３１２は、プラズマエッチング工程によって開口２２０の上部及び下部に対するエッチングの強度を相違させて調節することで形成することができる。
金属膜３１０の形成された半導体基板１００が位置する工程チャンバ（図示せず）の上部にエッチング用プラズマを生成し、開口２２０よりは絶縁膜２００の上部面にエッチング用プラズマを加速する。例えば、絶縁膜２００の位置する基板の下部には、開口２２０によって露出した基板の下部より大きいバイアスを加えることによって金属膜の上部に形成されたエッチング用プラズマが絶縁膜２００の上面に偏向して加速されるように調節する。一実施例で、開口２２０を具備する絶縁膜２００のパターンによって電源電圧の大きさが可変的に調節される可変バイアスを印加することができる。即ち、開口２２０に対応する領域でバイアスの大きさを周期的に減少させるパルス型バイアスを供給することでエッチング用バイアスを絶縁膜２００の上面に加速することができる。
よって、エッチング用プラズマは、絶縁膜２００の上部面及び開口２２０の上部に形成された金属膜３１０が集中的に除去され、開口２２０の下部、特に底面に形成された金属膜はエッチングされずに残留する。これによって、金属膜３１０は、差別的にプラズマエッチング工程が行われ、上部でのみ部分的にエッチングされた残留金属膜３１２に変わる。
一実施例で、エッチング工程が行われる密閉空間を有するチャンバの内部を真空状態にし、チャンバの内部にソースガスを供給する。その後、ソースガスに一定のソース電源を使用してエッチングプラズマを生成し、ＲＦバイアス電源を加えて絶縁膜２００の上部面に向うように加速させる。ここで、ソースガスは金属膜３１０をエッチングしうるエッチング用ソースガスとエッチング速度を調節するためのポリマガスを含む。例えば、エッチング用ソースガスは塩素（Ｃｌ２）又は四フッ化炭素（ＣＦ４）を含み、ポリマガスは三フッ化メタン（ｔｒｉｆｌｕｏｒｏｍｅｔｈａｎｅ：ＣＨＦ３）ガス及び塩化ホウ素（ＢＣｌ３）ガスを含む。また、エッチング用プラズマを形成するための工程チャンバの内部圧力を約０．００５Ｔｏｒｒ〜５０Ｔｏｒｒに設定し、エッチングソースガスをプラズマに変換するためのソース電源を約１０Ｗ〜３０００Ｗの範囲で供給し、エッチング用プラズマを加速するためのＲＦバイアス電源を約８０Ｗ〜１２０Ｗの範囲で供給する。
他の実施例で、開口２２０の下部を部分的に埋め立てるマスクパターン（図示せず）を形成し、マスクパターンによってカバーされない開口の上部及び絶縁膜２００の上面に形成された金属膜３１０を、エッチング用プラズマを用いて部分的に除去する。その後、マスクパターンを除去することで開口２２０の下部にのみ残留する残留金属膜３１２を形成することができる。
特に、金属膜３１０に対する部分的なエッチング工程は、金属膜３１０が形成される同一の工程で行うこともでき、金属膜３１０を形成した後、別途のチャンバに基板を移送した後で行うこともできる。特に、同一のチャンバで金属膜の形成工程と金属膜に対する部分エッチング工程が行われる場合にはチャンバ変動による真空中断なしに連続して行うことができるので、工程効率を向上させることができるという長所がある。
図１１を参照すると、残留金属膜３１２上に第２導電性金属物質を含む金属窒化膜（ｍｅｔａｌ ｎｉｔｒｉｄｅ ｌａｙｅｒ）３２０を形成する。一実施例で、金属窒化膜３２０は厚さを微細に調節しうる原子層蒸着工程によって形成する。しかし、金属膜３１０と同様に、原子層蒸着工程のように厚さを微細に調節しうるＰＮＬ工程又はサイクリックＣＶＤ工程のようなＡＬＤ類似工程（ＡＬＤ−ｌｉｋｅ ｐｒｏｃｅｓｓ）によっても形成することができるのは自明である。
具体的に、残留金属膜３１２が形成された基板を原子層蒸着のための工程チャンバにロードし、第２導電性金属物質を含む第１反応物質をチャンバの内部に供給する。これによって、残留金属膜３１２の表面及び開口２２０を含む絶縁膜２００の表面に第１反応物質が化学吸着され、化学吸着されていない残りの第１反応物質はチャンバの内部に浮遊する。その後、非活性ガスで構成されたパージガスを供給して化学吸着されていない第１反応物質を工程チャンバから除去した後、工程チャンバの内部に第２反応物質を供給する。第２反応物質は化学吸着された第１反応物質と反応して第２導電性金属物質のみを残留金属膜３１２及び絶縁膜２００の表面に残留させ、残りの物質を分離させる。よって、残留金属膜３１２及び絶縁膜２００の表面には第２導電性金属物質で形成された臨時金属膜（図示せず）が形成される。非活性ガスで構成されたパージガスを再び供給して第１反応物質と反応しない第２反応物質と第１及び第２反応物質の反応生成物を工程チャンバから除去する。その後、窒素を含む第３反応物質を供給して第２導電性金属物質を含む臨時金属膜を窒化させることで残留金属膜３１２及び開口２２０を含む絶縁膜２００上に金属窒化膜３２０を形成する。
一実施例で、第２導電性金属物質は、タングステン（Ｗ）、チタン（Ｔｉ）を含むことができる。第２導電性金属物質がタングステンからなる場合、第１反応物質は、ＷＦ６、ＷＣｌ５、ＷＢｒ６、ＷＣｏ６、Ｗ（Ｃ２Ｈ２）６、Ｗ（ＰＦ３）６、Ｗ（ａｌｌｙｌ）４、（Ｃ２Ｈ５）ＷＨ２、［ＣＨ３（Ｃ５Ｈ４）２］２ＷＨ２、（Ｃ５Ｈ５）Ｗ（ＣＯ）３（ＣＨ３）、Ｗ（ｂｕｔａｄｉｅｎｅ）３、Ｗ（ｍｅｔｈｙｌｖｉｎｙｌ−ｋｅｔｏｎｅ）３、（Ｃ５Ｈ５）ＨＷ（ＣＯ） ３ 、（Ｃ７Ｈ８）Ｗ（ＣＯ）３、及びこれらの化合物からなる群より選択されるいずれか一種を含む。第２反応物質は、Ｈ２、Ｓｉ２Ｈ６、Ｂ２Ｈ６、ＰＨ３、ＳｉＨ４、及びこれらの化合物からなる群より選択されるいずれか一種を含み、第３反応物質は窒素又はアンモニアガスを含む。金属窒化膜３２０を形成するためのＡＬＤ工程は約１０Ｔｏｒｒ〜３５０Ｔｏｒｒの圧力と約２５０℃〜５５０℃の温度で行われ、残留金属膜３１２及び絶縁膜２００の表面から約２０〜４００Åの厚さまで蒸着される。これによって、残留金属膜３１２及び金属窒化膜３２０で構成された障壁層３００を完成する。残留金属膜３１２は、後続工程によって形成される金属プラグと半導体基板１００との接触抵抗を下げ、金属窒化膜３２０は金属プラグを形成する金属が絶縁膜２００及び半導体基板１００へ拡散することを防止する。これによって半導体素子用配線の電気的特性を向上させることができる。
ここで、金属窒化膜３２０は、金属膜３１０が形成される工程チャンバ又は金属膜３１０に対する部分エッチング工程が行われる工程チャンバと同一のチャンバで行うこともでき、別の工程チャンバで行うこともできる。
望ましくは、金属膜３１０、残留金属膜３１２、及び金属窒化膜３２０を単一のチャンバで形成する。例えば、単一のチャンバで金属膜３１０を形成するための第１工程、残留金属膜３１２を形成するための第２工程、及び金属窒化膜３２０を形成するための第３工程に適合する工程条件をチャンバ内に設定し、各工程に対応するソースガスを独立的に供給して順次に工程を行うことができる。また、エアーカーテンによって区別され、第１〜第３工程を行うための複数の工程ステーションを具備する単一のチャンバで第１〜第３工程を順次に行うことで金属膜３１０、残留金属膜３１２、及び金属窒化膜３２０を形成することができる。
図１２を参照すると、障壁層３００を含む結果物上に開口２２０を埋め立てる導電膜４００を形成する。一実施例で、第３導電性金属物質を金属窒化膜３２０の上部面に蒸着する。例えば、化学気相蒸着（ＣＶＤ）工程を用いて開口２２０を完全に埋め立てて十分な厚さを有するように蒸着する。第３導電性金属物質はタングステンを含む。
図１３を参照すると、絶縁膜２００の上部面が露出するように導電膜４００及び障壁層３００を部分的に除去して内側壁が障壁層３００によって覆われた開口２２０の内部にのみ導電膜４００を残留させて金属プラグ４１０を形成する。一実施例で、導電膜４００に対して化学的機械的研磨（ＣＭＰ）工程のような平坦化工程を行い、絶縁膜２００の上部面が露出するように導電膜４００を除去する。よって、導電膜４００は、開口２２０の内部にのみ残留して障壁層３００によって囲まれ、絶縁膜２００及び半導体基板１００と離隔して形成される。
ここで、絶縁膜２００の上部面及び開口２２０の上部内側壁は金属窒化膜で形成されるので、金属膜３１０に比べて平坦化工程に対する抵抗力が優秀である。よって、平坦化工程が行われるうち、開口２２０の上部内側壁に形成された金属膜が除去されることを防止して金属プラグ４１０と絶縁膜２００とが離隔することを防止することができる。
図１４を参照すると、金属プラグ４１０を形成した後、絶縁膜２００、障壁層３００、及び金属プラグ４１０の上部に層間絶縁膜５００を形成し、層間絶縁膜５００を部分的に除去して金属プラグ４１０を露出するビアホール５２０を形成する。その後、ビアホール５２０の内部を満たし金属プラグ４１０と電気的に接触する導電ライン６００を形成することで半導体素子用配線を完成する。一実施例で、ビアホール５２０を形成する段階は、ダマシン工程によって行われ、導電ライン６００は、タングステン、アルミニウム、及び銅のいずれかを含むことができる。
上述したような本発明の一実施例による半導体素子の配線形成方法によると、金属プラグの接触抵抗を下げるための金属層を部分的に窒化させることで、金属プラグを形成するための平坦化工程において金属層が除去されることを防止することができる。よって、金属プラグと絶縁膜とが離隔することを防止することで、半導体素子用配線の電気的特性を向上させることができる。
図１５は、本発明の一実施例による半導体素子用配線を示す断面図である。一実施例で、図１５は、ＤＲＡＭメモリ素子のドレイン電極が位置する領域をゲートラインに沿って平行に切った断面示す断面図である。
図１５を参照すると、本発明の一実施例による半導体素子用配線構造物９００は、複数の導電性構造物（図示せず）と導電性構造物間の空間を埋め立て、上部面が平坦化した絶縁膜２００を具備する半導体基板１００、絶縁膜２００を貫通して半導体基板１００の一部と接触する金属プラグ４１０、及び金属プラグ４１０と電気的に接続された導電ライン６００を含む。
一実施例で、導電性構造物は、素子分離膜１１０によって限定され、半導体基板１００上で第１方向に沿って延長されるゲートライン（図示せず）、ゲートラインの周辺に位置する半導体基板１００の表面にイオン注入工程によって形成されたソース領域（図示せず）及びドレイン領域１１２を具備するＤＲＡＭメモリ素子の単位トランジスタを含む。他の実施例で、図示していないが、導電性構造物は、素子分離膜によって限定され、半導体基板１００上に第１方向に沿って延長する活性領域に位置するストリング選択トランジスタ、複数のセル選択トランジスタ、及び接地選択トランジスタを含み、第１方向と直角をなす第２方向に延長する複数のストリング選択トランジスタ、複数のセル選択トランジスタ、及び複数の接地選択トランジスタは、それぞれフラッシュメモリ素子のストリング選択ライン、ワードライン、及び接地選択ラインを含む。
金属プラグ４１０は、ドレイン領域１１２と電気的に接続され、導電ライン６００を通じて伝達された電気的信号を単位トランジスタに伝達する。一実施例で、金属プラグ４１０は電気抵抗が低くて電導性が優秀であるタングステン（Ｗ）で形成され、導電ライン６００は、銅又はアルミニウムで形成される。
金属プラグ４１０を含む絶縁膜２００の上部には金属プラグ４１０を露出させるビアホール５２０を具備する層間絶縁膜５００が形成され、絶縁膜２００及び半導体基板１００との間には金属プラグ４１０の拡散を防止し、接触抵抗を低下させるための障壁層３００が位置する。
一実施例で、障壁層３００は、絶縁膜２００及び層間絶縁膜５００と接触する金属窒化膜３２０、及び金属窒化膜３２０の下部と絶縁膜２００との間に位置する残留金属膜３１２を含む。よって、障壁層３００の上部は、金属窒化膜からなり、半導体基板１００と接触する下部は金属膜及び金属窒化膜からなる。例えば、残留金属膜３１２はタングステン膜を含み、金属窒化膜３２０は、タングステン窒化膜を含む。よって、障壁層３００の上部は全てタングステン窒化膜からなり、下部はタングステン膜とタングステン窒化膜との二重構造で形成される。
金属窒化膜３２０は、約２０〜４００Åの厚さを有し、金属プラグ４１０を形成する物質が絶縁膜２００及び半導体基板１００に拡散することを防止する。また、残留金属膜３１２は、約５〜２００Åの薄い厚さを有し、金属プラグ４１０と半導体基板１００との間の接触抵抗を下げ、金属プラグ４１０と半導体基板１００との接触性を向上させる。
導電ライン６００は、層間絶縁膜５００上に形成されたビアホール５２０の内部を埋め立てる導電性物質からなり、金属プラグ４１０と電気的に接続される。一実施例で、導電ライン６００は、半導体素子のビットラインを含む。金属プラグはタングステンを含み、導電ラインは銅を含む。特に、導電ラインが銅を含む場合には、ビアホールはダマシン工程で形成され、金属プラグ４１０と導電ライン６００との接触性を向上させることができる。
本発明の一実施例による半導体素子用配線構造物によると、障壁層３００の上部が金属窒化膜で形成され、金属プラグ４１０を形成するための平坦化工程に対する抵抗力が優秀であり、平坦化過程で開口２２０内の金属膜が除去されることを防止することができる。よって、金属プラグ４１０と絶縁膜２００との間にギャップが形成されることを防止することができる。これによって、金属プラグ４１０の埋め立て不良を防止し、半導体素子用配線の電気的安定性を向上させることができる。
上述したように本発明によれば、絶縁膜とコンタクトプラグとの間に位置する障壁層の上部が金属窒化膜からなり、下部が金属膜及び金属窒化膜で形成されることから、コンタクトプラグの接触抵抗を十分に低く維持しかつコンタクトプラグの形成のための平坦化工程で障壁層が損傷することを防止することができる。よって、コンタクトホールとコンタクトプラグとの間にヴォイドが生成されることを防止することができる。
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正又は変更できる。
従来の配線工程が終わったウエハを示す電子走査顕微鏡の写真である。 従来の配線工程が終わったウエハを示す電子走査顕微鏡の写真である。 従来の配線工程が終わったウエハを示す電子走査顕微鏡の写真である。 従来の配線工程が終わったウエハを示す電子走査顕微鏡の写真である。 第１タングステン膜を形成せずタングステン窒化膜のみで障壁層を形成した場合のウエハを示す電子走査顕微鏡の写真である。 第１タングステン膜とタングステン窒化膜とで障壁層を形成した場合のウエハを示す電子走査顕微鏡の写真である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例よって半導体素子用配線構造物を形成する方法を示す断面図である。 本発明の一実施例による半導体素子用配線を示す断面図である。
符号の説明
１００ 半導体基板
１１０ 素子分離膜
１１２ ドレイン領域
２００ 絶縁膜
２２０ 開口
３００ 障壁層
３１０ 金属膜
３１２ 残留金属膜
３２０ 金属窒化膜
４００ 導電膜
４１０ 金属プラグ
５００ 層間絶縁膜
５２０ ビアホール
６００ 導電ライン
９００ 配線構造物

Claims (23)

  1. 導電性構造物を具備する半導体基板上に該導電性構造物間の空間を埋め立てて上面が平坦化された絶縁膜を形成する段階と、
    前記絶縁膜を部分的に除去して前記半導体基板の一部を露出する開口を形成する段階と、
    前記開口の下部側壁及び底面に沿って形成された残留タングステン膜と前記開口の上部側壁及び前記残留タングステン膜の表面に沿って形成されたタングステン窒化膜とを含む障壁層を形成する段階と、
    前記障壁層を含む前記開口を埋め立ててタングステンプラグを形成する段階と、を有し、
    前記障壁層を形成する段階は、
    前記開口の側壁及び底面と前記絶縁膜の上面とに沿ってタングステン膜を形成する段階と、
    前記開口の上部側壁及び前記絶縁膜の上面から前記タングステン膜を部分的に除去して前記残留タングステン膜を形成する段階と、
    前記絶縁膜の上面と前記開口の上部側壁及び前記残留タングステン膜上とにタングステン窒化膜を形成する段階と、を含み、
    前記タングステン膜を形成する段階は、
    タングステンを含む第１反応物質を供給して前記開口の内側壁及び底面と前記絶縁膜の上面とに化学吸着する段階と、
    パージガスを用いて化学吸着されていない前記第１反応物質を除去する段階と、
    第２反応物質を供給して前記開口の内側壁及び底面と前記絶縁膜の上面とに前記タングステンを蒸着する段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記絶縁膜を形成する段階は、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４：ｔｅｔｒａ−ｅｔｈｏｘｙ ｓｉｌａｎｅ）ガスと酸素（Ｏ２）又はオゾン（Ｏ３）ガスとをソースガスとして用いる化学気相蒸着（ＣＶＤ）工程によって行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記化学気相蒸着工程は、プラズマ増強ＣＶＤ（ＰＥＣＶＤ）工程又は高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）工程を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記開口を形成する段階は、
    前記絶縁膜の上面に前記導電性構造物間の半導体基板に対応する絶縁膜を露出するマスクパターンを形成する段階と、
    前記マスクパターンをエッチングマスクとして用いて乾式エッチング工程を行う段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記第１反応物質は、ＷＦ６、ＷＣｌ５、ＷＢｒ６、ＷＣｏ６、Ｗ（Ｃ２Ｈ２）６、Ｗ（ＰＦ３）６、Ｗ（ａｌｌｙｌ）４、（Ｃ２Ｈ５）ＷＨ２、［ＣＨ３（Ｃ５Ｈ４）２］２ＷＨ２、（Ｃ５Ｈ５）Ｗ（ＣＯ）３（ＣＨ３）、Ｗ（ｂｕｔａｄｉｅｎｅ）３、Ｗ（ｍｅｔｈｙｌｖｉｎｙｌ−ｋｅｔｏｎｅ）３、（Ｃ５Ｈ５）ＨＷ（ＣＯ）３、（Ｃ７Ｈ８）Ｗ（ＣＯ）３、及びこれらの化合物からなる群より選択されるいずれか一種を含み、前記第２反応物質は、Ｈ２、Ｓｉ２Ｈ６、Ｂ２Ｈ６、ＰＨ３、ＳｉＨ４、及びこれらの化合物からなる群より選択されるいずれか一種を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記パージガスは、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｎ２からなる群より選択されるいずれか一種を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記タングステン膜は、前記開口の内側壁及び底面と前記絶縁膜の上面とから約５Å〜２００Åの厚さまで蒸着されることを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記残留タングステン膜を形成する段階は、
    前記絶縁膜を具備する前記半導体基板が位置する工程チャンバの内部にエッチングプラズマを生成する段階と、
    前記エッチングプラズマを前記絶縁膜の上面及び前記開口の上部側壁に加速し、前記開口の下部に加速される前記エッチングプラズマを抑制する可変バイアスを提供する段階と、
    前記エッチングプラズマを用いて前記開口の上部側壁及び前記絶縁膜の上面に形成されたタングステン膜をエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記エッチングプラズマを生成する段階は、
    前記工程チャンバの内部にソースガスを提供する段階と、
    前記ソースガスを前記エッチングプラズマに変換するソース電源を供給する段階と、を更に含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記工程チャンバの内部は０．００５Ｔｏｒｒ〜５０Ｔｏｒｒの圧力に維持され、前記ソース電源は１０Ｗ〜３０００Ｗの範囲で印加されることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記可変バイアスは８０Ｗ〜１２０Ｗの範囲で印加されるラジオ周波数（ＲＦ）バイアスを含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記ソースガスは、前記タングステン膜をエッチングしうるエッチング用ソースガスと前記タングステン膜に対するエッチング速度を調節するポリマガスを含むことを特徴とする請求項９に記載の半導体素子の製造方法。
  13. 前記エッチング用ソースガスは塩素（Ｃｌ２）又は四フッ化炭素（ＣＦ４）を含み、前記ポリマガスは三フッ化メタン（ＣＨＦ３）ガス及び塩化ホウ素（ＢＣｌ３）ガスを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記タングステン窒化膜を形成する段階は、
    タングステンを含む第１反応物質を供給して前記開口の上部側壁及び前記絶縁膜の上面と前記残留タングステン膜の表面とに化学吸着する段階と、
    パージガスを供給して化学吸着されていない前記第１反応物質を除去する段階と、
    第２反応物質を供給して前記開口の上部側壁及び前記絶縁膜の上面と前記残留タングステン膜の表面とにタングステンのみを蒸着させることで臨時タングステン膜を形成する段階と、
    パージガスを供給して前記第１反応物質と反応しない前記第２反応物質と前記第１反応物質及び第２反応物質の化学反応によって生成された反応生成物とを除去する段階と、
    窒素を含む第３反応物質を供給してタングステンを含む臨時タングステン膜を窒化させる段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  15. 前記第１反応物質は、ＷＦ６、ＷＣｌ５、ＷＢｒ６、ＷＣｏ６、Ｗ（Ｃ２Ｈ２）６、Ｗ（ＰＦ３）６、Ｗ（ａｌｌｙｌ）４、（Ｃ２Ｈ５）ＷＨ２、［ＣＨ３（Ｃ５Ｈ４）２］２ＷＨ２、（Ｃ５Ｈ５）Ｗ（ＣＯ）３（ＣＨ３）、Ｗ（ｂｕｔａｄｉｅｎｅ）３、Ｗ（ｍｅｔｈｙｌｖｉｎｙｌ−ｋｅｔｏｎｅ）３、（Ｃ５Ｈ５）ＨＷ（ＣＯ）３、（Ｃ７Ｈ８）Ｗ（ＣＯ）３、及びこれらの化合物からなる群より選択されるいずれか一種を含み、前記第２反応物質は、Ｈ２、Ｓｉ２Ｈ６、Ｂ２Ｈ６、ＰＨ３、ＳｉＨ４、及びこれらの化合物からなる群より選択されるいずれか一種を含み、前記第３反応物質は、窒素又はアンモニアガスを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
  16. 前記タングステンプラグを形成する段階は、
    前記タングステン窒化膜の上面にタングステンを蒸着して前記開口を埋め立てるプラグ用タングステン膜を形成する段階と、
    前記絶縁膜の上面が露出するように前記タングステン窒化膜及び前記プラグ用タングステン膜を平坦化して前記プラグ用タングステン膜を前記開口の内部にのみ残留させる段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  17. 前記タングステン窒化膜及び前記プラグ用タングステン膜に対する平坦化工程は、化学機械的研磨（ＣＭＰ）工程によって行われることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記タングステンプラグを形成した後、
    前記タングステンプラグを含む前記絶縁膜の上部に層間絶縁膜を形成する段階と、
    前記層間絶縁膜を部分的に除去して前記タングステンプラグを露出させるビアホールを形成する段階と、
    前記ビアホールの内部を満たし、前記タングステンプラグと電気的に接触する導電ラインを形成する段階と、を更に有することを特徴とする請求項１に記載の半導体素子の製造方法。
  19. 前記ビアホールを形成する段階はダマシン工程によって行われ、前記導電ラインは、タングステン、アルミニウム、及び銅のいずれかを含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 複数の導電性構造物を具備する半導体基板と、
    前記半導体基板上において前記導電性構造物間の空間を埋め立てて上面が平坦化した絶縁膜と、
    前記絶縁膜を貫通して前記半導体基板の一部と接触するタングステンプラグと、
    前記タングステンプラグを含む前記絶縁膜の上部に位置して前記タングステンプラグを露出させるビアホールを具備する層間絶縁膜と、
    前記タングステンプラグと前記絶縁膜との間に位置して、前記半導体基板に隣接する下部がタングステン膜及びタングステン窒化膜で構成され、前記層間絶縁膜に隣接する上部が前記タングステン窒化膜で構成される障壁層と、
    前記タングステンプラグと電気的に接続されて前記ビアホールの内部に位置する導電ラインと、を備えることを特徴とする半導体素子。
  21. 前記導電性構造物は、素子分離膜によって限定され、前記半導体基板上から第１方向に沿って延長する活性領域に位置するストリング選択トランジスタ、複数のセル選択トランジスタ、及び接地選択トランジスタを含み、
    前記第１方向と直角をなす第２方向に延長する複数のストリング選択トランジスタ、複数のセル選択トランジスタ、及び複数の接地選択トランジスタは、それぞれフラッシュメモリ素子のストリング選択ライン、ワードライン、及び接地ラインを含むことを特徴とする請求項２０に記載の半導体素子。
  22. 前記導電性構造物は、素子分離膜によって限定され、前記半導体基板上で第１方向に沿って延長するゲートラインと該ゲートラインの周辺に位置して前記半導体基板の表面にイオン注入工程によって形成されたソース及びドレイン領域を具備するＤＲＡＭメモリ素子の単位トランジスタとを含むことを特徴とする請求項２０に記載の半導体素子。
  23. 前記導電ラインは銅を含むことを特徴とする請求項２０に記載の半導体素子。
JP2008181864A 2007-07-12 2008-07-11 半導体素子及びその製造方法 Expired - Fee Related JP5441206B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020070069887A KR101275025B1 (ko) 2007-07-12 2007-07-12 반도체 소자용 배선 구조물 및 이의 형성방법
KR10-2007-0069887 2007-07-12

Publications (3)

Publication Number Publication Date
JP2009021603A JP2009021603A (ja) 2009-01-29
JP2009021603A5 JP2009021603A5 (ja) 2011-09-01
JP5441206B2 true JP5441206B2 (ja) 2014-03-12

Family

ID=40252406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008181864A Expired - Fee Related JP5441206B2 (ja) 2007-07-12 2008-07-11 半導体素子及びその製造方法

Country Status (3)

Country Link
US (2) US8030204B2 (ja)
JP (1) JP5441206B2 (ja)
KR (1) KR101275025B1 (ja)

Families Citing this family (230)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
KR101275025B1 (ko) 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법
JP2010114255A (ja) * 2008-11-06 2010-05-20 Toshiba Corp 半導体装置の製造方法
JP5599350B2 (ja) * 2011-03-29 2014-10-01 東京エレクトロン株式会社 成膜装置及び成膜方法
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
KR101560112B1 (ko) * 2011-12-20 2015-10-13 인텔 코포레이션 콘택 저항의 감소를 위한 자가-정렬된 콘택 금속화
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
KR102031174B1 (ko) * 2012-11-16 2019-10-11 삼성전자주식회사 반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
CN105453230B (zh) 2013-08-16 2019-06-14 应用材料公司 用六氟化钨(wf6)回蚀进行钨沉积
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9653352B2 (en) * 2014-04-11 2017-05-16 Applied Materials, Inc. Methods for forming metal organic tungsten for middle of the line (MOL) applications
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US9595466B2 (en) 2015-03-20 2017-03-14 Applied Materials, Inc. Methods for etching via atomic layer deposition (ALD) cycles
US9679813B2 (en) 2015-05-12 2017-06-13 United Microelectronics Corp. Semiconductor structure and process for forming plug including layer with pulled back sidewall part
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US10714385B2 (en) * 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10720358B2 (en) 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a liner layer with a configured profile and method of fabricating thereof
DE102018104944A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
JP7206265B2 (ja) 2017-11-27 2023-01-17 エーエスエム アイピー ホールディング ビー．ブイ． クリーン・ミニエンバイロメントを備える装置
CN111316417B (zh) 2017-11-27 2023-12-22 阿斯莫Ip控股公司 与批式炉偕同使用的用于储存晶圆匣的储存装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US10669160B2 (en) 2018-04-30 2020-06-02 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Heterogeneous wet synthesis process for preparation of high purity tungsten pentahalide
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR20210024462A (ko) 2018-06-27 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
JP7195106B2 (ja) * 2018-10-12 2022-12-23 東京エレクトロン株式会社 成膜方法及び基板処理システム
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
KR20200116033A (ko) 2019-03-28 2020-10-08 에이에스엠 아이피 홀딩 비.브이. 도어 개방기 및 이를 구비한 기판 처리 장치
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
TW202115273A (zh) 2019-10-10 2021-04-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210078405A (ko) 2019-12-17 2021-06-28 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 층을 형성하는 방법 및 바나듐 나이트라이드 층을 포함하는 구조
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202140831A (zh) 2020-04-24 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含氮化釩層及包含該層的結構之方法
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
CN113690178A (zh) * 2021-08-23 2021-11-23 长江先进存储产业创新中心有限责任公司 金属导电结构的制造方法
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) * 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
JPH0745553A (ja) * 1993-07-30 1995-02-14 Sony Corp 半導体装置およびその製造方法
JPH0758062A (ja) * 1993-08-13 1995-03-03 Nippon Steel Corp 半導体装置の製造方法
JP3521200B2 (ja) 1995-12-12 2004-04-19 松下電器産業株式会社 配線構造およびその形成方法
JPH09237768A (ja) * 1995-12-28 1997-09-09 Nippon Steel Corp 半導体装置及びその製造方法
JP4097747B2 (ja) * 1997-08-07 2008-06-11 株式会社アルバック バリア膜形成方法
JPH11233628A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp コンタクト構造の製造方法
JP2000323482A (ja) * 1999-05-07 2000-11-24 Sony Corp 半導体装置の製造方法
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
JP2001217406A (ja) * 2000-02-02 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
JP3727543B2 (ja) 2000-05-10 2005-12-14 三菱電機株式会社 画像表示装置
US6689684B1 (en) * 2001-02-15 2004-02-10 Advanced Micro Devices, Inc. Cu damascene interconnections using barrier/capping layer
US20030203615A1 (en) * 2002-04-25 2003-10-30 Denning Dean J. Method for depositing barrier layers in an opening
JP2004014841A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2004128395A (ja) * 2002-10-07 2004-04-22 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20040203228A1 (en) * 2003-04-10 2004-10-14 Ya-Hui Liao Method of forming a tungsten plug
JP2005032785A (ja) * 2003-07-08 2005-02-03 Trecenti Technologies Inc 半導体装置の製造方法
JP4449374B2 (ja) * 2003-09-04 2010-04-14 株式会社日立製作所 半導体装置
KR100548999B1 (ko) 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
KR20050052105A (ko) * 2003-11-29 2005-06-02 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2006024668A (ja) * 2004-07-07 2006-01-26 Fujitsu Ltd 半導体装置の製造方法
JP4379245B2 (ja) * 2004-07-26 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2006278635A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置の製造方法及びその製造に用いられる成膜装置
JP2008282852A (ja) * 2007-05-08 2008-11-20 Toshiba Corp 半導体装置の製造方法
KR101275025B1 (ko) 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법

Also Published As

Publication number Publication date
KR20090006505A (ko) 2009-01-15
US8030204B2 (en) 2011-10-04
US8466556B2 (en) 2013-06-18
KR101275025B1 (ko) 2013-06-14
US20120012969A1 (en) 2012-01-19
US20090014879A1 (en) 2009-01-15
JP2009021603A (ja) 2009-01-29

Similar Documents

Publication Publication Date Title
JP5441206B2 (ja) 半導体素子及びその製造方法
JP2009021603A5 (ja)
JP4886021B2 (ja) 半導体装置及びその製造方法
KR100876976B1 (ko) 반도체 소자의 배선 및 이의 형성 방법
US7033908B2 (en) Methods of forming integrated circuit devices including insulation layers
US20150294975A1 (en) Semiconductor device and method of manufacturing the same
KR101541779B1 (ko) 반도체 소자 및 이의 제조방법
US7842569B2 (en) Flash memory device and method of fabricating the same
JP4552835B2 (ja) キャパシタの製造方法
US20080102623A1 (en) Semiconductor device manufacturing method
US20040144749A1 (en) Methods of filling gaps by deposition on materials having different deposition rates
JP2006339616A (ja) キャパシタの製造方法
KR100806128B1 (ko) 반도체 소자의 배선 구조물 및 이의 형성방법
US20080054400A1 (en) Capacitor and method of manufacturing the same
KR20150064330A (ko) 반도체 장치 및 이의 제조 방법
US7332391B2 (en) Method for forming storage node contacts in semiconductor device
TW202121668A (zh) 半導體裝置
US20080124887A1 (en) Method for manufacturing semiconductor device
KR20060077554A (ko) 반구형 실리콘을 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법
KR20060058583A (ko) 도전성 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100307967B1 (ko) 복합 반도체장치의 층간절연막 형성방법
CN115020346A (zh) 半导体结构及其制备方法
CN113316840A (zh) 半导体装置的制造方法
JP2002057214A (ja) 半導体装置の製造方法
JP2008258656A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110711

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130509

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131213

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees