KR20090006505A - 반도체 소자용 배선 구조물 및 이의 형성방법 - Google Patents

반도체 소자용 배선 구조물 및 이의 형성방법 Download PDF

Info

Publication number
KR20090006505A
KR20090006505A KR1020070069887A KR20070069887A KR20090006505A KR 20090006505 A KR20090006505 A KR 20090006505A KR 1020070069887 A KR1020070069887 A KR 1020070069887A KR 20070069887 A KR20070069887 A KR 20070069887A KR 20090006505 A KR20090006505 A KR 20090006505A
Authority
KR
South Korea
Prior art keywords
metal
film
forming
insulating film
opening
Prior art date
Application number
KR1020070069887A
Other languages
English (en)
Other versions
KR101275025B1 (ko
Inventor
박진호
최길현
이상우
이호기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070069887A priority Critical patent/KR101275025B1/ko
Priority to US12/217,932 priority patent/US8030204B2/en
Priority to JP2008181864A priority patent/JP5441206B2/ja
Publication of KR20090006505A publication Critical patent/KR20090006505A/ko
Priority to US13/240,599 priority patent/US8466556B2/en
Application granted granted Critical
Publication of KR101275025B1 publication Critical patent/KR101275025B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

반도체 소자용 배선 구조물 및 이의 형성방법이 개시된다. 반도체 기판 상에 다수의 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막을 형성하고, 절연막을 부분적으로 제거하여 기판의 일부를 노출하는 개구를 형성한다. 개구의 하부 측벽 및 바닥면을 따라 형성된 잔류 금속막 및 개구의 상부측벽과 상기 잔류 금속막의 표면을 따라 형성된 금속 질화막을 포함하는 장벽층을 형성한다. 장벽층을 포함하는 개구를 매립하여 금속 플러그를 형성한다. 콘택 플러그 형성을 위한 평탄화 공정에서 장벽층이 손상되는 것을 방지할 수 있다.

Description

반도체 소자용 배선 구조물 및 이의 형성방법{WIRING STRUCTURE FOR A SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자용 배선 구조물 및 이의 형성방법에 관한 것으로서, 보다 상세하게는 층간 절연막에 대한 접착성이 향상된 반도체 소자용 배선 구조물 및 이를 형성하는 방법에 관한 것이다.
최근 반도체 소자가 고집적화 되면서 트랜지스터의 소스/드레인 사이즈 및 게이트 전극의 선폭과 금속배선의 선폭이 급격히 축소되고 있다. 특히, 상기 금속배선의 선폭이 축소되면서 콘택 홀(contact hole)이나 비아 홀(via hole)의 단차비(aspect ratio)가 급격하게 증가되어 기존의 증착방법으로는 상기 콘택 홀이나 비아 홀을 충분히 매립하는 것이 어렵게 되었다. 이에 따라, 최근에는 화학기상증착공정에 의해 콘택 홀이나 비아 홀을 매립할 수 있을 정도의 충분한 두께를 갖는 금속막을 증착한 후 평탄화 공정에 의해 상기 콘택 홀 또는 비아 홀의 내부에만 상기 금속막을 잔류시킴으로써 콘택 플러그와 같은 반도체 소자용 배선 구조물을 형성하는 공정이 널리 이용되고 있다. 특히, 최근에는 상기 콘택 플러그로서 폴리실리콘 보다는 금속물질을 이용하는 경향이 강화되고 있는 추세이며, 비아 플러그를 금속으로 형성하는 경우에는 배선물질과 동일한 물질로 형성하여 단일한 공정에 의해 비아 플러그와 금속배선을 동시에 형성하는 공정도 개발되고 있다.
그러나, 금속물질을 이용하여 상기 플러그나 회로용 배선을 형성하는 경우에는 상기 플러그나 배선을 형성하기 위한 공정으로부터 층간 절연막의 하부에 배치된 하부 구조물이 손상되는 것을 보호하기 위하여 상기 콘택 홀이나 비아 홀의 내측벽을 따라 장벽층을 형성하는 것이 일반적이다. 이때, 증착공정의 용이성과 상대적으로 낮은 전기 저항으로 인하여 텅스텐이 증착물질로 널리 이용되고 있지만, 텅스텐은 대부분의 산화막에 대하여 접착성이 떨어지고 증착공정의 소스가스에 의해 콘택 홀이나 비아 홀의 측벽이 쉽게 손상되는 단점이 있다. 이를 방지하기 위하여, 금속성 플러그를 형성하는 경우에는, 불소이온(F-)과 같은 소스가스의 확산을 방지하기 위한 확산 방지막(anti-diffusion layer)과 금속성 플러그의 접촉저항(contact resistance)을 낮추기 위한 접촉층(glue layer)으로 구성되는 장벽층(barrier layer)을 형성한다.
상기 확산 방지막은 콘택 홀이나 비아 홀의 내부에 형성되어 콘택 플러그나 배선의 일부를 형성하기 때문에, 작은 사이즈의 공간에서 균일하고 평탄하게 증착될 수 있어야 한다는 조건과 가능한 얇게 증착되어 콘택 저항을 최소화 할 수 있어야 한다는 조건을 만족할 수 있어야 한다. 이와 같은 조건에 따라, 접촉층으로서 텅스텐 층(W-layer)을 형성하고 상기 텅스텐층의 상부에 상기 확산 방지막으로서 텅스텐 질화막(WN-layer)을 형성하는 공정이 널리 이용되고 있다.
산화물로 구성된 절연막을 관통하는 상기 콘택 홀 또는 비아 홀의 내측벽을 따라 제1 텅스텐 막 및 텅스텐 질화막으로 구성된 장벽층을 형성한 후, 상기 산화막의 상부에 상기 콘택 홀이나 비아 홀을 매립하기에 충분한 두께를 갖는 제2 텅스텐 막을 형성한다. 이어서, 상기 산화막의 상부면이 노출되도록 상기 제2 텅스텐 막을 평탄화 하면 상기 제2 텅스텐 막은 상기 장벽층이 형성된 콘택 홀이나 비아 홀의 내부에만 잔존함으로써 콘택 플러그나 배선 구조물의 비아 플러그로 형성된다.
그러나, 상술한 바와 같은 종래의 플러그 형성방법에 의하면, 상기 제1 텅스텐 막이 평탄화 공정 중에 사용되는 슬러리와 같은 식각액에 의해 함께 제거되어 상기 플러그가 콘택 홀이나 비아 홀의 내부에 충분히 매립되지 못하는 문제점이 발생한다.
도 1a 내지 1d는 종래의 배선공정을 마친 웨이퍼를 나타내는 전자주사 현미경(scanning electron microscope, SEM) 사진들이다. 도 1a 및 1b는 배선공정을 마친 웨이퍼의 주변부를 관찰한 SEM사진이며, 도 1c 및 1d는 배선공정을 마친 웨이퍼의 전면을 관찰한 SEM 사진이다. 또한, 도 1a 및 1c는 웨이퍼 상에 형성된 콘택 플러그를 측정한 SEM 사진이며, 도 1b 및 1d는 웨이퍼 상에 형성된 트렌치형 배선을 나타내는 SEM 사진이다.
도 1a 내지 1d를 참조하면, 콘택 플러그 및 배선의 주변에 밝게 표시되는 불량 영역(Defect area, D)이 존재함을 확인할 수 있다. 콘택 플러그를 형성하기 위한 평탄화 공정이 진행되는 동안 상기 콘택 홀의 상부 주변부를 덮고 있는 상기 제 1 텅스텐 막이 제거되면, 상기 콘택 플러그는 상기 콘택 홀의 상부 측벽으로부터 상기 제1 텅스텐 막의 두께만큼 이격되어 형성된다. 따라서, 상기 콘택 홀의 내부는 상기 콘택 플러그에 의해 완전히 매립되지 못하고 상부 측벽과 콘택 플러그 사이에 빈 공간(void)이 형성된다. 상기 콘택 플러그와 콘택 홀의 상부측벽 사이에 형성된 빈 공간은 SEM 사진에 의해 상기 불량영역(D)으로 표시된다. 금속배선과 상기 배선이 위치하는 트렌치 사이에서도 동일한 문제점이 발생한다.
상기 불량영역(D)이 콘택 홀의 상부에 위치하는 제1 텅스텐 막의 손실에 의한 것인지 아니면 제1 텅스텐 막뿐만 아니라 텅스텐 질화막까지의 손실에 의한 것인지를 확인하기 위해 콘택 홀의 내측벽이 모두 텅스텐 질화막으로 형성하여 배선공정을 완료한 웨이퍼를 검사하였다.
도 2a는 제1 텅스텐 막을 형성하지 않고 텅스텐 질화막 만으로 장벽층을 형성한 경우의 웨이퍼를 나타내는 SEM 사진이며, 도 2b는 제1 텅스텐 막과 텅스텐 질화막으로 장벽층을 형성한 경우의 웨이퍼를 나타내는 SEM 사진이다.
도 2a에 나타난 바와 같이, 텅스텐 질화막 만으로 장벽층을 형성한 경우에는 상기 콘택 플러그의 주변부에서 도 1a 내지 도 1d에 나타난 바와 같은 불량영역(D)이 발견되지 않음을 알 수 있다. 그러나, 도 2b에 도시된 바와 같이, 콘택 홀의 내측벽을 따라 제1 텅스텐 막을 형성한 경우에는 상기 불량영역(D)이 관찰되는 것을 알 수 있다. 따라서, 콘택 플러그나 배선형성 공정에서 수행되는 평탄화 공정에 의해 제거되는 것은 제1 텅스텐 막이며 텅스텐 질화막은 평탄화 공정이 진행되는 동안 충분한 내식각성을 갖고 있음을 알 수 있다.
그러나, 확산 방지막으로 사용되는 상기 텅스텐 질화막의 저항은 콘택 플러그를 형성하는 텅스텐의 저항보다 현저하게 크기 때문에, 산화막과 텅스텐 질화막 사이에 위치하는 제1 텅스텐 막을 모두 텅스텐 질화막으로 형성하는 것은 어렵다. 특히, 상기 콘택 플러그와 실리콘 기판이 접촉하는 콘택 홀의 바닥면에서 제1 텅스텐 막을 제거하면, 실리콘 기판과 콘택 플러그 사이의 접촉저항을 현저하게 상승시켜 배선을 단락시키고 소자의 불량을 야기한다.
따라서, 제1 텅스텐 막을 유지하면서 콘택 홀 상부에서 제1 텅스텐 막이 평탄화 공정 중에 제거되는 것을 방지할 수 있는 새로운 배선 구조물 형성 공정이 요구되고 있다.
따라서, 본 발명의 목적은 제1 텅스텐 막을 유지하면서 콘택 홀 상부에서 제1 텅스텐 막이 평탄화 공정 중에 제거되는 것을 방지할 수 있는 반도체 소자용 배선 구조물을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 방법에 의해 형성된 배선 구조물을 구비하는 반도체 소자를 제공하는 것이다.
상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물을 형성하는 방법에 의하면, 반도체 기판 상에 다수의 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막을 형성하고 상기 절연막을 부분적으로 제거하여 상기 기판의 일부를 노출하는 개구를 형성한다. 이어서, 상기 개구의 하부 측벽 및 바닥면을 따라 형성된 잔류 금속막 및 상기 개구의 상부측벽과 상기 잔류 금속막의 표면을 따라 형성된 금속 질화막을 포함하는 장벽층을 형성하고, 상기 장벽층을 포함하는 상기 개구를 매립하여 금속 플러그를 형성한다.
일실시예로서, 상기 절연막을 형성하는 단계는 테트라 에톡시 실란(Si(OC2H5)4, tetra-ethoxy silane)가스와 산소(O2) 혹은 오존(O3)가스를 소스가스로 이용하는 화학기상증착(CVD) 공정에 의해 수행되며, 제2항에 있어서, 상기 화학기상증착 공정은 플라즈마 증강 CVD(PECVD) 또는 고밀도 플라즈마 CVD(HDPCVD) 공정을 포함한다.
상기 개구를 형성하는 단계는 상기 절연막의 상부면에 상기 도전성 구조물들 사이의 기판에 대응하는 절연막을 노출하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 건식 식각공정을 수행하는 단계를 포함할 수 있다.
일실시예로서, 상기 장벽층을 형성하는 단계는 상기 개구의 측벽 및 바닥면과 상기 절연막의 상면을 따라 제1 도전성 금속물질을 포함하는 금속막을 형성하는 단계와 상기 개구의 상부측벽 및 상기 절연막의 상면으로부터 상기 금속막을 부분적으로 제거하여 상기 잔류 금속막을 형성하는 단계 및 상기 절연막의 상면과 상기 개구의 상부측벽 및 상기 잔류 절연막 상에 제2 도전성 금속물질을 포함하는 금속 질화막(metal nitride layer)을 형성하는 단계를 포함한다.
일실시예로서, 상기 금속막은 원자층 증착공정을 통하여 형성될 수 있다. 상기 제1 도전성 금속물질을 포함하는 제1 반응물질을 공급하여 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상면에 화학 흡착시키고, 퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 제거한다. 이어서, 제2 반응물질을 공급하여 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면에 상기 제1 도전성 금속물질을 증착한다. 이때, 상기 금속막은 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상면으로부터 약 5Å 내지 약 200Å의 두께까지 형성된다.
일실시예로서, 상기 잔류 금속막은 플라즈마 식각 공정을 통하여 형성될 수 있다. 상기 절연막의 상부에 식각 플라즈마를 생성하고, 상기 식각 플라즈마를 상기 절연막의 상면 및 상기 개구의 상부측벽으로 가속하고 상기 개구의 하부로 가속되는 상기 식각 플라즈마를 억제하는 가변 바이어스를 제공한다. 상기 식각 플라즈 마를 이용하여 상기 개구의 상부측벽 및 상기 절연막의 상면에 형성된 금속막을 식각함으로써 상기 잔류 금속막을 형성할 수 있다. 이때, 상기 식각 플라즈마를 생성하기 위한 공정챔버의 내부는 약 0.005Torr 내지 약 50Torr의 압력으로 유지되며, 약 10W 내지 약 3,000W의 범위의 소스전원이 인가된다. 또한, 약 80W 내지 120W의 범위에서 인가되는 라디오 주파수 바이어스(radio frequency bias)가 가변 바이어스로 공급될 수 있다. 상기 소스가스는 상기 금속막을 식각할 수 있는 식각용 소스가스와 상기 금속막에 대한 식각속도를 조절하는 폴리머 가스를 포함한다. 상기 식각용 소스가사는 염소(Cl2) 또는 사불화탄소(CF4)를 포함하고, 상기 폴리머 가스는 삼불화메탄(trifluoromethane, CHF3) 가스 및 염화붕소(BCl3) 가스를 포함할 수 있다.
일실시예로서, 상기 금속 질화막은 원자층 증착공정에 의해 형성될 수 있다. 상기 제2 도전성 금속물질을 포함하는 제1 반응물질을 공급하여 상기 개구의 상부측벽 및 상기 절연막의 상면과 상기 잔류 금속막의 표면에 화학 흡착시키고, 퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 제거한다. 화학 흡착된 상기 제1 반응물질과 화학 반응하여 상기 개구의 상부측벽 및 상기 절연막의 상면과 상기 잔류 금속막의 표면에 상기 제2 도전성 금속물질만을 잔류시켜 임시 금속막을 형성하고, 퍼지가스를 공급하여 상기 제1 반응물질과 반응하지 않은 제2 반응물질 및 상기 제1 반응물질 및 제2 반응물질의 화학반응에 의해 생성된 반응 생성물을 제거한다. 질소를 포함하는 제3 반응물질을 공급하여 상기 제2 도전성 금속물질을 포함하는 임시 금속막을 질화시킨다. 이때, 상기 제1 반응물질은 WF6, WCl5, WBr6, WCo6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하며, 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제3 반응물질은 질소 또는 암모니아 가스를 포함할 수 있다. 상기 임시 금속막은 20Å 내지 400Å의 두께까지 형성된다.
일실시예로서, 상기 금속막을 형성하는 단계, 상기 잔류 금속막을 형성하는 단계 및 상기 금속 질화막을 형성하는 단계는 단일한 챔버에서 수행될 수 있다.
일실시예로서, 상기 금속 플러그를 형성하는 단계는 상기 금속 질화막의 상면에 제3 도전성 물질을 증착하여 상기 개구를 매립하는 플러그용 금속막을 형성하는 단계 및 상기 절연막의 상면이 노출되도록 상기 금속질화막 및 상기 플러그용 금속막을 평탄화시켜 상기 플러그용 금속막을 상기 개구의 내부에만 잔류시키는 단계를 포함한다. 상기 제3 도전성 금속물질은 텅스텐을 포함하고 상기 금속질화막 및 상기 플러그용 금속막에 대한 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing, CMP)공정에 의해 수행된다.
일실시예로서, 상기 금속 플러그를 형성한 후에, 상기 금속 플러그를 포함하는 상기 절연막의 상부에 층간 절연막을 형성하는 단계, 상기 층간절연막을 부분적으로 제거하여 상기 금속 플러그를 노출하는 비아 홀을 형성하는 단계 및 상기 비아 홀의 내부를 채우며 상기 금속 플러그와 전기적으로 접촉하는 도전라인을 형성 하는 단계를 더 포함할 수 있다. 이때, 상기 비아 홀을 형성하는 단계는 다마신 공정에 의해 수행되며 상기 도전라인은 텅스텐, 알루미늄 및 구리 중의 어느 하나를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자용 배선 구조물은 다수의 도전성 구조물들과 상기 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막을 구비하는 반도체 기판, 상기 절연막을 관통하여 상기 기판의 일부와 접촉하는 텅스텐 플러그, 상기 텅스텐 플러그를 포함하는 상기 절연막의 상부에 위치하여 상기 텅스텐 플러그를 노출하는 비아 홀을 구비하는 층간 절연막, 상기 텅스텐 플러그 및 상기 절연막 사이에 위치하며 상기 기판과 인접하는 하부는 텅스텐막 및 텅스텐 질화막으로 구성되며 상기 층간 절연막과 인접하는 상부는 상기 텅스텐 질화막으로 구성되는 장벽층 및 상기 텅스텐 플러그와 전기적으로 연결되며 상기 비아 홀의 내부에 위치하는 도전라인을 포함한다. 상기 도전라인은 구리로 형성될 수 있다.
일실시예로서, 상기 도전성 구조물은 소자 분리막에 의해 한정되고 상기 기판 상에서 제1 방향을 따라 연장하는 활성영역에 위치하는 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하고, 상기 제1 방향과 수직한 제2 방향으로 연장하는 다수의 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 다수의 접지 선택 트랜지스터는 각각 플래시 메모리 소자의 스트링 선택 라인, 워드라인 및 접지 선택라인을 포함할 수 있다.
일실시예로서, 상기 도전성 구조물은 소자 분리막에 의해 한정되고 상기 기 판 상에서 제1 방향을 따라 연장하는 게이트 라인, 상기 게이트 라인의 주변에 위치하는 기판의 표면으로 이온주입 공정에 의해 형성된 소스/드레인 영역을 구비하는 디램 메모리 소자의 단위 트랜지스터를 포함할 수 있다.
본 발명에 의하면, 절연막과 콘택 플러그 사이에 위치하는 장벽층의 상부는 금속 질화물로 이루어지고 하부는 금속층 및 금속질화물로 형성되어, 콘택 플러그의 접촉저항을 충분히 낮게 유지하면서 상기 콘택 플러그 형성을 위한 평탄화 공정에서 상기 장벽층이 손상되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으 로 형성될 수 있다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따라 반도체 소자용 배선 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 다수의 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막(200)을 형성한다.
일실시예로서, 도시하지는 않았지만 상기 기판(100)의 일부 영역에 활성영역을 정의하기 위한 소자 분리막을 형성하고 상기 활성영역의 상부에 메모리 소자 또는 비메모리 소자를 위한 트랜지스터의 게이트 전극과 소스/드레인 전극이 위치한다. 상기 메모리 소자는 RAM(random access memory) 제품과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성 메모리 소자 또는 ROM(read only memory) 제품이나 플래시 메모리 같이 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 비휘발성 메모리 소자를 포함할 수 있음은 자명하다.
일실시예로서, 상기 절연막(200)은 상기 도전성 구조물들이 형성된 기판(100) 상에 상기 도전성 구조물들을 전기적으로 절연하는 제1 절연막(미도시) 및 상기 제1 절연막의 상부면에 상기 도전성 구조물들 사이의 공간을 매립하는 제2 절연막(미도시)을 포함할 수 있다. 상기 제1 절연막의 상부면으로부터 소정의 높이를 갖도록 상기 제2 절연막을 평탄화시킴으로써 상부면이 평탄화 된 상기 절연막(200)을 형성한다. 예를 들면, 상기 제2 절연막은 콘택 패드를 구비하는 DRAM 메모리 소자의 층간 절연막 또는 공통 소스라인을 포함하는 플래시 메모리 소자의 층간 절연막을 포함한다.
일실시예로서, 상기 절연막(200)은 산화막을 포함하며, BPSG(boron phosphorus silicate glass), PSG(phosphorus silicate glass), FSG(fluorinated silicate glass), PE-TEOS(plasam enhanced tetra ethyl ortho silicate) 또는 USG(undoped silicate glass)로 형성될 수 있다. 본 실시예에서, 상기 절연막(200)은 PE-TOES로 형성된다. 구체적으로, 테트라 에톡시 실란(Si(OC2H5)4, tetra-ethoxy silane)가스와 산소(O2) 혹은 오존(O3)가스를 이용하여 플라즈마 증강 화학기상증착(PECVD) 방법에 의하여 형성될 수 있다. 이와 달리, 상기 제1 절연층은 구조물 사이의 매립 특성이 우수한 고밀도 플라즈마 산화물(High Density Plasma Oxide) 또는 언도프트 실리케이트 글래스(undoped silicate glass)로 형성되며, 상기 제2 절연층은 플라즈마 증강 화학기상증착(PECVD) 방법으로 형성된 테우스(TEOS, Tetra Ethyl Ortho Silicate)로 형성될 수 있다.
도 3b를 참조하면, 상기 절연막(200)을 부분적으로 제거하여 상기 기판(100)의 일부를 노출하는 개구(220)를 형성한다.
일실시예로서, 상기 절연막(200)의 상부면에 상기 도전성 구조물들 사이의 기판(100)에 대응하는 절연막을 노출하는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 절연막(200)에 대하여 식각 공정을 수행함으로써 상기 개구(220)를 형성한다. 일실시예로서, 상기 식각 공정은 플라즈마를 이용한 건식 식각 공정을 포함하며, 상기 개구(220)를 통하여 디램 메모리 소자의 소스/드레인 영역 또는 플래시 메모리 소자의 소스 영역(스트링 선택 라인 영역또는 드레인 영역(접지 선택 라인 영역)이 노출될 수 있다. 이어서, 상기 개 구(220) 내부의 자연 산화막(미도시)을 제거한다. 상기 식각 공정을 수행하면서 동시에 상기 자연 산화막을 제거할 수 있음은 자명하다.
이어서, 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면을 따라 상기 개구의 하부에서는 금속막 및 질화막을 포함하고 상기 개구의 상부에서는 질화막을 포함하는 장벽층을 형성한다. 일실시예로서, 상기 개구(220)는 도전성 플러그를 형성하기 위한 콘택 홀 또는 금속배선 연결용 비아 플러그를 형성하기 위한 비아 홀을 포함한다.
도 3c를 참조하면, 상기 개구(220)의 내측벽 및 바닥면과 상기 절연막(200)의 상부면을 따라 금속막(310)을 형성한다. 일실시예로서, 상기 금속막(310)은 이온화된 금속을 이용한 금속 플라즈마 공정(ionized metal plasma process)이나 원자층 증착 공정에 의해 수행될 수 있다. 본 실시예의 경우에는 가능한 한 두께를 얇게 형성하기 위해 상기 금속막(310)은 원자층 증착 공정에 의해 형성된다.
구체적으로, 상기 개구(220)를 포함하는 절연막(200)이 형성된 기판(100)을 원자층 증착 공정을 수행하기 위한 공정챔버(미도시) 내부로 삽입하고, 상기 챔버의 내부로 제1 도전성 금속물질을 포함하는 제1 반응물질을 공급한다. 공급된 상기 제1 반응물질은 상기 개구(220)의 내측벽 및 바닥면과 상기 절연막의 상부면에 화학 흡착되고 일부는 상기 챔버의 내부에 부유한다. 이어서, 비활성 가스로 구성된 퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 상기 공정챔버로부터 제거한다. 환원성 물질을 포함하는 제2 반응물질을 공급하여 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면에 화학흡착된 제1 반응물질로부터 상기 제1 도전성 물질만을 남겨두고 제거한다. 따라서, 상기 제1 도전성 금속물질만이 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면을 따라 증착된다. 이어서, 상기 비활성 가스로 형성된 퍼지가스를 공급하여 상기 제1 반응물질과 반응하지 않은 제2 반응물질을 상기 챔버로부터 제거한다. 상술한 바와 같은 제1 반응물질의 제공, 퍼지, 제2 반응물질의 제공, 퍼지를 기본단계로 구비하는 원자층 증착공정의 단위 사이클에 의해 단위 두께를 갖는 상기 금속막(310)이 상기 개구(220)의 내측벽 및 바닥면과 상기 절연막의 상부면에 형성된다. 상기 단위 사이클의 반복회수를 조정함으로써 상기 금속막(310)의 두께를 결정할 수 있다.
상기 제1 도전성 금속물질은 텅스텐(W) 또는 티타늄(Ti)을 포함하며, 상기 텅스텐을 포함하는 상기 제1 반응물질은 WF6, WCl5, WBr6, WCo6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 또한, 상기 퍼지 가스용 비활성 가스는 He, Ne, Ar, Xe, N2로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 일실시예로서, 상기 금속막(310)을 형성하기 위한 ALD 공정은 약 10Torr 내지 350Torr의 압력과 약 250℃ 내지 550℃의 온도에서 수행되며 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면으로부터 약 5Å 내지 약 200Å의 두께까지 증착된다.
상기 금속막(310)은 접촉저항을 낮추기 위해 가능한 한 두께를 작게 형성하 는 것이 필요하며, 상기 원자층 증착공정은 이와 같은 요구를 만족하기 위해 채택되는 공정이다. 따라서, 상기 원자층 증착공정 이외에도 두께를 낮게 형성할 수 있다면 상기 금속막의 형성에 이용될 수 있음은 자명하다. 예를 들면, 펄스 막질 핵(pulsed layer nucleation, PNL) 증착공정이나 사이클릭 화학기상증착(cyclic CVD) 공정에 의해서도 형성될 수 있음은 자명하다.
도 3d를 참조하면, 상기 금속막(310)에 대하여 부분식각 공정을 수행하여 상기 개구(220)의 상부 측벽 및 상기 절연막(200)의 상부면에 위치하는 상기 금속막(310)은 제거되어 상기 개구의 하부측벽 및 바닥면에만 잔류하도록 상기 금속막(310)을 부분적으로 제거한다. 따라서, 상기 금속막(310)은 상기 개구(220)의 바닥부 및 하부 측벽에 잔류하는 잔류 금속막(312)으로 형성된다.
일실시예로서, 상기 잔류 금속막(312)은 플라즈마 식각 공정에 의해 상기 개구(220)의 상부 및 하부에 대한 식각의 강도를 서로 상이하게 조절함으로써 형성될 수 있다.
상기 금속막(310)이 형성된 기판(100)이 위치하는 공정챔버(미도시)의 상부에 식각용 플라즈마를 생성하고, 상기 개구(220)보다는 상기 절연막(200)의 상부면으로 상기 식각용 플라즈마를 가속한다. 예를 들면, 상기 절연막(200)이 위치하는 기판의 하부에는 상기 개구(220)에 의해 노출된 기판의 하부보다 큰 바이어스를 형성함으로써 상기 금속막의 상부에 형성된 식각용 플라즈마가 상기 절연막(200)의 상면으로 편향되어 가속되도록 조절한다. 일실시예로서, 상기 개구(220)를 구비하는 절연막(200)의 패턴을 따라 전원의 크기가 가변적으로 조절되는 가변 바이어스 가 인가될 수 있다. 즉, 상기 개구(220)에 대응하는 영역에서 바이어스의 크기를 주기적으로 감소시키는 펄스형 바이어스를 공급함으로써 상기 식각용 바이어스를 상기 절연막(200)의 상면으로 가속할 수 있다.
따라서, 상기 식각용 플라즈마는 상기 절연막(200)의 상부면 및 상기 개구(220)의 상부에 형성된 금속막(310)이 집중적으로 제거되며 상기 개구(220)의 하부 특히 바닥면에 형성된 금속막은 식각되지 않고 잔류한다. 이에 따라, 상기 금속막(310)은 차별적으로 플라즈마 식각공정이 수행되어 상부에서만 부분적으로 식각된 잔류 금속막(312)으로 변형된다.
일실시예로서, 상기 식각공정이 수행되는 밀폐공간을 갖는 챔버의 내부를 진공상태로 형성하고 상기 챔버의 내부로 소스가스를 제공한다. 이어서, 상기 소스가스에 일정한 소스전원을 공급하여 식각 플라즈마를 생성하고 RF 바이어스 전극을 인가하여 상기 절연막(200)의 상부면을 향하도록 가속시킨다. 이때, 상기 소스가스는 상기 금속막(310)을 식각할 수 있는 식각용 소스가스와 식각속도를 조절하기 위한 폴리머 가스를 포함한다. 예를 들면, 상기 식각용 소스가스는 염소(Cl2) 또는 사불화탄소(CF4)를 포함하고, 상기 폴리머 가스는 삼불화메탄(trifluoromethane, CHF3) 가스 및 염화붕소(BCl3) 가스를 포함한다. 또한, 식각용 플라즈마를 형성하기 위한 공정챔버의 내부압력을 약 0.005Torr 내지 50Torr로 설정하고 상기 식각 소스가스를 플라즈마로 형성하기 위한 소스전원을 약 10W 내지 3,000W 의 범위에서 공급하고 식각용 플라즈마를 가속하기 위한 RF 전원을 약 80W 내지 약 120W의 범위에서 공급한다.
다른 실시예로서, 상기 개구(220)의 하부를 부분적으로 매립하는 마스크 패턴(미도시)을 형성하고, 마스크 패턴에 의해 커버되지 않는 상기 개구의 상부 및 상기 절연막(200)의 상면에 형성된 금속막(310)을 상기 식각용 플라즈마를 이용하여 부분적으로 제거한다. 이어서, 상기 마스크 패턴을 제거함으로써 상기 개구(220)의 하부에만 잔류하는 잔류 금속막(312)을 형성할 수 있다.
특히, 상기 금속막(310)에 대한 부분적인 식각공정은 상기 금속막(310)이 형성되는 챔버와 동일한 공정에서 수행될 수도 있고, 상기 금속막(310)을 형성한 후 별도의 챔버로 기판을 이송한 후 수행될 수도 있다. 특히, 동일한 챔버에서 금속막 형성공정과 상기 금속막에 대한 부분식각 공정이 수행되는 경우에는 챔버 변동에 따른 진공 파괴(vacuum break)없이 연속적으로 수행할 수 있으므로 공정효율을 달성할 수 있는 장점이 있다.
도 3e를 참조하면, 상기 잔류 금속막(312)상에 제2 도전성 금속물질을 포함하는 금속 질화막(metal nitride layer, 320)을 형성한다. 일실시예로서, 상기 금속 질화막(320)은 두께를 미세하게 조절할 수 있는 원자층 증착공정에 의해 형성한다. 그러나, 상기 금속막(310)과 같이 원자층 증착공정과 같이 두께를 미세하게 조절할 수 있는 PNL공정 또는 사이클릭 CVD 공정과 같은 ALD 유사 공정(ALD-like process)에 의해서도 형성할 수 있음은 자명하다.
구체적으로, 상기 잔류 금속막(312)이 형성된 기판을 원자층 증착을 위한 공정챔버에 로딩시키고, 상기 제2 도전성 금속물질을 포함하는 제1 반응물질을 상기 챔버의 내부로 공급한다. 이에 따라, 상기 잔류 금속막(312)의 표면 및 상기 개 구(220)를 포함하는 상기 절연막(200)의 표면에 제1 반응물질은 화학흡착 되고, 화학흡착 되지 않은 나머지 제1 반응물질은 챔버 내부에 부유한다. 이어서, 비활성 가스로 구성된 퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 상기 공정 챔버로부터 제거한 다음 상기 공정챔버의 내부로 제2 반응물질을 공급한다.
상기 제2 반응물질은 화학흡착된 제1 반응물질과 반응하여 상기 제2 금속물질만 상기 잔류 금속막(312) 및 상기 절연막(200)의 표면에 잔류시키고 나머지 물질을 분리시킨다. 따라서, 상기 잔류 금속막(312) 및 상기 절연막(200)의 표면에는 상기 제2 금속물질로 형성된 임시 금속막(미도시)이 형성된다. 비활성 가스로 구성된 퍼지가스를 다시 공급하여 상기 제1 반응물질과 반응하지 않은 제2 반응물질 및 상기 제1 및 제2 반응물질의 반응 생성물을 상기 공정챔버로부터 제거한다. 이어서, 질소를 포함하는 제3 반응물질을 공급하여 상기 제2 도전성 금속물질을 포함하는 임시 금속막을 질화시킴으로써 상기 잔류 금속막(312) 및 상기 개구(220)를 포함하는 상기 절연막(200) 상에 상기 금속 질화막(320)을 형성한다.
일실시예로서, 상기 제2 도전성 금속물질은 텅스텐(W), 티타늄(Ti)을 포함할 수 있다. 상기 제2 도전성 금속물질이 텅스텐으로 이루어진 경우, 상기 제1 반응물질은 WF6, WCl5, WBr6, WCo6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제3 반 응물질은 질소 또는 암모니아 가스를 포함한다. 상기 금속 질화막(320)을 형성하기 위한 ALD 공정은 약 10Torr 내지 350Torr의 압력과 약 250℃ 내지 550℃의 온도에서 수행되며 상기 잔류 금속막(312) 및 상기 절연막(200)의 표면으로부터 약 20Å 내지 약 400Å의 두께까지 증착된다. 이에 따라 상기 잔류 금속막(312) 및 상기 금속질화막(320)으로 구성된 장벽층(300)을 완성한다. 상기 잔류 금속막(312)은 후속 공정에 의해 형성되는 금속 플러그와 상기 기판(100)의 접촉저항을 낮추며, 상기 금속질화막(320)은 상기 금속플러그를 형성하는 금속의 상기 절연막(200) 및 기판(100)으로의 확산을 방지한다. 이에 따라, 반도체 소자용 배선의 전기적 특성을 향상할 수 있다.
이때, 상기 금속 질화막(320)은 상기 금속막(310)이 형성되는 공정 챔버 또는 상기 금속막(310)에 대한 부분식각 공정이 수행되는 공정 챔버와 동일한 챔버에서 수행될 수도 있고 별개의 공정챔버에서 수행될 수도 있다.
바람직하게는, 상기 금속막(310), 잔류 금속막(312) 및 금속 질화막(320)을 단일한 챔버에서 형성한다. 예를 들면, 단일한 챔버에서 상기 금속막(310)을 형성하기 위한 제1 공정, 상기 잔류 금속막(312)을 형성하기 위한 제2 공정 및 금속 질화막(320)을 형성하기 위한 제3 공정에 적합한 공정조건을 챔버 내에 설정하고 각 공정에 대응하는 소스가스를 독립적으로 공급하여 순차적으로 공정을 수행할 수 있다. 또한, 에어커튼에 의해 구별되고 상기 제1 내지 제3 공정을 수행하기 위한 다수의 공정 스테이션을 구비하는 단일한 챔버에서 상기 제1 내지 제3 공정을 순차적으로 수행함으로써 상기 금속막(310), 잔류 금속막(312) 및 금속 질화막(320)을 형 성할 수 있다.
도 3f를 참조하면, 상기 장벽층(300)을 포함하는 결과물 상에 상기 개구(220)를 매립하는 도전막(400)을 형성한다. 일실시예로서, 제3 도전성 금속물질을 상기 금속 질화막(320)의 상부면으로 증착한다. 예를 들면, 화학기상증착(CVD) 공정을 이용하여 상기 개구(220)를 완전히 매립할 정도로 충분한 두께를 갖도록 증착한다. 상기 제3 도전성 금속물질은 텅스텐을 포함한다.
도 3g를 참조하면, 상기 절연막(200)의 상부면이 노출되도록 상기 도전막(400) 및 장벽층(300)을 부분적으로 제거하여 내측벽이 상기 장벽층(300)에 의해 덮여진 상기 개구(220)의 내부에만 상기 도전막(400)을 잔류시켜 금속 플러그(410)를 형성한다. 일실시예로서, 상기 도전막(400)에 대하여 화학적 기계적 연마(CMP)공정과 같은 평탄화 공정을 수행하여 상기 절연막(200)의 상부면이 노출되도록 상기 도전막(400)을 제거한다. 따라서, 상기 도전막(400)은 상기 개구(220)의 내부에만 잔류하며 상기 장벽층(300)에 의해 둘러싸여 상기 절연막(200) 및 상기 기판(100)과 이격되어 형성된다.
이때, 상기 절연막(200)의 상부면 및 상기 개구(220)의 상부 내측벽은 금속질화막으로 형성되므로 상기 금속막(310)에 비하여 상기 평탄화 공정에 대한 저항력이 우수하다. 따라서, 상기 평탄화 공정이 진행되는 동안 상기 개구(220)의 상부 내측벽에 형성된 금속막이 제거되는 것을 방지하여 상기 금속 플러그(410)와 상기 절연막(200) 사이가 이격되는 것을 방지할 수 있다.
도 3h를 참조하면, 상기 금속 플러그(410)를 형성한 후에, 상기 절연 막(200), 상기 장벽층(300) 및 상기 금속 플러그(410)의 상부에 층간 절연막(500)을 형성하고, 상기 층간절연막(500)을 부분적으로 제거하여 상기 금속 플러그(410)를 노출하는 비아 홀(520)을 형성한다. 이어서, 상기 비아 홀(520)의 내부를 채우며 상기 금속 플러그(410)와 전기적으로 접촉하는 도전라인(600)을 형성함으로써 반도체 소자용 배선을 완성한다. 일실시예로서, 상기 비아 홀(520)을 형성하는 단계는 다마신 공정에 의해 수행되며 상기 도전라인(600)은 텅스텐, 알루미늄 및 구리 중의 어느 하나를 포함할 수 있다.
상술한 바와 같은 본원발명의 일실시예에 의한 반도체 소자의 배선형성방법에 의하면, 금속 플러그의 접촉 저항을 저하시키기 위한 금속층을 부분적으로 질화시킴으로써 금속 플러그를 형성하기 위한 평탄화 공정에서 상기 금속층이 제거되는 것을 방지할 수 있다. 따라서, 금속 플러그와 절연막이 이격되는 것을 방지함으로써 반도체 소자용 배선의 전기적 특성을 향상할 수 있다.
도 4는 본 발명의 일실시예에 의한 반도체 소자용 배선을 나타내는 단면도이다. 일실시예로서, 도 4는 디램 메모리 소자의 드레인 전극이 위치하는 영역을 게이트 라인을 따라 평행하게 절단한 단면을 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 일실시예에 의한 반도체 소자용 배선 구조물(900)은 다수의 도전성 구조물(미도시)들과 상기 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막(200)을 구비하는 반도체 기판(100), 상기 절연막(200)을 관통하여 상기 기판(100)의 일부와 접촉하는 금속 플러그(410) 및 상기 금속 플러그(410)와 전기적으로 연결된 도전라인(600)을 포함한다.
일실시예로서, 상기 도전성 구조물은 소자 분리막(110)에 의해 한정되고 상기 기판(100) 상에서 제1 방향을 따라 연장하는 게이트 라인(미도시), 상기 게이트 라인의 주변에 위치하는 기판의 표면으로 이온주입 공정에 의해 형성된 소스 영역(미도시) 및 드레인 영역(112)을 구비하는 디램 메모리 소자의 단위 트랜지스터를 포함한다. 다른 실시예로서, 도시하지는 않았지만 상기 도전성 구조물은 소자 분리막에 의해 한정되고 상기 기판(100) 상에서 제1 방향을 따라 연장하는 활성영역에 위치하는 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하고, 상기 제1 방향과 수직한 제2 방향으로 연장하는 다수의 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 다수의 접지 선택 트랜지스터는 각각 플래시 메모리 소자의 스트링 선택 라인, 워드라인 및 접지 선택라인을 포함한다.
상기 금속 플러그(410)는 상기 드레인 영역(112)과 전기적으로 연결되고 상기 도전라인(600)을 통하여 전달된 전기적 신호를 상기 단위 트랜지스터로 전달한다. 일실시예로서, 상기 금속 플러그(410)는 전기저항이 작고 전도성이 우수한 텅스텐(W)으로 형성되며, 상기 도전라인(600)은 구리 또는 알루미늄으로 형성된다.
상기 금속 플러그(410)를 포함하는 상기 절연막(200)의 상부에는 상기 금속 플러그(410)를 노출하는 비아 홀(520)을 구비하는 층간절연막(500)이 형성되며, 상기 절연막(200) 및 상기 기판(100)과의 사이에는 상기 금속 플러그(410)의 확산을 방지하고 접촉저항을 낮추기 위한 장벽층(300)이 위치한다.
일실시예로서, 상기 장벽층(300)은 상기 절연막(200) 및 상기 층간절연 막(500)과 접촉하는 금속 질화물층(320) 및 상기 금속 질화물층의 하부와 상기 절연막(200) 사이에 위치하는 잔류 금속층(312)을 포함한다. 따라서, 상기 장벽층(300)의 상부는 금속 질화물로 이루어지며, 상기 기판(100)과 접촉하는 하부는 금속층 및 상기 금속 질화물층으로 이루어진다. 예를 들면, 상기 잔류 금속층(312)은 텅스텐층을 포함하며, 상기 금속 질화물층은 텅스텐 질화물층을 포함한다. 따라서, 상기 장벽층(300)의 상부는 모두 텅스텐 질화물로 이루어지고 하부는 텅스텐층과 텅스텐 질화물층의 이중구조로 형성된다.
상기 금속 질화물층(320)은 약 20Å 내지 약 400Å의 두께를 가지며 상기 금속 플러그(410)를 형성하는 물질이 상기 절연막(200) 및 상기 기판(100)으로 확산되는 것을 방지한다. 또한, 상기 부분질화 금속층(312)은 약 5Å 내지 약 200Å의 얇은 두께를 가지며, 상기 금속 플러그(410)와 상기 기판(100) 사이의 접촉저항을 낮추고 상기 금속 플러그(410)와 상기 기판(100)의 접촉성을 향상한다.
상기 도전라인(600)은 상기 층간절연막(500) 상에 형성된 비아 홀(520)의 내부를 매립하는 도전성 물질로 이루어지며, 상기 금속 플러그(410)와 전기적으로 연결된다. 일실시예로서, 상기 도전라인(600)은 반도체 소자의 비트라인을 포함한다. 상기 금속플러그는 텅스텐을 포함하며 상기 도전라인은 구리를 포함한다. 특히, 상기 도전라인이 구리를 포함하는 경우에는 상기 비아 홀은 다마신 공정으로 형성되어 상기 금속 플러그(410)와 상기 도전라인(600)의 접촉성을 향상할 수 있다.
본 발명의 일실시예에 의한 반도체 소자용 배선 구조물에 의하면, 장벽층(300)의 상부가 금속 질화물로 형성되어 상기 금속 플러그(410)를 형성하기 위한 평탄화 공정에 대한 저항력이 우수하여 평탄화 과정에서 제거되는 것을 방지할 수 있다. 따라서, 상기 금속 플러그(410)와 상기 절연막(200) 사이에 갭이 형성되는 것을 방지할 수 있다. 이에 따라, 상기 금속 플러그(410)의 매립불량을 방지하고 반도체 소자용 배선의 전기적 안정성을 향상 할 수 있다.
상술한 바와 같이 본 발명에 의하면, 절연막과 콘택 플러그 사이에 위치하는 장벽층의 상부는 금속 질화물로 이루어지고 하부는 금속층 및 금속질화물로 형성되어, 콘택 플러그의 접촉저항을 충분히 낮게 유지하면서 상기 콘택 플러그 형성을 위한 평탄화 공정에서 상기 장벽층이 손상되는 것을 방지할 수 있다. 따라서, 콘택 홀과 콘택 플러그 사이에 보이드가 생성되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 1d는 종래의 배선공정을 마친 웨이퍼를 나타내는 전자주사 현미경(scanning electron microscope, SEM) 사진들이다.
도 2a는 제1 텅스텐 막을 형성하지 않고 텅스텐 질화막 만으로 장벽층을 형성한 경우의 웨이퍼를 나타내는 SEM 사진이다.
도 2b는 제1 텅스텐 막과 텅스텐 질화막으로 장벽층을 형성한 경우의 웨이퍼를 나타내는 SEM 사진이다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따라 반도체 소자용 배선 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 4는 본 발명의 일실시예에 의한 반도체 소자용 배선을 나타내는 단면도이다.

Claims (28)

  1. 반도체 기판 상에 다수의 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막을 형성하는 단계;
    상기 절연막을 부분적으로 제거하여 상기 기판의 일부를 노출하는 개구를 형성하는 단계;
    상기 개구의 하부 측벽 및 바닥면을 따라 형성된 잔류 금속막 및 상기 개구의 상부측벽과 상기 잔류 금속막의 표면을 따라 형성된 금속 질화막을 포함하는 장벽층을 형성하는 단계;
    상기 장벽층을 포함하는 상기 개구를 매립하여 금속 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  2. 제1항에 있어서, 상기 절연막을 형성하는 단계는 테트라 에톡시 실란(Si(OC2H5)4, tetra-ethoxy silane)가스와 산소(O2) 혹은 오존(O3)가스를 소스가스로 이용하는 화학기상증착(CVD) 공정에 의해 수행되는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  3. 제2항에 있어서, 상기 화학기상증착 공정은 플라즈마 증강 CVD(PECVD) 또는 고밀도 플라즈마 CVD(HDPCVD) 공정을 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  4. 제1항에 있어서, 상기 개구를 형성하는 단계는,
    상기 절연막의 상부면에 상기 도전성 구조물들 사이의 기판에 대응하는 절연막을 노출하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 건식 식각공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  5. 제1항에 있어서, 상기 장벽층을 형성하는 단계는,
    상기 개구의 측벽 및 바닥면과 상기 절연막의 상면을 따라 제1 도전성 금속물질을 포함하는 금속막을 형성하는 단계;
    상기 개구의 상부측벽 및 상기 절연막의 상면으로부터 상기 금속막을 부분적으로 제거하여 상기 잔류 금속막을 형성하는 단계: 및
    상기 절연막의 상면과 상기 개구의 상부측벽 및 상기 잔류 절연막 상에 제2 도전성 금속물질을 포함하는 금속 질화막(metal nitride layer)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  6. 제5항에 있어서, 상기 금속막을 형성하는 단계는,
    상기 제1 도전성 금속물질을 포함하는 제1 반응물질을 공급하여 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상면에 화학 흡착시키는 단계;
    퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 제거하는 단 계; 및
    제2 반응물질을 공급하여 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면에 상기 제1 도전성 금속물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  7. 제6항에 있어서, 상기 제1 반응물질은 WF6, WCl5, WBr6, WCo6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하며, 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  8. 제6항에 있어서, 상기 퍼지 가스는 He, Ne, Ar, Xe, N2로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  9. 제6항에 있어서, 상기 금속막은 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상면으로부터 약 5Å 내지 약 200Å의 두께까지 증착되는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  10. 제5항에 있어서, 상기 잔류 금속막을 형성하는 단계는
    상기 절연막의 상부에 식각 플라즈마를 생성하는 단계;
    상기 식각 플라즈마를 상기 절연막의 상면 및 상기 개구의 상부측벽으로 가속하고 상기 개구의 하부로 가속되는 상기 식각 플라즈마를 억제하는 가변 바이어스를 제공하는 단계; 및
    상기 식각 플라즈마를 이용하여 상기 개구의 상부측벽 및 상기 절연막의 상면에 형성된 금속막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  11. 제10항에 있어서, 상기 식각 플라즈마를 생성하는 단계는
    상기 식각공정이 수행되는 밀폐공간을 갖는 챔버의 내부로 소스가스를 제공하는 단계; 및
    상기 소스가스를 상기 플라즈마로 형성하는 소스전원을 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  12. 제11항에 있어서, 상기 챔버의 내부는 0.005Torr 내지 50Torr의 압력으로 유지되며, 상기 소스전원은 10W 내지 3,000W의 범위에서 인가되는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  13. 제12항에 있어서, 상기 가변 바이어스는 80W 내지 120W의 범위에서 인가되는 라디오 주파수 바이어스(radio frequency bias)를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  14. 제11항에 있어서, 상기 소스가스는 상기 금속막을 식각할 수 있는 식각용 소스가스와 상기 금속막에 대한 식각속도를 조절하는 폴리머 가스를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  15. 제14항에 있어서, 상기 식각용 소스가사는 염소(Cl2) 또는 사불화탄소(CF4)를 포함하고, 상기 폴리머 가스는 삼불화메탄(trifluoromethane, CHF3) 가스 및 염화붕소(BCl3) 가스를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  16. 제5항에 있어서, 상기 금속 질화막을 형성하는 단계는
    상기 제2 도전성 금속물질을 포함하는 제1 반응물질을 공급하여 상기 개구의 상부측벽 및 상기 절연막의 상면과 상기 잔류 금속막의 표면에 화학 흡착시키는 단계;
    퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 제거하는 단계;
    화학흡착된 상기 제1 반응물질과 화학 반응하여 상기 개구의 상부측벽 및 상 기 절연막의 상면과 상기 잔류 금속막의 표면에 상기 제2 도전성 금속물질만을 잔류시켜 임시 금속막을 형성하는 단계;
    퍼지가스를 공급하여 상기 제1 반응물질과 반응하지 않은 제2 반응물질 및 상기 제1 반응물질 및 제2 반응물질의 화학반응에 의해 생성된 반응 생성물을 제거하는 단계; 및
    질소를 포함하는 제3 반응물질을 공급하여 상기 제2 도전성 금속물질을 포함하는 임시 금속막을 질화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  17. 제16항에 있어서, 상기 제1 반응물질은 WF6, WCl5, WBr6, WCo6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하며, 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제3 반응물질은 질소 또는 암모니아 가스를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  18. 제16항에 있어서, 상기 임시 금속막은 20Å 내지 400Å의 두께까지 형성되는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  19. 제5항에 있어서, 상기 금속막을 형성하는 단계, 상기 잔류 금속막을 형성하는 단계 및 상기 금속 질화막을 형성하는 단계는 단일한 챔버에서 수행되는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  20. 제5항에 있어서, 상기 금속 플러그를 형성하는 단계는
    상기 금속 질화막의 상면에 제3 도전성 물질을 증착하여 상기 개구를 매립하는 플러그용 금속막을 형성하는 단계; 및
    상기 절연막의 상면이 노출되도록 상기 금속질화막 및 상기 플러그용 금속막을 평탄화시켜 상기 플러그용 금속막을 상기 개구의 내부에만 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  21. 제20항에 있어서, 상기 제3 도전성 금속물질은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  22. 제20항에 있어서, 상기 금속질화막 및 상기 플러그용 금속막에 대한 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing, CMP)공정에 의해 수행되는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  23. 제1항에 있어서, 상기 금속 플러그를 형성한 후에,
    상기 금속 플러그를 포함하는 상기 절연막의 상부에 층간 절연막을 형성하는 단계;
    상기 층간절연막을 부분적으로 제거하여 상기 금속 플러그를 노출하는 비아 홀을 형성하는 단계; 및
    상기 비아 홀의 내부를 채우며 상기 금속 플러그와 전기적으로 접촉하는 도전라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  24. 제23항에 있어서, 상기 비아 홀을 형성하는 단계는 다마신 공정에 의해 수행되며 상기 도전라인은 텅스텐, 알루미늄 및 구리 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물의 형성방법.
  25. 다수의 도전성 구조물들과 상기 도전성 구조물들 사이의 공간을 매립하고 상부면이 평탄화 된 절연막을 구비하는 반도체 기판;
    상기 절연막을 관통하여 상기 기판의 일부와 접촉하는 텅스텐 플러그;
    상기 텅스텐 플러그를 포함하는 상기 절연막의 상부에 위치하여 상기 텅스텐 플러그를 노출하는 비아 홀을 구비하는 층간 절연막;
    상기 텅스텐 플러그 및 상기 절연막 사이에 위치하며 상기 기판과 인접하는 하부는 텅스텐막 및 텅스텐 질화막으로 구성되며 상기 층간 절연막과 인접하는 상부는 상기 텅스텐 질화막으로 구성되는 장벽층; 및
    상기 텅스텐 플러그와 전기적으로 연결되며 상기 비아 홀의 내부에 위치하는 도전라인을 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물.
  26. 제25항에 있어서, 상기 도전성 구조물은 소자 분리막에 의해 한정되고 상기 기판 상에서 제1 방향을 따라 연장하는 활성영역에 위치하는 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하고, 상기 제1 방향과 수직한 제2 방향으로 연장하는 다수의 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 다수의 접지 선택 트랜지스터는 각각 플래시 메모리 소자의 스트링 선택 라인, 워드라인 및 접지 선택라인을 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물.
  27. 제25항에 있어서, 상기 도전성 구조물은 소자 분리막에 의해 한정되고 상기 기판 상에서 제1 방향을 따라 연장하는 게이트 라인, 상기 게이트 라인의 주변에 위치하는 기판의 표면으로 이온주입 공정에 의해 형성된 소스/드레인 영역을 구비하는 디램 메모리 소자의 단위 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물.
  28. 제25항에 있어서, 상기 도전라인은 구리를 포함하는 것을 특징으로 하는 반도체 소자용 배선 구조물.
KR1020070069887A 2007-07-12 2007-07-12 반도체 소자용 배선 구조물 및 이의 형성방법 KR101275025B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070069887A KR101275025B1 (ko) 2007-07-12 2007-07-12 반도체 소자용 배선 구조물 및 이의 형성방법
US12/217,932 US8030204B2 (en) 2007-07-12 2008-07-10 Semiconductor device and method of manufacturing the same
JP2008181864A JP5441206B2 (ja) 2007-07-12 2008-07-11 半導体素子及びその製造方法
US13/240,599 US8466556B2 (en) 2007-07-12 2011-09-22 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070069887A KR101275025B1 (ko) 2007-07-12 2007-07-12 반도체 소자용 배선 구조물 및 이의 형성방법

Publications (2)

Publication Number Publication Date
KR20090006505A true KR20090006505A (ko) 2009-01-15
KR101275025B1 KR101275025B1 (ko) 2013-06-14

Family

ID=40252406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070069887A KR101275025B1 (ko) 2007-07-12 2007-07-12 반도체 소자용 배선 구조물 및 이의 형성방법

Country Status (3)

Country Link
US (2) US8030204B2 (ko)
JP (1) JP5441206B2 (ko)
KR (1) KR101275025B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160144452A (ko) * 2014-04-11 2016-12-16 어플라이드 머티어리얼스, 인코포레이티드 Mol(middle of the line) 애플리케이션들을 위한 유기 금속 텅스텐을 형성하기 위한 방법들

Families Citing this family (223)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
KR101275025B1 (ko) 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법
JP2010114255A (ja) * 2008-11-06 2010-05-20 Toshiba Corp 半導体装置の製造方法
JP5599350B2 (ja) * 2011-03-29 2014-10-01 東京エレクトロン株式会社 成膜装置及び成膜方法
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
WO2013095377A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Self-aligned contact metallization for reduced contact resistance
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
KR102031174B1 (ko) * 2012-11-16 2019-10-11 삼성전자주식회사 반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
CN105453230B (zh) * 2013-08-16 2019-06-14 应用材料公司 用六氟化钨(wf6)回蚀进行钨沉积
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US9595466B2 (en) 2015-03-20 2017-03-14 Applied Materials, Inc. Methods for etching via atomic layer deposition (ALD) cycles
US9679813B2 (en) 2015-05-12 2017-06-13 United Microelectronics Corp. Semiconductor structure and process for forming plug including layer with pulled back sidewall part
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10714385B2 (en) * 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10720358B2 (en) 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a liner layer with a configured profile and method of fabricating thereof
DE102018104944A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
EP3737779A1 (en) 2018-02-14 2020-11-18 ASM IP Holding B.V. A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US10669160B2 (en) 2018-04-30 2020-06-02 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Heterogeneous wet synthesis process for preparation of high purity tungsten pentahalide
TW202344708A (zh) 2018-05-08 2023-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US11492703B2 (en) 2018-06-27 2022-11-08 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
JP7195106B2 (ja) * 2018-10-12 2022-12-23 東京エレクトロン株式会社 成膜方法及び基板処理システム
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
TW202104632A (zh) 2019-02-20 2021-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
CN113690178A (zh) * 2021-08-23 2021-11-23 长江先进存储产业创新中心有限责任公司 金属导电结构的制造方法
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) * 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
JPH0745553A (ja) * 1993-07-30 1995-02-14 Sony Corp 半導体装置およびその製造方法
JPH0758062A (ja) * 1993-08-13 1995-03-03 Nippon Steel Corp 半導体装置の製造方法
JP3521200B2 (ja) 1995-12-12 2004-04-19 松下電器産業株式会社 配線構造およびその形成方法
JPH09237768A (ja) * 1995-12-28 1997-09-09 Nippon Steel Corp 半導体装置及びその製造方法
JP4097747B2 (ja) * 1997-08-07 2008-06-11 株式会社アルバック バリア膜形成方法
JPH11233628A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp コンタクト構造の製造方法
JP2000323482A (ja) * 1999-05-07 2000-11-24 Sony Corp 半導体装置の製造方法
US6083822A (en) * 1999-08-12 2000-07-04 Industrial Technology Research Institute Fabrication process for copper structures
JP2001217406A (ja) * 2000-02-02 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6368967B1 (en) * 2000-05-04 2002-04-09 Advanced Micro Devices, Inc. Method to control mechanical stress of copper interconnect line using post-plating copper anneal
JP3727543B2 (ja) 2000-05-10 2005-12-14 三菱電機株式会社 画像表示装置
US6689684B1 (en) * 2001-02-15 2004-02-10 Advanced Micro Devices, Inc. Cu damascene interconnections using barrier/capping layer
US20030203615A1 (en) * 2002-04-25 2003-10-30 Denning Dean J. Method for depositing barrier layers in an opening
JP2004014841A (ja) 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
JP2004128395A (ja) * 2002-10-07 2004-04-22 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20040203228A1 (en) * 2003-04-10 2004-10-14 Ya-Hui Liao Method of forming a tungsten plug
JP2005032785A (ja) * 2003-07-08 2005-02-03 Trecenti Technologies Inc 半導体装置の製造方法
JP4449374B2 (ja) * 2003-09-04 2010-04-14 株式会社日立製作所 半導体装置
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
KR20050052105A (ko) * 2003-11-29 2005-06-02 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2006024668A (ja) * 2004-07-07 2006-01-26 Fujitsu Ltd 半導体装置の製造方法
JP4379245B2 (ja) * 2004-07-26 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2006278635A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置の製造方法及びその製造に用いられる成膜装置
JP2008282852A (ja) * 2007-05-08 2008-11-20 Toshiba Corp 半導体装置の製造方法
KR101275025B1 (ko) 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160144452A (ko) * 2014-04-11 2016-12-16 어플라이드 머티어리얼스, 인코포레이티드 Mol(middle of the line) 애플리케이션들을 위한 유기 금속 텅스텐을 형성하기 위한 방법들

Also Published As

Publication number Publication date
US20120012969A1 (en) 2012-01-19
US20090014879A1 (en) 2009-01-15
KR101275025B1 (ko) 2013-06-14
JP5441206B2 (ja) 2014-03-12
US8466556B2 (en) 2013-06-18
US8030204B2 (en) 2011-10-04
JP2009021603A (ja) 2009-01-29

Similar Documents

Publication Publication Date Title
KR101275025B1 (ko) 반도체 소자용 배선 구조물 및 이의 형성방법
US5389570A (en) Method of forming boron doped silicon layer and semiconductor
KR100876976B1 (ko) 반도체 소자의 배선 및 이의 형성 방법
KR100724568B1 (ko) 반도체 메모리 소자 및 그 제조방법
US6677230B2 (en) Method of manufacturing semiconductor device
KR100648252B1 (ko) 텅스텐막 형성 방법 및 이를 이용하는 반도체 소자의 형성방법
US7033908B2 (en) Methods of forming integrated circuit devices including insulation layers
KR101541779B1 (ko) 반도체 소자 및 이의 제조방법
JP2009021603A5 (ko)
JP2010251654A (ja) 成膜方法および半導体装置の製造方法
US7667257B2 (en) Capacitor and process for manufacturing the same
KR20220040074A (ko) 에어 갭을 포함하는 반도체 소자 제조 방법
US20080102623A1 (en) Semiconductor device manufacturing method
KR100806128B1 (ko) 반도체 소자의 배선 구조물 및 이의 형성방법
US6703314B2 (en) Method for fabricating semiconductor device
US7332391B2 (en) Method for forming storage node contacts in semiconductor device
KR20110078115A (ko) 다마신 비트라인 제조 방법 및 그를 이용한 반도체장치 제조 방법
KR20060058583A (ko) 도전성 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100307967B1 (ko) 복합 반도체장치의 층간절연막 형성방법
KR20050057952A (ko) 반도체 소자의 캐패시터 제조방법
US8440557B2 (en) Method for fabricating a semiconductor device by considering the extinction coefficient during etching of an interlayer insulating film
CN115020346A (zh) 半导体结构及其制备方法
KR20090056673A (ko) 반도체 소자의 전극 형성방법
JP2002057214A (ja) 半導体装置の製造方法
JP2001196452A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 7