JP5142985B2 - 積層帯域通過フィルタ - Google Patents

Description

この発明は、複数の誘電体層と電極層とを積層してなる積層帯域通過フィルタに関するものである。

従来、小型・低廉化に適した高周波の帯域通過フィルタは、誘電体層と電極層とを積層した積層体内に複数のＬＣ共振器を設けることによって構成されている。
このような積層帯域通過フィルタとして特許文献１〜４が開示されている。

特許文献１の積層帯域通過フィルタの構成を、図１を参照して説明する。
図１の（Ａ）はその回路図、（Ｂ）はその断面図である。このフィルタは複数のＬＣ並列共振回路を誘導結合（磁気的結合）させたものであり、コイルＬ１，Ｌ２，Ｌ３・・・ＬｎおよびコンデンサＣ１，Ｃ２，Ｃ３・・・Ｃｎで複数の並列共振器を構成し、それぞれ隣接する共振器間のコイル同士を磁気的に結合させている。

図１の（Ｂ）に示すように、第１の層１０−１、第２の層１０−２、および第３の層１０−３には、キャパシタ電極パターン１２とコイルパターン１３を印刷形成していて、これらの層によって共振器を構成している。すなわち、接地電極１１とキャパシタ電極１２との間に容量を構成し、２層にわたるコイルパターン１３をブラインドスルーホール１４を介して導通させている。このような共振器を、第４の層１０−４から下の層に複数層積層することで互いに隣接するコイルが磁気的に結合するようにしている。

特許文献２は、誘電体層と電極層との積層体の内部に、複数の容量形成電極により形成される複数のキャパシタンスと、これらの複数の容量形成電極がそれぞれ有しているインダクタンスとによって複数のＬＣ共振器を構成し、積層体の内部で互いに隣接するＬＣ共振器を積層体の厚み方向において異なる高さ位置に配置するともに電磁気的に結合させたものである。このように積層体内部に複数のＬＣ共振器を、積層体の厚み方向の異なる高さ位置に配置することによって、バンドパスフィルタの設計上必要とするＬＣ共振器間の物理的距離を確保した状態で部品サイズを小型化できる。

特許文献３の積層帯域通過フィルタは、配線層の一部に互いに平行な一対の線路からなる第１・第２のフィルタ線路を、互いに異なる回路層に平行に対向させるとともに、一端部で電気的に接続し、一対の線路が誘電体層を介して折り返された構造のフィルタ素子を構成するものである。

特許文献４の積層帯域通過フィルタは、共振器を構成する２本のストリップラインを同一層に一定間隔で配置することによって電磁気的に結合させたものである。
特開平４−６９１１号公報 特開２０００−２０１００１号公報 特開２００３−１９８２２６号公報 国際公開第０２／００９２２５号パンフレット

特許文献１の積層帯域通過フィルタでは、各ＬＣ並列共振器が有するコイルが２層のコイルパターンで形成されているので、各ＬＣ並列共振器間の磁気的な結合が大きくなるという問題がある。また、２層のコイルパターンでコイルを形成しているので、コイルのＱ値の劣化により、積層帯域通過フィルタの挿入損失が大きくなるという問題がある。上記問題を解決するために、各ＬＣ並列共振器間の距離を十分空ける必要があるが、そのため積層帯域通過フィルタの厚み寸法が大きくなってしまうという問題がある。

特許文献２の積層帯域通過フィルタは、コンデンサの自己共振を利用するものであり、キャパシタ電極のキャパシタンス成分と、そのキャパシタ電極がそれぞれ有するインダクタンス成分とでＬＣ共振器を構成している。そのため、所望のインダクタンスを持つ共振器を構成できず、低損失な帯域通過フィルタの特性が得られない。

特許文献３，４の積層帯域通過フィルタでは、小型且つ低損失な帯域通過フィルタを得ることができるが、通過帯域からその帯域外への急峻な減衰量特性を得るために共振器を多段化しようとすると、２段のフィルタを積層方向に積み上げてストリップラインを厚み方向で結合させることになり、多段のフィルタを構成する場合に厚み寸法が大きくなるという問題が生じる。

また、このような従来の積層帯域通過フィルタでは、積層体内にキャパシタ電極およびインダクタ電極によるＬＣ並列共振器を配置するとともに、隣接するインダクタ電極間を誘導結合させた場合に通過帯域での通過特性にリップル（偏差）が生じるという問題があった。

そこで、この発明の目的は、上述の問題を解消して、小型・低損失で且つ通過帯域から通過帯域外への減衰が急峻であり、帯域内でのリップルの少ない積層帯域通過フィルタを提供することにある。

（１）…全実施形態
複数の誘電体層と複数の電極層との積層体である積層帯域通過フィルタにおいて、
前記電極層のいずれかに形成した接地電極と、前記電極層のいずれかに形成したキャパシタ電極と、前記電極層のいずれかに形成した線路電極および前記誘電体層に形成したビア電極からなるインダクタ電極と、を備え、
前記接地電極および前記キャパシタ電極は前記積層体の前記誘電体層に平行な、実装面である第１主面側に配置され、且つ前記接地電極は前記複数の電極層のうち前記積層体の第１主面に最も近い層に共通の接地電極として配置され、前記線路電極は前記積層体の第２主面側に近い層に配置され、
前記ビア電極は、前記線路電極の第１端と前記キャパシタ電極との間に接続される第１ビア電極と、前記線路電極の第２端と前記接地電極との間に接続される第２ビア電極とで構成され、
前記インダクタ電極で構成されるインダクタと、前記キャパシタ電極と前記接地電極とが対向して構成される容量とでＬＣ並列共振器が構成され、
前記ＬＣ並列共振器は前記積層体内で３つ以上形成されていて、
前記複数のＬＣ並列共振器のうち入力側のＬＣ並列共振器が接続される入力電極と、出力側のＬＣ並列共振器が接続される出力電極とを備え、
前記線路電極は前記第２ビア電極を介して前記第１主面側においてのみ前記接地電極に接続されて、前記複数のＬＣ並列共振器のインダクタ電極は、前記第１ビア電極と前記キャパシタ電極との接続点を始点とし、前記第２ビア電極と前記接地電極との接続点を終点とするループをそれぞれ形成し、
前記複数のＬＣ並列共振器のインダクタ電極によるループの面を前記インダクタ電極の配列方向に見たとき、互いに結合する複数の前記ＬＣ並列共振器のインダクタ電極によって囲まれる領域が少なくとも一部で重なっていて、前記ループの面同士の対向によって前記ＬＣ並列共振器同士が結合し、
結合する少なくとも２つの前記ＬＣ並列共振器の、前記始点から前記終点への前記ループの方向が前記インダクタ電極の配列方向に見たとき、互いに逆であるように構成する。

（２）…全実施形態
前記入力側ＬＣ並列共振器の前記インダクタ電極によるループの方向と、前記入力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器の前記インダクタ電極によるループの方向とが逆であり、且つ前記出力側ＬＣ並列共振器の前記インダクタ電極によるループの方向と、前記出力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器の前記インダクタ電極によるループの方向とが逆となるように構成する。

（３）…第１１の実施形態
前記複数のＬＣ並列共振器のうち少なくとも１つのＬＣ並列共振器は互いに並列に接続される複数のインダクタ電極を備えたのもとする。

（４）…第１２の実施形態
前記複数のＬＣ並列共振器のインダクタ電極に対して絶縁状態で横断する横断電極を前記接地電極とは別の電極層に設ける。

（５）…第１２の実施形態
また、前記横断電極は必要に応じて接地する。

（６）…全実施形態
積層した誘電体層の側面に側面電極（通常は接地電位の電極）を備え、
前記ＬＣ並列共振器の接地側となる接地電極は少なくとも１本の接続電極を経由して前記側面電極に導通する。

（７）…第１４の実施形態
前記接地電極は、前記複数のＬＣ並列共振器のうち所定のＬＣ並列共振器同士の接地間で電気的（高周波的）に分離された複数の接地電極で構成する。

（８）…第１，４，８，１１〜１９の実施形態
前記入力電極と前記出力電極とを構成する入出力電極形成層を、前記キャパシタ電極または前記線路電極の少なくとも一方の電極を含む電極層とは別に設けるとともに、前記入力電極および前記出力電極がそれぞれ導通する入力端子および出力端子を前記積層体の側面に設ける。

（９）…第１，４，８，１１〜１９の実施形態
前記入出力電極形成層は、前記線路電極を形成した電極層と前記キャパシタ電極を形成した電極層との間に配置する。

（１０）…第２１の実施形態以外の実施形態
前記複数のＬＣ並列共振器のキャパシタ電極は当該複数のキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成する電極であり、当該キャパシタ電極は同一（共通）の電極層で形成する。

（１１）…第２１の実施形態以外の実施形態
前記線路電極は同一の電極層に形成する。

（１２）…第２１の実施形態以外の実施形態
前記線路電極のそれぞれは、それら複数の線路電極が分布する範囲の中心を通り、且つ、前記線路電極に平行な仮想中心線に対して線対称に配置する。

（１３）…第８の実施形態
隣接する少なくとも２つの前記線路電極の幅が互いに異なるものとする。

（１４）…第９，第１０の実施形態
隣接する前記線路電極の幅方向の間隔を非等間隔とする。

（１５）…第８の実施形態
前記第１ビア電極と前記第２ビア電極との間の距離を、少なくとも２つの前記線路電極同士で異なるものとする。

（１６）…第１６〜第１８の実施形態
前記複数の電極層のうち所定の電極層に、前記入力電極と前記出力電極との間を容量で接続するためのキャパシタ電極を設ける。

（１７）…第２２，第２３の実施形態
複数の前記線路電極のうち少なくとも１つをミアンダ形状またはコ字形状とする。

（１８）…第２２，第２３の実施形態
前記入力側のＬＣ並列共振器のキャパシタ電極と前記出力側のＬＣ並列共振器のキャパシタ電極とで挟まれる領域以外の領域に他のキャパシタ電極を形成する。

（１９）…第２４，第２５の実施形態
前記入力側および出力側のＬＣ並列共振器のキャパシタ電極と、当該キャパシタ電極以外のキャパシタ電極とはそれぞれ異なる電極層に配置する。

（２０）…第２１の実施形態以外の実施形態
前記線路電極を含む電極層に積層されている前記誘電体層の比誘電率は６以上８０以下の範囲内にあり、前記キャパシタ電極を含む電極層が積層されている前記誘電体層の比誘電率は２０以上とする。

（２１）…全実施形態
前記誘電体層は低温焼結セラミックとする。

（１）複数のＬＣ並列共振器のインダクタ電極のそれぞれがループを形成し、互いに結合するＬＣ並列共振器のインダクタ電極によるループの面がそのインダクタ電極の配列方向を見たとき、ループ面同士が少なくとも一部で重なっているため、隣接するＬＣ並列共振器間の結合度（誘導結合）を高めることができ、広帯域化が図れる。

また、キャパシタ電極とは別にインダクタ電極を形成できるので、Ｑ値の高いインダクタを形成して低挿入損失化が図れる。

また、コンデンサの自己共振を使用した共振器ではないので所望のインダクタンスを有する共振器が構成でき、所望の通過帯域で低挿入損失が実現できる。

また、結合する少なくとも２つのＬＣ並列共振器のインダクタ電極によるループの方向が互いに逆方向であるので、通過帯域での挿入損失のリップルが抑えられ、良好な帯域通過特性が得られる。

（２）前記入力側ＬＣ並列共振器のインダクタ電極によるループの方向と入力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器のインダクタ電極によるループの方向とが逆であり、且つ前記出力側ＬＣ並列共振器の前記インダクタ電極によるループの方向と、前記出力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器の前記インダクタ電極によるループの方向とが逆となるように構成することにより、通過帯域での挿入損失のリップルがより確実に抑えられる。

（３）前記複数のＬＣ並列共振器のインダクタ電極に対して絶縁状態で横断電極を横断させることによって、その横断電極の形状やインダクタ電極との間隔（層の厚み）を変更するだけで、ＬＣ並列共振器の構成を変えることなく所望の通過帯域特性を得ることができるようになる。

（４）前記横断電極を接地することによって、接地しないに場合に比べて通過帯域特性の異なった帯域通過フィルタが得られる。

（５）前記複数のＬＣ並列共振器のうち少なくとも１つのＬＣ並列共振器に複数のインダクタ電極を設けることによって、最適なインダクタンスを得やすくなり、また隣接するＬＣ並列共振器のインダクタ電極によるループの面同士の重なりによる結合度も最適化しやすくなる。

（６）積層した誘電体層の側面に側面電極を備え、前記ＬＣ並列共振器の接地側となる接地電極を接続電極を経由して側面電極に導通させることによって、その接続電極は微小なインダクタとして作用し、この接続電極の形状を変えるだけで（基本設計構造を変えることなく）通過帯域特性を変更することができる。

（７）前記接地電極を電気的に分離した複数の接地電極で構成することによって、複数のＬＣ並列共振器のうち所定のＬＣ並列共振器間の接地電極を介する高周波信号の不要な伝播を防止でき、通過帯域外の減衰量を大きく確保することができる。

（８）複数のＬＣ並列共振器のインダクタ電極およびキャパシタ電極を誘電体層および電極層の積層方向に対して垂直方向に配列することによって、隣接するインダクタ電極によるループ面の間隔が一定に保てるので、誘電体層と電極層の積層時の面方向のずれが生じても互いに隣接するＬＣ並列共振器のインダクタ電極間のずれをほとんど無くすことができ、特性ばらつきの少ない帯域通過フィルタ特性が得られる。

（９）入力端子と出力端子とを構成する入出力端子電極層をキャパシタ電極またはインダクタ電極の少なくとも一方の電極を含む電極層とは別に設けることによって、入出力端子をキャパシタ電極またはインダクタ電極の位置・形状とは独立して任意の位置に配置することができ、誘電体層と電極層との積層体の任意の位置に入出力端子を配置できる。

（１０）入出力電極形成層を、前記線路電極を形成した電極層と前記キャパシタ電極を形成した電極層との間に配置することによって、積層体のカット精度、および各層の積み重ねずれの精度に対する共振周波数のばらつきを低減できる。すなわち、ビア電極については、そのビア電極間の相対的な位置精度が高いので、各層の積み重ねずれや印刷ずれによってビア電極の形成位置が相対的にずれても、インダクタ電極は所望のインダクタンスを有することになり、入出力電極の形成位置がＬＣ並列共振器の共振周波数に直接影響を与えない。

（１１）前記ＬＣ並列共振器のキャパシタ電極を前記積層体の表面に搭載したチップコンデンサによって構成することによって、ＬＣ並列共振器のコンデンサ容量を大きく確保することができる。また、結合すべきＬＣ並列共振器間を誘導結合だけで結合させることができ、フィルタの設計が容易となる。

（１２）複数のＬＣ並列共振器のキャパシタ電極を、それらのキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成することによって、隣接するキャパシタ電極間にも容量が生じて、従来、独立して必要とされていたＬＣ並列共振期間の結合用の容量素子を省くことができ、共振器のＱ値の向上が図れる。また、キャパシタ電極を形成した層の積みずれや印刷ずれが生じても、接地電極との間に生じる容量および隣接するキャパシタ電極間にも容量に変化が生じないので、そのことによる特性のばらつきが抑えられる。

（１３）前記複数のＬＣ並列共振器のインダクタ電極が誘電体層の層方向に延びる線路電極を含み、その線路電極が同一の電極層に形成することによって、その線路電極形成層の印刷ずれや積みずれが生じても各インダクタ電極のインダクタンスの変動が小さく、且つ隣接するインダクタ電極によるループ面の間隔が高精度に一定に保てるので互いに隣接するＬＣ並列共振器のインダクタ電極間のずれをほとんど無くすことができ、特性ばらつきの少ない帯域通過フィルタ特性が得られる。

（１４）前記線路電極のそれぞれを、それら複数の線路電極が分布する範囲の中心を通り、且つ線路電極に平行な仮想中心線に対して線対称に配置することによって、入出力の方向性がなくなり、実装基板への実装時にどちらの方向に実装しても同等の電気的特性を得ることができる。

（１５）隣接する２つの線路電極の幅を互いに異なるものとすることにより、ＬＣ並列共振器のインダクタのインダクタンス値をそれぞれ微調整できるようになる。

（１６）同様に、隣接する線路電極の幅方向の間隔を非等間隔とすることにより、ＬＣ並列共振器間の電磁界結合を変更することができ、積層帯域通過フィルタの入出力インピーダンスを調整することができる。

（１７）各線路電極に２つビア電極を接続されるようにし、その２つのビア電極の接続点間距離を少なくとも２つの線路電極同士で異ならせることによって、各ＬＣ並列共振器の共振周波数を微調整することができ、通過帯域内のリップルを最小限に抑えることができる。

（１８）前記線路電極を前記積層体の表面に搭載したチップインダクタで構成することによって、インダクタンス値の大きなインダクタを構成できるようになる。またチップインダクタの変更によって所望の減衰特性を得ることができるようになる。

（１９）複数の前記線路電極のうち少なくとも１つをミアンダ形状またはコ字形状とすることにより、限られた占有面積内に相対的に長い線路電極を形成でき、そのため、必要なインダクタンスを得るための面積が縮小化でき、その分全体に小型化できる。

（２０）入力側のＬＣ並列共振器のキャパシタ電極と出力側のＬＣ並列共振器のキャパシタ電極とで挟まれる領域以外の領域に他のキャパシタ電極を形成することにより、入力側のＬＣ並列共振器のキャパシタ電極と出力側のＬＣ並列共振器のキャパシタ電極と間の容量を他のキャパシタ電極に影響されずに設定することができ、不要な結合も生じないので通過帯域両側の減衰極の周波数の設計が容易となる。

（２１）入出力電極間の容量を変えることにより、フィルタの減衰帯域の片側または両側に現れる減衰極の周波数を変えることができ、フィルタの減衰特性を制御することができるが、入出力電極間に他の電極が存在する場合、その電極を介して容量制御を行う必要があり、容量値の制御が困難である。そこで、前記入力側および出力側のＬＣ並列共振器のキャパシタ電極と、当該キャパシタ電極以外のキャパシタ電極とをそれぞれ異なる電極層に配置することによって、これらのキャパシタが他の共振器のキャパシタ電極とは結合せず、安定した容量が得られる。その結果、減衰極特性およびフィルタ特性が向上する。また入出力電極間の距離のみでの容量調整が可能になり、減衰極の周波数調整（設定）が容易となる。

（２２）前記入力電極と出力電極との間を容量で接続するためのキャパシタ電極を設けることによって、そのキャパシタ電極の追加変更によってＬＣ並列共振器の基本構成を変更することなく所望の減衰特性を得ることができる。

（２３）前記線路電極を含む電極層に積層される誘電体層の比誘電率を６以上８０以下の範囲内とし、前記キャパシタ電極を含む電極層が積層される誘電体層の比誘電率を２０以上とすることにより、単位面積当たりのキャパシタンスを大きくすることができ、全体に小型化できるとともにインダクタのＱ値の劣化を抑えることができる。

（２４）前記誘電体層を低温焼結セラミックとすることにより、単位面積当たりのキャパシタンスを大きくでき、全体に小型化が図れる。

特許文献１に示されている積層帯域通過フィルタの等価回路図および断面図である。 第１の実施形態に係る積層帯域通過フィルタの分解斜視図および外観斜視図である。 同フィルタの等価回路図および通過特性図である。 第２の実施形態に係る積層帯域通過フィルタの分解斜視図である。 第３の実施形態に係る積層帯域通過フィルタの等価回路図である。 同フィルタにおいて、隣接するＬＣ並列共振器間の誘導結合の極性が〈１０１〉である場合の通過特性図である。 同フィルタにおいて、隣接するＬＣ並列共振器間の誘導結合の極性を〈１１１〉に変更した場合の通過特性図である。 同フィルタにおいて、隣接するＬＣ並列共振器間の誘導結合の極性を〈１１１〉にするとともに、所望の通過帯域が得られるように設計した場合の通過特性図である。 同フィルタにおいて、隣接するＬＣ並列共振器間の誘導結合の極性が〈１１０〉である場合の通過特性図である。 第４の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの外観斜視図である。 第５の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 第６の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの外観斜視図である。 第７の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 第８の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの線路電極形成層の平面図である。 同フィルタの線路電極各部の寸法を変化させた３つの例である。 その３つの各帯域通過フィルタの特性図である。 第９の実施形態に係る積層帯域通過フィルタの線路電極形成層の平面図である。 同フィルタの線路電極各部の寸法を変化させた４つの例である。 その４つの各帯域通過フィルタの通過特性図である。 第１０の実施形態に係る積層帯域通過フィルタの線路電極形成層の平面図である。 同フィルタの線路電極各部の寸法を変化させた７つの例である。 その７つの各帯域通過フィルタの通過特性図である。 第１１の実施形態に係る積層帯域通過フィルタの分解斜視図である。 第１２の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの通過特性図である。 第１２の実施形態に係る他の積層帯域通過フィルタの分解斜視図である。 第１２の実施形態に係る積層帯域通過フィルタにおいて、横断電極が無い場合の通過特性図である。 第１２の実施形態に係る積層帯域通過フィルタにおいて、接地しない横断電極を設けた場合の通過特性図である。 第１２の実施形態に係る積層帯域通過フィルタにおいて、接地した横断電極を設けた場合の通過特性図である。 第１３の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 同フィルタの通過特性図である。 第１４の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 第１５の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 第１６の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図および通過特性図である。 第１６の実施形態に係る積層帯域通過フィルタの比較例としての等価回路図および通過特性図である。 第１７の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図および通過特性図である。 第１７の実施形態に係る積層帯域通過フィルタの比較例としての等価回路図および通過特性図である。 第１８の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 第１９の実施形態に係る積層帯域通過フィルタの分解斜視図である。 第２０の実施形態に係る積層帯域通過フィルタの分解斜視図および外観斜視図である。 第２１の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図である。 第２２の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図および特性図である。 第２３の実施形態に係る積層帯域通過フィルタの分解斜視図である。 第２４の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図および特性図である。 第２５の実施形態に係る積層帯域通過フィルタの分解斜視図である。 同フィルタの等価回路図および特性図である。

符号の説明

１〜４−積層帯域通過フィルタ
６−接地端子
７，８−入出力端子
１０１，２０１，３０１・・・９０１，１００１−接地電極形成層
１０２，２０２，３０２，４０２，９０２，１００２，１００６−キャパシタ電極形成層
１０３，２０３，３０３・・・６０３，９０３，１００３−入出力電極形成層
１０４，２０４，３０４・・・５０４，９０４，１００４−線路電極形成層
１０５，３０５，４０５，９０５，１００５−外層
１０６−横断電極形成層
１０９，２０９〜２１１，３０９，４０９，５０９，１００９−接地電極
１１１〜１１５，３１１〜３１３，４１１〜４１４，１０１１〜１０１４−キャパシタ電極
１１６〜１２０，２１６〜２２０，３１６〜３１９，４１６，４１８，４２０，５１６〜５１８，６１６〜６１９，１０１６〜１０１９−線路電極
１２１，２２１，３２１・・・８２１，１０２１，１０２２−入出力電極
１２２，２２２，３２２・・・７２２，８２１〜８２４−入出力電極
１３１〜１４０，２３１〜２４０，３３１〜３３６，４３１〜４３８，１０３１〜１０３８−ビア電極
１４１，２４１，３４１，４４１−入出力部ビア電極
１４２，３４２，４４２−入出力部ビア電極
１５１，１５２，１５３，１５４，１５５〜１５８，２５１〜２５６，３５１，３５２，４５１、４５２，５５１−接地接続電極
Ｌ１〜Ｌ５−インダクタ
Ｃ１〜Ｃ５−キャパシタ
Ｃ１２，Ｃ２３，Ｃ３４，Ｃ４５−結合容量
Ｍ１〜Ｍ４−誘導結合
１００，２００，３００−積層体
１６０、２６０，３６０，４６０，１０６０−入出力間キャパシタ電極
１７０−横断電極
１７１〜１７５−チップインダクタ
５０７，６０７−入出力間キャパシタ電極形成層
（７１６Ａ，７１６Ｂ）〜（７２０Ａ，７２０Ｂ）−チップインダクタ接続電極
２１，２３，２５，２７−接地電極形成層
２２，２４，２６−インダクタ・キャパシタ電極形成層
２８−外層
３３〜３４−接地電極
４１〜４３−キャパシタ電極
５１〜５３−インダクタ電極
６０，６１−接地端子
７１〜７６−接地接続電極
８１，８２−入出力端子
９１〜９３−ビア電極

《第１の実施形態》
第１の実施形態に係る積層帯域通過フィルタについて図２〜図９を参照して説明する。
図２の（Ａ）は第１の実施形態に係る積層帯域通過フィルタの分解斜視図、（Ｂ）はその外観斜視図である。

図２の（Ａ）に示すように、この積層帯域通過フィルタは、接地電極形成層１０１、キャパシタ電極形成層１０２、入出力電極形成層１０３、線路電極形成層１０４、および外層１０５を備えている。これらの各層は誘電体層の上面に所定パターンの電極を形成したものである。これらの各層を積層したものが、誘電体層と電極層とを備えた積層体となる。

図２の（Ａ）において、接地電極形成層１０１の上面に接地電極１０９を形成している。キャパシタ電極形成層１０２にはキャパシタ電極１１１〜１１５を形成している。入出力電極形成層１０３には入出力電極１２１，１２２を形成している。線路電極形成層１０４には線路電極１１６〜１２０を形成している。この積層帯域通過フィルタは、５つの誘電体層と４つの電極層とで積層体をなすとともに、その端面に端子電極を形成したものである。

図２の（Ｂ）において、積層体１００は上記誘電体層と電極層との積層体である。この積層体の４つの側面のうち対向する２つの側面に（端面に）入出力端子７，８を設け、残る２つの側面に接地端子６を設けることによって積層帯域通過フィルタ１を構成している。

前記各層の誘電体層部分は、比誘電率が６以上８０以下の範囲内である低温焼結セラミック（ＬＴＣＣ）である。

また、上記線路電極を含む電極層に積層されている誘電体層、すなわち線路電極形成層１０４および外層１０５の比誘電率は６以上８０以下の範囲内にある。また、キャパシタ電極形成層の比誘電率は２０以上である。各誘電体層は、例えば酸化チタン、酸化バリウム、アルミナ等の成分のうち、少なくとも１つ以上の成分と、ガラス成分とから形成される低温焼結セラミックスを用いて形成される。
各誘電体層を形成する材料は、以降に示す別の実施形態についても同様である。

図２の（Ａ）において、接地電極形成層１０１には、その平面外形より一回り小さな範囲に広がる接地電極１０９と、この接地電極１０９に導通するとともに接地電極形成層１０１の２つの側面にまで延びる接地接続電極１５１，１５２を形成している。この２つの接地接続電極１５１，１５２は、図２の（Ｂ）に示した接地端子６に導通することになる。

キャパシタ電極形成層１０２には、それぞれ矩形状をなし、互いに平行な５つのキャパシタ電極１１１〜１１５を形成している。これらのキャパシタ電極１１１〜１１５は接地電極１０９との間でそれぞれ容量を構成する。また隣接するキャパシタ電極の間にも容量を構成する。

入出力電極形成層１０３には、その２つの短辺に接する矩形状の入出力電極１２１，１２２を形成している。この２つの入出力電極１２１，１２２は図２の（Ｂ）に示した入出力端子７，８に導通することになる。

線路電極形成層１０４には、互いに平行でそれぞれ線路状の線路電極１１６〜１２０を形成している。

キャパシタ電極形成層１０２、入出力電極形成層１０３および線路電極形成層１０４には、これらの積層方向に延びるビア電極１３１〜１４２を形成している。ビア電極１３１は線路電極１１６の一端１１６Ａとキャパシタ電極１１１とに導通する。ビア電極１３２は線路電極１１６の他端１１６Ｂと接地電極１０９とに導通する。ビア電極１３３は線路電極１１７の一端１１７Ａと接地電極１０９とに導通する。ビア電極１３４は線路電極１１７の他端１１７Ｂとキャパシタ電極１１２とに導通する。ビア電極１３５は線路電極１１８の一端１１８Ａとキャパシタ電極１１３とに導通する。ビア電極１３６は線路電極１１８の他端１１８Ｂと接地電極１０９とに導通する。ビア電極１３７は線路電極１１９の一端１１９Ａと接地電極１０９とに導通する。ビア電極１３８は線路電極１１９の他端１１９Ｂとキャパシタ電極１１４とに導通する。ビア電極１３９は線路電極１２０の一端１２０Ａとキャパシタ電極１１５とに導通する。ビア電極１４０は線路電極１２０の他端１２０Ｂと接地電極１０９とに導通する。

したがって上記各ビア電極と各線路電極とによる各インダクタ電極およびそれらのループ方向は次のような関係となる。

［表１］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極 ビア電極 線路電極 ループ方向
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
第１ １３１，１３２ １１６ １
第２ １３３，１３４ １１７ ０
第３ １３５，１３６ １１８ １
第４ １３７，１３８ １１９ ０
第５ １３９，１４０ １２０ １
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極が形成する「ループ」は、キャパシタ電極とインダクタ電極との接続点を始点とした、インダクタ電極の経路により形成される。すなわち、キャパシタ電極とビア電極との接続点を始点とし、当該ビア電極、線路電極、別のビア電極との接続経路によりループは形成される。

「ループの方向」とは、線路電極の配列方向の一方の方向からループを見たとき、そのループの始点からの回り方向である。例えば、図２の（Ａ）を入出力電極１２１側から入出力電極１２２に向かって、各インダクタ電極が形成するループを見たとき、第１のインダクタ電極は、キャパシタ電極１１１とビア電極１３１との接続点（始点）−ビア電極１３１−線路電極１１６−ビア電極１３２との接続経路でループを形成していて、当該第１のインダクタ電極によるループの方向は左回りである。第２のインダクタ電極は、キャパシタ電極１１２とビア電極１３４との接続点（始点）−ビア電極１３４−線路電極１１７−ビア電極１３３との接続経路でループを形成していて、当該第２のインダクタ電極によるループ方向は右回りである。ここで、ループの方向は左回り、右回りの２方向しかないので、一方の方向を「１」，他方を「０」で表す。

表１に示した５つ（５段）のＬＣ並列共振器の各共振器間の結合の極性は、帯域通過フィルタの入力側から出力側にかけて順に表すと、〈１０１０１〉と表現できる。

また、入出力部ビア電極１４１は入出力電極１２１とキャパシタ電極１１１とに導通し、入出力部ビア電極１４２は入出力電極１２２とキャパシタ電極１１５とに導通する。 図３の（Ａ）は上記積層帯域通過フィルタの等価回路図である。また図３の（Ｂ）はその通過特性（ＳパラメータのＳ２１特性）である。

図３の（Ａ）において、入力端子ＩＮは、図２の（Ａ）に示した入出力電極１２１が導通する入出力端子７に対応し、出力端子ＯＵＴは入出力電極１２２が導通する入出力端子８に対応する。インダクタＬ１は、ビア電極１３１，１３２および線路電極１１６で構成されるインダクタ電極により生じるインダクタンスを記号化したものである。インダクタＬ２はビア電極１３３，１３４および線路電極１１７で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。同様に、インダクタＬ３はビア電極１３５，１３６および線路電極１１８で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。インダクタＬ４はビア電極１３７，１３８および線路電極１１９で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。インダクタＬ５はビア電極１３９，１４０および線路電極１２０で構成されるインダクタ電極により生じるインダクタンス成分を記号化したものである。

また、キャパシタＣ１〜Ｃ５はキャパシタ電極１１１〜１１５と接地電極１０９との間に生じる容量を記号化したものである。キャパシタＣ１２はキャパシタ電極１１１−１１２間に生じる容量を記号化したものである。同様にキャパシタＣ２３はキャパシタ電極１１２−１１３間に生じる容量を記号化したもの、キャパシタＣ３４はキャパシタ電極１１３−１１４間に生じる容量を記号化したもの、キャパシタＣ４５はキャパシタ電極１１４−１１５間に生じる容量を記号化したものである。

このようにそれぞれ２つのビア電極と１つの線路電極とによるインダクタ電極がなすループ面をインダクタ電極の配列方向に見たとき、ループの面同士が少なくとも一部で重なるように配置している。そのため、少なくとも隣接するインダクタ電極によるインダクタ同士は誘導結合する。

図３の（Ｂ）に示すように、この例では３．３〜５．３ＧＨｚの周波数帯で通過し、それ以外の周波数帯を遮断する帯域通過フィルタ特性が得られる。また、６．６ＧＨｚには減衰極（ポール）が生じていて、この減衰極付近の減衰量を大きく確保している。この減衰極は複数のＬＣ並列共振器を交互に逆極性の誘導結合で結合させたことによって生じたものである。

《第２の実施形態》
図４は第２の実施形態に係る積層帯域通過フィルタの分解斜視図である。この図４は第１の実施形態で示した図２の（Ａ）と対比するように表した図である。したがって基本的に同一構成部分については同一符号を付している。
第１の実施形態と異なるのは、入出力電極の取り出し方と、隣接するＬＣ並列共振器間の誘導結合の極性である。

この積層帯域通過フィルタは接地電極形成層１０１、キャパシタ電極形成層２０２、線路電極形成層１０４、および外層１０５の積層体からなる。
接地電極形成層１０１には接地電極１０９および接地接続電極１５１，１５２を形成している。キャパシタ電極形成層２０２には、５つのキャパシタ電極１１１〜１１５を形成している。またこのキャパシタ電極形成層２０２には、キャパシタ電極１１１，１１５にそれぞれ導通するとともにキャパシタ電極形成層２０２の両端部にそれぞれ引き出した入出力電極２２１，２２２を形成している。線路電極形成層１０４には５つの線路電極１１６〜１２０を形成している。

ビア電極２３１はキャパシタ電極１１１と線路電極１１６の一端とに導通し、ビア電極２３２は線路電極１１６の他端と接地電極１０９とに導通する。ビア電極２３３は接地電極１０９と線路電極１１７の一端とに導通し、ビア電極２３４は線路電極１１７の他端とキャパシタ電極１１２とに導通する。ビア電極２３５は接地電極１０９と線路電極１１８の一端とに導通し、ビア電極２３６は線路電極１１８の他端とキャパシタ電極１１３とに導通する。ビア電極２３７は接地電極１０９と線路電極１１９の一端とに導通し、ビア電極２３８は線路電極１１９の他端とキャパシタ電極１１４とに導通する。ビア電極２３９は線路電極１２０の一端とキャパシタ電極１１５とに導通し、ビア電極２４０は線路電極１２０の他端と接地電極１０９とに導通する。

したがって上記各ビア電極と各線路電極による各インダクタ電極およびそれらのループ方向は次のような関係となる。

［表2］
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
インダクタ電極 ビア電極 線路電極 ループ方向
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
第１ ２３１，２３２ １１６ １
第２ ２３３，２３４ １１７ ０
第３ ２３５，２３６ １１８ ０
第４ ２３７，２３８ １１９ ０
第５ ２３９，２４０ １２０ １
＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿＿
このように入力側ＬＣ並列共振器のインダクタ電極（第１のインダクタ電極）によるループの方向と、それに隣接するＬＣ並列共振器のインダクタ電極（第２のインダクタ電極）によるループの方向とは互いに逆である。また、出力側ＬＣ並列共振器のインダクタ電極（第５のインダクタ電極）によるループの方向と、それに隣接するＬＣ並列共振器のインダクタ電極（第４のインダクタ電極）によるループの方向とは互いに逆である。第３のインダクタ電極によるループの方向は第２・第４のインダクタ電極によるループの方向と同方向である。したがって、この帯域通過フィルタのＬＣ並列共振器の各共振器間の結合の極性は〈１０００１〉と表現できる。

このように、隣接するＬＣ並列共振器同士でインダクタ電極によるループの方向を逆にすることにより、また、特に入力側または出力側ＬＣ並列共振器のインダクタ電極とそれに結合するＬＣ並列共振器のインダクタ電極によるループの方向を逆にすることにより、通過帯域のリップルを小さくすることができる。

《第３の実施形態》
第３の実施形態に係る積層帯域通過フィルタについて図５〜図９を参照して説明する。
この第３の実施形態に係る積層帯域通過フィルタは３つのＬＣ並列共振器を備えたものであり、その等価回路は図５に示すとおりである。第１・第２の実施形態では５つ（５段）のＬＣ並列共振器を結合させた例を示したが、同様にして各段のインダクタ電極は２つのビア電極と１つの線路電極とで構成することができる。

図６〜図９は、このような３段構成の積層帯域通過フィルタにおいて、隣接するＬＣ並列共振器間の誘導結合の極性、すなわちインダクタ電極によるループの方向を変化させた場合の特性の違いについて示している。これらの図６〜図９においてはいずれも通過特性（SパラメータのＳ２１特性）を示していて、（Ａ）は通過帯域とその上下の減衰域を含む周波数範囲の特性、（Ｂ）は特にその通過帯域部分について示している。

図６は、この３つ（３段）のＬＣ並列共振器の各共振器間の結合の極性が〈１０１〉、すなわち入力側ＬＣ並列共振器と２段目のＬＣ並列共振器とは逆極性の誘導結合であり、且つ２段目のＬＣ並列共振器と出力側ＬＣ並列共振器とが、逆極性の誘導結合である場合の特性である。この例では２．７〜４．８ＧＨｚを通過帯域とする低リップル帯域通過特性が得られている。

図７は図６に示した特性を得たインダクタ電極のインダクタンスおよびキャパシタ電極のキャパシタンスを変えることなく、同一極性のみ（〈１１１〉となるように）構成した場合の例である。通過帯域は３．２〜４．０ＧＨｚと狭帯域化することがわかる。

図８は上記３つ（３段）のＬＣ並列共振器の各共振器間の結合の極性が〈１１１〉の条件で通過帯域が３．０〜４．８ＧＨｚとなるように３つのＬＣ並列共振器のインダクタンスおよびキャパシタンスを調整した場合の特性である。通過帯域に大きなリップルが生じ、通過帯域全域にわたって挿入損失が大きくなることが分かる。

図９は、上記３つ（３段）のＬＣ並列共振器の各共振器間の結合の極性が〈１１０〉の場合の特性である。図６に示した〈１０１〉の場合に比べて、通過帯域の高域側に減衰極が生じ、広帯域の通過帯域特性を得ることができないものの、低挿入損失が保てる周波数帯域として十分な帯域の確保と、減衰とを得ることができる。

このように、結合すべき２つのＬＣ並列共振器のインダクタ電極によるループの方向が逆方向である関係を設けることによって広帯域にわたって低挿入損失な特性が得られる。

《第４の実施形態》
図１０は第４の実施形態に係る積層帯域通過フィルタの分解斜視図、図１１はその外観斜視図である。
図２に示した第１の実施形態に係る積層帯域通過フィルタと異なるのは、入出力電極、接地接続電極、入出力端子、接地端子のそれぞれの位置である。

図１０においては、図２の（Ａ）と対比するために、基本的に同一構成の部分には同一符号を付している。この積層帯域通過フィルタは接地電極形成層２０１、キャパシタ電極形成層１０２、入出力電極形成層１０３、線路電極形成層１０４、および外層１０５で積層体２００をなすとともに、その積層体２００に入出力端子および接地端子を設けたものである。

接地電極形成層２０１には接地電極１０９および接地接続電極１５１〜１５４を形成している。これらの接地接続電極のうち接地接続電極１５１は接地電極形成層２０１の一方の長辺の中央部に引き出し、３つの接地接続電極１５２〜１５４は他方の長辺に引き出すように配置している。キャパシタ電極形成層１０２にはキャパシタ電極１１１〜１１５を形成している。入出力電極形成層１０３には入出力電極２２１，２２２を形成している。図２の（Ａ）に示した例では入出力電極形成層１０３の端辺に２つの入出力電極を引き出すようにしたが、この図１０に示す例では同一の長辺部分に入出力電極２２１，２２２を引き出すように配置している。線路電極形成層１０４には線路電極１１６〜１２０を形成している。

ビア電極１３１はキャパシタ電極１１１と線路電極１１６の一端とに導通するとともに途中で入出力電極２２１にも導通する。また、ビア電極１３９はキャパシタ電極１１５と線路電極１２０の一端とに導通するとともに途中で入出力電極２２２にも導通する。

この第４の実施形態に係る積層帯域通過フィルタの等価回路図は図３の（Ａ）に示したものとは異なり、インダクタＬ１の途中部分に入力端子ＩＮが接続され、インダクタＬ５の途中部分に出力端子ＯＵＴが接続された構造となる。

このような構成によれば、２つの入出力電極２２１，２２２の間および２つの入出力端子７，８の間に接地接続電極１５１および接地端子６が存在するので入出力間の信号の不要なバイパスを遮断できる。また、キャパシタ電極と線路電極間を繋ぐビア電極に入出力電極を導通させるようにしたことにより、入出力電極形成層の厚みを変更することで、インダクタ電極から入出力電極を引き出す位置を任意に変更できる。これにより、所望の入出力インピーダンスを得ることができる。

《第５の実施形態》
図１２は第５の実施形態に係る積層帯域通過フィルタの分解斜視図、図１３はその等価回路図である。
この例では、接地電極１０９から４つの接地接続電極１５１〜１５４を引き出している。また、キャパシタ電極形成層１０２に、キャパシタ電極１１１〜１１５を形成するとともに、キャパシタ電極１１１，１１５に導通する入出力電極３２１，３２２を形成している。したがって図２の（Ａ）において示した入出力電極形成層１０３に相当するものは存在しない。その他の構成は第１の実施形態の場合と同様である。

図１３に示した等価回路は図３の（Ａ）に示したものと同様であるが、図２の（Ａ）の構成では入出力電極１２１，１２２とキャパシタ電極１１１，１１５との間に入出力部ビア電極１４１，１４２が存在するので電気的な特性は多少異なる。

《第６の実施形態》
図１４は第６の実施形態に係る積層帯域通過フィルタの分解斜視図、図１５はその斜視図である。
この例では、接地電極１０９から６つの接地接続電極１５１〜１５６を引き出している。また、キャパシタ電極形成層１０２に、キャパシタ電極１１１〜１１５を形成するとともに、キャパシタ電極１１１，１１５から入出力電極３２１，３２２を連続的に形成している。その他の構成は第５の実施形態の場合と同様である。これにより、所望の位置に入出力電極３２１，３２２を形成することができる。

《第７の実施形態》
図１６はこの第７の実施形態に係る積層帯域通過フィルタの分解斜視図、図１７はその等価回路図である。
この例では線路電極形成層１０４に線路電極１１６〜１２０を形成するとともに、線路電極１１６，１２０にそれぞれ導通する入出力電極４２１，４２２を形成している。このように入出力電極４２１，４２２を線路電極形成層１０４に形成しているので、入出力電極専用の誘電体層は不要である。この積層帯域通過フィルタは、入出力電極４２１，４２２を線路電極１１６，１２０の中間位置（途中部分）から引き出すように形成しているので、その等価回路は図１７のように表すことができる。

したがって、線路電極１１６，１２０から入出力電極４２１，４２２を引き出す位置を定めることによって、入力側および出力側ＬＣ並列共振器の入出力インピーダンスを定めることができる。

《第８の実施形態》
図１８は第８の実施形態に係る積層帯域通過フィルタの分解斜視図である。全体の基本的な構成は図２の（Ａ）から第３のインダクタ電極とキャパシタ電極１１３とを除いたものと同様である。但し線路電極形成層１０４に形成する各線路電極２１６〜２２０の形状、寸法、形成位置については異なる。この線路電極２１６〜２２０の形状、寸法、形成位置を定めることによってＬＣ並列共振器のインダクタンスおよびＬＣ並列共振器間の結合の強さを定めることができる。

この積層帯域通過フィルタは、接地電極形成層７０１、キャパシタ電極形成層４０２、入出力電極形成層４０３、線路電極形成層４０４、および外層４０５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。

図１８に示すように、入出力電極形成層４０３には入出力電極７２１，７２２を形成している。

キャパシタ電極形成層４０２のキャパシタ電極４１１，４１２，４１３，４１４は接地電極４０９に対向する。
ビア電極４４１は入出力電極７２１とキャパシタ電極４１１とに導通し、ビア電極４４２は入出力電極７２２とキャパシタ電極４１４とに導通する。

ビア電極４３１はキャパシタ電極４１１と線路電極６１６の一端とに導通し、ビア電極４３２は線路電極６１６の他端と接地電極４０９とに導通する。ビア電極４３３は接地電極４０９と線路電極６１７の一端とに導通し、ビア電極４３４は線路電極６１７の他端とキャパシタ電極４１２とに導通する。ビア電極４３５は接地電極４０９と線路電極６１８の一端とに導通し、ビア電極４３６は線路電極６１８の他端とキャパシタ電極４１３とに導通する。ビア電極４３７はキャパシタ電極４１４と線路電極６１９の一端とに導通し、ビア電極４３８は線路電極６１９の他端と接地電極４０９とに導通する。
したがって、この４つ（４段）のＬＣ並列共振器の各共振器間の結合の極性は〈１００１〉である。

図１９は４段のＬＣ並列共振器を構成した場合についての線路電極と、それに導通するビア電極との相互位置関係を示す図である。

図１９においてＡ１〜Ａ３は線路電極６１６〜６１９のうち隣接する線路電極間の距離である。Ｂ１〜Ｂ４は各線路電極６１６〜６１９の電極幅である。寸法Ｃ１〜Ｃ３はビア電極のインダクタ電極配列方向の間隔である。

図２０は上記各部の寸法を変化させた３つの例であり、図２１はその３つの各帯域通過フィルタの通過特性（SパラメータのＳ２１特性）および反射特性（SパラメータのＳ１１特性）を示す図である。なお、フィルタの入出力の方向性をなくすために、Ａ１＝Ａ３、Ｃ１＝Ｃ３としている。またＢ１＝Ｂ４、Ｂ２＝Ｂ３としている。

線路電極６１６，６１９にビア電極４３１，４３７を介してそれぞれ接続するキャパシタ電極４１１，４１４の電極寸法は同一であり、線路電極６１７，６１８にビア電極４３４，４３６を介してそれぞれ接続するキャパシタ電極４１２，４１３の電極寸法は同一寸法である。なお、キャパシタ電極４１１，４１４の電極寸法と４１２，４１３の電極寸法とは同一であってもいいし、異なっていてもよい。

図２０および図２１において（Ａ）は基準となる（比較対象とする）ものであり、この例では２．８G〜３．５GＨｚを通過帯域とする帯域通過特性が得られている。（Ｂ）では上記寸法Ｃ２を（Ａ）の状態から広げたものである。この場合、３．２〜３．５GＨｚを通過帯域とする帯域通過特性が得られる。このように（Ａ）に比べて狭帯域となることがわかる。また（Ｃ）に示す条件では（Ｂ）の場合とほぼ同様の通過帯域で低リップルの特性が得られることが分かる。

《第９の実施形態》
図２２は、５段のＬＣ並列共振器からなる帯域通過フィルタの線路電極形成層の平面図であり、互いに隣接する線路電極間の寸法Ａ１〜Ａ４を示している。図２２において、範囲ＬＡは線路電極が分布する範囲を示している。また直線ＶＣＬは、この範囲ＬＡの中心を通り、且つ各線路電極に平行な仮想中心線を示している。この第９の実施形態は、上記線路電極の間隔Ａ１〜Ａ４を変化させたときのフィルタ特性の変化について示すものである。

図２３は上記寸法Ａ１〜Ａ４を４通りに変化させた例を示している。
図２４の（Ａ）〜（Ｄ）は図２３に示した４つの条件でのフィルタの通過特性を示している。いずれも、上記仮想中心線ＶＣＬに対して線対称となるように５つの線路電極の長さおよび幅を定めるとともに上記寸法Ａ１〜Ａ４を定めている。

図２４において（Ａ）は基準となる（比較対象とする）特性であり、３．２〜５．０ＧＨｚの帯域通過特性が得られている。上記寸法Ａ１，Ａ４を大きくするとともに寸法Ａ２，Ａ３を小さくすれば図２４の（Ｂ）に示すように通過帯域が高域側に広くなる。

また上記寸法Ａ１〜Ａ４をいずれも広げることによって図２４の（Ｃ）に示すように通過帯域のリップルが増大する。さらに、上記寸法Ａ１，Ａ４を小さくするとともに寸法Ａ２，Ａ３を大きくすれば、図２４の（Ｄ）に示すように通過帯域は３．３〜５．０ＧＨｚとなり、低域側の通過帯域幅が狭くなることが分かる。

《第１０の実施形態》
図２５は、５段のＬＣ並列共振器からなる帯域通過フィルタの線路電極形成層の平面図であり、線路電極間の寸法Ｂ１〜Ｂ４および線路電極の幅Ｃ１〜Ｃ５について示している。この第１０の実施形態は、上記線路電極間の寸法Ｂ１〜Ｂ４および線路電極の幅Ｃ１〜Ｃ５を変化させたときのフィルタ特性の変化について示すものである。

図２６は上記寸法Ｂ１〜Ｂ４およびＣ１〜Ｃ５を７通りに変化させた例を示している。図２７の（Ａ）〜（Ｇ）は図２６の７つの条件でのフィルタの通過特性を示している。（Ａ）は基準となる（比較対象とする）特性であり、３．２〜５．０ＧＨｚを通過帯域とする帯域通過特性が得られている。

（Ａ）の条件から上記寸法Ｂ２，Ｂ３を小さくするとともに寸法Ｃ２，Ｃ４を広げることによって、図２７の（Ｂ）に示すように通過帯域が高域側に広がることが分かる。

また、（Ｂ）の条件からさらに上記寸法Ｂ２，Ｂ３を小さくするとともに寸法Ｃ２，Ｃ４を大きくすれば図２７の（Ｃ）に示すように通過帯域が高域側に広がるとともに帯域内のリップルが大きくなることが分かる。

また、（Ａ）の条件からさらに上記寸法Ｂ１，Ｂ４を小さくするとともに寸法Ｃ２，Ｃ４を大きくすれば図２７の（Ｄ）に示すように通過帯域が高域側に広がることが分かる。

また、（Ｄ）の条件からさらに上記寸法Ｂ１，Ｂ４を小さくするとともに寸法Ｃ２，Ｃ４を大きくすれば図２７の（Ｅ）に示すように通過帯域がさらに高域側に広がるが通過帯域内のリップルが大きくなることが分かる。

また（Ｆ），（Ｇ）を対比すれば分かるように、上記寸法Ｂ２，Ｂ３を小さくするとともに寸法Ｃ３を大きくすれば、通過帯域が広がることが分かる。

《第１１の実施形態》
図２８は第１１の実施形態に係る積層帯域通過フィルタの分解斜視図である。この例では２つの線路電極形成層１０４，２０４を備えている。一方の線路電極形成層１０４には線路電極１１６〜１２０を形成している。もう１つの線路電極形成層２０４には線路電極４１６，４１８，４２０を形成している。ビア電極１３１は線路電極１１６および４１６の一端に導通している。また、ビア電極１３２は線路電極１１６および４１６の他方の端部に導通している。ビア電極１３５は線路電極１１８および４１８の一方の端部に導通している。ビア電極１３６は線路電極１１８および４１８の他方の端部に導通している。同様にビア電極１３９は線路電極１２０および４２０の一方の端部に導通している。ビア電極１４０は線路電極１２０および４２０の他方の端部に導通している。

したがって線路電極１１６，１１８，１２０にはそれぞれ線路電極４１６，４１８，４２０がビア電極を介して並列接続されることになる。このようにインダクタ電極の一部である線路電極は多層化することができ、そのことによって所望のインダクタンス値を得ることができる。また線路電極の導体損失を抑えてインダクタのＱ値を高めることによって挿入損失を低減することもできる。

《第１２の実施形態》
図２９は第１２の実施形態に係る積層帯域通過フィルタの２つの構成例のうちの一方の分解斜視図である。図３０はその通過特性を示す図である。

この積層帯域通過フィルタは、接地電極形成層１０１、キャパシタ電極形成層１０２、入出力電極形成層１０３、線路電極形成層１０４、横断電極形成層１０６、および外層１０５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。

図２の（Ａ）に示した積層帯域通過フィルタと異なり、この例では横断電極１７０および接地接続電極５５１を形成した横断電極形成層１０６を設けている。接地接続電極５５１は接地電極形成層１０１に形成した接地接続電極１５１とともに積層体の側面に形成する接地端子に導通する。
このようにインダクタ電極（この例では特に線路電極１１６〜１２０）に対して絶縁状態で横断電極１７０が横断し且つその横断電極が接地されることになる。

図３１は上記横断電極形成層の構成の異なったもう１つの積層帯域通過フィルタの分解斜視図である。この例では横断電極形成層１０６に、接地しない横断電極１７０を形成している。このように横断電極１７０の接地有無によってもフィルタ特性が変化するので、目的に応じて選択する。その場合にも他の各層の電極パターンは変更することなく特性変更が可能となる。

図３２〜図３４は上記横断電極の有無およびその接地有無の別によるフィルタ特性の変化について示している。但しこの例では３段のＬＣ並列共振器を構成した例である。図３２は横断電極を設けない例、図３３は接地しない横断電極を設けた場合、図３４は接地した横断電極を設けた場合である。図３２と図３３を対比すれば明らかなように、接地しない横断電極を設けることによって、通過帯域を広帯域化するとともに通過帯域から高域側の遮断帯域への減衰を急峻にすることができる。また、接地した横断電極を設けることによって、通過帯域を狭くするとともに通過帯域から減衰帯域への減衰特性を急峻にすることができる。

なお、図では示していないが、上記横断電極の形状・大きさおよび横断電極形成層の誘電体の厚みを変えることによってもフィルタの通過帯域特性を変更することができる。

《第１３の実施形態》
図３５は第１３の実施形態に係る積層帯域通過フィルタの分解斜視図である。
図２の（Ａ）に示したものと異なり、この第１３の実施形態では、接地電極形成層４０１に形成する接地接続電極１５５〜１５８の個数、幅および位置を適宜設定することによって接地電極１０９と積層体側面に形成する接地端子との間に生じるインダクタンス成分を積極的に定めるようにしたものである。

図３６はこの積層帯域通過フィルタの等価回路図である。図３６においてインダクタＬ６は上記接地接続電極１５５〜１５８により生じるインダクタンス成分を記号化したものである。これらの接地接続電極１５５〜１５８の個数、幅、長さを変えることによってインダクタＬ６の値を定めることができる。

なお、図３，図５，図１３，図１７、後に参照する図４１，図４３，図４６，図４７，図４９，図５３の等価回路図については、各接地接続電極により生じるインダクタンス成分を記号化したインダクタの記載は省略している。

図３７は上記インダクタＬ６の値を３通りに定めた時のフィルタの通過特性を示している。（Ａ）はＬ６＝０．０３ｎＨとした時、（Ｂ）はＬ６＝０．１０ｎＨとした時、（Ｃ）はＬ６＝０．２０ｎＨとした時の特性である。

インダクタＬ６のインダクタンスが小さいほど、通過帯域の高域側に生じる減衰極での減衰量が大きくなることが分かる。またＬ６のインダクタンスを大きくすることによって、通過帯域からその高域側への減衰特性が急峻になることが分かる。

《第１４の実施形態》
図３８は第１４の実施形態に係る積層帯域通過フィルタの分解斜視図である。
この例では接地電極形成層５０１に、互いに分離した３つの接地電極２０９〜２１１およびそれらから引き出した接地接続電極２５１〜２５６を形成している。

キャパシタ電極形成層１０２のキャパシタ電極１１１，１１２は上記接地電極２０９に対向し、キャパシタ電極１１３は上記接地電極２１０に対向し、キャパシタ電極１１４，１１５は上記接地電極２１１に対向する。またビア電極１３２，１３３は上記接地電極２０９に導通し、ビア電極１３６は上記接地電極２１０に導通し、ビア電極１３７，１４０は上記接地電極２１１に導通する。

したがってこの積層帯域通過フィルタの等価回路は図３９に示すようなものとなる。ここでインダクタＬ１２は接地接続電極２５１，２５２に生じるインダクタンス成分を記号化したものである。インダクタＬ３０は上記接地接続電極２５３，２５４に生じるインダクタンス成分を記号化したものである。インダクタＬ４５は上記接地接続電極２５５，２５６に生じるインダクタンス成分を記号化したものである。

このように所定のキャパシタ電極が対向し、所定のビア電極が導通する接地電極を複数に分離したことにより、共通の接地電極を設けたものに比べて特性の異なった帯域通過フィルタが得られる。

《第１５の実施形態》
図４０は第１５の実施形態に係る積層帯域通過フィルタの分解斜視図である。また図４１の（Ａ）はこのフィルタの等価回路図である。図２の（Ａ）に示した例では入出力電極形成層１０３に形成した入出力電極１２１とキャパシタ電極形成層１０２に形成したキャパシタ電極１１１とをビア電極１４１で導通させたが、この図４０に示す例では、線路電極１１６の途中と入出力電極５２１とにそれぞれ導通するビア電極２４１を設けている。

また図２の（Ａ）ではキャパシタ電極１１５と入出力電極１２２とに導通するビア電極１４２を設けたが、この図４０に示す例では、入出力電極５２２を、この入出力電極５２２とキャパシタ電極１１５との間に容量が生じるように形成している。

したがって図４０に示した積層帯域通過フィルタの等価回路は図４１の（Ａ）に示すようなものとなる。ここでインダクタＬ１はビア電極１３１，１３２および線路電極１１６によるインダクタである。またキャパシタＣ５０はキャパシタ電極１１５と入出力電極５２２との間に生じるキャパシタンスを記号化したものである。このようにしてインダクタンス分割（誘導性結合）で入力し、容量取り出し（容量性結合）で出力するフィルタとして用いることができる。回路設計において、積層帯域通過フィルタの入出力インピーダンスが高い場合は、インダクタンス分割を用い、積層帯域通過フィルタの入出力インピーダンスが低い場合には、容量取り出しを行うことで、入出力インピーダンスを整合させることができる。

なお、図４０に示したビア電極２４１を設けなければ入出力電極５２１とキャパシタ電極１１１との間に生じる容量で外部結合をとることができる。この場合の等価回路は図４１の（Ｂ）に示すようなものとなる。ここでキャパシタＣ１０は上記入出力電極５２１とキャパシタ電極１１１との間に生じる容量を記号化したものである。

このように入出力とともに容量性結合とすることもでき、単にビア電極の有無だけでこのような入出力形式の変更も容易にできる。

《第１６の実施形態》
図４２は第１６の実施形態に係る積層帯域通過フィルタの分解斜視図、図４３の（Ａ）はその等価回路図、図４３の（Ｂ）はその通過特性を示す図である。

この積層帯域通過フィルタは、接地電極形成層６０１、キャパシタ電極形成層３０２、入出力電極形成層３０３、線路電極形成層３０４、および外層３０５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。

図４２に示すように、入出力電極形成層３０３には入出力電極６２１，６２２とともに入出力間キャパシタ電極１６０を形成している。この入出力間キャパシタ電極１６０は２つの入出力電極６２１，６２２との間に容量を生じさせることによって、入出力電極６２１−６２２間を容量結合させるものである。

キャパシタ電極形成層３０２のキャパシタ電極３１１，３１２，３１３は接地電極３０９に対向する。
ビア電極３４１は入出力電極６２１とキャパシタ電極３１１とに導通し、ビア電極３４２は入出力電極６２２とキャパシタ電極３１３とに導通する。

ビア電極３３１はキャパシタ電極３１１と線路電極５１６の一端とに導通し、ビア電極３３２は線路電極５１６の他端と接地電極３０９とに導通する。ビア電極３３３は接地電極３０９と線路電極５１７の一端とに導通し、ビア電極３３４は線路電極５１７の他端とキャパシタ電極３１２とに導通する。ビア電極３３５はキャパシタ電極３１３と線路電極５１８の一端とに導通し、ビア電極３３６は線路電極５１８の他端と接地電極３０９とに導通する。
したがって、この３つ（３段）のＬＣ並列共振器の各共振器間の結合の極性は〈１０１〉である。

この積層帯域通過フィルタの等価回路は図４３の（Ａ）に示すようなものとなる。ここでキャパシタＣ１３は上記入出力間キャパシタ電極１６０を設けたことによって入出力電極６２１−６２２間に生じる容量を記号化したものである。

このように〈１０１〉結合の３段の共振器を順に結合させるとともに、１段目と３段目の共振器間を容量性結合させることによって、図４３の（Ｂ）に示すような通過特性が得られる。図４４の（Ａ）は比較例として上記入出力間キャパシタ電極を設けない場合の等価回路図、図４４の（Ｂ）はその場合のフィルタの特性図である。

図４３の（Ｂ）と図４４の（Ｂ）とを対比すれば明らかなように、入出力間キャパシタ電極を設けることによって、通過帯域の高域側の減衰極が高域側に離れるが通過帯域の低域側に２つの減衰極が生じることによって、通過帯域から低域側への減衰特性を急峻にすることができる。

このようにして共振器間の飛び結合も、単に入出力電極形成層に入出力間キャパシタ電極を形成するだけで容易に生じさせることができる。したがって得るべきフィルタ特性に応じてこの入出力間キャパシタ電極の有無、形状、形成位置を適宜設定すればよい。

《第１７の実施形態》
第１７の実施形態は、４段のＬＣ並列共振器を構成し、且つ入出力間キャパシタ電極を設けた例である。

図４５は第１７の実施形態に係る積層帯域通過フィルタの分解斜視図、図４６の（Ａ）はその等価回路図、（Ｂ）はその通過特性を示す図である。

この積層帯域通過フィルタは、接地電極形成層７０１、キャパシタ電極形成層４０２、入出力電極形成層４０３、線路電極形成層４０４、および外層４０５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。

図４５に示すように、入出力電極形成層４０３には入出力電極７２１，７２２とともに入出力間キャパシタ電極２６０を形成している。この入出力間キャパシタ電極２６０は２つの入出力電極７２１，７２２との間に容量を生じさせることによって、入出力電極７２１−７２２間を容量結合させるものである。

キャパシタ電極形成層４０２のキャパシタ電極４１１，４１２，４１３，４１４は接地電極４０９に対向する。
ビア電極４４１は入出力電極７２１とキャパシタ電極４１１とに導通し、ビア電極４４２は入出力電極７２２とキャパシタ電極４１４とに導通する。

ビア電極４３１はキャパシタ電極４１１と線路電極６１６の一端とに導通し、ビア電極４３２は線路電極６１６の他端と接地電極４０９とに導通する。ビア電極４３３は接地電極４０９と線路電極６１７の一端とに導通し、ビア電極４３４は線路電極６１７の他端とキャパシタ電極４１２とに導通する。ビア電極４３５は接地電極４０９と線路電極６１８の一端とに導通し、ビア電極４３６は線路電極６１８の他端とキャパシタ電極４１３とに導通する。ビア電極４３７はキャパシタ電極４１４と線路電極６１９の一端とに導通し、ビア電極４３８は線路電極６１９の他端と接地電極４０９とに導通する。
したがって、この４つ（４段）のＬＣ並列共振器の各共振器間の結合の極性は〈１００１〉である。

この積層帯域通過フィルタの等価回路は図４６の（Ａ）に示すようなものとなる。ここでキャパシタＣ１４は上記入出力間キャパシタ電極２６０を設けたことによって入出力電極７２１−７２２間に生じる容量を記号化したものである。

このように〈１００１〉結合の４段の共振器を順に結合させるとともに、１段目と４段目の共振器間を容量性結合させることによって図４６の（Ｂ）に示すような通過特性が得られる。図４７の（Ａ）は比較例として上記入出力間キャパシタ電極を設けない場合の等価回路図、図４７の（Ｂ）はその場合のフィルタの特性図である。

図４６の（Ｂ）と図４７の（Ｂ）とを対比すれば明らかなように、入出力間キャパシタ電極を設けることによって、通過帯域の高域側に減衰極が生じるとともに通過帯域の低域側に２つの減衰極が生じることによって、通過帯域から低域側への減衰特性および通過帯域から高域側への減衰特性をともに急峻にすることができる。

《第１８の実施形態》
第１８の実施形態は、４段のＬＣ並列共振器を構成し、且つ入出力間キャパシタ電極を設けた例である。
図４８は第１８の実施形態に係る積層帯域通過フィルタの分解斜視図、図４９はその等価回路図である。

この積層帯域通過フィルタは、接地電極形成層７０１、キャパシタ電極形成層４０２、入出力電極形成層５０３，５０６、線路電極形成層４０４、入出力間キャパシタ電極形成層５０７、および外層４０５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。

この例では入出力電極形成層５０６に入出力電極８２３，８２４を形成し、入出力電極形成層５０３に入出力電極８２１，８２２を形成している。またこの２つの入出力電極形成層５０６，５０３とは別に入出力間キャパシタ電極形成層５０７に入出力間キャパシタ電極３６０を形成している。この入出力間キャパシタ電極３６０は入出力電極（８２３−３６０−８２４）間でそれぞれ容量を生じさせて入出力間を容量結合させる。また線路電極６１６〜６１９を横断する横断電極としても作用する。その他は第１７の実施形態の場合と同様である。
なお、入出力電極８２１と８２３とは、積層体の一方の端面に形成する端子電極に接続される。また，入出力電極８２２と８２４とは、積層体の他方の端面に形成する端子電極に接続される。

図４９においてキャパシタＣ１４は上記入出力間キャパシタ電極３６０を設けたことによる入出力電極（８２３−３６０−８２４）間に生じる容量を記号化したものである。なお、上記入出力間キャパシタ電極３６０が横断電極として作用する場合には分布定数線路的であるので図４９では表していない。

《第１９の実施形態》
第１９の実施形態は、４段のＬＣ並列共振器を構成し、入出力間キャパシタ電極を設けるとともに、最下層以外の層に内部接地電極を設けた例である。

図５０は第１９の実施形態に係る積層帯域通過フィルタの分解斜視図である。ここで接地電極形成層７０１、キャパシタ電極形成層４０２、入出力電極形成層４０３、線路電極形成層４０４の構成は図４５に示したものと同様である。図５０ではさらに接地電極形成層８０１を線路電極形成層４０４と外層４０５との間に設けている。この接地電極形成層８０１にはクランク型の接地電極５０９を形成している。このクランク型の接地電極５０９のうち互いに平行な部分は線路電極６１７，６１８と部分的に平行に対向するように配置している。したがって２段目と３段目のＬＣ並列共振器のインダクタと接地との間に分布容量が生じることになる。

このように複数のＬＣ並列共振器を順に誘導結合させた基本構成のものに接地電極形成層を挿入することによって付加回路を容易に設けることができ、そのことによってフィルタ特性を様々に定めることができる。

《第２０の実施形態》
第２０の実施形態はチップインダクタを用いて５段のＬＣ並列共振器を構成したものである。
図５１の（Ａ）はこの第２０の実施形態に係る積層帯域通過フィルタの分解斜視図、（Ｂ）は外観斜視図である。

この積層帯域通過フィルタは、接地電極形成層１０１、キャパシタ電極形成層１０２、入出力電極形成層１０３、および線路電極形成層５０４を積層してなる積層体に入出力端子７，８、接地端子６を形成し、チップインダクタ１７１〜１７５を実装（搭載）することによって構成したものである。

図５１の（Ａ）において、線路電極形成層５０４にはチップインダクタ接続電極（７１６Ａ，７１６Ｂ）〜（７２０Ａ，７２０Ｂ）を形成している。

線路電極形成層５０４とキャパシタ電極形成層１０２との間および線路電極形成層５０４と接地電極形成層１０１との間にそれぞれ設けるビア電極の構成は図２の（Ａ）に示したものと同様である。したがって上記チップインダクタ１７１〜１７５を上記積層体に搭載した状態で、等価回路としては図３の（Ａ）に示したものと同等のフィルタを構成することができる。

このように、搭載するチップインダクタ１７１〜１７５のインダクタンス値を変更することによって、上記積層体を変更することなくフィルタ特性を容易に設定することができる。

また、チップインダクタを用いることによってＬＣ並列共振器の各インダクタのインダクタンス値を大きく確保できるので、小型でありながら比較的低い周波数帯域に適用可能な帯域通過フィルタが構成できる。

《第２１の実施形態》
以上に示した各実施形態では、誘電体層おび電極層の積層方向に対して垂直方向にインダクタ電極およびキャパシタ電極を配列形成したが、第２１の実施形態では、インダクタ電極およびキャパシタ電極を誘電体層および電極層の積層方向に配列する。

図５２はこの第２１の実施形態に係る積層帯域通過フィルタの分解斜視図である。
この積層帯域通過フィルタは、接地電極形成層２１，２３，２５，２７、インダクタ・キャパシタ電極形成層２２，２４，２６、および外層２８を積層して積層体２００を構成するとともに、その側面に入出力端子７０，８０および接地端子６０，６１を形成したものである。

接地電極形成層２１には接地電極３１および接地接続電極７１，７２を形成している。接地電極形成層２３には接地電極３２および接地接続電極７３を形成している。接地電極形成層２５に接地電極３３および接地接続電極７４を形成している。また接地電極形成層２７には接地電極３４および接地接続電極７５，７６を形成している。

インダクタ・キャパシタ電極形成層２２，２４，２６にはそれぞれキャパシタ電極４１，４２，４３、インダクタ電極５１，５２，５３をそれぞれ形成している。またインダクタ電極５１の端部と接地電極３２とに導通するビア電極９１、インダクタ電極５２の端部と接地電極３３とに導通するビア電極９２、インダクタ電極５３の端部と接地電極３３とに導通するビア電極９３をそれぞれ設けている。

このような構成であるので、等価回路図として図５３に示すような回路が構成できる。ここでキャパシタＣ１〜Ｃ３は上記キャパシタ電極４１〜４３と接地電極３１〜３４との間に生じる容量を記号化したものである。またインダクタＬ１〜Ｌ３は上記インダクタ電極５１〜５３によるインダクタンス成分を記号化したものである。図５２に示したインダクタ電極５２によるループの方向とインダクタ電極５１，５３によるループの方向とは逆方向であるので、図５３に示した誘導性結合Ｍ１，Ｍ２はそれぞれ逆極性であり〈１０１〉結合の構成となる。なお、接地端子６１はインダクタ電極５１〜５３の一部とそれぞれ対向して横断するので横断電極としても作用する。

なお、以上に示した各実施形態ではキャパシタ電極をキャパシタ電極形成層に電極を形成することによってＬＣ並列共振器のキャパシタを構成したが、チップコンデンサを誘電体層と電極層との積層体に搭載してもよい。

また、以上に示した各実施形態では、共通の接地電極とキャパシタ電極とで容量を生じさせたが、接地電極の代わりに別のキャパシタ電極を別の電極形成層に形成することで、容量を生じさせてもよい。

《第２２の実施形態》
図５４は第２２の実施形態に係る積層帯域通過フィルタの分解斜視図、図５５の（Ａ）はその等価回路図、図５５の（Ｂ）はその通過特性および反射特性を示す図である。

この積層帯域通過フィルタは、接地電極形成層９０１、キャパシタ電極形成層９０２、入出力電極形成層９０３、線路電極形成層９０４、および外層９０５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。この積層帯域通過フィルタの外観は図２の（Ｂ）に示したものと同様である。

図５４に示すように、入出力電極形成層９０３には入出力電極１０２１，１０２２とともに入出力間キャパシタ電極１０６０を形成している。この入出力間キャパシタ電極１０６０は２つの入出力電極１０２１，１０２２との間に容量を生じさせることによって、入出力電極１０２１−１０２２間を容量結合させるものである。

キャパシタ電極形成層９０２のキャパシタ電極１０１１，１０１２，１０１３はそれぞれ接地電極１００９に対向する。

ビア電極１０３１は入出力電極１０２１、キャパシタ電極１０１１、および線路電極１０１６に導通し、ビア電極１０３５は入出力電極１０２２、キャパシタ電極１０１３、および線路電極１０１８に導通する。

ビア電極１０３２は線路電極１０１６の他端と接地電極１００９とに導通する。ビア電極１０３３は接地電極１００９と線路電極１０１７の一端とに導通し、ビア電極１０３４は線路電極１０１７の他端とキャパシタ電極１０１２とに導通する。ビア電極１０３６は線路電極１０１８の他端と接地電極１００９とに導通する。

この積層帯域通過フィルタの等価回路は図５５の（Ａ）に示すようなものとなる。この回路は第１６の実施形態で図４３の（Ａ）に示したものと同様である。図５５の（Ａ）に示すキャパシタＣ１，Ｃ２，Ｃ３はキャパシタ電極１０１１、１０１２、１０１３と接地電極１００９とで構成される。インダクタＬ１は線路電極１０１６とビア電極１０３１，１０３２により構成される。インダクタＬ２は線路電極１０１７とビア電極１０３３，１０３４により構成される。インダクタＬ３は線路電極１０１８とビア電極１０３５，１０３６により構成される。キャパシタＣ１２はキャパシタ電極１０１１と１０１２との電極間間隙、キャパシタＣ２３はキャパシタ電極１０１２と１０１３との電極間間隙でそれぞれ構成される。キャパシタＣ１３は入出力間キャパシタ電極１０６０と入出力電極１０２１，１０２２との電極間間隙によって構成される容量、および入出力間キャパシタ電極１０６０の両端部分とキャパシタ電極１０１１，１０１３との間に生じる容量の合成容量である。また、インダクタＬ１とＬ２との間に誘導結合Ｍ１、インダクタＬ２とＬ３との間に誘導結合Ｍ２がそれぞれ生じる。この３段のＬＣ並列共振器の各共振器間の結合の極性は〈１０１〉である。

以上の構造により、３段のＬＣ並列共振器から成るバンドパスフィルタとして作用する。

この第２２の実施形態では、３つの線路電極１０１６，１０１７，１０１８のうち中央の線路電極１０１７をミアンダ状にしたことにより、限られた占有面積内に相対的に長い線路電極を形成できる。そのため、必要なインダクタンスを得るための面積が縮小化でき、その分全体に小型化できる。

また、キャパシタ電極形成層９０２上に形成した２段目のＬＣ並列共振器のキャパシタ電極１０１２を入力側のＬＣ並列共振器のキャパシタ電極１０１１と出力側のＬＣ並列共振器のキャパシタ電極１０１３との間に挟まれない位置に配置している。

このような各キャパシタ電極の配置によって、キャパシタ電極１０１１と１０１２との間に生じる容量、およびキャパシタ電極１０１３と１０１２との間に生じる容量を共に小さくしたまま、これらの容量とは独立に、２つのキャパシタ電極１０１１−１０１３間に生じる容量を最適な値に定めることができる。そのため、２つのキャパシタ電極１０１１−１０１３間の間隔を調整するだけで、入出力端子間の容量を設定することができ、通過帯域両側の減衰極の周波数の設計が容易となる。因みに図４２に示した例では、キャパシタ電極３１１と３１３との間に２段目の共振器のキャパシタ電極３１２が介在しているので、キャパシタ電極３１１，３１３とキャパシタ電極３１２との間に相対的に大きな容量が生じる。そのため、入出力端子間容量値の設計が難しく、飛び結合による減衰極の制御も困難である。

さらに、この第２２の実施形態では、入出力間キャパシタ電極１０６０を２段目のＬＣ並列共振器のキャパシタ電極１０１２と対向しない（容量性結合しない）位置に配置している。そのため、入出力間キャパシタ電極１０６０と２段目のＬＣ並列共振器のキャパシタ電極１０１２との不要な結合が抑えられ、１段目の共振器と３段目の共振器との飛び結合による所期の減衰極特性が得られる。

このように〈１０１〉結合の３段の共振器を順に結合させるとともに、１段目と３段目の共振器間を容量性結合させることによって、図５５の（Ｂ）に示すような特性が得られる。ここで特性Ｓ２１は通過特性、特性Ｓ１１は反射特性である。この例では約２．３〜２．９ＧＨｚに通過帯域が得られている。また、この通過帯域の低域側に２つの減衰極が生じている。図４３の（Ｂ）と対比すれば明らかなように、通過帯域の低域で通過帯域に近い側の減衰極による減衰量が大きく、約２．２ＧＨｚ以下の周波数帯で減衰量約−４０ｄＢを確保できていることがわかる。

《第２３の実施形態》
図５６は第２３の実施形態に係る積層帯域通過フィルタの分解斜視図である。第２２の実施形態で図５４に示した例と異なるのは、線路電極形成層９０４に形成した各線路電極のパターンである。この図５６に示す例では、線路電極形成層９０４にそれぞれミアンダ状の線路電極１１１６，１１１７，１１１８を形成している。その他は図５４に示したものと同様である。したがって、等価回路は図５５の（Ａ）と同様である。

また、これらの線路電極のパターンは線路電極形成層９０４の中心に対して点対称に形成している。そのため、等価回路で表した場合の１段目と３段目のＬＣ並列共振器のインダクタＬ１，Ｌ３は等しく、またインダクタＬ１−Ｌ２間の誘導結合Ｍ１と、インダクタＬ２−Ｌ３間の誘導結合Ｍ２とは等しい。

なお、この例では線路電極１１１６，１１１７，１１１８のいずれもミアンダ状に形成したが、１段目と３段目の線路電極１１１６，１１１８はそれぞれ中央側に突出するコ字形状にしてもよい。

このように各線路電極１１１６，１１１７，１１１８の線路長を長くしたことにより、等価回路で表した場合の各段のＬＣ並列共振器のインダクタＬ１，Ｌ２，Ｌ３のインダクタンスが大きくなる。そのため、各線路電極１１１６，１１１７，１１１８が直線状である場合に比較して、通過帯域の周波数を低く設定することができる。

このようにして小型の積層帯域通過フィルタを構成できる。また、線路電極形成層９０４のみを変更するだけで、フィルタの特性を容易に変更することができる。

《第２４の実施形態》
図５７は第２４の実施形態に係る積層帯域通過フィルタの分解斜視図、図５８の（Ａ）はその等価回路図、図５８の（Ｂ）はその通過特性および反射特性を示す図である。

この積層帯域通過フィルタは、接地電極形成層１００１、キャパシタ電極形成層１００２，１００６、入出力電極形成層１００３、線路電極形成層１００４、および外層１００５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。この積層帯域通過フィルタの外観は図２の（Ｂ）に示したものと同様である。

図５７に示すように、入出力電極形成層１００３には入出力電極１０２１，１０２２とともに入出力間キャパシタ電極１０６０を形成している。この入出力間キャパシタ電極１０６０は２つの入出力電極１０１１，１０１４との間に容量を生じさせることによって、入出力電極１０２１−１０２２間を容量結合させるものである。

キャパシタ電極形成層１００６のキャパシタ電極１０１１，１０１４はそれぞれ接地電極１００９に対向する。

もう一つのキャパシタ電極形成層１００２のキャパシタ電極１０１２，１０１３はそれぞれ接地電極１００９に対向する。

ビア電極１０３１は入出力電極１０２１、キャパシタ電極１０１１、および線路電極１０１６の一端に導通する。ビア電極１０３２は線路電極１０１６の他端と接地電極１００９とに導通する。ビア電極１０３３は接地電極１００９と線路電極１０１７の一端とに導通する。ビア電極１０３４は線路電極１０１７の他端とキャパシタ電極１０１２とに導通する。ビア電極１０３５は線路電極１０１８の一端と接地電極１０１９とに導通する。ビア電極１０３６は線路電極１０１８の他端とキャパシタ電極１０１３とに導通する。ビア電極１０３７は入出力電極１０２２、キャパシタ電極１０１４、および線路電極１０１９に導通する。ビア電極１０３８は線路電極１０１９の他端と接地電極１００９とに導通する。

この積層帯域通過フィルタの等価回路は図５８の（Ａ）に示すようなものとなる。この図５８の（Ａ）に示すキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４はキャパシタ電極１０１１，１０１２，１０１３，１０１４と接地電極１００９とで構成される。インダクタＬ１は線路電極１０１６とビア電極１０３１，１０３２により構成される。インダクタＬ２は線路電極１０１７とビア電極１０３３，１０３４により構成される。インダクタＬ３は線路電極１０１８とビア電極１０３５，１０３６により構成される。インダクタＬ４は線路電極１０１９とビア電極１０３７，１０３８により構成される。

キャパシタＣ２３はキャパシタ電極１０１２と１０１３との電極間間隙により構成される。キャパシタＣ１４は入出力間キャパシタ電極１０６０と入出力電極１０１１，１０１４との電極間間隙によって構成される容量、および入出力間キャパシタ電極１０６０の両端部分とキャパシタ電極１０１１，１０１４との間に生じる容量の合成容量である。

また、インダクタＬ１とＬ２との間に誘導結合Ｍ１、インダクタＬ２とＬ３との間に誘導結合Ｍ２、インダクタＬ３とＬ４との間に誘導結合Ｍ３がそれぞれ生じる。この４段のＬＣ並列共振器の各共振器間の結合の極性は〈１００１〉である。

以上の構造により、４段のＬＣ並列共振器から成るバンドパスフィルタとして作用する。

この第２４の実施形態では、入力側および出力側の共振器のキャパシタ電極１０１１，１０１４を他のキャパシタ電極１０１２，１０１３とは異なる単独の電極層に配置しているので、入出力側の共振器のキャパシタ１０１１，１０１４は他の共振器のキャパシタ電極１０１２，１０１３とは結合せず、安定した容量が得られる。その結果、減衰極特性およびフィルタ特性が向上する。

また、入出力側の共振器のキャパシタ電極１０１１，１０１４が共振器のインダクタと電磁界結合しないので高いＱ特性の共振器が得られ、減衰極特性およびフィルタ特性が向上する。

さらに、入力側および出力側の共振器のキャパシタ電極１０１１，１０１４と他のキャパシタ電極１０１２，１０１３を内部の接地電極１００９の表裏に形成したことにより、内部接地電極の有効面積が増大し、その分小型化設計が可能となる。

図５８の（Ｂ）はこの第２４の実施形態の積層帯域通過フィルタの特性図である。ここで特性Ｓ２１は通過特性、特性Ｓ１１は反射特性である。この例では約２．２〜２．５ＧＨｚに通過帯域が得られている。また、この通過帯域の低域側と高域側のそれぞれ２つの減衰極が生じている。図４６の（Ｂ）と対比すれば明らかなように、通過帯域の高域で通過帯域に近い側の減衰極による減衰量が大きく設定できていることがわかる。

《第２５の実施形態》
図５９は第２５の実施形態に係る積層帯域通過フィルタの分解斜視図、図６０の（Ａ）はその等価回路図、図６０の（Ｂ）はその通過特性および反射特性を示す図である。

第２４の実施形態が４段の共振器を設けたものであるのに対し、この第２５の実施形態では３段の共振器を設けている。

この積層帯域通過フィルタは、接地電極形成層１００１、キャパシタ電極形成層１００２，１００６、入出力電極形成層１００３、線路電極形成層１００４、および外層１００５で積層体をなし、その積層体の端面に所定の入出力端子および接地端子を設けたものである。この積層帯域通過フィルタの外観は図２の（Ｂ）に示したものと同様である。

図５９に示すように、線路電極形成層１００４には３つの線路電極１０１６，１０１７，１０１８を形成していて、キャパシタ電極形成層１００２には１つのキャパシタ電極１０１２を形成している。また、それに応じてビア電極の形成位置を定めている。その他の各電極層の構成は図５７に示したものと同様である。すなわちその他の電極層としては図５７に示した４段の場合と同じ電極層のパターンを用いる。

ビア電極１０３１は入出力電極１０２１、キャパシタ電極１０１１、および線路電極１０１６の一端に導通する。ビア電極１０３２は線路電極１０１６の他端と接地電極１００９とに導通する。ビア電極１０３３は接地電極１００９と線路電極１０１７の一端とに導通する。ビア電極１０３４は線路電極１０１７の他端とキャパシタ電極１０１２とに導通する。ビア電極１０３５は入出力電極１０２２、キャパシタ電極１０１３、および線路電極１０１８の一端に導通する。ビア電極１０３６は線路電極１０１８の他端と接地電極１００９とに導通する。

この積層帯域通過フィルタの等価回路は図６０の（Ａ）に示すようなものとなる。この図６０の（Ａ）に示すキャパシタＣ１，Ｃ２，Ｃ３はキャパシタ電極１０１１，１０１２，１０１３と接地電極１００９とで構成される。インダクタＬ１は線路電極１０１６とビア電極１０３１，１０３２により構成される。インダクタＬ２は線路電極１０１７とビア電極１０３３，１０３４により構成される。インダクタＬ３は線路電極１０１８とビア電極１０３５，１０３６により構成される。

キャパシタＣ１３は入出力間キャパシタ電極１０６０と入出力電極１０１１，１０１３との電極間間隙によって構成される容量、および入出力間キャパシタ電極１０６０の両端部分とキャパシタ電極１０１１，１０１３との間に生じる容量の合成容量である。

また、インダクタＬ１とＬ２との間に誘導結合Ｍ１、インダクタＬ２とＬ３との間に誘導結合Ｍ２がそれぞれ生じる。この３段のＬＣ並列共振器の各共振器間の結合の極性は〈１０１〉である。

以上の構造により、３段のＬＣ並列共振器から成るバンドパスフィルタとして作用する。

この第２５の実施形態では、入力側および出力側の共振器のキャパシタ電極１０１１，１０１３を他の共振器のキャパシタ電極１０１２とは異なる単独の電極層に配置しているので、入出力側の共振器のキャパシタ１０１１，１０１３は他の共振器のキャパシタ電極１０１２とは結合せず、安定した容量が得られる。その結果、減衰極特性およびフィルタ特性が向上する。

また、入出力側の共振器のキャパシタ電極１０１１，１０１３が共振器のインダクタと電磁界結合しないので高いＱ特性の共振器が得られ、減衰極特性およびフィルタ特性が向上する。

さらに、入力側および出力側の共振器のキャパシタ電極１０１１，１０１３と他のキャパシタ電極１０１２を内部の接地電極１００９の表裏に形成したことにより、内部接地電極の有効面積が増大し、その分小型化設計が可能となる。

図６０の（Ｂ）はこの第２５の実施形態の積層帯域通過フィルタの特性図である。ここで特性Ｓ２１は通過特性、特性Ｓ１１は反射特性である。この例では約２．２〜２．５ＧＨｚに通過帯域が得られている。また、この通過帯域の低域側に２つの減衰極、高域側に１つの減衰極が生じている。図４３の（Ｂ）と対比すれば明らかなように、通過帯域の低域で通過帯域に近い側の減衰極による減衰量が大きく設定できていることがわかる。

Claims (21)

1. 複数の誘電体層と複数の電極層との積層体である積層帯域通過フィルタにおいて、
   前記電極層のいずれかに形成した接地電極と、前記電極層のいずれかに形成したキャパシタ電極と、前記電極層のいずれかに形成した線路電極および前記誘電体層に形成したビア電極からなるインダクタ電極と、を備え、
   前記接地電極および前記キャパシタ電極は前記積層体の前記誘電体層に平行な、実装面である第１主面側に配置され、且つ前記接地電極は前記複数の電極層のうち前記積層体の第１主面に最も近い層に共通の接地電極として配置され、前記線路電極は前記積層体の第２主面側に近い層に配置され、
   前記ビア電極は、前記線路電極の第１端と前記キャパシタ電極との間に接続される第１ビア電極と、前記線路電極の第２端と前記接地電極との間に接続される第２ビア電極とで構成され、
   前記インダクタ電極で構成されるインダクタと、前記キャパシタ電極と前記接地電極とが対向して構成される容量とでＬＣ並列共振器が構成され、
   前記ＬＣ並列共振器は前記積層体内で３つ以上形成されていて、
   前記複数のＬＣ並列共振器のうち入力側のＬＣ並列共振器が接続される入力電極と、出力側のＬＣ並列共振器が接続される出力電極とを備え、
   前記線路電極は前記第２ビア電極を介して前記第１主面側においてのみ前記接地電極に接続されて、前記複数のＬＣ並列共振器のインダクタ電極は、前記第１ビア電極と前記キャパシタ電極との接続点を始点とし、前記第２ビア電極と前記接地電極との接続点を終点とするループをそれぞれ形成し、
   前記複数のＬＣ並列共振器のインダクタ電極によるループの面を前記インダクタ電極の配列方向に見たとき、互いに結合する複数の前記ＬＣ並列共振器のインダクタ電極によって囲まれる領域が少なくとも一部で重なっていて、前記ループの面同士の対向によって前記ＬＣ並列共振器同士が結合し、
   結合する少なくとも２つの前記ＬＣ並列共振器の、前記始点から前記終点への前記ループの方向が前記インダクタ電極の配列方向に見たとき、互いに逆であることを特徴とする積層帯域通過フィルタ。
2. 前記入力側ＬＣ並列共振器の前記インダクタ電極によるループの方向と、前記入力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器の前記インダクタ電極によるループの方向とが逆であり、且つ前記出力側ＬＣ並列共振器の前記インダクタ電極によるループの方向と、前記出力側ＬＣ並列共振器のインダクタ電極に隣接するＬＣ並列共振器の前記インダクタ電極によるループの方向とが逆である請求項１に記載の積層帯域通過フィルタ。
3. 前記複数のＬＣ並列共振器のうち少なくとも１つのＬＣ並列共振器は互いに並列に接続される複数の線路電極を備えている、請求項１または２に記載の積層帯域通過フィルタ。
4. 前記複数のＬＣ並列共振器のインダクタ電極に対して絶縁状態で横断する横断電極を前記接地電極とは別の、前記第２主面側の電極層に設けた、請求項１〜３のうちいずれか１項に記載の積層帯域通過フィルタ。
5. 前記横断電極は前記ＬＣ並列共振器の接地側となる接地電極に導通するものである、請求項４に記載の積層帯域通過フィルタ。
6. 積層した誘電体層の側面に側面電極を備え、
   前記ＬＣ並列共振器の接地側となる接地電極は少なくとも１本の接続電極を経由して前記側面電極に導通する、請求項１〜５のうちいずれか１項に記載の積層帯域通過フィルタ。
7. 前記接地電極は、前記複数のＬＣ並列共振器のうち所定のＬＣ並列共振器同士の接地間で電気的（高周波的）に分離された複数の接地電極からなる、請求項５または６に記載の積層帯域通過フィルタ。
8. 前記入力電極と前記出力電極とを構成する入出力電極形成層を、前記キャパシタ電極または前記線路電極の少なくとも一方の電極を含む電極層とは別に設けるとともに、前記入力電極および前記出力電極がそれぞれ導通する入力端子および出力端子を前記積層体の側面に設けた、請求項１〜７のうちいずれか１項に記載の積層帯域通過フィルタ。
9. 前記入出力電極形成層は、前記線路電極を形成した電極層と前記キャパシタ電極を形成した電極層との間に配置されている、請求項８に記載の積層帯域通過フィルタ。
10. 前記複数のＬＣ並列共振器のキャパシタ電極は当該複数のキャパシタ電極の配置範囲に広がる共通の接地電極との間にそれぞれ容量を構成する電極であり、当該キャパシタ電極は同一の電極層で形成されている、請求項１〜９のうちいずれか１項に記載の積層帯域通過フィルタ。
11. 前記複数のＬＣ共振器の各線路電極は同一の電極層に形成されたものである、請求項１〜１０のうちいずれか１項に記載の積層帯域通過フィルタ。
12. 前記キャパシタ電極および前記線路電極のそれぞれは、それら複数のキャパシタ電極および前記線路電極が分布する範囲の中心を通り、且つ、前記線路電極に平行な仮想中心線に対して線対称に配置されている、請求項１１に記載の積層帯域通過フィルタ。
13. 隣接する少なくとも２つの前記線路電極の幅が互いに異なる、請求項１１または１２に記載の積層帯域通過フィルタ。
14. 隣接する前記線路電極の幅方向の間隔が非等間隔である、請求項１１〜１３のうちいずれか１項に記載の積層帯域通過フィルタ。
15. 前記第１ビア電極と前記第２ビア電極との間の距離は、少なくとも２つの前記線路電極同士で異なる、請求項１１〜１４のうちいずれか１項に記載の積層帯域通過フィルタ。
16. 前記複数の電極層のうち所定の電極層に、前記入力電極と前記出力電極との間を容量で接続するためのキャパシタ電極を設けた、請求項１〜１５のうちいずれか１項に記載の積層帯域通過フィルタ。
17. 複数の前記線路電極のうち少なくとも１つがミアンダ形状またはコ字形状である請求項１〜１６のうちいずれか１項に記載の積層帯域通過フィルタ。
18. 前記入力側のＬＣ並列共振器のキャパシタ電極と前記出力側のＬＣ並列共振器のキャパシタ電極とで挟まれる領域以外の領域に他のキャパシタ電極を形成した請求項１〜１７のうちいずれか１項に記載の積層帯域通過フィルタ。
19. 前記入力側および出力側のＬＣ並列共振器のキャパシタ電極と、当該キャパシタ電極以外のキャパシタ電極とがそれぞれ異なる電極層に配置されている請求項１〜１８のうちいずれか１項に記載の積層帯域通過フィルタ。
20. 前記線路電極を含む電極層に積層されている前記誘電体層の比誘電率は６以上８０以下の範囲内にあり、前記キャパシタ電極を含む電極層が積層されている前記誘電体層の比誘電率は２０以上である、請求項１〜１９のうちいずれか１項に記載の積層帯域通過フィルタ。
21. 前記誘電体層は、低温焼結セラミックである、請求項１〜２０のうちいずれか１項に記載の積層帯域通過フィルタ。

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