WO2021149583A1 - バンドパスフィルタ - Google Patents

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WO2021149583A1
WO2021149583A1 PCT/JP2021/001048 JP2021001048W WO2021149583A1 WO 2021149583 A1 WO2021149583 A1 WO 2021149583A1 JP 2021001048 W JP2021001048 W JP 2021001048W WO 2021149583 A1 WO2021149583 A1 WO 2021149583A1
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capacitor
electrode
circuit
inductor
ground
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PCT/JP2021/001048
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谷口　哲夫
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株式会社村田製作所
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    • H01P1/201—Filters for transverse electromagnetic waves
    • H01P1/203—Strip line filters
    • H01P1/20327—Electromagnetic interstage coupling
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    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
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    • H01—ELECTRIC ELEMENTS
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    • H01F27/00—Details of transformers or inductances, in general
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
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    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1716—Comprising foot-point elements
    • H03H7/1725—Element to ground being common to different shunt paths, i.e. Y-structure
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    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/17—Structural details of sub-circuits of frequency selective networks
    • H03H7/1741—Comprising typical LC combinations, irrespective of presence and location of additional resistors
    • H03H7/1758—Series LC in shunt or branch path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Definitions

  • the present invention relates to a bandpass filter, and more particularly to a bandpass filter including a plurality of resonant circuits composed of an inductor and a capacitor.
  • a high-frequency bandpass filter suitable for miniaturization and cost reduction is configured by forming a plurality of resonance circuits having a capacitor and an inductor in a laminate including a dielectric layer, a pattern conductor, and a via conductor.
  • a bandpass filter there is a bandpass filter described in Japanese Patent Application Laid-Open No. 2014-57277 (Patent Document 1).
  • the bandpass filter of Patent Document 1 has three or more resonant circuits composed of an inductor and a capacitor, and a floating conductor arranged so as to straddle each inductor without contacting other line conductors. is doing. Then, the capacitance formed by the floating conductor and the predetermined line conductor is made larger than the total of the resonance capacitances constituting the capacitor.
  • a bandpass filter it may be required to maintain the pass band and change the amount of attenuation of the attenuation pole at the same time.
  • a desired pass band is obtained while capacitively coupling non-adjacent resonant circuits by the above configuration. In that case, if the pass band is changed, the amount of attenuation of the attenuation pole may change accordingly. That is, it may be difficult to change the amount of attenuation of the attenuation pole while maintaining the pass band.
  • an object of the present invention is to provide a bandpass filter capable of generating an attenuation pole of a required amount of attenuation on at least one of a high frequency side and a low frequency side of a pass band while maintaining a pass band. be.
  • the coupling structure of a plurality of resonant circuits can be improved.
  • a first aspect of the bandpass filter according to the present invention includes a first filter circuit, a second filter circuit, a first intermediate circuit, a second intermediate circuit, and a ninth capacitor. There is.
  • the first filter circuit includes a first resonance circuit, a second resonance circuit, and a first common capacitor.
  • the first resonant circuit has a first inductor, a third inductor, and a first capacitor.
  • the second resonant circuit has a second inductor, a third inductor, and a second capacitor. The first resonant circuit and the second resonant circuit are connected to the ground via the first common capacitor.
  • the second filter circuit includes a third resonance circuit, a fourth resonance circuit, and a first common capacitor.
  • the third resonant circuit has a fourth inductor, a sixth inductor, and a third capacitor.
  • the fourth resonant circuit has a fifth inductor, a sixth inductor, and a fourth capacitor.
  • the third resonant circuit and the fourth resonant circuit are connected to ground via a second common capacitor.
  • the first intermediate circuit comprises a fifth capacitor connected to ground, a sixth capacitor connected to ground, and a seventh inductor connected between the fifth capacitor and the sixth capacitor.
  • the second intermediate circuit includes a seventh capacitor connected to the ground, an eighth capacitor connected to the ground, and an eighth inductor connected between the seventh capacitor and the eighth capacitor.
  • the seventh inductor is electromagnetically coupled to each of the first to third inductors.
  • the eighth inductor is electromagnetically coupled to each of the fourth to seventh inductors.
  • the ninth capacitor is connected between the first intermediate circuit and the second intermediate circuit.
  • a second aspect of the bandpass filter according to the present invention includes a plurality of laminated dielectric layers, a first filter circuit and a second filter circuit, and a first intermediate circuit and a second intermediate circuit. , A first ground electrode and a first intermediate capacitor electrode are provided.
  • the first filter circuit and the second filter circuit are arranged side by side in a direction orthogonal to the stacking direction of the plurality of dielectric layers.
  • the first intermediate circuit and the second intermediate circuit are arranged side by side between the first filter circuit and the second filter circuit. Further, the first intermediate circuit is electromagnetically coupled with the first filter circuit.
  • the second intermediate circuit is electromagnetically coupled to each of the second filter circuit and the first intermediate circuit.
  • Each of the first filter circuit and the second filter circuit has a first line electrode, a common electrode, a first capacitor electrode, a second capacitor electrode, a first via conductor, and a second. It includes a via conductor and a common via conductor.
  • the first line electrode extends in the direction perpendicular to the stacking direction of the dielectric layer.
  • the first capacitor electrode and the second capacitor electrode are arranged to face the common electrode.
  • the first via conductor passes in the stacking direction and connects the first line electrode and the first capacitor electrode.
  • the second via conductor passes in the stacking direction and connects the first line electrode and the second capacitor electrode.
  • the common via conductor is arranged between the first via conductor and the second via conductor, passes in the stacking direction, and connects the first line electrode and the common electrode.
  • Each of the first intermediate circuit and the second intermediate circuit has a second ground electrode, a ground via conductor, a third capacitor electrode, a fourth capacitor electrode, a second line electrode, and a third.
  • the via conductor and the fourth via conductor are included.
  • the second line electrode extends in the direction perpendicular to the stacking direction of the dielectric layer.
  • the third capacitor electrode and the fourth capacitor electrode are arranged to face the second ground electrode.
  • the third via conductor passes in the stacking direction and connects the second line electrode and the third capacitor electrode.
  • the fourth via conductor passes in the stacking direction and connects the second line electrode and the fourth capacitor electrode.
  • the ground via conductor connects the first ground electrode and the second ground electrode.
  • the first intermediate capacitor electrode is arranged so as to face the third capacitor electrode of the first intermediate circuit and the third capacitor electrode of the second intermediate circuit.
  • the bandpass filter according to the present invention can generate an attenuation electrode having a required amount of attenuation on at least one of the high frequency side and the low frequency side of the pass band while maintaining the pass band.
  • bandpass filter to which the present invention is applied include, but are not limited to, a multilayer ceramic filter obtained by simultaneously firing a low-temperature fired ceramic and a pattern conductor and a via conductor.
  • the bandpass filter according to the present embodiment relates to the generation of an attenuation pole on the high frequency side of the pass band, and is characterized by including a capacitor for connecting the first intermediate circuit and the second intermediate circuit described later. be.
  • the bandpass filter 100 which is the first example of the present embodiment, will be described with reference to FIGS. 1 to 3.
  • the exploded perspective view described later is a schematic view.
  • the thickness of the dielectric layer and the pattern conductor, the thickness of the via conductor, and the like are schematic.
  • variations in the shape of each component that occur in the manufacturing process are not necessarily reflected in each drawing. That is, it can be said that the drawings used for explanation in the present specification represent the actual product in an essential aspect even if there are some parts different from the actual product.
  • FIG. 1 is an equivalent circuit diagram of the bandpass filter 100.
  • the bandpass filter 100 includes a first filter circuit FC1, a second filter circuit FC2, a first intermediate circuit MC1, and a second intermediate circuit MC2.
  • the first filter circuit FC1 includes a first resonance circuit RC1, a second resonance circuit RC2, and a first common capacitor C61.
  • the first resonant circuit RC1 has a first inductor L11, a third inductor L13, and a first capacitor C11.
  • the second resonant circuit RC2 has a second inductor L12, a third inductor L13, and a second capacitor C12.
  • the first inductor L11 and the third inductor L13 which are connected in series, and the first capacitor C11 are connected in parallel.
  • the second inductor L12 and the third inductor L13 which are connected in series, and the second capacitor C12 are connected in parallel.
  • the third inductor L13 is a common component in the first resonant circuit RC1 and the second resonant circuit RC2.
  • the first filter circuit FC1 further includes a first port PT1 connected to a connection point between the first inductor L11 and the first capacitor C11. Further, in the first filter circuit FC1, the connection points of the first capacitor C11, the second capacitor C12 and the third inductor L13 are grounded via the first common capacitor C61.
  • the second filter circuit FC2 includes a third resonance circuit RC3, a fourth resonance circuit RC4, and a second common capacitor C62.
  • the third resonant circuit RC3 has a fourth inductor L21, a sixth inductor L23, and a third capacitor C21.
  • the fourth resonant circuit RC4 has a fifth inductor L22, a sixth inductor L23, and a fourth capacitor C22.
  • the fourth inductor L21 and the sixth inductor L23 which are connected in series, and the third capacitor C21 are connected in parallel.
  • the fifth inductor L22 and the sixth inductor L23 which are connected in series, and the fourth capacitor C22 are connected in parallel.
  • the sixth inductor L23 is a common component in the third resonant circuit RC3 and the fourth resonant circuit RC4.
  • the second filter circuit FC2 further includes a second port PT2 connected to a connection point between the fourth inductor L21 and the third capacitor C21. Further, in the second filter circuit FC2, the connection points of the third capacitor C21, the fourth capacitor C22 and the sixth inductor L23 are grounded via the second common capacitor C62.
  • the first intermediate circuit MC1 has a fifth capacitor C31, a sixth capacitor C32, and a seventh inductor L31. Each of the fifth capacitor C31 and the sixth capacitor C32 is connected to the ground.
  • the seventh inductor L31 is connected between the fifth capacitor C31 and the sixth capacitor C32. That is, one of the capacitor electrodes constituting the fifth capacitor C31 is connected to the ground, and the other is connected to one end of the seventh inductor L31. Further, one of the capacitor electrodes constituting the sixth capacitor C32 is connected to the ground, and the other is connected to the other end of the seventh inductor L31.
  • the first intermediate circuit MC1 functions as a resonant circuit. That is, it becomes a resonance circuit of the central stage of the bandpass filter 100.
  • the second intermediate circuit MC2 has a seventh capacitor C41, an eighth capacitor C42, and an eighth inductor L41. Each of the seventh capacitor C41 and the eighth capacitor C42 is connected to the ground.
  • the eighth inductor L41 is connected between the seventh capacitor C41 and the eighth capacitor C42. That is, one of the capacitor electrodes constituting the seventh capacitor C41 is connected to the ground, and the other is connected to one end of the eighth inductor L41. Further, one of the capacitor electrodes constituting the eighth capacitor C42 is connected to the ground, and the other is connected to the other end of the eighth inductor L41.
  • the second intermediate circuit MC2 functions as a resonant circuit. That is, it becomes a resonance circuit of the central stage of the bandpass filter 100.
  • the seventh inductor L31 is electromagnetically coupled to each of the first inductor L11, the second inductor L12, and the third inductor L13.
  • the eighth inductor L41 is electromagnetically coupled to each of the fourth inductor L21, the fifth inductor L22, and the sixth inductor L23. And, the seventh inductor L31 and the eighth inductor L41 are also electromagnetically coupled.
  • the bandpass filter 100 further includes a ninth capacitor C51.
  • the ninth capacitor C51 is connected between the connection point A1 between the fifth capacitor C31 and the seventh inductor L31 and the connection point B1 between the seventh capacitor C41 and the eighth inductor L41.
  • FIG. 2 is an exploded perspective view of the bandpass filter 100.
  • the bandpass filter 100 includes the laminated dielectric layers DL1 to DL13, a first filter circuit and a second filter circuit, a first intermediate circuit and a second intermediate circuit, and a rectangular first filter. It includes an intermediate capacitor electrode P16.
  • the direction marker PM is arranged on the dielectric layer DL1, but this is not essential (the same applies hereinafter).
  • the first filter circuit and the second filter circuit are arranged side by side in a direction orthogonal to the stacking direction of the dielectric layers DL1 to DL13.
  • the first intermediate circuit and the second intermediate circuit are arranged side by side between the first filter circuit and the second filter circuit. Further, the first intermediate circuit is electromagnetically coupled with the first filter circuit.
  • the second intermediate circuit is electromagnetically coupled to each of the second filter circuit and the first intermediate circuit.
  • the first filter circuit includes a first line electrode P1, a common electrode P2, a first capacitor electrode P3, a second capacitor electrode P4, a first via conductor V1, and a second via conductor V2. And the common via conductor V3.
  • the first line electrode P1 and the first capacitor electrode P3 are rectangular, the common electrode P2 is angular C-shaped, and the second capacitor electrode P4 is L-shaped.
  • the shape of each electrode is not limited to these.
  • the common electrode P2 may be divided into a first portion and a second portion.
  • the first line electrode P1 is formed on the dielectric layer DL2. That is, it extends in the direction perpendicular to the stacking direction of the dielectric layers DL1 to DL13.
  • the first capacitor electrode P3 and the second capacitor electrode P4 face the common electrode P2 via the dielectric layer DL10 so that at least a part of each and the common electrode P2 overlap. Have been placed.
  • the above-mentioned first capacitor C11 is configured to include the first capacitor electrode P3 and the common electrode P2.
  • the above-mentioned second capacitor C12 includes a second capacitor electrode P4 and a common electrode P2.
  • the common electrode P2 is divided into a first portion and a second portion
  • the first capacitor C11 includes the first portion
  • the second capacitor C12 includes the second portion. good.
  • the first via conductor V1 penetrates the dielectric layer DL2 to DL9 and connects the first line electrode P1 and the first capacitor electrode P3.
  • the second via conductor V2 penetrates from the dielectric layer DL2 to DL9 and connects the first line electrode P1 and the second capacitor electrode P4.
  • the common via conductor V3 is arranged between the first via conductor V1 and the second via conductor V2, penetrates the dielectric layer DL2 through DL10, and connects the first line electrode P1 and the common electrode P2. You are connected.
  • the first via conductor V1 has one end of the first line electrode P1.
  • One is connected to the main surface, and the other end is connected to the other main surface of the first capacitor electrode P3.
  • One end of the second via conductor V2 is connected to one main surface of the first line electrode P1, and the other end is connected to the other main surface of the second capacitor electrode P4.
  • One end of the common via conductor V3 is connected to one main surface of the first line electrode P1, and the other end is connected to the other main surface of the common electrode P2.
  • the above-mentioned first inductor L11 is configured to include the first via conductor V1.
  • the above-mentioned second inductor L12 is configured to include a second via conductor V2.
  • the above-mentioned third inductor L13 is configured to include a common via conductor V3.
  • the lead-out electrode PL1 is connected to the first via conductor V1. Specifically, the lead-out electrode PL1 is provided to connect the first via conductor V1 provided on the outer peripheral edge portion of the dielectric layer to the signal electrode PS1 provided on the central portion of the dielectric layer. In the bandpass filter 100, the extraction electrode PL1 has an angular S-shape, but the shape is not limited to this.
  • the connection point between the first via conductor V1 and the lead-out electrode PL1 is set according to the inductance design of the first inductor L11 described above.
  • the extraction electrode PL1 is connected to the signal electrode PS1 provided on the outer surface (lower side of the drawing) of the dielectric layer DL13.
  • the second filter circuit includes a first line electrode P5, a common electrode P6, a first capacitor electrode P7, a second capacitor electrode P8, a first via conductor V4, and a second via conductor V5. And the common via conductor V6.
  • the first line electrode P5 and the first capacitor electrode P7 are rectangular, the common electrode P6 is angular C-shaped, and the second capacitor electrode P8 is L-shaped.
  • the shape of each electrode is not limited to these.
  • the common electrode P6 may be divided into a first portion and a second portion.
  • the first line electrode P5 is formed on the dielectric layer DL2. That is, it extends in the direction perpendicular to the stacking direction of the dielectric layers DL1 to DL13. When viewed from the stacking direction, the first capacitor electrode P7 and the second capacitor electrode P8 face the common electrode P2 via the dielectric layer DL10 so that at least a part of each and the common electrode P6 overlap. Have been placed.
  • the above-mentioned third capacitor C21 is configured to include the first capacitor electrode P7 and the common electrode P6.
  • the fourth capacitor C22 described above includes a second capacitor electrode P8 and a common electrode P6.
  • the common electrode P6 is divided into a first portion and a second portion
  • the third capacitor C21 includes the first portion
  • the fourth capacitor C22 includes the second portion. good.
  • the first via conductor V4 penetrates the dielectric layers DL2 to DL9 and connects the first line electrode P5 and the first capacitor electrode P7.
  • the second via conductor V5 penetrates the dielectric layer DL2 to DL9 and connects the first line electrode P5 and the second capacitor electrode P8.
  • the common via conductor V6 is arranged between the first via conductor V4 and the second via conductor V5, penetrates the dielectric layer DL2 to DL10, and connects the first line electrode P5 and the common electrode P6. ing.
  • one end of the first via conductor V4 is connected to one main surface of the first line electrode P5, and the other end is connected to the other main surface of the first capacitor electrode P7.
  • One end of the second via conductor V5 is connected to one main surface of the first line electrode P5, and the other end is connected to the other main surface of the second capacitor electrode P8.
  • One end of the common via conductor V6 is connected to one main surface of the first line electrode P5, and the other end is connected to the other main surface of the common electrode P6.
  • the above-mentioned fourth inductor L21 is configured to include the first via conductor V4.
  • the fifth inductor L22 described above includes a second via conductor V5.
  • the above-mentioned sixth inductor L23 is configured to include a common via conductor V6.
  • the lead-out electrode PL2 is connected to the first via conductor V4.
  • the lead-out electrode PL2 is a dielectric central portion of the first via conductor V4 provided on the outer peripheral edge portion on the side opposite to the outer peripheral edge portion of the dielectric layer provided with the first via conductor V1. It is provided to connect to the signal electrode PS2 provided in.
  • the extraction electrode PL2 has an angular S-shape, but the shape is not limited to this.
  • the connection point between the first via conductor V4 and the lead-out electrode PL2 is set according to the inductance design of the fourth inductor L21 described above.
  • the extraction electrode PL2 is connected to the signal electrode PS2 provided on the outer surface (lower side of the drawing) of the dielectric layer DL13.
  • the first intermediate circuit includes a second line electrode P9, a second ground electrode P10, a third capacitor electrode P11, a fourth capacitor electrode P12, a third via conductor V7, and a fourth.
  • the via conductor V8 is included.
  • Each of the second line electrode P9, the second ground electrode P10, the third capacitor electrode P11, and the fourth capacitor electrode P12 has a rectangular shape. However, the shape of each electrode is not limited to these.
  • the second line electrode P9 is formed on the dielectric layer DL2. That is, it extends in the direction perpendicular to the stacking direction of the dielectric layers DL1 to DL13.
  • the third capacitor electrode P11 and the fourth capacitor electrode P12 are placed on the second ground electrode P10 via the dielectric layer DL10 so that at least a part of each of the third capacitor electrode P11 and the second ground electrode P10 overlap each other. It is arranged to face the ground electrode P10 of the above.
  • the above-mentioned fifth capacitor C31 includes a third capacitor electrode P11 and a second ground electrode P10.
  • the sixth capacitor C32 described above includes a fourth capacitor electrode P12 and a second ground electrode P10.
  • the third via conductor V7 penetrates the dielectric layer DL2 to DL9 and connects the second line electrode P9 and the third capacitor electrode P11.
  • the fourth via conductor V8 penetrates the dielectric layer DL2 to DL9 and connects the second line electrode P9 and the fourth capacitor electrode P12. Specifically, one end of the third via conductor V7 is connected to one main surface of the second line electrode P9, and the other end is connected to the other main surface of the third capacitor electrode P11. There is. One end of the fourth via conductor V8 is connected to one main surface of the second line electrode P9, and the other end is connected to the other main surface of the fourth capacitor electrode P12.
  • the above-mentioned seventh inductor L31 includes a second line electrode P9, a third via conductor V7, and a fourth via conductor V8.
  • the second intermediate circuit includes a second line electrode P13, a second ground electrode P10, a third capacitor electrode P14, a fourth capacitor electrode P15, a third via conductor V9, and a fourth.
  • the via conductor V10 is included.
  • the second ground electrode P10 is a common component in the first intermediate circuit and the second intermediate circuit.
  • Each of the second line electrode P13, the third capacitor electrode P14, and the fourth capacitor electrode P15 has a rectangular shape. However, the shape of each electrode is not limited to these.
  • the second line electrode P13 is formed on the dielectric layer DL2. That is, it extends in the direction perpendicular to the stacking direction of the dielectric layers DL1 to DL13.
  • the third capacitor electrode P14 and the fourth capacitor electrode P15 are placed on the second ground electrode P10 via the dielectric layer DL10 so that at least a part of each of the third capacitor electrode P14 and the second ground electrode P10 overlap each other. It is arranged to face the ground electrode P10 of the above.
  • the above-mentioned seventh capacitor C41 includes a third capacitor electrode P14 and a second ground electrode P10.
  • the eighth capacitor C42 described above includes a fourth capacitor electrode P15 and a second ground electrode P10.
  • the third via conductor V9 penetrates from the dielectric layer DL2 to DL9 and connects the second line electrode P13 and the third capacitor electrode P14.
  • the fourth via conductor V10 penetrates the dielectric layers DL2 to DL9 and connects the second line electrode P13 and the fourth capacitor electrode P15. Specifically, one end of the third via conductor V9 is connected to one main surface of the second line electrode P13, and the other end is connected to the other main surface of the third capacitor electrode P14. There is. One end of the fourth via conductor V10 is connected to one main surface of the second line electrode P13, and the other end is connected to the other main surface of the fourth capacitor electrode P15.
  • the above-mentioned eighth inductor L41 includes a second line electrode P13, a third via conductor V9, and a fourth via conductor V10.
  • the first intermediate capacitor electrode P16 is arranged to face the third capacitor electrode P11 of the first intermediate circuit and the third capacitor electrode P14 of the second intermediate circuit via the dielectric layer DL9. ing. Specifically, one main surface of the first intermediate capacitor electrode P16 and the other main surface of the third capacitor electrode P11 of the first intermediate circuit are arranged to face each other via the dielectric layer DL9. Further, one main surface of the first intermediate capacitor electrode P16 and the other main surface of the third capacitor electrode P14 of the second intermediate circuit are arranged to face each other via the dielectric layer DL9.
  • the second ground electrode P10 may be divided into a plurality of parts.
  • the fifth capacitor C31, the sixth capacitor C32, the seventh capacitor C41, and the eighth capacitor C42 may each include a portion of the divided second ground electrode P10.
  • FIG. 3 shows the filter characteristics of the bandpass filter 100 when the capacitance of each capacitor and the inductance of each inductor are set to predetermined values. Focusing on the filter characteristic S21, when the pass band is defined by the frequency at which the insertion loss is reduced by 3 dB from the flat portion, the bandpass filter 100 can consider the pass band from about 6.3 GHz to about 8.7 GHz. can. Then, there is an attenuation pole that abruptly attenuates to about ⁇ 55 dB at about 5.7 GHz on the low frequency side of the pass band, and there is an attenuating pole that abruptly attenuates to about ⁇ 60 dB at about 9.4 GHz on the high frequency side.
  • Attenuation on the high frequency side is obtained by arranging an intermediate circuit having a different ground from each of the first filter circuit and the second filter circuit between the first filter circuit and the second filter. Therefore, the propagation of the signal through the ground is minimized. Further, by providing the first intermediate capacitor electrode P16, a larger attenuation electrode can be set to a desired frequency.
  • the bandpass filter 100A which is the second example of the present embodiment, will be described with reference to FIGS. 4 to 6.
  • FIG. 4 is an equivalent circuit diagram of the bandpass filter 100A.
  • the bandpass filter 100A further includes a tenth capacitor C52.
  • the ninth capacitor C51 is connected between the connection point A1 and the connection point B1 described above.
  • the tenth capacitor C52 is connected between the connection point A2 between the sixth capacitor C32 and the seventh inductor L31 and the connection point B2 described above.
  • the components other than these are the same as those of the bandpass filter 100.
  • FIG. 5 is an exploded perspective view of a part of the bandpass filter 100A. Specifically, the dielectric layers DL9 and DL10, the first capacitor electrodes P3 and P7, the second capacitor electrodes P4 and P8, the third capacitor electrodes P11 and P14, and the fourth capacitor electrode P12, P15, a first intermediate capacitor electrode P16, and a second intermediate capacitor electrode P18 are shown. That is, the bandpass filter 100A further includes a rectangular second intermediate capacitor electrode P18. However, the shape is not limited to this. In the bandpass filter 100A, the first intermediate capacitor electrode P16 is arranged in the same manner as the bandpass filter 100.
  • the second intermediate capacitor electrode P18 is arranged to face the fourth capacitor electrode P12 of the first intermediate circuit and the fourth capacitor electrode P15 of the second intermediate circuit via the dielectric layer DL9. ing. Specifically, one main surface of the second intermediate capacitor electrode P18 and the other main surface of the fourth capacitor electrode P12 of the first intermediate circuit are arranged to face each other via the dielectric layer DL9. Further, one main surface of the second intermediate capacitor electrode P18 and the other main surface of the fourth capacitor electrode P15 of the second intermediate circuit are arranged to face each other via the dielectric layer DL9. The components other than these are the same as those of the bandpass filter 100.
  • FIG. 6 shows the filter characteristics of the bandpass filter 100A when the capacitance of each capacitor and the inductance of each inductor are set to predetermined values. Focusing on the filter characteristic S21, the pass band of the bandpass filter 100A is about 6.3 GHz to about 8.7 GHz, and it can be considered that there is substantially no change from the pass band of the bandpass filter 100. Then, there is an attenuation pole that abruptly attenuates to about ⁇ 50 dB at about 5.7 GHz on the low frequency side of the pass band, and there is an attenuating pole that abruptly attenuates to about ⁇ 55 dB at about 9.4 GHz on the high frequency side.
  • the bandpass filter according to the present embodiment it is possible to generate an attenuation electrode having a required amount of attenuation on the high frequency side of the passband while maintaining the passband. can.
  • the ninth capacitor C51 and the tenth capacitor C52 are provided as in the second example, the degree of decrease in the attenuation amount on the high frequency side with respect to the attenuation amount on the attenuation pole on the high frequency side. It is possible to reduce T and increase the amount of attenuation on the high frequency side of the passband frequency (see FIGS. 3 and 6).
  • Each of the bandpass filters 100 and 100A further has a first ground electrode P17 and a ground via conductor V13. Further, the common electrode P2 and the second ground electrode P10 are arranged apart from each other. The first ground electrode P17 is connected to the external ground electrodes PG1 to PG4.
  • the common electrode P2 and the first ground electrode P17 in the first filter circuit FC1 are arranged to face each other.
  • the common electrode P2 and the first ground electrode P17 form the first common capacitor C61.
  • the common electrode P6 and the first ground electrode P17 in the second filter circuit FC2 are arranged to face each other.
  • a second common capacitor C62 is formed by the common electrode P6 and the first ground electrode P17.
  • first common capacitor C61 and the second common capacitor C62 function as DC cut filters. It is not essential that both the first common capacitor C61 and the second common capacitor C62 are provided, and at least one of them may be provided as needed.
  • the second ground electrode P10 and the first ground electrode P17 in the first intermediate circuit MC1 and the second intermediate circuit MC2 are connected by a ground via conductor V13.
  • a ground via conductor V13 In FIG. 2, a plurality of ground via conductors V13 are formed, but the ground via conductor V13 may be a single number.
  • the inductance between the first filter circuit and the ground can be adjusted independently.
  • the inductance between the second filter circuit and the ground, as well as the inductance between the first intermediate circuit and the second intermediate circuit and the ground can be adjusted independently.

Abstract

バンドパスフィルタ（１００）は、フィルタ回路（ＦＣ１，ＦＣ２）と、中間回路（ＭＣ１，ＭＣ２）と、キャパシタ（Ｃ５１）とを備える。中間回路（ＭＣ１）は、キャパシタ（Ｃ３１）とキャパシタ（Ｃ３２）との間に接続されたインダクタ（Ｌ３１）とを有している。中間回路（ＭＣ２）は、キャパシタ（Ｃ４１）とキャパシタ（Ｃ４２）との間に接続されたインダクタ（Ｌ４１）とを有している。フィルタ回路（ＦＣ１）に含まれる共振回路（ＲＣ１，ＲＣ２）は共通キャパシタ（Ｃ６１）を介してグランドに接続されている。フィルタ回路（ＦＣ２）に含まれる共振回路（ＲＣ３，ＲＣ４）は共通キャパシタ（Ｃ６２）を介してグランドに接続されている。キャパシタ（Ｃ５１）は、中間回路（ＭＣ１）と中間回路（ＭＣ２）との間に接続されている。

Description

バンドパスフィルタ
　この発明は、バンドパスフィルタに関するものであり、特にインダクタとキャパシタとで構成される複数の共振回路を備えたバンドパスフィルタに関する。
　小型化および低コスト化に適した高周波のバンドパスフィルタは、誘電体層とパターン導体とビア導体とを含む積層体内に、キャパシタとインダクタとを有する共振回路が複数形成されて構成される。そのようなバンドパスフィルタの一例として、特開２０１４－５７２７７号公報（特許文献１）に記載されたバンドパスフィルタが挙げられる。
　特許文献１のバンドパスフィルタは、インダクタとキャパシタとにより構成された３つ以上の共振回路と、他の線路導体と接触せず、各々のインダクタに跨るように配置されている浮き導体とを有している。そして、浮き導体と所定の線路導体とがなす静電容量を、キャパシタを構成する共振容量の合計より大きくしている。
特開２０１４－５７２７７号公報
　バンドパスフィルタにおいては、通過帯域の維持と、減衰極の減衰量の変更とが同時に要求されることがある。ここで、特許文献１のバンドパスフィルタでは、上記の構成により、隣り合わない共振回路を容量結合させつつ、所望の通過帯域を得るようにしている。その場合、通過帯域を変更すると、減衰極の減衰量もそれに伴って変動することがある。すなわち、通過帯域を維持しながら、減衰極の減衰量を変更することが困難となる虞がある。
　すなわち、この発明の目的は、通過帯域を維持しながら、通過帯域の高周波側および低周波側の少なくとも一方に、必要な減衰量の減衰極を生成することができるバンドパスフィルタを提供することである。
　この発明に係るバンドパスフィルタでは、複数の共振回路の結合構造についての改良が図られる。
　この発明に係るバンドパスフィルタの第１の態様は、第１のフィルタ回路と、第２のフィルタ回路と、第１の中間回路と、第２の中間回路と、第９のキャパシタとを備えている。
　第１のフィルタ回路は、第１の共振回路と、第２の共振回路と、第１の共通キャパシタとを含んでいる。第１の共振回路は、第１のインダクタと第３のインダクタと第１のキャパシタとを有している。第２の共振回路は、第２のインダクタと第３のインダクタと第２のキャパシタとを有している。第１の共振回路および第２の共振回路は、第１の共通キャパシタを介してグランドに接続されている。
　第２のフィルタ回路は、第３の共振回路と、第４の共振回路と、第１の共通キャパシタとを含んでいる。第３の共振回路は、第４のインダクタと第６のインダクタと第３のキャパシタとを有している。第４の共振回路は、第５のインダクタと第６のインダクタと第４のキャパシタとを有している。第３の共振回路および第４の共振回路は、第２の共通キャパシタを介してグランドに接続されている。
　第１の中間回路は、グランドに接続された第５のキャパシタおよびグランドに接続された第６のキャパシタと、第５のキャパシタと第６のキャパシタとの間に接続された第７のインダクタとを有している。第２の中間回路は、グランドに接続された第７のキャパシタおよびグランドに接続された第８のキャパシタと、第７のキャパシタと第８のキャパシタとの間に接続された第８のインダクタとを有している。
　第７のインダクタは、第１ないし第３のインダクタの各々と電磁界結合している。第８のインダクタは、第４ないし第７のインダクタの各々と電磁界結合している。
　そして、第９のキャパシタは、第１の中間回路と第２の中間回路との間に接続されている。
　この発明に係るバンドパスフィルタの第２の態様は、積層されている複数の誘電体層と、第１のフィルタ回路および第２のフィルタ回路と、第１の中間回路および第２の中間回路と、第１の接地電極と、第１の中間キャパシタ電極とを備えている。
　第１のフィルタ回路および第２のフィルタ回路は、複数の誘電体層の積層方向と直交する方向に並んで配置されている。第１の中間回路および第２の中間回路は、第１のフィルタ回路と第２のフィルタ回路との間に並んで配置されている。また、第１の中間回路は、第１のフィルタ回路と電磁界結合する。第２の中間回路は、第２のフィルタ回路および第１の中間回路の各々と電磁界結合する。
　第１のフィルタ回路および第２のフィルタ回路の各々は、第１の線路電極と、共通電極と、第１のキャパシタ電極と、第２のキャパシタ電極と、第１のビア導体と、第２のビア導体と、共通ビア導体とを含んでいる。
　第１の線路電極は、誘電体層の積層方向に対して垂直方向に延びている。第１のキャパシタ電極と第２のキャパシタ電極とは、共通電極と対向配置されている。第１のビア導体は、積層方向に通り、第１の線路電極と第１のキャパシタ電極とを接続している。第２のビア導体は、積層方向に通り、第１の線路電極と第２のキャパシタ電極とを接続している。共通ビア導体は、第１のビア導体と第２のビア導体との間に配置され、積層方向に通り、第１の線路電極と共通電極とを接続している。
　第１の中間回路および第２の中間回路の各々は、第２の接地電極と、接地ビア導体と、第３のキャパシタ電極と、第４のキャパシタ電極と、第２の線路電極と、第３のビア導体と、第４のビア導体とを含んでいる。
　第２の線路電極は、誘電体層の積層方向に対して垂直方向に延びている。第３のキャパシタ電極および第４のキャパシタ電極は、第２の接地電極と対向配置されている。第３のビア導体は、積層方向に通り、第２の線路電極と第３のキャパシタ電極とを接続している。第４のビア導体は、積層方向に通り、第２の線路電極と第４のキャパシタ電極とを接続している。接地ビア導体は、第１の接地電極と第２の接地電極とを接続している。
　そして、第１の中間キャパシタ電極は、第１の中間回路の第３のキャパシタ電極と、第２の中間回路の第３のキャパシタ電極とに対向配置されている。
　この発明に係るバンドパスフィルタは、通過帯域を維持しながら、通過帯域の高周波側および低周波側の少なくとも一方に、必要な減衰量の減衰極を生成することができる。
本実施の形態の第１の例であるバンドパスフィルタの等価回路図である。 図１のバンドパスフィルタの分解斜視図である。 図１のバンドパスフィルタのフィルタ特性図である。 本実施の形態の第２の例であるバンドパスフィルタの等価回路図である。 図４のバンドパスフィルタの一部の分解斜視図である。 図４のバンドパスフィルタのフィルタ特性図である。
　以下にこの発明の実施形態を示して、この発明の特徴とするところをさらに詳しく説明する。この発明が適用されるバンドパスフィルタとしては、例えば低温焼成セラミックと、パターン導体およびビア導体とを同時焼成して得られる積層セラミックフィルタが挙げられるが、これに限られるものではない。
　本実施の形態に係るバンドパスフィルタは、通過帯域の高周波側の減衰極の生成に関するものであり、後述する第１の中間回路と第２の中間回路とを接続するキャパシタを備えることに特徴がある。
　＜第１の例＞
　本実施の形態の第１の例であるバンドパスフィルタ１００について、図１ないし図３を用いて説明する。
　なお、後述する分解斜視図は、模式図である。例えば誘電体層およびパターン導体の厚み、ならびにビア導体の太さなどは、模式的なものである。また、製造工程上で発生する各構成要素の形状のばらつきなどは、各図面に必ずしも反映されていない。すなわち、以後、この明細書中で説明のために用いられる図面は、たとえ実際の製品と異なる部分があったとしても、本質的な面で実際の製品を表すものと言うことができる。
　図１は、バンドパスフィルタ１００の等価回路図である。バンドパスフィルタ１００は、第１のフィルタ回路ＦＣ１と、第２のフィルタ回路ＦＣ２と、第１の中間回路ＭＣ１と、第２の中間回路ＭＣ２とを備えている。
　第１のフィルタ回路ＦＣ１は、第１の共振回路ＲＣ１と、第２の共振回路ＲＣ２と、第１の共通キャパシタＣ６１とを含んでいる。第１の共振回路ＲＣ１は、第１のインダクタＬ１１と第３のインダクタＬ１３と第１のキャパシタＣ１１とを有している。第２の共振回路ＲＣ２は、第２のインダクタＬ１２と第３のインダクタＬ１３と第２のキャパシタＣ１２とを有している。
　第１の共振回路ＲＣ１において、直列接続されている第１のインダクタＬ１１および第３のインダクタＬ１３と、第１のキャパシタＣ１１とが、並列に接続されている。第２の共振回路ＲＣ２において、直列接続されている第２のインダクタＬ１２および第３のインダクタＬ１３と、第２のキャパシタＣ１２とが、並列に接続されている。第３のインダクタＬ１３は、第１の共振回路ＲＣ１および第２の共振回路ＲＣ２において、共通の構成要素となっている。
　なお、第１のフィルタ回路ＦＣ１は、第１のインダクタＬ１１と第１のキャパシタＣ１１との接続点に接続されている第１のポートＰＴ１をさらに含んでいる。また、第１のフィルタ回路ＦＣ１は、第１のキャパシタＣ１１、第２のキャパシタＣ１２および第３のインダクタＬ１３の接続点が、第１の共通キャパシタＣ６１を介して接地されている。
　第２のフィルタ回路ＦＣ２は、第３の共振回路ＲＣ３と、第４の共振回路ＲＣ４と、第２の共通キャパシタＣ６２とを含んでいる。第３の共振回路ＲＣ３は、第４のインダクタＬ２１と第６のインダクタＬ２３と第３のキャパシタＣ２１とを有している。第４の共振回路ＲＣ４は、第５のインダクタＬ２２と第６のインダクタＬ２３と第４のキャパシタＣ２２とを有している。
　第３の共振回路ＲＣ３において、直列接続されている第４のインダクタＬ２１および第６のインダクタＬ２３と、第３のキャパシタＣ２１とが、並列に接続されている。第４の共振回路ＲＣ４において、直列接続されている第５のインダクタＬ２２および第６のインダクタＬ２３と、第４のキャパシタＣ２２とが、並列に接続されている。第６のインダクタＬ２３は、第３の共振回路ＲＣ３および第４の共振回路ＲＣ４において、共通の構成要素となっている。
　なお、第２のフィルタ回路ＦＣ２は、第４のインダクタＬ２１と第３のキャパシタＣ２１との接続点に接続されている第２のポートＰＴ２をさらに含んでいる。また、第２のフィルタ回路ＦＣ２は、第３のキャパシタＣ２１、第４のキャパシタＣ２２および第６のインダクタＬ２３の接続点が、第２の共通キャパシタＣ６２を介して接地されている。
　第１の中間回路ＭＣ１は、第５のキャパシタＣ３１と、第６のキャパシタＣ３２と、第７のインダクタＬ３１とを有している。第５のキャパシタＣ３１および第６のキャパシタＣ３２の各々は、グランドに接続されている。第７のインダクタＬ３１は、第５のキャパシタＣ３１と第６のキャパシタＣ３２との間に接続されている。すなわち、第５のキャパシタＣ３１を構成するキャパシタ電極の一方がグランドに接続され、他方が第７のインダクタＬ３１の一方端に接続されている。また、第６のキャパシタＣ３２を構成するキャパシタ電極の一方がグランドに接続され、他方が第７のインダクタＬ３１の他方端に接続されている。第１の中間回路ＭＣ１は、共振回路として機能する。すなわち、バンドパスフィルタ１００の中心段の共振回路となる。
　第２の中間回路ＭＣ２は、第７のキャパシタＣ４１と、第８のキャパシタＣ４２と、第８のインダクタＬ４１とを有している。第７のキャパシタＣ４１および第８のキャパシタＣ４２の各々は、グランドに接続されている。第８のインダクタＬ４１は、第７のキャパシタＣ４１と第８のキャパシタＣ４２との間に接続されている。すなわち、第７のキャパシタＣ４１を構成するキャパシタ電極の一方がグランドに接続され、他方が第８のインダクタＬ４１の一方端に接続されている。また、第８のキャパシタＣ４２を構成するキャパシタ電極の一方がグランドに接続され、他方が第８のインダクタＬ４１の他方端に接続されている。第２の中間回路ＭＣ２は、共振回路として機能する。すなわち、バンドパスフィルタ１００の中心段の共振回路となる。
　第７のインダクタＬ３１は、第１のインダクタＬ１１、第２のインダクタＬ１２および第３のインダクタＬ１３の各々と電磁界結合している。第８のインダクタＬ４１は、第４のインダクタＬ２１、第５のインダクタＬ２２、第６のインダクタＬ２３の各々と電磁界結合している。そして、および第７のインダクタＬ３１と第８のインダクタＬ４１も、電磁界結合している。
　そして、バンドパスフィルタ１００は、第９のキャパシタＣ５１をさらに備えている。第９のキャパシタＣ５１は、第５のキャパシタＣ３１と第７のインダクタＬ３１との接続点Ａ１と、第７のキャパシタＣ４１と第８のインダクタＬ４１との接続点Ｂ１との間に接続されている。
　図２は、バンドパスフィルタ１００の分解斜視図である。バンドパスフィルタ１００は、積層されている誘電体層ＤＬ１ないしＤＬ１３と、第１のフィルタ回路および第２のフィルタ回路と、第１の中間回路および第２の中間回路と、矩形状の第１の中間キャパシタ電極Ｐ１６とを備えている。なお、図２では、誘電体層ＤＬ１上に方向目印ＰＭが配置されているが、これは必須ではない（以下同様）。
　第１のフィルタ回路および第２のフィルタ回路は、誘電体層ＤＬ１ないしＤＬ１３の積層方向と直交する方向に並んで配置されている。第１の中間回路および第２の中間回路は、第１のフィルタ回路と第２のフィルタ回路との間に並んで配置されている。また、第１の中間回路は、第１のフィルタ回路と電磁界結合する。第２の中間回路は、第２のフィルタ回路および第１の中間回路の各々と電磁界結合する。
　第１のフィルタ回路は、第１の線路電極Ｐ１と、共通電極Ｐ２と、第１のキャパシタ電極Ｐ３と、第２のキャパシタ電極Ｐ４と、第１のビア導体Ｖ１と、第２のビア導体Ｖ２と、共通ビア導体Ｖ３とを含んでいる。第１の線路電極Ｐ１および第１のキャパシタ電極Ｐ３は矩形状であり、共通電極Ｐ２は、角張ったＣ字状であり、第２のキャパシタ電極Ｐ４はＬ字状である。ただし、各電極の形状はこれらに限られない。例えば、共通電極Ｐ２は、第１の部分と第２の部分とに分割されていてもよい。
　第１の線路電極Ｐ１は、誘電体層ＤＬ２に形成されている。すなわち、誘電体層ＤＬ１ないしＤＬ１３の積層方向に対して垂直方向に延びている。積層方向から見たとき、第１のキャパシタ電極Ｐ３と第２のキャパシタ電極Ｐ４とは、各々の少なくとも一部と共通電極Ｐ２とが重なるように、誘電体層ＤＬ１０を介して共通電極Ｐ２と対向配置されている。
　すなわち、前述の第１のキャパシタＣ１１は、第１のキャパシタ電極Ｐ３と共通電極Ｐ２と含んで構成されている。前述の第２のキャパシタＣ１２は、第２のキャパシタ電極Ｐ４と共通電極Ｐ２と含んで構成されている。なお、共通電極Ｐ２が第１の部分と第２の部分とに分割されている場合、第１のキャパシタＣ１１は第１の部分を含み、第２のキャパシタＣ１２は第２の部分を含むようにしてもよい。
　第１のビア導体Ｖ１は、誘電体層ＤＬ２からＤＬ９を貫通し、第１の線路電極Ｐ１と第１のキャパシタ電極Ｐ３とを接続している。第２のビア導体Ｖ２は、誘電体層ＤＬ２からＤＬ９を貫通し、第１の線路電極Ｐ１と第２のキャパシタ電極Ｐ４とを接続している。そして、共通ビア導体Ｖ３は、第１のビア導体Ｖ１と第２のビア導体Ｖ２との間に配置され、誘電体層ＤＬ２からＤＬ１０を貫通し、第１の線路電極Ｐ１と共通電極Ｐ２とを接続している。
　具体的には、図２上で各電極の下側の面を一方主面、上側の面を他方主面としたとき、第１のビア導体Ｖ１は、一方端が第１の線路電極Ｐ１の一方主面に接続されているとともに、他方端が第１のキャパシタ電極Ｐ３の他方主面に接続されている。第２のビア導体Ｖ２は、一方端が第１の線路電極Ｐ１の一方主面に接続されているとともに、他方端が第２のキャパシタ電極Ｐ４の他方主面に接続されている。そして、共通ビア導体Ｖ３は、一方端が第１の線路電極Ｐ１の一方主面に接続されているとともに、他方端が共通電極Ｐ２の他方主面に接続されている。
　すなわち、前述の第１のインダクタＬ１１は、第１のビア導体Ｖ１を含んで構成されている。前述の第２のインダクタＬ１２は、第２のビア導体Ｖ２を含んで構成されている。前述の第３のインダクタＬ１３は、共通ビア導体Ｖ３を含んで構成されている。
　なお、第１のビア導体Ｖ１には、引き出し電極ＰＬ１が接続されている。詳細には、引き出し電極ＰＬ１は、誘電体層の外周縁部に設けられた第１のビア導体Ｖ１を、誘電体中央部分に設けられた信号電極ＰＳ１へ接続するために、設けられている。バンドパスフィルタ１００において、引き出し電極ＰＬ１は、角張ったＳ字状であるが、形状はこれに限られない。第１のビア導体Ｖ１と引き出し電極ＰＬ１との接続箇所は、前述の第１のインダクタＬ１１のインダクタンス設計に応じて設定される。引き出し電極ＰＬ１は、誘電体層ＤＬ１３の外表面（図面下側）に設けられている信号電極ＰＳ１に接続されている。
　第２のフィルタ回路は、第１の線路電極Ｐ５と、共通電極Ｐ６と、第１のキャパシタ電極Ｐ７と、第２のキャパシタ電極Ｐ８と、第１のビア導体Ｖ４と、第２のビア導体Ｖ５と、共通ビア導体Ｖ６とを含んでいる。第１の線路電極Ｐ５および第１のキャパシタ電極Ｐ７は矩形状であり、共通電極Ｐ６は、角張ったＣ字状であり、第２のキャパシタ電極Ｐ８はＬ字状である。ただし、各電極の形状はこれらに限られない。例えば、共通電極Ｐ６は、第１の部分と第２の部分とに分割されていてもよい。
　第１の線路電極Ｐ５は、誘電体層ＤＬ２に形成されている。すなわち、誘電体層ＤＬ１ないしＤＬ１３の積層方向に対して垂直方向に延びている。積層方向から見たとき、第１のキャパシタ電極Ｐ７と第２のキャパシタ電極Ｐ８とは、各々の少なくとも一部と共通電極Ｐ６とが重なるように、誘電体層ＤＬ１０を介して共通電極Ｐ２と対向配置されている。
　すなわち、前述の第３のキャパシタＣ２１は、第１のキャパシタ電極Ｐ７と共通電極Ｐ６と含んで構成されている。前述の第４のキャパシタＣ２２は、第２のキャパシタ電極Ｐ８と共通電極Ｐ６と含んで構成されている。なお、共通電極Ｐ６が第１の部分と第２の部分とに分割されている場合、第３のキャパシタＣ２１は第１の部分を含み、第４のキャパシタＣ２２は第２の部分を含むようにしてもよい。
　第１のビア導体Ｖ４は、誘電体層ＤＬ２からＤＬ９を貫通し、第１の線路電極Ｐ５と第１のキャパシタ電極Ｐ７とを接続している。第２のビア導体Ｖ５は、誘電体層ＤＬ２からＤＬ９を貫通し、第１の線路電極Ｐ５と第２のキャパシタ電極Ｐ８とを接続している。共通ビア導体Ｖ６は、第１のビア導体Ｖ４と第２のビア導体Ｖ５との間に配置され、誘電体層ＤＬ２からＤＬ１０を貫通し、第１の線路電極Ｐ５と共通電極Ｐ６とを接続している。
　具体的には、第１のビア導体Ｖ４は、一方端が第１の線路電極Ｐ５の一方主面に接続されているとともに、他方端が第１のキャパシタ電極Ｐ７の他方主面に接続されている。第２のビア導体Ｖ５は、一方端が第１の線路電極Ｐ５の一方主面に接続されているとともに、他方端が第２のキャパシタ電極Ｐ８の他方主面に接続されている。そして、共通ビア導体Ｖ６は、一方端が第１の線路電極Ｐ５の一方主面に接続されているとともに、他方端が共通電極Ｐ６の他方主面に接続されている。
　すなわち、前述の第４のインダクタＬ２１は、第１のビア導体Ｖ４を含んで構成されている。前述の第５のインダクタＬ２２は、第２のビア導体Ｖ５を含んで構成されている。前述の第６のインダクタＬ２３は、共通ビア導体Ｖ６を含んで構成されている。
　なお、第１のビア導体Ｖ４には、引き出し電極ＰＬ２が接続されている。詳細には、引き出し電極ＰＬ２は、第１のビア導体Ｖ１が設けられた誘電体層の外周縁部とは反対側の外周縁部に設けられた第１のビア導体Ｖ４を、誘電体中央部分に設けられた信号電極ＰＳ２へ接続するために、設けられている。バンドパスフィルタ１００において、引き出し電極ＰＬ２は、角張ったＳ字状であるが、形状はこれに限られない。第１のビア導体Ｖ４と引き出し電極ＰＬ２との接続箇所は、前述の第４のインダクタＬ２１のインダクタンス設計に応じて設定される。引き出し電極ＰＬ２は、誘電体層ＤＬ１３の外表面（図面下側）に設けられている信号電極ＰＳ２に接続されている。
　第１の中間回路は、第２の線路電極Ｐ９と、第２の接地電極Ｐ１０と、第３のキャパシタ電極Ｐ１１と、第４のキャパシタ電極Ｐ１２と、第３のビア導体Ｖ７と、第４のビア導体Ｖ８とを含んでいる。第２の線路電極Ｐ９、第２の接地電極Ｐ１０、第３のキャパシタ電極Ｐ１１および第４のキャパシタ電極Ｐ１２の各々は、矩形状である。ただし、各電極の形状はこれらに限られない。
　第２の線路電極Ｐ９は、誘電体層ＤＬ２に形成されている。すなわち、誘電体層ＤＬ１ないしＤＬ１３の積層方向に対して垂直方向に延びている。積層方向から見たとき、第３のキャパシタ電極Ｐ１１と第４のキャパシタ電極Ｐ１２とは、各々の少なくとも一部と第２の接地電極Ｐ１０とが重なるように、誘電体層ＤＬ１０を介して第２の接地電極Ｐ１０と対向配置されている。
　すなわち、前述の第５のキャパシタＣ３１は、第３のキャパシタ電極Ｐ１１と第２の接地電極Ｐ１０と含んで構成されている。前述の第６のキャパシタＣ３２は、第４のキャパシタ電極Ｐ１２と第２の接地電極Ｐ１０と含んで構成されている。
　第３のビア導体Ｖ７は、誘電体層ＤＬ２からＤＬ９を貫通し、第２の線路電極Ｐ９と第３のキャパシタ電極Ｐ１１とを接続している。第４のビア導体Ｖ８は、誘電体層ＤＬ２からＤＬ９を貫通し、第２の線路電極Ｐ９と第４のキャパシタ電極Ｐ１２とを接続している。具体的には、第３のビア導体Ｖ７は、一方端が第２の線路電極Ｐ９の一方主面に接続されているとともに、他方端が第３のキャパシタ電極Ｐ１１の他方主面に接続されている。第４のビア導体Ｖ８は、一方端が第２の線路電極Ｐ９の一方主面に接続されているとともに、他方端が第４のキャパシタ電極Ｐ１２の他方主面に接続されている。
　すなわち、前述の第７のインダクタＬ３１は、第２の線路電極Ｐ９と、第３のビア導体Ｖ７と、第４のビア導体Ｖ８とを含んで構成されている。
　第２の中間回路は、第２の線路電極Ｐ１３と、第２の接地電極Ｐ１０と、第３のキャパシタ電極Ｐ１４と、第４のキャパシタ電極Ｐ１５と、第３のビア導体Ｖ９と、第４のビア導体Ｖ１０とを含んでいる。第２の接地電極Ｐ１０は、第１の中間回路および第２の中間回路において、共通の構成要素となっている。第２の線路電極Ｐ１３、第３のキャパシタ電極Ｐ１４および第４のキャパシタ電極Ｐ１５の各々は、矩形状である。ただし、各電極の形状はこれらに限られない。
　第２の線路電極Ｐ１３は、誘電体層ＤＬ２に形成されている。すなわち、誘電体層ＤＬ１ないしＤＬ１３の積層方向に対して垂直方向に延びている。積層方向から見たとき、第３のキャパシタ電極Ｐ１４と第４のキャパシタ電極Ｐ１５とは、各々の少なくとも一部と第２の接地電極Ｐ１０とが重なるように、誘電体層ＤＬ１０を介して第２の接地電極Ｐ１０と対向配置されている。
　すなわち、前述の第７のキャパシタＣ４１は、第３のキャパシタ電極Ｐ１４と第２の接地電極Ｐ１０と含んで構成されている。前述の第８のキャパシタＣ４２は、第４のキャパシタ電極Ｐ１５と第２の接地電極Ｐ１０と含んで構成されている。
　第３のビア導体Ｖ９は、誘電体層ＤＬ２からＤＬ９を貫通し、第２の線路電極Ｐ１３と第３のキャパシタ電極Ｐ１４とを接続している。第４のビア導体Ｖ１０は、誘電体層ＤＬ２からＤＬ９を貫通し、第２の線路電極Ｐ１３と第４のキャパシタ電極Ｐ１５とを接続している。具体的には、第３のビア導体Ｖ９は、一方端が第２の線路電極Ｐ１３の一方主面に接続されているとともに、他方端が第３のキャパシタ電極Ｐ１４の他方主面に接続されている。第４のビア導体Ｖ１０は、一方端が第２の線路電極Ｐ１３の一方主面に接続されているとともに、他方端が第４のキャパシタ電極Ｐ１５の他方主面に接続されている。
　すなわち、前述の第８のインダクタＬ４１は、第２の線路電極Ｐ１３と第３のビア導体Ｖ９と第４のビア導体Ｖ１０とを含んで構成されている。
　そして、第１の中間キャパシタ電極Ｐ１６は、誘電体層ＤＬ９を介して、第１の中間回路の第３のキャパシタ電極Ｐ１１と、第２の中間回路の第３のキャパシタ電極Ｐ１４とに対向配置されている。詳細には、第１の中間キャパシタ電極Ｐ１６の一方主面と第１の中間回路の第３のキャパシタ電極Ｐ１１の他方主面とが、誘電体層ＤＬ９を介して対向配置されている。また、第１の中間キャパシタ電極Ｐ１６の一方主面と第２の中間回路の第３のキャパシタ電極Ｐ１４の他方主面とが、誘電体層ＤＬ９を介して対向配置されている。
　なお、第２の接地電極Ｐ１０は、複数に分割されていてもよい。その場合、前述の第５のキャパシタＣ３１、第６のキャパシタＣ３２、第７のキャパシタＣ４１および第８のキャパシタＣ４２が、分割された第２の接地電極Ｐ１０の部分をそれぞれ含むようにしてもよい。
　図３に、各キャパシタのキャパシタンスおよび各インダクタのインダクタンスを所定の値としたときの、バンドパスフィルタ１００のフィルタ特性を示す。フィルタ特性のＳ２１に着目すると、通過帯域を、挿入損失が平坦部から３ｄＢ減少した周波数で定義した場合、バンドパスフィルタ１００では、約６．３ＧＨｚから約８．７ＧＨｚまでを通過帯域と見なすことができる。そして、通過帯域の低周波側の約５．７ＧＨｚに約－５５ｄＢまで急峻に減衰する減衰極があり、高周波側の約９.４ＧＨｚに約－６０ｄＢまで急峻に減衰する減衰極がある。高周波側の減衰が得られるのは、第１のフィルタ回路と第２のフィルタとの間に、第１のフィルタ回路および第２のフィルタ回路の各々とグランドが異なる中間回路を配置する構造としているため、グランドを介する信号の伝搬が最小になることによる。さらに、第１の中間キャパシタ電極Ｐ１６を設けることにより、よりおおきな減衰極を所望の周波数に設定することができる。
　＜第２の例＞
　本実施の形態の第２の例であるバンドパスフィルタ１００Ａについて、図４ないし図６を用いて説明する。
　図４は、バンドパスフィルタ１００Ａの等価回路図である。バンドパスフィルタ１００Ａは、第１０のキャパシタＣ５２をさらに備えている。バンドパスフィルタ１００Ａにおいて、第９のキャパシタＣ５１は、前述の接続点Ａ１と接続点Ｂ１との間に接続されている。また、第１０のキャパシタＣ５２は、第６のキャパシタＣ３２と第７のインダクタＬ３１との接続点Ａ２と、前述の接続点Ｂ２との間に接続されている。それら以外の構成要素については、バンドパスフィルタ１００と同様である。
　図５は、バンドパスフィルタ１００Ａの一部の分解斜視図である。具体的には、誘電体層ＤＬ９、ＤＬ１０と、第１のキャパシタ電極Ｐ３、Ｐ７と、第２のキャパシタ電極Ｐ４、Ｐ８と、第３のキャパシタ電極Ｐ１１、Ｐ１４と、第４のキャパシタ電極Ｐ１２、Ｐ１５と、第１の中間キャパシタ電極Ｐ１６と、第２の中間キャパシタ電極Ｐ１８とが図示されている。すなわち、バンドパスフィルタ１００Ａは、矩形状の第２の中間キャパシタ電極Ｐ１８をさらに備えている。ただし、形状はこれに限られない。バンドパスフィルタ１００Ａにおいて、第１の中間キャパシタ電極Ｐ１６は、バンドパスフィルタ１００と同様に配置されている。
　また、第２の中間キャパシタ電極Ｐ１８は、誘電体層ＤＬ９を介して、第１の中間回路の第４のキャパシタ電極Ｐ１２と、第２の中間回路の第４のキャパシタ電極Ｐ１５とに対向配置されている。詳細には、第２の中間キャパシタ電極Ｐ１８の一方主面と第１の中間回路の第４のキャパシタ電極Ｐ１２の他方主面とが、誘電体層ＤＬ９を介して対向配置されている。また、第２の中間キャパシタ電極Ｐ１８の一方主面と第２の中間回路の第４のキャパシタ電極Ｐ１５の他方主面とが、誘電体層ＤＬ９を介して対向配置されている。それら以外の構成要素については、バンドパスフィルタ１００と同様である。
　図６に、各キャパシタのキャパシタンスおよび各インダクタのインダクタンスを所定の値としたときの、バンドパスフィルタ１００Ａのフィルタ特性を示す。フィルタ特性のＳ２１に着目すると、バンドパスフィルタ１００Ａの通過帯域は約６．３ＧＨｚから約８．７ＧＨｚであり、バンドパスフィルタ１００の通過帯域と実質的に変化していないと見なすことができる。そして、通過帯域の低周波側の約５．７ＧＨｚに約－５０ｄＢまで急峻に減衰する減衰極があり、高周波側の約９．４ＧＨｚに約－５５ｄＢまで急峻に減衰する減衰極がある。
　以上で説明した第１および第２の例から、本実施の形態に係るバンドパスフィルタでは、通過帯域を維持しながら、通過帯域の高周波側に、必要な減衰量の減衰極を生成することができる。
　また、第２の例のように、第９のキャパシタＣ５１と第１０のキャパシタＣ５２を備えるようにした場合、高周波側の減衰極での減衰量に対する、さらに高周波側での減衰量の低下の度合いＴを小さくし、通過帯域周波数の高周波側の減衰量を大きくすることができる（図３、図６参照）。
　なお、バンドパスフィルタ１００，１００Ａの各々は、第１の接地電極Ｐ１７と、接地ビア導体Ｖ１３とをさらに有している。また、共通電極Ｐ２と第２の接地電極Ｐ１０とは、互いに離れて配置されている。第１の接地電極Ｐ１７は、外部接地電極ＰＧ１ないしＰＧ４に接続されている。
　そして、第１のフィルタ回路ＦＣ１における共通電極Ｐ２および第１の接地電極Ｐ１７は、各電極の少なくとも一部が対向配置されている。共通電極Ｐ２および第１の接地電極Ｐ１７により、第１の共通キャパシタＣ６１が形成される。第１の共振回路ＲＣ１および第２の共振回路ＲＣ２を第１の共通キャパシタＣ６１を介して接地することによって、第１のポートＰＴ１に直流成分の信号が入力された場合であっても、第１のフィルタ回路ＦＣ１に当該直流成分の信号が流れることを抑制することができる。
　同様に、第２のフィルタ回路ＦＣ２における共通電極Ｐ６および第１の接地電極Ｐ１７は、各電極の少なくとも一部が対向配置されている。共通電極Ｐ６および第１の接地電極Ｐ１７により、第２の共通キャパシタＣ６２が形成される。第３の共振回路ＲＣ３および第４の共振回路ＲＣ４を第２の共通キャパシタＣ６２を介して接地することによって、第２のポートＰＴ２に直流成分の信号が入力された場合であっても、第２のフィルタ回路ＦＣ１２当該直流成分の信号が流れることを抑制することができる。
　すなわち、第１の共通キャパシタＣ６１および第２の共通キャパシタＣ６２は、直流カットフィルタとして機能する。なお、第１の共通キャパシタＣ６１および第２の共通キャパシタＣ６２の双方を備えることは必須ではなく、必要に応じて少なくとも一方が設けられる構成であればよい。
　第１の中間回路ＭＣ１および第２の中間回路ＭＣ２における第２の接地電極Ｐ１０と第１の接地電極Ｐ１７とは、接地ビア導体Ｖ１３により接続されている。図２では、接地ビア導体Ｖ１３が複数形成される構成となっているが、接地ビア導体Ｖ１３は単数であってもよい。
　上記の構造とすることにより、第１のフィルタ回路とグランドとの間のインダクタンスを独立して調整することができる。同様に、第２のフィルタ回路とグランドとの間のインダクタンス、ならびに第１の中間回路および第２の中間回路とグランドとの間のインダクタンスも、独立して調整することができる。
　この明細書に記載の実施形態は、例示的なものであって、この発明は上記の実施形態および変形例に限定されるものではなく、この発明の範囲内において、種々の応用、変形を加えることができる。
　今回開示された各実施の形態は、矛盾しない範囲で適宜組み合わされて実施されることも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，１００Ａ～１００Ｈ，１００Ｊ　バンドパスフィルタ、Ａ１，Ａ２，Ｂ１，Ｂ２　接続点、Ｃ１１　第１のキャパシタ、Ｃ１２　第２のキャパシタ、Ｃ２１　第３のキャパシタ、Ｃ２２　第４のキャパシタ、Ｃ３１　第５のキャパシタ、Ｃ３２　第６のキャパシタ、Ｃ４１　第７のキャパシタ、Ｃ４２　第８のキャパシタ、Ｃ５１　第９のキャパシタ、Ｃ５２　第１０のキャパシタ、Ｃ６１　第１の共通キャパシタ、Ｃ６２　第２の共通キャパシタ、ＤＬ１～ＤＬ１３　誘電体層、ＦＣ１　第１のフィルタ回路、ＦＣ２　第２のフィルタ回路、Ｐ９，Ｐ１３，Ｐ１９　第２の線路電極、ＩＬ１，ＩＬ２　仮想線、Ｌ１１　第１のインダクタ、Ｌ１２　第２のインダクタ、Ｌ１３　第３のインダクタ、Ｌ２１　第４のインダクタ、Ｌ２２　第５のインダクタ、Ｌ２３　第６のインダクタ、Ｌ３１　第７のインダクタ、Ｌ４１　第８のインダクタ、ＭＣ１　第１の中間回路、ＭＣ２　第２の中間回路、Ｐ１ａ　第１の部分、Ｐ１ｂ　第２の部分、Ｐ１，Ｐ５　第１の線路電極、Ｐ１ｃ，Ｐ１ｅ，Ｐ１ｄ，Ｐ５ｃ，Ｐ５ｅ，Ｐ５ｄ　部分、Ｐ２，Ｐ６　共通電極、Ｐ３，Ｐ７　第１のキャパシタ電極、Ｐ４，Ｐ８　第２のキャパシタ電極、Ｐ１０　第２の接地電極、Ｐ１１，Ｐ１４　第３のキャパシタ電極、Ｐ１２，Ｐ１５　第４のキャパシタ電極、Ｐ１６　第１の中間キャパシタ電極、Ｐ１７　第１の接地電極、Ｐ１８　第２の中間キャパシタ電極、ＰＧ１　外部接地電極、ＰＬ１，ＰＬ２　引き出し電極、ＰＳ１，ＰＳ２　信号電極、ＰＴ１　第１のポート、ＰＴ２　第２のポート、ＲＣ１　第１の共振回路、ＲＣ２　第２の共振回路、ＲＣ３　第３の共振回路、ＲＣ４　第４の共振回路、Ｖ１，Ｖ４　第１のビア導体、Ｖ２，Ｖ５　第２のビア導体、Ｖ３，Ｖ６　共通ビア導体、Ｖ７，Ｖ９　第３のビア導体、Ｖ８，Ｖ１０　第４のビア導体、Ｖ１３　接地ビア導体。

Claims (6)

  1. 　第１のインダクタと第３のインダクタと第１のキャパシタとを有する第１の共振回路と、第２のインダクタと前記第３のインダクタと第２のキャパシタとを有する第２の共振回路と、第１の共通キャパシタとを含む第１のフィルタ回路と、
    　第４のインダクタと第６のインダクタと第３のキャパシタとを有する第３の共振回路と、第５のインダクタと前記第６のインダクタと第４のキャパシタとを有する第４の共振回路と、第２の共通キャパシタとを含む第２のフィルタ回路と、
    　グランドに接続された第５のキャパシタおよびグランドに接続された第６のキャパシタと、前記第５のキャパシタと前記第６のキャパシタとの間に接続された第７のインダクタとを有する第１の中間回路と、
    　グランドに接続された第７のキャパシタおよびグランドに接続された第８のキャパシタと、前記第７のキャパシタと前記第８のキャパシタとの間に接続された第８のインダクタとを有する第２の中間回路と、
    　第９のキャパシタとを備え、
    　前記第１の共振回路および前記第２の共振回路は、前記第１の共通キャパシタを介してグランドに接続されており、
    　前記第３の共振回路および前記第４の共振回路は、前記第２の共通キャパシタを介してグランドに接続されており、
    　前記第７のインダクタは、前記第１ないし第３のインダクタの各々と電磁界結合し、前記第８のインダクタは、前記第４ないし第７のインダクタの各々と電磁界結合しており、
    　前記第９のキャパシタは、前記第１の中間回路と前記第２の中間回路との間に接続されている、バンドパスフィルタ。
  2. 　前記第９のキャパシタは、前記第５のキャパシタと前記第７のインダクタとの接続点と、前記第７のキャパシタと前記第８のインダクタとの接続点との間に接続されている、請求項１に記載のバンドパスフィルタ。
  3. 　第１０のキャパシタをさらに備え、
    　前記第１０のキャパシタは、前記第６のキャパシタと前記第７のインダクタとの接続点と、前記第８のキャパシタと前記第８のインダクタとの接続点との間に接続されている、請求項２に記載のバンドパスフィルタ。
  4. 　積層されている複数の誘電体層と、
    　前記複数の誘電体層の積層方向と直交する方向に並んで配置された第１のフィルタ回路および第２のフィルタ回路と、
    　前記第１のフィルタ回路と前記第２のフィルタ回路との間に並んで配置され、前記第１のフィルタ回路と電磁界結合する第１の中間回路ならびに前記第２のフィルタ回路および前記第１の中間回路の各々と電磁界結合する第２の中間回路と、
    　第１の接地電極と、
    　第１の中間キャパシタ電極とを備え、
    　前記第１のフィルタ回路および前記第２のフィルタ回路の各々は、
    　　前記積層方向に対して垂直方向に延びる第１の線路電極と、
    　　前記第１の接地電極と対向配置された共通電極と、
    　　前記共通電極と対向配置された第１のキャパシタ電極と、
    　　前記共通電極と対向配置された第２のキャパシタ電極と、
    　　前記積層方向に通り、前記第１の線路電極と前記第１のキャパシタ電極とを接続する第１のビア導体と、
    　　前記積層方向に通り、前記第１の線路電極と前記第２のキャパシタ電極とを接続する第２のビア導体と、
    　　前記第１のビア導体と前記第２のビア導体との間に配置され、前記積層方向に通り、前記第１の線路電極と前記共通電極とを接続する共通ビア導体とを含み、
    　前記第１の中間回路および前記第２の中間回路の各々は、
    　　前記垂直方向に延びる第２の線路電極と、
    　　第２の接地電極と、
    　　前記第１の接地電極と前記第２の接地電極とを接続する接地ビア導体と、
    　　前記第２の接地電極と対向配置された第３のキャパシタ電極と、
    　　前記第２の接地電極と対向配置された第４のキャパシタ電極と、
    　　前記積層方向に通り、前記第２の線路電極と前記第３のキャパシタ電極とを接続する第３のビア導体と、
    　　前記積層方向に通り、前記第２の線路電極と前記第４のキャパシタ電極とを接続する第４のビア導体とを含み、
    　前記第１の中間キャパシタ電極は、前記第１の中間回路の前記第３のキャパシタ電極と、前記第２の中間回路の前記第３のキャパシタ電極とに対向配置される、バンドパスフィルタ。
  5. 　第２の中間キャパシタ電極をさらに有し、
    　前記第２の中間キャパシタ電極は、前記第１の中間回路の前記第４のキャパシタ電極と、前記第２の中間回路の前記第４のキャパシタ電極とに対向配置される、請求項４に記載のバンドパスフィルタ。
  6. 　前記共通電極と前記第２の接地電極とは、互いに離れて配置される、請求項４または５に記載のバンドパスフィルタ。
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