JP2021051307A - 半導体装置 - Google Patents

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Abstract

【課題】容量素子と接続されるトランジスタの数を減らすことを課題とする。【解決手段】容量素子と、一つのトランジスタとを有し、容量素子の一方の電極は配線と接続され、容量素子の他方の電極はトランジスタのゲートと接続される構成とする。当該配線には、クロック信号が入力されるので、クロック信号は容量素子を介してトランジスタのゲートに入力される。そして、トランジスタの導通状態は、クロック信号に同期した信号によって制御され、トランジスタはオンになる期間とオフになる期間とを繰り返す。こうして、トランジスタの劣化を抑制することができる。【選択図】図１

Description

半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に
関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、
液晶表示装置、又は当該装置の駆動方法に関する。または、当該装置を有する電子機器に
関する。
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基
板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大
きく貢献するため、活発に開発が進められている。
しかしながら、非単結晶半導体によって構成されるトランジスタは、閾値電圧の上昇、又
は移動度の低下などの劣化を生じる。このトランジスタの劣化が進むと、駆動回路が動作
しづらくなり、画像を表示できなくなるといった問題がある。そこで、特許文献１では、
トランジスタの劣化を抑制することができるシフトレジスタの構成について、開示してい
る。特許文献１では、容量素子の一方の電極をクロック信号が入力される配線と接続し、
容量素子の他方の電極を二つのトランジスタのゲートに接続して、容量素子の他方の電極
の電位をクロック信号に同期させて上昇または減少させる。こうして、容量素子の容量結
合を用いて、クロック信号に同期した信号を二つのトランジスタのゲートに生成する。そ
して、このクロック信号に同期した信号を用いて、トランジスタのオンとオフとを制御す
る。すると、トランジスタがオンになる期間と、トランジスタがオフになる期間とが繰り
返されることになるので、トランジスタの劣化を抑制することができる。
特開２００６−２４３５０号公報
しかしながら、特許文献１では、容量素子の他方の電極は、二つのトランジスタのゲート
と接続されているので、容量素子に接続されるノードの寄生容量が大きくなるといった課
題がある。このために、クロック信号に同期した信号のＨレベルの電位が低くなるといっ
た課題がある。この場合、トランジスタの閾値電圧が上昇したときに、トランジスタがオ
ンできなくなる時間が早くなるといった課題がある。つまり、シフトレジスタの寿命が短
くなるといった課題がある。または、容量素子に接続される寄生容量が大きいので、容量
素子の容量値を大きくしなければならないといった課題がある。このために、容量素子の
一方の電極と他方の電極とが重なる面積を大きくする必要があるので、容量素子のレイア
ウト面積が大きくなるといった課題がある。
または、特許文献１では、容量素子の面積を大きくする必要があるので、一方の電極と他
方の電極とがゴミなどによってショートしやすくなるといった課題がある。この結果、歩
留まりが下がり、コストが増加するといった課題がある。
または、特許文献１では、容量素子の容量値を大きくする必要があるので、容量素子に供
給される信号（例えばクロック信号又は反転クロック信号）の遅延又はなまりが大きくな
るといった課題がある。または、消費電力が大きくなるといった課題がある。
または、容量素子に供給される信号を出力する回路として、大きな電流駆動能力を有する
回路を用いる必要があるので、外付回路（以下、外部回路ともいう）が大きくなるといっ
た課題がある。または、表示装置が大きくなるといった課題がある。
または、特許文献１では、プルアップトランジスタＴｕのゲートが浮遊状態となる期間が
存在する。したがって、プルアップトランジスタＴｕのゲートの電位が安定せずに、ノイ
ズなどが生じる。そのため、シフトレジスタが誤動作を起こすといった課題がある。
上記課題を鑑み、容量素子と接続されるトランジスタの数を減らすことを課題とする。ま
たは、当該容量素子と接続されるトランジスタの寄生容量を小さくすることを課題とする
。または、クロック信号に同期した信号のＨレベルの電位を高くすることを課題とする。
または、レイアウト面積を小さくすることを課題とする。または、寿命を長くすることを
課題とする。信号の遅延又はなまりを小さくすることを課題とする。または、消費電力を
小さくすることを課題とする。または、ノイズの影響を低減することを課題とする。また
は、トランジスタの劣化を抑制又は緩和することを課題とする。または、誤動作を抑制す
ることを課題とする。または、容量素子の一方の電極と他方の電極とのショートを防ぐこ
とを課題とする。または、外付回路の電流駆動能力を小さくすることを課題とする。また
は、外付回路のサイズを小さくすることを課題とする。または、表示装置を小さくするこ
とを課題とする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。
容量素子と、一つのトランジスタとを有し、容量素子の一方の電極は配線と接続され、容
量素子の他方の電極はトランジスタのゲートと接続される構成とする。当該配線には、ク
ロック信号が入力されるので、クロック信号は容量素子を介してトランジスタのゲートに
入力される。そして、トランジスタの導通状態は、クロック信号に同期した信号によって
制御され、トランジスタはオンになる期間とオフになる期間とを繰り返す。こうして、ト
ランジスタの劣化を抑制することができる。
本発明の例示的な一態様は、駆動回路と、画素とを有し、前記画素は、液晶素子を有し、
前記駆動回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４
のトランジスタ、及び容量素子を有し、前記第１のトランジスタの第１の端子は、第１の
配線と電気的に接続され、前記第１のトランジスタの第２の端子は、第２の配線と電気的
に接続され、前記第２のトランジスタの第１の端子は、前記第２の配線と電気的に接続さ
れ、前記第２のトランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的
に接続され、前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
前記第３のトランジスタの第１の端子は、第３の配線と電気的に接続され、前記第３のト
ランジスタの第２の端子は、前記第１のトランジスタのゲートと電気的に接続され、前記
第４のトランジスタの第１の端子は、前記第３の配線と電気的に接続され、前記第４のト
ランジスタの第２の端子は、前記第３のトランジスタのゲートと電気的に接続され、前記
第４のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
前記容量素子の一方の電極は、前記第１の配線と電気的に接続され、前記容量素子の他方
の電極は、前記第３のトランジスタのゲートと電気的に接続される液晶表示装置である。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイ
ッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく
、特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポ
ーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、
ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることが出
来る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
なお、機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）の
ように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッ
チがある。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯ
Ｓ型のスイッチをスイッチとして用いてもよい。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接
続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続さ
れている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回
路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢと
が機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例え
ば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換
回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路
、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源
、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ
、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、
制御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの
間に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢと
は機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電
気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続さ
れている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別
の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（
つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むも
のとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続さ
れている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する
装置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例え
ば、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッ
センス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥ
Ｄ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応
じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グ
レーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイ
クロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、
など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示
媒体を有することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ
、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ
）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ
Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置と
しては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型
液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、電子インクや
電気泳動素子を用いた表示装置としては電子ペーパーがある。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する
素子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、
液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制
御される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチッ
ク液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶
、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶
、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉ
ｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔ
ｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒ
ｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉ
ｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖ
ｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉ
ｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅ
ｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅ
ｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ
Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、液晶素子
として様々なものを用いることができる。
なお、光源を必要とする表示装置、例えば、液晶ディスプレイ（透過型液晶ディスプレ
イ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投
射型液晶ディスプレイ）、グレーティングライトバルブ（ＧＬＶ）を用いた表示装置、デ
ジタルマイクロミラーデバイス（ＤＭＤ）を用いた表示装置などの光源としては、エレク
トロルミネッセンス、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプなどを用
いることができる。ただし、これに限定されず、光源として様々なものを用いることがで
きる。
なお、トランジスタとして、様々な形態のトランジスタを用いることが出来る。よって
、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、
微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンな
どに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いること
が出来る。
なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、
結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。こ
のとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させること
も可能である。その結果、ソースドライバ回路の一部（アナログスイッチなど）およびゲ
ートドライバ回路（走査線駆動回路）を基板上に一体形成することが出来る。さらに、結
晶化のためにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることがで
きる。そのため、画質の向上した画像を表示することが出来る。
ただし、触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造す
ることは可能である。
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。
これらにより、特性やサイズや形状などのバラツキが少なく、電流供給能力が高く、サイ
ズの小さいトランジスタを製造することができる。これらのトランジスタを用いると、回
路の低消費電力化、又は回路の高集積化を図ることができる。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ
などの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合
物半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。
これらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能
となる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接ト
ランジスタを形成することが出来る。なお、これらの化合物半導体または酸化物半導体を
、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来
る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透光性を
有する電極として用いることができる。さらに、それらをトランジスタと同時に成膜又は
形成できるため、コストを低減できる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出
来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することがで
きる。マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタ
のレイアウトを容易に変更することが出来る。さらに、レジストを用いる必要がないので
、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を付けるため、
全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コスト
にできる。
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることがで
きる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る
。このような基板を用いた半導体装置は、衝撃に強くすることができる。
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジ
スタ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いるこ
とが出来る。ＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さく
することが出来る。よって、多数のトランジスタを搭載することができる。バイポーラト
ランジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を
動作させることができる。
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて
形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来
る。
その他、様々なトランジスタを用いることができる。
なお、トランジスタは、様々な基板を用いて形成することが出来る。基板の種類は、特
定のものに限定されることはない。その基板としては、例えば、単結晶基板、ＳＯＩ基板
、ガラス基板、石英基板、プラスチック基板、ステンレス・スチル基板、ステンレス・ス
チル・ホイルを有する基板などを用いることが出来る。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されな
い。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。マルチ
ゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列
に接続された構成となる。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができ
る。なお、チャネルの上下にゲート電極が配置される構成にすることにより、複数のトラ
ンジスタが並列に接続されたような構成となる。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極
が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分け
た構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成
も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極
が重なっている構造も適用できる。あるいは、ＬＤＤ領域を設けた構造を適用できる。
なお、トランジスタは、様々なタイプを用いることができ、様々な基板を用いて形成さ
せることができる。したがって、所定の機能を実現させるために必要な回路の全てが、同
一の基板に形成することも可能である。例えば、所定の機能を実現させるために必要な回
路の全てが、ガラス基板、プラスチック基板、単結晶基板、またはＳＯＩ基板などの様々
な基板を用いて形成することも可能である。あるいは、所定の機能を実現させるために必
要な回路の一部が、ある基板に形成され、所定の機能を実現させるために必要な回路の別
の一部が、別の基板に形成されていることも可能である。つまり、所定の機能を実現させ
るために必要な回路の全てが同じ基板を用いて形成されていなくてもよい。例えば、所定
の機能を実現させるために必要な回路の一部は、ガラス基板上にトランジスタにより形成
され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板に形成され、
単結晶基板を用いて形成されたトランジスタで構成されたＩＣチップをＣＯＧ（Ｃｈｉｐ
Ｏｎ Ｇｌａｓｓ）でガラス基板に接続して、ガラス基板上にそのＩＣチップを配置す
ることも可能である。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続することも可能である。
あるいは、駆動電圧が高い部分及び駆動周波数が高い部分の回路は、消費電力が大きくな
ってしまうので、そのような部分の回路は同じ基板に形成せず、そのかわりに、例えば、
単結晶基板にその部分の回路を形成して、その回路で構成されたＩＣチップを用いるよう
にすれば、消費電力の増加を防ぐことができる。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソ
ースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソ
ースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレイン
として機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例
としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを
第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場
合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を
有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第
２端子などと表記する場合がある。
なお、半導体装置とは半導体素子（トランジスタ、ダイオード、サイリスタなど）を含
む回路を有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置
全般を半導体装置と呼んでもよい。または、半導体材料を有する装置のことを半導体装置
と言う。
なお、表示装置とは、表示素子を有する装置のことを言う。なお、表示装置は、表示素
子を含む複数の画素を含んでいても良い。なお、表示装置は、複数の画素を駆動させる周
辺駆動回路を含んでいても良い。なお、複数の画素を駆動させる周辺駆動回路は、複数の
画素と同一基板上に形成されてもよい。なお、表示装置は、ワイヤボンディングやバンプ
などによって基板上に配置された周辺駆動回路、いわゆる、チップオングラス（ＣＯＧ）
で接続されたＩＣチップ、または、ＴＡＢなどで接続されたＩＣチップを含んでいても良
い。なお、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタな
どが取り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。なお、
表示装置は、フレキシブルプリントサーキット（ＦＰＣ）などを介して接続され、ＩＣチ
ップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り付けられたプリント配
線基板（ＰＷＢ）を含んでいても良い。なお、表示装置は、偏光板または位相差板などの
光学シートを含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、
光センサなどを含んでいても良い。
なお、照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反
射シート、光源（ＬＥＤ、冷陰極管など）、冷却装置（水冷式、空冷式）などを有してい
ても良い。
なお、発光装置とは、発光素子などを有している装置のことをいう。表示素子として発
光素子を有している場合は、発光装置は、表示装置の具体例の一つである。
なお、反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のこ
とをいう。
なお、液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、
直視型、投写型、透過型、反射型、半透過型などがある。
なお、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例
えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択用トランジ
スタ、スイッチング用トランジスタなどと呼ぶことがある）、画素電極に電圧または電流
を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆
動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドライバ、ゲ
ート線駆動回路などと呼ぶことがある）、ソース信号線に信号を供給する回路（ソースド
ライバ、ソース線駆動回路などと呼ぶことがある）などは、駆動装置の一例である。
なお、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置な
どは、互いに重複して有している場合がある。例えば、表示装置が、半導体装置および発
光装置を有している場合がある。あるいは、半導体装置が、表示装置および駆動装置を有
している場合がある。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的
に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接
してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に
記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に
直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂ
が形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、
単層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同
様であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が
介在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、
という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接し
て別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成さ
れている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でも
よいし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形
成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする
。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい
。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数とし
て記載されているものについては、複数であることが望ましい。ただし、これに限定され
ず、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が
多く、これに限定されない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
容量素子と接続されるトランジスタの数を減らすことができる。または、当該容量素子と
接続されるトランジスタの寄生容量を小さくすることができる。または、クロック信号に
同期した信号のＨレベルの電位を高くすることができる。または、レイアウト面積を小さ
くすることができる。または、寿命を長くすることができる。信号の遅延又はなまりを小
さくすることができる。または、消費電力を小さくすることができる。または、ノイズの
影響を低減することができる。または、トランジスタの劣化を抑制又は緩和することがで
きる。または、誤動作を抑制することができる。または、容量素子の一方の電極と他方の
電極とのショートを防ぐことができる。または、外付回路の電流駆動能力を小さくするこ
とができる。または、外付回路のサイズを小さくすることができる。または、表示装置を
小さくすることができる。
半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の駆動方法を説明する模式図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の駆動方法を説明する模式図。 半導体装置の駆動方法を説明する模式図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 シフトレジスタの回路図、及びその駆動方法を説明するタイミングチャート。 シフトレジスタの回路図。 シフトレジスタの回路図。 シフトレジスタの回路図。 シフトレジスタのレイアウト図。 半導体装置の回路図、及びその駆動方法を説明するタイミングチャート。 半導体装置の回路図。 シフトレジスタの回路図。 表示装置のシステムブロック図。 表示装置の構成を説明する図。 シフトレジスタの回路図。 シフトレジスタの駆動方法を説明するタイミングチャート。 信号線駆動回路の回路図、及びその駆動方法を説明するタイミングチャート。 画素の回路図、及びその駆動方法を説明するタイミングチャート。 画素の回路図、そのレイアウト図、及びその駆動方法を説明するタイミングチャート。 画素の回路図、及びその駆動方法を説明するタイミングチャート。 シフトレジスタのレイアウト図。 シフトレジスタのレイアウト図。 トランジスタの断面図。 電子機器を説明する図。 電子機器を説明する図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容である。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる図（一部でもよい）、及び／又は、一つ若しくは複数の別
の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さ
らに多くの図を構成させることが出来る。
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。なお、当該半導体装置を駆動回
路、又はフリップフロップと示すことが可能である。
まず、本実施の形態の半導体装置の一例について、図１（Ａ）を参照して説明する。図１
（Ａ）の半導体装置は、回路１００、トランジスタ１０１、トランジスタ１０２、トラン
ジスタ１０３、トランジスタ１０４、容量素子１０５、及び容量素子１０６を有する。ト
ランジスタ１０１〜１０４は、各々、Ｎチャネル型であるものとし、ゲートとソースとの
間の電位差（Ｖｇｓ）が閾値電圧（Ｖｔｈ）を上回った場合にオンになるものとする。た
だし、これに限定されず、トランジスタ１０１〜１０４は、各々、Ｐチャネル型であるこ
とが可能である。Ｐチャネル型トランジスタは、ゲートとソースとの間の電位差（Ｖｇｓ
）が閾値電圧（Ｖｔｈ）を下回った場合にオンになるものとする。
図１（Ａ）の半導体装置の接続関係について説明する。トランジスタ１０１の第１の端子
は、配線１２３Ｂと接続され、トランジスタ１０１の第２の端子は、配線１２１と接続さ
れる。トランジスタ１０２の第１の端子は、トランジスタ１０１のゲートと接続され、ト
ランジスタ１０２の第２の端子は、配線１２１と接続され、トランジスタ１０２のゲート
は、配線１２３Ｃと接続される。トランジスタ１０３の第１の端子は、配線１２２Ａと接
続され、トランジスタ１０３の第２の端子は、トランジスタ１０１のゲートと接続される
。トランジスタ１０４の第１の端子は、配線１２２Ｂと接続され、トランジスタ１０４の
第２の端子は、トランジスタ１０３のゲートと接続される。容量素子１０５の一方の電極
は、トランジスタ１０１のゲートと接続され、容量素子１０５の他方の電極は、配線１２
１と接続される。容量素子１０６の一方の電極は、配線１２３と接続され、容量素子１０
６の他方の電極は、トランジスタ１０３のゲートと接続される。
なお、トランジスタ１０１のゲート、トランジスタ１０２の第１の端子、トランジスタ１
０３の第２の端子、又は、トランジスタ１０４のゲートの接続箇所をノードＡと示す。そ
して、トランジスタ１０３のゲート、トランジスタ１０４の第２の端子、又は、容量素子
１０６の他方の電極の接続箇所をノードＢと示す。ただし、ノードＡ、及びノードＢを配
線と示すことが可能である。
なお、配線１２１、配線１２３Ａ、配線１２３Ｂ、配線１２３Ｃ、配線１２２Ａ、配線１
２２Ｂを端子と示すことが可能である。
各配線（配線１２１、配線１２２Ａ〜１２２Ｂ、配線１２３Ａ〜１２３Ｃ）に入力するこ
とが可能なもの（例えば信号、電圧、又は電流など）の一例について説明する。ただし、
以下に述べる内容は一例であり、これに限定されない。各配線には、以下に述べるものの
他にも様々なものを入力することが可能であるし、各配線を浮遊状態（以下、フローティ
ング状態）とすることが可能である。
配線１２１からは、一例として、信号Ｓ１が出力されるものとする。よって、配線１２１
は、信号線として機能することが可能である。特に、配線１２１が画素と接続される場合
、又は配線１２１が画素部に延伸して配置される場合、配線１２１はゲート線、走査線、
又は容量線として機能することが可能である。信号Ｓ１は、半導体装置の出力信号であり
、ＨレベルとＬレベルとを有するデジタル信号である場合が多く、出力信号、選択信号、
ゲート信号、又は走査信号として機能することが可能である。
配線１２２Ａ〜１２２Ｂには、一例として、電圧Ｖ１が供給されるものとする。よって、
配線１２２Ａ〜１２２Ｂは、電源線として機能することが可能である。電圧Ｖ１は、信号
Ｓ１のＬレベルとおおむね等しい値である場合が多く、グランド電圧、電源電圧、又は負
電源電圧として機能することが可能である。ただし、これに限定されず、配線１２２Ａ〜
１２２Ｂにクロック信号などの信号が入力されることが可能である。この場合、配線１２
２Ａ〜１２２Ｂは、信号線、又はクロック信号線として機能することが可能である。また
は、配線１２２Ａ〜１２２Ｂには、別々の電圧、又は別々の信号が入力されることが可能
である。
なお、おおむねとは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工
程のばらつきによる誤差、及び／又は、測定誤差などの様々な誤差を含むものとする。
配線１２３Ａ〜１２３Ｃには、一例として、信号Ｓ２が入力されるものとする。よって、
配線１２３Ａ〜１２３Ｃは、信号線として機能することが可能である。信号Ｓ２は、一定
の周期でＨレベルとＬレベルとを繰り返すデジタル信号である場合が多く、クロック信号
（ＣＫ）として機能することが可能である。ただし、これに限定されず、配線１２３Ａ〜
１２３Ｃには、電源電圧が供給されることが可能である。この場合、配線１２３Ａ〜１２
３Ｃは、電源線として機能することが可能である。または、配線１２３Ａ〜１２３Ｂには
、別々の電圧、又は別々の信号が入力されることが可能である。
なお、本実施の形態では、一例として、信号のＬレベルの電位をＶ１、信号のＨレベルの
電位をＶ２とし、Ｖ２＞Ｖ１であるものとする。ただし、これに限定されない。
なお、電圧とは、ある電位と、基準の電位（例えばグランド電位）との電位差のことを示
す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換える
ことが可能である。
回路１００、トランジスタ１０１〜１０４、容量素子１０５、容量素子１０６が有する機
能の一例について説明する。ただし、以下に述べる内容は一例であり、これに限定されな
い。回路１００、及び各素子は、以下に述べる機能の他にも様々な機能を有することが可
能であるし、以下に述べる機能を有していないことも可能である。
回路１００は、ノードＡの電位、又は状態を制御する機能と、配線１２１の電位、又は状
態を制御する機能とを有する。例えば、回路１００は、ノードＡの電位若しくは配線１２
１の電位を上昇させる機能、ノードＡの電位若しくは配線１２１の電位を減少させる機能
、及び／又は、ノードＡ若しくは配線１２１を浮遊状態にする機能などを有する。トラン
ジスタ１０１は、配線１２３Ｂに入力される信号（例えば信号Ｓ２）に応じて、配線１２
１の電位を上昇させる機能を有する。トランジスタ１０２は、配線１２３Ｃに入力される
信号（例えば信号Ｓ２）に応じて、配線１２１とノードＡとが導通するタイミングを制御
する機能を有し、スイッチとして機能する。トランジスタ１０３は、ノードＢの電位に応
じて、配線１２２ＡとノードＡとが導通するタイミングを制御し、スイッチとして機能す
る。トランジスタ１０４は、ノードＡの電位に応じて、配線１２２ＢとノードＢとが導通
するタイミングを制御する機能を有し、スイッチとして機能する。容量素子１０５は、配
線１２６の電位に応じて、ノードＡの電位を上昇させる機能、及び／又は、トランジスタ
１０１のゲートと第２の端子との間の電位差を保持する機能を有する。容量素子１０６は
、配線１２３Ａに入力される信号（例えば信号Ｓ２）に応じて、ノードＢの電位を制御す
る機能を有する。
次に、図１（Ａ）の半導体装置の動作について、図１（Ｂ）、図２（Ａ）〜（Ｅ）を参照
して説明する。図１（Ｂ）は、半導体装置の動作を説明するためのタイミングチャートの
一例であり、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、及び期間Ｔ５を有する。そして
、図１（Ｂ）には、信号Ｓ１、信号Ｓ２、ノードＡの電位Ｖａ、ノードＢの電位Ｖｂを示
す。図２（Ａ）は、期間Ｔ１における図１（Ａ）の半導体装置の動作の模式図を示す。図
２（Ｂ）は、期間Ｔ２における図１（Ａ）の半導体装置の動作の模式図を示す。図２（Ｃ
）は、期間Ｔ３における図１（Ａ）の半導体装置の動作の模式図を示す。図２（Ｄ）は、
期間Ｔ４における図１（Ａ）の半導体装置の動作の模式図を示す。図２（Ｅ）は、期間Ｔ
５における図１（Ａ）の半導体装置の動作の模式図を示す。
なお、ノードＡの電位が上昇すると、半導体装置は、期間Ｔ１における動作、期間Ｔ２に
おける動作、及び期間Ｔ３における動作を順に行う。その後、再びノードＡの電位が上昇
するまで、半導体装置は、期間Ｔ４における動作と期間Ｔ５における動作とを順に繰り返
す。
まず、期間Ｔ１において、信号Ｓ２はＬレベルとなる。すると、トランジスタ１０２がオ
フになるので、ノードＡと配線１２１とは非導通状態となる。同時に、ノードＢの電位は
、容量素子１０６の容量結合によって減少する。このときのノードＢの電位が、配線１２
２Ａの電位（Ｖ１）とトランジスタ１０３の閾値電圧（Ｖｔｈ１０６）との和（Ｖ１＋Ｖ
ｔｈ１０６）よりも低くなるとすると、トランジスタ１０３はオフになる。よって、配線
１２２ＡとノードＡとは非導通状態となる。一方で、回路１００は、ノードＡの電位を上
昇させ始める。そして、ノードＡの電位が配線１２２Ｂの電位（Ｖ１）とトランジスタ１
０４の閾値電圧（Ｖｔｈ１０４）との和（Ｖ１＋Ｖｔｈ１０４）となったところで、トラ
ンジスタ１０４がオンになる。すると、配線１２２ＢとノードＢとが導通状態となる。よ
って、電圧Ｖ１が配線１２２ＢからノードＢに供給されるので、ノードＢの電位がＶ１と
なる。この結果、トランジスタ１０３はオフのままとなるので、配線１２２ＡとノードＡ
とは非導通状態のままとなる。同様に、ノードＡの電位が配線１２３Ｂの電位（Ｖ１）と
トランジスタ１０１の閾値電圧（Ｖｔｈ１０１）との和（Ｖ１＋Ｖｔｈ１０１）となった
ところで、トランジスタ１０１がオンになる。すると、配線１２３Ｂと配線１２１とが導
通状態となる。よって、Ｌレベルの信号Ｓ２が配線１２３Ｂから配線１２１に供給される
ので、配線１２１の電位は、配線１２３Ｂの電位（信号Ｓ２のＬレベル、又はＶ１）とお
おむね等しくなる。その後、回路１００は、ノードＡの電位をある値（例えばＶ１＋Ｖｔ
ｈ１０１以上、且つＶ２以下）まで上昇させたところで、ノードＡへの信号の供給を止め
るので、回路１００とノードＡとは、非導通状態となる。よって、ノードＡは、浮遊状態
となり、ノードＡの電位は高い値のまま維持される。容量素子１０５には、このときのノ
ードＡと配線１２１との電位差が保持される。
なお、期間Ｔ１において、回路１００は、配線１２１に電圧Ｖ１、又はＬレベルの信号な
どを供給することが可能である。または、回路１００は、配線１２１に信号などを供給し
ないことによって、回路１００と配線１２１とを非導通状態とすることが可能である。そ
して、回路１００は、配線１２１を浮遊状態にすることが可能である。
次に、期間Ｔ２において、ノードＡの電位は高い値のまま維持されるので、トランジスタ
１０４はオンのままとなる。よって、配線１２２ＢとノードＢとは導通状態のままとなる
ので、ノードＢの電位はＶ１のままとなる。この結果、トランジスタ１０３はオフのまま
となるので、配線１２２ＡとノードＡとは非導通状態のままとなる。同様に、ノードＡの
電位は高い値のまま維持されるので、トランジスタ１０１はオンのままとなる。よって、
配線１２３Ｂと配線１２１とは導通状態のままとなる。このとき、信号Ｓ２がＬレベルか
らＨレベルに上昇する。すると、配線１２３Ｂと配線１２１とは導通状態のままなので、
配線１２１の電位が上昇し始める。同時に、トランジスタ１０２がオンになるので、ノー
ドＡと配線１２１とが導通状態となる。ただし、配線１２１の電位が配線１２３Ｃの電位
（Ｖ２）からトランジスタ１０２の閾値電圧（Ｖｔｈ１０２）を引いた値（Ｖ２−Ｖｔｈ
１０２）まで上昇したところで、トランジスタ１０２はオフになる。よって、配線１２１
とノードＡとは非導通状態となる。ここで、容量素子１０５は、期間Ｔ１における配線１
２１とノードＡとの電位差を保持したままである。したがって、配線１２１の電位が上昇
すると、ノードＡの電位は、容量素子１０５の容量結合によって、Ｖ２＋Ｖｔｈ１０１＋
α（αは正の数）まで上昇する。いわゆる、ブートストラップ動作である。したがって、
配線１２１の電位は、配線１２３Ｂの電位（信号Ｓ２のＨレベル、又はＶ１）と等しくな
るまで上昇する。
なお、期間Ｔ２において、回路１００は、ノードＡに信号などを供給していない場合が多
いので、回路１００とノードＡとは非導通状態となる場合が多い。こうして、回路１００
は、ノードＡを浮遊状態にする場合が多い。
なお、期間Ｔ２において、回路１００は、配線１２１に信号などを供給していない場合が
多いので、回路１００と配線１２１とは非導通状態となる場合が多い。
次に、期間Ｔ３において、信号Ｓ２がＨレベルからＬレベルに減少した後に、回路１００
は、ノードＡの電位をＶ１となるように減少させる。したがって、ノードＡの電位が配線
１２３Ｂの電位（Ｖ１）とトランジスタ１０１の閾値電圧（Ｖｔｈ１０１）との和（Ｖ１
＋Ｖｔｈ１０１）となるまでは、トランジスタ１０１はオンしている。したがって、Ｌレ
ベルの信号Ｓ２は、配線１２３Ｂから配線１２１に供給されるので、配線１２１の電位は
、配線１２３Ｂの電位（Ｖ１）となるように減少する。同様に、ノードＡの電位が配線１
２２Ｂの電位（Ｖ１）とトランジスタ１０４の閾値電圧（Ｖｔｈ１０４）との和（Ｖ１＋
Ｖｔｈ１０４）となるまでは、トランジスタ１０４はオンしている。したがって、電圧Ｖ
１が配線１２２ＢからノードＢに供給されるので、ノードＢの電位はＶ１のままとなる。
この結果、トランジスタ１０３はオフのままとなるので、配線１２２ＡとノードＡとは非
導通のままとなる。このとき、容量素子１０６には、配線１２３Ａの電位（信号Ｓ２のＬ
レベル、又はＶ１）と配線１２２Ｂの電位（Ｖ１）との電位差が保持される。
なお、期間Ｔ３において、回路１００は、配線１２１に電圧Ｖ１、又はＬレベルの信号な
どを供給することが可能である。または、回路１００は、配線１２１に信号などを供給し
ないことによって、回路１００と配線１２１とを非導通状態とすることが可能である。そ
して、回路１００は、配線１２１を浮遊状態にすることが可能である。
次に、期間Ｔ４において、信号Ｓ２がＬレベルからＨレベルに上昇する。このとき、ノー
ドＡの電位はＶ１のままなので、トランジスタ１０１、及びトランジスタ１０４はオフの
ままである。したがって、ノードＢは浮遊状態のままなので、ノードＢの電位は、容量素
子１０６の容量結合によって上昇する。ノードＢの電位が配線１２２Ａの電位（Ｖ１）と
トランジスタ１０３の閾値電圧（Ｖｔｈ１０３）との和（Ｖ１＋Ｖｔｈ１０３）よりも高
くなるとすると、トランジスタ１０３がオンになる。すると、配線１２２ＡとノードＡと
が導通状態となる。よって、電圧Ｖ１が配線１２２ＡからノードＡに供給されるので、ノ
ードＡの電位はＶ１に維持される。同時に、トランジスタ１０２がオンになるので、配線
１２１とノードＡとが導通状態となる。このとき、ノードＡには、電圧Ｖ１が配線１２２
Ａから供給されている。よって、電圧Ｖ１が配線１２２Ａから配線１２１に供給されるの
で、配線１２１の電位はＶ１に維持される。
なお、期間Ｔ４において、回路１００は、ノードＡに電圧Ｖ１、又はＬレベルの信号など
を供給することが可能である。または、回路１００は、ノードＡに信号などを供給しない
ことによって、回路１００とノードＡとを非導通状態とすることが可能である。そして、
回路１００は、ノードＡを浮遊状態にすることが可能である。
なお、期間Ｔ５において、回路１００は、配線１２１に電圧Ｖ１、又はＬレベルの信号な
どを供給することが可能である。または、回路１００は、配線１２１に信号などを供給し
ないことによって、回路１００と配線１２１とを非導通状態とすることが可能である。そ
して、回路１００は、配線１２１を浮遊状態にすることが可能である。
次に、期間Ｔ５において、信号Ｓ２がＨレベルからＬレベルに減少する。このとき、ノー
ドＡの電位はＶ１のままなので、トランジスタ１０１、及びトランジスタ１０４はオフの
ままである。したがって、ノードＢの電位は、容量素子１０６の容量結合によって減少す
る。ノードＢの電位が配線１２２Ａの配線（Ｖ１）とトランジスタ１０３の閾値電圧（Ｖ
ｔｈ１０３）との和（Ｖ１＋Ｖｔｈ１０３）よりも低くなるとすると、トランジスタ１０
３がオフになる。よって、配線１２２ＡとノードＡとは非導通状態となる。同様に、トラ
ンジスタ１０２がオフになるので、配線１２１とノードＡとは非導通状態となる。このと
き、回路１００がノードＡ、及び配線１２１にＬレベル信号、又は電圧Ｖ１を供給してい
れば、ノードＡの電位、及び配線１２１の電位はＶ１に維持される。ただし、回路１００
がノードＡ、及び配線１２１にＬレベル信号、又は電圧Ｖ１などを供給していない場合で
も、ノードＡ、及び配線１２１は浮遊状態となるので、ノードＡの電位、及び配線１２１
の電位はＶ１に維持される。
図１（Ａ）の半導体装置では、従来の技術と比較して、容量素子１０６の他方の電極に接
続されるトランジスタの数を減らすことができる。したがって、容量素子１０６の他方の
電極に接続される寄生容量、つまりノードＢの寄生容量を小さくすることができる。なお
、寄生容量とは、トランジスタのゲート容量、トランジスタのゲートとソースとの間の寄
生容量、トランジスタのゲートとドレインとの間の寄生容量、及び／又は、配線容量など
の合成容量のことをいう。ただし、これに限定されず、容量素子１０６の他方の電極には
、複数のトランジスタを接続することが可能である。
または、図１（Ａ）の半導体装置では、ノードＢの寄生容量を減らすことができるので、
容量素子１０６の容量値を従来の技術よりも小さくすることができる。よって、容量素子
１０６の一方の電極と他方の電極とが重なる面積を小さくすることができるので、容量素
子１０６のレイアウト面積を小さくすることができる。この結果、容量素子１０６の一方
の電極と他方の電極とがゴミなどによってショートしてしまうことを抑制することができ
る。よって、歩留まりの向上、又はコストの削減を図ることができる。または、配線１２
３Ａの負荷を小さくすることができるので、配線１２３Ａに入力される信号（例えば信号
Ｓ２）のなまり、又は遅延などを低減することができる。または、配線１２３Ａに信号を
供給する外付回路の電流駆動能力を小さくすることができるので、外付回路のサイズを小
さくすることができる。
または、図１（Ａ）の半導体装置では、ノードＢの寄生容量を減らすことができるので、
配線１２３Ａの電位が変化した場合のノードＢの振幅電圧を大きくすることができる。よ
って、期間Ｔ４において、従来の技術よりも、ノードＢの電位を高くすることができるの
で、トランジスタ１０３のＶｇｓを大きくすることができる。つまり、トランジスタ１０
３のオン抵抗を小さくすることができるので、期間Ｔ４においてノードＢの電位をＶ１に
維持しやすくなる。または、トランジスタ１０３のチャネル幅（Ｗ）を小さくすることが
できるので、レイアウト面積の縮小を図ることができる。
または、図１（Ａ）の半導体装置では、期間Ｔ２において、トランジスタ１０２がオフに
なるまでは、ノードＡと配線１２１とが導通状態となる場合が多い。したがって、ノード
Ａの電位が減少するので、トランジスタ１０１、及びトランジスタ１０４のゲート電圧を
低くすることができる。この結果、トランジスタ１０１、及びトランジスタ１０４の特性
劣化を抑制することができる。または、トランジスタ１０１、及びトランジスタ１０４が
破壊されることを抑制することができる。または、トランジスタとして、ゲート絶縁膜を
薄くして移動度を向上させたトランジスタを用いることができる。このようなトランジス
タを用いる場合、トランジスタのチャネル幅（Ｗ）を小さくすることができる。よって、
レイアウト面積の縮小を図ることができる。
または、図１（Ａ）の半導体装置では、すべてのトランジスタをＮチャネル型、又はすべ
てのトランジスタをＰチャネル型とすることが可能である。よって、ＣＭＯＳ回路と比較
して、工程数の削減、歩留まりの向上、又はコストの低減を図ることができる。特に、す
べてのトランジスタがＮチャネル型である場合、トランジスタの半導体層として、非単結
晶半導体、微結晶半導体、有機半導体、又は酸化物半導体を用いることが可能である。し
たがって、工程数の削減、歩留まりの向上、又はコストの低減などを図ることができる。
ただし、これに限定されず、図１（Ａ）の半導体装置を、Ｐチャネル型トランジスタとＮ
チャネル型トランジスタとを組み合わせたＣＭＯＳ回路によって構成することが可能であ
る。
または、図１（Ａ）の半導体装置では、期間Ｔ４と期間Ｔ５とのうち少なくとも一方にお
いて、トランジスタ１０１〜１０４はオフになる。したがって、トランジスタが１動作期
間中にずっとオンにならないので、閾値電圧の上昇又は移動度の低下などのトランジスタ
の特性劣化を抑制することができる。
特に、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又
は酸化物半導体を用いる場合、当該トランジスタの特性劣化は顕著に表れる。しかし、図
１（Ａ）の半導体装置では、トランジスタの特性劣化を抑制することができるので、トラ
ンジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半
導体を用いることができる。ただし、これに限定されず、半導体層として、多結晶半導体
、又は単結晶半導体を用いることが可能である。
なお、期間Ｔ２を選択期間と示し、それ以外の期間（期間Ｔ１、期間Ｔ３、期間Ｔ４、及
び期間Ｔ５）を非選択期間と示すことが可能である。または、期間Ｔ１、期間Ｔ２、期間
Ｔ３、期間Ｔ４、及び期間Ｔ５を、各々、セット期間、出力期間、リセット期間、第１の
非選択期間、第２の非選択期間と示すことが可能である。
なお、トランジスタ１０１のチャネル幅（Ｗ）は、トランジスタ１０２、トランジスタ１
０３、及び／又は、トランジスタ１０４のチャネル幅よりも大きいことが可能である。ま
たは、半導体装置が有するトランジスタの中で、トランジスタ１０１のチャネル幅は一番
大きいことが可能である。この場合、トランジスタ１０１のオン抵抗が小さくなるので、
配線１２１から出力される信号（例えば信号Ｓ１）の立ち上がり時間、及び立ち下がり時
間が短くなる。したがって、期間Ｔ２において、トランジスタ１０２がオフになるタイミ
ングが早くなる。よって、ノードＡの電位が減少しすぎて、半導体装置が誤動作すること
を抑制することができる。ただし、これに限定されず、トランジスタ１０１のチャネル幅
は、トランジスタ１０２〜１０４の中のいずれか一のチャネル幅、又は、半導体装置が有
するトランジスタの中のいずれか一のチャネル幅よりも小さいことが可能である。
なお、トランジスタのチャネル幅という場合、これをトランジスタのＷ／Ｌ（Ｌ：チャネ
ル長）比と言い換えることが可能である。
なお、配線１２３Ａ、配線１２３Ｂ、及び／又は、配線１２３Ｃに入力される信号のＬレ
ベルの電位は、Ｖ１よりも低いことが可能である。この場合、トランジスタに逆バイアス
を印加することが可能になるので、トランジスタの特性劣化を緩和することができる。特
に、トランジスタ１０２がオンになる時間は長いので、配線１２３Ｃに入力される信号の
Ｌレベルの電位は、Ｖ１よりも低いことが好ましい。ただし、これに限定されず、配線１
２３Ａ、配線１２３Ｂ、及び／又は、配線１２３Ｃに入力される信号のＬレベルの電位は
、Ｖ１よりも高いことが可能である。
なお、配線１２３Ａ、配線１２３Ｂ、及び／又は、配線１２３Ｃに入力される信号のＨレ
ベルの電位は、Ｖ２よりも低いことが可能である。この場合、トランジスタのＶｇｓが小
さくなるので、トランジスタの特性劣化を抑制することができる。特に、トランジスタ１
０２がオンになる時間は長いので、配線１２３Ｃに入力される信号のＨレベルの電位は、
Ｖ２よりも低いことが好ましい。ただし、これに限定されず、配線１２３Ａ、配線１２３
Ｂ、及び／又は、配線１２３Ｃに入力される信号のＨレベルの電位は、Ｖ２よりも高いこ
とが可能である。
なお、配線１２３Ａ、配線１２３Ｂ、及び／又は、配線１２３Ｃに入力される信号の振幅
電圧は、Ｖ２−Ｖ１よりも小さいことが可能である。特に、トランジスタ１０３がオンに
なる時間は長いので、配線１２３Ａに入力される信号の振幅をＶ２−Ｖ１よりも小さくす
ることが好ましい。こうして、トランジスタ１０３のＶｇｓを小さくすることができるの
で、トランジスタ１０３の特性劣化を抑制することができる。ただし、これに限定されず
、配線１２３Ａ、配線１２３Ｂ、及び／又は、配線１２３Ｃに入力される信号の振幅電圧
は、Ｖ２−Ｖ１よりも大きいことが可能である。
なお、配線１２２Ａ、及び／又は、配線１２２Ｂに信号を入力することが可能である。こ
うして、電圧Ｖ１を省略することができるので、電源数を減らすことができる。または、
トランジスタに逆バイアスを印加することができるので、トランジスタの特性劣化を緩和
することができる。特に、配線１２２Ａには、トランジスタ１０３がオンになる期間（例
えば、期間Ｔ１、期間Ｔ３、期間Ｔ５）にＬレベルとなる信号を入力することが可能であ
る。その一例としては、信号Ｓ２の反転信号（以下、反転クロック信号ともいう）などが
ある。配線１２２Ｂには、トランジスタ１０４がオンになる期間（例えば、期間Ｔ３、期
間Ｔ４、期間Ｔ５）にＬレベルとなる信号を入力することが可能である。
なお、配線１２３Ａ、配線１２３Ｂ、及び／又は、配線１２３Ｃに電圧（例えば電圧Ｖ２
）を供給することが可能である。こうすることによって、半導体装置は、インバータ回路
、又はバッファ回路として機能することが可能となる。
なお、図３（Ａ）に示すように、配線１２２Ａと配線１２２Ｂには、同じ電圧（例えば電
圧Ｖ１）が供給される場合が多いので、配線１２２Ａと配線１２２Ｂとを共有することが
可能である。このために、トランジスタ１０３の第１の端子、及びトランジスタ１０４の
第１の端子は、配線１２２と接続される。配線１２２は、配線１２２Ａ、又は配線１２２
Ｂに対応し、配線１２２には、これらの配線と同様なものが入力されることが可能である
。
なお、複数の配線を共有するとは、当該複数の配線に接続される素子又は回路を同じ配線
に接続することを言う。または、当該複数の配線を互いに接続することを言う。
なお、図３（Ｂ）に示すように、配線１２３Ａ〜１２３Ｃには、同じ信号（例えば信号Ｓ
２）が入力される場合が多いので、配線１２３Ａ〜１２３Ｃを共有することが可能である
。このために、トランジスタ１０１の第１の端子、トランジスタ１０２のゲート、及び容
量素子１０６の一方の電極は、配線１２３と接続される。配線１２３は、配線１２３Ａ〜
１２３Ｃに対応し、配線１２３には、これらの配線と同様のものが入力されることが可能
である。ただし、これに限定されず、配線１２３Ａ〜配線１２３Ｃのうちいずれか２以上
の配線のみを共有することが可能である。
なお、図３（Ｂ）と同様に、図３（Ａ）においても、配線１２３Ａ〜１２３Ｃを共有する
ことが可能である。
なお、図３（Ｃ）に示すように、図３（Ａ）と図３（Ｂ）とを組み合わせて、配線１２２
Ａと配線１２２Ｂとを共有し、さらに配線１２３Ａ〜１２３Ｃを共有することが可能であ
る。例えば、トランジスタ１０３の第１の端子、及びトランジスタ１０４の第１の端子は
、配線１２２と接続され、且つ、トランジスタ１０１の第１の端子、トランジスタ１０２
のゲート、及び容量素子１０６の一方の電極は、配線１２３と接続されることが可能であ
る。
なお、図３（Ｄ）に示すように、トランジスタ１０４のゲートは、配線１２１と接続され
ることが可能である。トランジスタ１０４のゲートを配線１２１と接続することによって
、トランジスタ１０４がオンになるときのゲートの電圧はＶ１となり、図１（Ａ）でのト
ランジスタ１０４がオンになるときのゲートの電圧（Ｖ１＋Ｖｔｈ１０１＋α）よりも低
くなる。よって、トランジスタ１０４の絶縁破壊、又はトランジスタ１０４の特性劣化を
抑制することができる。
なお、図３（Ｄ）と同様に、図３（Ａ）〜（Ｃ）においても、トランジスタ１０４のゲー
トは、配線１２１と接続されることが可能である。
なお、図３（Ｅ）に示すように、トランジスタ１０３の第２の端子は、配線１２１と接続
されることが可能である。トランジスタ１０３の第２の端子を配線１２１と接続すること
によって、期間Ｔ４において、電圧Ｖ１が配線１２２Ａから配線１２１に供給されるので
、配線１２１の電位をＶ１に維持しやすくなる。
なお、図３（Ｅ）と同様に、図３（Ａ）〜（Ｄ）においても、トランジスタ１０３の第２
の端子は、配線１２１と接続されることが可能である。
なお、図４（Ａ）に示すように、容量素子１０５を省略することが可能である。この場合
、トランジスタ１０１のゲートと第２の端子との間の寄生容量を容量素子１０５として用
いることが可能である。
なお、図４（Ａ）において、容量素子１０５として、トランジスタ１０１のゲートと第２
の端子との間の寄生容量を用いる場合、トランジスタ１０１において、ゲートと第２の端
子との間の寄生容量は、ゲートと第１の端子との間の寄生容量よりも大きいことが好まし
い。したがって、トランジスタ１０１において、ゲート電極として機能する導電層と、ソ
ース電極又はドレイン電極として機能する導電層との重なる面積は、第１の端子側よりも
第２の端子側の方が大きいことが好ましい。ただし、これに限定されない。
なお、図４（Ａ）と同様に、図３（Ａ）〜図３（Ｅ）においても、容量素子１０５を省略
することが可能である。
なお、図４（Ｂ）に示すように、容量素子１０５として、ＭＯＳ容量を用いることが可能
である。図４（Ｂ）の一例では、容量素子１０５として、トランジスタ１０５ａが用いら
れる。トランジスタ１０５ａは、Ｎチャネル型とする。トランジスタ１０５ａの第１の端
子と第２の端子とは、配線１２１と接続され、トランジスタ１０５ａのゲートは、ノード
Ａと接続される。こうすることによって、容量素子として機能する必要がある期間（期間
Ｔ１及び期間Ｔ２）では、ノードＡの電位が高いので、トランジスタ１０５ａのゲート容
量を大きくすることができる。一方で、容量素子として機能する必要がない期間（例えば
期間Ｔ３、期間Ｔ４、期間Ｔ５）では、ノードＡの電位が低いので、トランジスタ１０５
ａのゲート容量を小さくすることができる。ただし、これに限定されず、トランジスタ１
０５ａは、Ｐチャネル型であることが可能である。または、トランジスタ１０５ａの第１
の端子と第２の端子との一方は、浮遊状態であることが可能である。または、トランジス
タ１０５ａのゲートは配線１２１と接続され、トランジスタ１０５ａの第１の端子と第２
の端子とはノードＡと接続されることが可能である。または、トランジスタ１０５ａのチ
ャネル領域に不純物を添加することが可能である。
なお、図４（Ｂ）と同様に、図３（Ａ）〜（Ｅ）、及び図４（Ａ）においても、容量素子
１０５としてトランジスタ１０５ａを用い、トランジスタ１０５ａの第１の端子及び第２
の端子が配線１２１と接続され、トランジスタ１０５ａのゲートがノードＡと接続される
ことが可能である。
なお、図４（Ｃ）に示すように、容量素子１０６として、ＭＯＳ容量を用いることが可能
である。図４（Ｃ）の一例では、容量素子１０６として、トランジスタ１０６ａを用いら
れる。トランジスタ１０６ａは、Ｎチャネル型とする。トランジスタ１０６ａの第１の端
子と第２の端子とはノードＢと接続され、トランジスタ１０６ａのゲートは配線１２３Ａ
と接続される。ただし、これに限定されず、トランジスタ１０６ａはＰチャネル型である
ことが可能である。または、トランジスタ１０６ａの第１の端子と第２の端子との一方は
、浮遊状態であることが可能である。または、トランジスタ１０６ａのゲートはノードＢ
と接続され、トランジスタ１０６ａの第１の端子と第２の端子とは配線１２３Ａと接続さ
れることが可能である。または、トランジスタ１０６ａのチャネル領域に不純物を添加す
ることが可能である。
なお、図４（Ｃ）と同様に、図３（Ａ）〜（Ｅ）、及び図４（Ａ）〜（Ｂ）においても、
容量素子１０６としてトランジスタ１０６ａを用い、トランジスタ１０６ａの第１の端子
及び第２の端子がノードＢと接続され、トランジスタ１０６ａのゲートが配線１２３Ａと
接続されることが可能である。
なお、図４（Ｄ）に示すように、トランジスタ１０３をダイオード１０３ａに置き換える
ことが可能である。ダイオード１０３ａは、トランジスタ１０３に対応する。そして、ダ
イオード１０３ａは、ノードＢの電位がノードＡの電位よりも低いときに、ノードＡの電
位を減少させる機能、及びノードＢの電位がノードＡの電位よりも高いときに、ノードＡ
とノードＢとを非導通状態とする機能を有する。ダイオード１０３ａの一方の端子（以下
、入力端子又は陽極ともいう）はノードＡと接続され、ダイオード１０３ａの他方の端子
（以下、出力端子又は陰極ともいう）はノードＢと接続される。
なお、図４（Ｄ）において、トランジスタ１０３をダイオード１０３ａに置き換える場合
、配線１２２Ｂには、電圧Ｖ２を供給することが可能である。または、配線１２３Ａに、
信号Ｓ２の反転信号（例えば反転クロック信号）を入力することが可能である。
なお、図４（Ｄ）と同様に、図３（Ａ）〜（Ｅ）、及び図４（Ａ）〜（Ｃ）においても、
トランジスタ１０３をダイオード１０３ａに置き換え、ダイオード１０３ａの一方の端子
がノードＡと接続され、ダイオード１０３ａの他方の端子がノードＢと接続されることが
可能である。
なお、図４（Ｅ）に示すように、トランジスタ１０４をダイオード１０４ａに置き換える
ことが可能である。図４（Ｅ）の一例では、トランジスタ１０４だけでなく、トランジス
タ１０３もダイオードに置き換える場合の一例を示す。ダイオード１０４ａは、トランジ
スタ１０４に対応する。そして、ダイオード１０４ａは、ノードＡの電位ノードがＢの電
位よりも高いときに、ノードＢの電位を上昇させる機能、及びノードＡの電位がノードＢ
の電位よりも低いときに、ノードＡとノードＢとを非導通状態とする機能を有する。ダイ
オード１０４ａの一方の端子はノードＡと接続され、ダイオード１０４ａの他方の端子は
ノードＢと接続される。
なお、図４（Ｅ）と同様に、図３（Ａ）〜（Ｅ）、及び図４（Ａ）〜（Ｄ）においても、
トランジスタ１０４をダイオード１０４ａに置き換え、ダイオード１０４ａの一方の端子
がノードＡと接続され、ダイオード１０４ａの他方の端子がノードＢと接続されることが
可能である。
なお、図４（Ｆ）に示すように、ダイオードとして、ダイオード接続されたトランジスタ
を用いることが可能である。ダイオード接続されたトランジスタ１０３、及びダイオード
接続されたトランジスタ１０４は、各々、ダイオード１０３ａ、ダイオード１０４ａに対
応する。トランジスタ１０３の第１の端子はノードＢと接続され、トランジスタ１０３の
第２の端子及びゲートはノードＡと接続される。トランジスタ１０４の第１の端子及びゲ
ートはノードＡと接続され、トランジスタ１０４の第２の端子はノードＢと接続される。
ただし、これに限定されず、トランジスタ１０３のゲートは、ノードＢと接続され、トラ
ンジスタ１０４のゲートはノードＢと接続されることが可能である。
なお、図４（Ｆ）と同様に、図３（Ａ）〜（Ｅ）、及び図４（Ａ）〜（Ｅ）においても、
トランジスタ１０３の第１の端子がノードＢと接続され、トランジスタ１０３の第２の端
子がノードＡと接続され、トランジスタ１０３のゲートがノードＡと接続されることが可
能である。または、トランジスタ１０４の第１の端子がノードＡと接続され、トランジス
タ１０４の第２の端子がノードＢと接続され、トランジスタ１０４のゲートがノードＡと
接続されることが可能である。ただし、これに限定されず、トランジスタ１０３のゲート
がノードＢと接続され、トランジスタ１０４のゲートがノードＢと接続されることが可能
である。
なお、図５（Ａ）に示すように、ダイオード１０７を新たに追加することが可能である。
ダイオード１０７は、配線１２３ＡにＬレベルの信号が入力される場合に、ノードＢの電
位を減少させる機能、及び配線１２３ＡにＨレベルの信号が入力される場合に、配線１２
３ＡとノードＢとを非導通状態とする機能を有する。ダイオード１０７の一方の端子はノ
ードＢと接続され、ダイオード１０７の他方の端子は配線１２３Ａと接続される。ただし
、これに限定されず、ダイオード１０７の他方の端子は、配線１２３Ａとは別の配線と接
続されることが可能である。
なお、図５（Ａ）と同様に、図３（Ａ）〜（Ｅ）、及び図４（Ａ）〜（Ｆ）においても、
ダイオード１０７を新たに追加し、ダイオード１０７の一方の端子がノードＢと接続され
、ダイオード１０７の他方の端子が配線１２３Ａと接続されることが可能である。
なお、図５（Ｂ）に示すように、ダイオード接続されたトランジスタ１０７ａを新たに追
加することが可能である。ダイオード接続されたトランジスタ１０７ａは、ダイオード１
０７に対応し、Ｎチャネル型である。トランジスタ１０７ａの第１の端子は、配線１２３
Ａと接続され、トランジスタ１０７ａの第２の端子及びゲートは、ノードＢと接続される
。ただし、これに限定されず、トランジスタ１０７ａは、Ｐチャネル型であることが可能
である。または、トランジスタ１０７ａのゲートは、配線１２３Ａと接続されることが可
能である。
なお、図５（Ｂ）と同様に、図３（Ａ）〜（Ｅ）、図４（Ａ）〜（Ｆ）、及び図５（Ａ）
においても、トランジスタ１０７ａを新たに追加し、トランジスタ１０７ａの第１の端子
が配線１２３Ａと接続され、トランジスタ１０７ａの第２の端子及びゲートがノードＢと
接続されることが可能である。ただし、これに限定されず、トランジスタ１０７ａのゲー
トがノードＢと接続されることが可能である。
なお、図５（Ｃ）に示すように、トランジスタ１０２を省略することが可能である。
なお、図５（Ｃ）と同様に、図３（Ａ）〜（Ｅ）、図４（Ａ）〜（Ｆ）、及び図５（Ａ）
〜（Ｂ）においても、トランジスタ１０２を省略することが可能である。
なお、図５（Ｄ）に示すように、回路１００を省略することが可能である。
なお、図５（Ｄ）と同様に、図３（Ａ）〜（Ｅ）、図４（Ａ）〜（Ｆ）、及び図５（Ａ）
〜（Ｃ）においても、回路１００を省略することが可能である。
なお、図５（Ｅ）に示すように、トランジスタ１０１、トランジスタ１０２、トランジス
タ１０３、及びトランジスタ１０４をトランジスタ１０１ｐ、トランジスタ１０２ｐ、ト
ランジスタ１０３ｐ、及びトランジスタ１０４ｐに置き換えることが可能である。トラン
ジスタ１０１ｐ〜１０４ｐは、各々、トランジスタ１０１〜１０４に対応し、Ｐチャネル
型であるものとする。
なお、図５（Ｅ）において、電位の関係は、図１（Ａ）の半導体装置と逆になっている場
合が多い。例えば、配線１２２Ａ〜１２２Ｂには、電圧Ｖ２が供給され、配線１２３Ａ〜
１２３Ｂには、信号Ｓ２の反転信号が入力されることが可能である。同様に、配線１２１
からは、信号Ｓ１の反転信号が出力される場合が多い。
なお、図５（Ｅ）において、回路１００は、期間Ｔ１においてノードＡの電位を減少させ
る機能を有する場合が多い。または、回路１００は、期間Ｔ３において、ノードＡの電位
をＶ２となるように上昇させる機能を有する場合が多い。
なお、図５（Ｅ）と同様に、図３（Ａ）〜（Ｅ）、図４（Ａ）〜（Ｆ）、及び図５（Ａ）
〜（Ｄ）においても、トランジスタ１０１〜１０４として、Ｐチャネル型のトランジスタ
を用いることが可能である。
（実施の形態２）
本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、
実施の形態１において説明する半導体装置の具体例である。特に、本実施の形態では、回
路１００の具体例について説明する。なお、実施の形態１において説明する内容は、本実
施の形態の半導体装置に適用することが可能である。
回路１００の具体例について、図６（Ａ）を参照して説明する。ただし、図６（Ａ）は一
例であって、これに限定されない。回路１００としては、図６（Ａ）の他にも様々な構成
の回路を用いることができる。なお、図１（Ａ）と同様なところは同じ符号で示し、その
説明を省略する。
回路１００は、トランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トラン
ジスタ１３４、及びトランジスタ１３５を有する。トランジスタ１３１〜１３５は、各々
、Ｎチャネル型であるものとする。ただし、トランジスタ１３１〜１３５は、Ｐチャネル
型であることが可能である。
回路１００が有するトランジスタの接続関係について説明する。トランジスタ１３１の第
１の端子は配線１２５と接続され、トランジスタ１３１の第２の端子はノードＡと接続さ
れ、トランジスタ１３１のゲートは配線１２５と接続される。トランジスタ１３２の第１
の端子は配線１２５と接続され、トランジスタ１３２の第２の端子はノードＡと接続され
、トランジスタ１３２のゲートは配線１２４Ａと接続される。トランジスタ１３３の第１
の端子は配線１２２Ｅと接続され、トランジスタ１３３の第２の端子は配線１２１と接続
され、トランジスタ１３３のゲートは配線１２４Ｂと接続される。トランジスタ１３４の
第１の端子は配線１２２Ｃと接続され、トランジスタ１３４の第２の端子はノードＡと接
続され、トランジスタ１３４のゲートは配線１２６と接続される。トランジスタ１３５の
第１の端子は配線１２２Ｄと接続され、トランジスタ１３５の第２の端子は配線１２１と
接続され、トランジスタ１３５のゲートは配線１２６と接続される。
配線１２２Ｃ〜１２２Ｅ、配線１２４Ａ〜１２４Ｂ、配線１２５、及び配線１２６に入力
することが可能なもの（例えば信号、電圧、又は電流など）の一例について説明する。た
だし、以下に述べる内容は一例であり、これに限定されない。各配線には、以下に述べる
ものの他にも様々なものを入力することが可能であるし、各配線を浮遊状態（以下、フロ
ーティング状態）とすることが可能である。
配線１２２Ｃ〜１２２Ｅには、配線１２２Ａ及び配線１２２Ｂと同様に、電圧Ｖ１が供給
されているものとする。よって、配線１２２Ｃ〜１２２Ｅは、電源線として機能すること
が可能である。ただし、これに限定されず、配線１２２Ｃ〜１２２Ｅに、クロック信号な
どの信号を入力することが可能である。この場合、配線１２２Ｃ〜１２２Ｅは、信号線と
して機能することが可能である。または、配線１２２Ｃ〜１２２Ｅには、別々の電圧を供
給することが可能である。
配線１２４Ａ〜１２４Ｂには、一例として、信号Ｓ３が入力されているものとする。よっ
て、配線１２４Ａ〜１２４Ｂは、信号線として機能することが可能である。信号Ｓ３は、
信号Ｓ２の反転信号、又は位相が信号Ｓ２とおおむね１８０°ずれた信号である場合が多
く、反転クロック信号（ＣＫＢ）として機能することが可能である。ただし、これに限定
されず、配線１２４Ａ〜１２４Ｂには、電圧を供給することが可能である。この場合、配
線１２４Ａ〜１２４Ｂは、電源線として機能することが可能である。または、配線１２４
Ａ〜１２４Ｂには、別々の信号を入力することが可能である。
配線１２５には、一例として、信号Ｓ４が入力されているものとする。よって、配線１２
５は、信号線として機能することが可能である。信号Ｓ４は、ＬレベルとＨレベルとを有
するデジタル信号である場合が多く、スタート信号（ＳＰ）、別の行（段）からの転送信
号、又は別の行を選択する信号として機能する。ただし、これに限定されず、配線１２５
には、電圧を供給することが可能である。この場合、配線１２５は、電源線として機能す
ることが可能である。
配線１２６には、一例として、信号Ｓ５が入力されているものとする。よって、配線１２
６は、信号線として機能することが可能である。信号Ｓ５は、ＬレベルとＨレベルとを有
するデジタル信号である場合が多く、リセット信号（ＲＥ）、又は別の行を選択する信号
として機能する。ただし、これに限定されず、配線１２６には、電圧を供給することが可
能である。この場合、配線１２６は、電源線として機能することが可能である。
トランジスタ１３１〜１３５が有する機能の一例について説明する。ただし、以下に述べ
る内容は一例であり、これに限定されない。トランジスタ１３１〜１３５は、以下に述べ
る機能の他にも様々な機能を有することが可能であるし、以下に述べる機能を有していな
いことも可能である。
トランジスタ１３１は、配線１２５に入力される信号（例えば信号Ｓ４）に応じて、ノー
ドＡの電位を上昇させる機能を有し、ダイオードとして機能する。トランジスタ１３２は
、配線１２４Ａに入力される信号（例えば信号Ｓ３）に応じて、配線１２５とノードＡと
が導通するタイミングを制御する機能を有し、スイッチとして機能する。トランジスタ１
３３は、配線１２４Ｂに入力される信号（例えば信号Ｓ３）に応じて、配線１２２Ｅと配
線１２１とが導通するタイミングを制御する機能を有し、スイッチとして機能する。トラ
ンジスタ１３４は、配線１２６に入力される信号（例えば信号Ｓ５）に応じて、配線１２
２ＣとノードＡとが導通するタイミングを制御する機能を有し、スイッチとして機能する
。トランジスタ１３５は、配線１２６に入力される信号（例えば信号Ｓ５）に応じて、配
線１２２Ｄと配線１２１とが導通するタイミングを制御する機能を有し、スイッチとして
機能する。
次に、図６（Ａ）の半導体装置の動作について、図６（Ｂ）、図７（Ａ）〜（Ｃ）、及び
図８（Ａ）〜（Ｂ）を参照して説明する。図６（Ｂ）は、半導体装置の動作を説明するた
めのタイミングチャートの一例であり、期間Ｔ１、期間Ｔ２、期間Ｔ３、期間Ｔ４、及び
期間Ｔ５を有する。図７（Ａ）は、期間Ｔ１における図６（Ａ）の半導体装置の動作の模
式図を示す。図７（Ｂ）は、期間Ｔ２における図６（Ａ）の半導体装置の動作の模式図を
示す。図７（Ｃ）は、期間Ｔ３における図６（Ａ）の半導体装置の動作の模式図を示す。
図８（Ａ）は、期間Ｔ４における図６（Ａ）の半導体装置の動作の模式図を示す。図８（
Ｂ）は、期間Ｔ５における図６（Ａ）の半導体装置の動作の模式図を示す。なお、図１（
Ａ）の半導体装置の動作と共通するところは、その説明を省略する。
まず、期間Ｔ１において、信号Ｓ５はＬレベルとなるので、トランジスタ１３４、及びト
ランジスタ１３５はオフになる。よって、配線１２２ＣとノードＡとは非導通状態となり
、配線１２２Ｄと配線１２１とは非導通状態となる。同時に、信号Ｓ３、及び信号Ｓ４が
Ｈレベルになるので、トランジスタ１３１、トランジスタ１３２、及びトランジスタ１３
３がオンになる。すると、配線１２５とノードＡとが導通状態となり、配線１２２Ｅと配
線１２１とが導通状態となる。よって、配線１２５に入力される信号（Ｈレベルの信号Ｓ
４）が配線１２５からノードＡに供給されるので、ノードＡの電位は上昇し始める。さら
に、配線１２２Ｅと配線１２１とが導通状態となるので、電圧Ｖ１が配線１２２Ｅから配
線１２１に供給される。その後、ノードＡの電位が信号Ｓ４のＨレベルの電位（Ｖ１）か
らトランジスタ１３３の閾値電圧（Ｖｔｈ１３１）を引いた値（Ｖ１−Ｖｔｈ１３１）ま
で上昇したところで、トランジスタ１３１はオフになる。同様に、ノードＡの電位が信号
Ｓ３のＨレベルの電位（Ｖ１）からトランジスタ１３２の閾値電圧（Ｖｔｈ１３２）を引
いた値（Ｖ１−Ｖｔｈ１３２）まで上昇したところで、トランジスタ１３２はオフになる
。トランジスタ１３１、及びトランジスタ１３２がオフになると、ノードＡには電荷が供
給されなくなる。よって、ノードＡの電位が高い値（少なくともＶ１＋Ｖｔｈ１０１以上
）に維持されたまま、ノードＡは浮遊状態となる。ここでは、便宜上、ノードＡの電位が
Ｖ１−Ｖｔｈ１３１になると、トランジスタ１３１、及びトランジスタ１３２がオフにな
るものとする。よって、配線１２５とノードＡとは非導通状態となる。このときノードＡ
の電位はＶ１−Ｖｔｈ１３１のまま、ノードＡは浮遊状態となる。
次に、期間Ｔ２において、信号Ｓ４がＬレベルになるので、トランジスタ１３１はオフの
ままとなる。そして、信号Ｓ３がＬレベルになるので、トランジスタ１３２はオフのまま
となり、トランジスタ１３３はオフになる。よって、配線１２５とノードＡとは非導通状
態のままとなり、配線１２２Ｅと配線１２１とは非導通状態となる。このとき、信号Ｓ５
はＬレベルのままなので、トランジスタ１３４、及びトランジスタ１３５はオフのままで
ある。よって、配線１２２ＣとノードＡとは非導通状態のままであり、配線１２２Ｄと配
線１２１とは非導通状態のままである。
次に、期間Ｔ３において、信号Ｓ４はＬレベルのままなので、トランジスタ１３１はオフ
のままである。そして、信号Ｓ５がＨレベルになるので、トランジスタ１３４、及びトラ
ンジスタ１３５がオンになる。すると、配線１２２ＣとノードＡとが導通状態となり、配
線１２２Ｄと配線１２１とが導通状態となる。よって、電圧Ｖ１が配線１２２Ｃからノー
ドＡに供給されるので、ノードＡの電位はＶ１となるように減少する。同様に、電圧Ｖ１
が配線１２２Ｄから配線１２１に供給されるので、配線１２１の電位はＶ１となるように
減少する。同時に、信号Ｓ３がＨレベルになるので、トランジスタ１３２、及びトランジ
スタ１３３がオンになる。すると、配線１２５とノードＡとが導通状態となり、配線１２
２Ｅと配線１２１とが導通状態となる。よって、Ｌレベルの信号Ｓ４がノードＡに供給さ
れるので、ノードＡの電位はＶ１となるように減少する。同様に、電圧Ｖ１が配線１２１
に供給されるので、配線１２１の電位はＶ１となるように減少する。
次に、期間Ｔ４において、信号Ｓ４はＬレベルのままなので、トランジスタ１３１はオフ
のままである。そして、信号Ｓ５がＬレベルになるので、トランジスタ１３４、及びトラ
ンジスタ１３５はオフになる。よって、配線１２２ＣとノードＡとは非導通状態となり、
配線１２２Ｄと配線１２１とは非導通状態となる。このとき、信号Ｓ４がＬレベルになる
ので、トランジスタ１３２、及びトランジスタ１３３はオフになる。よって、配線１２５
とノードＡとは非導通状態となり、配線１２２Ｅと配線１２１とは非導通状態となる。
次に、期間Ｔ５において、信号Ｓ４はＬレベルのままなので、トランジスタ１３１はオフ
のままである。そして、信号Ｓ５はＬレベルのままなので、トランジスタ１３４、及びト
ランジスタ１３５はオフのままとなる。よって、配線１２２ＣとノードＡとは非導通状態
のままとなり、配線１２２Ｄと配線１２１とは非導通状態のままとなる。このとき、信号
Ｓ４がＨレベルとなるので、トランジスタ１３２、及びトランジスタ１３３がオンになる
。すると、配線１２５とノードＡとが導通状態となり、配線１２２Ｅと配線１２１とが導
通状態となる。よって、Ｌレベルの信号Ｓ４が配線１２５からノードＡに供給されるので
、ノードＡの電位はＶ１に維持される。同様に、電圧Ｖ１が配線１２２Ｅから配線１２１
に供給されるので、配線１２１の電位はＶ１に維持される。
図６（Ａ）の半導体装置は、期間Ｔ４及び期間Ｔ５において、ノードＡにＬレベルの信号
又は電圧Ｖ１が供給されるので、ノードＡのノイズを低減することができる。よって、誤
動作を防止することができる。
または、図６（Ａ）の半導体装置は、期間Ｔ１において、トランジスタ１３１とトランジ
スタ１３２との両方がオンになるので、ノードＡの電位を早く上昇させることができる。
または、トランジスタ１３１のチャネル幅、又はトランジスタ１３２のチャネル幅を小さ
くすることができる。
なお、トランジスタ１３１のチャネル幅は、トランジスタ１３４のチャネル幅、又はトラ
ンジスタ１０３のチャネル幅よりも大きいことが可能である。同様に、トランジスタ１３
２のチャネル幅は、トランジスタ１３４のチャネル幅、又はトランジスタ１０３のチャネ
ル幅よりも大きいことが可能である。なぜなら、期間Ｔ２においては、ノードＡの電位の
上昇は早いほうが好ましく、期間Ｔ３においては、ノードＡの電位の減少は遅いほうが好
ましいからである。つまり、期間Ｔ２において、ノードＡの電位の上昇が早いと、駆動周
波数の向上、貫通電流の抑制、消費電力の低減などを図ることができる。一方で、期間Ｔ
３において、ノードＡの電位の減少が遅いと、トランジスタ１０１のオン時間が長くなる
ので、配線１２１から出力される信号（例えば信号Ｓ１）の立ち下がり時間を短くするこ
とができる。したがって、期間Ｔ２においてノードＡの電位を上昇させる機能を有するト
ランジスタのチャネル幅は、期間Ｔ３においてノードＡの電位を減少させるトランジスタ
のチャネル幅よりも大きいことが好ましい。ただし、これに限定されず、トランジスタ１
３１のチャネル幅は、トランジスタ１３４のチャネル幅、又はトランジスタ１０３のチャ
ネル幅よりも小さいことが可能である。同様に、トランジスタ１３２のチャネル幅は、ト
ランジスタ１３４のチャネル幅、又はトランジスタ１０３のチャネル幅よりも小さいこと
が可能である。
なお、トランジスタ１３１のチャネル幅とトランジスタ１３４のチャネル幅との和が、ト
ランジスタ１３４のチャネル幅、又はトランジスタ１０３のチャネル幅よりも大きいこと
が可能である。なぜなら、期間Ｔ２において、Ｈレベルの信号Ｓ４は、トランジスタ１３
１とトランジスタ１３２という二つの並列に接続されたトランジスタを介して、配線１２
５からノードＡに供給されるからである。ただし、これに限定されずトランジスタ１３１
のチャネル幅とトランジスタ１３４のチャネル幅との和が、トランジスタ１３４のチャネ
ル幅、又はトランジスタ１０３のチャネル幅よりも小さいことが可能である。
なお、トランジスタ１３４のチャネル幅は、トランジスタ１３３のチャネル幅よりも小さ
いことが可能である。同様に、トランジスタ１３２のチャネル幅は、トランジスタ１３３
のチャネル幅よりも小さいことが可能である。同様に、トランジスタ１０３のチャネル幅
は、トランジスタ１０２のチャネル幅よりも小さいことが可能である。なぜなら、配線１
２１の負荷（例えば、配線抵抗、寄生容量、接続されるトランジスタなど）は、ノードＡ
の負荷よりも大きい場合が多いからである。したがって、ノードＡに信号又は電圧を供給
する機能を有するトランジスタのチャネル幅は、配線１２１に信号又は電圧を供給するト
ランジスタのチャネル幅よりも小さいことが好ましい。ただし、これに限定されず、トラ
ンジスタ１３４のチャネル幅は、トランジスタ１３３のチャネル幅よりも大きいことが可
能である。同様に、トランジスタ１３２のチャネル幅は、トランジスタ１３３のチャネル
幅よりも大きいことが可能である。同様に、トランジスタ１０３のチャネル幅は、トラン
ジスタ１０２のチャネル幅よりも大きいことが可能である。
なお、トランジスタ１０３のチャネル幅は、トランジスタ１３２のチャネル幅よりも大き
いことが可能である。なぜなら、トランジスタ１０３は、期間Ｔ４においてノードＡの電
位をＶ１に維持する機能を有するのに対し、トランジスタ１３２は、期間Ｔ５においてノ
ードＡの電位をＶ１に維持する機能を有するからである。具体的には、期間Ｔ４では、配
線１２３Ｂに入力される信号（例えば信号Ｓ２）はＨレベルとなる。このとき、ノードＡ
の電位が上昇し、トランジスタ１０１がオンしてしまうと、配線１２１の電位が上昇して
しまう。したがって、トランジスタ１０３には、ノードＡの電位をＶ１に維持し、トラン
ジスタ１０１をオフのままにすることが求められるので、トランジスタ１０３のチャネル
幅は大きいことが好ましい。一方で、期間Ｔ５では、配線１２３Ｂに入力される信号（例
えば信号Ｓ２）はＬレベルとなるので、トランジスタ１０１がオンしても、配線１２１の
電位は上昇しない。つまり、ノードＡの電位がＶ１から上昇または減少しても、配線１２
１の電位が上昇しない。したがって、トランジスタ１３２のオン抵抗を小さくする必要性
は少ないので、トランジスタ１３２のチャネル幅は小さいことが好ましい。ただし、これ
に限定されず、トランジスタ１０３のチャネル幅は、トランジスタ１３２のチャネル幅よ
りも小さいことが可能である。なぜなら、トランジスタ１３２は、期間Ｔ１において、ノ
ードＡの電位を上昇させる機能を有しているからである。トランジスタ１３２のチャネル
幅を大きくすることによって、ノードＡの電位を早く上昇させることができる。
なお、トランジスタ１０２のチャネル幅は、トランジスタ１３３のチャネル幅よりも小さ
いことが可能である。なぜなら、トランジスタ１０２のチャネル幅を大きくしすぎると、
期間Ｔ２においてノードＡの電位が減少しすぎるため、半導体装置が誤動作してしまうか
らである。具体的には、トランジスタ１０２とトランジスタ１３３とは両方とも、配線１
２１の電位をＶ１に維持する機能を有する。しかし、期間Ｔ２において、配線１２１の電
位が配線１２３Ｃの電位（Ｖ１）からトランジスタ１０２の閾値電圧（Ｖｔｈ１０２）を
引いた値（Ｖ１−Ｖｔｈ１０２）に上昇するまでは、トランジスタ１０２はオンしている
。したがって、期間Ｔ２においてノードＡの電位が減少しすぎることを防止するために、
トランジスタ１０２のチャネル幅は小さいことが好ましい。一方で、トランジスタ１３３
のチャネル幅は、配線１２１の電位をＶ１に維持するために大きいことが好ましい。ただ
し、これに限定されず、トランジスタ１０２のチャネル幅は、トランジスタ１３３のチャ
ネル幅よりも大きいことが可能である。なぜなら、期間Ｔ４において、信号Ｓ２がＨレベ
ルになるときに、配線１２１の電位が上昇する可能性が高いからである。よって、トラン
ジスタ１０２のチャネル幅を大きくすることによって、配線１２１の電位の上昇を抑制し
やすくできるからである。
なお、実施の形態１と同様に、配線１２４Ａ、配線１２４Ｂ、配線１２５、及び／又は、
配線１２６に入力される信号のＬレベルの電位は、Ｖ１よりも低いこと可能である。特に
、トランジスタ１３２、及びトランジスタ１３３がオンになる時間が長いので、配線１２
４Ａ、及び配線１２４Ｂに入力される信号のＬレベルの電位は、Ｖ１よりも低いことが好
ましい。
なお、実施の形態１と同様に、配線１２４Ａ、配線１２４Ｂ、配線１２５、又は配線１２
６に入力される信号のＨレベルの電位は、Ｖ２よりも低いことが可能である。特に、トラ
ンジスタ１３２、及びトランジスタ１３３は劣化しやすいので、配線１２４Ａ、及び配線
１２４Ｂに入力される信号のＨレベルの電位は、Ｖ２よりも低いこと好ましい。
なお、実施の形態１と同様に、配線１２２Ｃ、配線１２２Ｄ、又は配線１２２Ｅに信号を
入力することが可能である。例えば、配線１２２Ｃには、トランジスタ１３４がオンにな
る期間（例えば、期間Ｔ３）にＬレベルとなる信号を入力することが可能である。その一
例としては、信号Ｓ２、又は信号Ｓ４などがある。配線１２２Ｄには、トランジスタ１３
５がオンになる期間（例えば、期間Ｔ３）にＬレベルとなる信号を入力することが可能で
ある。その一例としては、信号Ｓ２、又は信号Ｓ４などがある。配線１２２Ｅには、トラ
ンジスタ１３３がオンになる期間（例えば、期間Ｔ１、期間Ｔ３、期間Ｔ５）にＬレベル
となる信号を入力することが可能である。その一例としては、信号Ｓ２、信号Ｓ３などが
ある。
なお、図１３（Ｃ）には、一例として、トランジスタ１０３の第１の端子が配線１２４Ｂ
と接続され、トランジスタ１０４の第１の端子が配線１２６と接続され、トランジスタ１
３３の第１の端子が配線１２３Ａと接続され、トランジスタ１３４の第１の端子が配線１
２３Ａと接続され、トランジスタ１３５の第１の端子が配線１２３Ａと接続される場合の
構成を示す。ただし、これに限定されず、トランジスタ１０３の第１の端子は、配線１２
４Ａ、又は配線１２５と接続されることが可能である。または、トランジスタ１３３の第
１の端子、トランジスタ１３４の第１の端子、又はトランジスタ１３５の第１の端子は、
配線１２１、配線１２３Ｂ、配線１２３Ｃ、又は配線１２６と接続されることが可能であ
る。
なお、実施の形態１と同様に、配線１２４Ａ、配線１２４Ｂ、及び／又は、配線１２６に
は、電圧（例えば電圧Ｖ１又は電圧Ｖ２）を供給することが可能である。こうすることに
よって、半導体装置は、インバータ回路、又はバッファ回路として機能することが可能と
なる。
なお、図９（Ａ）に示すように、配線１２４Ａ、及び配線１２４Ｂには、同じ信号（例え
ば信号Ｓ３）が入力されるので、配線１２４Ａと配線１２４Ｂとを共有することが可能で
ある。このために、トランジスタ１３２のゲート、及びトランジスタ１３３のゲートは、
配線１２４と接続される。配線１２４は、配線１２４Ａ、又は配線１２４Ｂに対応し、こ
れらの配線と同様なものを入力することが可能である。
なお、図９（Ｃ）には、図３（Ｃ）と図９（Ａ）とを組み合わせた場合の構成を示す。例
えば、トランジスタ１０１の第１の端子、トランジスタ１０２のゲート、及び容量素子１
０６の一方の電極は、配線１２３と接続される。トランジスタ１３２のゲート、及びトラ
ンジスタ１３３のゲートは、配線１２４と接続される。トランジスタ１０３の第１の端子
、トランジスタ１０４の第１の端子、トランジスタ１３３の第１の端子、トランジスタ１
３４の第１の端子、及びトランジスタ１３５の第１の端子は、配線１２２と接続される。
なお、図９（Ｃ）に示すように、トランジスタ１３１のゲートが配線１２７に接続される
ことが可能である。配線１２７には、一例として、電圧Ｖ２が供給されるものとし、電源
線として機能することが可能である。ただし、これに限定されず、配線１２７には、電流
、電圧、信号などの様々なものを入力することが可能である。例えば、配線１２７に入力
される信号は、期間Ｔ１においてＨレベルとなり、期間Ｔ２においてＬレベルとなること
が好ましいので、配線１２７に信号Ｓ３を入力することが可能である。この場合、配線１
２７は、配線１２４Ａ、又は配線１２４Ｂと接続されることが可能であり、信号線として
機能することが可能である。
なお、図９（Ｃ）では、トランジスタ１３１のゲートが配線１２７に接続されるものとす
るが、これに限定されない。例えば、トランジスタ１３１の第１の端子が配線１２７と接
続され、トランジスタ１３１のゲートが配線１２５に接続されることが可能である。
なお、図９（Ｃ）と同様に、図９（Ａ）〜（Ｂ）においても、トランジスタ１３１のゲー
トが配線１２７に接続されることが可能である。
なお、図１０（Ａ）に示すように、トランジスタ１３１を省略することが可能である。ト
ランジスタ１３１が省略されても、期間Ｔ１において、トランジスタ１３２がオンになる
ので、ノードＡの電位は上昇する。
なお、図１０（Ａ）と同様に、図９（Ａ）〜（Ｃ）においても、トランジスタ１３１を省
略することが可能である。
なお、図１０（Ｂ）に示すように、トランジスタ１３２を省略することが可能である。ト
ランジスタ１３２が省略されても、期間Ｔ５において、ノードＡは浮遊状態となるので、
ノードＡの電位はＶ１に維持される。
なお、図１０（Ｂ）と同様に、図９（Ａ）〜（Ｃ）、及び図１０（Ａ）においても、トラ
ンジスタ１３２を省略することが可能である。
なお、図１０（Ｃ）に示すように、トランジスタ１３４、及びトランジスタ１３５を省略
することが可能である。または、トランジスタ１３４とトランジスタ１３５との一方を省
略することが可能である。トランジスタ１３４が省略されても、期間Ｔ３において、トラ
ンジスタ１３２がオンになるので、ノードＡの電位はＶ１になるように減少する。同様に
、トランジスタ１３５が省略されても、期間Ｔ３において、トランジスタ１３３がオンに
なるので、配線１２１の電位はＶ１となるように減少する。
なお、図１０（Ｃ）と同様に、図９（Ａ）〜（Ｃ）、及び図１０（Ａ）〜（Ｂ）において
も、トランジスタ１３４、及びトランジスタ１３５を省略することが可能である。
なお、図１１（Ａ）に示すように、トランジスタ１３３を省略することが可能である。ト
ランジスタ１３３が省略されても、期間Ｔ５において、配線１２１は浮遊状態となるので
、配線１２１の電位はＶ１に維持される。
なお、図１１（Ａ）と同様に、図９（Ａ）〜（Ｃ）、及び図１０（Ａ）〜（Ｃ）において
も、トランジスタ１３３を省略することが可能である。
なお、図１１（Ｂ）に示すように、トランジスタ１０２を省略することが可能である。ト
ランジスタ１０２が省略されても、期間Ｔ４において、配線１２１は浮遊状態となるので
、配線１２１の電位はＶ１に維持される。
なお、図１１（Ｂ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、及び図１１
（Ａ）においても、トランジスタ１０２を省略することが可能である。
なお、図１１（Ｃ）に示すように、トランジスタ１０３、トランジスタ１０４、及び容量
素子１０６を省略することが可能である。トランジスタ１０３、トランジスタ１０４、及
び容量素子１０６が省略されても、期間Ｔ４において、配線１２１は浮遊状態となるので
、配線１２１の電位はＶ１に維持される。
なお、図１１（Ｃ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、及び図１１
（Ａ）〜（Ｂ）においても、トランジスタ１０３、トランジスタ１０４、及び容量素子１
０６を省略することが可能である。
なお、図１２（Ａ）に示すように、トランジスタ１３３をダイオード１３３ａに置き換え
ることが可能である。ダイオード１３３ａは、トランジスタ１３３に対応する。ダイオー
ド１３３ａは、配線１２４ＢにＬレベルの信号が入力されるときに、配線１２１の電位を
減少させる機能、及び配線１２４ＢにＨレベルの信号が入力されるときに、配線１２４Ｂ
と配線１２１とを非導通状態とする機能を有する。ダイオード１３３ａの一方の端子（以
下、入力端子又は陽極ともいう）は配線１２１と接続され、ダイオード１３３ａの他方の
端子（以下、出力端子又は陰極ともいう）は配線１２４Ｂと接続される。
なお、図１２（Ａ）において、トランジスタ１３３をダイオード１３３ａに置き換える場
合、配線１２４Ｂには信号Ｓ２を入力することが可能である。よって、配線１２４Ｂを配
線１２３Ａ〜１２３Ｃと接続し、配線１２４Ｂと、配線１２３Ａ〜１２３Ｃとを共有する
ことが可能である。
なお、図１２（Ａ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、及び図１１
（Ａ）〜（Ｃ）においても、トランジスタ１３３をダイオード１３３ａに置き換え、ダイ
オード１３３ａの一方の端子が配線１２１と接続され、ダイオード１３３ａの他方の端子
が配線１２４Ｂと接続されることが可能である。
なお、図１２（Ｂ）に示すように、トランジスタ１３３をダイオード接続することが可能
である。ダイオード接続したトランジスタ１３３は、ダイオード１３３ａに対応する。ト
ランジスタ１３３の第１の端子は、配線１２４Ｂと接続され、トランジスタ１３３の第２
の端子は、配線１２１と接続され、トランジスタ１３３のゲートは、配線１２１と接続さ
れる。ただし、これに限定されず、トランジスタ１３３のゲートは、配線１２４Ｂと接続
されることが可能である。
なお、図１２（Ｂ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、図１１（Ａ
）〜（Ｃ）、及び図１２（Ａ）においても、トランジスタ１３３の第１の端子が配線１２
４Ｂと接続され、トランジスタ１３３の第２の端子が配線１２１と接続され、トランジス
タ１３３のゲートが配線１２１と接続されることが可能である。ただし、これに限定され
ず、トランジスタ１３３のゲートは、配線１２４Ｂと接続されることが可能である。
なお、図１２（Ｃ）に示すように、トランジスタ１３４をダイオード１３４ａに置き換え
、トランジスタ１３５をダイオード１３５ａに置き換えることが可能である。ダイオード
１３４ａは、トランジスタ１３４に対応し、ダイオード１３５ａは、トランジスタ１３５
に対応する。ダイオード１３４ａは、配線１２６にＬレベルの信号が入力されるときに、
ノードＡの電位を減少させる機能、及び配線１２６にＨレベルの信号が入力されるときに
、配線１２６とノードＡとを非導通状態とする機能を有する。ダイオード１３５ａは、配
線１２６にＬレベルの信号が入力されるときに、配線１２１の電位を減少させる機能、及
び配線１２６にＨレベルの信号が入力されるときに、配線１２６と配線１２１とを非導通
状態とする機能を有する。ダイオード１３４ａの一方の端子（以下、入力端子又は陽極と
もいう）はノードＡと接続され、ダイオード１３４ａの他方の端子（以下、出力端子又は
陰極ともいう）は配線１２６と接続される。ダイオード１３５ａの一方の端子（以下、入
力端子又は陽極ともいう）は配線１２１と接続され、ダイオード１３５ａの他方の端子（
以下、出力端子又は陰極ともいう）は配線１２６と接続される。
なお、図１２（Ｃ）において、トランジスタ１３４、及びトランジスタ１３５をダイオー
ドに置き換える場合、配線１２６には、一例として、信号Ｓ５の反転信号が入力されるこ
とが可能である。
なお、図１２（Ｃ）において、トランジスタ１３４とトランジスタ１３５との一方のみを
ダイオードに置き換えることが可能である。
なお、図１２（Ｃ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、図１１（Ａ
）〜（Ｃ）、及び図１２（Ａ）〜（Ｂ）においても、トランジスタ１３４をダイオード１
３４ａに置き換え、ダイオード１３４ａの一方の端子がノードＡと接続され、ダイオード
１３４ａの他方の端子が配線１２６と接続されることが可能である。または、トランジス
タ１３５をダイオード１３５ａに置き換え、ダイオード１３５ａの一方の端子が配線１２
１と接続され、ダイオード１３５ａの他方の端子が配線１２６と接続されることが可能で
ある。
なお、図１３（Ａ）に示すように、トランジスタ１３４、及びトランジスタ１３５をダイ
オード接続することが可能である。ダイオード接続したトランジスタ１３４、及びダイオ
ード接続したトランジスタ１３５は、各々、ダイオード１３４ａ、ダイオード１３５ａに
対応する。トランジスタ１３４の第１の端子は、配線１２６と接続され、トランジスタ１
３４の第２の端子は、ノードＡと接続され、トランジスタ１３４のゲートは、ノードＡと
接続される。そして、トランジスタ１３５の第１の端子は、配線１２６と接続され、トラ
ンジスタ１３５の第２の端子は、配線１２１と接続され、トランジスタ１３５のゲートは
、配線１２１と接続される。ただし、これに限定されず、トランジスタ１３４のゲートは
、配線１２６と接続されることが可能であり、トランジスタ１３５のゲートは、配線１２
６と接続されることが可能である。
なお、図１３（Ａ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、図１１（Ａ
）〜（Ｃ）、及び図１２（Ａ）〜（Ｃ）においても、トランジスタ１３４の第１の端子が
配線１２６と接続され、トランジスタ１３４の第２の端子がノードＡと接続され、トラン
ジスタ１３４のゲートがノードＡと接続されることが可能である。または、トランジスタ
１３５の第１の端子が配線１２６と接続され、トランジスタ１３５の第２の端子が配線１
２１と接続され、トランジスタ１３５のゲートが配線１２１と接続されることが可能であ
る。ただし、これに限定されず、トランジスタ１３４のゲートは、配線１２６と接続され
ることが可能であり、トランジスタ１３５のゲートは、配線１２６と接続されることが可
能である。
なお、図１３（Ｂ）に示すように、トランジスタ１３７、及びトランジスタ１３８を新た
に追加することが可能である。トランジスタ１３７、及びトランジスタ１３８は、Ｎチャ
ネル型であるものとする。ただし、これに限定されず、トランジスタ１３７、及びトラン
ジスタ１３８は、Ｐチャネル型であることが可能である。トランジスタ１３７の第１の端
子は、配線１２２Ｆと接続され、トランジスタ１３７の第２の端子は、配線１２１と接続
され、トランジスタ１３７のゲートは、配線１２８と接続される。トランジスタ１３８の
第１の端子は、配線１２２Ｇと接続されトランジスタ１３８の第２の端子は、ノードＡと
接続され、トランジスタ１３８のゲートは、配線１２８と接続される。配線１２８には、
一例として、信号Ｓ６が入力されるものとする。よって、配線１２８は信号線として機能
することが可能である。信号Ｓ６は、ＨレベルとＬレベルとを有するデジタル信号である
場合が多く、例えば全段リセット信号として機能することが可能である。配線１２２Ｆ、
及び配線１２２Ｇには、一例として、電圧Ｖ１が供給されるものとする。よって、配線１
２２Ｆ、及び配線１２２Ｇは、電源線として機能することが可能である。そして、配線１
２２Ａ〜１２２Ｇを共有することが可能である。この場合、トランジスタ１３７の第１の
端子、及びトランジスタ１３８の第１の端子は、図１１（Ｂ）のように、配線１２２と接
続することが可能である。ただし、配線１２８、配線１２２Ｆ、及び配線１２２Ｇには、
電流、電圧、信号など様々なものを入力することが可能である。
なお、図１３（Ｂ）において、信号Ｓ６は、半導体装置が動作を開始する前の期間におい
て、Ｈレベルになることが可能である。または、図１３（Ｂ）に示す半導体装置がシフト
レジスタに用いられる場合、信号Ｓ６は、該シフトレジスタが走査を開始する前の期間、
又は該シフトレジスタが走査を終了した後の期間において、Ｈレベルになることが可能で
ある。よって、信号Ｓ６としては、該シフトレジスタのスタートパルス、又は該シフトレ
ジスタの最終段の出力信号などを用いることが可能である。ただし、本実施の形態の一例
は、これに限定されない。
なお、図１３（Ｂ）において、トランジスタ１３７とトランジスタ１３８との一方のみを
新たに追加することが可能である。
なお、図１３（Ｂ）と同様に、図９（Ａ）〜（Ｃ）、図１０（Ａ）〜（Ｃ）、図１１（Ａ
）〜（Ｃ）、図１２（Ａ）〜（Ｃ）、及び図１３（Ａ）においても、トランジスタ１３７
を新たに追加し、トランジスタ１３７の第１の端子が配線１２２Ｆと接続され、トランジ
スタ１３７の第２の端子が配線１２１と接続され、トランジスタ１３７のゲートが配線１
２８と接続されることが可能である。または、トランジスタ１３８を新たに追加し、トラ
ンジスタ１３８の第１の端子が配線１２２Ｇと接続されトランジスタ１３８の第２の端子
がノードＡと接続され、トランジスタ１３８のゲートが配線１２８と接続されることが可
能である。
（実施の形態３）
本実施の形態では、シフトレジスタの一例について説明する。本実施の形態のシフトレジ
スタは、実施の形態１、及び実施の形態２の半導体装置を有することが可能である。なお
、シフトレジスタを半導体装置、又はゲートドライバと示すことが可能である。なお、実
施の形態１、及び実施の形態２において説明する内容は、本実施の形態のシフトレジスタ
に適用することが可能である。
まず、シフトレジスタの一例について、図１４（Ａ）を参照して説明する。シフトレジス
タ２２０は、配線２０１＿１〜２０１＿Ｎ（Ｎは、自然数）、配線２０２、配線２０３、
配線２０４、配線２０５、及び配線２０６と接続される。
配線２０２は、実施の形態１、及び実施の形態２において説明する配線１２３（配線１２
３Ａ〜１２３Ｃ）、又は配線１２４（配線１２４Ａ〜１２４Ｂ）に対応し、信号線、又は
クロック信号線として機能することが可能である。そして、配線２０２には、回路２２１
から、信号ＧＳ２が入力されるものとする。信号ＧＳ２は、実施の形態１、及び実施の形
態２において説明する信号Ｓ２又は信号Ｓ３に対応し、クロック信号として機能すること
が可能である。
配線２０３は、実施の形態１、及び実施の形態２において説明する配線１２３（配線１２
３Ａ〜１２３Ｃ）、又は配線１２４（配線１２４Ａ〜１２４Ｂ）に対応し、信号線、又は
クロック信号線として機能することが可能である。そして、配線２０３には、回路２２１
から、信号ＧＳ３が入力されるものとする。信号ＧＳ３は、実施の形態１、及び実施の形
態２において説明する信号Ｓ２又は信号Ｓ３に対応し、反転クロック信号として機能する
ことが可能である。
配線２０４は、実施の形態１、及び実施の形態２において説明する配線１２２（配線１２
２Ａ〜１２２Ｇ）に対応し、電源線として機能することが可能である。そして、配線２０
４には、回路２２１から、電圧Ｖ１が供給されるものとする。
配線２０５は、実施の形態１、及び実施の形態２において説明する配線１２５に対応し、
信号線として機能することが可能である。そして、配線２０５には、回路２２１から、信
号ＧＳ４が入力されるものとする。信号ＧＳ４は、実施の形態１、及び実施の形態２にお
いて説明する信号Ｓ４に対応し、スタート信号（以下、スタートパルス）、又は垂直同期
信号として機能することが可能である。
配線２０６は、実施の形態１、及び実施の形態２において説明する配線１２６に対応し、
信号線として機能することが可能である。そして、配線２０６には、回路２２１から、信
号ＧＳ５が入力されるものとする。信号ＧＳ５は、実施の形態１、及び実施の形態２にお
いて説明する信号Ｓ５に対応し、リセット信号として機能することが可能である。
ただし、これに限定されず、配線２０２〜２０６には、信号、電圧、又は電流など様々な
ものを入力することが可能であるし、各配線を浮遊状態にすることが可能である。
なお、図６（Ｃ）に示すように、信号Ｓ２、又は信号Ｓ３としては、非平衡のクロック信
号を用いることが可能である。この場合、一例として、信号Ｓ３は、信号Ｓ２に対して、
位相が１８０°ずれたものとすることが可能である。こうすることによって、本実施の形
態の半導体装置がシフトレジスタに用いられる場合に、ある段の選択信号がその前後の段
の選択信号と重なることを防止することができる。
配線２０１＿１〜２０１＿Ｎは、実施の形態１、及び実施の形態２において説明する配線
１２１に対応し、ゲート線、又は走査線として機能することが可能である。そして、配線
２０１＿１〜２０１＿Ｎからは、各々、信号ＧＳ１＿１〜ＧＳ１＿Ｎが出力される。信号
ＧＳ１＿１〜ＧＳ１＿Ｎは、実施の形態１、及び実施の形態２において説明する信号Ｓ１
に対応し、出力信号、選択信号、走査信号、又はゲート信号として機能することが可能で
ある。
なお、図１４（Ｂ）に示すように、信号ＧＳ１＿１〜ＧＳ１＿Ｎは、信号ＧＳ１＿１から
順にＨレベルとなる。例えば、信号ＧＳ１＿ｉ−１（ｉは、１〜Ｎのいずれか一）がＨレ
ベルとなるとする。その後、信号ＧＳ２、及び信号ＧＳ３が反転すると、信号ＧＳ１＿ｉ
−１はＬレベルとなり、信号ＧＳ１＿ｉがＨレベルとなる。その後、再び信号ＧＳ２、及
び信号ＧＳ３が反転すると、信号ＧＳ１＿ｉはＬレベルとなり、信号ＧＳ１＿ｉ＋１がＨ
レベルとなる。こうして、信号ＧＳ１＿１〜ＧＳ１＿Ｎが順にＨレベルとなる。言い換え
ると、配線２０１＿１〜２０１＿Ｎが順に選択される。
回路２２１は、シフトレジスタ２２０に信号又は電圧などを供給し、シフトレジスタ２２
０を制御する機能を有し、制御回路、又はコントローラなどとして機能することが可能で
ある。本実施の形態では、回路２１１は、配線２０２、配線２０３、配線２０４、配線２
０５、及び配線２０６に、各々、信号ＧＳ２、信号ＧＳ３、電圧Ｖ１、信号ＧＳ４、信号
ＧＳ５を供給するものとする。ただし、これに限定されず、シフトレジスタ２２０は、他
にも様々な回路に信号、電流、又は電圧などを供給し、これらの回路を制御することが可
能である。例えば、回路２２１は、信号線駆動回路、走査線駆動回路、及び／又は、画素
などに信号又は電圧などを供給し、これらの回路を制御することが可能である。
回路２２１は、一例として、回路２２２、及び回路２２３などを有する。回路２２２は、
正電源電圧、負電源電圧、グランド電圧、基準電圧などの電源電圧を生成する機能を有し
、電源回路、又はレギュレータとして機能することが可能である。回路２２３は、クロッ
ク信号、反転クロック信号、スタート信号、リセット信号、及び／又は、ビデオ信号など
の様々な信号を生成する機能を有し、タイミングジェネレータとして機能することが可能
である。ただし、これに限定されず、回路２２１は、回路２２２、及び回路２２３の他に
も、様々な回路、又は様々な素子を有することが可能である。例えば、回路２２１は、オ
シレータ、レベルシフト回路、インバータ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換
回路、オペアンプ、シフトレジスタ、ルックアップテーブル、コイル、トランジスタ、容
量素子、抵抗素子、及び／又は、分周器などを有することが可能である。
次に、シフトレジスタ２２０の一例について、図１５を参照して説明する。図１５のシフ
トレジスタは、フリップフロップ２００＿１〜２００＿Ｎ（Ｎは自然数）という複数のフ
リップフロップを有する。フリップフロップ２００＿１〜２００＿Ｎは、各々、実施の形
態１、及び実施の形態２において説明する半導体装置に対応する。図１５では、一例とし
て、図９（Ｂ）の半導体装置をフリップフロップとして用いる場合の構成を示す。
シフトレジスタの接続関係について説明する。まず、一例として、フリップフロップ２０
０＿ｉの接続関係について説明する。フリップフロップ２００＿ｉにおいて、配線１２１
、配線１２２、配線１２３、配線１２４、配線１２６、及び配線１２７は、各々、配線２
０１＿ｉ、配線２０４、配線２０２、配線２０３、配線２０１＿ｉ−１、配線２０１＿ｉ
＋１と接続される。ただし、奇数段のフリップフロップと偶数段のフリップフロップとで
、配線１２３、及び配線１２４の接続先が逆になっている場合が多い。例えば、奇数段の
フリップフロップにおいて、配線１２３が配線２０２と接続され、配線１２４が配線２０
３と接続されるとする。この場合、偶数段のフリップフロップでは、配線１２３が配線２
０３と接続され、配線１２４が配線２０２と接続される。一方で、奇数段のフリップフロ
ップにおいて、配線１２３が配線２０３と接続され、配線１２４が配線２０２と接続され
るとする。この場合、偶数段のフリップフロップでは、配線１２３が配線２０２と接続さ
れ、配線１２４が配線２０３と接続される。
なお、フリップフロップ２００＿１において、配線１２５は、配線２０５と接続される。
なお、フリップフロップ２００＿Ｎにおいて、配線１２６は、配線２０６と接続される。
次に、図１５のシフトレジスタの動作の一例について、図１４（Ｂ）タイミングチャート
を参照して説明する。なお、実施の形態１、及び実施の形態２の半導体装置の動作と共通
するところは、その説明を省略する。
フリップフロップ２００＿ｉの動作について説明する。まず、信号ＧＳ１＿ｉ−１がＨレ
ベルとなる。すると、フリップフロップ２００＿ｉが期間Ｔ１での動作を開始し、信号Ｇ
Ｓ１＿ｉはＬレベルとなる。その後、信号ＧＳ２、及び信号ＧＳ３が反転する。すると、
フリップフロップ２００＿ｉが期間Ｔ２における動作を開始し、信号ＧＳ１＿ｉがＨレベ
ルになる。信号ＧＳ１＿ｉは、フリップフロップ２００＿ｉ−１にリセット信号として入
力され、且つフリップフロップ２００＿ｉ＋１にスタート信号として入力される。よって
、フリップフロップ２００＿ｉ−１は、期間Ｔ３における動作を開始し、フリップフロッ
プ２００＿ｉ＋１は、期間Ｔ１における動作を開始する。その後、信号ＧＳ２、及び信号
ＧＳ３が再び反転する。すると、フリップフロップ２００＿ｉ＋１が期間Ｔ２における動
作を開始し、信号ＧＳ１＿ｉ＋１がＨレベルとなる。信号ＧＳ１＿ｉ＋１は、フリップフ
ロップ２００＿ｉにリセット信号として入力される。したがって、フリップフロップ２０
０＿ｉは期間Ｔ３における動作を開始ので、信号ＧＳ１＿ｉはＬレベルとなる。その後、
再び信号ＧＳ１＿ｉ−１がＨレベルになるまでは、フリップフロップ２００＿ｉは、信号
ＧＳ２、及び信号ＧＳ３が反転するたびに、期間Ｔ４における動作と期間Ｔ５における動
作とを繰り返す。
なお、フリップフロップ２００＿１では、前の段のフリップフロップの出力信号の代わり
に、信号ＧＳ４が外部回路から配線２０５を介して入力される。よって、信号ＧＳ４がＨ
レベルになると、フリップフロップ２００＿１は、期間Ｔ１における動作を開始する。
なお、フリップフロップ２００＿Ｎでは、次の段のフリップフロップの出力信号の代わり
に、信号ＧＳ５が外部回路から配線２０６を介して入力される。よって、信号ＧＳ５がＨ
レベルになると、フリップフロップ２００＿Ｎは、期間Ｔ３における動作を開始する。
本実施の形態のシフトレジスタに、実施の形態１、及び実施の形態２の半導体装置を用い
ることによって、当該半導体装置と同様なメリットを得ることができる。
なお、配線２０６を省略することが可能である。この場合、一例として、フリップフロッ
プ２００＿Ｎとして、図１０（Ｃ）に示すようなトランジスタ１３４、及びトランジスタ
１３５を省略する構成を用いることが可能である。
なお、フリップフロップ２００＿１〜２００＿Ｎにおいて、電圧Ｖ１の代わりに信号を用
いる場合、配線２０４を省略することが可能である。
なお、配線２０６には、配線２０５と同様に信号ＧＳ４が入力されることが可能である。
この場合、配線２０６を配線２０５と接続することによって、配線２０５と配線２０６と
を共有することが可能である。または、配線２０６には、配線２０２と同様に信号ＧＳ２
が入力されることが可能である。この場合、配線２０６を配線２０２と接続することによ
って、配線２０６と配線２０２とを共有することが可能である。または、配線２０６には
、配線２０３と同様に信号ＧＳ３が入力されることが可能である。この場合、配線２０６
を配線２０３と接続することによって、配線２０６と配線２０３とを共有することが可能
である。または、配線２０６には、配線２０４と同様に電圧Ｖ１が入力されることが可能
ある。この場合、配線２０６を配線２０４と接続することによって、配線２０６と配線２
０４とを共有することが可能である。
なお、フリップフロップ２００＿１〜２００＿Ｎとして、図１３（Ｂ）のように信号Ｓ６
を必要とする構成が用いられる場合、図１６に示すように配線２０７を追加することが可
能である。配線２０７には、信号ＧＳ６が入力される。信号ＧＳ６は、実施の形態２にお
いて説明する信号Ｓ６に対応し、全段リセット信号として機能することが可能である。そ
して、配線２０７は、図１３（Ｂ）の配線１２８に対応し、信号線として機能することが
可能である。
ただし、これに限定されず、配線２０７と別の配線とを共有することによって、配線の数
、又は、信号若しくは電源電圧の数を減らすことができる。例えば、配線２０７には、配
線２０５と同様に信号ＧＳ４を入力することが可能である。よって、配線２０７を配線２
０５と接続することによって、配線２０７と配線２０５とを共有することが可能である。
または、配線２０７には、配線２０６と同様に信号ＧＳ５を入力することが可能である。
よって、配線２０７を配線２０６と接続することによって、配線２０７と配線２０６とを
共有することが可能である。または、配線２０７には、フリップフロップ２００＿Ｎの出
力信号である信号Ｓ１＿Ｎを入力することが可能である。よって、配線２０７を配線２０
１＿Ｎと接続することによって、配線２０７と配線２０１＿Ｎとを共有することが可能で
ある。
なお、フリップフロップ２００＿１〜２００＿Ｎとして、図９（Ｃ）のように電圧Ｖ２を
必要とする構成が用いられる場合、新たに配線を追加することが可能である。当該配線に
は電圧Ｖ２が供給される。そして、当該配線は、図９（Ｃ）の配線１２７に対応し、電源
線として機能することが可能である。
なお、実施の形態１、及び実施の形態２において説明するように、トランジスタの特性劣
化を抑制するために、Ｌレベルの電位がＶ１よりも低い信号、Ｈレベルの電位がＶ２より
も低い信号、又は振幅電圧がＶ２−Ｖ１よりも小さい信号などをフリップフロップに入力
する場合、配線を新たに追加することが可能である。当該配線には、信号が入力され、当
該配線は信号線として機能することが可能である。
なお、図１７（Ａ）に示すように、シフトレジスタは、回路２１２、回路２１３、回路２
１４、回路２１５、及び／又は、回路２１６を有することが可能である。回路２１２〜２
１６は、入力信号の振幅電圧又は入力電圧を大きく（または小さく）して出力する機能を
有し、レベルシフト回路として機能することが可能である。または、回路２１２〜２１６
は、入力信号を反転して出力する機能を有し、インバータ回路、又はバッファ回路として
機能することが可能である。配線２０２は、回路２１２を介してフリップフロップと接続
される。配線２０３は、回路２１３を介してフリップフロップと接続される。配線２０４
は、回路２１４を介してフリップフロップと接続される。配線２０５は、回路２１５を介
してフリップフロップと接続される。配線２０６は、回路２１６を介してフリップフロッ
プと接続される。こうして、振幅が小さい信号をシフトレジスタに入力することが可能な
ので、外部回路の駆動電圧を小さくすることができる。よって、外部回路のコストの低減
、消費電力の削減などを図ることができる。
なお、図１７（Ａ）において、シフトレジスタは、回路２１２〜２１６のうちいずれか一
、又は２以上のみを有することが可能である。
なお、図１７（Ｂ）に示すように、シフトレジスタは、回路２１１＿１〜２１１＿Ｎを有
することが可能である。回路２１１＿１〜２１１＿Ｎは、入力信号の電流能力を高める機
能、入力信号の振幅電圧を大きくする機能、又は入力信号を反転させる機能を有し、バッ
ファ回路、レベルシフト回路、又はインバータ回路として機能することが可能である。回
路２１１＿１〜２１１＿Ｎは、各々、フリップフロップ２００＿１〜２００＿Ｎと、配線
２０１＿１〜２０１＿Ｎとの間に接続される。例えば、回路２１１＿ｉは、フリップフロ
ップ２００＿ｉと配線２０１＿ｉとの間に接続される。そして、フリップフロップ２００
＿ｉの出力信号である信号ＧＳ１＿ｉは、回路２１１＿ｉを介して配線２０１＿ｉから出
力される。こうして、各フリップフロップの駆動電圧を小さくできるので、消費電力の低
減、トランジスタの特性劣化の抑制などを図ることができる。または、各フリップフロッ
プが有するトランジスタ（特に、トランジスタ１０１）のチャネル幅を小さくすることで
きるので、レイアウト面積の縮小を図ることができる。
なお、図１７（Ｂ）の一例では、フリップフロップ２００＿ｉ−１には、リセット信号と
して、信号ＧＳ１＿ｉが回路２１１＿ｉを介して入力される。したがって、フリップフロ
ップ２００＿ｉ−１では、期間Ｔ３において、トランジスタ１０１がオンになる期間が長
くなるので、リップフロップ２００＿ｉ−１の出力信号である信号ＧＳ＿ｉ−１の立下り
時間を短くすることができる。一方、フリップフロップ２００＿ｉ＋１には、スタート信
号として、信号ＧＳ１＿ｉが回路２１１＿ｉを介さずに入力される。したがって、フリッ
プフロップ２００＿ｉ＋１では、期間Ｔ１において、ノードＡの電位を早く上昇させるこ
とができるので、駆動周波数の向上を図ることができる。ただし、これに限定されず、フ
リップフロップ２００＿ｉ−１には、リセット信号として、信号ＧＳ１＿ｉが回路２１１
＿ｉを介さずに入力されることが可能である。または、フリップフロップ２００＿ｉ＋１
には、スタート信号として、信号ＧＳ１＿ｉが回路２１１＿ｉを介して入力されることが
可能である。
なお、図１４（Ａ）のシフトレジスタでは、信号Ｓ１＿１〜Ｓ１＿Ｎは、信号Ｓ２の１／
２周期ずつ、又は信号Ｓ３の１／２周期ずつずれていた。ただし、これに限定されず、信
号Ｓ１＿１〜Ｓ１＿Ｎは、信号Ｓ２の１／２×Ｍ（Ｍは自然数）周期ずつ、又は信号Ｓ３
の１／２×Ｍ周期ずつずれていることが可能である。つまり、信号Ｓ１＿１〜Ｓ１＿Ｎに
おいて、ある行の信号がＨレベルとなる期間と、別の行の信号がＨレベルとなる期間とが
重なることが可能である。これを実現するためには、シフトレジスタに２×Ｍ相のクロッ
ク信号を入力することが可能である。
具体例について、図２４のシフトレジスタを参照して説明する。図２４には、フリップフ
ロップ２００＿ｉ＋１〜２００＿ｉ＋２Ｍ＋１のみを示す。フリップフロップ２００＿ｉ
＋１〜２００＿ｉ＋Ｍの配線１２３は、各々、配線２０３＿１〜２０３＿Ｍと接続され、
フリップフロップ２００＿ｉ＋１〜２００＿ｉ＋Ｍの配線１２４は、各々、配線２０４＿
１〜２０４＿Ｍと接続される。フリップフロップ２００＿ｉ＋Ｍ＋１〜２００＿ｉ＋２Ｍ
の配線１２３は、各々、配線２０４＿１〜２０４＿Ｍと接続され、フリップフロップ２０
０＿ｉ＋Ｍ＋１〜２００＿ｉ＋２Ｍの配線１２４は、各々、配線２０３＿１〜２０３＿Ｍ
と接続される。そして、フリップフロップ２００＿ｉ＋１の配線１２５は、フリップフロ
ップ２００＿ｉの配線１２１と接続される。フリップフロップ２００＿ｉ＋１の配線１２
６は、フリップフロップ２００＿ｉ＋Ｍ＋１の配線１２１と接続される。なお、配線２０
３＿１〜２０３＿Ｍは、配線２０３に対応する。配線２０４＿１〜２０４＿Ｍは、配線２
０４に対応する。図２５（Ａ）に示すように、配線２０３＿１〜２０３＿Ｍには、各々、
信号ＧＳ２＿１〜ＧＳ２＿Ｍが入力される。配線２０４＿１〜２０４＿Ｍには、各々、信
号ＧＳ３＿１〜ＧＳ３＿Ｍが入力される。信号ＧＳ２＿１〜ＧＳ２＿Ｍは、位相が１／２
Ｍ周期ずつずれたＭ個のクロック信号であり、信号ＧＳ２に対応する。信号ＧＳ３＿１〜
ＧＳ３＿Ｍは、信号ＧＳ２＿１〜ＧＳ２＿Ｍの反転信号であり、信号ＧＳ３に対応する。
このようにして、信号Ｓ２の１／２×Ｍ（Ｍは自然数）周期ずつ、又は信号Ｓ３の１／２
×Ｍ周期ずつずれていることが可能になる。
なお、図２４において、フリップフロップ２００＿ｉ＋１の配線１２５は、フリップフロ
ップ２００＿ｉ−Ｍ＋１〜２００＿ｉ−１のいずれか一の配線１２１と接続されることが
可能である。こうすることによって、フリップフロップ２００＿ｉ＋１において、トラン
ジスタ１３１がオンになるタイミングを早くすることができるので、ノードＡの電位が上
昇するタイミングを早くすることができる。したがって、駆動周波数を高くすることがで
きる。または、トランジスタ１３１、又はトランジスタ１３２のチャネル幅を小さくする
ことができるので、レイアウト面積の縮小を図ることができる。
なお、図２４において、フリップフロップ２００＿ｉ＋１の配線１２６は、フリップフロ
ップ２００＿ｉ＋Ｍ＋２〜２００＿ｉ＋２Ｍのいずれか一の配線１２１と接続されること
が可能である。こうすることによって、フリップフロップ２００＿ｉ＋１において、トラ
ンジスタ１０１がオフになるタイミングを遅くすることができるので、信号Ｓ１＿ｉ＋１
の立ち下がり時間を短くすることができる。
なお、図２４において、フリップフロップ２００＿ｉ＋１の配線１２６は、フリップフロ
ップ２００＿ｉ＋２〜２００＿ｉ＋Ｍのいずれか一の配線１２１と接続されることが可能
である。こうすることによって、信号Ｓ１＿１〜Ｓ１＿Ｎのパルス幅をクロック信号の半
周期よりも小さくすることができる。よって、消費電力の低減を図りつつ、駆動周波数を
高くすることができる。
なお、図２４において、Ｍ≦４であることが好ましい。より好ましくはＭ≦２であること
が好ましい。なぜなら、図２３のシフトレジスタを表示装置の走査線駆動回路に用いた場
合、Ｍが大きすぎると、画素に複数の種類のビデオ信号が書き込まれるからである。そし
て、当該画素に不正なビデオ信号が入力される期間が長くなり、表示品位が低下する場合
があるからである。図２５（Ｂ）には、一例として、Ｍ＝２である場合のタイミングチャ
ートの一例を示す。
（実施の形態４）
本実施の形態では、半導体装置の一例、及び当該半導体装置を有するシフトレジスタにつ
いて説明する。なお、実施の形態１〜実施の形態３において説明する内容は、本実施の形
態の半導体装置及びシフトレジスタに適用することが可能である。
まず、本実施の形態の半導体装置について、図１９（Ａ）を参照して説明する。なお、図
１（Ａ）と共通するところは同じ符号で示し、その説明を省略する。
図１９（Ａ）の半導体装置は、回路１００、トランジスタ１０１、トランジスタ１０２、
トランジスタ１０３、トランジスタ１０４、容量素子１０５、容量素子１０６、及びトラ
ンジスタ３０１を有する。トランジスタ３０１は、トランジスタ１０１に対応し、トラン
ジスタ１０１と同様の機能を有する。そして、トランジスタ３０１は、Ｎチャネル型であ
るものとする。ただし、トランジスタ３０１は、Ｐチャネル型であることが可能である。
トランジスタ３０１の第１の端子は、配線１２３Ｄと接続され、トランジスタ３０１の第
２の端子は、配線３１１と接続され、トランジスタ３０１のゲートはノードＡと接続され
る。
配線１２３Ｄは、配線１２３Ａ〜１２３Ｃに対応し、信号Ｓ２が入力されるものとする。
よって、図３（Ｄ）と同様に、配線１２３Ｄと、配線１２３Ａ〜１２３Ｃとを共有するこ
とが可能である。この場合、トランジスタ３０１の第１の端子は、配線１２３と接続され
る。配線３１１からは、信号Ｓ７が出力されるものとする。信号Ｓ７は、信号Ｓ１に対応
する。
次に、図１９（Ａ）の半導体装置の動作について、図１９（Ｂ）のタイミングチャートを
参照して説明する。なお、図１（Ａ）の動作と共通するところは、その説明を省略する。
まず期間Ｔ１において、ノードＡの電位が上昇し始める。そして、トランジスタ１０１と
同様に、ノードＡの電位が配線１２３Ｄの電位（Ｖ１）とトランジスタ３０１の閾値電圧
（Ｖｔｈ３０１）との和（Ｖ１＋Ｖｔｈ３０１）となったところで、トランジスタ３０１
がオンになる。すると、配線１２３Ｄと配線３１１とが導通状態となる。よって、Ｌレベ
ルの信号Ｓ２が配線１２３Ｄから配線３１１に供給されるので、配線３１１の電位がＶ１
となるように減少する。
次に、期間Ｔ２において、ノードＡの電位がＶ１＋Ｖｔｈ１０１＋αとなるので、トラン
ジスタ３０１はオンのままとなる。すると、配線１２３Ｄと配線３１１とは導通状態のま
まとなる。よって、Ｈレベルの信号Ｓ２が配線１２３Ｄから配線３１１に供給されるので
、配線３１１の電位はＶ２となるように上昇する。
次に、期間Ｔ３において、ノードＡの電位がＶ１となるように減少し始める。トランジス
タ１０１と同様に、ノードＡの電位が配線１２３Ｄの電位（Ｖ１）とトランジスタ３０１
の閾値電圧（Ｖｔｈ３０１）との和（Ｖ１＋Ｖｔｈ３０１）となるまでは、トランジスタ
３０１はオンしている。よって、Ｌレベルの信号Ｓ１が配線１２３Ｄから配線３１１に共
有されるので、配線３１１の電位はＶ１となるように減少する。その後、ノードＡの電位
がＶ１＋Ｖｔｈ３０１まで減少したところで、トランジスタ３０１はオフになる。
期間Ｔ４、及び期間Ｔ５では、ノードＡの電位がＶ１に維持されるので、トランジスタ３
０１はオフのままとなる。よって、配線１２３Ｄと配線３１１とは非導通状態のままとな
る。
図１９（Ａ）の半導体装置では、配線１２１と配線３１１とが同じタイミングの信号を出
力することが可能である。したがって、配線１２１が出力される信号Ｓ１と配線３１１か
ら出力される信号Ｓ７との一方をゲート線、又は画素などの負荷を駆動するために用い、
他方の信号を転送用の信号などの別の回路を駆動するための信号として用いることが可能
である。こうすることによって、負荷などを駆動することによって生じる信号のなまり、
又は遅延などの影響を受けずに、別の回路を駆動することができる。
なお、トランジスタ３０１のゲートと第２の端子との間に、容量素子を接続することが可
能である。当該容量素子は、容量素子１０５に対応する。
なお、図２０（Ａ）に示すように、図６（Ａ）の半導体装置に、トランジスタ３０１を追
加することが可能である。
なお、図２０（Ｂ）に示すように、トランジスタ３０２、トランジスタ３０３、及び／又
は、トランジスタ３０４を追加することが可能である。トランジスタ３０２、トランジス
タ３０３、及びトランジスタ３０４は、各々、トランジスタ１３４、トランジスタ１０２
、トランジスタ１３３に対応し、同様の機能を有する。トランジスタ３０２の第１の端子
は、配線１２２Ｈと接続され、トランジスタ３０２の第２の端子は、配線３３１と接続さ
れ、トランジスタ３０２のゲートは、配線１２６と接続される。トランジスタ３０３の第
１の端子は、配線３３１と接続され、トランジスタ３０３の第２の端子は、ノードＡと接
続され、トランジスタ３０３のゲートは、配線１２３Ｅと接続される。トランジスタ３０
４の第１の端子は、配線１２２Ｉと接続され、トランジスタ３０４の第２の端子は、配線
３３１と接続され、トランジスタ３０４のゲートは、配線１２４Ｃと接続される。ただし
、これに限定されず、トランジスタ３０２、トランジスタ３０３、及びトランジスタ３０
４のいずれか一、又は二つのみを追加することが可能である。
なお、図２０（Ｂ）において、配線１２３Ｄ、及び配線１２３Ｅには、配線１２３Ａ〜１
２３Ｃと同じ信号（信号Ｓ２）が入力されているので、配線１２３Ｄ、及び配線１２３Ｅ
と、配線１２３Ａ〜１２３Ｃとを共有することが可能である。この場合、トランジスタ３
０１の第１の端子、及びトランジスタ３０３のゲートは、配線１２３と接続されることが
可能である。
なお、図２０（Ｂ）において、配線１２２Ｈ、及び配線１２２Ｉには、配線１２２Ａ〜１
２２Ｅと同じ電圧（電圧Ｖ１）が供給されているので、配線１２２Ｈ、及び配線１２２Ｉ
と、配線１２２Ａ〜１２２Ｅとを共有することが可能である。この場合、トランジスタ３
０２の第１の端子、及びトランジスタ３０４の第１の端子は、配線１２２と接続されるこ
とが可能である。
なお、図２０（Ｂ）において、トランジスタ３０２は、トランジスタ１３５と同様に、ダ
イオード、又はダイオード接続されたトランジスタに置き換えることが可能である。また
は、トランジスタ３０４は、トランジスタ１３３と同様に、ダイオード、又はダイオード
接続されたトランジスタに置き換えることが可能である。
次に、上述する半導体装置を有するシフトレジスタの一例について、図２１を参照して説
明する。なお、実施の形態３において述べた内容は、その説明を省略する。または、図１
４と共通するところは同じ符号で示し、その説明を省略する。
シフトレジスタは、フリップフロップ３２０＿１〜３２０＿Ｎという複数のフリップフロ
ップを有する。フリップフロップ３２０＿１〜３２０＿Ｎは、図１４のフリップフロップ
２００＿１〜２００＿Ｎに対応する。または、フリップフロップ３２０＿１〜３２０＿Ｎ
は、図１９（Ａ）、図２０（Ａ）、又は図２０（Ｂ）の半導体装置に対応する。図２１で
は、一例として、図２０（Ａ）の半導体装置を用いる場合の一例を示す。
フリップフロップ３２０＿ｉにおいて、配線３１１は、配線３２１＿ｉと接続される。そ
して、配線１２６は、配線３２１＿ｉ−１と接続される。
配線３２１＿１〜３２１＿Ｎからは、各々、信号ＧＳ７＿１〜ＧＳ７＿Ｎが出力されるも
のとする。信号ＧＳ７＿１〜ＧＳ７＿Ｎは、信号Ｓ７に対応し、転送用の信号、出力信号
、選択信号、走査信号、又はゲート信号として機能することが可能である。
次に、図２１のシフトレジスタの動作について、図１４（Ｂ）のタイミングチャートを参
照して説明する。
フリップフロップ３２０＿ｉの動作について説明する。まず、信号ＧＳ７＿ｉ−１がＨレ
ベルとなる。すると、フリップフロップ３２０＿ｉが期間Ｔ２における動作を開始し、信
号ＧＳ１＿ｉ、及び信号ＧＳ７＿ｉはＬレベルになる。その後、信号ＧＳ２、及び信号Ｇ
Ｓ３が反転する。すると、フリップフロップ３２０＿ｉは、期間Ｔ２における動作を開始
し、信号ＧＳ１＿ｉ、及び信号ＧＳ７＿ｉはＨレベルになる。信号ＧＳ１＿ｉは、フリッ
プフロップ３２０＿ｉ−１にリセット信号として入力され、信号ＧＳ７＿ｉは、フリップ
フロップ３２０＿ｉ＋１にスタート信号として入力される。よって、フリップフロップ３
２０＿ｉ−１は、期間Ｔ３における動作を開始し、フリップフロップ３２０＿ｉ＋１は、
期間Ｔ１における動作を開始する。その後、信号ＧＳ２、及び信号ＧＳ３が再び反転する
。すると、フリップフロップ３２０＿ｉ＋１が期間Ｔ２における動作を開始し、信号ＧＳ
１＿ｉ＋１がＨレベルとなる。信号ＧＳ１＿ｉ＋１は、フリップフロップ３２０＿ｉにリ
セット信号として入力される。したがって、フリップフロップ３２０＿ｉは期間Ｔ３にお
ける動作を開始ので、信号ＧＳ１＿ｉ、及び信号ＧＳ７＿ｉはＬレベルとなる。その後、
再び信号ＧＳ７＿ｉ−１がＨレベルになるまでは、フリップフロップ３２０＿ｉは、信号
ＧＳ２、及び信号ＧＳ３が反転するたびに、期間Ｔ４における動作と期間Ｔ５における動
作とを繰り返す。
本実施の形態のシフトレジスタでは、信号ＧＳ７＿１〜ＧＳ７＿Ｎをスタート信号として
用いるので、信号Ｓ１＿１〜Ｓ１＿Ｎの遅延時間を短くすることができる。なぜなら、信
号ＧＳ７＿１〜ＧＳ７＿Ｎは、ゲート線、又は画素などに入力されないので、信号Ｓ１＿
１〜Ｓ１＿Ｎと比較して遅延、又はなまりが小さいからである。
または、本実施の形態のシフトレジスタでは、信号ＧＳ１＿１〜ＧＳ１＿Ｎをリセット信
号として用いるので、期間Ｔ３における各フリップフロップの動作において、トランジス
タ１０１がオンになる時間を長くすることができる。したがって、信号Ｓ１＿１〜Ｓ１＿
１、及び信号ＧＳ７＿１〜ＧＳ７＿Ｎの立ち下がり時間を短くすることができる。
なお、信号ＧＳ１＿１〜ＧＳ１＿Ｎは、スタート信号として、次の段のフリップフロップ
に入力されることが可能である。例えば信号ＧＳ１＿ｉは、スタート信号としてフリップ
フロップ３２０＿ｉ＋１に入力されることが可能である。
なお、信号ＧＳ７＿１〜ＧＳ７＿Ｎは、リセット信号として、前の段のフリップフロップ
に入力されることが可能である。例えば、信号ＧＳ７＿ｉは、リセット信号としてフリッ
プフロップ３２０＿ｉ−１に入力されることが可能である。
（実施の形態５）
本実施の形態では、表示装置の一例について説明する。
まず、図２２（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明す
る。液晶表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿
２、画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素部５３６４に
は、複数の配線５３７１が回路５３６２から延伸して配置され、複数の配線５３７２が回
路５３６３＿１、回路５３６３＿２から延伸して配置されている。そして、複数の配線５
３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの表示素子を有する
画素５３６７がマトリクス状に配置されている。
回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１、回路５
３６３＿２、及び回路５３６５に、信号又は電圧などを出力する機能を有し、コントロー
ラ、制御回路、タイミングジェネレータ、又はレギュレータなどとして機能することが可
能である。
回路５３６１は、一例として、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回
路用クロック信号（ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ
信号用データ（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）などの信号を回路５３６２に出力する
。回路５３６２は、これらの信号に応じて、ビデオ信号を複数の配線５３７２に出力する
機能を有し、信号線駆動回路として機能する。
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号
線、ビデオ信号線、又はソース線などとして機能することが可能である。
回路５３６１は、一例として、走査線駆動回路用スタート信号（ＧＳＰ）、走査線駆動回
路用クロック信号（ＧＣＫ）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ）など
の信号を回路５３６３＿１、及び回路５３６３＿２に出力する。回路５３６３＿１、及び
回路５３６３＿２は、これらの信号に応じて、走査信号を複数の配線５３７１に出力する
機能を有し、走査線駆動回路として機能する。
なお、複数の配線５３７２に走査信号が入力される場合、複数の配線５３７２は、信号線
、走査線、又はゲート線などとして機能することが可能である。
なお、回路５３６３＿１、及び回路５３６３＿２には、同じ信号が回路５３６１から入力
されるので、回路５３６３＿１が複数の配線５３６７に出力する走査信号と、回路５３６
３＿２が複数の配線５３６７に出力する走査信号とは、おおむね等しいタイミングとなる
場合が多い。したがって、回路５３６３＿１、及び回路５３６３＿２が駆動する負荷を小
さくすることができる。よって、表示装置を大きくすることができる。または、表示装置
を高精細にすることができる。または、回路５３６３＿１、及び回路５３６３＿２が有す
るトランジスタのチャネル幅を小さくすることができるので、狭額縁な表示装置を得るこ
とができる。
回路５３６１は、一例として、バックライト制御信号（ＢＬＣ）を回路５３６５に出力す
る。回路５３６５は、バックライト制御信号（ＢＬＣ）に応じて、照明装置５３６６に供
給する電力の量、又は時間などを制御することによって、照明装置５３６６の輝度（又は
平均輝度）を制御する機能を有し、電源回路として機能する。
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが
可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力すること
が可能である。または、回路５３６３＿１又は回路５３６３＿２と同様の回路を新たに追
加し、この新たに追加する回路は、新たに追加する配線に走査信号などの信号を出力する
ことが可能である。
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である
。この場合、図２２（Ｂ）に示すように、表示素子が発光するので、回路５３６５、及び
照明装置５３６６は省略されることが可能である。そして、表示素子に電力を供給するた
めに、電源線として機能することが可能な複数の配線５３７３を画素部５３６４に配置す
ることが可能である。回路５３６１は、電圧（ＡＮＯ）という電源電圧を配線５３７３に
供給することが可能である。この配線５３７３は、画素の色要素別に接続されることが可
能であるし、全ての画素に共通して接続されることが可能である。
なお、図２２（Ｂ）では、一例として、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用
スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び反転走査
線駆動回路用クロック信号（ＧＣＫＢ１）などの信号を回路５３６３＿１に出力する。そ
して、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用
クロック信号（ＧＣＫ２）、及び反転走査線駆動回路用クロック信号（ＧＣＫＢ２）など
の信号を回路５３６３＿２に出力する。この場合、回路５３６３＿１は、複数の配線５３
７２のうち奇数行目の配線のみを走査し、回路５３６３＿２は、複数の配線５３７２のう
ち偶数行目の配線のみを走査することが可能になる。よって、回路５３６３＿１、及び回
路５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。
または、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすること
ができる。よって、表示装置を高精細にすることができる。または、表示装置を大型にす
ることができる。
なお、図２２（Ｂ）と同様に、図２２（Ａ）においても、回路５３６１は、回路５３６３
＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
次に、表示装置の構成の一例について、図２３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、及び（
Ｅ）を参照して説明する。
図２３（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）は、画素部５３６４と同じ基板
５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成さ
れる。こうして、外部部品の数が減るので、コストの低減を図ることができる。または、
基板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との
接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることが
できる。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。または、当該基板は
、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８
０に実装することが可能である。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導
体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成され
る回路は、駆動周波数の向上、駆動電圧の向上、出力信号のばらつきの低減などのメリッ
トを得ることができる。
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力され
る場合が多い。
図２３（Ｂ）では、駆動周波数が低い回路（例えば、回路５３６３＿１、回路５３６３＿
２）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１、及び
回路５３６２は、画素部５３６４とは別の基板に形成される。こうして、移動度が小さい
トランジスタによって、基板５３８０に形成される回路を構成することが可能になるので
、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸
化物半導体などを用いることが可能になる。したがって、表示装置の大型化、工程数の削
減、コストの低減、又は歩留まりの向上などを図ることができる。
なお、図２３（Ｃ）に示すように、回路５３６２の一部（回路５３６２ａ）が画素部５３
６４と同じ基板５３８０に形成され、残りの回路５３６２（回路５３６２ｂ）が画素部５
３６４とは別の基板に形成されることが可能である。回路５３６２ａは、移動度が低いト
ランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレクタ、ス
イッチなど）を有する場合が多い。そして、回路５３６２ｂは、移動度が高く、特性ばら
つきが小さいトランジスタによって構成することが好ましい回路（例えば、シフトレジス
タ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する場合が多い
。こうすることによって、図２３（Ｂ）と同様に、トランジスタの半導体層として、非単
結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能とな
り、さらに外部部品の削減を図ることができる。
図２３（Ｄ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）、及びこれらの回路を制御する
機能を有する回路（例えば、回路５３６１）は、画素部５３６４とは別の基板に形成され
る。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので
、歩留まりの向上を図ることができる。
図２３（Ｅ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板
５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の
基板に形成される。回路５３６１ａは、移動度が小さいトランジスタによって構成するこ
とが可能な回路（例えば、スイッチ、セレクタ、レベルシフト回路など）を有する場合が
多い。そして、回路５３６１ｂは、移動度が高く、ばらつきが小さいトランジスタを用い
て構成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オ
シレータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
なお、回路５３６３＿１、及び回路５３６３＿２として、実施の形態１〜実施の形態４の
半導体装置、又はシフトレジスタを用いることが可能である。この場合、回路５３６３＿
１、及び回路５３６３＿２が画素部と同じ基板に形成される場合、当該基板に形成される
全てのトランジスタの極性をＮチャネル型又はＰチャネル型とすることが可能である。し
たがって、工程数の削減、歩留まりの向上、又はコストの削減を図ることができる。特に
、全てのトランジスタの極性をＮチャネル型とすることによって、トランジスタの半導体
層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いる
ことが可能になる。よって、表示装置の大型化、コストの低減、又は歩留まりの向上など
を図ることができる。
なお、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを半導体層と
して用いるトランジスタは、閾値電圧の増加、又は移動度の低下などの特性劣化を生じる
場合が多い。しかし、実施の形態１〜実施の形態４の半導体装置、又はシフトレジスタは
、トランジスタの特性劣化を抑制することができるので、表示装置の寿命を長くすること
ができる。
なお、回路５３６２の一部として、実施の形態１〜実施の形態４の半導体装置、又はシフ
トレジスタを用いることが可能である。例えば、図２３（Ｃ）に示す回路５３６２ａは、
実施の形態１〜実施の形態４の半導体装置、又はシフトレジスタを有することが可能であ
る。
（実施の形態６）
本実施の形態では、シフトレジスタのレイアウト図（以下、上面図ともいう）について説
明する。本実施の形態では、一例として、図１５のシフトレジスタのレイアウト図につい
て説明する。なお、本実施の形態において説明する内容は、図１５のシフトレジスタの他
にも、実施の形態１〜実施の形態５の半導体装置、シフトレジスタ、又は表示装置に適用
することが可能である。なお、本実施の形態のレイアウト図は一例であって、これに限定
されるものではないことを付記する。
本実施の形態のレイアウト図について、図３０、及び図３１を参照して説明する。図３０
には、シフトレジスタの一部のレイアウト図の一例を示し、図３１には、一例として、フ
リップフロップ２００＿ｉのレイアウト図を示す。
図３０、及び図３１に示すトランジスタ、容量素子、又は配線などは、導電層４０１、半
導体層４０２、導電層４０３、導電層４０４、及びコンタクトホール４０５によって構成
される。ただし、これに限定されず、別の導電層、絶縁膜、又は別のコンタクトホールを
新たに形成することが可能である。例えば、導電層４０１と導電層４０３とを接続するた
めのコンタクトホールを新たに追加することが可能である。
導電層４０１は、ゲート電極、又は配線として機能する部分を含むことが可能である。半
導体層４０２は、トランジスタの半導体層として機能する部分を含むことが可能である。
導電層４０３は、配線、ソース、又はドレインとして機能する部分を含むことが可能であ
る。導電層４０４は、透明電極、画素電極、又は配線として機能する部分を含むことが可
能である。コンタクトホール４０５は、導電層４０１と導電層４０４とを接続ため、又は
導電層４０３と導電層４０４とを接続するために用いることが可能である。
図３０の一例では、配線２０２は、開口部４１１を有し、配線２０３は、開口部４１２を
有する。このように、配線２０２、及び配線２０３が開口部を有することによって、寄生
容量を小さくすることができる。または、静電破壊によって生じるトランジスタの破壊を
抑制することができる。ただし、これに限定されず、配線２０４と同様に、開口部４１１
、又は開口部４１２を省略することが可能である。または、配線２０４に、配線２０２又
は配線２０３と同様に、開口部を設けることが可能である。
図３０の一例では、配線２０２又は配線２０３と、別の配線との交差部の一部に、開口部
を設けることによって、配線の交差容量を低減することができる。したがって、ノイズの
低減、又は信号の遅延又はなまりの低減などを図ることができる。
図３０の一例では、配線２０４が有する導電層４０３の一部の上には、導電層４０４が形
成される。そして、当該導電層４０４は、コンタクトホール４０５を介して当該導電層４
０３と接続される。こうして、配線抵抗を小さくすることができるので、電圧降下の減少
、又は信号の遅延又はなまりの低減を図ることができる。ただし、これに限定されず、当
該導電層４０４、及び当該コンタクトホール４０５を省略することが可能である。または
、配線２０４と同様に、配線２０２、又は配線２０３においても、導電層４０３の一部の
上に導電層４０４が形成され、当該導電層４０４が当該導電層４０３と接続されることが
可能である。
ここで、図３０の一例において、配線２０２の配線幅、配線２０３の配線幅、及び配線２
０４の配線幅を、各々、配線幅４２１、配線幅４２２、幅４２３と示す。そして、開口部
４１１の幅、開口部４１１の長さ、開口部４１２の幅、及び開口部４１２の長さを、各々
、幅４２４、長さ４２５、幅４２６、長さ４２７と示す。
配線２０２、及び配線２０３に入力される信号は、お互いに反転した信号である場合が多
い。よって、配線２０２の配線抵抗又は寄生容量は、配線２０３の配線抵抗又は寄生容量
とおおむね等しくなるように設定されることが好ましい。したがって、配線２０２は、配
線幅４２２とおおむね等しい部分を含むことが好ましい。または、開口部４１１は、開口
部４１２の幅４２６、又は開口部４１２の長さ４２７とおおむね等しい部分を含むことが
好ましい。ただし、これに限定されず、配線幅４２１、配線幅４２２、開口部４１１の幅
４２４、開口部４１１の長さ４２５、又は開口部４１２の長さ４２７は、様々な値に設定
することが可能である。例えば、配線２０２と他の配線との交差容量が、配線２０３と他
の配線との交差容量よりも大きいとする。この場合、配線２０２の配線抵抗を小さくする
ことによって、配線２０２、及び配線２０３に入力される信号の遅延又はなまりをおおむ
ね等しくなうように設定することが可能である。このために、配線２０２は、配線幅４２
２よりも大きい部分を含むことが可能である。または、開口部４１１は、開口部４１２の
幅４２６よりも小さい部分を含むことが可能である。または、開口部４１１は、開口部４
１２の長さ４２７よりも短い部分を含むことが可能である。一方、配線２０２と他の配線
との交差容量が、配線２０３と他の配線との交差容量よりも小さい場合は、配線２０２は
、配線幅４２２よりも小さい部分を含むことが可能である。または、開口部４１１は、開
口部４１２の幅４２６よりも大きい部分を含むことが可能である。または、開口部４１１
は、開口部４１２の長さ４２７よりも長い部分を含むことが可能である。
配線２０４が開口部を有していない場合、配線２０４は、配線幅４２１、又は配線幅４２
２よりも小さい部分を含むことが好ましい。なぜなら、配線２０４は開口部を有していな
いので、配線２０４の配線抵抗が小さいからである。ただし、これに限定されず、配線２
０４は、配線幅４２１、又は配線幅４２２よりも大きい部分を含むことが可能である。
図３１の一例では、容量素子１０５、及び容量素子１０６において、一方の電極は導電層
４０１によって形成され、他方の電極は導電層４０３によって形成される。こうすること
によって、単位面積当たりの容量値を大きくすることができるので、レイアウト面積の縮
小を図ることができる。ただし、これに限定されず、導電層４０１と導電層４０３との間
に、半導体層４０２を配置することが可能である。こうすることによって、導電層４０１
と導電層４０３とがショートしてしまうことを抑制することができる。または、容量素子
１０５、又は容量素子１０６をＭＯＳ容量とすることができる。
図３１の一例では、トランジスタ１０１、トランジスタ１０３、トランジスタ１０４、ト
ランジスタ１３１、トランジスタ１３２、トランジスタ１３３、トランジスタ１３４、及
びトランジスタ１３５において、第２の端子の導電層４０１と導電層４０３とが重なる面
積は、第１の端子の導電層４０１と導電層４０３とが重なる面積よりも小さいことが好ま
しい。こうすることによって、トランジスタ１０１のゲート、又は配線２０１＿ｉのノイ
ズの低減を図ることができる。または、第２の端子への電界の集中を抑制することができ
るので、トランジスタの劣化、又はトランジスタの破壊を抑制することができる。
なお、導電層４０１と導電層４０３とが重なる部分には、半導体層４０２を形成すること
が可能である。こうすることによって、導電層４０１と導電層４０３との間の寄生容量を
小さくすることができるので、ノイズの低減を図ることができる。同様の理由で、導電層
４０１と導電層４０４とが重なる部分には、半導体層４０２又は導電層４０３を形成する
ことが可能である。
なお、導電層４０１の一部の上に導電層４０４を形成し、当該導電層４０１は、コンタク
トホール４０５を介して導電層４０４と接続されることが可能である。こうすることによ
って、配線抵抗を下げることができる。または、導電層４０１の一部の上に導電層４０３
、及び導電層４０４を形成し、当該導電層４０１は、コンタクトホール４０５を介して当
該導電層４０４と接続され、当該導電層４０３は、別のコンタクトホール４０５を介して
当該導電層４０４と接続されることが可能である。こうすることによって、配線抵抗をさ
らに下げることができる。
なお、導電層４０３の一部の上に導電層４０４を形成し、当該導電層４０３は、コンタク
トホール４０５を介して導電層４０４と接続されることが可能である。こうすることによ
って、配線抵抗を下げることができる。
なお、導電層４０４の一部の下に導電層４０１、又は導電層４０３を形成し、当該導電層
４０４は、コンタクトホール４０５を介して、当該導電層４０１、又は当該導電層４０３
と接続されることが可能である。こうすることによって、配線抵抗を下げることができる
。
なお、容量素子１０５が省略される場合、実施の形態１で述べたように、トランジスタ１
０１のゲートと第１の端子との間の寄生容量よりも、トランジスタ１０１のゲートと第２
の端子との間の寄生容量を大きくすることが可能である。この場合のトランジスタ１０１
のレイアウト図の一例を図１８に示す。図１８の一例において、トランジスタ１０１の第
１の電極として機能することが可能な導電層４０３の幅を幅４３１と示し、トランジスタ
１０１の第２の電極として機能することが可能な導電層４０３の幅を幅４３２と示す。そ
して、幅４３１は、幅４３２よりも大きいことが可能である。こうすることによって、実
施の形態１で述べたように、トランジスタ１０１のゲートと第１の端子との間の寄生容量
よりも、トランジスタ１０１のゲートと第２の端子との間の寄生容量を大きくすることが
可能である。ただし、これに限定されない。
（実施の形態７）
本実施の形態では、信号線駆動回路の一例について説明する。なお、信号線駆動回路を半
導体装置、又は信号生成回路と示すことが可能である。
信号線駆動回路の一例について、図２６（Ａ）を参照して説明する。信号線駆動回路は、
回路５０２＿１〜５０２＿Ｎ（Ｎは自然数）という複数の回路と、回路５００と、回路５
０１とを有する。そして、回路５０２＿１〜５０２＿Ｎは、各々、トランジスタ５０３＿
１〜５０３＿ｋ（ｋは自然数）という複数のトランジスタを有する。トランジスタ５０３
＿１〜５０３＿ｋは、Ｎチャネル型であるものとする。ただし、これに限定されず、トラ
ンジスタ５０３＿１〜５０３＿ｋは、Ｐチャネル型とすることが可能であるし、ＣＭＯＳ
型のスイッチとすることが可能である。
信号線駆動回路の接続関係について、回路５０２＿１を例にして説明する。トランジスタ
５０３＿１〜５０３＿ｋの第１の端子は、配線５０５＿１と接続される。トランジスタ５
０３＿１〜５０３＿ｋの第２の端子は、各々、配線Ｓ１〜Ｓｋと接続される。トランジス
タ５０３＿１〜５０３＿ｋのゲートは、各々、配線５０４＿１〜５０４＿ｋと接続される
。例えば、トランジスタ５０３＿１の第１の端子は、配線５０５＿１と接続され、トラン
ジスタ５０３＿１の第２の端子は、配線Ｓ１と接続され、トランジスタ５０３＿１のゲー
トは、配線５０４＿１と接続される。
回路５００は、配線５０４＿１〜５０４＿ｋを介して、信号を回路５０２＿１〜５０２＿
Ｎに供給する機能を有し、シフトレジスタ、又はデコーダなどとして機能することが可能
である。当該信号は、デジタル信号である場合が多く、選択信号として機能することが可
能である。そして、配線５０４＿１〜５０４＿ｋは、信号線として機能することが可能で
ある。
回路５０１は、信号を回路５０２＿１〜５０２＿Ｎに出力する機能を有し、ビデオ信号生
成回路などとして機能することが可能である。例えば、回路５０１は、配線５０５＿１を
介して信号を回路５０２＿１に供給する。同時に、配線５０５＿２を介して信号を回路５
０２＿２に供給する。当該信号は、アナログ信号である場合が多く、ビデオ信号として機
能することが可能である。そして、配線５０５＿１〜５０５＿Ｎは、信号線として機能す
ることが可能である。
回路５０２＿１〜５０２＿ｋは、回路５０１の出力信号を、どの配線に出力するのかを選
択する機能を有し、セレクタ回路として機能することが可能である。例えば、回路５０２
＿１は、回路５０１が配線５０５＿１に出力する信号を、配線Ｓ１〜Ｓｋのうちどの配線
に出力するのかを選択する機能を有する。
トランジスタ５０３＿１〜５０３＿Ｎは、各々、回路５００の出力信号に応じて、配線５
０５＿１と、配線Ｓ１〜Ｓｋとの導通状態を制御する機能を有し、スイッチとして機能す
る。
次に、図２６（Ａ）の信号線駆動回路の動作について、図２６（Ｂ）のタイミングチャー
トを参照して説明する。図２６（Ｂ）には、配線５０４＿１に入力される信号５１４＿１
、配線５０４＿２に入力される信号５１４＿２、配線５０４＿ｋに入力される信号５１４
＿ｋ、配線５０５＿１に入力される信号５１５＿１、及び配線５０５＿２に入力される信
号５１５＿２の一例を示す。
なお、信号線駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。
１ゲート選択期間とは、ある行に属する画素が選択され、当該画素にビデオ信号を書き込
むことが可能な期間のことをいう。
なお、１ゲート選択期間は、期間Ｔ０、期間Ｔ１、乃至期間Ｔｋに分割される。期間Ｔ０
は、選択された行に属する画素にプリチャージ用の電圧を同時に印加するための期間であ
り、プリチャージ期間として機能することが可能である。期間Ｔ１〜Ｔｋは、各々、選択
された行に属する画素にビデオ信号を書き込むための期間であり、書き込み期間として機
能することが可能である。
なお、便宜上、回路５０２＿１の動作を例にして、信号線駆動回路の動作を説明する。
まず、期間Ｔ０において、回路５００は、配線５０４＿１〜５０４＿ｋにＨレベルの信号
を出力する。すると、トランジスタ５０３＿１〜５０３＿ｋがオンになるので、配線５０
５＿１と、配線Ｓ１〜Ｓｋとが導通状態となる。このとき、回路５０１は、配線５０５＿
１にプリチャージ電圧Ｖｐを供給しているので、プリチャージ電圧Ｖｐは、トランジスタ
５０３＿１〜５０３＿ｋを介して、配線Ｓ１〜Ｓｋにそれぞれ出力される。そして、プリ
チャージ電圧Ｖｐは、選択された行に属する画素に書き込まれるので、選択された行に属
する画素がプリチャージされる。
次に、期間Ｔ１において、回路５００は、Ｈレベルの信号を配線５０４＿１に出力する。
すると、トランジスタ５０３＿１がオンになるので、配線５０５＿１と配線Ｓ１とが導通
状態となる。そして、配線５０５＿１と配線Ｓ２〜Ｓｋとが非導通状態となる。このとき
、回路５０１は、信号Ｄａｔａ（Ｓ１）を配線５０５＿１に出力しているとすると、信号
Ｄａｔａ（Ｓ１）は、トランジスタ５０３＿１を介して、配線Ｓ１に出力される。こうし
て、信号Ｄａｔａ（Ｓ１）は、配線Ｓ１と接続される画素のうち、選択された行に属する
画素に書き込まれる。
次に、期間Ｔ２において、回路５００は、Ｈレベルの信号を配線５０４＿２に出力する。
すると、トランジスタ５０３＿２がオンになるので、配線５０５＿２と配線Ｓ２とが導通
状態となる。そして、配線５０５＿１と配線Ｓ１とが非導通状態となり、配線５０５＿１
と配線Ｓ３〜Ｓｋとが非導通状態のままとなる。このとき、回路５０１は、信号Ｄａｔａ
（Ｓ２）を配線５０５＿１に出力しているとすると、信号Ｄａｔａ（Ｓ２）は、トランジ
スタ５０３＿２を介して、配線Ｓ２に出力される。こうして、信号Ｄａｔａ（Ｓ２）は、
配線Ｓ２と接続される画素のうち、選択された行に属する画素に書き込まれる。
その後、期間Ｔｋまで、回路５００は、配線５０４＿１〜５０４＿ｋにＨレベルの信号を
順に出力するので、期間Ｔ１及び期間Ｔ２と同様に、期間Ｔ３から期間Ｔｋまで、回路５
００は、配線５０４＿３〜５０４＿ｋにＨレベルの信号を順に出力する。よって、トラン
ジスタ５０３＿３〜５０３＿ｋが順にオンになるので、トランジスタ５０３＿１〜５０３
＿Ｎが順にオンになる。したがって、回路５０１から出力される信号は、配線Ｓ１〜Ｓｋ
に順に出力される。こうして、選択された行に属する画素に、信号を順に書き込むことが
可能になる。
本実施の形態の信号線駆動回路は、セレクタとして機能する回路を有するので、信号の数
、又は配線の数を減らすことができる。または、画素にビデオ信号を書き込む前（期間Ｔ
０）に、プリチャージを行うための電圧を画素に書き込むので、ビデオ信号の書き込み時
間を短くすることができる。したがって、表示装置の大型化、表示装置の高精細化を図る
ことができる。ただし、これに限定されず、期間Ｔ０を省略し、画素にプリチャージしな
いことが可能である。
なお、ｋが大きすぎると、画素への書き込み時間が短くなるので、ビデオ信号の画素への
書き込みが時間内に終了しない場合がある。したがって、ｋ≦６であることが好ましい。
より好ましくはｋ≦３であることが好ましい。さらに好ましくはｋ＝２であることが好ま
しい。
特に、画素の色要素がｎ（ｎは自然数）個に分割される場合、ｋ＝ｎとすることが可能で
ある。例えば、画素の色要素が赤（Ｒ）と緑（Ｇ）と青（Ｂ）との三つに分割される場合
、ｋ＝３であることが可能である。この場合、１ゲート選択期間は、期間Ｔ０、期間Ｔ１
、期間Ｔ２、期間Ｔ３に分割される。そして、期間Ｔ１、期間Ｔ２、期間Ｔ３では、各々
、赤（Ｒ）の画素、緑（Ｇ）の画素、青（Ｂ）の画素にビデオ信号を書き込むことが可能
である。ただし、これに限定されず、期間Ｔ１、期間Ｔ２、期間Ｔ３の順番は任意に設定
することが可能である。
特に、画素がｎ（ｎは自然数）個のサブ画素（以下サブピクセル、又は副画素ともいう）
に分割される場合、ｋ＝ｎとすることが可能である。例えば、画素が２個のサブ画素に分
割される場合、ｋ＝２であることが可能である。この場合、１ゲート選択期間は、期間Ｔ
０、期間Ｔ１、期間Ｔ２に分割される。そして、期間Ｔ１では、２個のサブ画素の一方に
ビデオ信号を書き込み、期間Ｔ２では、２個のサブ画素の他方にビデオ信号を書き込むこ
とが可能である。
なお、回路５００、及び回路５０２＿１〜５０２＿Ｎの駆動周波数が低い場合が多いので
、回路５００、及び回路５０２＿１〜５０２＿Ｎは、画素部と同じ基板に形成することが
可能である。こうして、画素部が形成される基板と、外部回路との接続数を減らすことが
できるので、歩留まりの向上、又は信頼性の向上などを図ることができる。さらに、図２
３（Ｃ）のように、走査線駆動回路も画素部と同じ基板に形成されることによって、さら
に外部回路との接続数を減らすことができる。
なお、回路５００として、実施の形態１〜実施の形態４の半導体装置又はシフトレジスタ
を用いることが可能である。この場合、回路５００が有する全てのトランジスタの極性を
Ｎチャネル型、又はＰチャネル型とすることが可能である。したがって、工程数の削減、
歩留まりの向上、又はコストの削減を図ることができる。
なお、回路５００だけでなく、回路５０２＿１〜５０２＿Ｎが有する全てのトランジスタ
の極性もＮチャネル型、又はＰチャネル型とすることが可能である。したがって、回路５
００、及び回路５０２＿１〜５０２＿Ｎが、画素部と同じ基板に形成される場合、工程数
の削減、歩留まりの向上、又はコストの削減を図ることができる。特に、全てのトランジ
スタの極性をＮチャネル型とすることによって、トランジスタの半導体層として、非単結
晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることができる。な
ぜなら、回路５００、及び回路５０２＿１〜５０２＿Ｎの駆動周波数は、低い場合が多い
からである。
（実施の形態８）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。
図２７（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。画素５０８
０は、トランジスタ５０８１、液晶素子５０８２及び容量素子５０８３を有している。ト
ランジスタ５０８１のゲートは配線５０８５と電気的に接続される。トランジスタ５０８
１の第１端子は配線５０８４と電気的に接続される。トランジスタ５０８１の第２端子は
液晶素子５０８２の第１端子と電気的に接続される。液晶素子５０８２の第２端子は配線
５０８７と電気的に接続される。容量素子５０８３の第１端子は液晶素子５０８２の第１
端子と電気的に接続される。容量素子５０８３の第２端子は配線５０８６と電気的に接続
される。
配線５０８４は信号線として機能させることができる。信号線は、画素の外部から入力さ
れた信号電圧を画素５０８０に伝達するための配線である。配線５０８５は走査線として
機能させることができる。走査線は、トランジスタ５０８１のオンオフを制御するための
配線である。配線５０８６は容量線として機能させることができる。容量線は、容量素子
５０８３の第２端子に所定の電圧を加えるための配線である。トランジスタ５０８１は、
スイッチとして機能させることができる。容量素子５０８３は、保持容量として機能させ
ることができる。保持容量は、スイッチがオフの状態においても、信号電圧が液晶素子５
０８２に加わり続けるようにするための容量素子である。配線５０８７は、対向電極とし
て機能させることができる。対向電極は、液晶素子５０８２の第２端子に所定の電圧を加
えるための配線である。なお、それぞれの配線が持つことのできる機能はこれに限定され
ず、様々な機能を有することが出来る。例えば、容量線に加える電圧を変化させることで
、液晶素子に加えられる電圧を調整することもできる。なお、トランジスタ５０８１はス
イッチとして機能すればよいため、トランジスタ５０８１の極性はＰチャネル型でもよい
し、Ｎチャネル型でもよい。
図２７（Ｂ）は、液晶表示装置に適用できる画素構成の一例を示す図である。図２７（Ｂ
）に示す画素構成例は、図２７（Ａ）に示す画素構成例と比較して、配線５０８７が省略
され、かつ、液晶素子５０８２の第２端子と容量素子５０８３の第２端子とが電気的に接
続されている点が異なっている以外は、図２７（Ａ）に示す画素構成例と同様な構成であ
るとしている。図２７（Ｂ）に示す画素構成例は、特に、液晶素子が横電界モード（ＩＰ
Ｓモード、ＦＦＳモードを含む）である場合に適用できる。なぜならば、液晶素子が横電
界モードである場合、液晶素子５０８２の第２端子および容量素子５０８３の第２端子を
同一な基板上に形成させることができるため、液晶素子５０８２の第２端子と容量素子５
０８３の第２端子とを電気的に接続させることが容易であるからである。図２７（Ｂ）に
示すような画素構成とすることで、配線５０８７を省略できるので、製造工程を簡略なも
のとすることができ、製造コストを低減できる。
図２７（Ａ）または図２７（Ｂ）に示す画素構成は、マトリクス状に複数配置されること
ができる。こうすることで、液晶表示装置の表示部が形成され、様々な画像を表示するこ
とができる。図２７（Ｃ）は、図２７（Ａ）に示す画素構成がマトリクス状に複数配置さ
れている場合の回路構成を示す図である。図２７（Ｃ）に示す回路構成は、表示部が有す
る複数の画素のうち、４つの画素を抜き出して示す図である。そして、ｉ列ｊ行（ｉ，ｊ
は自然数）に位置する画素を、画素５０８０＿ｉ，ｊと表記し、画素５０８０＿ｉ，ｊに
は、配線５０８４＿ｉ、配線５０８５＿ｊ、配線５０８６＿ｊが、それぞれ電気的に接続
される。同様に、画素５０８０＿ｉ＋１，ｊについては、配線５０８４＿ｉ＋１、配線５
０８５＿ｊ、配線５０８６＿ｊと電気的に接続される。同様に、画素５０８０＿ｉ，ｊ＋
１については、配線５０８４＿ｉ、配線５０８５＿ｊ＋１、配線５０８６＿ｊ＋１と電気
的に接続される。同様に、画素５０８０＿ｉ＋１，ｊ＋１については、配線５０８４＿ｉ
＋１、配線５０８５＿ｊ＋１、配線５０８６＿ｊ＋１と電気的に接続される。なお、各配
線は、同じ列または行に属する複数の画素によって共有されることができる。なお、図２
７（Ｃ）に示す画素構成において配線５０８７は対向電極であり、対向電極は全ての画素
において共通であることから、配線５０８７については自然数ｉまたはｊによる表記は行
なわないこととする。なお、図２７（Ｂ）に示す画素構成を用いることも可能であるため
、配線５０８７が記載されている構成であっても配線５０８７は必須ではなく、他の配線
と共有されること等によって省略されることができる。
図２７（Ｃ）に示す画素構成は、様々な方法によって駆動されることができる。特に、交
流駆動と呼ばれる方法によって駆動されることによって、液晶素子の劣化（焼き付き）を
抑制することができる。図２７（Ｄ）は、交流駆動の１つである、ドット反転駆動が行な
われる場合の、図２７（Ｃ）に示す画素構成における各配線に加えられる電圧のタイミン
グチャートを表す図である。ドット反転駆動が行なわれることによって、交流駆動が行な
われる場合に視認されるフリッカ（ちらつき）を抑制することができる。なお、図２７（
Ｄ）には、配線５０８５＿ｊに入力される信号５１８５＿ｊ、配線５０８５＿ｊ＋１に入
力される信号５１８５＿ｊ＋１、配線５０８４＿ｉに入力される信号５１８４＿ｉ、配線
５０８４＿ｉ＋１に入力される信号５１８４＿ｉ＋１、配線５０８６に供給される電圧５
１８６を示す。
図２７（Ｃ）に示す画素構成において、配線５０８５＿ｊと電気的に接続されている画素
におけるスイッチは、１フレーム期間中の第ｊゲート選択期間において選択状態（オン状
態）となり、それ以外の期間では非選択状態（オフ状態）となる。そして、第ｊゲート選
択期間の後に、第ｊ＋１ゲート選択期間が設けられる。このように順次走査が行なわれる
ことで、１フレーム期間内に全ての画素が順番に選択状態となる。図２７（Ｄ）に示すタ
イミングチャートでは、電圧が高い状態（ハイレベル）となることで、当該画素における
スイッチが選択状態となり、電圧が低い状態（ローレベル）となることで非選択状態とな
る。なお、これは各画素におけるトランジスタがＮチャネル型の場合であり、Ｐチャネル
型のトランジスタが用いられる場合、電圧と選択状態の関係は、Ｎチャネル型の場合とは
逆となる。
図２７（Ｄ）に示すタイミングチャートでは、第ｋフレーム（ｋは自然数）における第ｊ
ゲート選択期間において、信号線として用いる配線５０８４＿ｉに正の信号電圧が加えら
れ、配線５０８４＿ｉ＋１に負の信号電圧が加えられる。そして、第ｋフレームにおける
第ｊ＋１ゲート選択期間において、配線５０８４＿ｉに負の信号電圧が加えられ、配線５
０８４＿ｉ＋１に正の信号電圧が加えられる。その後も、それぞれの信号線は、ゲート選
択期間ごとに極性が反転した信号が交互に加えられる。その結果、第ｋフレームにおいて
は、画素５０８０＿ｉ，ｊには正の信号電圧、画素５０８０＿ｉ＋１，ｊには負の信号電
圧、画素５０８０＿ｉ，ｊ＋１には負の信号電圧、画素５０８０＿ｉ＋１，ｊ＋１には正
の信号電圧が、それぞれ加えられることとなる。そして、第ｋ＋１フレームにおいては、
それぞれの画素において、第ｋフレームにおいて書き込まれた信号電圧とは逆の極性の信
号電圧が書き込まれる。その結果、第ｋ＋１フレームにおいては、画素５０８０＿ｉ，ｊ
には負の信号電圧、画素５０８０＿ｉ＋１，ｊには正の信号電圧、画素５０８０＿ｉ，ｊ
＋１には正の信号電圧、画素５０８０＿ｉ＋１，ｊ＋１には負の信号電圧が、それぞれ加
えられることとなる。このように、同じフレームにおいては隣接する画素同士で異なる極
性の信号電圧が加えられ、さらに、それぞれの画素においては１フレームごとに信号電圧
の極性が反転される駆動方法が、ドット反転駆動である。ドット反転駆動によって、液晶
素子の劣化を抑制しつつ、表示される画像全体または一部が均一である場合に視認される
フリッカを低減することができる。なお、配線５０８６＿ｊ、配線５０８６＿ｊ＋１を含
む全ての配線５０８６に加えられる電圧は、一定の電圧とされることができる。なお、配
線５０８４のタイミングチャートにおける信号電圧の表記は極性のみとなっているが、実
際は、表示された極性において様々な信号電圧の値をとり得る。なお、ここでは１ドット
（１画素）毎に極性を反転させる場合について述べたが、これに限定されず、複数の画素
毎に極性を反転させることもできる。例えば、２ゲート選択期間毎に書き込む信号電圧の
極性を反転させることで、信号電圧の書き込みにかかる消費電力を低減させることができ
る。他にも、１列毎に極性を反転させること（ソースライン反転）もできるし、１行ごと
に極性を反転させること（ゲートライン反転）もできる。
なお、画素５０８０における容量素子５０８３の第２端子には、１フレーム期間において
一定の電圧が加えられていれば良い。ここで、走査線として用いる配線５０８５に加えら
れる電圧は１フレーム期間の大半においてローレベルであり、ほぼ一定の電圧が加えられ
ていることから、画素５０８０における容量素子５０８３の第２端子の接続先は、配線５
０８５でも良い。図２７（Ｅ）は、液晶表示装置に適用できる画素構成の一例を示す図で
ある。図２７（Ｅ）に示す画素構成は、図２７（Ｃ）に示す画素構成と比較すると、配線
５０８６が省略され、かつ、画素５０８０内の容量素子５０８３の第２端子と、一つ前の
行における配線５０８５とが電気的に接続されていることを特徴としている。具体的には
、図２７（Ｅ）に表記されている範囲においては、画素５０８０＿ｉ，ｊ＋１および画素
５０８０＿ｉ＋１，ｊ＋１における容量素子５０８３の第２端子は、配線５０８５＿ｊと
電気的に接続される。このように、画素５０８０内の容量素子５０８３の第２端子と、一
つ前の行における配線５０８５とを電気的に接続させることで、配線５０８６を省略する
ことができるので、画素の開口率を向上できる。なお、容量素子５０８３の第２端子の接
続先は、一つ前の行における配線５０８５ではなく、他の行における配線５０８５でも良
い。なお、図２７（Ｅ）に示す画素構成の駆動方法は、図２７（Ｃ）に示す画素構成の駆
動方法と同様のものを用いることができる。
なお、容量素子５０８３および容量素子５０８３の第２端子に電気的に接続される配線を
用いて、信号線として用いる配線５０８４に加える電圧を小さくすることができる。この
ときの画素構成および駆動方法について、図２７（Ｆ）および図２７（Ｇ）を用いて説明
する。図２７（Ｆ）に示す画素構成は、図２７（Ａ）に示す画素構成と比較して、配線５
０８６を１画素列あたり２本とし、かつ、画素５０８０における容量素子５０８３の第２
端子との電気的な接続を、隣接する画素で交互に行なうことを特徴としている。なお、２
本とする配線５０８６は、それぞれ配線５０８６−１および配線５０８６−２と呼ぶこと
とする。具体的には、図２７（Ｆ）に表記されている範囲においては、画素５０８０＿ｉ
，ｊにおける容量素子５０８３の第２端子は、配線５０８６−１＿ｊと電気的に接続され
、画素５０８０＿ｉ＋１，ｊにおける容量素子５０８３の第２端子は、配線５０８６−２
＿ｊと電気的に接続され、画素５０８０＿ｉ，ｊ＋１における容量素子５０８３の第２端
子は、配線５０８６−２＿ｊ＋１と電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１に
おける容量素子５０８３の第２端子は、配線５０８６−１＿ｊ＋１と電気的に接続される
。なお、図２７（Ｇ）には、配線５０８５＿ｊに入力される信号５１８５＿ｊ、配線５０
８５＿ｊ＋１に入力される信号５１８５＿ｊ＋１、配線５０８４＿ｉに入力される信号５
１８４＿ｉ、配線５０８４＿ｉ＋１に入力される信号５１８４＿ｉ＋１、配線５０８６−
１＿ｊに入力される信号５１８６−１＿ｊ、配線５０８６−２＿ｊに入力される信号５１
８６−２＿ｊ、配線５０８６−１＿ｊ＋１に入力される信号５１８６−１＿ｊ＋１、配線
５０８６−２＿ｊ＋１に入力される信号５１８６−２＿ｊ＋１を示す。
そして、例えば、図２７（Ｇ）に示すように、第ｋフレームにおいて画素５０８０＿ｉ，
ｊに正の極性の信号電圧が書き込まれる場合、配線５０８６−１＿ｊは、第ｊゲート選択
期間においてはローレベルとさせ、第ｊゲート選択期間の終了後、ハイレベルに変化させ
る。そして、１フレーム期間中はそのままハイレベルを維持し、第ｋ＋１フレームにおけ
る第ｊゲート選択期間に負の極性の信号電圧が書き込まれた後、ローレベルに変化させる
。このように、正の極性の信号電圧が画素に書き込まれた後に、容量素子５０８３の第２
端子に電気的に接続される配線の電圧を正の方向に変化させることで、液晶素子に加えら
れる電圧を正の方向に所定の量だけ変化させることができる。すなわち、その分画素に書
き込む信号電圧を小さくすることができるため、信号書き込みにかかる消費電力を低減さ
せることができる。なお、第ｊゲート選択期間に負の極性の信号電圧が書き込まれる場合
は、負の極性の信号電圧が画素に書き込まれた後に、容量素子５０８３の第２端子に電気
的に接続される配線の電圧を負の方向に変化させることで、液晶素子に加えられる電圧を
負の方向に所定の量だけ変化させることができるので、正の極性の場合と同様に、画素に
書き込む信号電圧を小さくすることができる。つまり、容量素子５０８３の第２端子に電
気的に接続される配線は、同じフレームの同じ行において、正の極性の信号電圧が加えら
れる画素と、負の極性の信号電圧が加えられる画素とで、それぞれ異なる配線であること
が好ましい。図２７（Ｆ）は、第ｋフレームにおいて正の極性の信号電圧が書き込まれる
画素には配線５０８６−１が電気的に接続され、第ｋフレームにおいて負の極性の信号電
圧が書き込まれる画素には配線５０８６−２が電気的に接続される例である。ただし、こ
れは一例であり、例えば、正の極性の信号電圧が書き込まれる画素と負の極性の信号電圧
が書き込まれる画素が２画素毎に現れるような駆動方法の場合は、配線５０８６−１およ
び配線５０８６−２の電気的接続もそれに合わせて、２画素毎に交互に行なわれることが
好ましい。さらに言えば、１行全ての画素で同じ極性の信号電圧が書き込まれる場合（ゲ
ートライン反転）も考えられるが、その場合は、配線５０８６は１行あたり１本でよい。
つまり、図２７（Ｃ）に示す画素構成においても、図２７（Ｆ）および図２７（Ｇ）を用
いて説明するような、画素に書き込む信号電圧を小さくする駆動方法を用いることができ
る。
次に、液晶素子が、ＭＶＡモードまたはＰＶＡモード等に代表される、垂直配向（ＶＡ）
モードである場合に特に好ましい画素構成およびその駆動方法について述べる。ＶＡモー
ドは、製造時にラビング工程が不要、黒表示時の光漏れが少ない、駆動電圧が低い等の優
れた特徴を有するが、画面を斜めから見たときに画質が劣化してしまう（視野角が狭い）
という問題点も有する。ＶＡモードの視野角を広くするには、図２８（Ａ）および図２８
（Ｂ）に示すように、１画素に複数の副画素（サブピクセル）を有する画素構成とするこ
とが有効である。図２８（Ａ）および図２８（Ｂ）に示す画素構成は、画素５０８０が２
つの副画素（副画素５０８０−１，副画素５０８０−２）を含む場合の一例を表すもので
ある。なお、１つの画素における副画素の数は２つに限定されず、様々な数の副画素を用
いることができる。副画素の数が大きいほど、より視野角を広くすることができる。複数
の副画素は互いに同一の回路構成とすることができ、ここでは、全ての副画素が図２７（
Ａ）に示す回路構成と同様であるとして説明する。なお、第１の副画素５０８０−１は、
トランジスタ５０８１−１、液晶素子５０８２−１、容量素子５０８３−１を有するもの
とし、それぞれの接続関係は図２７（Ａ）に示す回路構成に準じることとする。同様に、
第２の副画素５０８０−２は、トランジスタ５０８１−２、液晶素子５０８２−２、容量
素子５０８３−２を有するものとし、それぞれの接続関係は図２７（Ａ）に示す回路構成
に準じることとする。
図２８（Ａ）に示す画素構成は、１画素を構成する２つの副画素に対し、走査線として用
いる配線５０８５を２本（配線５０８５−１，配線５０８５−２）有し、信号線として用
いる配線５０８４を１本有し、容量線として用いる配線５０８６を１本有する構成を表す
ものである。このように、信号線および容量線を２つの副画素で共用することにより、開
口率を向上させることができ、さらに、信号線駆動回路を簡単なものとすることができる
ので製造コストが低減でき、かつ、液晶パネルと駆動回路ＩＣの接続点数を低減できるの
で、歩留まりを向上できる。図２８（Ｂ）に示す画素構成は、１画素を構成する２つの副
画素に対し、走査線として用いる配線５０８５を１本有し、信号線として用いる配線５０
８４を２本（配線５０８４−１，配線５０８４−２）有し、容量線として用いる配線５０
８６を１本有する構成を表すものである。このように、走査線および容量線を２つの副画
素で共用することにより、開口率を向上させることができ、さらに、全体の走査線本数を
低減できるので、高精細な液晶パネルにおいても１つあたりのゲート線選択期間を十分に
長くすることができ、それぞれの画素に適切な信号電圧を書き込むことができる。
図２８（Ｃ）および図２８（Ｄ）は、図２８（Ｂ）に示す画素構成において、液晶素子を
画素電極の形状に置き換えた上で、各素子の電気的接続状態を模式的に表す例である。図
２８（Ｃ）および図２８（Ｄ）において、電極５０８８−１は第１の画素電極を表し、電
極５０８８−２は第２の画素電極を表すものとする。図２８（Ｃ）において、第１画素電
極５０８８−１は、図２８（Ｂ）における液晶素子５０８２−１の第１端子に相当し、第
２画素電極５０８８−２は、図２８（Ｂ）における液晶素子５０８２−２の第１端子に相
当する。すなわち、第１画素電極５０８８−１は、トランジスタ５０８１−１のソースま
たはドレインの一方と電気的に接続され、第２画素電極５０８８−２は、トランジスタ５
０８１−２のソースまたはドレインの一方と電気的に接続される。一方、図２８（Ｄ）に
おいては、画素電極とトランジスタの接続関係を逆にする。すなわち、第１画素電極５０
８８−１は、トランジスタ５０８１−２のソースまたはドレインの一方と電気的に接続さ
れ、第２画素電極５０８８−２は、トランジスタ５０８１−１のソースまたはドレインの
一方と電気的に接続されるものとする。
図２８（Ｃ）および図２８（Ｄ）で示すような画素構成を、マトリクス状に交互に配置す
ることで、特別な効果を得ることができる。このような画素構成およびその駆動方法の一
例を、図２８（Ｅ）および図２８（Ｆ）に示す。図２８（Ｅ）に示す画素構成は、画素５
０８０＿ｉ，ｊおよび画素５０８０＿ｉ＋１，ｊ＋１に相当する部分を図２８（Ｃ）に示
す構成とし、画素５０８０＿ｉ＋１，ｊおよび画素５０８０＿ｉ，ｊ＋１に相当する部分
を図２８（Ｄ）に示す構成とするものである。この構成において、図２８（Ｆ）に示すタ
イミングチャートのように駆動すると、第ｋフレームの第ｊゲート選択期間において、画
素５０８０＿ｉ，ｊの第１画素電極および画素５０８０＿ｉ＋１，ｊの第２画素電極に正
の極性の信号電圧が書き込まれ、画素５０８０＿ｉ，ｊの第２画素電極および画素５０８
０＿ｉ＋１，ｊの第１画素電極に負の極性の信号電圧が書き込まれる。さらに、第ｋフレ
ームの第ｊ＋１ゲート選択期間において、画素５０８０＿ｉ，ｊ＋１の第２画素電極およ
び画素５０８０＿ｉ＋１，ｊ＋１の第１画素電極に正の極性の信号電圧が書き込まれ、画
素５０８０＿ｉ，ｊ＋１の第１画素電極および画素５０８０＿ｉ＋１，ｊ＋１の第２画素
電極に負の極性の信号電圧が書き込まれる。第ｋ＋１フレームにおいては、各画素におい
て信号電圧の極性が反転される。こうすることによって、副画素を含む画素構成において
ドット反転駆動に相当する駆動を実現しつつ、信号線に加えられる電圧の極性を１フレー
ム期間内で同一なものとすることができるので、画素の信号電圧書込みにかかる消費電力
を大幅に低減することができる。なお、配線５０８６＿ｊ、配線５０８６＿ｊ＋１を含む
全ての配線５０８６に加えられる電圧は、一定の電圧とされることができる。なお、図２
７（Ｆ）には、配線５０８５＿ｊに入力される信号５１８５＿ｊ、配線５０８５＿ｊ＋１
に入力される信号５１８５＿ｊ＋１、配線５０８４−１＿ｉに入力される信号５１８４−
１＿ｉ、配線５０８４−２＿ｉに入力される信号５１８４−２＿ｉ、配線５０８４−１＿
ｉ＋１に入力される信号５１８４−１＿ｉ＋１、配線５０８４−２＿ｉ＋１に入力される
信号５１８４−２＿ｉ＋１、配線５１８６に供給される電圧５１８６を示す。
さらに、図２８（Ｇ）および図２８（Ｈ）に示す画素構成およびその駆動方法によって、
画素に書き込まれる信号電圧の大きさを小さくすることができる。これは、それぞれの画
素が有する複数の副画素に電気的に接続される容量線を、副画素毎に異ならせるものであ
る。すなわち、図２８（Ｅ）および図２８（Ｆ）に示す画素構成およびその駆動方法によ
って、同一のフレーム内で同一の極性が書き込まれる副画素については、同一行内で容量
線を共通とし、同一のフレーム内で異なる極性が書き込まれる副画素については、同一行
内で容量線を異ならせる。そして、各行の書き込みが終了した時点で、それぞれの容量線
の電圧を、正の極性の信号電圧が書き込まれた副画素では正の方向、負の極性の信号電圧
が書き込まれた副画素では負の方向に変化させることで、画素に書き込まれる信号電圧の
大きさを小さくすることができる。具体的には、容量線として用いる配線５０８６を各行
で２本（配線５０８６−１，配線５０８６−２）とし、画素５０８０＿ｉ，ｊの第１画素
電極と、配線５０８６−１＿ｊとが、容量素子を介して電気的に接続され、画素５０８０
＿ｉ，ｊの第２画素電極と、配線５０８６−２＿ｊとが、容量素子を介して電気的に接続
され、画素５０８０＿ｉ＋１，ｊの第１画素電極と、配線５０８６−２＿ｊとが、容量素
子を介して電気的に接続され、画素５０８０＿ｉ＋１，ｊの第２画素電極と、配線５０８
６−１＿ｊとが、容量素子を介して電気的に接続され、画素５０８０＿ｉ，ｊ＋１の第１
画素電極と、配線５０８６−２＿ｊ＋１とが、容量素子を介して電気的に接続され、画素
５０８０＿ｉ，ｊ＋１の第２画素電極と、配線５０８６−１＿ｊ＋１とが、容量素子を介
して電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１の第１画素電極と、配線５０８６
−１＿ｊ＋１とが、容量素子を介して電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１
の第２画素電極と、配線５０８６−２＿ｊ＋１とが、容量素子を介して電気的に接続され
る。ただし、これは一例であり、例えば、正の極性の信号電圧が書き込まれる画素と負の
極性の信号電圧が書き込まれる画素が２画素毎に現れるような駆動方法の場合は、配線５
０８６−１および配線５０８６−２の電気的接続もそれに合わせて、２画素毎に交互に行
なわれることが好ましい。さらに言えば、１行全ての画素で同じ極性の信号電圧が書き込
まれる場合（ゲートライン反転）も考えられるが、その場合は、配線５０８６は１行あた
り１本でよい。つまり、図２８（Ｅ）に示す画素構成においても、図２８（Ｇ）および図
２８（Ｈ）を用いて説明するような、画素に書き込む信号電圧を小さくする駆動方法を用
いることができる。なお、図２７（Ｈ）には、配線５０８５＿ｊに入力される信号５１８
５＿ｊ、配線５０８５＿ｊ＋１に入力される信号５１８５＿ｊ＋１、配線５０８４−１＿
ｉに入力される信号５１８４−１＿ｉ、配線５０８４−２＿ｉに入力される信号５１８４
−２＿ｉ、配線５０８４−１＿ｉ＋１に入力される信号５１８４−１＿ｉ＋１、配線５０
８４−２＿ｉ＋１に入力される信号５１８４−２＿ｉ＋１、配線５０８６−１＿ｊに入力
される信号５１８６−１＿ｊ、配線５０８６−２＿ｊに入力される信号５１８６−２＿ｊ
、配線５０８６−１＿ｊ＋１に入力される信号５１８６−１＿ｊ＋１、配線５０８６−２
＿ｊ＋１に入力される信号５１８６−２＿ｊ＋１を示す。
本実施の形態の画素と、実施の形態１〜実施の形態７の半導体装置、シフトレジスタ、又
は表示装置とを組み合わせることによって、様々なメリットを得ることができる。例えば
、サブピクセル構造の画素を用いる場合、表示装置を駆動するために必要な信号の数が増
えるので、ゲート線の数、又はソース線の数が増えることがある。この結果、画素部が形
成される基板と、外部回路との接続数が大幅に増えてしまう場合がある。しかし、ゲート
線の数が増えても、実施の形態５に示すように、走査線駆動回路を画素部と同じ基板に形
成することが可能である。したがって、画素部が形成される基板と、外部回路との接続数
を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。または、ソー
ス線の数が増えても、実施の形態７の信号線駆動回路を用いることによって、ソース線の
数を減らすことができる。したがって、画素部が形成される基板と、外部回路との接続数
を大幅に増やすことなく、サブピクセル構造の画素を用いることができる。
または、容量線に信号を入力する場合、画素部が形成される基板と、外部回路との接続数
が大幅に増えてしまう場合がある。そこで、容量線に、実施の形態１〜実施の形態４の半
導体装置又はシフトレジスタを用いて信号を供給することが可能である。そして、実施の
形態１〜実施の形態４の半導体装置又はシフトレジスタは、画素部と同じ基板に形成する
ことが可能である。したがって、画素部が形成される基板と、外部回路との接続数を大幅
に増やすことなく、容量線に信号を入力することができる。
または、交流駆動を用いる場合、画素へのビデオ信号の書き込み時間が長くなってしまう
。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある。同
様に、サブピクセル構造の画素を用いる場合、画素へのビデオ信号の書き込み時間が短く
なる。この結果、画素へのビデオ信号の書き込み時間が足りなくなってしまう場合がある
。そこで、実施の形態７の信号線駆動回路を用いて、画素にビデオ信号を書き込むことが
可能である。この場合、画素にビデオ信号を書き込む前に、画素にプリチャージ用の電圧
を書き込むので、短い時間で画素にビデオ信号を書き込むことができる。または、図２４
、図２５（Ａ）、又は図２５（Ｂ）に示すように、ある行が選択される期間と、別の行が
選択される期間とを重ねることによって、別の行のビデオ信号をプリチャージ用の電圧と
して用いることが可能である。
なお、本実施の形態の画素の駆動方法と、図２４、図２５（Ａ）、及び図２５（Ｂ）の駆
動方法とを組み合わせることによって、画素へのビデオ信号の書き込み期間を短くするこ
とができる。図２９（Ａ）のタイミングチャート、及び図２７（Ｃ）の画素構成を参照し
て詳細に説明する。第ｋフレームでは、配線５０８４＿ｉには正のビデオ信号が入力され
、配線５０８４＿ｉ＋１には負のビデオ信号が入力されているものとする。そして、第ｋ
＋１フレームでは、配線５０８４＿ｉには負のビデオ信号が入力され、配線５０８４＿ｉ
＋１には正のビデオ信号が入力されているものとする。いわゆる、ソースライン反転駆動
である。そして、一例として、配線５０８５＿ｊにＨ信号が入力される期間の後半と、配
線５０８５＿ｊ＋１にＨ信号が入力される期間の前半とが重なっているものとする。そし
て、第ｋ−１フレームにおいて、画素５０８０＿ｉ、ｊ＋１には負のビデオ信号が書き込
まれ、画素５０８０＿ｉ、ｊ＋１は負のビデオ信号を保持しているものとする。画素５０
８０＿ｉ＋１、ｊ＋１には正のビデオ信号が書き込まれ、画素５０８０＿ｉ＋１、ｊ＋１
は正のビデオ信号を保持しているものとする。なお、図２９（Ａ）には、配線５０８５＿
ｊに入力される信号５１８５＿ｊ、配線５０８５＿ｊ＋１に入力される信号５１８５＿ｊ
＋１、配線５０８４＿ｉに入力される信号５１８４＿ｉ、配線５０８４＿ｉ＋１に入力さ
れる信号５１８４＿ｉ＋１を示す。
まず、第ｋフレームにおいて、配線５０８５＿ｊにＨ信号が入力される期間と配線５０８
５＿ｊ＋１にＨ信号が入力される期間とが重なる期間では、正のビデオ信号が画素５０８
０＿ｉ、ｊに書きまれ、負のビデオ信号が画素５０８０＿ｉ＋１、ｊに書き込まれる。こ
のとき、当該正のビデオ信号は、画素５０８０＿ｉ、ｊ＋１にも書き込まれ、当該負のビ
デオ信号は、画素５０８０＿ｉ＋１、ｊ＋１にも書き込まれる。こうして、ｊ行目に属す
る画素に書き込まれるビデオ信号を用いて、ｊ＋１行目に属する画素がプリチャージされ
る。その後、第ｋフレームにおいて、配線５０８５＿ｊ＋１にＨ信号が入力される期間の
後半では、正のビデオ信号が画素５０８０＿ｉ、ｊ＋１に書き込まれ、負のビデオ信号が
画素５０８０＿ｉ＋１、ｊ＋１に書き込まれる。もちろん、当該正のビデオ信号は、画素
５０８０＿ｉ、ｊ＋２に書き込まれるので、画素５０８０＿ｉ、ｊ＋２がプリチャージさ
れる。同様に、当該負のビデオ信号は、画素５０８０＿ｉ＋１、ｊ＋２に書き込まれるの
で、画素５０８０＿ｉ＋１、ｊ＋２がプリチャージされる。このように、ｊ行目に属する
画素へのビデオ信号を用いて、ｊ＋１行目に属する画素をプリチャージすることによって
、ｊ＋１行目に属する画素へのビデオ信号の書き込み期間を短くすることができる。
なお、図２９（Ａ）の駆動方法と、図２９（Ｂ）の画素構成とを組み合わせることによっ
て、ドット反転駆動を実現することが可能である。図２９（Ｂ）の画素構成では、画素５
０８０＿ｉ、ｊは、配線５０８４＿ｉと接続される。一方、画素５０８０＿ｉ、ｊ＋１は
、配線５０８４＿ｉ＋１と接続される。つまり、ｉ列目に属する画素は、１行ずつ交互に
、配線５０８４＿ｉと配線５０８４＿ｉ＋１と接続される。こうして、ｉ列目に属する画
素は、１行ずつ交互に、正のビデオ信号と負のビデオ信号とが書き込まれるので、ドット
反転駆動を実現することができる。ただし、これに限定されず、ｉ列目に属する画素は、
複数行（例えば２行又は３行）ずつ交互に、配線５０８４＿ｉと配線５０８４＿ｉ＋１と
接続されることが可能である。
（実施の形態９）
本実施の形態では、トランジスタの構成の一例について図３２（Ａ）、（Ｂ）、及び（Ｃ
）を参照して説明する。
図３２（Ａ）は、トップゲート型のトランジスタの構成の一例である。図３２（Ｂ）は、
ボトムゲート型のトランジスタの構成の一例である。図３２（Ｃ）は、半導体基板を用い
て作製されるトランジスタの構造の一例である。
図３２（Ａ）には、基板５２６０と、基板５２６０の上に形成される絶縁層５２６１と、
絶縁層５２６１の上に形成され、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領
域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、半導体層５２６２を覆うよ
うに形成される絶縁層５２６３と、半導体層５２６２及び絶縁層５２６３の上に形成され
る導電層５２６４と、絶縁層５２６３及び導電層５２６４の上に形成され、開口部を有す
る絶縁層５２６５と、絶縁層５２６５の上及び絶縁層５２６５の開口部に形成される導電
層５２６６と、導電層５２６６の上及び絶縁層５２６５の上に形成され、開口部を有する
絶縁層５２６７と、絶縁層５２６７の上及び絶縁層５２６７の開口部に形成される導電層
５２６８と、絶縁層５２６７の上及び導電層５２６８の上に形成され、開口部を有する絶
縁層５２６９と、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成される発光層５
２７０と、絶縁層５２６９の上及び発光層５２７０の上に形成される導電層５２７１とを
示す。
図３２（Ｂ）には、基板５３００と、基板５３００の上に形成される導電層５３０１と、
導電層５３０１を覆うように形成される絶縁層５３０２と、導電層５３０１及び絶縁層５
３０２の上に形成される半導体層５３０３ａと、半導体層５３０３ａの上に形成される半
導体層５３０３ｂと、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される導電
層５３０４と、絶縁層５３０２の上及び導電層５３０４の上に形成さ、開口部を有する絶
縁層５３０５と、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される導電層５
３０６と、絶縁層５３０５の上及び導電層５３０６の上に配置される液晶層５３０７と、
液晶層５３０７の上に形成される導電層５３０８とを示す。
図３２（Ｃ）には、領域５３５３及び領域５３５５を有する半導体基板５３５２と、半導
体基板５３５２の上に形成される絶縁層５３５６と、半導体基板５３５２の上に形成され
る絶縁層５３５４と、絶縁層５３５６の上に形成される導電層５３５７と、絶縁層５３５
４、絶縁層５３５６、及び導電層５３５７の上に形成され、開口部を有する絶縁層５３５
８と、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される導電層５３５９とを
示す。こうして、領域５３５０と領域５３５１とに、各々、トランジスタが作製される。
絶縁層５２６１は、下地膜として機能することが可能である。絶縁層５３５４は、素子間
分離層（例えばフィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、
絶縁層５３５６は、ゲート絶縁膜として機能することが可能である。導電層５２６４、導
電層５３０１、導電層５３５７は、ゲート電極として機能することが可能である。絶縁層
５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜、又は平坦
化膜として機能することが可能である。導電層５２６６、導電層５３０４、及び導電層５
３５９は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可
能である。導電層５２６８、及び導電層５３０６は、画素電極、又は反射電極などとして
機能することが可能である。絶縁層５２６９は、土手として機能することが可能である。
導電層５２７１、及び導電層５３０８は、対向電極、又は共通電極などとして機能するこ
とが可能である。
基板５２６０、及び基板５３００の一例としては、ガラス基板、石英基板、シリコン基板
、金属基板、ステンレス基板、又は可撓性基板などがある。ガラス基板の一例としては、
バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどがある。可撓性基板の一例と
しては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）
、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓
性を有する合成樹脂などがある。他にも、貼り合わせフィルム（ポリプロピレン、ポリエ
ステル、ビニル、ポリフッ化ビニル、塩化ビニルなど）、繊維状な材料を含む紙、基材フ
ィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などがある。
半導体基板５３５２としては、一例として、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基
板を用いることが可能である。ただし、これに限定されず、基板５２６０と同様なものを
用いることが可能である。領域５３５３は、一例として、半導体基板５３５２に不純物が
添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型の導
電型を有する場合、領域５３５３は、ｎ型の導電型を有し、ｎウェルとして機能する。一
方で、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導電型
を有し、ｐウェルとして機能する。領域５３５５は、一例として、不純物が半導体基板５
３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお、半
導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
絶縁層５２６１の一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒
化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸
素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層５２６１が２層構
造で設けられる場合の一例としては、１層目の絶縁膜として窒化珪素膜を設け、２層目の
絶縁膜として酸化珪素膜を設けることが可能である。絶縁層５２６１が３層構造で設けら
れる場合の一例としては、１層目の絶縁膜として酸化珪素膜を設け、２層目の絶縁膜とし
て窒化珪素膜を設け、３層目の絶縁膜として酸化珪素膜を設けることが可能である。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂの一例としては、非晶
質（アモルファス）半導体、微結晶（マイクロクリスタル）半導体、多結晶半導体、単結
晶半導体、酸化物半導体（例えば、酸化亜鉛（ＺｎＯ）、ＩＧＺＯ（ＩｎＧａＺｎＯ）な
ど）、若しくは化合物半導体（例えば、砒化ガリウム（ＧａＡｓ）など）などの単層構造
、又はこれらの積層構造などがある。
なお、例えば、領域５２６２ａは、不純物が半導体層５２６２に添加されていない真性の
状態であり、チャネル領域として機能する。ただし、領域５２６２ａに微少な不純物を添
加することが可能であり、領域５２６２ａに添加される不純物は、領域５２６２ｂ、領域
５２６２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物の濃度よりも低い
ことが好ましい。領域５２６２ｂ、及び領域５２６２ｄは、低濃度に不純物が添加された
領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域として機
能する。ただし、領域５２６２ｂ、及び領域５２６２ｄを省略することが可能である。領
域５２６２ｃ、及び領域５２６２ｅは、高濃度に不純物が半導体層５２６２に添加された
領域であり、ソース領域又はドレイン領域として機能する。
なお、半導体層５２６２をトランジスタに用いる場合は、領域５２６２ｃの導電型と、領
域５２６２ｅの導電型とは同じことが好ましい。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、
ｎ型の導電型を有する。
なお、半導体層５３０３ａとして、酸化物半導体、又は化合物半導体が用いられる場合、
半導体層５３０３ｂを省略することが可能である。
絶縁層５２６３、絶縁層５２７３、及び絶縁層５３５６の一例としては、酸化珪素（Ｓｉ
Ｏｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪
素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの酸素若しくは窒素を有する膜、又はこれらの積層構
造などがある。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、
導電層５３０４、導電層５３０６、導電層５３０８、導電層５３５７、及び導電層５３５
９の一例としては、単層構造の導電膜、又はこれらの積層構造などがある。当該導電膜の
一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）
、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト（
Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素（
Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）
、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）によって構成される
群から選ばれた一つの元素の単体膜、又は、前記群から選ばれた一つ又は複数の元素を含
む化合物などがある。当該化合物の一例としては、前記群から選ばれた一つ若しくは複数
の元素を含む合金（インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、
酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ
）、酸化錫カドミウム（ＣＴＯ）、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍ
ｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）、モリブデンタングステン（Ｍｏ−Ｗ）、
モリブデンタンタル（Ｍｏ−Ｔａ）などの合金材料）、前記群から選ばれた一つ若しくは
複数の元素と窒素との化合物（窒化チタン、窒化タンタル、窒化モリブデンなどの窒化膜
）、又は、前記群から選ばれた一つ若しくは複数の元素とシリコンとの化合物（タングス
テンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミシリコン、モリブデン
シリコンなどのシリサイド膜）などがある。他にも、カーボンナノチューブ、有機ナノチ
ューブ、無機ナノチューブ、又は金属ナノチューブなどのナノチューブ材料がある。
なお、シリコン（Ｓｉ）は、ｎ型不純物（リンなど）、又はｐ型不純物ボロンなど）を含
むことが可能である。
なお、銅が導電層として用いられる場合、密着性を向上させるために積層構造にすること
が好ましい。
なお、酸化物半導体、又はシリコンと接触する導電層としては、モリブデン又はチタンを
用いることが好ましい。
なお、導電層としてネオジムとアルミニウムとの合金材料を用いることによって、アルミ
ニウムがヒロックを起こしにくくなる。
なお、導電層として、シリコンなどの半導体材料を用いる場合、シリコンなどの半導体材
料をトランジスタが有する半導体層と同時に形成することが可能である。
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、ＺｎＯ、Ｓｉ、ＳｎＯ、ＣＴＯ、又はカーボンナノチ
ューブなどは、透光性を有しているので、これらの材料を画素電極、対向電極、又は共通
電極などの光を透過させる部分に用いることが可能である。
なお、低抵抗材料（例えばアルミニウムなど）を用いて積層構造とすることによって、配
線の抵抗を小さくすることができる。
なお、低耐熱性の材料（例えばアルミニウムなど）を、高耐熱性の材料（例えばモリブデ
ン、チタン、ネオジムなど）によって挟む積層構造にすることによって、低耐熱性の材料
の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることができる。
なお、他の材料に反応して性質が変わってしまう材料を、当該他の材料に反応しにくい材
料によって挟んだり、覆ったりすることが可能である。例えば、ＩＴＯとアルミニウムと
を接続させる場合は、ＩＴＯとアルミニウムとの間に、ネオジム合金、チタン、モリブデ
ンなどを挟むことが可能である。例えば、シリコンとアルミニウムとを接続させる場合は
、シリコンとアルミニウムとの間に、ネオジム合金、チタン、モリブデンを挟むことが可
能である。なお、これらの材料は、配線、電極、導電層、導電膜、端子、ビア、プラグな
どにも用いることが可能である。
なお、上述する導電層が積層構造で設けられる場合、例えば、ＡｌをＭｏ又はＴｉなどで
挟み込んだ構造とすることが好ましい。こうすることで、Ａｌの熱や化学反応に対する耐
性を向上することができる。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５
８の一例としては、単層構造の絶縁膜、又はこれらの積層構造などがある。当該絶縁膜の
一例としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、若しくは酸化窒化珪素（
ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは
窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、又は、シロキ
サン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブ
テン、若しくはアクリル等の有機材料などがある。
発光層５２７０の一例としては、有機ＥＬ素子、又は無機ＥＬ素子などがある。有機ＥＬ
素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送
層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる
電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層の単層構造、又は
これらの積層構造などがある。
なお、絶縁層５３０５の上及び導電層５３０６の上には、配向膜として機能する絶縁層、
突起部として機能する絶縁層などを形成することが可能である。
なお、導電層５３０８の上には、カラーフィルタ、ブラックマトリクス、又は突起部とし
て機能する絶縁層などを形成することが可能である。導電層５３０８の下には、配向膜と
して機能する絶縁層を形成することが可能である。
なお、図３２（Ａ）の断面構造において、絶縁層５２６９、発光層５２７０、及び導電層
５２７１を省略し、図３２（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層５２６
７の上及び導電層５２６８に形成することが可能である。
なお、図３２（Ｂ）の断面構造において、液晶層５３０７、導電層５３０８を省略し、図
３２（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を絶縁層５３０
５の上及び導電層５３０６の上に形成することが可能である。
なお、図３２（Ｃ）の断面構造において、絶縁層５３５８及び導電層５３５９の上に、図
３２（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を形成すること
が可能である。あるいは、図３２（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層
５２６７の上及び導電層５２６８に形成することが可能である。
本実施の形態のトランジスタは、実施の形態１〜実施の形態８の半導体装置、シフトレジ
スタ、又は表示装置に用いることが可能である。特に、図３２（Ｂ）のトランジスタにお
いて、半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体
などを用いる場合、トランジスタが劣化してしまう場合がある。この場合でも、実施の形
態１〜実施の形態８の半導体装置、シフトレジスタ、又は表示装置では、トランジスタの
劣化を抑制することができる。
（実施の形態１０）
本実施の形態においては、電子機器の例について説明する。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）は、電子機器を示す図で
ある。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤ
ランプ５００４、操作キー５００５、接続端子５００６、センサ５００７（力、変位、位
置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間
、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線
を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
図３３（Ａ）はモバイルコンピュータであり、上述するものの他に、スイッチ５００９、
赤外線ポート５０１０、等を有することができる。図３３（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述するものの他に、第２表示
部５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｃ）はゴーグ
ル型ディスプレイであり、上述するものの他に、第２表示部５００２、支持部５０１２、
イヤホン５０１３、等を有することができる。図３３（Ｄ）は携帯型遊技機であり、上述
するものの他に、記録媒体読込部５０１１、等を有することができる。図３３（Ｅ）はプ
ロジェクタであり、上述するものの他に、光源５０３３、投射レンズ５０３４、等を有す
ることができる。図３３（Ｆ）は携帯型遊技機であり、上述するものの他に、第２表示部
５００２、記録媒体読込部５０１１、等を有することができる。図３３（Ｇ）はテレビ受
像器であり、上述するものの他に、チューナ、画像処理部、等を有することができる。図
３３（Ｈ）は持ち運び型テレビ受像器であり、上述するものの他に、信号の送受信が可能
な充電器５０１７、等を有することができる。図３４（Ａ）はディスプレイであり、上述
するものの他に、支持台５０１８、等を有することができる。図３４（Ｂ）はカメラであ
り、上述するものの他に、外部接続ポート５０１９、シャッターボタン５０１５、受像部
５０１６、等を有することができる。図３４（Ｃ）はコンピュータであり、上述するもの
の他に、ポインティングデバイス５０２０、外部接続ポート５０１９、リーダ／ライタ５
０２１、等を有することができる。図３４（Ｄ）は携帯電話機であり、上述するものの他
に、アンテナ５０１４、携帯電話・移動端末向けの１セグメント部分受信サービス用チュ
ーナ、等を有することができる。
図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器は、様々
な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに
内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図３３（Ａ）乃至図３３（Ｈ）、図３４（Ａ）乃至図３４（Ｄ）に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。本実施の形態の電子機器と、実施の形態１〜実施の形態９の半導体装
置、シフトレジスタ、又は表示装置とを組み合わせることによって、信頼性の向上、歩留
まりの向上、コストの削減、表示部の大型化、表示部の高精細化などを図ることができる
。
次に、半導体装置の応用例を説明する。
図３４（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図３４（Ｅ
）は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、スピーカ５
０２５等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
図３４（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示
す。表示パネル５０２６は、ユニットバス５０２７と一体に取り付けられており、入浴者
は表示パネル５０２６の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例とするが、本実施の形
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図３４（Ｇ）は、半導体装置を、自動車に設けた例について示す図である。表示パネル５
０２８は、自動車の車体５０２９に取り付けられており、車体の動作又は車体内外から入
力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有し
ていてもよい。
図３４（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示す図であ
る。図３４（Ｈ）は、旅客用飛行機の座席上部の天井５０３０に表示パネル５０３１を設
けたときの、使用時の形状について示す図である。表示パネル５０３１は、天井５０３０
とヒンジ部５０３２を介して一体に取り付けられており、ヒンジ部５０３２の伸縮により
乗客は表示パネル５０３１の視聴が可能になる。表示パネル５０３１は乗客が操作するこ
とで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機車体について例示する
がこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレ
ール、鉄道等を含む）、船舶等、様々なものに設置することができる。
１００ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ 容量素子
１０６ 容量素子
１０７ ダイオード
１２１ 配線
１２２ 配線
１２３ 配線
１２４ 配線
１２５ 配線
１２６ 配線
１２７ 配線
１２８ 配線
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ トランジスタ
１３７ トランジスタ
１３８ トランジスタ
２００ フリップフロップ
２０１ 配線
２０２ 配線
２０３ 配線
２０４ 配線
２０５ 配線
２０６ 配線
２０７ 配線
２１１ 回路
２１２ 回路
２１３ 回路
２１４ 回路
２１５ 回路
２１６ 回路
２２０ シフトレジスタ
２２１ 回路
２２２ 回路
２２３ 回路
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３１１ 配線
３２０ フリップフロップ
３２１ 配線
４０１ 導電層
４０２ 半導体層
４０３ 導電層
４０４ 導電層
４０５ コンタクトホール
４１１ 開口部
４１２ 開口部
４２１ 配線幅
４２２ 配線幅
４２３ 幅
４２４ 幅
４２６ 幅
４３１ 幅
４３２ 幅
５００ 回路
５０１ 回路
５０２ 回路
５０３ トランジスタ
５０４ 配線
５０５ 配線
５１４ 信号
５１５ 信号
１０１ｐ トランジスタ
１０２ｐ トランジスタ
１０３ａ ダイオード
１０３ｐ トランジスタ
１０４ａ ダイオード
１０４ｐ トランジスタ
１０５ａ トランジスタ
１０６ａ トランジスタ
１０７ａ トランジスタ
１２２Ａ 配線
１２２Ｂ 配線
１２２Ｃ 配線
１２２Ｄ 配線
１２２Ｅ 配線
１２２Ｆ 配線
１２２Ｇ 配線
１２２Ｈ 配線
１２２Ｉ 配線
１２３Ａ 配線
１２３Ｂ 配線
１２３Ｃ 配線
１２３Ｄ 配線
１２３Ｅ 配線
１２４Ａ 配線
１２４Ｂ 配線
１２４Ｃ 配線
１３３ａ ダイオード
１３４ａ ダイオード
１３５ａ ダイオード
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５０１８ 支持台
５０１９ 外部接続ポート
５０２０ ポインティングデバイス
５０２１ リーダ／ライタ
５０２２ 筐体
５０２３ 表示部
５０２４ リモコン装置
５０２５ スピーカ
５０２６ 表示パネル
５０２７ ユニットバス
５０２８ 表示パネル
５０２９ 車体
５０３０ 天井
５０３１ 表示パネル
５０３２ ヒンジ部
５０３３ 光源
５０３４ 投射レンズ
５０８０ 画素
５０８１ トランジスタ
５０８２ 液晶素子
５０８３ 容量素子
５０８４ 配線
５０８５ 配線
５０８６ 配線
５０８７ 配線
５０８８ 電極
５１８４ 信号
５１８５ 信号
５１８６ 信号
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２７０ 発光層
５２７１ 導電層
５２７３ 絶縁層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路

Claims (6)

  1. 第１のトランジスタ乃至第３のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第１の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第２のトランジスタのゲートと電気的に接続される半導体装置であって、
    前記第１のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層とが互いに重なる面積は、前記第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層とが互いに重なる面積よりも大きく、
    前記第２のトランジスタのゲートとしての機能を有する第４の導電層と、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層とが互いに重なる面積は、前記第４の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第５の導電層とが互いに重なる面積よりも小さく、
    前記第３のトランジスタのゲートとしての機能を有する前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの一方としての機能を有する第６の導電層とが互いに重なる面積は、前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さい半導体装置。
  2. 第１のトランジスタ乃至第３のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第１の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第１の配線はクロック信号が供給され、
    前記第２の配線は電源電位が供給される半導体装置であって、
    前記第１のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層とが互いに重なる面積は、前記第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層とが互いに重なる面積よりも大きく、
    前記第２のトランジスタのゲートとしての機能を有する第４の導電層と、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層とが互いに重なる面積は、前記第４の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第５の導電層とが互いに重なる面積よりも小さく、
    前記第３のトランジスタのゲートとしての機能を有する前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの一方としての機能を有する第６の導電層とが互いに重なる面積は、前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さい半導体装置。
  3. 第１のトランジスタ乃至第４のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第１の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続される半導体装置であって、
    前記第１のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層とが互いに重なる面積は、前記第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層とが互いに重なる面積よりも大きく、
    前記第２のトランジスタのゲートとしての機能を有する第４の導電層と、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層とが互いに重なる面積は、前記第４の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第５の導電層とが互いに重なる面積よりも小さく、
    前記第３のトランジスタのゲートとしての機能を有する前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの一方としての機能を有する第６の導電層とが互いに重なる面積は、前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さく、
    前記第４のトランジスタのゲートとしての機能を有する第７の導電層と、前記第４のトランジスタのソースまたはドレインの一方としての機能を有する第８の導電層とが互いに重なる面積は、前記第７の導電層と、前記第４のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さい半導体装置。
  4. 第１のトランジスタ乃至第４のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第１の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、
    前記第１の配線はクロック信号が供給され、
    前記第２の配線は電源電位が供給される半導体装置であって、
    前記第１のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層とが互いに重なる面積は、前記第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層とが互いに重なる面積よりも大きく、
    前記第２のトランジスタのゲートとしての機能を有する第４の導電層と、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層とが互いに重なる面積は、前記第４の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第５の導電層とが互いに重なる面積よりも小さく、
    前記第３のトランジスタのゲートとしての機能を有する前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの一方としての機能を有する第６の導電層とが互いに重なる面積は、前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さく、
    前記第４のトランジスタのゲートとしての機能を有する第７の導電層と、前記第４のトランジスタのソースまたはドレインの一方としての機能を有する第８の導電層とが互いに重なる面積は、前記第７の導電層と、前記第４のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さい半導体装置。
  5. 第１のトランジスタ乃至第５のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第１の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、
    前記第５のトランジスタは、ソースまたはドレインの一方が前記第４のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第１のトランジスタのゲートと電気的に接続される半導体装置であって、
    前記第１のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層とが互いに重なる面積は、前記第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層とが互いに重なる面積よりも大きく、
    前記第２のトランジスタのゲートとしての機能を有する第４の導電層と、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層とが互いに重なる面積は、前記第４の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第５の導電層とが互いに重なる面積よりも小さく、
    前記第３のトランジスタのゲートとしての機能を有する前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの一方としての機能を有する第６の導電層とが互いに重なる面積は、前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さく、
    前記第４のトランジスタのゲートとしての機能を有する第７の導電層と、前記第４のトランジスタのソースまたはドレインの一方としての機能を有する第８の導電層とが互いに重なる面積は、前記第７の導電層と、前記第４のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さい半導体装置。
  6. 第１のトランジスタ乃至第５のトランジスタを有し、
    前記第１のトランジスタは、ソースまたはドレインの一方が走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第１の配線と電気的に接続され、
    前記第２のトランジスタは、ソースまたはドレインの一方が前記走査線と電気的に接続され、かつ、ソースまたはドレインの他方が第２の配線と電気的に接続され、
    前記第３のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタは、ソースまたはドレインの一方が前記第１のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、
    前記第５のトランジスタは、ソースまたはドレインの一方が前記第４のトランジスタのゲートと電気的に接続され、ソースまたはドレインの他方が前記第２の配線と電気的に接続され、かつ、ゲートが前記第１のトランジスタのゲートと電気的に接続され、
    前記第１の配線はクロック信号が供給され、
    前記第２の配線は電源電位が供給される半導体装置であって、
    前記第１のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１のトランジスタのソースまたはドレインの一方としての機能を有する第２の導電層とが互いに重なる面積は、前記第１の導電層と、前記第１のトランジスタのソースまたはドレインの他方としての機能を有する第３の導電層とが互いに重なる面積よりも大きく、
    前記第２のトランジスタのゲートとしての機能を有する第４の導電層と、前記第２のトランジスタのソースまたはドレインの一方としての機能を有する前記第２の導電層とが互いに重なる面積は、前記第４の導電層と、前記第２のトランジスタのソースまたはドレインの他方としての機能を有する第５の導電層とが互いに重なる面積よりも小さく、
    前記第３のトランジスタのゲートとしての機能を有する前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの一方としての機能を有する第６の導電層とが互いに重なる面積は、前記第４の導電層と、前記第３のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さく、
    前記第４のトランジスタのゲートとしての機能を有する第７の導電層と、前記第４のトランジスタのソースまたはドレインの一方としての機能を有する第８の導電層とが互いに重なる面積は、前記第７の導電層と、前記第４のトランジスタのソースまたはドレインの他方としての機能を有する前記第５の導電層とが互いに重なる面積よりも小さい半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7986378B2 (en) * 2006-09-20 2011-07-26 Sharp Kabushiki Kaisha Liquid crystal display device, its drive method, liquid crystal panel drive device, and liquid crystal panel drive method
KR101618913B1 (ko) 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
US9741309B2 (en) 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
KR101785992B1 (ko) 2009-07-24 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI508037B (zh) 2009-09-10 2015-11-11 Semiconductor Energy Lab 半導體裝置和顯示裝置
KR101700470B1 (ko) 2009-09-16 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치 및 표시 장치를 포함하는 전자 기기
WO2011058852A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101840617B1 (ko) 2010-02-18 2018-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 장치
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
CN102540614B (zh) * 2010-12-27 2015-08-19 上海天马微电子有限公司 电子纸及其基板
KR101952570B1 (ko) 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8988624B2 (en) * 2011-06-23 2015-03-24 Apple Inc. Display pixel having oxide thin-film transistor (TFT) with reduced loading
KR101868528B1 (ko) 2011-07-05 2018-06-20 삼성디스플레이 주식회사 표시 패널
JP5970758B2 (ja) * 2011-08-10 2016-08-17 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法および電子機器
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10014068B2 (en) * 2011-10-07 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5494618B2 (ja) * 2011-10-28 2014-05-21 株式会社安川電機 電力変換装置
MY167330A (en) * 2012-04-20 2018-08-16 Sharp Kk Display device
WO2013172243A1 (ja) * 2012-05-16 2013-11-21 シャープ株式会社 液晶ディスプレイ
US9742378B2 (en) 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
KR102107591B1 (ko) * 2012-07-18 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자 및 프로그래머블 로직 디바이스
TWI635501B (zh) * 2012-07-20 2018-09-11 半導體能源研究所股份有限公司 脈衝輸出電路、顯示裝置、及電子裝置
KR20140020484A (ko) * 2012-08-08 2014-02-19 삼성디스플레이 주식회사 주사 구동 장치 및 그 구동 방법
US9070546B2 (en) * 2012-09-07 2015-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102099288B1 (ko) * 2013-05-29 2020-04-10 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
CN105340021B (zh) * 2013-06-28 2019-09-27 夏普株式会社 单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法和显示装置
CN103680452B (zh) * 2013-12-18 2016-01-20 合肥京东方光电科技有限公司 一种移位寄存器、栅极驱动电路、阵列基板和显示装置
CN104183219B (zh) 2013-12-30 2017-02-15 昆山工研院新型平板显示技术中心有限公司 扫描驱动电路和有机发光显示器
KR102135928B1 (ko) * 2013-12-31 2020-07-20 엘지디스플레이 주식회사 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치
KR20150081872A (ko) 2014-01-07 2015-07-15 삼성디스플레이 주식회사 표시 장치
CN103941391A (zh) * 2014-04-11 2014-07-23 京东方科技集团股份有限公司 一种光栅结构及显示装置
US10199006B2 (en) * 2014-04-24 2019-02-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
JP6521794B2 (ja) 2014-09-03 2019-05-29 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9537338B2 (en) 2014-09-16 2017-01-03 Navitas Semiconductor Inc. Level shift and inverter circuits for GaN devices
CN104679376B (zh) * 2015-03-24 2017-07-28 京东方科技集团股份有限公司 一种内嵌式电容触摸显示屏、显示面板和显示装置
KR102371896B1 (ko) * 2015-06-29 2022-03-11 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
CN105096866A (zh) * 2015-08-07 2015-11-25 深圳市华星光电技术有限公司 一种液晶显示器及其控制方法
CN105070266B (zh) * 2015-09-11 2017-11-10 深圳市华星光电技术有限公司 一种液晶显示面板及其阵列基板
SG10201607278TA (en) * 2015-09-18 2017-04-27 Semiconductor Energy Lab Co Ltd Semiconductor device and electronic device
JP6811084B2 (ja) * 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
CN105680849B (zh) * 2015-12-28 2020-05-15 深圳市国微电子有限公司 一种查找表、查找表电路及可编程器件
JP6701781B2 (ja) * 2016-02-15 2020-05-27 セイコーエプソン株式会社 電気光学装置、および電子機器
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
CN107134264B (zh) * 2016-02-26 2020-08-14 瀚宇彩晶股份有限公司 驱动电路和显示装置
US10126899B2 (en) 2016-04-04 2018-11-13 Japan Display Inc. Detection device and display device
CN205621414U (zh) * 2016-04-26 2016-10-05 京东方科技集团股份有限公司 静电放电电路、阵列基板和显示装置
KR102581490B1 (ko) * 2016-08-30 2023-09-21 삼성디스플레이 주식회사 표시 장치
KR102389264B1 (ko) * 2016-09-02 2022-04-22 삼성디스플레이 주식회사 표시장치 및 그 제조방법
EP3477934B1 (en) 2016-09-08 2021-03-10 SZ DJI Technology Co., Ltd. Imaging system
JP2018093483A (ja) 2016-11-29 2018-06-14 株式会社半導体エネルギー研究所 半導体装置、表示装置及び電子機器
JP6999272B2 (ja) * 2017-01-20 2022-01-18 株式会社ジャパンディスプレイ 表示装置
KR20240024356A (ko) * 2017-06-21 2024-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 뉴럴 네트워크를 가지는 반도체 장치
CN209015701U (zh) * 2018-10-25 2019-06-21 惠科股份有限公司 显示面板的电源电压控制电路及显示装置
TWI683114B (zh) * 2018-11-28 2020-01-21 友達光電股份有限公司 顯示面板
KR20210116657A (ko) 2019-02-05 2021-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
CN111754948A (zh) * 2019-03-29 2020-10-09 鸿富锦精密工业（深圳）有限公司 栅极扫描单元电路、栅极扫描电路及显示面板
WO2020217343A1 (ja) * 2019-04-24 2020-10-29 シャープ株式会社 表示装置
CN110232887B (zh) * 2019-06-04 2021-11-26 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
JP2022176415A (ja) * 2019-11-08 2022-11-29 株式会社 資生堂 情報処理装置及びプログラム
CN114787903A (zh) * 2019-12-18 2022-07-22 萨皮恩半导体公司 触点数量减少的像素及数字驱动方法
KR102137636B1 (ko) * 2019-12-18 2020-07-27 주식회사 사피엔반도체 접점 수가 감소한 픽셀 및 디지털 구동 방법
KR20210086441A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 표시패널과 그 리페어 방법
CN111883083B (zh) * 2020-07-30 2021-11-09 惠科股份有限公司 一种栅极驱动电路和显示装置
CN114694606B (zh) * 2020-12-25 2023-07-04 夏普株式会社 扫描信号线驱动电路以及显示装置
CN112803720B (zh) * 2021-03-19 2021-06-22 中国电子科技集团公司第九研究所 多电源系统的电源电压监控电路
CN113362770B (zh) * 2021-06-02 2022-10-28 合肥京东方卓印科技有限公司 显示面板和显示装置
JP2023121168A (ja) 2022-02-19 2023-08-31 株式会社ツインバード 加熱調理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004274050A (ja) * 2003-03-04 2004-09-30 Samsung Electronics Co Ltd 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。
JP2008083692A (ja) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd 液晶表示装置

Family Cites Families (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302546A (ja) * 1987-06-03 1988-12-09 Agency Of Ind Science & Technol ＧａＡｓ論理集積回路
JPS6482674A (en) 1987-09-25 1989-03-28 Casio Computer Co Ltd Thin film transistor
US5032883A (en) 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
US5166085A (en) 1987-09-09 1992-11-24 Casio Computer Co., Ltd. Method of manufacturing a thin film transistor
US5327001A (en) 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
US5229644A (en) 1987-09-09 1993-07-20 Casio Computer Co., Ltd. Thin film transistor having a transparent electrode and substrate
JPH0590427A (ja) * 1991-09-25 1993-04-09 Mitsubishi Electric Corp 半導体集積回路装置
TW354380B (en) 1995-03-17 1999-03-11 Hitachi Ltd A liquid crystal device with a wide visual angle
JPH09307442A (ja) 1996-05-10 1997-11-28 Sony Corp 比較器
US5828262A (en) * 1996-09-30 1998-10-27 Cypress Semiconductor Corp. Ultra low power pumped n-channel output buffer with self-bootstrap
US6420988B1 (en) 1998-12-03 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Digital analog converter and electronic device using the same
TWI224806B (en) 2000-05-12 2004-12-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2002055660A (ja) * 2000-08-11 2002-02-20 Casio Comput Co Ltd 電子装置
EP1410292A1 (en) * 2001-01-04 2004-04-21 Roger Murphy System for delivering goods
JP2002229061A (ja) 2001-02-01 2002-08-14 Sony Corp 薄膜半導体装置及び反射型表示装置
TW525139B (en) 2001-02-13 2003-03-21 Samsung Electronics Co Ltd Shift register, liquid crystal display using the same and method for driving gate line and data line blocks thereof
KR100752602B1 (ko) 2001-02-13 2007-08-29 삼성전자주식회사 쉬프트 레지스터와, 이를 이용한 액정 표시 장치
JP5028714B2 (ja) * 2001-03-30 2012-09-19 富士通セミコンダクター株式会社 半導体集積回路装置、および配線方法
JP4869516B2 (ja) 2001-08-10 2012-02-08 株式会社半導体エネルギー研究所 半導体装置
JP4087229B2 (ja) * 2002-03-11 2008-05-21 三菱電機株式会社 振幅変換回路およびそれを用いた半導体装置
US20030169224A1 (en) 2002-03-11 2003-09-11 Mitsubishi Denki Kabushiki Kaisha Amplitude conversion circuit for converting signal amplitude and semiconductor device using the amplitude conversion circuit
US6980194B2 (en) 2002-03-11 2005-12-27 Mitsubishi Denki Kabushiki Kaisha Amplitude conversion circuit for converting signal amplitude
JP4069648B2 (ja) * 2002-03-15 2008-04-02 カシオ計算機株式会社 半導体装置および表示駆動装置
US7023410B2 (en) 2002-04-08 2006-04-04 Samsung Electronics Co., Ltd. Liquid crystal display device
US6845140B2 (en) 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
TWI240902B (en) 2002-07-12 2005-10-01 Rohm Co Ltd Display element drive circuit and display device
KR100797522B1 (ko) 2002-09-05 2008-01-24 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
JP3832415B2 (ja) 2002-10-11 2006-10-11 ソニー株式会社 アクティブマトリクス型表示装置
GB2397710A (en) 2003-01-25 2004-07-28 Sharp Kk A shift register for an LCD driver, comprising reset-dominant RS flip-flops
KR100913303B1 (ko) * 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
JP3781736B2 (ja) 2003-05-09 2006-05-31 ローム株式会社 半導体装置及びこれを用いたオーディオ機器
US7486269B2 (en) 2003-07-09 2009-02-03 Samsung Electronics Co., Ltd. Shift register, scan driving circuit and display apparatus having the same
KR100542234B1 (ko) 2003-10-16 2006-01-10 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법
TWI236332B (en) * 2004-02-17 2005-07-11 Via Tech Inc Wiring structure for improving wiring response
US7289594B2 (en) 2004-03-31 2007-10-30 Lg.Philips Lcd Co., Ltd. Shift registrer and driving method thereof
KR101010509B1 (ko) * 2004-05-31 2011-01-21 엘지디스플레이 주식회사 구동 회로가 내장된 액정 표시 패널
KR101026807B1 (ko) 2004-06-09 2011-04-04 삼성전자주식회사 표시 장치용 구동 장치 및 표시판
JP2005353455A (ja) 2004-06-11 2005-12-22 Nippon Hoso Kyokai <Nhk> プラズマディスプレイパネル
KR20050117964A (ko) * 2004-06-12 2005-12-15 삼성전자주식회사 쉬프트 레지스터
US8605027B2 (en) 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
KR20060012858A (ko) * 2004-08-05 2006-02-09 삼성전자주식회사 시프트 레지스터와, 이를 갖는 표시 장치 및 시프트레지스터 구동방법
KR101252082B1 (ko) * 2004-06-30 2013-04-12 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR101080352B1 (ko) * 2004-07-26 2011-11-04 삼성전자주식회사 표시 장치
TWI382264B (zh) 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
KR101160822B1 (ko) * 2004-07-27 2012-06-29 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
KR101090251B1 (ko) * 2004-09-24 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 표시 장치
KR101048365B1 (ko) * 2004-09-09 2011-07-11 삼성전자주식회사 트랜지스터와 이를 갖는 표시장치
US20060056267A1 (en) 2004-09-13 2006-03-16 Samsung Electronics Co., Ltd. Driving unit and display apparatus having the same
KR101014172B1 (ko) * 2004-09-13 2011-02-14 삼성전자주식회사 구동유닛 및 이를 갖는 표시장치
JP5152448B2 (ja) * 2004-09-21 2013-02-27 カシオ計算機株式会社 画素駆動回路及び画像表示装置
JP2006098536A (ja) 2004-09-28 2006-04-13 Sharp Corp 液晶表示装置
JP4594215B2 (ja) * 2004-11-26 2010-12-08 三星モバイルディスプレイ株式會社 順次走査及び飛び越し走査兼用の駆動回路
KR101085136B1 (ko) * 2004-12-04 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101246023B1 (ko) 2005-01-06 2013-03-26 삼성디스플레이 주식회사 어레이 기판 및 이를 갖는 표시장치
KR20060091824A (ko) * 2005-02-15 2006-08-22 삼성전자주식회사 표시 장치용 박막 트랜지스터 기판
JP2006286990A (ja) 2005-03-31 2006-10-19 Toyota Industries Corp 集積回路
JP2006309893A (ja) * 2005-04-28 2006-11-09 Alps Electric Co Ltd シフトレジスタ及び液晶駆動回路
KR101152129B1 (ko) * 2005-06-23 2012-06-15 삼성전자주식회사 표시 장치용 시프트 레지스터 및 이를 포함하는 표시 장치
US7203264B2 (en) 2005-06-28 2007-04-10 Wintek Corporation High-stability shift circuit using amorphous silicon thin film transistors
KR101166819B1 (ko) 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
JP2007065243A (ja) * 2005-08-31 2007-03-15 Sanyo Epson Imaging Devices Corp 表示装置
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US8149346B2 (en) 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US9153341B2 (en) * 2005-10-18 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Shift register, semiconductor device, display device, and electronic device
JP5291874B2 (ja) * 2005-10-18 2013-09-18 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、表示装置
US8212953B2 (en) 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5164383B2 (ja) * 2006-01-07 2013-03-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
WO2007080813A1 (en) 2006-01-07 2007-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device and electronic device having the same
JP4654923B2 (ja) * 2006-01-26 2011-03-23 カシオ計算機株式会社 シフトレジスタ回路、及び表示駆動装置
CN100474087C (zh) * 2006-02-09 2009-04-01 胜华科技股份有限公司 薄膜晶体管液晶显示器的像素结构
KR100711516B1 (ko) * 2006-02-14 2007-04-27 한양대학교 산학협력단 저전력 및 소면적의 용량 결합형 레벨 시프트 회로
JP2007242129A (ja) * 2006-03-08 2007-09-20 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
JP4912000B2 (ja) 2006-03-15 2012-04-04 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
CN101064085A (zh) * 2006-04-25 2007-10-31 三菱电机株式会社 移位寄存器电路和具备其的图像显示装置
JP5079350B2 (ja) * 2006-04-25 2012-11-21 三菱電機株式会社 シフトレジスタ回路
JP2007317288A (ja) 2006-05-25 2007-12-06 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
US7936332B2 (en) * 2006-06-21 2011-05-03 Samsung Electronics Co., Ltd. Gate driving circuit having reduced ripple effect and display apparatus having the same
KR101512338B1 (ko) * 2007-05-29 2015-04-15 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
KR101300038B1 (ko) 2006-08-08 2013-08-29 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR20080026391A (ko) 2006-09-20 2008-03-25 삼성전자주식회사 쉬프트 레지스트용 박막 트랜지스터 및 이를 포함하는쉬프트 레지스터
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI514347B (zh) 2006-09-29 2015-12-21 Semiconductor Energy Lab 顯示裝置和電子裝置
JP4990034B2 (ja) 2006-10-03 2012-08-01 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101368822B1 (ko) * 2006-10-12 2014-03-04 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시 장치
JP5216204B2 (ja) 2006-10-31 2013-06-19 株式会社半導体エネルギー研究所 液晶表示装置及びその作製方法
TWI383348B (zh) * 2006-12-05 2013-01-21 Chunghwa Picture Tubes Ltd 移位暫存器以及使用其之驅動電路與顯示裝置
JP2008159608A (ja) 2006-12-20 2008-07-10 Fujitsu Ltd 半導体装置、半導体装置の製造方法および半導体装置の設計装置
US7947981B2 (en) 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101329284B1 (ko) * 2007-02-08 2013-11-14 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
TWI355638B (en) * 2007-02-12 2012-01-01 Chimei Innolux Corp Shift register and liquid crystal display device
KR100805124B1 (ko) * 2007-03-05 2008-02-21 삼성에스디아이 주식회사 표시 장치의 제조 방법 및 표시 장치
KR101296645B1 (ko) 2007-03-12 2013-08-14 엘지디스플레이 주식회사 쉬프트 레지스터
TWI453711B (zh) 2007-03-21 2014-09-21 Semiconductor Energy Lab 顯示裝置
JP2008251094A (ja) * 2007-03-30 2008-10-16 Mitsubishi Electric Corp シフトレジスタ回路およびそれを備える画像表示装置
US20080258138A1 (en) * 2007-04-23 2008-10-23 Samsung Electronics Co., Ltd. Thin film transistor array panel and fabricating method thereof, and flat panel display with the same
US20090030417A1 (en) 2007-07-17 2009-01-29 Toshiaki Takahashi Drill guide for anterior cruciate ligament reconstruction operation
JP4378405B2 (ja) * 2007-10-26 2009-12-09 シャープ株式会社 走査信号線駆動回路および表示装置
JP5413870B2 (ja) * 2008-02-26 2014-02-12 株式会社ジャパンディスプレイ シフトレジスタ回路および表示装置ならびに電子機器
KR101618913B1 (ko) * 2008-11-28 2016-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 포함하는 전자 장치
KR101605391B1 (ko) 2009-03-05 2016-03-23 삼성디스플레이 주식회사 게이트 구동 장치 및 이를 포함하는 표시 장치
US10339250B2 (en) * 2016-11-29 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating engineering change order (ECO) layout of base cell and computer-readable medium comprising executable instructions for carrying out said method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004274050A (ja) * 2003-03-04 2004-09-30 Samsung Electronics Co Ltd 非晶質−シリコン薄膜トランジスタとこれを有するシフトレジスタ。
JP2008083692A (ja) * 2006-08-31 2008-04-10 Semiconductor Energy Lab Co Ltd 液晶表示装置

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