JPH09307442A - 比較器 - Google Patents
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- JPH09307442A JPH09307442A JP11657596A JP11657596A JPH09307442A JP H09307442 A JPH09307442 A JP H09307442A JP 11657596 A JP11657596 A JP 11657596A JP 11657596 A JP11657596 A JP 11657596A JP H09307442 A JPH09307442 A JP H09307442A
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- comparator
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- input terminal
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Abstract
(57)【要約】
【課題】入力の非対称性に基づく比較時間の遅延時間差
の発生を防止でき、適用されるＡ／Ｄ変換回路の歪みを
減少させることができる比較器を実現する。 【解決手段】差動対を構成するトランジスタＱ１のベー
スに接続された信号入力端子ＴIN1 とトランジスタＱ２
のコレクタとの間を、能動素子としてのトランジスタＱ
１，Ｑ２と同じ特性を有し、常にオフ状態（非導通状
態）に保持されたトランジスタＱ３からなる容量素子に
より容量結合する。これにより、入力の非対称性に基づ
く比較時間の遅延時間差の発生を防止でき、わずかな素
子の追加のみで、消費電力を増大させることなく、適用
されるＡ／Ｄ変換回路の歪みを減少させることができ
る。
の発生を防止でき、適用されるＡ／Ｄ変換回路の歪みを
減少させることができる比較器を実現する。 【解決手段】差動対を構成するトランジスタＱ１のベー
スに接続された信号入力端子ＴIN1 とトランジスタＱ２
のコレクタとの間を、能動素子としてのトランジスタＱ
１，Ｑ２と同じ特性を有し、常にオフ状態（非導通状
態）に保持されたトランジスタＱ３からなる容量素子に
より容量結合する。これにより、入力の非対称性に基づ
く比較時間の遅延時間差の発生を防止でき、わずかな素
子の追加のみで、消費電力を増大させることなく、適用
されるＡ／Ｄ変換回路の歪みを減少させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／ディジ
タル変換回路等に適用される比較器に関するものであ
る。
タル変換回路等に適用される比較器に関するものであ
る。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
るアナログ／ディジタル（以下、Ａ／Ｄと略記する）変
換回路には、各種の変換方式が採用されているが、高速
用には、アナログ信号の振幅を変換ビット数と等しくな
るように量子化し、量子化された信号をディジタルコー
ドに変換する並列型（フラッシュタイプ）のＡ／Ｄ変換
回路が多く用いられている。
るアナログ／ディジタル（以下、Ａ／Ｄと略記する）変
換回路には、各種の変換方式が採用されているが、高速
用には、アナログ信号の振幅を変換ビット数と等しくな
るように量子化し、量子化された信号をディジタルコー
ドに変換する並列型（フラッシュタイプ）のＡ／Ｄ変換
回路が多く用いられている。
【０００３】この並列型Ａ／Ｄ変換回路は、基準電圧を
複数の抵抗素子で分割した分割電圧と入力アナログ信号
とを複数の比較器で比較し、比較結果をエンコーダで２
進数に変換することにより所望のディジタル信号を得る
ように構成される。
複数の抵抗素子で分割した分割電圧と入力アナログ信号
とを複数の比較器で比較し、比較結果をエンコーダで２
進数に変換することにより所望のディジタル信号を得る
ように構成される。
【０００４】図２は、このようなＡ／Ｄ変換回路に適用
される一般的な比較器の基本構成例を示す回路図であ
る。この比較器１は、ｎｐｎ型トランジスタＱ１，Ｑ
２、抵抗素子Ｒ１，Ｒ２、および定電流源Ｉ１により構
成されている。
される一般的な比較器の基本構成例を示す回路図であ
る。この比較器１は、ｎｐｎ型トランジスタＱ１，Ｑ
２、抵抗素子Ｒ１，Ｒ２、および定電流源Ｉ１により構
成されている。
【０００５】トランジスタＱ１のエミッタとトランジス
タＱ２のエミッタとが接続され、これらの接続点が定電
流源Ｉ１に接続されている。トランジスタＱ１のベース
が信号電圧ＳＶの入力端子ＴIN1 に接続され、コレクタ
が抵抗素子Ｒ１の一端に接続され、これらの接続点が出
力端子ＴOUT1に接続されている。そして、抵抗素子Ｒ１
の他端が電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ２のベースが基準電圧ＲＶの入力端子Ｔ
IN2 に接続され、コレクタが抵抗素子Ｒ２の一端に接続
され、これらの接続点が出力端子ＴOUT2に接続されてい
る。そして、抵抗素子Ｒ２の他端が電源電圧ＶCCの供給
ラインに接続されている。
タＱ２のエミッタとが接続され、これらの接続点が定電
流源Ｉ１に接続されている。トランジスタＱ１のベース
が信号電圧ＳＶの入力端子ＴIN1 に接続され、コレクタ
が抵抗素子Ｒ１の一端に接続され、これらの接続点が出
力端子ＴOUT1に接続されている。そして、抵抗素子Ｒ１
の他端が電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ２のベースが基準電圧ＲＶの入力端子Ｔ
IN2 に接続され、コレクタが抵抗素子Ｒ２の一端に接続
され、これらの接続点が出力端子ＴOUT2に接続されてい
る。そして、抵抗素子Ｒ２の他端が電源電圧ＶCCの供給
ラインに接続されている。
【０００６】このような構成において、信号電圧ＳＶが
入力端子ＴIN1 を介して差動対を構成する一方のトラン
ジスタＱ１のベースに供給され、基準電圧ＲＶが入力端
子ＴIN2 を介して差動対を構成する他方のトランジスタ
Ｑ２のベースに供給される。そして、差動対において、
入力信号電圧ＳＶと基準電圧ＲＶとの比較が行われる。
すなわち、入力信号電圧ＳＶと基準電圧ＲＶとの大小に
応じて異なった出力信号が得られる。具体的には、入力
信号電圧ＳＶの値が基準電圧ＲＶより高い場合には、ト
ランジスタＱ１がオン状態となり、トランジスタＱ２が
オフ状態に保持される。これにより、トランジスタＱ１
側に電流が流れ、これに基づいて発生した電圧が出力端
子ＴOUT1から比較器の出力信号として出力される。一
方、入力信号電圧ＳＶの値が基準電圧ＲＶより低い場合
には、トランジスタＱ２がオン状態となり、トランジス
タＱ１がオフ状態に保持される。これにより、トランジ
スタＱ２側に電流が流れ、これに基づいて発生した電圧
が出力端子ＴOUT2から比較器の出力信号として出力され
る。以上のようにして、出力端子ＴOUT1，ＴOUT2から相
補的なレベルをとる信号が出力される。
入力端子ＴIN1 を介して差動対を構成する一方のトラン
ジスタＱ１のベースに供給され、基準電圧ＲＶが入力端
子ＴIN2 を介して差動対を構成する他方のトランジスタ
Ｑ２のベースに供給される。そして、差動対において、
入力信号電圧ＳＶと基準電圧ＲＶとの比較が行われる。
すなわち、入力信号電圧ＳＶと基準電圧ＲＶとの大小に
応じて異なった出力信号が得られる。具体的には、入力
信号電圧ＳＶの値が基準電圧ＲＶより高い場合には、ト
ランジスタＱ１がオン状態となり、トランジスタＱ２が
オフ状態に保持される。これにより、トランジスタＱ１
側に電流が流れ、これに基づいて発生した電圧が出力端
子ＴOUT1から比較器の出力信号として出力される。一
方、入力信号電圧ＳＶの値が基準電圧ＲＶより低い場合
には、トランジスタＱ２がオン状態となり、トランジス
タＱ１がオフ状態に保持される。これにより、トランジ
スタＱ２側に電流が流れ、これに基づいて発生した電圧
が出力端子ＴOUT2から比較器の出力信号として出力され
る。以上のようにして、出力端子ＴOUT1，ＴOUT2から相
補的なレベルをとる信号が出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た比較器では、たとえば並列型Ａ／Ｄ変換回路に採用し
た場合、比較器の遅延時間の入力信号変化に依存した変
動が、並列型Ａ／Ｄ変換回路の歪み要因の一つであるこ
とが報告されている（参考文献：Behzad Razavi,"Princ
iples of data conversion system design",pp.112-11
3,IEEE PRESS,1995、または参考文献：Rudy van de Pla
ssche,"Integrated Analog-to-Digital andDigital-to-
analog converters",pp.189-203,Kluwer Academic Publ
ishers,1994 参照）。
た比較器では、たとえば並列型Ａ／Ｄ変換回路に採用し
た場合、比較器の遅延時間の入力信号変化に依存した変
動が、並列型Ａ／Ｄ変換回路の歪み要因の一つであるこ
とが報告されている（参考文献：Behzad Razavi,"Princ
iples of data conversion system design",pp.112-11
3,IEEE PRESS,1995、または参考文献：Rudy van de Pla
ssche,"Integrated Analog-to-Digital andDigital-to-
analog converters",pp.189-203,Kluwer Academic Publ
ishers,1994 参照）。
【０００８】この遅延時間変動の原因の一つは、比較器
の一方の入力端子ＴIN1 にスルーレートの大きな信号電
圧ＳＶが供給され、他方の入力端子ＴIN2 に変動しない
基準電圧ＲＶが供給されているという、極端な非対称性
によっている。
の一方の入力端子ＴIN1 にスルーレートの大きな信号電
圧ＳＶが供給され、他方の入力端子ＴIN2 に変動しない
基準電圧ＲＶが供給されているという、極端な非対称性
によっている。
【０００９】この問題について、図２の回路に関連付け
て定性的に説明する。図２の比較器１においては、入力
信号電圧ＳＶの変化率に応じてトランジスタＱ１のベー
ス・コレクタ間容量に基づく電流ｉが抵抗素子Ｒ１に流
れる。このため、入力信号電圧ＳＶの立ち上がりと立ち
下がりで、トランジスタＱ１のコレクタ電位に次式で示
すような差ΔＶが生じる。
て定性的に説明する。図２の比較器１においては、入力
信号電圧ＳＶの変化率に応じてトランジスタＱ１のベー
ス・コレクタ間容量に基づく電流ｉが抵抗素子Ｒ１に流
れる。このため、入力信号電圧ＳＶの立ち上がりと立ち
下がりで、トランジスタＱ１のコレクタ電位に次式で示
すような差ΔＶが生じる。
【００１０】
【数１】ΔＶ＝ｉ・ｒ1 ただし、ｒ1 は抵抗素子Ｒ１の抵抗値である。
【００１１】これが、比較時間の遅延時間差となってみ
えてくる訳である。
えてくる訳である。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力の非対称性に基づく比較時
間の遅延時間差の発生を防止でき、適用されるＡ／Ｄ変
換回路の歪みを減少させることができる比較器を提供す
ることにある。
のであり、その目的は、入力の非対称性に基づく比較時
間の遅延時間差の発生を防止でき、適用されるＡ／Ｄ変
換回路の歪みを減少させることができる比較器を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１および第２の能動素子からなる差動
対を有し、上記第１の能動素子の入力端子に信号電圧が
入力し、上記第２の能動素子の入力端子に基準電圧が入
力する比較器であって、上記第１の能動素子の入力端子
と上記第２の能動素子の出力端子とが容量素子により結
合されている。
め、本発明は、第１および第２の能動素子からなる差動
対を有し、上記第１の能動素子の入力端子に信号電圧が
入力し、上記第２の能動素子の入力端子に基準電圧が入
力する比較器であって、上記第１の能動素子の入力端子
と上記第２の能動素子の出力端子とが容量素子により結
合されている。
【００１４】また、本発明の比較器では、上記容量素子
が、差動対を構成する能動素子と同様の特性を有する素
子からなり、当該素子が非導通となるように接続されて
いる。
が、差動対を構成する能動素子と同様の特性を有する素
子からなり、当該素子が非導通となるように接続されて
いる。
【００１５】本発明の比較器によれば、差動対で比較動
作を行う場合、入力信号電圧の変化率に応じて第１の能
動素子の容量等に基づく電流が流れるが、このとき、信
号電圧は容量素子にも供給されることから、容量素子に
蓄積された電荷が差動対を構成する第２の能動素子の出
力端子側に流れる。したがって、第２の能動素子の出力
端子側に、入力信号電圧の変化率に応じて第１の能動素
子に基づき流れる電流と略等しい電流が流れることにな
る。その結果、比較器入力の一方の入力端子にスルーレ
ートの大きな信号電圧が供給され、他方の入力端子に変
動しない基準電圧が供給されているという、極端な非対
称性に基づく比較時間の遅延時間差が相殺され、あるい
は緩和される。
作を行う場合、入力信号電圧の変化率に応じて第１の能
動素子の容量等に基づく電流が流れるが、このとき、信
号電圧は容量素子にも供給されることから、容量素子に
蓄積された電荷が差動対を構成する第２の能動素子の出
力端子側に流れる。したがって、第２の能動素子の出力
端子側に、入力信号電圧の変化率に応じて第１の能動素
子に基づき流れる電流と略等しい電流が流れることにな
る。その結果、比較器入力の一方の入力端子にスルーレ
ートの大きな信号電圧が供給され、他方の入力端子に変
動しない基準電圧が供給されているという、極端な非対
称性に基づく比較時間の遅延時間差が相殺され、あるい
は緩和される。
【００１６】
【発明の実施の形態】図１は、本発明に係る比較器の一
実施形態を示す回路図である。本比較器１ａは、図１に
示すように、ｎｐｎ型トランジスタＱ１，Ｑ２，Ｑ３、
抵抗素子Ｒ１，Ｒ２、および定電流源Ｉ１により構成さ
れている。
実施形態を示す回路図である。本比較器１ａは、図１に
示すように、ｎｐｎ型トランジスタＱ１，Ｑ２，Ｑ３、
抵抗素子Ｒ１，Ｒ２、および定電流源Ｉ１により構成さ
れている。
【００１７】トランジスタＱ１のエミッタとトランジス
タＱ２のエミッタとが接続され、これらの接続点が定電
流源Ｉ１に接続されている。トランジスタＱ１のベース
が信号電圧ＳＶの入力端子ＴIN1 に接続され、コレクタ
が抵抗素子Ｒ１の一端に接続され、これらの接続点が出
力端子ＴOUT1に接続されている。そして、抵抗素子Ｒ１
の他端が電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ２のベースが基準電圧ＲＶの入力端子Ｔ
IN2 に接続され、コレクタが抵抗素子Ｒ２の一端に接続
され、これらの接続点が出力端子ＴOUT2に接続されてい
る。そして、抵抗素子Ｒ２の他端が電源電圧ＶCCの供給
ラインに接続されている。
タＱ２のエミッタとが接続され、これらの接続点が定電
流源Ｉ１に接続されている。トランジスタＱ１のベース
が信号電圧ＳＶの入力端子ＴIN1 に接続され、コレクタ
が抵抗素子Ｒ１の一端に接続され、これらの接続点が出
力端子ＴOUT1に接続されている。そして、抵抗素子Ｒ１
の他端が電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ２のベースが基準電圧ＲＶの入力端子Ｔ
IN2 に接続され、コレクタが抵抗素子Ｒ２の一端に接続
され、これらの接続点が出力端子ＴOUT2に接続されてい
る。そして、抵抗素子Ｒ２の他端が電源電圧ＶCCの供給
ラインに接続されている。
【００１８】そして、トランジスタＱ３のベースおよび
エミッタが信号電圧ＳＶの入力端子ＴIN1 に接続され、
コレクタがノードＮ２、すなわち出力端子ＴOUT2に接続
されている。すなわち、差動対を構成するトランジスタ
Ｑ１のベースに接続された信号入力端子ＴIN1 とトラン
ジスタＱ２のコレクタとの間が、差動対の能動素子とし
てのトランジスタＱ１，Ｑ２と同じ特性を有し、常にオ
フ状態（非導通状態）に保持されたトランジスタＱ３か
らなる容量素子により容量結合されている。
エミッタが信号電圧ＳＶの入力端子ＴIN1 に接続され、
コレクタがノードＮ２、すなわち出力端子ＴOUT2に接続
されている。すなわち、差動対を構成するトランジスタ
Ｑ１のベースに接続された信号入力端子ＴIN1 とトラン
ジスタＱ２のコレクタとの間が、差動対の能動素子とし
てのトランジスタＱ１，Ｑ２と同じ特性を有し、常にオ
フ状態（非導通状態）に保持されたトランジスタＱ３か
らなる容量素子により容量結合されている。
【００１９】次に、上記構成による動作を説明する。ス
ルーレートの大きな信号電圧ＳＶが入力端子ＴIN1 を介
して差動対を構成する一方のトランジスタＱ１のベース
に供給されるとともに、容量素子の一方の電極側として
のトランジスタＱ３のベースおよびエミッタに供給され
る。一方、変動しない基準電圧ＲＶが入力端子ＴIN2 を
介して差動対を構成する他方のトランジスタＱ２のベー
スに供給される。そして、差動対において、入力信号電
圧ＳＶと基準電圧ＲＶとの比較が行われる。すなわち、
入力信号電圧ＳＶと基準電圧ＲＶとの大小に応じて異な
った相補的な出力信号が得られる。
ルーレートの大きな信号電圧ＳＶが入力端子ＴIN1 を介
して差動対を構成する一方のトランジスタＱ１のベース
に供給されるとともに、容量素子の一方の電極側として
のトランジスタＱ３のベースおよびエミッタに供給され
る。一方、変動しない基準電圧ＲＶが入力端子ＴIN2 を
介して差動対を構成する他方のトランジスタＱ２のベー
スに供給される。そして、差動対において、入力信号電
圧ＳＶと基準電圧ＲＶとの比較が行われる。すなわち、
入力信号電圧ＳＶと基準電圧ＲＶとの大小に応じて異な
った相補的な出力信号が得られる。
【００２０】具体的には、入力信号電圧ＳＶの値が基準
電圧ＲＶより高い場合には、トランジスタＱ１がオン状
態となり、トランジスタＱ２がオフ状態に保持される。
これにより、トランジスタＱ１側に電流が流れ、これに
基づいて発生した電圧が出力端子ＴOUT1から比較器の出
力信号として出力される。一方、入力信号電圧ＳＶの値
が基準電圧ＲＶより低い場合には、トランジスタＱ２が
オン状態となり、トランジスタＱ１がオフ状態に保持さ
れる。これにより、トランジスタＱ２側に電流が流れ、
これに基づいて発生した電圧が出力端子ＴOUT2から比較
器の出力信号として出力される。
電圧ＲＶより高い場合には、トランジスタＱ１がオン状
態となり、トランジスタＱ２がオフ状態に保持される。
これにより、トランジスタＱ１側に電流が流れ、これに
基づいて発生した電圧が出力端子ＴOUT1から比較器の出
力信号として出力される。一方、入力信号電圧ＳＶの値
が基準電圧ＲＶより低い場合には、トランジスタＱ２が
オン状態となり、トランジスタＱ１がオフ状態に保持さ
れる。これにより、トランジスタＱ２側に電流が流れ、
これに基づいて発生した電圧が出力端子ＴOUT2から比較
器の出力信号として出力される。
【００２１】そのとき、入力信号電圧ＳＶの変化率に応
じてトランジスタＱ１のベース・コレクタ間容量に基づ
く電流ｉが抵抗素子Ｒ１に流れる。このため、入力信号
電圧ＳＶの立ち上がりと立ち下がりで、トランジスタＱ
１のコレクタ電位にｉ・ｒ1 なる電位差ΔＶが生じる。
しかし、入力信号電圧ＳＶは、容量素子の一方の電極と
してのトランジスタＱ３のベース，エミッタに供給され
ていることから、他方の電極としてのコレクタから電荷
が差動対を構成するトランジスタＱ２のコレクタに供給
される。したがって、トランジスタＱ２のコレクタ側
に、入力信号電圧ＳＶの変化率に応じてトランジスタＱ
１のベース・コレクタ間容量に基づき抵抗素子Ｒ１に流
れる電流ｉと略等しい電流が流れることになる。すなわ
ち、入力スルーレートに依存した電流が抵抗素子Ｒ１，
Ｒ２に均等に流れ、入力の非対称性が打ち消される。
じてトランジスタＱ１のベース・コレクタ間容量に基づ
く電流ｉが抵抗素子Ｒ１に流れる。このため、入力信号
電圧ＳＶの立ち上がりと立ち下がりで、トランジスタＱ
１のコレクタ電位にｉ・ｒ1 なる電位差ΔＶが生じる。
しかし、入力信号電圧ＳＶは、容量素子の一方の電極と
してのトランジスタＱ３のベース，エミッタに供給され
ていることから、他方の電極としてのコレクタから電荷
が差動対を構成するトランジスタＱ２のコレクタに供給
される。したがって、トランジスタＱ２のコレクタ側
に、入力信号電圧ＳＶの変化率に応じてトランジスタＱ
１のベース・コレクタ間容量に基づき抵抗素子Ｒ１に流
れる電流ｉと略等しい電流が流れることになる。すなわ
ち、入力スルーレートに依存した電流が抵抗素子Ｒ１，
Ｒ２に均等に流れ、入力の非対称性が打ち消される。
【００２２】その結果、比較器１ａの一方の入力端子Ｔ
IN1 にスルーレートの大きな信号電圧ＳＶが供給され、
他方の入力端子ＴIN2 に変動しない基準電圧ＲＶが供給
されているという、極端な非対称性に基づく比較時間の
遅延時間差が略完全に相殺され、あるいは緩和される。
IN1 にスルーレートの大きな信号電圧ＳＶが供給され、
他方の入力端子ＴIN2 に変動しない基準電圧ＲＶが供給
されているという、極端な非対称性に基づく比較時間の
遅延時間差が略完全に相殺され、あるいは緩和される。
【００２３】したがって、この比較器を並列型Ａ／Ｄ変
換回路に採用した場合、従来発生していた歪みが減少す
る。
換回路に採用した場合、従来発生していた歪みが減少す
る。
【００２４】以上説明したように、本実施形態によれ
ば、差動対を構成するトランジスタＱ１のベースに接続
された信号入力端子ＴIN1 とトランジスタＱ２のコレク
タとの間を、常にオフ状態（非導通状態）に保持された
トランジスタＱ３からなる容量素子により容量結合した
ので、比較時間の遅延時間差の発生を防止でき、わずか
な素子の追加のみで、消費電力を増大させることなく、
適用されるＡ／Ｄ変換回路の歪みを減少させることがで
きる。また、容量素子としてのトランジスタＱ３は差動
対の能動素子としてのトランジスタＱ１，Ｑ２と同じ特
性を有するトランジスタにより構成されることから、製
造が容易で回路規模の増大を防止できる利点がある。
ば、差動対を構成するトランジスタＱ１のベースに接続
された信号入力端子ＴIN1 とトランジスタＱ２のコレク
タとの間を、常にオフ状態（非導通状態）に保持された
トランジスタＱ３からなる容量素子により容量結合した
ので、比較時間の遅延時間差の発生を防止でき、わずか
な素子の追加のみで、消費電力を増大させることなく、
適用されるＡ／Ｄ変換回路の歪みを減少させることがで
きる。また、容量素子としてのトランジスタＱ３は差動
対の能動素子としてのトランジスタＱ１，Ｑ２と同じ特
性を有するトランジスタにより構成されることから、製
造が容易で回路規模の増大を防止できる利点がある。
【００２５】なお、本実施形態では、バイポーラトラン
ジスタを例に説明したが、これに限定されるものではな
く、ＭＯＳトランジスタを用いても同様の効果を得るこ
とができる。また、本実施形態では、容量素子をトラン
ジスタで構成した場合を例に説明したが、通常のキャパ
シタを用いても、比較器の遅延時間差の発生を防止で
き、適用されるＡ／Ｄ変換回路の歪みを減少させること
ができる。さらに、本発明は、並列型Ａ／Ｄ変換回路に
限定されることなく、非対称の入力形態を持った任意の
比較器に適用できることはいうまでもない。
ジスタを例に説明したが、これに限定されるものではな
く、ＭＯＳトランジスタを用いても同様の効果を得るこ
とができる。また、本実施形態では、容量素子をトラン
ジスタで構成した場合を例に説明したが、通常のキャパ
シタを用いても、比較器の遅延時間差の発生を防止で
き、適用されるＡ／Ｄ変換回路の歪みを減少させること
ができる。さらに、本発明は、並列型Ａ／Ｄ変換回路に
限定されることなく、非対称の入力形態を持った任意の
比較器に適用できることはいうまでもない。
【００２６】
【発明の効果】以上説明したように、本発明の比較器に
よれば、入力の非対称性に基づく比較時間の遅延時間差
の発生を防止でき、わずかな素子の追加のみで、消費電
力を増大させることなく、適用されるＡ／Ｄ変換回路の
歪みを減少させることができる。
よれば、入力の非対称性に基づく比較時間の遅延時間差
の発生を防止でき、わずかな素子の追加のみで、消費電
力を増大させることなく、適用されるＡ／Ｄ変換回路の
歪みを減少させることができる。
【図１】本発明に係る比較器の一実施形態を示す回路図
である。
である。
【図２】従来の比較器の構成例を示す回路図である。
１ａ…比較器、Ｑ１，Ｑ２，Ｑ３…ｎｐｎ型トランジス
タ、Ｒ１，Ｒ２…抵抗素子、Ｉ１…定電流源、ＴIN1 …
信号電圧入力端子、ＴIN2 …基準電圧入力端子、ＴOUT
1，ＴOUT2…出力端子。
タ、Ｒ１，Ｒ２…抵抗素子、Ｉ１…定電流源、ＴIN1 …
信号電圧入力端子、ＴIN2 …基準電圧入力端子、ＴOUT
1，ＴOUT2…出力端子。
Claims (2)
- 【請求項１】 第１および第２の能動素子からなる差動
対を有し、上記第１の能動素子の入力端子に信号電圧が
入力し、上記第２の能動素子の入力端子に基準電圧が入
力する比較器であって、 上記第１の能動素子の入力端子と上記第２の能動素子の
出力端子とが容量素子により結合されている比較器。 - 【請求項２】 上記容量素子が、差動対を構成する能動
素子と同特性を有する素子からなり、当該素子が非導通
となるように接続されている請求項１記載の比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11657596A JPH09307442A (ja) | 1996-05-10 | 1996-05-10 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11657596A JPH09307442A (ja) | 1996-05-10 | 1996-05-10 | 比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307442A true JPH09307442A (ja) | 1997-11-28 |
Family
ID=14690516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11657596A Pending JPH09307442A (ja) | 1996-05-10 | 1996-05-10 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010152347A (ja) * | 2008-11-28 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、および液晶表示装置を具備した電子機器 |
-
1996
- 1996-05-10 JP JP11657596A patent/JPH09307442A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010152347A (ja) * | 2008-11-28 | 2010-07-08 | Semiconductor Energy Lab Co Ltd | 液晶表示装置、および液晶表示装置を具備した電子機器 |
| US8902374B2 (en) | 2008-11-28 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US8902144B2 (en) | 2008-11-28 | 2014-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US9337184B2 (en) | 2008-11-28 | 2016-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US9941308B2 (en) | 2008-11-28 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10008519B1 (en) | 2008-11-28 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
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| US10629134B2 (en) | 2008-11-28 | 2020-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10971075B2 (en) | 2008-11-28 | 2021-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11250785B2 (en) | 2008-11-28 | 2022-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11527208B2 (en) | 2008-11-28 | 2022-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11776483B2 (en) | 2008-11-28 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
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