JP2020184604A - 埋め込み部品パッケージ構造およびその製造方法 - Google Patents

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Abstract

【課題】埋め込み部品パッケージのブラインドビアの開口幅を低減する埋め込み部品パッケージ構造およびその製造方法を提供する。【解決手段】埋め込み部品パッケージ構造１００は、半導体チップ１１１と、第１の高分子層１１５ａと、誘電体構造物１１６と、パターニングされた導電層１１７とを含む。半導体チップ１１１は誘電体構造物１１６内に埋め込まれている。第１の高分子層１１５ａは、半導体チップ１１１を覆い、第１の厚さＤ１を有する。第１の厚さＤ１は、第１の高分子層１１５ａの上方の誘電体構造物１１６ａの第２の厚さＤ２よりも大きい。パターニングされた導電層１１７は、誘電体構造物１１６の上面を覆い、第１の高分子層１１５ａの上方に延在する。パターニングされた導電層１１７は、半導体チップ１１１に電気的に接続される。【選択図】図２

Description

本発明は、一般に部品パッケージ構造およびその製造方法に関し、特に埋め込み部品パッケージ構造およびその製造方法に関する。
システムレベルパッケージ構造では、パッケージ基板内に半導体チップを埋め込む半導体内蔵基板（ＳＥＳＵＢ）技術は、製品のサイズの低減、およびパッケージ構造に対する雑音干渉の低減という利点を有し、よって、当該技術分野における製造業者の研究開発の焦点となっている。生産の歩留まり率を向上させるために、後工程における、パターニングされた導電層と埋め込み部品との間の電気的接続を容易にするために回路基板の誘電体構造物内に埋め込み部品を固定することが必要である。
現在、埋め込み部品の上方の誘電体構造物内のブラインドビアは、サンドブラスト工程によって作り上げられる。しかし、ブラインドビアの深さは開口のサイズ（すなわち、開口径）に直接影響を及ぼし、それにより、開口のサイズは、さらに削減され得ず、さらに解決する必要がある。
「ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＥＭＢＥＤＤＥＤ ＭＯＤＵＬＥ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＰＲＯＤＵＣＩＮＧ ＴＨＥ ＳＡＭＥ」と題する米国特許第８７４２５８９号明細書は、ベアチップ状態における半導体ＩＣ（ダイ）などの電子部品である半導体デバイスが樹脂層（第２の絶縁層）内に埋め込まれた構成を有する半導体埋め込みモジュールを開示している。上記半導体デバイスでは、再配線層がランド電極に接続される。保護層（第１の絶縁層）は、再配線層上に設けられ、および、再配線層の外部接続パッドが露出するような開口を設けている。さらに、樹脂層が、保護層を覆うように形成され、ビアＶが再配線層のそれぞれの外部接続パッドの位置において形成される。樹脂層の研磨速度は保護層の研磨速度よりも大きい。
したがって、本発明の目的は、埋め込み部品の上方の誘電体構造物を置き換えるために高分子材料を利用する、埋め込み部品パッケージ構造およびその製造方法を提供し、それにより、誘電体構造物の厚さを低減し、よって、後のサンドブラスト工程における開口のサイズを低減することである。
本発明の一実施形態によれば、誘電体構造物、半導体チップ、第１の高分子層、およびパターニングされた導電層を含む埋め込み部品パッケージ構造を提供する。半導体チップは誘電体構造物内に埋め込まれる。第１の高分子層は半導体チップを覆っていて第１の厚さを有し、第１の厚さは第１の高分子層の上方の誘電体構造物の第２の厚さよりも大きい。パターニングされた導電層は、誘電体構造物の上面を覆い、第１の高分子層の上方に延在し、パターニングされた導電層は半導体チップに電気的に接続される。
本発明の別の実施形態によれば、誘電体構造物、半導体チップ、第１の高分子層、およびパターニングされた導電層を含む埋め込み部品パッケージ構造が提供される。半導体チップは誘電体構造物内に埋め込まれる。第１の高分子層は、半導体チップを覆っていて第１の厚さを有し、第１の厚さは、第１の高分子層に対応して上方にある誘電体構造物の第２の厚さよりも大きく、第１の高分子層は第１の開口を有し、誘電体構造物は第２の開口を有し、第１の開口は第２の開口よりも小さい。パターニングされた導電層は、誘電体構造物の上面を覆い、高分子層の上方に、第１の開口内に、および第２の開口内に延在し、パターニングされた導電層は半導体チップに電気的に接続される。
本発明の別の実施形態によれば、以下の工程を含む、埋め込み部品パッケージ構造を製造する方法を提供する。半導体チップがキャリア上に設けられ、半導体チップは高分子層を含む。誘電体構造物は、半導体チップを封止するためにキャリア上に設けられ、高分子層の厚さは、高分子層に対応して上方にある誘電体構造物の厚さよりも大きい。パターニングされた導電層は、誘電体構造物の上面上に形成され、高分子層の上方に延在する。
埋め込み部品パッケージ構造に対するサンドブラスト工程を示す部分概略図である。 埋め込み部品パッケージ構造に対するサンドブラスト工程を示す部分概略図である。 埋め込み部品パッケージ構造に対するサンドブラスト工程を示す部分概略図である。 本発明の種々の実施形態による、埋め込み部品パッケージ構造を示す部分断面図である。 本発明の種々の実施形態による、埋め込み部品パッケージ構造を示す部分断面図である。 本発明の種々の実施形態による、埋め込み部品パッケージ構造を示す部分断面図である。 本発明の種々の実施形態による、埋め込み部品パッケージ構造を示す部分断面図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の別の実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。 本発明の一実施形態による、埋め込み部品パッケージ構造を製造する方法を示す流れ図である。
以下の詳細な説明では、説明の目的で、開示された実施形態をよく理解するために数多くの特定の詳細を記載している。しかし、これらの特定の詳細なしで１つまたは複数の実施形態を実施できることは明らかになるであろう。他の場合には、図面を簡素化するために周知の構造および装置を概略的に示す。
以下の限定的でない実施形態において詳細を表す。実施形態は、例証的な実施例であり、本発明の請求の範囲の限定として解されるべきでない。同一／同様の表記は、以下の説明における同一／同様の構成部分を表すために使用する。上方、下方、左、右、前、または後などの方向用語は、本発明を限定するものでなく、添付図面の方向を示すために以下の実施形態において使用する。
埋め込み部品パッケージ構造１０に対するサンドブラスト工程の部分概略図である図１Ａ〜図１Ｃを参照されたい。まず、部品１１が準備され、次いで誘電体構造物１６内に埋め込まれる。埋め込み部品１１の上面には、例えば、複数の電気パッド１２が設けられる。誘電体構造物１６の材料は例えば、誘電体構造物１６内に部品１１を固定するために熱硬化可能な樹脂である。次に、ブラインドビア１６ａを形成するために誘電体構造物１６に対してサンドブラストが行われる。次に、導電層１７が誘電体構造物１６の上面上に形成され、ブラインドビア１６ａ内に延在し、導電層１７は、パターニングされた導電層１７ａを形成するためにエッチングされる。しかし、誘電体構造物１６の厚さＤは、良好な圧入の均一性を有するように１２μｍよりも大きい必要があり、誘電体構造物１６の厚さＤが大きいほど、ブラインドビア１６ａを形成するために必要なサンドブラストの数は多い。さらに、ブラインドビア１６ａの深さが大きいほど、ブラインドビア１６ａの開口幅Ｗが大きいので、後のサンドブラスト工程によって形成されるブラインドビア１６ａの開口幅Ｗは４０μｍ未満になり得ず、ブラインドビア１６ａの下に配置される電気パッド１２の最小サイズが６０μｍ未満になることも不可能であり、よって、電気パッド１２同士の間隔は削減され得ない。
本発明の一実施形態によれば、埋め込み部品の上方の誘電体構造物の厚さを所定値未満にし、なお良好な圧入の均一性を備えさせることが可能な埋め込み部品パッケージ構造が提供される。誘電体構造物の厚さが相対的に低減されるので、ブラインドビアを形成するために相対的に少ない数のサンドブラストを要し、ブラインドビアの開口幅も相対的に低減される。
図２を参照するに、本発明の実施形態による埋め込み部品パッケージ構造１００は、半導体チップ１１１と、第１の高分子層１１５ａと、誘電体構造物１１６と、パターニングされた導電層１１７とを含む。半導体チップ１１１は誘電体構造物１１６内に埋め込まれている。第１の高分子層１１５ａは、半導体チップ１１１を覆い、第１の厚さＤ１を有する。第１の厚さＤ１は、第１の高分子層１１５ａの上方の誘電体構造物１１６ａの第２の厚さＤ２よりも大きい。誘電体構造物１１６ａの厚さは第１の高分子層１１５ａの厚さよりも小さいので、誘電体構造物１１６ａへのブラインドビアの形成に必要なサンドブラストの数を削減することができる。パターニングされた導電層１１７は、誘電体構造物１１６の上面を覆い、第１の高分子層１１５ａの上方に延在する。パターニングされた導電層１１７は、半導体チップ１１１に電気的に接続される。誘電体構造物１１６が半導体チップ１１１上で半硬化誘電体材料（例えば、樹脂）によってプレスされ、誘電体構造物１１６を形成すべく熱によって硬化され得る。誘電体材料が良好な圧入の均一性を有するように、膜の厚さは、例えば１２μｍよりも大きく、半導体チップ１１１の上方の誘電体構造物１１６ａの厚さ（すなわち第２の厚さＤ２）を削減すべく、後にサンドブラストされ得る。
一実施形態では、半導体チップ１１１は少なくとも１つの電気パッド１１２と、絶縁層１１３とを含み、第１の高分子層１１５ａは絶縁層１１３の上に配置され、パターニングされた導電層１１７は絶縁層１１３および第１の高分子層１１５ａの開口を通過することが可能であり、電気パッド１１２に電気的に接続される。さらに、半導体チップ１１１は、例えば、絶縁層１１３の上部を覆い、第１の高分子層１１５ａと絶縁層１１３との間に配置されている再配線層１１４を有する。パターニングされた導電層１１７は、再配線層１１４を介して電気パッド１１２に電気的に接続され得る。電気パッド１１２は、アルミニウムパッドまたは銅パッドであり得、絶縁層１１３は、例えば、窒化ケイ素または酸窒化ケイ素である。第１の高分子層１１５ａは、例えば、感光性樹脂硬化物であり、パターニングされた開口を形成するために露光および現像（フォトリソグラフィー工程）によって形成され得、加熱によって硬化される。上記露光および現像工程は、サンドブラストを介して誘電体構造物１１６の開口を形成する工程とは異なる。
一実施形態では、第１の高分子層１１５ａの材料は、高い光吸収率を有する光重合開始剤を架橋剤と混合した感光性ポリイミド樹脂または感光性アクリル樹脂であってよく、よって、パターニングされた開口の形成を容易にするために、高感度、および低露光エネルギー下での低い膜厚低下を有する高分子層を得ることが可能である。
図２では、第１の高分子層１１５ａの厚さ（すなわち、第１の厚さＤ１）は例えば、３μｍよりも大きく、１５μｍよりも小さく、第１の高分子層１１５ａの上方の誘電体構造物１１６ａの厚さ（すなわち、第２の厚さＤ２）は、例えば、４．５μｍよりも小さく、これは、図１Ａ中の誘電体構造物１６の１２μｍよりも大きい厚さに比べて大きく削減されている。本実施形態では、第１の高分子層１１５ａは感光性樹脂であるので、第１の高分子層１１５ａの開口のサイズは、より小さな開口幅Ｗ１の形成を容易にする露光の能力に依存する。さらに、第１の厚さＤ１および第２の厚さＤ２の和は、例えば３μｍ以上、７．５μｍ以下であるが、本発明はそれに限定されるものでない。第１の厚さＤ１および第２の厚さＤ２の和が３μｍ未満である場合、樹脂の電気的絶縁は不十分である。第１の厚さＤ１および第２の厚さＤ２の和が７．５μｍよりも大きい場合、ビアの深さが増加し、これは、後のめっき工程にとって不利である。したがって、誘電体構造物１１６ａの厚さは、好ましくは４．５μｍよりも小さいが、それに限定されるものでない。
本実施形態では、第１の高分子層１１５ａが感光性樹脂であるので、露光および現像（リソグラフィー工程）によって形成される開口幅Ｗ１は相対的に小さく（すなわち、Ｗ１はＷ２よりも小さく）、誘電体構造物１１６ａの厚さは第１の高分子層１１５ａの厚さよりも小さく、よって、後に誘電体構造物１１６ａ内に形成される開口幅Ｗ２を低減することが可能であり、ビアの深さ（Ｄ１＋Ｄ２）を相対的に低減することが可能であり、よって、サンドブラストの数、並びに開口幅Ｗ１およびＷ２のサイズを、小さな開口幅（略２０μｍ）の要件を充足すべく低減することが可能である。
本発明の別の実施形態による埋め込み部品パッケージ構造１００を示す図３を参照されたい。上記実施形態との相違点は、第１の高分子層１１５ａの上方に誘電体構造物１１６ａが存在しないので、誘電体構造物１１６ａの厚さ（すなわち、第２の厚さＤ２）がゼロであるという点である。すなわち、パターニングされた導電層１１７は、第１の高分子層１１５ａを直接覆っている。パターニングされた導電層１１７は、例えば、無電解めっきシード層１１７ａおよび電解めっき銅層１１７ｂを含む。電解めっき銅層１１７ｂは無電解めっきシード層１１７ａ上に重ね合わされてよく、電解めっき銅層１１７ｂおよびシード層１１７ａを部分的にエッチングすることにより、パターニングされた導電層１１７を形成することができる。残りの構成部分は上記実施形態において説明したものと同じであり、本明細書では再び反復されない。
本発明の別の実施形態による埋め込み部品パッケージ構造１００を示す図４を参照されたい。上記２つの実施形態との相違点は、本実施形態が第２の高分子層１１５ｂをさらに含み、再配線層１１４が第１の高分子層１１５ａと第２の高分子層１１５ｂとの間に積層され、第２の高分子層１１５ｂが、再配線層１１４と絶縁層１１３との間に積層されるという点である。図２の誘電体構造物１１６ａを有する実施形態と比較すると、本実施形態は、サンドブラストによってブラインドビアを形成しなくてよく、第１の高分子層１１５ａ内には事前にブラインドビアのみが形成され、よって、ビアの深さＤ１および開口幅Ｗ１は、小さな開口幅（約２０μｍ）の要件を充足すべくさらに低減され得る。
本発明の別の実施形態による、埋め込み部品パッケージ構造１００を示す図５を参照されたい。上記３つの実施形態との相違点は、本実施形態がさらに、第３の高分子層１１５ｃを含み、再配線層１１４が第１の再配線層１１４ａおよび第２の再配線層１１４ｂを含み得、第１の再配線層１１４ａが第１の高分子層１１５ａと第２の高分子層１１５ｂとの間に重ね合わされ、第２の高分子層１１５ｂが第１の再配線層１１４ａと第２の再配線層１１４ｂとの間に重ね合わされ、第３の高分子層１１５ｃが第２の再配線層１１４ｂと絶縁層１１３との間に重ね合わされるという点である。パターニングされた導電層１１７は、第１の再配線層１１４ａおよび第２の再配線層１１４ｂを介して電気パッド１１２に電気的に接続され得る。図２中の誘電体構造物１１６ａを有する実施形態と比較すれば、本実施形態はサンドブラストによりブラインドビアを形成しなくてよく、ブラインドビアのみが第１の高分子層１１５ａ内に事前に形成されるので、ビアの深さＤ１および開口幅Ｗ１は、小さな開口幅（約２０μｍ）の要件を充足すべくさらに低減され得る。
本発明の実施形態による、埋め込み部品パッケージ構造１１０を製造する方法を示す流れ図である図６Ａ〜図６Ｄを参照されたい。まず、図６Ａでは、半導体チップ１１１がキャリア（図示せず）上に設けられる。半導体チップ１１１は、第１の高分子層１１５ａ、再配線層１１４、および複数の電気パッド１１２を含み得る。キャリアは、事前に、誘電体材料１０２で形成された金属基板であり得る。第１の高分子層１１５ａは感光性樹脂であるので、パターニングされた開口（第１の開口ＯＰ１）は、下にある再配線層１１４または電気パッド１１２を露出させるために、露光および現像によって形成され得る。図６Ｂおよび６Ｃでは、誘電体構造物１１６が、半導体チップ１１１を封止し、第１の高分子層１１５ａの開口ＯＰ１を充填するためにキャリア上に設けられ、誘電体構造物１１６の一部は、第１の高分子層１１５ａに対応して上方にある誘電体構造物１１６ａの厚さを削減するために、サンドブラストまたは研磨によって除去され得る。第１の高分子層１１５ａは誘電体構造物１１６に対して強い耐サンドブラスト性を有するので、第１の高分子層１１５ａは、サンドブラストによって誘電体構造物１１６ａよりも容易に除去されない。さらに、第１の高分子層１１５ａの上方の誘電体構造物１１６ａの厚さが低減され、それにより、サンドブラスト工程に必要な時間および回数を相対的に削減する。
図６Ｃでは、誘電体構造物１１６の上面Ｓ１は、第１の高分子層１１５ａの上面Ｓ２よりも低いことがあり得る。別の実施形態では、図２に示すように、誘電体構造物１１６の上面Ｓ１は、第１の高分子層１１５ａの上面Ｓ２よりも高いか、または上面Ｓ２と面一である場合があり、これは本発明において限定されるものでない。さらに、半導体チップ１１１の側面Ｓ３は、公差にかかわらず、第１の高分子層１１５ａの側面Ｓ４と略面一である。すなわち、第１の高分子層１１５ａがまず、ウェハタイプの半導体チップ１１１上に形成され、次いで、半導体チップ１１１の各々が、面一の第１の高分子層１１５ａを有するようにウェハが複数の半導体チップ１１１にダイシングされる。
図６Ｄでは、誘電体構造物１１６の上面上に無電解めっきシード層１１７ａを形成する工程、およびシード層１１７ａ上に電解めっき銅層１１７ｂを形成する工程を含め、導電層１１７が、誘電体構造物１１６の上面上に形成され、第１の高分子層１１５ａの上方に延在する。導電層１１７は、再配線層１１４に電気的に接続され得る。その後、導電層１１７の一部が、（図３に示すように、）パターニングされた導電層１１７を形成するためにエッチングされる。
本発明の別の実施形態による、埋め込み部品パッケージ構造１００を製造する方法を示す流れ図である図７Ａ〜図７Ｇを参照されたい。この実施形態は、図７Ｃで、銅クラッド層１１７ｃ（すなわち銅箔）が半硬化の誘電体構造物１１６上でプレスされ、そして、銅クラッド層１１７ｃを誘電体構造物１１６に固定するために樹脂を熱によって硬化させるという点で上記実施形態と異なる。誘電体構造物１１６が、第１の高分子層１１５ａよりも良好な粘着力を有しているので、所定の厚さ（例えば、１〜４．５μｍ）の誘電体構造物１１６ａが、銅クラッド層１１７ｃを補強するために本実施形態において維持される。一方、無電解めっきシード層１１７ａは誘電体構造物１１６ａに対する劣等な粘着力を有しているので、シード層１１７ａが誘電体構造物１１６ａ上に円滑に形成されることを可能にするために、銅クラッド層１１７ｃを接合層として追加的に形成する必要がある。銅クラッド層１１７ｃは、さらに、後の電解めっき工程（図７Ｆを参照されたい）が首尾よく完了され得るようにする。次に、図７Ｄでは、パターニングされた銅クラッド層１１７ｃが形成される。図７Ｅでは、第１の高分子層１１５ａの上方の誘電体構造物１１６ａが第２の開口ＯＰ２を有し、第２の開口ＯＰ２が第１の高分子層１１５ａの第１の開口ＯＰ１よりも大きくなるように、誘電体構造物１１６の一部が除去される。誘電体構造物１１６の一部を除去する工程は、サンドブラストにより、第１の高分子層１１５ａの第１の開口ＯＰ１内に配置された誘電体構造物１１６ａを除去する工程を含む。
本実施形態では、半導体チップ１１１の上方の誘電体構造物１１６ａは、高分子材料によって置き換えられ、それにより、誘電体構造物１１６ａの厚さが低減される。図７Ｅでは、第１の高分子層１１５ａの第１の開口ＯＰ１は、例えば、第１の開口幅Ｗ１を有し、誘電体構造物１１６の第２の開口ＯＰ２は例えば、第２の開口幅Ｗ２を有する。第１の開口幅Ｗ１は第２の開口幅Ｗ２よりも小さく、第１の開口ＯＰ１および第２の開口ＯＰ２は垂直投影面上で互いに重なり合う。一実施形態では、第２の開口幅Ｗ２から第１の開口幅Ｗ１へ開口幅が低減するように、第１の開口ＯＰ１における壁および第２の開口ＯＰ２における壁に段が付けられている。
図７Ｆでは、無電解めっきシード層１１７ａおよび電解めっき銅層１１７ｂが、第１の開口ＯＰ１内に、および第２の開口ＯＰ２内に形成され、銅クラッド層１１７ｃに電気的に接続される。その後、（図７Ｇに示すように、）パターニングされた導電層１１７を形成するために、導電層１１７の一部がエッチングされる。残りの工程は以上の実施形態において説明した通りであり、本明細書で再び繰り返されない。
図７Ｇでは、上述の通り、パターニングされた導電層１１７は、銅クラッド層１１７ｃ、無電解めっきシード層１１７ａ、および電解めっき銅層１１７ｂを含み得る。銅クラッド層１１７ｃを誘電体構造物１１６上でプレスされ、加熱により誘電体構造物１１６に固定され得る。さらに、パターニングされた導電層１１７を形成するために、電解めっき銅層１１７ｂが無電解めっきシード層１１７ａ上に重ね合わされ、銅クラッド層１１７ｃに電気的に接続され得る。
本発明の別の実施形態による、埋め込み部品パッケージ構造１１０を製造する方法を示す流れ図である図８Ａ〜図８Ｊを参照されたい。図８Ａ〜図８Ｂの工程は、キャリア１０１上に半導体チップ１１１を設ける工程、誘電体構造物１１６によって半導体チップ１１１を覆う工程、および誘電体構造物１１６内に半導体チップ１１１を埋め込む工程について上記実施形態において言及している。キャリア１０１は、例えば銅張基板である。図８Ｃでは、少なくとも１つのブラインドビア１１６ｂが、サンドブラストまたはエッチングにより、誘電体構造物１１６内に形成される。次いで、図８Ｄでは、誘電体構造物１１６ａの厚さ（すなわち第２の厚さＤ２）を０に等しくするように第１の高分子層１１５ａの上方の誘電体構造物１１６ａが除去されるか、または、第１の高分子層１１５ａの上方の誘電体構造物１１６ａは除去されず、誘電体構造物１１６ａの厚さ（すなわち、第２の厚さＤ２）が維持されて０よりも大きい。次に、図８Ｅでは、上方の導電層１１７が誘電体構造物１１６の上面上に形成され、上方の導電層１１７はブラインドビア１１６ｂ内へと延びて下方の導電層１０３に電気的に接続された導電ビアになる。次に、図８Ｆでは、誘電体層１１８（例えばガラス含有樹脂）が誘電体構造物１１６上に形成され、別の上方の導電層１１９（例えば銅箔）が誘電体層１１８上に積層される。２つの上方の導電層１１７および１１９が互いに重なり合うように、樹脂が熱によって硬化される。図８Ｇでは、複数のブラインドビア１１８ａが誘電体層１１８内に形成される。次に、図８Ｈでは、無電解めっきシード層がブラインドビア１１８ａおよび上方の導電層１１９の上面上に形成され、次いで、電解めっき銅層が、導電ビア１１８ｂを介して２つの上方の導電層１１７および１１９を電気的に接続するためにシード層上に形成される。さらに、図８Ｆでは、キャリア１０１はさらに別の下方の導電層１０４を含み得、パターニングされた下方の導電層１０４が、下方の導電層１０４をエッチングすることによって形成される。図８Ｇでは、複数のブラインドビア１０５が、サンドブラストにより、キャリア１０１内に形成される。次いで、図８Ｈでは、無電解めっきシード層が下方の導電層１０４上およびブラインドビア１０５内に形成され、電解めっき銅層が、２つの下方の導電層１０３および１０４を、導電ビア１０６を介して電気的に接続させるようにシード層上に形成される。
図８Ｉでは、パターニングされた上方の導電層１１９およびパターニングされた下方の導電層１０４がエッチングによって形成され、次いで、図８Ｊでは、パターニングされた第１のはんだマスク層１２０が、パターニングされた上方の導電層１１９上に形成され、複数の第１のボンディングパッド１１９ａとして上方の導電層１１９の一部を露出させ、パターニングされた第２のはんだマスク層１０８が、パターニングされた下方の導電層１０４上に形成され、複数の第２のボンディングパッド１０４ａとして下方の導電層１０４の一部を露出させる。
本発明の上記実施形態によれば、半導体チップの上方の誘電体構造物と置き換えるために高分子層が半導体チップ上に事前に形成され、それにより、誘電体構造物の厚さを低減し、ブラインドビアの深さを相対的に低減することができる。しがたって、サンドブラストの回数、および開口のサイズを、小さな開口幅（略２０μｍ）の要件を充足すべく低減することができる。さらに、上記実施形態において、高分子層を、パターニングされた開口を伴って事前に形成することが可能であり、これにより、後にレーザーによって高分子層をエッチングするコストを削減することが可能であり、また、その後のサンドブラストによる高分子層および誘電体構造物の同時の除去を回避することが可能である。サンドブラストにおける誘電体構造物に対する破壊力は高分子層に対する破壊力よりも大きいので、誘電体構造物および高分子層が同時に除去された場合、サンドブラストの動作時間が長くなり、導電層の銅表面の品質に影響を与える。
上記開示された実施形態に対して種々の修正および変形を行うことが可能であることは当業者に明らかであろう。明細書および実施例は例証に過ぎないとみなされ、上記開示の真の範囲は、以下の請求項およびその均等物によって示されることが意図される。

Claims (23)

  1. 誘電体構造物と、
    前記誘電体構造物内に埋め込まれた半導体チップと、
    前記半導体チップを覆っていて第１の厚さを有する第１の高分子層であって、前記第１の高分子層に対応して上方配置されている前記誘電体構造物の第２の厚さよりも前記第１の厚さが大きい第１の高分子層と、
    前記誘電体構造物の上面を覆い且つ前記高分子層の上方に延在していて前記半導体チップに電気的に接続されているパターニングされた導電層と
    を備える埋め込み部品パッケージ構造。
  2. 前記第１の高分子層が感光性樹脂硬化物である、請求項１に記載のパッケージ構造。
  3. 前記第１の厚さが３μｍよりも大きい、請求項１に記載のパッケージ構造。
  4. 前記第２の厚さが４．５μｍよりも小さいか、または０に等しい、請求項１に記載のパッケージ構造。
  5. 前記第１の厚さおよび前記第２の厚さの和が３μｍ以上、７．５μｍ以下である、請求項１に記載のパッケージ構造。
  6. 前記半導体チップの側面が、前記高分子層の側面と略面一である、請求項１に記載のパッケージ構造。
  7. 前記パターニングされた導電層が、前記誘電体構造物および前記高分子層を通過し、前記半導体チップに電気的に接続されている、請求項１に記載のパッケージ構造。
  8. 前記誘電体構造物の前記上面が、前記第１の高分子層の上面よりも高いか、または前記第１の高分子層の前記上面と面一である、請求項１に記載のパッケージ構造。
  9. 前記誘電体構造物の前記上面が、前記第１の高分子層の上面よりも低い、請求項１に記載のパッケージ構造。
  10. 第２の高分子層と、再配線層とをさらに備え、前記再配線層が、前記第１の高分子層と前記第２の高分子層との間に積層されている、請求項１に記載のパッケージ構造。
  11. 前記第１の高分子層が第１の開口を有し、前記誘電体構造物が第２の開口を有し、前記第１の開口が、前記第２の開口よりも小さい、請求項１に記載のパッケージ構造。
  12. 誘電体構造物と、
    前記誘電体構造物内に埋め込まれた半導体チップと、
    前記半導体チップを覆っていて第１の厚さを有する第１の高分子層であって、前記第１の高分子層に対応して上方に配置されている前記誘電体構造物の第２の厚さよりも前記第１の厚さが大きく、前記第１の高分子層は第１の開口を有し、前記誘電体構造物は第２の開口を有し、前記第１の開口は前記第２の開口よりも小さい第１の高分子層と、
    前記誘電体構造物の上面を覆い、且つ前記高分子層の上方に、前記第１の開口内に、および前記第２の開口内に延在していて前記半導体チップに電気的に接続されているパターニングされた導電層と
    を備える埋め込み部品パッケージ構造。
  13. 前記第１の高分子層が感光性樹脂硬化物である、請求項１２に記載のパッケージ構造。
  14. 前記第１の厚さが３μｍよりも大きい、請求項１２に記載のパッケージ構造。
  15. 前記第２の厚さが４．５μｍよりも小さく、且つ０に等しくない、請求項１２に記載のパッケージ構造。
  16. 前記第１の厚さおよび前記第２の厚さの和が３μｍ以上、７．５μｍ以下である、請求項１２に記載のパッケージ構造。
  17. 前記半導体チップは、少なくとも１つの電気パッドと、絶縁層とを備え、前記第１の高分子層は前記絶縁層の上に配置され、前記パターニングされた導電層は前記絶縁層を通過して前記少なくとも１つの電気パッドに電気的に接続される、請求項１２に記載のパッケージ構造。
  18. 前記誘電体構造物の前記上面が、前記第１の高分子層の上面よりも高い、請求項１２に記載のパッケージ構造。
  19. 第２の高分子層と再配線層とをさらに備え、前記再配線層が、前記第１の高分子層と前記第２の高分子層との間に積層されている、請求項１２に記載のパッケージ構造。
  20. 高分子層を備える半導体チップをキャリア上に設ける工程と、
    前記半導体チップを覆うように前記キャリア上に誘電体構造物を設ける工程であって、前記高分子層の厚さが、前記高分子層に対応して上方にある前記誘電体構造物の厚さよりも大きい工程と、
    前記高分子層の上方に延在するパターニングされた導電層を前記誘電体構造物の上面上に形成する工程と
    を備える、埋め込み部品パッケージ構造の製造方法。
  21. 前記誘電体構造物の一部を除去して前記高分子層を露出させる工程をさらに備える、請求項２０に記載の製造方法。
  22. 前記誘電体構造物は、さらに、前記高分子層の開口内に充填され、前記誘電体構造物の前記一部を除去する工程は、前記開口内の前記誘電体構造物を除去する工程をさらに備え、さらに、前記パターニングされた導電層が前記開口内に形成される、請求項２１に記載の製造方法。
  23. 前記高分子層が第１の開口を有し、前記誘電体構造物が第２の開口を有し、前記第１の開口が前記第２の開口よりも小さく、前記パターニングされた導電層は、前記パターニングされた導電層が前記半導体チップに電気的に接続されるように前記第１の開口内に、および前記第２の開口内にさらに延在する、請求項２０に記載の製造方法。
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