JP6607087B2 - 電子部品内蔵基板の製造方法 - Google Patents
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
2 コア基板
2a 開口部
3 ICチップ
3a パッド電極
4 下部絶縁層
5 上部絶縁層
6 下部配線層
7 上部配線層
8a,8b ビアホール導体
9a,9b ソルダーレジスト層
10 キャリアプレート
11 銅箔
11a,11b,11b' アライメントマーク
12 樹脂シート
13 樹脂シート
14 銅箔
14a 開口パターン
14b ビアホール
15,15' アライメントホール
16,17 ドライフィルム
Claims (5)
- 第1の導体層に第1及び第2のアライメントマークを形成する工程と、
前記第1の導体層を覆う第1の絶縁層を形成する工程と、
前記第1の絶縁層を透過して見える前記第1のアライメントマークを基準にして前記第1の絶縁層の上面に電子部品を実装する工程と、
前記第1の絶縁層の上面の全面に前記電子部品を覆う第2の絶縁層を形成すると共に前記第2の絶縁層の上面に第2の導体層を形成する工程と、
前記第2のアライメントマークと平面視にて重なる位置において少なくとも前記第2の導体層を貫通するアライメントホールを形成する工程と、
前記アライメントホールの底部をさらに掘り下げて前記第2のアライメントマークを露出させる工程と、
前記第2のアライメントマークを基準にして前記第2の導体層をパターニングする工程とを備えることを特徴とする電子部品内蔵基板の製造方法。 - 前記アライメントホールを形成する工程はドリル加工によって行われ、
前記第2のアライメントマークを露出させる工程はレーザ加工によって行われる、請求項1に記載の電子部品内蔵基板の製造方法。 - 前記第1の導体層の平面領域は、当該平面領域の中央部を含む回路形成領域と、前記回路形成領域の外側に位置する余白領域とを含み、
前記第1のアライメントマークは回路形成領域に設けられており、
前記第2のアライメントマークは余白領域に設けられている、請求項1又は2に記載の電子部品内蔵基板の製造方法。 - 前記回路形成領域は、単一の電子部品内蔵基板の形成領域の集合領域であり、
前記単一の電子部品内蔵基板の形成領域の各々に前記第1のアライメントマークに設けられており、
前記単一の電子部品内蔵基板の形成領域の各々に前記電子部品が実装される、請求項3に記載の電子部品内蔵基板の製造方法。 - 前記電子部品は半導体ICチップである、請求項1乃至4のいずれか一項に記載の電子部品内蔵基板の製造方法。
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