KR101555142B1 - 칩 내장형 연성회로기판 제조방법 - Google Patents

Abstract

본 발명에 따른 칩 내장형 연성회로기판 제조방법은 (a) 베이스판을 사이에 두고 상,하면에 동박층을 형성한 내층회로기판을 준비하는 단계와, (b) 상기 내층회로기판의 상측동박층을 식각하여 칩 실장부를 형성하는 단계와, (c) 상기 칩 실장부에 본딩층을 형성하는 단계와, (d) 상기 본딩층이 형성된 칩 실장부에 칩을 실장하는 단계와, (e) 상기 칩이 실장된 내층회로기판의 상면에 절연층을 형성하는 단계와, (f) 상기 절연층을 지정 두께로 식각하여, 상기 칩의 단자를 노출하는 단계와, (g) 상기 칩의 단자가 노출된 내층회로기판의 상면 및 하면에 동도금을 실시하여 외층동박층을 형성하는 단계와, (h) 상기 외층동박층을 지정회로로 식각하여, 외층회로 형성하는 단계를 포함하여, 칩 단자를 노출하기 위한 드릴링이 필요치 않고, 지정 위치를 벗어난 드릴링 가공에 따른 단자와 회로패턴 간의 공차가 발생하지 않아 불량률 최소화하고, 단자와 회로패턴의 연결상태 및 편심을 확인할 필요가 없어, 제조공정이 간단해져 제조공정에 따른 비용 절감 및 생산성이 향상되고, 또한 연성회로기판에 내장하기 힘든 미세피치(Fine pitch)의 능동소자를 사용이 가능한 칩 내장형 연성회로기판 제조방법을 제공한다.

Description

칩 내장형 연성회로기판 제조방법{Integrated chip manufacturing method FPCB}

본 발명은 칩 내장형 연성회로기판 제조방법에 관한 것으로, 더욱 상세하게는 연성회로기판에 칩을 내장할 시, 칩의 단자들이 부분 노출되도록 절연층을 지정 두께로 식각한 후, 노출된 단자와 전기적으로 연결된 동도금층을 형성한 후 회로패턴을 형성한 칩 내장형 연성회로기판 제조방법에 관한 것이다.

전자 산업의 발달에 따라, 전자 부품의 고기능화, 소형화에 대한 요구가 증가되고 있고, 이와 함께 전자소자(칩)가 실장된 인쇄회로기판의 박형화가 요구되고 있다.

이에 인쇄회로기판의 표면에 전자소자를 실장하는 기존의 표면 실장식(SMT, Surface Mount Technology)과는 다른 새로운 방식의 전자 소자 실장 방식이 대두되고 있다.

즉, 인쇄회로기판의 내부에, 반도체 칩과 같은 능동 부품이나 캐패시터(capacitor)와 같은 수동 부품을 매립시켜 부품의 고밀도화 및 신뢰성 향상을 추구하는 전자 소자(능동 및 수동 소자) 내장 인쇄회로기판에 대한 연구가 진행되고 있는 것이다.

그 배경기술로 등록특허 제10-0867954호(2008.11.04)에서와 같이 제1 절연층의 일면에 전자소자의 일부를 압입하는 단계 및 제2 절연층의 일면에 전자소자의 나머지 일부가 압입되도록, 제1 절연층에 제2 절연층을 적층하고 가압하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법을 제공한다.

그리고 종래 기술의 실시 상태를 도 1을 참조하여 살펴보면 다음과 같다.

먼저 상,하 양측에 동박층이 형성된 회로기판을 준비한 후, 상기 회로기판의 일측면 동박층을 완전히 박리하고, 동박층이 박리된 회로기판의 상면에 본딩필름을 적층한 후 단자들이 상부로 향하게 칩 실장을 한다.

그리고 칩이 실장된 회로기판 상면에 절연층 형성한 후, 단자가 향하는 절연층의 상면에 구리호일을 적층하고, 칩의 단자가 위치하는 구리호일에 레이저로 드릴링을 실시하여 단자가 노출되도록 홀을 형성한다.

그리고 홀에 동도금 채워 단자와 전기적으로 연결되도록 한 후, 구리호일을 지정 회로패턴에 따라 식각하여 외층회로 형성한다.

상기한 종래의 실시 예에서와 같이 회로기판의 일측면을 완전히 박리한 후 본딩필름을 적층하고, 칩을 실장하기 때문에 칩 실장 시 실장 공차 최소 10㎛ 이상 발생하는 문제점이 있었다.

또한 칩을 실장한 후 구리호일을 그 상면에 적층하고, 칩의 단자들을 노출시킬 목적으로 단자의 위치에 상응하는 구리호일의 위치에 레이저로 드릴링해야 하는데, 이때 레이저 드릴링 가공시 정확하게 단자가 노출되도록 지정 위치에 드릴링 되어야 하나 능동소자 pad pitch 100㎛ 이하에서 홀의 센터가 단자의 센터와 동심을 이루지 않고 편심되어 가공되는 발생하는 문제점이 있었다.

따라서 상기한 칩 실장 공차, 레이저 드릴 가공 공차, 외층회로 공차 등의 공차로 인한 제품의 불량이 높아 생산성이 떨어지고, 이를 교정하기 위한 제조 비용이 증가하는 문제점이 있다.

따라서 본 발명은 회로기판에 내장된 칩의 단자들이 부분 돌출되도록 하고, 부분 돌출된 칩의 단자에 직접 상호연결된 회로패턴을 형성하여, 칩 단자를 노출 및 돌출하기 위한 드릴링이 필요치 않고, 지정 위치를 벗어난 드릴링 가공에 따른 단자와 회로패턴 간의 공차가 발생하지 않아 불량률 최소화하고, 단자와 회로패턴의 연결상태 및 편심을 확인할 필요가 없어, 제조공정이 간단해져 제조공정에 따른 비용 절감 및 생산성이 향상되고, 또한 연성회로기판에 내장하기 힘든 미세피치(Fine pitch)의 능동소자를 사용이 가능한 칩 내장형 연성회로기판 제조방법을 제공한다.

본 발명에 따른 칩 내장형 연성회로기판 제조방법은 (a) 베이스판을 사이에 두고 상, 하면에 각각 동박층을 형성한 내층회로기판을 준비하는 단계와, (b) 상기 내층회로기판 중 상측동박층의 지정 국부를 플라즈마 에칭공정으로 식각하여 칩 실장부를 형성하고, 상기 칩 실장부 외에 상측동박층을 에칭하여 내층회로패턴을 형성하는 단계와, (c) 상기 칩 실장부에 본딩필름을 적층하여 본딩층을 형성하는 단계와, (d) 상기 본딩층이 형성된 칩 실장부에 칩을 실장하는 단계와, (e) 상기 칩이 실장된 내층회로기판의 상면에 절연층을 형성하는 단계와, (f) 상기 절연층을 지정 두께로 식각하여, 상기 칩의 단자를 일부를 상기 절연층에서 돌출시키는 단계와, (g) 상기 칩의 단자가 돌출된 내층회로기판의 상면에 동도금을 실시하여 외층동박층을 형성하는 단계와, (h) 상기 외층동박층을 지정회로로 식각하여, 외층회로 형성하는 단계로 이루진다.

이때 본 발명에 따른 (b)단계인 상기 내층회로기판에 내층회로 및 칩 실장부 형성하는 단계에서, 상기 칩 실장부를 형성할 시 플라즈마 에칭공정으로 실시할 수 있다.

그리고 본 발명에 따른 (c)단계인 상기 칩 실장부에 본딩층을 형성하는 단계에서, 상기 칩 실장부에 본딩필름을 적층하여 본딩층을 형성할 수 있다.

본 발명에 따른 칩 내장형 연성회로기판 제조방법은 다음과 같은 효과를 가진다.

첫째, 회로기판에 내장된 칩의 단자들이 부분 돌출되도록 하고, 부분 돌출된 칩의 단자에 직접 상호연결된 회로패턴을 형성하여, 칩 단자를 노출 및 도출하기 위한 드릴링이 필요치 않고, 지정 위치를 벗어난 드릴링 가공에 따른 단자와 회로패턴 간의 공차가 발생하지 않아 불량률 최소화하는 효과를 가진다.

둘째, 단자와 회로패턴의 연결상태 및 편심을 확인할 필요가 없어, 제조공정이 간단해져 제조공정에 따른 비용 절감 및 생산성이 향상되고, 또한 연성회로기판에 내장하기 힘든 미세피치(Fine pitch)의 능동소자를 사용이 가능한 효과를 가진다.

도 1은 종래의 기술에 따른 칩 내장형 연성회로기판 제조 과정을 보인 예시도이다.
도 2는 본 발명에 따른 칩 내장형 연성회로기판 제조방법을 간략하게 보인 블록도이다.
도 3은 본 발명 칩 내장형 연성회로기판 제조방법에 따른 실시 상태를 간략하게 보인 예시도이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들은 대체할 수 있는 균등한 변형 예들이 있을 수 있음을 이해하여야 한다.

도 2는 본 발명에 따른 칩 내장형 연성회로기판 제조방법을 간략하게 보인 블록도이고, 도 3은 본 발명 칩 내장형 연성회로기판 제조방법에 따른 실시 상태를 간략하게 보인 예시도이다.

본 발명은 연성회로기판에 칩을 내장할 시, 칩의 단자들이 부분 노출되도록 절연층을 지정 두께로 식각한 후, 노출된 단자와 전기적으로 연결된 동도금층을 형성한 후 회로패턴을 형성한 칩 내장형 연성회로기판 제조방법에 관한 것으로, 도면을 참조하여 보다 상세하게 살펴보면 다음과 같다.

(a)단계는 내층회로기판(10)을 준비하는 단계(S100)로,

먼저 얇은 베이스판(11)을 사이에 두고 상,하면에 동박층(12,13)을 형성한 내층회로기판(10)을 준비한다.

이때 상기 베이스판(11)은 마이크로 단위의 두께를 가지고, 절연성이 좋은 수지재로 이루어지며, 또한 내충격성 , 치수안정성 및 내마찰성이 좋은 폴리이미드 또는 커버레이로 이루어질 수 있다.

그리고 상기 베이스판(11)의 상측과 하측에 각각 형성되는 동박층(12,13)은 얇은 동박을 상기 베이스판(11)의 상,하측면에 각각 적층하여 상측동박층(12) 및 하측동박층(13)을 형성할 수 있다.

(b)단계는 상기 내층회로기판(10)에 칩 실장부(20)를 형성하는 단계(S200)로,

상기 (a)단계(S100)에 의해 준비된 상기 내층회로기판(10)의 상,하측동박층(12,13) 중 상측동박층(12)의 지정 위치를 식각(에칭)하여 칩 실장부(20)를 형성한다.

이때 상기 내층회로기판(10)에 칩 실장부(20)를 형성할 시, 플라즈마 에칭공정으로 실시하는 것이 바람직하고, 상기 칩 실장부(20) 외에 상측동박층(12)의 일부분을 에칭하여 내층회로패턴을 형성할 수도 있다.

(c)단계는 상기 칩 실장부(20)에 본딩층(21)을 형성하는 단계(S300)로,

상기 (b)단계(S200)에 의해 형성된 칩 실장부(20)에 칩이 고정될 수 있도록 본딩층(21)을 형성한다.

이때 상기 칩 실장부(20)에는 실장부에 실장된 칩이 이탈하지 않도록, 지정 접착력을 가진 본딩필름을 상기 칩 실장부(20) 내에 적층하여 본딩층(21)을 형성하는 것이 바람직하다.

(d)단계는 상기 본딩층(21)이 형성된 칩 실장부(20)에 해당 칩(30)을 실장하는 단계(S400)로,

상기 해당 칩(30)의 단자(bump)들이 상측을 향하도록 상기 칩 실장부(20)에 실장하여 상기 본딩층(21)에 해당 칩(30)의 일면이 완전히 접합되도록 하는 것이 바람직하다.

(e)단계는 상기 해당 칩(30)이 실장된 내층회로기판(10)의 상면에 절연층(40)을 형성하는 단계(S500)로,

상기 (d)단계(S400)에 의해 상기 칩 실장부(20)에 해당 칩(30)이 실장되면, 내층회로기판(10)의 상면에 절연층(40)을 적층한다.

이때 상기 절연층(40)은 ABF로 이루어지고, 라미네이션(lamination) 가공법으로 적층하는 것이 바람직하다.

(f)단계는 상기 절연층(40)을 지정 두께로 식각하여, 상기 해당 칩(30)의 단자(bump)를 부분 노출하는 단계(S600)로,

상기 (e)단계(S500)에 의해 상기 내층회로기판(10) 내에 내장된 해당 칩(30)은 상기 내층회로기판(10)의 상면에 적층된 절연층(40)에 의해 완전히 내장되는데, 상기 해당 칩(30)의 단자(bump)들이 외부로 부분 노출되도록 상기 절연층(40)을 지정 두께로 식각한다.

이때 상기 절연층(40)의 식각은 플라스마(Plasma)공법으로 식각(Etching)하는 것이 바람직하다.

(g)단계는 상기 칩(30)의 단자가 노출된 내층회로기판(10)의 상면에 동도금을 실시하여 외층동박층(50)을 형성하는 단계(S700)로,

다시 말해 상기 (f)단계(S500)에 의해 지정 두께로 식각된 절연층(40)의 상면과, 상기 내층회로기판(10)의 하면에 무전해 동도금법으로 지정 두께의 외층동박층(50)을 형성한다.

(h)단계는 상기 외층동박층(50)을 지정회로로 식각하여 외층회로(51) 형성하는 단계(S800)로,

이때 상기 (g)단계(S700)에 의해 절연층(40)의 상면과, 상기 내층회로기판(10)의 하면에 형성된 외층동박층(50)을 지정 회로패턴에 따라 MASP 또는 SAP 방식으로 외층회로(51)를 형성한다.

따라서 상기한 방법에 의해 Plasma Etching으로 절연층에서 칩의 단자(bump)를 노출시킨 후 노출된 칩의 단자(bump)와 구현된 외층회로와의 전기적 상호연결되므로, 종래의 방법에 비해 칩과 외층회로 간의 공차가 발생하지 않고, 제조공정 또한 감소한다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 내층회로기판
11: 베이스판
12,13: 동박층
20: 칩 실장부
21: 본딩층
30: 칩
40: 절연층
50: 외층동박층
51: 외층회로

Claims (3)

1. (a) 베이스판을 사이에 두고 상, 하면에 각각 동박층을 형성한 내층회로기판을 준비하는 단계;
   (b) 상기 내층회로기판 중 상측동박층의 지정 국부를 플라즈마 에칭공정으로 식각하여 칩 실장부를 형성하고, 상기 칩 실장부 외에 상측동박층을 에칭하여 내층회로패턴을 형성하는 단계;
   (c) 상기 칩 실장부에 본딩필름을 적층하여 본딩층을 형성하는 단계;
   (d) 상기 본딩층이 형성된 칩 실장부에 칩을 실장하는 단계;
   (e) 상기 칩이 실장된 내층회로기판의 상면에 절연층을 형성하는 단계;
   (f) 상기 절연층을 지정 두께로 식각하여, 상기 칩의 단자를 일부를 상기 절연층에서 돌출시키는 단계;
   (g) 상기 칩의 단자가 돌출된 내층회로기판의 상면에 동도금을 실시하여 외층동박층을 형성하는 단계;
   (h) 상기 외층동박층을 지정회로로 식각하여, 외층회로 형성하는 단계로 이루어지는 칩 내장형 연성회로기판 제조방법.
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